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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179299
(43)【公開日】2024-12-26
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/27 20230101AFI20241219BHJP
G11C 16/08 20060101ALI20241219BHJP
G11C 16/04 20060101ALI20241219BHJP
G11C 5/04 20060101ALI20241219BHJP
G11C 8/12 20060101ALI20241219BHJP
H10B 43/50 20230101ALI20241219BHJP
H01L 21/336 20060101ALI20241219BHJP
H01L 21/02 20060101ALI20241219BHJP
【ＦＩ】
H10B43/27
G11C16/08 110
G11C16/04 170
G11C5/04 210
G11C8/12
H10B43/50
H01L29/78 371
H01L21/02 B
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023098039
(22)【出願日】2023-06-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】前嶋 洋
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA06
5B225EA05
5B225EC06
5B225FA02
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083ZA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
(57)【要約】 （修正有）
【課題】回路面積の増加を抑制するメモリデバイスを提供する。
【解決手段】メモリデバイスにおいて、ロウデコーダモジュール１５は、複数のロウデコーダＲＤ０、ＲＤ１、…を含む。ロウデコーダの個数は、ブロックＢＬＫの個数に対応する。複数のロウデコーダの各々は、同等の構成を有する。ロウデコーダＲＤ０は、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌ、並びに転送スイッチＷＬＳＷ＿Ｃ、ＷＬＳＷ＿Ｕ、及びＷＬＳＷ＿Ｌを含む。転送スイッチＷＬＳＷ＿Ｃは、トランジスタＴＲ０～ＴＲ７を含む。トランジスタの各々の第１端は、それぞれワード線を介してブロックＢＬＫ０に接続される。トランジスタの各々の第２端は、それぞれ配線ＣＧ０～ＣＧ７を介してドライバモジュール１４に接続される。トランジスタの各々のゲートは、配線ＢＬＫＳＥＬ＿Ｃを介してブロックデコーダＢＤ＿Ｃに接続される。
【選択図】図３
【解決手段】メモリデバイスにおいて、ロウデコーダモジュール１５は、複数のロウデコーダＲＤ０、ＲＤ１、…を含む。ロウデコーダの個数は、ブロックＢＬＫの個数に対応する。複数のロウデコーダの各々は、同等の構成を有する。ロウデコーダＲＤ０は、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌ、並びに転送スイッチＷＬＳＷ＿Ｃ、ＷＬＳＷ＿Ｕ、及びＷＬＳＷ＿Ｌを含む。転送スイッチＷＬＳＷ＿Ｃは、トランジスタＴＲ０～ＴＲ７を含む。トランジスタの各々の第１端は、それぞれワード線を介してブロックＢＬＫ０に接続される。トランジスタの各々の第２端は、それぞれ配線ＣＧ０～ＣＧ７を介してドライバモジュール１４に接続される。トランジスタの各々のゲートは、配線ＢＬＫＳＥＬ＿Ｃを介してブロックデコーダＢＤ＿Ｃに接続される。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１メモリセルアレイを含む第１チップと、
第２メモリセルアレイを含み、前記第１チップと接する第２チップと、
制御回路を含み、前記第２チップと接する第３チップと、
を備え、
前記第１メモリセルアレイは、直列接続された第１トランジスタ及び第２トランジスタを含み、
前記第２メモリセルアレイは、直列接続された第３トランジスタ及び第４トランジスタを含み、
前記制御回路は、
前記第１トランジスタのゲートと電気的に接続された第１端を有する第５トランジスタと、
前記第３トランジスタのゲートと電気的に接続された第１端を有する第６トランジスタと、
前記第２トランジスタのゲート及び前記第４トランジスタのゲートと電気的に接続された第１端を有する第７トランジスタと、
前記第５トランジスタの状態を切り替えるように構成された第１デコーダと、
前記第６トランジスタの状態を、前記第５トランジスタの状態と独立に切り替えるように構成された第２デコーダと、
を含む、
メモリデバイス。
第２メモリセルアレイを含み、前記第１チップと接する第２チップと、
制御回路を含み、前記第２チップと接する第３チップと、
を備え、
前記第１メモリセルアレイは、直列接続された第１トランジスタ及び第２トランジスタを含み、
前記第２メモリセルアレイは、直列接続された第３トランジスタ及び第４トランジスタを含み、
前記制御回路は、
前記第１トランジスタのゲートと電気的に接続された第１端を有する第５トランジスタと、
前記第３トランジスタのゲートと電気的に接続された第１端を有する第６トランジスタと、
前記第２トランジスタのゲート及び前記第４トランジスタのゲートと電気的に接続された第１端を有する第７トランジスタと、
前記第５トランジスタの状態を切り替えるように構成された第１デコーダと、
前記第６トランジスタの状態を、前記第５トランジスタの状態と独立に切り替えるように構成された第２デコーダと、
を含む、
メモリデバイス。
【請求項2】
前記制御回路は、第３デコーダを更に含み、
前記第３デコーダは、
前記第５トランジスタの状態がオン状態になる場合、又は前記第６トランジスタの状態がオン状態になる場合に、前記第７トランジスタの状態をオン状態にし、
前記第５トランジスタの状態がオフ状態になり、かつ前記第６トランジスタの状態がオフ状態になる場合に、前記第７トランジスタの状態をオフ状態にする
ように構成された、
請求項１記載のメモリデバイス。
前記第３デコーダは、
前記第５トランジスタの状態がオン状態になる場合、又は前記第６トランジスタの状態がオン状態になる場合に、前記第７トランジスタの状態をオン状態にし、
前記第５トランジスタの状態がオフ状態になり、かつ前記第６トランジスタの状態がオフ状態になる場合に、前記第７トランジスタの状態をオフ状態にする
ように構成された、
請求項１記載のメモリデバイス。
【請求項3】
前記第１デコーダは、第１情報に基づき、前記第５トランジスタのゲートに第１信号を供給するように構成され、
前記第２デコーダは、第２情報に基づき、前記第６トランジスタのゲートに第２信号を供給するように構成され、
前記第３デコーダは、前記第１情報及び前記第２情報に基づき、前記第７トランジスタのゲートに第３信号を供給するように構成された、
請求項２記載のメモリデバイス。
前記第２デコーダは、第２情報に基づき、前記第６トランジスタのゲートに第２信号を供給するように構成され、
前記第３デコーダは、前記第１情報及び前記第２情報に基づき、前記第７トランジスタのゲートに第３信号を供給するように構成された、
請求項２記載のメモリデバイス。
【請求項4】
前記第１デコーダは、前記第１情報を記憶する第１ラッチを含み、
前記第２デコーダは、前記第２情報を記憶する第２ラッチを含む、
請求項３記載のメモリデバイス。
前記第２デコーダは、前記第２情報を記憶する第２ラッチを含む、
請求項３記載のメモリデバイス。
【請求項5】
前記第１情報は、前記第１トランジスタ及び前記第２トランジスタの良否を示し、
前記第２情報は、前記第３トランジスタ及び前記第４トランジスタの良否を示す、
請求項３記載のメモリデバイス。
前記第２情報は、前記第３トランジスタ及び前記第４トランジスタの良否を示す、
請求項３記載のメモリデバイス。
【請求項6】
前記第１デコーダは、第１配線を介して前記第５トランジスタのゲートに接続され、
前記第２デコーダは、第２配線を介して前記第６トランジスタのゲートに接続され、
前記第３デコーダは、第３配線を介して前記第７トランジスタのゲートに接続される、
請求項２記載のメモリデバイス。
前記第２デコーダは、第２配線を介して前記第６トランジスタのゲートに接続され、
前記第３デコーダは、第３配線を介して前記第７トランジスタのゲートに接続される、
請求項２記載のメモリデバイス。
【請求項7】
前記第１メモリセルアレイは、前記第１トランジスタ及び前記第２トランジスタとは直列接続されることなく、直列接続された第８トランジスタ及び第９トランジスタを更に含み、
前記第２メモリセルアレイは、前記第３トランジスタ及び前記第４トランジスタとは直列接続されることなく、直列接続された第１０トランジスタ及び第１１トランジスタを更に含み、
前記制御回路は、
前記第８トランジスタのゲートと電気的に接続された第１端を有する第１２トランジスタと、
前記第１０トランジスタのゲートと電気的に接続された第１端を有する第１３トランジスタと、
前記第９トランジスタのゲート及び前記第１１トランジスタのゲートと電気的に接続された第１端を有する第１４トランジスタと、
を更に含み、
前記第１デコーダは、前記第５トランジスタの状態、及び前記第１２トランジスタの状態を切り替えるように構成され、
前記第２デコーダは、前記第６トランジスタの状態、及び前記第１３トランジスタの状態を、前記第５トランジスタの状態、及び前記第１２トランジスタの状態と独立に切り替えるように構成された、
請求項２記載のメモリデバイス。
前記第２メモリセルアレイは、前記第３トランジスタ及び前記第４トランジスタとは直列接続されることなく、直列接続された第１０トランジスタ及び第１１トランジスタを更に含み、
前記制御回路は、
前記第８トランジスタのゲートと電気的に接続された第１端を有する第１２トランジスタと、
前記第１０トランジスタのゲートと電気的に接続された第１端を有する第１３トランジスタと、
前記第９トランジスタのゲート及び前記第１１トランジスタのゲートと電気的に接続された第１端を有する第１４トランジスタと、
を更に含み、
前記第１デコーダは、前記第５トランジスタの状態、及び前記第１２トランジスタの状態を切り替えるように構成され、
前記第２デコーダは、前記第６トランジスタの状態、及び前記第１３トランジスタの状態を、前記第５トランジスタの状態、及び前記第１２トランジスタの状態と独立に切り替えるように構成された、
請求項２記載のメモリデバイス。
【請求項8】
前記第１デコーダは、
第１情報に基づき、前記第５トランジスタのゲート及び前記第１２トランジスタのゲートに第１信号を供給し、
第３情報に基づき、前記第５トランジスタのゲート及び前記第１２トランジスタのゲートに第４信号を供給する
ように構成され、
前記第２デコーダは、
第２情報に基づき、前記第６トランジスタのゲート及び前記第１３トランジスタのゲートに第２信号を供給し、
第４情報に基づき、前記第６トランジスタのゲート及び前記第１３トランジスタのゲートに第５信号を供給する
ように構成され、
前記第３デコーダは、
前記第１情報及び前記第２情報に基づき、前記第７トランジスタのゲート及び前記第１４トランジスタのゲートに第３信号を供給し、
前記第３情報及び前記第４情報に基づき、前記第７トランジスタのゲート及び前記第１４トランジスタに第６信号を供給する
ように構成された、
請求項７記載のメモリデバイス。
第１情報に基づき、前記第５トランジスタのゲート及び前記第１２トランジスタのゲートに第１信号を供給し、
第３情報に基づき、前記第５トランジスタのゲート及び前記第１２トランジスタのゲートに第４信号を供給する
ように構成され、
前記第２デコーダは、
第２情報に基づき、前記第６トランジスタのゲート及び前記第１３トランジスタのゲートに第２信号を供給し、
第４情報に基づき、前記第６トランジスタのゲート及び前記第１３トランジスタのゲートに第５信号を供給する
ように構成され、
前記第３デコーダは、
前記第１情報及び前記第２情報に基づき、前記第７トランジスタのゲート及び前記第１４トランジスタのゲートに第３信号を供給し、
前記第３情報及び前記第４情報に基づき、前記第７トランジスタのゲート及び前記第１４トランジスタに第６信号を供給する
ように構成された、
請求項７記載のメモリデバイス。
【請求項9】
前記第１デコーダは、
前記第１情報を記憶する第１ラッチと、
前記第３情報を記憶する第３ラッチと、
を含み、
前記第２デコーダは、
前記第２情報を記憶する第２ラッチと、
前記第４情報を記憶する第４ラッチと、
を含む、
請求項８記載のメモリデバイス。
前記第１情報を記憶する第１ラッチと、
前記第３情報を記憶する第３ラッチと、
を含み、
前記第２デコーダは、
前記第２情報を記憶する第２ラッチと、
前記第４情報を記憶する第４ラッチと、
を含む、
請求項８記載のメモリデバイス。
【請求項10】
前記第１情報は、前記第１トランジスタ及び前記第２トランジスタの良否を示し、
前記第２情報は、前記第３トランジスタ及び前記第４トランジスタの良否を示し、
前記第３情報は、前記第８トランジスタ及び前記第９トランジスタの良否を示し、
前記第４情報は、前記第１０トランジスタ及び前記第１１トランジスタの良否を示す、
請求項８記載のメモリデバイス。
前記第２情報は、前記第３トランジスタ及び前記第４トランジスタの良否を示し、
前記第３情報は、前記第８トランジスタ及び前記第９トランジスタの良否を示し、
前記第４情報は、前記第１０トランジスタ及び前記第１１トランジスタの良否を示す、
請求項８記載のメモリデバイス。
【請求項11】
前記第１トランジスタは、選択トランジスタであり、
前記第２トランジスタは、メモリセルトランジスタである、
請求項１記載のメモリデバイス。
前記第２トランジスタは、メモリセルトランジスタである、
請求項１記載のメモリデバイス。
【請求項12】
前記第１トランジスタ及び前記第２トランジスタは、メモリセルトランジスタである、
請求項１記載のメモリデバイス。
請求項１記載のメモリデバイス。
【請求項13】
前記第１チップ、前記第２チップ、及び前記第３チップは、第１方向に並び、
前記第１メモリセルアレイは、
各々が前記第１方向と交差する面内に広がり、前記第１方向に互いに離れて設けられる第１導電体層及び第２導電体層と、
前記第１方向に延び、前記第１導電体層と交差する第１部分が前記第１トランジスタとして機能し、前記第２導電体層と交差する第２部分が前記第２トランジスタとして機能する第１部材と、
を含み、
前記第１部分は、前記第１方向において、前記第２部分よりも前記第１部材の端部に位置する、
請求項１１又は請求項１２記載のメモリデバイス。
前記第１メモリセルアレイは、
各々が前記第１方向と交差する面内に広がり、前記第１方向に互いに離れて設けられる第１導電体層及び第２導電体層と、
前記第１方向に延び、前記第１導電体層と交差する第１部分が前記第１トランジスタとして機能し、前記第２導電体層と交差する第２部分が前記第２トランジスタとして機能する第１部材と、
を含み、
前記第１部分は、前記第１方向において、前記第２部分よりも前記第１部材の端部に位置する、
請求項１１又は請求項１２記載のメモリデバイス。
【請求項14】
前記第１チップ、前記第２チップ、及び前記第３チップは、第１方向に並び、
前記第１メモリセルアレイは、
各々が前記第１方向と交差する面内に広がり、前記第１方向に互いに離れて設けられる第１導電体層及び第２導電体層と、
前記第１方向に延び、前記第１導電体層と交差する第１部分が前記第１トランジスタとして機能し、前記第２導電体層と交差する第２部分が前記第２トランジスタとして機能する第１部材と、
を含み、
前記第１部材は、
前記第１部分を含む第１サブ部材と、
前記第１方向に前記第１サブ部材に接する第２サブ部材と、
を含み、
前記第１サブ部材の側面は、前記第２サブ部材の側面の延長とずれており、
前記第１部分は、前記第１方向において、前記第２部分よりも前記第１サブ部材の端部に位置する、
請求項１１又は請求項１２記載のメモリデバイス。
前記第１メモリセルアレイは、
各々が前記第１方向と交差する面内に広がり、前記第１方向に互いに離れて設けられる第１導電体層及び第２導電体層と、
前記第１方向に延び、前記第１導電体層と交差する第１部分が前記第１トランジスタとして機能し、前記第２導電体層と交差する第２部分が前記第２トランジスタとして機能する第１部材と、
を含み、
前記第１部材は、
前記第１部分を含む第１サブ部材と、
前記第１方向に前記第１サブ部材に接する第２サブ部材と、
を含み、
前記第１サブ部材の側面は、前記第２サブ部材の側面の延長とずれており、
前記第１部分は、前記第１方向において、前記第２部分よりも前記第１サブ部材の端部に位置する、
請求項１１又は請求項１２記載のメモリデバイス。
【請求項15】
第１メモリセルアレイを含む第１チップと、
第２メモリセルアレイを含み、前記第１チップと接する第２チップと、
制御回路を含み、前記第２チップと接する第３チップと、
を備え、
前記第１メモリセルアレイは、直列接続された第１トランジスタ及び第２トランジスタを含み、
前記第２メモリセルアレイは、直列接続された第３トランジスタ及び第４トランジスタを含み、
前記制御回路は、
前記第１トランジスタのゲートと電気的に接続された第１端を有する第５トランジスタと、
前記第３トランジスタのゲートと電気的に接続された第１端を有する第６トランジスタと、
前記第２トランジスタのゲート及び前記第４トランジスタのゲートと電気的に接続された第１端を有する第７トランジスタと、
前記第５トランジスタの状態、及び前記第６トランジスタの状態を独立に切り替えるように構成されたデコーダと、
を含む、
メモリデバイス。
第２メモリセルアレイを含み、前記第１チップと接する第２チップと、
制御回路を含み、前記第２チップと接する第３チップと、
を備え、
前記第１メモリセルアレイは、直列接続された第１トランジスタ及び第２トランジスタを含み、
前記第２メモリセルアレイは、直列接続された第３トランジスタ及び第４トランジスタを含み、
前記制御回路は、
前記第１トランジスタのゲートと電気的に接続された第１端を有する第５トランジスタと、
前記第３トランジスタのゲートと電気的に接続された第１端を有する第６トランジスタと、
前記第２トランジスタのゲート及び前記第４トランジスタのゲートと電気的に接続された第１端を有する第７トランジスタと、
前記第５トランジスタの状態、及び前記第６トランジスタの状態を独立に切り替えるように構成されたデコーダと、
を含む、
メモリデバイス。
【請求項16】
前記第１メモリセルアレイ及び前記第２メモリセルアレイの各々は、複数の部分ブロックを含み、
前記第１メモリセルアレイに含まれる前記複数の部分ブロックのうち第１部分ブロックは、前記第１トランジスタ及び前記第２トランジスタを含み、
前記第２メモリセルアレイに含まれる前記複数の部分ブロックのうち第２部分ブロックは、前記第３トランジスタ及び前記第４トランジスタを含み、
前記第１部分ブロック及び前記第２部分ブロックの組は、データの消去単位であり、
前記デコーダは、前記第１部分ブロック及び前記第２部分ブロックの組に対応する、
請求項１５記載のメモリデバイス。
前記第１メモリセルアレイに含まれる前記複数の部分ブロックのうち第１部分ブロックは、前記第１トランジスタ及び前記第２トランジスタを含み、
前記第２メモリセルアレイに含まれる前記複数の部分ブロックのうち第２部分ブロックは、前記第３トランジスタ及び前記第４トランジスタを含み、
前記第１部分ブロック及び前記第２部分ブロックの組は、データの消去単位であり、
前記デコーダは、前記第１部分ブロック及び前記第２部分ブロックの組に対応する、
請求項１５記載のメモリデバイス。
【請求項17】
前記デコーダは、
前記第１部分ブロックに対応し、前記第５トランジスタの状態を切り替えるように構成された第１デコーダと、
前記第２部分ブロックに対応し、前記第６トランジスタの状態を、前記第５トランジスタの状態と独立に切り替えるように構成された第２デコーダと、
を含む、
請求項１６記載のメモリデバイス。
前記第１部分ブロックに対応し、前記第５トランジスタの状態を切り替えるように構成された第１デコーダと、
前記第２部分ブロックに対応し、前記第６トランジスタの状態を、前記第５トランジスタの状態と独立に切り替えるように構成された第２デコーダと、
を含む、
請求項１６記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。３次元のメモリ構造と、メモリ構造を制御するためのＣＭＯＳ回路とは、別々のチップに設けられる場合がある。この場合、メモリデバイスは、３次元のメモリ構造が設けられたメモリチップと、ＣＭＯＳ回路が設けられた回路チップとが貼合されることによって形成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１１１８９３３５号明細書
【特許文献2】米国特許第１０８１１３９３号明細書
【特許文献3】米国特許第１１１７０８５５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
回路面積の増加を抑制する。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１メモリセルアレイを含む第１チップと、第２メモリセルアレイを含み、上記第１チップと接する第２チップと、制御回路を含み、上記第２チップと接する第３チップと、を備える。上記第１メモリセルアレイは、直列接続された第１トランジスタ及び第２トランジスタを含む。上記第２メモリセルアレイは、直列接続された第３トランジスタ及び第４トランジスタを含む。上記制御回路は、上記第１トランジスタのゲートと電気的に接続された第１端を有する第５トランジスタと、上記第３トランジスタのゲートと電気的に接続された第１端を有する第６トランジスタと、上記第２トランジスタのゲート及び上記第４トランジスタのゲートと電気的に接続された第１端を有する第７トランジスタと、上記第５トランジスタの状態を切り替えるように構成された第１デコーダと、上記第６トランジスタの状態を、上記第５トランジスタの状態と独立に切り替えるように構成された第２デコーダと、を含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。
【図2】第１実施形態に係るメモリセルアレイの構成の一例を示す回路図。
【図3】第１実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図。
【図4】第１実施形態に係るブロックデコーダの第１部分の構成の一例を示す回路図。
【図5】第１実施形態に係るブロックデコーダの第２部分の構成の一例を示す回路図。
【図6】第１実施形態に係るブロックデコーダの第３部分の構成の一例を示す回路図。
【図7】第１実施形態に係るメモリデバイスの貼合構造の一例を示す斜視図。
【図8】第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
【図11】第１実施形態に係るメモリデバイスにおける部分バッドブロック情報のセット動作の一例を示すタイミングチャート。
【図12】第１実施形態に係るメモリデバイスにおけるブロック選択動作の一例を示すタイミングチャート。
【図13】第２実施形態に係るメモリデバイスのメモリセルアレイの構成の一例を示す回路図。
【図14】第２実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図。
【図15】第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
【図16】第３実施形態に係るメモリセルアレイの構成の一例を示すブロック図。
【図17】第３実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図。
【図18】第３実施形態に係るブロックデコーダの第１部分の構成の一例を示す回路図。
【図19】第３実施形態に係るブロックデコーダの第２部分の構成の一例を示す回路図。
【図20】第４実施形態に係るブロックデコーダの第１部分の構成の一例を示す回路図。
【図21】第４実施形態に係るブロックデコーダの第２部分の構成の一例を示す回路図。
【図22】第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第１例を示す回路図。
【図23】第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第１例を示す回路図。
【図24】第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第２例を示す回路図。
【図25】第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第２例を示す回路図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【0008】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0009】
また、本明細書において、符号Ｘの末尾に“ｎ”が付される符号Ｘｎがある場合、当該符号Ｘｎに対応する構成には、符号Ｘに対応する構成に印加される電圧レベルと異なる電圧レベルが印加されるものとする。
【0010】
また、本明細書において、「ノード」は、「配線」と読み替えてもよい。「ノードの論理レベル」は、「配線に供給される信号の論理レベル」と読み替えてもよい。
【0011】
１． 第１実施形態
第１実施形態について説明する。
第１実施形態について説明する。
【0012】
１．１ 構成
第１実施形態に係る構成について説明する。
第１実施形態に係る構成について説明する。
【0013】
１．１．１ メモリシステム
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【0014】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。
【0015】
メモリデバイス３は、不揮発性メモリである。メモリデバイス３は、例えば、ＮＡＮＤフラッシュメモリである。メモリデバイス３は、不揮発にデータを記憶する。
【0016】
メモリコントローラ２とメモリデバイス３との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0017】
１．１．２ メモリデバイス
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備える。
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備える。
【0018】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは２以上の整数）を含む。メモリセルアレイ１０に含まれるブロックＢＬＫの数は、１個でもよい。ブロックＢＬＫは、複数のメモリセルの集合体である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【0019】
コマンドレジスタ１１は、メモリデバイス３がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１３に読出し動作、書込み動作、消去動作等を含む各種動作を実行させる命令を含む。
【0020】
アドレスレジスタ１２は、メモリデバイス３がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0021】
シーケンサ１３は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【0022】
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0023】
ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0024】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0025】
１．１．３ メモリセルアレイ
次に、第１実施形態に係るメモリセルアレイの構成について説明する。
次に、第１実施形態に係るメモリセルアレイの構成について説明する。
【0026】
図２は、第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば、２個の部分ブロック（partial block）ＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌを含む。部分ブロックＰＢＬＫ＿Ｕは、例えば、２個のストリングユニットＳＵ０及びＳＵ１を含む。部分ブロックＰＢＬＫ＿Ｌは、例えば、２個のストリングユニットＳＵ２及びＳＵ３を含む。すなわち、ブロックＢＬＫは、例えば、４個のストリングユニットＳＵ０～ＳＵ３を含む。
【0027】
ストリングユニットＳＵ０～ＳＵ３の各々は、ビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは２以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ビット線ＢＬの数は、１本でもよい。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0028】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0029】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。ストリングユニットＳＵ０及びＳＵ１内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に接続される。ストリングユニットＳＵ２及びＳＵ３内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に接続される。
【0030】
ビット線ＢＬ０～ＢＬ（ｍ－１）には、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0031】
１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合体は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0032】
なお、第１実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
【0033】
１．１．４ ロウデコーダモジュール
図３は、第１実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図である。図３に示されるように、ロウデコーダモジュール１５は、複数のロウデコーダＲＤ（ＲＤ０、ＲＤ１、…）を含む。ロウデコーダＲＤの個数は、ブロックＢＬＫの個数に対応する。複数のロウデコーダＲＤの各々は、同等の構成を有する。図３の例では、ブロックＢＬＫ０に対応するロウデコーダＲＤ０の構成が示される。ロウデコーダＲＤ０は、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌ、並びに転送スイッチＷＬＳＷ＿Ｃ、ＷＬＳＷ＿Ｕ、及びＷＬＳＷ＿Ｌを含む。なお、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌは、１個のブロックデコーダ又は１個のデコーダともみなし得る。
図３は、第１実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図である。図３に示されるように、ロウデコーダモジュール１５は、複数のロウデコーダＲＤ（ＲＤ０、ＲＤ１、…）を含む。ロウデコーダＲＤの個数は、ブロックＢＬＫの個数に対応する。複数のロウデコーダＲＤの各々は、同等の構成を有する。図３の例では、ブロックＢＬＫ０に対応するロウデコーダＲＤ０の構成が示される。ロウデコーダＲＤ０は、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌ、並びに転送スイッチＷＬＳＷ＿Ｃ、ＷＬＳＷ＿Ｕ、及びＷＬＳＷ＿Ｌを含む。なお、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌは、１個のブロックデコーダ又は１個のデコーダともみなし得る。
【0034】
１．１．４．１ 転送スイッチ
まず、図３を参照して転送スイッチＷＬＳＷ＿Ｃ、ＷＬＳＷ＿Ｕ、及びＷＬＳＷ＿Ｌの構成について説明する。
まず、図３を参照して転送スイッチＷＬＳＷ＿Ｃ、ＷＬＳＷ＿Ｕ、及びＷＬＳＷ＿Ｌの構成について説明する。
【0035】
転送スイッチＷＬＳＷ＿Ｃは、トランジスタＴＲ０、ＴＲ１、…、ＴＲ６、及びＴＲ７を含む。トランジスタＴＲ０～ＴＲ７の各々は、例えば、Ｎ型トランジスタである。トランジスタＴＲ０～ＴＲ７の各々の第１端は、それぞれワード線ＷＬ０～ＷＬ７を介してブロックＢＬＫ０に接続される。トランジスタＴＲ０～ＴＲ７の各々の第２端は、それぞれ配線ＣＧ０～ＣＧ７を介してドライバモジュール１４に接続される。トランジスタＴＲ０～ＴＲ７の各々のゲートは、配線ＢＬＫＳＥＬ＿Ｃを介してブロックデコーダＢＤ＿Ｃに接続される。
【0036】
例えば、書込み動作において、トランジスタＴＲ０～ＴＲ７は、それぞれワード線ＷＬ０～ＷＬ７に、書込み電圧を転送し得る。書込み電圧は、メモリセルトランジスタＭＴの閾値電圧を上昇させ得る程度の高電圧である。このため、トランジスタＴＲ０～ＴＲ７は、書込み電圧を転送できる程度に高い耐電圧を有する。以下では、書込み電圧を転送できる程度に高い耐電圧を有するトランジスタは、「高耐圧トランジスタ」とも呼ぶ。高耐圧のトランジスタは、例えば、３０Ｖまで動作できるトランジスタの場合、ゲート酸化膜の膜厚が４０ｎｍ程度となるように設計される。また、高耐圧のトランジスタに対して低い耐電圧を有するトランジスタは、「低耐圧トランジスタ」又は単に「トランジスタ」とも呼ぶ。
【0037】
転送スイッチＷＬＳＷ＿Ｕは、トランジスタＴＲ８、ＴＲ９、ＴＲ１０、ＴＲ１１、ＴＲ１２、及びＴＲ１３を含む。トランジスタＴＲ８～ＴＲ１０の各々は、例えば、高耐圧のＮ型トランジスタである。トランジスタＴＲ１１～ＴＲ１３の各々は、例えば、低耐圧のＮ型トランジスタである。
【0038】
トランジスタＴＲ８、ＴＲ９、及びＴＲ１０の各々の第１端は、それぞれ選択ゲート線ＳＧＳ０、ＳＧＤ０、及びＳＧＤ１を介してブロックＢＬＫ０に接続される。トランジスタＴＲ８、ＴＲ９、及びＴＲ１０の各々の第２端は、それぞれ配線ＳＧＳＤ０、ＳＧＤＤ０、及びＳＧＤＤ１を介してドライバモジュール１４に接続される。トランジスタＴＲ８、ＴＲ９、及びＴＲ１０の各々のゲートは、ノードＢＬＫＳＥＬ＿Ｕを介してブロックデコーダＢＤ＿Ｕに接続される。
【0039】
トランジスタＴＲ１１、ＴＲ１２、及びＴＲ１３の各々の第１端は、それぞれ選択ゲート線ＳＧＳ０、ＳＧＤ０、及びＳＧＤ１を介してブロックＢＬＫ０に接続される。トランジスタＴＲ１１の第２端は、配線ＵＳＧＳを介してドライバモジュール１４に接続される。トランジスタＴＲ１２及びＴＲ１３の各々の第２端は、配線ＵＳＧＤを介してドライバモジュール１４に接続される。トランジスタＴＲ１１、ＴＲ１２、及びＴＲ１３の各々のゲートは、ノードＢＬＫＳＥＬ＿Ｕｎを介してブロックデコーダＢＤ＿Ｕに接続される。
【0040】
転送スイッチＷＬＳＷ＿Ｌは、トランジスタＴＲ１４、ＴＲ１５、ＴＲ１６、ＴＲ１７、ＴＲ１８、及びＴＲ１９を含む。トランジスタＴＲ１４～ＴＲ１６の各々は、例えば、高耐圧のＮ型トランジスタである。トランジスタＴＲ１７～ＴＲ１９の各々は、例えば、低耐圧のＮ型トランジスタである。
【0041】
トランジスタＴＲ１４、ＴＲ１５、及びＴＲ１６の各々の第１端は、それぞれ選択ゲート線ＳＧＳ１、ＳＧＤ２、及びＳＧＤ３を介してブロックＢＬＫ０に接続される。トランジスタＴＲ１４、ＴＲ１５、及びＴＲ１６の各々の第２端は、それぞれ配線ＳＧＳＤ１、ＳＧＤＤ２、及びＳＧＤＤ３を介してドライバモジュール１４に接続される。トランジスタＴＲ１４、ＴＲ１５、及びＴＲ１６の各々のゲートは、ノードＢＬＫＳＥＬ＿Ｌを介してブロックデコーダＢＤ＿Ｌに接続される。
【0042】
トランジスタＴＲ１７、ＴＲ１８、及びＴＲ１９の各々の第１端は、それぞれ選択ゲート線ＳＧＳ１、ＳＧＤ２、及びＳＧＤ３を介してブロックＢＬＫ０に接続される。トランジスタＴＲ１７の第２端は、配線ＵＳＧＳを介してドライバモジュール１４に接続される。トランジスタＴＲ１８及びＴＲ１９の各々の第２端は、配線ＵＳＧＤを介してドライバモジュール１４に接続される。トランジスタＴＲ１７、ＴＲ１８、及びＴＲ１９の各々のゲートは、配線ＢＬＫＳＥＬ＿Ｌｎを介してブロックデコーダＢＤ＿Ｌに接続される。
【0043】
１．１．４．２ ブロックデコーダ
次に、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌの構成について説明する。
次に、ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌの構成について説明する。
【0044】
図４は、第１実施形態に係るブロックデコーダの第１部分の構成の一例を示す回路図である。ブロックデコーダの第１部分は、ブロックデコーダＢＤ＿Ｌに対応する。図４に示されるように、ブロックデコーダＢＤ＿Ｌは、デコーダＬＶＤＥＣ＿Ｌ、レベルシフタＬＳＴＰ＿Ｌ、及び部分バッドブロックラッチ（partial bad block latch）ＰＢＢＬ＿Ｌを含む。
【0045】
デコーダＬＶＤＥＣ＿Ｌは、トランジスタＴＲ２０、ＴＲ２１、ＴＲ２２、ＴＲ２３、ＴＲ２４、ＴＲ２５、ＴＲ２６、ＴＲ２７、及びＴＲ２８、インバータＩＮＶ１及びＩＮＶ２、並びに論理回路ＮＡＮＤ１を含む。トランジスタＴＲ２０及びＴＲ２１は、例えば、Ｐ型トランジスタである。トランジスタＴＲ２２～ＴＲ２８は、例えば、Ｎ型トランジスタである。
【0046】
トランジスタＴＲ２０は、電圧ＶＲＤが供給される第１端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｌｎに接続される第２端と、ノードＲＤＥＣに接続されるゲートと、を有する。トランジスタＴＲ２１は、電圧ＶＲＤが供給される第１端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｌｎに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｌに接続されるゲートと、を有する。電圧ＶＲＤは、例えば、ブロックデコーダＢＤ＿Ｌ及びＢＤ＿Ｕ内における“Ｈ”レベルの論理レベルに対応する。
【0047】
トランジスタＴＲ２２は、ノードＲＤＥＣ＿ＳＥＬ＿Ｌｎに接続される第１端と、ノードＡＲＯＷＡに接続されるゲートと、を有する。トランジスタＴＲ２３は、トランジスタＴＲ２２の第２端に接続される第１端と、ノードＡＲＯＷＢに接続されるゲートと、を有する。トランジスタＴＲ２４は、トランジスタＴＲ２３の第２端に接続される第１端と、ノードＡＲＯＷＣに接続されるゲートと、を有する。トランジスタＴＲ２５は、トランジスタＴＲ２４の第２端に接続される第１端と、ノードＡＲＯＷＤに接続されるゲートと、を有する。トランジスタＴＲ２６は、トランジスタＴＲ２５の第２端に接続される第１端と、ノードＡＲＯＷＥ＿Ｌに接続されるゲートと、を有する。
【0048】
トランジスタＴＲ２７は、トランジスタＴＲ２６の第２端に接続される第１端と、ノードＮ＿Ｌ１に接続される第２端と、ノードＲＤＥＣに接続されるゲートと、を有する。トランジスタＴＲ２８は、ノードＮ＿Ｌ１に接続される第１端と、接地される第２端と、ノードＲＯＭＢＡＥＮに接続されるゲートと、を有する。
【0049】
インバータＩＮＶ１は、ノードＲＤＥＣ＿ＳＥＬ＿Ｌｎに接続される入力端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ１は、ノードＲＤＥＣ＿ＳＥＬ＿Ｌｎの論理レベルを反転してノードＲＤＥＣ＿ＳＥＬ＿Ｌに出力する。
【0050】
論理回路ＮＡＮＤ１は、ノードＲＤＥＣ＿ＳＥＬ＿Ｌに接続される第１入力端と、ノードＢＢ＿ＳＲ＿ＥＮＢｎに接続される第２入力端と、ノードＢＬＫＳＥＬ＿Ｌｎに接続される出力端と、を有する。すなわち、論理回路ＮＡＮＤ１は、ノードＲＤＥＣ＿ＳＥＬ＿Ｌの論理レベル及びノードＢＢ＿ＳＲ＿ＥＮＢｎの論理レベルの否定論理積演算を実行し、実行結果をノードＢＬＫＳＥＬ＿Ｌｎに出力する。
【0051】
インバータＩＮＶ２は、ノードＢＬＫＳＥＬ＿Ｌｎに接続される入力端と、ノードＲＤＥＣＡＤ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ２は、ノードＢＬＫＳＥＬ＿Ｌｎの論理レベルを反転してノードＲＤＥＣＡＤ＿Ｌに出力する。
【0052】
レベルシフタＬＳＴＰ＿Ｌは、トランジスタＴＲ２９、ＴＲ３０、及びＴＲ３１を含む。トランジスタＴＲ２９及びＴＲ３１は、例えば、高耐圧のＮ型トランジスタである。トランジスタＴＲ３０は、例えば、高耐圧のＰ型トランジスタである。
【0053】
トランジスタＴＲ２９は、ノードＲＤＥＣＡＤ＿Ｌに接続される第１端と、ノードＢＬＫＳＥＬ＿Ｌに接続される第２端と、ノードＢＳＴＯＮに接続されるゲートと、を有する。トランジスタＴＲ３０は、ノードＢＬＫＳＥＬ＿Ｌに接続される第１端と、ノードＢＬＫＳＥＬ＿Ｌｎに接続されるゲートと、を有する。トランジスタＴＲ３１は、トランジスタＴＲ３０の第２端に接続される第１端と、電圧ＶＲＤＥＣが供給される第２端と、ノードＢＬＫＳＥＬ＿Ｌに接続されるゲートと、を有する。電圧ＶＲＤＥＣは、書込み電圧等の高電圧をメモリセルアレイ１０に転送する際に、転送スイッチＷＬＳＷ＿Ｃ、ＷＬＳＷ＿Ｌ、及びＷＬＳＷ＿Ｕ内の高耐圧のトランジスタをオン状態にできる高さの電圧である。
【0054】
部分バッドブロックラッチＰＢＢＬ＿Ｌは、トランジスタＴＲ３２、ＴＲ３３、ＴＲ３４、ＴＲ３５、及びＴＲ３６、並びにインバータＩＮＶ３及びＩＮＶ４を含む。トランジスタＴＲ３２～ＴＲ３６は、例えば、Ｎ型トランジスタである。
【0055】
トランジスタＴＲ３２は、ノードＮ＿Ｌ１に接続される第１端と、接地される第２端と、ノードＧＯＯＤ＿Ｌに接続されるゲートと、を有する。トランジスタＴＲ３３は、ノードＧＯＯＤ＿Ｌに接続される第１端と、ノードＮ＿Ｌ２に接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ３４は、ノードＢＡＤ＿Ｌに接続される第１端と、ノードＮ＿Ｌ２に接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0056】
トランジスタＴＲ３５は、ノードＮ＿Ｌ２に接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｌに接続されるゲートと、を有する。トランジスタＴＲ３６は、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0057】
インバータＩＮＶ３は、ノードＧＯＯＤ＿Ｌに接続される入力端と、ノードＢＡＤ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ３は、ノードＧＯＯＤ＿Ｌの論理レベルを反転してノードＢＡＤ＿Ｌに出力する。インバータＩＮＶ４は、ノードＢＡＤ＿Ｌに接続される入力端と、ノードＧＯＯＤ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ４は、ノードＢＡＤ＿Ｌの論理レベルを反転してノードＧＯＯＤ＿Ｌに出力する。
【0058】
対応する部分ブロックＰＢＬＫ＿Ｌがグッド状態の場合、部分バッドブロックラッチＰＢＢＬ＿ＬのノードＧＯＯＤ＿Ｌの論理レベル及びノードＢＡＤ＿Ｌの論理レベルはそれぞれ、“Ｈ”及び“Ｌ”となる。対応する部分ブロックＰＢＬＫ＿Ｌがバッド状態の場合、部分バッドブロックラッチＰＢＢＬ＿ＬのノードＧＯＯＤ＿Ｌの論理レベル及びノードＢＡＤ＿Ｌの論理レベルはそれぞれ、“Ｌ”及び“Ｈ”となる。
【0059】
図５は、第１実施形態に係るブロックデコーダの第２部分の構成の一例を示す回路図である。ブロックデコーダの第２部分は、ブロックデコーダＢＤ＿Ｕに対応する。図５に示されるように、ブロックデコーダＢＤ＿Ｕは、デコーダＬＶＤＥＣ＿Ｕ、レベルシフタＬＳＴＰ＿Ｕ、及び部分バッドブロックラッチＰＢＢＬ＿Ｕを含む。
【0060】
デコーダＬＶＤＥＣ＿Ｕは、トランジスタＴＲ４０、ＴＲ４１、ＴＲ４２、ＴＲ４３、ＴＲ４４、ＴＲ４５、ＴＲ４６、ＴＲ４７、及びＴＲ４８、インバータＩＮＶ５及びＩＮＶ６、並びに論理回路ＮＡＮＤ２を含む。トランジスタＴＲ４０及びＴＲ４１は、例えば、Ｐ型トランジスタである。トランジスタＴＲ４２～ＴＲ４８は、例えば、Ｎ型トランジスタである。
【0061】
トランジスタＴＲ４０は、電圧ＶＲＤが供給される第１端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕｎに接続される第２端と、ノードＲＤＥＣに接続されるゲートと、を有する。トランジスタＴＲ４１は、電圧ＶＲＤが供給される第１端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕｎに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕに接続されるゲートと、を有する。
【0062】
トランジスタＴＲ４２は、ノードＲＤＥＣ＿ＳＥＬ＿Ｕｎに接続される第１端と、ノードＡＲＯＷＡに接続されるゲートと、を有する。トランジスタＴＲ４３は、トランジスタＴＲ４２の第２端に接続される第１端と、ノードＡＲＯＷＢに接続されるゲートと、を有する。トランジスタＴＲ４４は、トランジスタＴＲ４３の第２端に接続される第１端と、ノードＡＲＯＷＣに接続されるゲートと、を有する。トランジスタＴＲ４５は、トランジスタＴＲ４４の第２端に接続される第１端と、ノードＡＲＯＷＤに接続されるゲートと、を有する。トランジスタＴＲ４６は、トランジスタＴＲ４５の第２端に接続される第１端と、ノードＡＲＯＷＥ＿Ｕに接続されるゲートと、を有する。
【0063】
トランジスタＴＲ４７は、トランジスタＴＲ４６の第２端に接続される第１端と、ノードＮ＿Ｕ１に接続される第２端と、ノードＲＤＥＣに接続されるゲートと、を有する。トランジスタＴＲ４８は、ノードＮ＿Ｕ１に接続される第１端と、接地される第２端と、ノードＲＯＭＢＡＥＮに接続されるゲートと、を有する。
【0064】
インバータＩＮＶ５は、ノードＲＤＥＣ＿ＳＥＬ＿Ｕｎに接続される入力端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ５は、ノードＲＤＥＣ＿ＳＥＬ＿Ｕｎの論理レベルを反転してノードＲＤＥＣ＿ＳＥＬ＿Ｕに出力する。
【0065】
論理回路ＮＡＮＤ２は、ノードＲＤＥＣ＿ＳＥＬ＿Ｕに接続される第１入力端と、ノードＢＢ＿ＳＲ＿ＥＮＢｎに接続される第２入力端と、ノードＢＬＫＳＥＬ＿Ｕｎに接続される出力端と、を有する。すなわち、論理回路ＮＡＮＤ２は、ノードＲＤＥＣ＿ＳＥＬ＿Ｕの論理レベル及びノードＢＢ＿ＳＲ＿ＥＮＢｎの論理レベルの否定論理積演算を実行し、実行結果をノードＢＬＫＳＥＬ＿Ｕｎに出力する。
【0066】
インバータＩＮＶ６は、ノードＢＬＫＳＥＬ＿Ｕｎに接続される入力端と、ノードＲＤＥＣＡＤ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ６は、ノードＢＬＫＳＥＬ＿Ｕｎの論理レベルを反転してノードＲＤＥＣＡＤ＿Ｕに出力する。
【0067】
レベルシフタＬＳＴＰ＿Ｕは、トランジスタＴＲ４９、ＴＲ５０、及びＴＲ５１を含む。トランジスタＴＲ４９及びＴＲ５１は、例えば、高耐圧のＮ型トランジスタである。トランジスタＴＲ５０は、例えば、高耐圧のＰ型トランジスタである。
【0068】
トランジスタＴＲ４９は、ノードＲＤＥＣＡＤ＿Ｕに接続される第１端と、ノードＢＬＫＳＥＬ＿Ｕに接続される第２端と、ノードＢＳＴＯＮに接続されるゲートと、を有する。トランジスタＴＲ５０は、ノードＢＬＫＳＥＬ＿Ｕに接続される第１端と、ノードＢＬＫＳＥＬ＿Ｕｎに接続されるゲートと、を有する。トランジスタＴＲ５１は、トランジスタＴＲ５０の第２端に接続される第１端と、電圧ＶＲＤＥＣが供給される第２端と、ノードＢＬＫＳＥＬ＿Ｕに接続されるゲートと、を有する。
【0069】
部分バッドブロックラッチＰＢＢＬ＿Ｕは、トランジスタＴＲ５２、ＴＲ５３、ＴＲ５４、ＴＲ５５、及びＴＲ５６、並びにインバータＩＮＶ７及びＩＮＶ８を含む。トランジスタＴＲ５２～ＴＲ５６は、例えば、Ｎ型トランジスタである。
【0070】
トランジスタＴＲ５２は、ノードＮ＿Ｕ１に接続される第１端と、接地される第２端と、ノードＧＯＯＤ＿Ｕに接続されるゲートと、を有する。トランジスタＴＲ５３は、ノードＧＯＯＤ＿Ｕに接続される第１端と、ノードＮ＿Ｕ２に接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ５４は、ノードＢＡＤ＿Ｕに接続される第１端と、ノードＮ＿Ｕ２に接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0071】
トランジスタＴＲ５５は、ノードＮ＿Ｕ２に接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕに接続されるゲートと、を有する。トランジスタＴＲ５６は、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0072】
インバータＩＮＶ７は、ノードＧＯＯＤ＿Ｕに接続される入力端と、ノードＢＡＤ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ７は、ノードＧＯＯＤ＿Ｕの論理レベルを反転してノードＢＡＤ＿Ｕに出力する。インバータＩＮＶ８は、ノードＢＡＤ＿Ｕに接続される入力端と、ノードＧＯＯＤ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ８は、ノードＢＡＤ＿Ｕの論理レベルを反転してノードＧＯＯＤ＿Ｕに出力する。
【0073】
図６は、第１実施形態に係るブロックデコーダの第３部分の構成の一例を示す回路図である。ブロックデコーダの第３部分は、ブロックデコーダＢＤ＿Ｃに対応する。図６に示されるように、ブロックデコーダＢＤ＿Ｃは、デコーダＬＶＤＥＣ＿Ｃ、及びレベルシフタＬＳＴＰ＿Ｃを含む。
【0074】
デコーダＬＶＤＥＣ＿Ｃは、論理回路ＯＲ１及びＮＡＮＤ３、並びにインバータＩＮＶ９を含む。
【0075】
論理回路ＯＲ１は、ノードＲＤＥＣ＿ＳＥＬ＿Ｌに接続される第１入力端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕに接続される第２入力端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｃに接続される出力端と、を有する。すなわち、論理回路ＯＲ１は、ノードＲＤＥＣ＿ＳＥＬ＿Ｌの論理レベル、及びノードＲＤＥＣ＿ＳＥＬ＿Ｕの論理レベルの論理和演算を実行し、実行結果をノードＲＤＥＣ＿ＳＥＬ＿Ｃに出力する。
【0076】
論理回路ＮＡＮＤ３は、ノードＲＤＥＣ＿ＳＥＬ＿Ｃに接続される第１入力端と、ノードＢＢ＿ＳＲ＿ＥＮＢｎに接続される第２入力端と、ノードＢＬＫＳＥＬ＿Ｃｎに接続される出力端と、を有する。すなわち、論理回路ＮＡＮＤ３は、ノードＲＤＥＣ＿ＳＥＬ＿Ｃの論理レベル、及びノードＢＢＲ＿ＳＲ＿ＥＮＢｎの論理レベルの否定論理積演算を実行し、実行結果をノードＢＬＫＳＥＬ＿Ｃｎに出力する。
【0077】
インバータＩＮＶ９は、ノードＢＬＫＳＥＬ＿Ｃｎに接続される入力端と、ノードＲＤＥＣＡＤ＿Ｃに接続される出力端と、を有する。すなわち、インバータＩＮＶ９は、ノードＢＬＫＳＥＬ＿Ｃｎの論理レベルを反転してノードＲＤＥＣＡＤ＿Ｃに出力する。
【0078】
レベルシフタＬＳＴＰ＿Ｃは、トランジスタＴＲ６０、ＴＲ６１、及びＴＲ６２を含む。トランジスタＴＲ６０及びＴＲ６２は、例えば、高耐圧のＮ型トランジスタである。トランジスタＴＲ６１は、例えば、高耐圧のＰ型トランジスタである。
【0079】
トランジスタＴＲ６０は、ノードＲＤＥＣＡＤ＿Ｃに接続される第１端と、ノードＢＬＫＳＥＬ＿Ｃに接続される第２端と、ノードＢＳＴＯＮに接続されるゲートと、を有する。トランジスタＴＲ６１は、ノードＢＬＫＳＥＬ＿Ｃに接続される第１端と、ノードＢＬＫＳＥＬ＿Ｃｎに接続されるゲートと、を有する。トランジスタＴＲ６２は、トランジスタＴＲ６１の第２端に接続される第１端と、電圧ＶＲＤＥＣが供給される第２端と、ノードＢＬＫＳＥＬ＿Ｃに接続されるゲートと、を有する。
【0080】
１．１．５ メモリデバイスの構造
次に、第１実施形態に係るメモリデバイスの構造の一例について説明する。
次に、第１実施形態に係るメモリデバイスの構造の一例について説明する。
【0081】
１．１．５．１ 貼合構造
図７は、第１実施形態に係るメモリデバイスの貼合構造の一例を示す斜視図である。図７に示されるように、メモリデバイス３は、メモリチップＭＣ＿Ｕ、メモリチップＭＣ＿Ｌ、及び回路チップＣＣを備える。メモリデバイス３は、メモリチップＭＣ＿Ｌを挟むように、メモリチップＭＣ＿Ｕ及び回路チップＣＣがメモリチップＭＣ＿Ｌに貼り合わされて形成される。メモリチップＭＣ＿ＵとメモリチップＭＣ＿Ｌとの間、及びメモリチップＭＣ＿Ｌと回路チップＣＣとの間は、複数の貼合パッドＢＰによって貼り合わされる。
図７は、第１実施形態に係るメモリデバイスの貼合構造の一例を示す斜視図である。図７に示されるように、メモリデバイス３は、メモリチップＭＣ＿Ｕ、メモリチップＭＣ＿Ｌ、及び回路チップＣＣを備える。メモリデバイス３は、メモリチップＭＣ＿Ｌを挟むように、メモリチップＭＣ＿Ｕ及び回路チップＣＣがメモリチップＭＣ＿Ｌに貼り合わされて形成される。メモリチップＭＣ＿ＵとメモリチップＭＣ＿Ｌとの間、及びメモリチップＭＣ＿Ｌと回路チップＣＣとの間は、複数の貼合パッドＢＰによって貼り合わされる。
【0082】
メモリチップＭＣ＿Ｕ及びメモリチップＭＣ＿Ｌは、メモリセルアレイ１０に対応する構造を含む。回路チップＣＣは、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に対応する構造を含む。
【0083】
以下では、回路チップＣＣ及びメモリチップＭＣ＿Ｌが貼り合わされる面をＸＹ面とする。メモリチップＭＣ＿Ｕ及びメモリチップＭＣ＿Ｌが貼り合わされる面は、ＸＹ面に略平行であるものとする。ＸＹ面において互いに交差する方向をＸ方向及びＹ方向とする。また、回路チップＣＣからメモリチップＭＣ＿Ｌに向かう方向をＺ１方向又は上方向とする。これに対して、メモリチップＭＣ＿Ｌから回路チップＣＣに向かう方向をＺ２方向又は下方向とする。Ｚ１方向であるかＺ２方向であるかを区別しない場合には、単にＺ方向と言う。
【0084】
メモリチップＭＣ＿Ｕの領域は、例えば、メモリ領域ＭＲａ、引出領域ＨＲ１ａ及びＨＲ２ａ、並びにパッド領域ＰＲａに分けられる。メモリ領域ＭＲａは、メモリセルアレイ１０の一部が形成される領域に対応する。引出領域ＨＲ１ａ及びＨＲ２ａは、メモリ領域ＭＲａに形成されたメモリセルアレイ１０の一部に接続されるワード線ＷＬ等の各種配線が引き出される領域である。パッド領域ＰＲａは、メモリチップＭＣ＿Ｕに電源電圧等を供給するための電源パッドが形成される領域である。引出領域ＨＲ１ａ及びＨＲ２ａは、例えば、メモリ領域ＭＲａをＸ方向に挟む。パッド領域ＰＲａは、メモリ領域ＭＲａ並びに引出領域ＨＲ１ａ及びＨＲ２ａとＹ方向に並ぶ。
【0085】
メモリチップＭＣ＿Ｌの領域は、例えば、メモリ領域ＭＲｂ、引出領域ＨＲ１ｂ及びＨＲ２ｂ、並びにパッド領域ＰＲｂに分けられる。メモリ領域ＭＲｂは、メモリセルアレイ１０の一部が形成される領域に対応する。引出領域ＨＲ１ｂ及びＨＲ２ｂは、メモリ領域ＭＲｂに形成されたメモリセルアレイ１０の一部に接続されるワード線ＷＬ等の各種配線が引き出される領域である。パッド領域ＰＲｂは、メモリチップＭＣ＿Ｌに電源電圧等を供給するための電源パッドが形成される領域である。メモリ領域ＭＲｂは、Ｚ方向に見て、メモリ領域ＭＲａと重なるように配置される。引出領域ＨＲ１ｂ及びＨＲ２ｂは、例えば、メモリ領域ＭＲｂをＸ方向に挟む。引出領域ＨＲ１ｂ及びＨＲ２ｂはそれぞれ、Ｚ方向に見て、引出領域ＨＲ１ａ及びＨＲ２ａと重なるように配置される。パッド領域ＰＲｂは、メモリ領域ＭＲｂ並びに引出領域ＨＲ１ｂ及びＨＲ２ｂとＹ方向に並ぶ。パッド領域ＰＲｂは、Ｚ方向に見て、パッド領域ＰＲａと重なるように配置される。
【0086】
回路チップＣＣの領域は、例えば、周辺回路領域ＰＥＲＩ、転送領域ＸＲ１及びＸＲ２、並びにパッド領域ＰＲｃに分けられる。周辺回路領域ＰＥＲＩには、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、及びセンスアンプモジュール１６等が配置される。周辺回路領域ＰＥＲＩは、Ｚ方向に見て、メモリ領域ＭＲａ及びＭＲｂと重なるように配置される。転送領域ＸＲ１及びＸＲ２には、ドライバモジュール１４及びロウデコーダモジュール１５等が配置される。転送領域ＸＲ１及びＸＲ２は、周辺回路領域ＰＥＲＩをＸ方向に挟む。転送領域ＸＲ１及びＸＲ２はそれぞれ、Ｚ方向に見て、引出領域ＨＲ１ａ及びＨＲ１ｂ、並びにＨＲ２ａ及びＨＲ２ｂと重なるように配置される。パッド領域ＰＲｃには、メモリデバイス３の入出力回路等が配置される。パッド領域ＰＲｃは、Ｚ方向に見て、パッド領域ＰＲａ及びＰＲｂと重なるように配置される。
【0087】
メモリチップＭＣ＿Ｕ及びメモリチップＭＣ＿Ｌ間で対向する２つの貼合パッドＢＰの組、並びにメモリチップＭＣ＿Ｌ及び回路チップＣＣ間で対向する２つの貼合パッドＢＰの組は、貼り合わされている（図７における“貼合”）。これにより、メモリチップＭＣ＿Ｕ内の回路、メモリチップＭＣ＿Ｌ内の回路、及び回路チップＣＣ内の回路が、電気的に接続される。
【0088】
以下の説明では、メモリ領域ＭＲａ及びＭＲｂを特に区別しない場合、メモリ領域ＭＲと記載する場合がある。引出領域ＨＲ１ａ及びＨＲ１ｂを特に区別しない場合、引出領域ＨＲ１と記載する場合がある。引出領域ＨＲ２ａ及びＨＲ２ｂを特に区別しない場合、引出領域ＨＲ２と記載する場合がある。引出領域ＨＲ１ａ及びＨＲ２ａを特に区別しない場合、引出領域ＨＲａと記載する場合がある。引出領域ＨＲ１ｂ及びＨＲ２ｂを特に区別しない場合、引出領域ＨＲｂと記載する場合がある。
【0089】
なお、第１実施形態に係るメモリデバイス３は、以上で説明した構造に限定されない。例えば、メモリチップＭＣ＿Ｕ及びメモリチップＭＣ＿Ｌの各々に設けられる引出領域ＨＲの数は、同数であればよく、２個に限られない。メモリチップＭＣ＿Ｕ及びメモリチップＭＣ＿Ｌの各々は、メモリ領域ＭＲ及び引出領域ＨＲの組を複数備えていても良い。この場合、周辺回路領域ＰＥＲＩ、及び転送領域ＸＲの組は、メモリ領域ＭＲ及び引出領域ＨＲの配置に対応して適宜設けられる。
【0090】
１．１．５．２ 断面構造
図８は、第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図である。図８では、メモリデバイス３のメモリ領域ＭＲ及び周辺回路領域ＰＥＲＩを含む断面、並びに引出領域ＨＲ及び転送領域ＸＲを含む断面の一例が示される。図８に示されるメモリ領域ＭＲａ及びＭＲｂはそれぞれ、同一のブロックＢＬＫにおけるストリングユニットＳＵ０及びＳＵ２に対応する。
（メモリチップＭＣ＿Ｕ）
まず、メモリチップＭＣ＿Ｕの構成について説明する。
図８は、第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図である。図８では、メモリデバイス３のメモリ領域ＭＲ及び周辺回路領域ＰＥＲＩを含む断面、並びに引出領域ＨＲ及び転送領域ＸＲを含む断面の一例が示される。図８に示されるメモリ領域ＭＲａ及びＭＲｂはそれぞれ、同一のブロックＢＬＫにおけるストリングユニットＳＵ０及びＳＵ２に対応する。
（メモリチップＭＣ＿Ｕ）
まず、メモリチップＭＣ＿Ｕの構成について説明する。
【0091】
絶縁体層１００の下面上には、導電体層１１１が設けられる。導電体層１１１は、例えば、ＸＹ平面に沿って広がる板状に形成される。導電体層１１１は、ソース線ＳＬとして使用される。導電体層１１１は、例えば、ポリシリコンを含む。絶縁体層１００は、例えば、酸化シリコン等の絶縁体を含む。
【0092】
導電体層１１１の下方には、絶縁体層１０１を介して導電体層１１２が設けられる。導電体層１１２は、例えば、ＸＹ平面に沿って広がる板状に形成される。導電体層１１２は、選択ゲート線ＳＧＳ０として使用される。導電体層１１２は、例えば、タングステンを含む。絶縁体層１０１は、例えば、酸化シリコン等の絶縁体を含む。
【0093】
導電体層１１２の下方には、絶縁体層１０２及び導電体層１１３が下方に向かってこの順に交互に積層される。導電体層１１３は、例えば、ＸＹ平面に沿って広がる板状に形成される。複数の導電体層１１３は、絶縁体層１００側から順に、それぞれワード線ＷＬ０～ＷＬ３として使用される。導電体層１１３は、例えば、タングステンを含む。絶縁体層１０２は、例えば、酸化シリコン等の絶縁体を含む。
【0094】
最下層の導電体層１１３の下方には、絶縁体層１０３及び導電体層１１４が下方に向かってこの順に交互に積層される。最下層の導電体層１１３と最上層の導電体層１１４との間に設けられる絶縁体層１０３は、例えば、他の絶縁体層１０３よりも厚い膜厚を有する。導電体層１１４は、例えば、ＸＹ平面に沿って広がる板状に形成される。複数の導電体層１１４は、絶縁体層１００側から順に、それぞれワード線ＷＬ４～ＷＬ７として使用される。導電体層１１４は、例えば、タングステンを含む。絶縁体層１０３は、例えば、酸化シリコン等の絶縁体を含む。
【0095】
最下層の導電体層１１４の下方には、絶縁体層１０４を介して導電体層１１５が設けられる。導電体層１１５は、例えば、ＸＹ平面に沿って広がる板状に形成される。導電体層１１５は、選択ゲート線ＳＧＤ０として使用される。導電体層１１５は、例えば、タングステンを含む。絶縁体層１０４は、例えば、酸化シリコン等の絶縁体を含む。
【0096】
以上のような導電体層１１２、１１３、１１４、及び１１５は、メモリチップＭＣ＿Ｕの積層配線構造を形成する。
【0097】
メモリ領域ＭＲａにおいて、メモリピラーＭＰ＿Ｕが、メモリチップＭＣ＿Ｕの積層配線構造を貫通するように設けられる。メモリピラーＭＰ＿Ｕは、Ｚ方向に延びる。メモリピラーＭＰ＿Ｕの上端は、導電体層１１１に接する。メモリピラーＭＰ＿Ｕの下端は、導電体層１１５より下方に位置する。
【0098】
メモリピラーＭＰ＿Ｕは、コア膜１３０、半導体膜１３１、及び積層膜１３２を含む部材である。
【0099】
コア膜１３０は、Ｚ方向に延びる。コア膜１３０の上端は、例えば、導電体層１１２よりも上方に位置する。コア膜１３０の下端は、導電体層１１５よりも下方に位置する。コア膜１３０は、例えば、酸化シリコン等の絶縁体を含む。
【0100】
半導体膜１３１は、コア膜１３０の周囲を覆う。メモリピラーＭＰ＿Ｕの上部において、半導体膜１３１は、導電体層１１１に接する。半導体膜１３１は、例えば、シリコンを含む。
【0101】
積層膜１３２は、半導体膜１３１と導電体層１１１とが接触する部分を除いて、半導体膜１３１の側面及び上面を覆う。
【0102】
メモリピラーＭＰ＿Ｕと導電体層１１２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰ＿Ｕと複数の導電体層１１３とが交差した部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ３として機能する。メモリピラーＭＰ＿Ｕと複数の導電体層１１４とが交差した部分が、それぞれメモリセルトランジスタＭＴ４～ＭＴ７として機能する。メモリピラーＭＰ＿Ｕと導電体層１１５とが交差した部分が、選択トランジスタＳＴ１として機能する。
【0103】
図９は、第１実施形態に係るメモリデバイスのメモリピラーの断面構造の一例を示す、図８の領域ＩＸに対応する断面図である。図９では、メモリピラーＭＰ＿Ｕのうち最下層の導電体層１１３と最上層の導電体層１１４との間の構造が主に示される。
【0104】
図９に示されるように、メモリピラーＭＰ＿Ｕは、最下層の導電体層１１３と最上層の導電体層１１４との間を境界として、上部ＴＩＥＲ１及び下部ＴＩＥＲ２の２個のサブ部材に分類され得る。メモリピラーＭＰ＿Ｕの径は、上部ＴＩＥＲ１と下部ＴＩＥＲ２との境界で不連続に変化し得る。具体的には、上部ＴＩＥＲ１の下端における径は、下部ＴＩＥＲ２の上端における径よりも大きい。上部ＴＩＥＲ１の側面Ｓ１と、下部ＴＩＥＲ２の側面Ｓ２の延長とは、互いにずれており、一致しない。このような上部ＴＩＥＲ１の側面Ｓ１と、下部ＴＩＥＲ２の側面Ｓ２の延長との間のずれは、図９に示した断面内に限らず、Ｚ方向を含む任意の断面において生じる。
【0105】
図１０は、第１実施形態に係るメモリデバイスにおけるメモリセルトランジスタの断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図である。より具体的には、図１０は、導電体層１１３を含む層におけるメモリピラーＭＰ＿Ｕの断面構造を示す。図１０に示されるように、積層膜１３２は、トンネル絶縁膜１３３、電荷蓄積膜１３４、及びブロック絶縁膜１３５を含む。
【0106】
導電体層１１３を含む断面において、コア膜１３０は、例えばメモリピラーＭＰ＿Ｕの中央部に設けられる。半導体膜１３１は、コア膜１３０の側面を囲む。トンネル絶縁膜１３３は、半導体膜１３１の側面を囲む。電荷蓄積膜１３４は、トンネル絶縁膜１３３の側面を囲む。ブロック絶縁膜１３５は、電荷蓄積膜１３４の側面を囲む。導電体層１１３は、ブロック絶縁膜１３５の側面を囲む。
【0107】
トンネル絶縁膜１３３及びブロック絶縁膜１３５は、例えば、酸化シリコンを含む。電荷蓄積膜１３４は、例えば、窒化シリコンを含む。
【0108】
再び図８を参照して、メモリチップＭＣ＿Ｕの構成について説明する。
【0109】
メモリピラーＭＰ＿Ｕ内の半導体膜１３１の下面は、Ｚ方向に延びる導電体１１６及び１１７を介して、１個の導電体層１１８に接続される。導電体１１６及び１１７は、例えば、コンタクトとして使用される。導電体層１１８は、例えば、Ｙ方向に延びるライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、導電体層１１８が、Ｘ方向に複数列並ぶ。導電体層１１８は、例えば、銅を含む。
【0110】
引出領域ＨＲａにおいて、メモリチップＭＣ＿Ｕの積層配線構造の端部は、Ｘ方向に階段状に設けられる。以下では、階段状に設けられた積層配線構造の端部のうち、Ｚ方向に見て下層の導電体層と重複しない部分をテラス部分とも呼ぶ。図８の例では、導電体層１１２～１１５のそれぞれのテラス部分がＸ方向に並ぶ場合が示される。
【0111】
複数の導電体１１９は、メモリチップＭＣ＿Ｕの積層配線構造を構成する導電体層１１２～１１５のそれぞれのテラス部分の下面上に設けられる。複数の導電体１１９の各々は、Ｚ方向に延びるコンタクトとして使用される。
【0112】
複数の導電体１１９の下面上にはそれぞれ、複数の導電体層１２０が設けられる。複数の導電体層１２０は、例えば、Ｚ方向において複数の導電体層１１８と略等しい位置に設けられる。
【0113】
複数の導電体層１２０の下面上にはそれぞれ、複数の導電体１２１が設けられる。複数の導電体１２１の各々は、Ｚ方向に延びるコンタクトとして使用される。
【0114】
複数の導電体１２１の下面上にはそれぞれ、複数の導電体層１２２が設けられる。
【0115】
複数の導電体層１２２の下面上にはそれぞれ、複数の導電体１２３が設けられる。複数の導電体１２３の各々は、Ｚ方向に延びるコンタクトとして使用される。
【0116】
複数の導電体１２３の下面上にはそれぞれ、複数の電極１２４が設けられる。複数の電極１２４は、メモリチップＭＣ＿Ｕの貼合パッドＢＰとして使用される。複数の電極１２４は、例えば、銅を含む。
【0117】
絶縁体層１０５は、メモリチップＭＣ＿Ｕの積層配線構造、導電体１１６、１１７、１１９、１２１、及び１２３、並びに導電体層１１８、１２０、及び１２２の側面を覆う。絶縁体層１０５の下面は、例えば、複数の導電体１２３の下面と揃う。
【0118】
絶縁体層１０５の下面上には、絶縁体層１０６が設けられる。絶縁体層１０６は、複数の電極１２４の側面を覆う。絶縁体層１０６の下面は、例えば、複数の電極１２４の下面と揃う。
（メモリチップＭＣ＿Ｌ）
次に、メモリチップＭＣ＿Ｌの構成について説明する。
（メモリチップＭＣ＿Ｌ）
次に、メモリチップＭＣ＿Ｌの構成について説明する。
【0119】
絶縁体層１０６の下面上、及び複数の電極１２４の下面上にはそれぞれ、絶縁体層２００及び複数の電極２１０が設けられる。複数の電極２１０は、メモリチップＭＣ＿ＬのメモリチップＭＣ＿Ｕ側の貼合パッドＢＰとして使用される。複数の電極２１０の下面は、例えば、絶縁体層２００の下面と揃う。複数の電極２１０は、例えば、銅を含む。
【0120】
絶縁体層２００の下方には、絶縁体層２０１を介して導電体層２１１が設けられる。導電体層２１１は、例えば、ＸＹ平面に沿って広がる板状に開口部を有する形状に形成される。導電体層２１１は、ソース線ＳＬとして使用される。導電体層２１１は、例えば、ポリシリコンを含む。絶縁体層２０１は、例えば、酸化シリコン等の絶縁体を含む。
【0121】
導電体層２１１の下方には、絶縁体層２０２を介して導電体層２１２が設けられる。導電体層２１２は、例えば、ＸＹ平面に沿って広がる板状に形成される。導電体層２１２は、選択ゲート線ＳＧＳ１として使用される。導電体層２１２は、例えば、タングステンを含む。絶縁体層２０２は、例えば、酸化シリコン等の絶縁体を含む。
【0122】
導電体層２１２の下方には、絶縁体層２０３及び導電体層２１３が下方に向かってこの順に交互に積層される。導電体層２１３は、例えば、ＸＹ平面に沿って広がる板状に形成される。複数の導電体層２１３は、絶縁体層２００側から順に、それぞれワード線ＷＬ０～ＷＬ３として使用される。導電体層２１３は、例えば、タングステンを含む。絶縁体層２０３は、例えば、酸化シリコン等の絶縁体を含む。
【0123】
最下層の導電体層２１３の下方には、絶縁体層２０４及び導電体層２１４が下方に向かってこの順に交互に積層される。最下層の導電体層２１３と最上層の導電体層２１４との間に設けられる絶縁体層２０４は、例えば、他の絶縁体層２０４よりも厚い膜厚を有する。導電体層２１４は、例えば、ＸＹ平面に沿って広がる板状に形成される。複数の導電体層２１４は、絶縁体層２００側から順に、それぞれワード線ＷＬ４～ＷＬ７として使用される。導電体層２１４は、例えば、タングステンを含む。絶縁体層２０４は、例えば、酸化シリコン等の絶縁体を含む。
【0124】
最下層の導電体層２１４の下方には、絶縁体層２０５を介して導電体層２１５が設けられる。導電体層２１５は、例えば、ＸＹ平面に沿って広がる板状に形成される。導電体層２１５は、選択ゲート線ＳＧＤ２として使用される。導電体層２１５は、例えば、タングステンを含む。絶縁体層２０５は、例えば、酸化シリコン等の絶縁体を含む。
【0125】
以上のような導電体層２１２、２１３、２１４、及び２１５は、メモリチップＭＣ＿Ｌの積層配線構造を形成する。
【0126】
メモリ領域ＭＲｂにおいて、メモリピラーＭＰ＿Ｌが、メモリチップＭＣ＿Ｌの積層配線構造を貫通するように設けられる。メモリピラーＭＰ＿Ｌは、コア膜２３０、半導体膜２３１、及び積層膜２３２を含み、Ｚ方向に延びる。メモリピラーＭＰ＿Ｌの上端は、導電体層２１１に接する。メモリピラーＭＰ＿Ｌの下端は、導電体層２１５より下方に位置する。なお、メモリピラーＭＰ＿Ｌの構成は、メモリピラーＭＰ＿Ｕの構成と同等であるため、説明を省略する。
【0127】
メモリピラーＭＰ＿Ｌと導電体層２１２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰ＿Ｌと複数の導電体層２１３とが交差した部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ３として機能する。メモリピラーＭＰ＿Ｌと複数の導電体層２１４とが交差した部分が、それぞれメモリセルトランジスタＭＴ４～ＭＴ７として機能する。メモリピラーＭＰ＿Ｌと導電体層２１５とが交差した部分が、選択トランジスタＳＴ１として機能する。
【0128】
メモリピラーＭＰ＿Ｌ内の半導体膜２３１の下面は、Ｚ方向に延びる導電体２１６及び２１７を介して、１個の導電体層２１８に接続される。導電体２１６及び２１７は、例えば、コンタクトとして使用される。導電体層２１８は、例えば、Ｙ方向に延びるライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、導電体層２１８が、Ｘ方向に複数列並ぶ。導電体層２１８は、例えば、銅を含む。
【0129】
引出領域ＨＲｂにおいて、メモリチップＭＣ＿Ｌの積層配線構造の端部は、Ｘ方向に階段状に設けられる。
【0130】
複数の導電体２１９は、メモリチップＭＣ＿Ｌの積層配線構造を構成する導電体層２１２～２１５のそれぞれのテラス部分の下面上に設けられる。複数の導電体２１９の各々は、Ｚ方向に延びるコンタクトとして使用される。
【0131】
また、引出領域ＨＲｂにおいて、複数の電極２１０の下面上にはそれぞれ、複数の導電体２２０が設けられる。複数の導電体２２０は、導電体層２１１、及びメモリチップＭＣ＿Ｌの積層配線構造を貫通するようにＺ方向に延びる。複数の導電体２２０の下面は、例えば、複数の導電体２１９の下面と揃う。
【0132】
複数の導電体２２０の各々と、導電体層２１１及びメモリチップＭＣ＿Ｌの積層配線構造との間には、絶縁体２０６が設けられる。これにより、複数の導電体２２０の各々と、導電体層２１１及びメモリチップＭＣ＿Ｌの積層配線構造とは、電気的に絶縁される。
【0133】
引出領域ＨＲｂにおいて、複数の導電体層２２１が、Ｚ方向において複数の導電体層２１８と略等しい位置に設けられる。複数の導電体層２２１はそれぞれ、選択ゲート線ＳＧＳ０及びＳＧＳ１、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ０～ＳＧＤ３に対応して設けられる。すなわち、複数の導電体層２２１の数は、１４個である。これに対して、複数の導電体２１９の数は、選択ゲート線ＳＧＳ１、メモリチップＭＣ＿Ｌに設けられたワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ２及びＳＧＤ３に対応する１１個である。また、複数の導電体２２０の数は、選択ゲート線ＳＧＳ０、メモリチップＭＣ＿Ｕに設けられたワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ０及びＳＧＤ１に対応する１１個である。なお、図８の例では、選択ゲート線ＳＧＤ１に対応する導電体２２０及び導電体層２２１、並びに選択ゲート線ＳＧＤ３に対応する導電体２１９及び導電体層２２１の図示が省略されている。
【0134】
第１実施形態では、ワード線ＷＬ０～ＷＬ７の各々について、同一のワード線ＷＬに対応する導電体２１９と導電体２２０とは、１個の導電体層２２１に接続される。選択ゲート線ＳＧＳ１、ＳＧＤ２、及びＳＧＤ３に対応する３個の導電体２１９、並びに選択ゲート線ＳＧＳ０、ＳＧＤ０、及びＳＧＤ１に対応する３個の導電体２２０はそれぞれ、互いに異なる６個の導電体層２２１に接続される。そして、これら１４個の導電体層２２１は、互いに電気的に絶縁される。
【0135】
複数の導電体層２２１の下面上にはそれぞれ、複数の導電体２２２が設けられる。複数の導電体２２２の各々は、Ｚ方向に延びるコンタクトとして使用される。
【0136】
複数の導電体２２２の下面上にはそれぞれ、複数の導電体層２２３が設けられる。
【0137】
複数の導電体層２２３の下面上にはそれぞれ、複数の導電体２２４が設けられる。複数の導電体２２４の各々は、Ｚ方向に延びるコンタクトとして使用される。
【0138】
複数の導電体２２４の下面上にはそれぞれ、複数の電極２２５が設けられる。複数の電極２２５は、メモリチップＭＣ＿Ｌの回路チップＣＣ側の貼合パッドＢＰとして使用される。複数の電極２２５は、例えば、銅を含む。
【0139】
絶縁体層２０７は、メモリチップＭＣ＿Ｌの積層配線構造、導電体２１６、２１７、２１９、２２０、２２２、及び２２４、並びに導電体層２１８、２２１、及び２２３の側面を覆う。絶縁体層２０７の下面は、例えば、複数の導電体２２４の下面と揃う。
【0140】
絶縁体層２０７の下面上には、絶縁体層２０８が設けられる。絶縁体層２０８は、複数の電極２２５の側面を覆う。絶縁体層２０８の下面は、例えば、複数の電極２２５の下面と揃う。
（回路チップＣＣ）
次に、回路チップＣＣの構成について説明する。
（回路チップＣＣ）
次に、回路チップＣＣの構成について説明する。
【0141】
絶縁体層２０８の下面上、及び複数の電極２２５の下面上にはそれぞれ、絶縁体層３００及び複数の電極３１０が設けられる。複数の電極３１０は、回路チップＣＣの貼合パッドＢＰとして使用される。複数の電極３１０の下面は、例えば、絶縁体層３００の下面と揃う。複数の電極３１０は、例えば、銅を含む。
【0142】
絶縁体層３００の下面上には、絶縁体層３０１を介して半導体基板３０２が設けられる。絶縁体層３００及び３０１は、例えば、酸化シリコン等の絶縁体を含む。半導体基板３０２は、例えば、Ｐ型不純物を含むポリシリコンである。半導体基板３０２は、例えば、トランジスタＴＲが形成される。転送領域ＸＲに設けられるトランジスタＴＲは、例えば、ロウデコーダモジュール１５内の素子として使用される。
【0143】
引出領域ＨＲｂにおいて、複数の電極３１０の各々は、例えば、導電体３１１、導電体層３１２、導電体３１３、導電体層３１４、及び導電体３１５を介して、半導体基板３０２上のトランジスタＴＲと接続される。
【0144】
以上のような構成により、メモリチップＭＣ＿Ｕに形成された選択ゲート線ＳＧＳ０、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ０及びＳＧＤ１と、メモリチップＭＣ＿Ｌに形成された選択ゲート線ＳＧＳ１、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ２及びＳＧＤ３とが、回路チップＣＣに形成されたロウデコーダモジュール１５に引き出される。
【0145】
１．２ 動作
次に、第１実施形態に係るメモリデバイスの動作について説明する。
次に、第１実施形態に係るメモリデバイスの動作について説明する。
【0146】
１．２．１ 部分バッドブロック情報のセット動作
図１１は、第１実施形態に係るメモリデバイスにおける部分バッドブロック情報のセット動作の一例を示すタイミングチャートである。部分バッドブロック情報のセット動作では、或るブロックＢＬＫの部分ブロックＰＢＬＫが使用不可能であることを示す部分バッドブロック情報が、対応する部分バッドブロックラッチＰＢＢＬに記憶される。以下では、部分バッドブロック情報のセット動作に先立ち、メモリデバイス３は、使用不可能（バッド状態）である部分ブロックＰＢＬＫのブロックアドレスＢＡｄを把握しているものとする。
図１１は、第１実施形態に係るメモリデバイスにおける部分バッドブロック情報のセット動作の一例を示すタイミングチャートである。部分バッドブロック情報のセット動作では、或るブロックＢＬＫの部分ブロックＰＢＬＫが使用不可能であることを示す部分バッドブロック情報が、対応する部分バッドブロックラッチＰＢＢＬに記憶される。以下では、部分バッドブロック情報のセット動作に先立ち、メモリデバイス３は、使用不可能（バッド状態）である部分ブロックＰＢＬＫのブロックアドレスＢＡｄを把握しているものとする。
【0147】
時刻Ｔ１０において、メモリデバイス３は、バッド状態であることが判明している部分ブロックＰＢＬＫのブロックアドレスＢＡｄに基づき、部分バッドブロック情報をセットするブロックデコーダＢＤを選択する。言い換えると、メモリデバイス３は、ブロックアドレスＢＡｄがヒットしたブロックＢＬＫに対応するブロックデコーダＢＤを、部分バッドブロック情報をセットするブロックデコーダＢＤとして選択する。
【0148】
具体的には、メモリデバイス３は、バッド状態であることが判明している部分ブロックＰＢＬＫのブロックアドレスＢＡｄにヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿Ｕ及びＢＤ＿ＬのノードＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、及びＡＲＯＷＤの論理レベルを、いずれも“Ｈ”レベルとする。一方、メモリデバイス３は、当該ブロックアドレスＢＡｄにヒットしなかったブロックＢＬＫに対応するブロックデコーダＢＤ＿Ｕ及びＢＤ＿ＬのノードＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、及びＡＲＯＷＤのうちの少なくとも１個のノードの論理レベルを、“Ｌ”レベルとする。
【0149】
また、メモリデバイス３は、部分ブロックＰＢＬＫ＿Ｕがバッド状態である場合、ブロックアドレスＢＡｄにヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿ＵのノードＡＲＯＷＥ＿Ｕの論理レベルを、“Ｈ”レベルとする。メモリデバイス３は、部分ブロックＰＢＬＫ＿Ｕが使用可能（グッド状態）である場合、ブロックアドレスＢＡｄにヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿ＵのノードＡＲＯＷＥ＿Ｕの論理レベルを、“Ｌ”レベルとする。
【0150】
同様に、メモリデバイス３は、部分ブロックＰＢＬＫ＿Ｌがバッド状態である場合、ブロックアドレスＢＡｄにヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿ＬのノードＡＲＯＷＥ＿Ｌの論理レベルを、“Ｈ”レベルとする。メモリデバイス３は、部分ブロックＰＢＬＫ＿Ｌがグッド状態である場合、ブロックアドレスＢＡｄにヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿ＬのノードＡＲＯＷＥ＿Ｌの論理レベルを、“Ｌ”レベルとする。
【0151】
また、メモリデバイス３は、ノードＲＯＭＢＡＥＮの論理レベルを“Ｌ”レベルから“Ｈ”レベルにする。これにより、部分バッドブロックラッチＰＢＢＬ＿Ｌ及びＰＢＢＬ＿Ｕに部分バッドブロック情報がセットされているか否かに関わらず、ノードＮ＿Ｌ１及びＮ＿Ｕ１の論理レベルは“Ｌ”レベルとなる。なお、ノードＮ＿Ｌ１及びＮ＿Ｕ１の初期設定値（すなわち、時刻Ｔ１０より前における論理レベル）は、“Ｈ”レベルである。
【0152】
時刻Ｔ１１において、メモリデバイス３は、ノードＲＤＥＣの論理レベルを“Ｌ”レベルから“Ｈ”レベルにする。これにより、ブロックアドレスＢＡｄがヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿ＵのノードＲＤＥＣ＿ＳＥＬ＿Ｕｎ、及びブロックアドレスＢＡｄがヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿ＬのノードＲＤＥＣ＿ＳＥＬ＿Ｌｎの論理レベルが“Ｈ”レベルから“Ｌ”レベルとなる。
【0153】
また、メモリデバイス３は、ノードＢＢ＿ＳＲ＿ＥＮＢの論理レベルを“Ｌ”レベルから“Ｈ”レベルにする。これにより、ノードＢＬＫＳＥＬ＿Ｕ、ＢＬＫＳＥＬ＿Ｌ、及びＢＬＫＳＥＬ＿Ｃの論理レベルは、ブロックアドレスＢＡｄがヒットしたか否かに関わらず“Ｌ”レベルに維持される。このため、全てのブロックＢＬＫは、非選択状態となる。すなわち、全てのブロックＢＬＫの選択ゲート線ＳＧＳ及びＳＧＤはそれぞれ、配線ＵＳＧＤ及びＵＳＧＳに接続される。また、全てのブロックＢＬＫのワード線ＷＬ０～ＷＬ７は、フローティング状態となる。
【0154】
また、メモリデバイス３は、ノードＲＦＳＥＴの論理レベルを“Ｌ”レベルから“Ｈ”レベルにする。これにより、ブロックアドレスＢＡｄがヒットし、かつバッド状態の部分ブロックＰＢＬＫ＿Ｕに対応するブロックデコーダＢＤ＿Ｕ内のノードＧＯＯＤ＿Ｕ、及びブロックアドレスＢＡｄがヒットし、かつバッド状態の部分ブロックＰＢＬＫ＿Ｌに対応するブロックデコーダＢＤ＿Ｌ内のノードＧＯＯＤ＿Ｌは、“Ｌ”レベルとなる。なお、ブロックアドレスＢＡｄがヒットしない、又はグッド状態の部分ブロックＰＢＬＫ＿Ｕに対応するブロックデコーダＢＤ＿Ｕ内のノードＧＯＯＤ＿Ｕ、及びブロックアドレスＢＡｄがヒットしない、又はグッド状態の部分ブロックＰＢＬＫ＿Ｌに対応するブロックデコーダＢＤ＿Ｌ内のノードＧＯＯＤ＿Ｌは、“Ｈ”レベルとなる。
【0155】
時刻Ｔ１２において、メモリデバイス３は、ノードＲＤＥＣ、ＢＢ＿ＳＲ＿ＥＮＢ、及びＲＦＳＥＴの論理レベルを“Ｈ”レベルから“Ｌ”レベルにする。これにより、ブロックデコーダＢＤ＿Ｕ及びＢＤ＿Ｌの選択状態は解除されるが、ノードＧＯＯＤ＿Ｕ及びＧＯＯＤ＿Ｌの論理レベルは、維持される。このため、部分ブロックＰＢＬＫ毎に、対応する部分バッドブロックラッチＰＢＢＬ内に部分バッドブロック情報を記憶することができる。
【0156】
時刻Ｔ１３において、メモリデバイス３は、ノードＡＲＯＷＡ、ＡＯＲＷＢ、ＡＲＯＷＣ、ＡＲＯＷＤ、ＡＲＯＷＥ＿Ｕ、ＡＲＯＷＥ＿Ｌ、及びＲＯＭＢＡＥＮの論理レベルを“Ｈ”レベルから“Ｌ”レベルにする。以上により、部分バッドブロック情報のセット動作は、終了となる。これにより、グッド状態の部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌに対応するノードＧＯＯＤ＿Ｕ及びＧＯＯＤ＿Ｌの論理レベルは“Ｈ”レベルとなり、バッド状態の部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌに対応するノードＧＯＯＤ＿Ｕ及びＧＯＯＤ＿Ｌの論理レベルは“Ｌ”レベルとなる。
【0157】
１．２．２ ブロック選択動作
図１２は、第１実施形態に係るメモリデバイスにおけるブロック選択動作の一例を示すタイミングチャートである。
図１２は、第１実施形態に係るメモリデバイスにおけるブロック選択動作の一例を示すタイミングチャートである。
【0158】
時刻Ｔ２０において、メモリデバイス３は、選択対象のブロックＢＬＫに対応するブロックデコーダＢＤを選択する。言い換えると、メモリデバイス３は、ブロックアドレスＢＡｄがヒットした部分ブロックＰＢＬＫを選択する。
【0159】
具体的には、メモリデバイス３は、ブロックアドレスＢＡｄにヒットしたブロックＢＬＫに対応するブロックデコーダＢＤ＿Ｕ及びＢＤ＿ＬのノードＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、ＡＲＯＷＤ、ＡＲＯＷＥ＿Ｕ、及びＡＲＯＷＥ＿Ｌの論理レベルを、いずれも“Ｈ”レベルとする。一方、メモリデバイス３は、当該ブロックアドレスＢＡｄにヒットしなかったブロックＢＬＫに対応するブロックデコーダＢＤ＿Ｕ及びＢＤ＿ＬのノードＡＲＯＷＡ、ＡＲＯＷＢ、ＡＲＯＷＣ、及びＡＲＯＷＤ、並びにノードＡＲＯＷ＿Ｕ及びＡＲＯＷＥ＿Ｌの組のうちの少なくとも１個のノードの論理レベルを、“Ｌ”レベルとする。
【0160】
また、メモリデバイス３は、ノードＲＯＭＢＡＥＮの論理レベルを“Ｌ”レベルに維持する。これにより、トランジスタＴ２８及びＴ４８がオフ状態となる。
【0161】
時刻Ｔ２１において、メモリデバイス３は、ノードＲＤＥＣの論理レベルを“Ｌ”レベルから“Ｈ”レベルにする。これにより、ブロックアドレスＢＡｄがヒットし、かつグッド状態の部分ブロックＰＢＬＫ＿Ｕに対応するノードＲＤＥＣ＿ＳＥＬ＿Ｕｎ、及びブロックアドレスＢＡｄがヒットし、かつグッド状態の部分ブロックＰＢＬＫ＿Ｌに対応するノードＲＤＥＣ＿ＳＥＬ＿Ｌｎの論理レベルが、“Ｈ”レベルから“Ｌ”レベルとなる。一方、ブロックアドレスＢＡｄがヒットしない、又はバッド状態の部分ブロックＰＢＬＫ＿Ｕに対応するノードＲＤＥＣ＿ＳＥＬ＿Ｕｎ、及びブロックアドレスＢＡｄがヒットしない、又はバッド状態の部分ブロックＰＢＬＫ＿Ｌに対応するノードＲＤＥＣ＿ＳＥＬ＿Ｌｎの論理レベルは、“Ｌ”レベルとなる。なお、ノードＲＤＥＣ＿ＳＥＬ＿Ｌｎ及びＲＤＥＣ＿ＳＥＬ＿Ｕｎの初期設定値（すなわち、時刻Ｔ２０より前における論理レベル）は、“Ｈ”レベルである。
【0162】
また、メモリデバイス３は、ノードＢＢ＿ＳＲ＿ＥＮＢの論理レベルを“Ｌ”レベルに維持する。これにより、ブロックアドレスＢＡｄがヒットし、かつグッド状態の部分ブロックＰＢＬＫ＿Ｕに対応するノードＢＬＫＳＥＬ＿Ｕ、及びブロックアドレスＢＡｄがヒットし、かつグッド状態の部分ブロックＰＢＬＫ＿Ｌに対応するノードＢＬＫＳＥＬ＿Ｌの論理レベルが、“Ｌ”レベルから“Ｈ”レベルとなる。一方、ブロックアドレスＢＡｄがヒットしない、又はバッド状態の部分ブロックＰＢＬＫ＿Ｕに対応するノードＢＬＫＳＥＬ＿Ｕ、及びブロックアドレスＢＡｄがヒットしない、又はバッド状態の部分ブロックＰＢＬＫ＿Ｌに対応するノードＢＬＫＳＥＬ＿Ｌの論理レベルが、“Ｌ”レベルに維持される。そして、ブロックアドレスＢＡｄがヒットし、かつ部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌの少なくとも一方がグッド状態の場合に、ノードＢＬＫＳＥＬ＿Ｃの論理レベルは、“Ｈ”レベルとなる。ブロックアドレスＢＡｄがヒットしなかった、又は部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌがいずれもバッド状態の場合に、ノードＢＬＫＳＥＬ＿Ｃの論理レベルは、“Ｌ”レベルとなる。
【0163】
このため、選択対象のブロックＢＬＫのうち、グッド状態の部分ブロックＰＢＬＫが選択状態となり、バッド状態の部分ブロックＰＢＬＫが非選択状態となる。すなわち、選択対象のブロックＢＬＫのうち、グッド状態の部分ブロックＰＢＬＫに対応する選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＳＧＤＤ及びＳＧＳＤに接続される。選択対象のブロックＢＬＫのうち、バッド状態の部分ブロックＰＢＬＫに対応する選択ゲート線ＳＧＤ及びＳＧＳはそれぞれ、配線ＵＳＧＤ及びＵＳＧＳに接続される。選択対象のブロックＢＬＫに対応するワード線ＷＬ０～ＷＬ７はそれぞれ、バッド状態であるかグッド状態であるかに関わらず、配線ＣＧ０～ＣＧ７に接続される。この際、バッド状態の部分ブロックＰＢＬＫでは、選択トランジスタＳＴ１及びＳＴ２がオフ状態であるため、メモリセルトランジスタＭＴはフローティング状態となる。このため、バッド状態の部分ブロックＰＢＬＫは、非選択状態となる。
【0164】
時刻Ｔ２２において、メモリデバイス３は、ノードＲＤＥＣの論理レベルを“Ｈ”レベルから“Ｌ”レベルにする。
【0165】
時刻Ｔ２３において、メモリデバイス３は、ノードＡＲＯＷＡ、ＡＯＲＷＢ、ＡＲＯＷＣ、ＡＲＯＷＤ、ＡＲＯＷＥ＿Ｕ、及びＡＲＯＷＥ＿Ｌの論理レベルを“Ｈ”レベルから“Ｌ”レベルにする。以上により、ブロックＢＬＫの選択動作は、終了となる。
【0166】
１．３ 第１実施形態に係る効果
第１実施形態では、１個のブロックＢＬＫが２個のメモリチップＭＣ＿Ｕ及びＭＣ＿Ｌに分かれて設けられる。この場合、メモリチップＭＣ＿Ｕ内に設けられる部分ブロックＰＢＬＫ＿Ｕ、及びメモリチップＭＣ＿Ｌ内に設けられる部分ブロックＰＢＬＫ＿Ｌのうちの一方はグッド状態となり、他方がバッド状態となる可能性がある。バッド状態の部分ブロックＰＢＬＫに起因して、当該バッド状態の部分ブロックＰＢＬＫと同一のブロックＢＬＫ内のグッド状態の部分ブロックＰＢＬＫまで使用不可能とすると、メモリセルアレイ１０の使用効率が低下する。また、スペアとなるブロックＢＬＫを形成することによる回路面積の増加量が大きくなる。
第１実施形態では、１個のブロックＢＬＫが２個のメモリチップＭＣ＿Ｕ及びＭＣ＿Ｌに分かれて設けられる。この場合、メモリチップＭＣ＿Ｕ内に設けられる部分ブロックＰＢＬＫ＿Ｕ、及びメモリチップＭＣ＿Ｌ内に設けられる部分ブロックＰＢＬＫ＿Ｌのうちの一方はグッド状態となり、他方がバッド状態となる可能性がある。バッド状態の部分ブロックＰＢＬＫに起因して、当該バッド状態の部分ブロックＰＢＬＫと同一のブロックＢＬＫ内のグッド状態の部分ブロックＰＢＬＫまで使用不可能とすると、メモリセルアレイ１０の使用効率が低下する。また、スペアとなるブロックＢＬＫを形成することによる回路面積の増加量が大きくなる。
【0167】
第１実施形態によれば、ブロックデコーダＢＤ＿Ｕは、部分ブロックＰＢＬＫ＿Ｕの選択ゲート線ＳＧＤ０及びＳＧＤ１、並びにＳＧＳ０に接続された転送スイッチＷＬＳＷ＿Ｕの状態を切り替える。ブロックデコーダＢＤ＿Ｌは、部分ブロックＰＢＬＫ＿Ｌの選択ゲート線ＳＧＤ２及びＳＧＤ３、並びにＳＧＳ１に接続された転送スイッチＷＬＳＷ＿Ｌの状態を切り替える。ブロックデコーダＢＤ＿Ｃは、部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌに共通するワード線ＷＬ０～ＷＬ７に接続された転送スイッチＷＬＳＷ＿Ｃの状態を切り替える。ブロックデコーダＢＤ＿Ｕは、転送スイッチＷＬＳＷ＿Ｕ内のトランジスタＴＲ８～ＴＲ１０の各々のゲートに、ノードＢＬＫＳＥＬ＿Ｕを介して共通の信号を供給する。ブロックデコーダＢＤ＿Ｌは、転送スイッチＷＬＳＷ＿Ｌ内のトランジスタＴＲ１４～ＴＲ１６の各々のゲートに、ノードＢＬＫＳＥＬ＿Ｌを介して、ノードＢＬＫＳＥＬ＿Ｕの信号とは異なる共通の信号を供給する。これにより、ブロックデコーダＢＤ＿Ｕ及びＢＤ＿Ｌはそれぞれ、転送スイッチＷＬＳＷ＿Ｕの状態及びＷＬＳＷ＿Ｌの状態を、互いに独立に切り替えることができる。このため、ロウデコーダモジュール１５は、同一のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕと部分ブロックＰＢＬＫ＿Ｌとを独立に制御することができる。したがって、メモリセルアレイ１０の回路面積の増加を抑制し、使用効率を向上させることができる。
【0168】
また、ブロックデコーダＢＤ＿Ｕ及びＢＤ＿Ｌはそれぞれ、部分バッドブロックラッチＰＢＢＬ＿Ｕ及びＰＢＢＬ＿Ｌを含む。これにより、１個のブロックＢＬＫに対応するロウデコーダＲＤに、メモリチップＭＣの数に応じた部分バッドブロック情報を記憶させることができる。このため、ロウデコーダＲＤは、グッド状態の部分ブロックＰＢＬＫを使用しつつ、バッド状態の部分ブロックＰＢＬＫを使用しないように動作することができる。
【0169】
また、グッド状態の部分ブロックＰＢＬＫを使用しつつ、バッド状態の部分ブロックＰＢＬＫを使用しないように動作する場合、バッド状態の部分ブロックＰＢＬＫのメモリセルトランジスタＭＴはフローティング状態となる。このため、ワード線ＷＬの充電時間が短縮されることにより、２個の部分ブロックＰＢＬＫを同時に選択する場合よりも、書込み動作や読出し動作等、ワード線ＷＬに所定の電圧を印加する動作に要する時間を短縮することができる。
【0170】
２． 第２実施形態
次に、第２実施形態について説明する。
次に、第２実施形態について説明する。
【0171】
第２実施形態では、ワード線ＷＬ０～ＷＬ７のうちの一部のワード線ＷＬがブロックデコーダＢＤ＿Ｕ又はＢＤ＿Ｌに接続する点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜その説明を省略する。
【0172】
【0173】
図１３に示されるように、
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ５、及びＭＴ６の制御ゲートは、それぞれワード線ＷＬ１、ＷＬ２、ＷＬ５、及びＷＬ６に接続される。部分ブロックＰＢＬＫ＿Ｕに属するストリングユニットＳＵ０及びＳＵ１内のメモリセルトランジスタＭＴ０、ＭＴ３、ＭＴ４、及びＭＴ７の制御ゲートは、それぞれワード線ＷＬ０＿Ｕ、ＷＬ３＿Ｕ、ＷＬ４＿Ｕ、及びＷＬ７＿Ｕに接続される。部分ブロックＰＢＬＫ＿Ｌに属するストリングユニットＳＵ２及びＳＵ３内のメモリセルトランジスタＭＴ０、ＭＴ３、ＭＴ４、及びＭＴ７の制御ゲートは、それぞれワード線ＷＬ０＿Ｌ、ＷＬ３＿Ｌ、ＷＬ４＿Ｌ、及びＷＬ７＿Ｌに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ５、及びＭＴ６の制御ゲートは、それぞれワード線ＷＬ１、ＷＬ２、ＷＬ５、及びＷＬ６に接続される。部分ブロックＰＢＬＫ＿Ｕに属するストリングユニットＳＵ０及びＳＵ１内のメモリセルトランジスタＭＴ０、ＭＴ３、ＭＴ４、及びＭＴ７の制御ゲートは、それぞれワード線ＷＬ０＿Ｕ、ＷＬ３＿Ｕ、ＷＬ４＿Ｕ、及びＷＬ７＿Ｕに接続される。部分ブロックＰＢＬＫ＿Ｌに属するストリングユニットＳＵ２及びＳＵ３内のメモリセルトランジスタＭＴ０、ＭＴ３、ＭＴ４、及びＭＴ７の制御ゲートは、それぞれワード線ＷＬ０＿Ｌ、ＷＬ３＿Ｌ、ＷＬ４＿Ｌ、及びＷＬ７＿Ｌに接続される。
【0174】
ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。ストリングユニットＳＵ０及びＳＵ１内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０に接続される。ストリングユニットＳＵ２及びＳＵ３内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に接続される。
【0175】
２．２ ロウデコーダモジュール
図１４は、第２実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図である。図１４は、第１実施形態における図３に対応する。
図１４は、第２実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図である。図１４は、第１実施形態における図３に対応する。
【0176】
図１４に示されるように、転送スイッチＷＬＳＷ＿Ｃは、トランジスタＴＲ１、ＴＲ２、ＴＲ５、及びＴＲ６を含む。転送スイッチＷＬＳＷ＿Ｕは、トランジスタＴＲ０＿Ｕ、ＴＲ３＿Ｕ、ＴＲ４＿Ｕ、ＴＲ７＿Ｕ、及びＴＲ８～ＴＲ１３を含む。転送スイッチＷＬＳＷ＿Ｌは、トランジスタＴＲ０＿Ｌ、ＴＲ３＿Ｌ、ＴＲ４＿Ｌ、ＴＲ７＿Ｌ、及びＴＲ１４～ＴＲ１９を含む。ブロックデコーダＢＤ＿Ｃ、ＢＤ＿Ｕ、及びＢＤ＿Ｌの構成は、第１実施形態と同等である。
【0177】
なお、図１４では、ワード線ＷＬ１、ＷＬ２、ＷＬ５、及びＷＬ６が、ワード線ＷＬＸのように簡略化して示される（Ｘ＝１，２，５，６）。同様に、トランジスタＴＲ１、ＴＲ２、ＴＲ５、及びＴＲ６、並びに配線ＣＧ１、ＣＧ２、ＣＧ５、及びＣＧ６が、それぞれトランジスタＴＲＸ及び配線ＣＧＸのように簡略化して示される。また、図１４では、ワード線ＷＬ０＿Ｕ、ＷＬ３＿Ｕ、ＷＬ４＿Ｕ、及びＷＬ７＿Ｕがワード線ＷＬＹ＿Ｕのように、ワード線ＷＬ０＿Ｌ、ＷＬ３＿Ｌ、ＷＬ４＿Ｌ、及びＷＬ７＿Ｌがワード線ＷＬＹ＿Ｌのように簡略化して示される（Ｙ＝０，３，４，７）。同様に、トランジスタＴＲ０＿Ｕ、ＴＲ３＿Ｕ、ＴＲ４＿Ｕ、及びＴＲ７＿Ｕ、並びに配線ＣＧ０＿Ｕ、ＣＧ３＿Ｕ、ＣＧ４＿Ｕ、及びＣＧ７＿Ｕが、それぞれトランジスタＴＲＹ＿Ｕ及び配線ＣＧＹ＿Ｕのように簡略化して示される。トランジスタＴＲ０＿Ｌ、ＴＲ３＿Ｌ、ＴＲ４＿Ｌ、及びＴＲ７＿Ｌ、並びに配線ＣＧ０＿Ｌ、ＣＧ３＿Ｌ、ＣＧ４＿Ｌ、及びＣＧ７＿Ｌが、それぞれトランジスタＴＲＹ＿Ｌ及び配線ＣＧＹ＿Ｌのように簡略化して示される。
【0178】
転送スイッチＷＬＳＷ＿Ｃ内のトランジスタＴＲ１、ＴＲ２、ＴＲ５、及びＴＲ６、転送スイッチＷＬＳＷ＿Ｕ内のトランジスタＴＲ８～ＴＲ１３、並びに転送スイッチＷＬＳＷ＿Ｌ内のトランジスタＴＲ１４～ＴＲ１９の構成は、第１実施形態と同等である。
【0179】
転送スイッチＷＬＳＷ＿Ｕ内のトランジスタＴＲ０＿Ｕ、ＴＲ３＿Ｕ、ＴＲ４＿Ｕ、及びＴＲ７＿Ｕの各々は、例えば、高耐圧のＮ型トランジスタである。トランジスタＴＲ０＿Ｕ、ＴＲ３＿Ｕ、ＴＲ４＿Ｕ、及びＴＲ７＿Ｕの各々の第１端は、それぞれワード線ＷＬ０＿Ｕ、ＷＬ３＿Ｕ、ＷＬ４＿Ｕ、及びＷＬ７＿Ｕを介してブロックＢＬＫ０の部分ブロックＰＢＬＫ＿Ｕに接続される。トランジスタＴＲ０＿Ｕ、ＴＲ３＿Ｕ、ＴＲ４＿Ｕ、及びＴＲ７＿Ｕの各々の第２端は、それぞれ配線ＣＧ０＿Ｕ、ＣＧ３＿Ｕ、ＣＧ４＿Ｕ、及びＣＧ７＿Ｕを介してドライバモジュール１４に接続される。トランジスタＴＲ０＿Ｕ、ＴＲ３＿Ｕ、ＴＲ４＿Ｕ、及びＴＲ７＿Ｕの各々のゲートは、配線ＢＬＫＳＥＬ＿Ｕを介してブロックデコーダＢＤ＿Ｕに接続される。
【0180】
転送スイッチＷＬＳＷ＿Ｌ内のトランジスタＴＲ０＿Ｌ、ＴＲ３＿Ｌ、ＴＲ４＿Ｌ、及びＴＲ７＿Ｌの各々は、例えば、高耐圧のＮ型トランジスタである。トランジスタＴＲ０＿Ｌ、ＴＲ３＿Ｌ、ＴＲ４＿Ｌ、及びＴＲ７＿Ｌの各々の第１端は、それぞれワード線ＷＬ０＿Ｌ、ＷＬ３＿Ｌ、ＷＬ４＿Ｌ、及びＷＬ７＿Ｌを介してブロックＢＬＫ０の部分ブロックＰＢＬＫ＿Ｌに接続される。トランジスタＴＲ０＿Ｌ、ＴＲ３＿Ｌ、ＴＲ４＿Ｌ、及びＴＲ７＿Ｌの各々の第２端は、それぞれ配線ＣＧ０＿Ｌ、ＣＧ３＿Ｌ、ＣＧ４＿Ｌ、及びＣＧ７＿Ｌを介してドライバモジュール１４に接続される。トランジスタＴＲ０＿Ｌ、ＴＲ３＿Ｌ、ＴＲ４＿Ｌ、及びＴＲ７＿Ｌの各々のゲートは、配線ＢＬＫＳＥＬ＿Ｌを介してブロックデコーダＢＤ＿Ｌに接続される。
【0181】
【0182】
メモリチップＭＣ＿Ｌの引出領域ＨＲｂにおいて、複数の導電体層２２１はそれぞれ、選択ゲート線ＳＧＳ０及びＳＧＳ１、ワード線ＷＬ０＿Ｕ、ＷＬ０＿Ｌ、ＷＬ３＿Ｕ、ＷＬ３＿Ｌ、ＷＬ４＿Ｕ、ＷＬ４＿Ｌ、ＷＬ７＿Ｕ、ＷＬ７＿Ｌ、ＷＬ１、ＷＬ２、ＷＬ５、及びＷＬ６、並びに選択ゲート線ＳＧＤ０～ＳＧＤ３に対応して設けられる。すなわち、複数の導電体層２２１の数は、１８個である。これに対して、複数の導電体２１９の数は、選択ゲート線ＳＧＳ１、メモリチップＭＣ＿Ｌに設けられたワード線ＷＬ０＿Ｌ、ＷＬ１、ＷＬ２、ＷＬ３＿Ｌ、ＷＬ４＿Ｌ、ＷＬ５、ＷＬ６、及びＷＬ７＿Ｌ、並びに選択ゲート線ＳＧＤ２及びＳＧＤ３に対応する１１個である。また、複数の導電体２２０の数は、選択ゲート線ＳＧＳ０、メモリチップＭＣ＿Ｕに設けられたワード線ＷＬ０＿Ｕ、ＷＬ１、ＷＬ２、ＷＬ３＿Ｕ、ＷＬ４＿Ｕ、ＷＬ５、ＷＬ６、及びＷＬ７＿Ｕ、並びに選択ゲート線ＳＧＤ０及びＳＧＤ１に対応する１１個である。なお、図１５の例では、選択ゲート線ＳＧＤ１に対応する導電体２２０及び導電体層２２１、並びに選択ゲート線ＳＧＤ３に対応する導電体２１９及び導電体層２２１の図示が省略されている。
【0183】
第２実施形態では、ワード線ＷＬ１、ＷＬ２、ＷＬ５、及びＷＬ６の各々について、同一のワード線ＷＬに対応する導電体２１９と導電体２２０とは、１個の導電体層２２１に接続される。ワード線ＷＬ０＿Ｌ、ＷＬ３＿Ｌ、ＷＬ４＿Ｌ、及びＷＬ７＿Ｌ、並びに選択ゲート線ＳＧＳ１、ＳＧＤ２、及びＳＧＤ３に対応する７個の導電体２１９と、ワード線ＷＬ０＿Ｕ、ＷＬ３＿Ｕ、ＷＬ４＿Ｕ、及びＷＬ７＿Ｕ、並びに選択ゲート線ＳＧＳ０、ＳＧＤ０、及びＳＧＤ１に対応する７個の導電体２２０とはそれぞれ、互いに異なる１４個の導電体層２２１に接続される。そして、これら１８個の導電体層２２１は、互いに電気的に絶縁される。
【0184】
２．３ 第２実施形態に係る効果
メモリピラーＭＰの端部に設けられるメモリセルトランジスタＭＴは、中央部に設けられるメモリセルトランジスタＭＴよりも、特性が劣化する場合がある。この場合、メモリピラーＭＰの端部に設けられるメモリセルトランジスタＭＴは、中央部に設けられるメモリセルトランジスタＭＴよりもワード線ＷＬのショート又はオープン等の不具合が発生しやすい。一方、同一のブロックＢＬＫにおいて、ワード線ＷＬは、メモリチップＭＣ＿Ｕ及びＭＣ＿Ｌ間で共有される。このため、メモリチップＭＣ＿Ｕ及びＭＣ＿Ｌの一方のメモリチップＭＣのメモリピラーＭＰの端部におけるメモリセルトランジスタＭＴに発生した不具合に起因して、当該メモリピラーＭＰを含むブロックＢＬＫ全体が使用不可能になる場合がある。
メモリピラーＭＰの端部に設けられるメモリセルトランジスタＭＴは、中央部に設けられるメモリセルトランジスタＭＴよりも、特性が劣化する場合がある。この場合、メモリピラーＭＰの端部に設けられるメモリセルトランジスタＭＴは、中央部に設けられるメモリセルトランジスタＭＴよりもワード線ＷＬのショート又はオープン等の不具合が発生しやすい。一方、同一のブロックＢＬＫにおいて、ワード線ＷＬは、メモリチップＭＣ＿Ｕ及びＭＣ＿Ｌ間で共有される。このため、メモリチップＭＣ＿Ｕ及びＭＣ＿Ｌの一方のメモリチップＭＣのメモリピラーＭＰの端部におけるメモリセルトランジスタＭＴに発生した不具合に起因して、当該メモリピラーＭＰを含むブロックＢＬＫ全体が使用不可能になる場合がある。
【0185】
第２実施形態によれば、ブロックデコーダＢＤ＿Ｕは、部分ブロックＰＢＬＫ＿Ｕの選択ゲート線ＳＧＤ０、ＳＧＤ１、及びＳＧＳ０、並びにワード線ＷＬ０＿Ｕ及びＷＬ７＿Ｕに接続された転送スイッチＷＬＳＷ＿Ｕの状態を切り替える。ブロックデコーダＢＤ＿Ｌは、部分ブロックＰＢＬＫ＿Ｌの選択ゲート線ＳＧＤ２、ＳＧＤ３、及びＳＧＳ１、並びにワード線ＷＬ０＿Ｌ及びＷＬ７＿Ｌに接続された転送スイッチＷＬＳＷ＿Ｌの状態を切り替える。ブロックデコーダＢＤ＿Ｕは、転送スイッチＷＬＳＷ＿Ｕ内のトランジスタＴＲ０＿Ｕ、ＴＲ７＿Ｕ、及びＴＲ８～ＴＲ１０の各々のゲートに、ノードＢＬＫＳＥＬ＿Ｕを介して共通の信号を供給する。ブロックデコーダＢＤ＿Ｌは、転送スイッチＷＬＳＷ＿Ｌ内のトランジスタＴＲ０＿Ｌ、ＴＲ７＿Ｌ、及びＴＲ１４～ＴＲ１６の各々のゲートに、ノードＢＬＫＳＥＬ＿Ｌを介して、ノードＢＬＫＳＥＬ＿Ｕの信号とは異なる共通の信号を供給する。これにより、ロウデコーダモジュール１５は、メモリピラーＭＰの端部のメモリセルトランジスタＭＴに不具合が発生した場合でも、同一のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕと部分ブロックＰＢＬＫ＿Ｌとを独立に制御することができる。したがって、メモリセルアレイ１０の回路面積の増加を抑制し、使用効率を向上させることができる。
【0186】
また、メモリピラーＭＰは、上部ＴＩＥＲ１及び下部ＴＩＥＲ２を有するように構成される場合がある。この場合、上部ＴＩＥＲ１及び下部ＴＩＥＲ２の接合部分（すなわち、上部ＴＩＥＲ１の両端のうち下部ＴＩＥＲ２側の端部、及び下部ＴＩＥＲ２の両端のうち上部ＴＩＥＲ１側の端部）におけるメモリセルトランジスタＭＴも、不具合が発生しやすい。
【0187】
第２実施形態によれば、ブロックデコーダＢＤ＿Ｕは、部分ブロックＰＢＬＫ＿Ｕのワード線ＷＬ３＿Ｕ及びＷＬ４＿Ｕに接続された転送スイッチＷＬＳＷ＿Ｕの状態を、更に切り替える。ブロックデコーダＢＤ＿Ｌは、部分ブロックＰＢＬＫ＿Ｌのワード線ＷＬ３＿Ｌ及びＷＬ４＿Ｌに接続された転送スイッチＷＬＳＷ＿Ｌの状態を、更に切り替える。ブロックデコーダＢＤ＿Ｕは、転送スイッチＷＬＳＷ＿Ｕ内のトランジスタＴＲ３＿Ｕ及びＴＲ４＿Ｕの各々のゲートにも、ノードＢＬＫＳＥＬ＿Ｕを介して共通の信号を供給する。ブロックデコーダＢＤ＿Ｌは、転送スイッチＷＬＳＷ＿Ｌ内のトランジスタＴＲ３＿Ｌ及びＴＲ４＿Ｌの各々のゲートにも、ノードＢＬＫＳＥＬ＿Ｌを介して、ノードＢＬＫＳＥＬ＿Ｕの信号とは異なる共通の信号を供給する。これにより、ロウデコーダモジュール１５は、メモリピラーＭＰの上部ＴＩＥＲ１及び下部ＴＩＥＲ２の接合部分のメモリセルトランジスタＭＴに不具合が発生した場合でも、同一のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕと部分ブロックＰＢＬＫ＿Ｌとを独立に制御することができる。したがって、メモリセルアレイ１０の回路面積の増加を抑制し、使用効率を向上させることができる。
【0188】
３． 第３実施形態
次に、第３実施形態について説明する。
次に、第３実施形態について説明する。
【0189】
第３実施形態では、１個のブロックデコーダＢＤに対応するブロックＢＬＫが複数個ある点において、第１実施形態及び第２実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜その説明を省略する。
【0190】
３．１ メモリセルアレイ
図１６は、第３実施形態に係るメモリセルアレイの構成の一例を示すブロック図である。
図１６は、第３実施形態に係るメモリセルアレイの構成の一例を示すブロック図である。
【0191】
図１６に示されるように、メモリセルアレイ１０は、複数のブロックセットＥＯＣ＿ＢＬＫ（ＥＯＣ＿ＢＬＫ０、ＥＯＣ＿ＢＬＫ１、…、及びＥＯＣ＿ＢＬＫ（ｎ／２－１））を含む（ｎは、偶数）。複数のブロックセットＥＯＣ＿ＢＬＫの各々は、２個のブロックＢＬＫを含む。
【0192】
図１６の例では、ブロックセットＥＯＣ＿ＢＬＫ０は、ブロックＢＬＫ０及びＢＬＫ１を含む。ブロックセットＥＯＣ＿ＢＬＫ１は、ブロックＢＬＫ２及びＢＬＫ３を含む。ブロックセットＥＯＣ＿ＢＬＫ（ｎ／２－１）は、ブロックＢＬＫ（ｎ－２）及びＢＬＫ（ｎ－１）を含む。
【0193】
以下では、複数のブロックセットＥＯＣ＿ＢＬＫの各々に含まれるブロックＢＬＫのうち、末尾の数字が偶数のブロックＢＬＫ０、ＢＬＫ２、…、ＢＬＫ（ｎ－２）を総称して、ブロックＢＬＫ＿ｅとも呼ぶ。複数のブロックセットＥＯＣ＿ＢＬＫの各々に含まれるブロックＢＬＫのうち、末尾の数字が奇数のブロックＢＬＫ１、ＢＬＫ３、…、ＢＬＫ（ｎ－１）を総称して、ブロックＢＬＫ＿ｏとも呼ぶ。また、ブロックＢＬＫ＿ｅ及びＢＬＫ＿ｏに対応する構成を示す符号の末尾に、それぞれ“＿ｅ”及び“＿ｏ”を付す場合がある。
【0194】
３．２ ロウデコーダモジュール
図１７は、第３実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図である。図１７は、第１実施形態における図３に対応する。図１７に示されるように、ロウデコーダモジュール１５は、複数のロウデコーダセットＥＯＣ＿ＲＤ（ＥＯＣ＿ＲＤ０、ＥＯＣ＿ＲＤ１、…）を含む。ロウデコーダセットＥＯＣ＿ＲＤの個数は、ブロックセットＥＯＣ＿ＢＬＫの個数に対応する。複数のロウデコーダセットＥＯＣ＿ＲＤの各々は、同等の構成を有する。図１７の例では、ブロックセットＥＯＣ＿ＢＬＫ０に対応するロウデコーダセットＥＯＣ＿ＲＤ０の構成が示される。ロウデコーダセットＥＯＣ＿ＲＤ０は、ブロックデコーダＢＤ＿Ｃ、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕ及びＥＯＣ＿ＢＤ＿Ｌ、並びに転送スイッチセットＥＯＣ＿ＷＬＳＷ＿Ｃ、ＥＯＣ＿ＷＬＳＷ＿Ｕ、及びＥＯＣ＿ＷＬＳＷ＿Ｌを含む。
図１７は、第３実施形態に係るメモリセルアレイ、ロウデコーダモジュール、及びドライバモジュール間の接続の一例を示す回路図である。図１７は、第１実施形態における図３に対応する。図１７に示されるように、ロウデコーダモジュール１５は、複数のロウデコーダセットＥＯＣ＿ＲＤ（ＥＯＣ＿ＲＤ０、ＥＯＣ＿ＲＤ１、…）を含む。ロウデコーダセットＥＯＣ＿ＲＤの個数は、ブロックセットＥＯＣ＿ＢＬＫの個数に対応する。複数のロウデコーダセットＥＯＣ＿ＲＤの各々は、同等の構成を有する。図１７の例では、ブロックセットＥＯＣ＿ＢＬＫ０に対応するロウデコーダセットＥＯＣ＿ＲＤ０の構成が示される。ロウデコーダセットＥＯＣ＿ＲＤ０は、ブロックデコーダＢＤ＿Ｃ、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕ及びＥＯＣ＿ＢＤ＿Ｌ、並びに転送スイッチセットＥＯＣ＿ＷＬＳＷ＿Ｃ、ＥＯＣ＿ＷＬＳＷ＿Ｕ、及びＥＯＣ＿ＷＬＳＷ＿Ｌを含む。
【0195】
３．２．１ 転送スイッチ
まず、図１７を参照して転送スイッチセットＥＯＣ＿ＷＬＳＷ＿Ｃ、ＥＯＣ＿ＷＬＳＷ＿Ｕ、及びＥＯＣ＿ＷＬＳＷ＿Ｌの構成について説明する。
まず、図１７を参照して転送スイッチセットＥＯＣ＿ＷＬＳＷ＿Ｃ、ＥＯＣ＿ＷＬＳＷ＿Ｕ、及びＥＯＣ＿ＷＬＳＷ＿Ｌの構成について説明する。
【0196】
転送スイッチセットＥＯＣ＿ＷＬＳＷ＿Ｃは、転送スイッチＷＬＳＷ＿Ｃ＿ｅ及びＷＬＳＷ＿Ｃ＿ｏを含む。転送スイッチＷＬＳＷ＿Ｃ＿ｅ及びＷＬＳＷ＿Ｃ＿ｏの構成は、共通のノードＢＬＫＳＥＬ＿Ｃを介してブロックデコーダＢＤ＿Ｃに接続される点を除き、第１実施形態における転送スイッチＷＬＳＷ＿Ｃの構成と同等である。すなわち、図１７では図示が省略されているが、転送スイッチＷＬＳＷ＿Ｃ＿ｅ内のトランジスタＴＲ０～ＴＲ７はそれぞれ、ワード線ＷＬ０＿ｅ～ＷＬ７＿ｅを介してブロックＢＬＫ＿ｅに接続される第１端と、配線ＣＧ０＿ｅ～ＣＧ７＿ｅを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｃを介してブロックデコーダＢＤ＿Ｃに接続されるゲートと、を有する。転送スイッチＷＬＳＷ＿Ｃ＿ｏ内のトランジスタＴＲ０～ＴＲ７はそれぞれ、ワード線ＷＬ０＿ｏ～ＷＬ７＿ｏを介してブロックＢＬＫ＿ｏに接続される第１端と、配線ＣＧ０＿ｏ～ＣＧ７＿ｏを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｃを介してブロックデコーダＢＤ＿Ｃに接続されるゲートと、を有する。
【0197】
転送スイッチセットＥＯＣ＿ＷＬＳＷ＿Ｕは、転送スイッチＷＬＳＷ＿Ｕ＿ｅ及びＷＬＳＷ＿Ｕ＿ｏを含む。転送スイッチＷＬＳＷ＿Ｕ＿ｅ及びＷＬＳＷ＿Ｕ＿ｏの構成は、共通のノードＢＬＫＳＥＬ＿Ｕ及びＢＬＫＳＥＬ＿Ｕｎを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕに接続される点を除き、第１実施形態における転送スイッチＷＬＳＷ＿Ｕの構成と同等である。すなわち、図１７では図示が省略されているが、転送スイッチＷＬＳＷ＿Ｕ＿ｅ内のトランジスタＴＲ８～ＴＲ１０はそれぞれ、選択ゲート線ＳＧＳ０＿ｅ、ＳＧＤ０＿ｅ、及びＳＧＤ１＿ｅを介してブロックＢＬＫ＿ｅに接続される第１端と、配線ＳＧＳＤ０＿ｅ、ＳＧＤＤ０＿ｅ、及びＳＧＤＤ１＿ｅを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｕを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕに接続されるゲートと、を有する。転送スイッチＷＬＳＷ＿Ｕ＿ｅ内のトランジスタＴＲ１１～ＴＲ１３はそれぞれ、選択ゲート線ＳＧＳ０＿ｅ、ＳＧＤ０＿ｅ、及びＳＧＤ１＿ｅを介してブロックＢＬＫ＿ｅに接続される第１端と、配線ＵＳＧＳ、ＵＳＧＤ、及びＵＳＧＤを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｕｎを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕに接続されるゲートと、を有する。転送スイッチＷＬＳＷ＿Ｕ＿ｏ内のトランジスタＴＲ８～ＴＲ１０はそれぞれ、選択ゲート線ＳＧＳ０＿ｏ、ＳＧＤ０＿ｏ、及びＳＧＤ１＿ｏを介してブロックＢＬＫ＿ｏに接続される第１端と、配線ＳＧＳＤ０＿ｏ、ＳＧＤＤ０＿ｏ、及びＳＧＤＤ１＿ｏを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｕを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕに接続されるゲートと、を有する。転送スイッチＷＬＳＷ＿Ｕ＿ｏ内のトランジスタＴＲ１１～ＴＲ１３はそれぞれ、選択ゲート線ＳＧＳ０＿ｏ、ＳＧＤ０＿ｏ、及びＳＧＤ１＿ｏを介してブロックＢＬＫ＿ｏに接続される第１端と、配線ＵＳＧＳ、ＵＳＧＤ、及びＵＳＧＤを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｕｎを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕに接続されるゲートと、を有する。
【0198】
転送スイッチセットＥＯＣ＿ＷＬＳＷ＿Ｌは、転送スイッチＷＬＳＷ＿Ｌ＿ｅ及びＷＬＳＷ＿Ｌ＿ｏを含む。転送スイッチＷＬＳＷ＿Ｌ＿ｅ及びＷＬＳＷ＿Ｌ＿ｏの構成は、共通のノードＢＬＫＳＥＬ＿Ｌ及びＢＬＫＳＥＬ＿Ｌｎを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌに接続される点を除き、第１実施形態における転送スイッチＷＬＳＷ＿Ｌの構成と同等である。すなわち、図１７では図示が省略されているが、転送スイッチＷＬＳＷ＿Ｌ＿ｅ内のトランジスタＴＲ１４～ＴＲ１６はそれぞれ、選択ゲート線ＳＧＳ１＿ｅ、ＳＧＤ２＿ｅ、及びＳＧＤ３＿ｅを介してブロックＢＬＫ＿ｅに接続される第１端と、配線ＳＧＳＤ１＿ｅ、ＳＧＤＤ２＿ｅ、及びＳＧＤＤ３＿ｅを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｌを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌに接続されるゲートと、を有する。転送スイッチＷＬＳＷ＿Ｌ＿ｅ内のトランジスタＴＲ１７～ＴＲ１９はそれぞれ、選択ゲート線ＳＧＳ１＿ｅ、ＳＧＤ２＿ｅ、及びＳＧＤ３＿ｅを介してブロックＢＬＫ＿ｅに接続される第１端と、配線ＵＳＧＳ、ＵＳＧＤ、及びＵＳＧＤを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｌｎを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌに接続されるゲートと、を有する。転送スイッチＷＬＳＷ＿Ｌ＿ｏ内のトランジスタＴＲ１４～ＴＲ１６はそれぞれ、選択ゲート線ＳＧＳ１＿ｏ、ＳＧＤ２＿ｏ、及びＳＧＤ３＿ｏを介してブロックＢＬＫ＿ｏに接続される第１端と、配線ＳＧＳＤ１＿ｏ、ＳＧＤＤ２＿ｏ、及びＳＧＤＤ３＿ｏを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｌを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌに接続されるゲートと、を有する。転送スイッチＷＬＳＷ＿Ｌ＿ｏ内のトランジスタＴＲ１７～ＴＲ１９はそれぞれ、選択ゲート線ＳＧＳ１＿ｏ、ＳＧＤ２＿ｏ、及びＳＧＤ３＿ｏを介してブロックＢＬＫ＿ｏに接続される第１端と、配線ＵＳＧＳ、ＵＳＧＤ、及びＵＳＧＤを介してドライバモジュール１４に接続される第２端と、ノードＢＬＫＳＥＬ＿Ｌｎを介してブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌに接続されるゲートと、を有する。
【0199】
３．２．２ ブロックデコーダ
次に、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕ及びＥＯＣ＿ＢＤ＿Ｌの構成について説明する。
次に、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕ及びＥＯＣ＿ＢＤ＿Ｌの構成について説明する。
【0200】
図１８は、第３実施形態に係るブロックデコーダセットの第１部分の構成の一例を示す回路図である。ブロックデコーダセットの第１部分は、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌに対応する。図１８に示されるように、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌは、デコーダＬＶＤＥＣ＿Ｌ、レベルシフタＬＳＴＰ＿Ｌ、並びに部分バッドブロックラッチＰＢＢＬ＿Ｌ＿ｅ及びＰＢＢＬ＿Ｌ＿ｏを含む。
【0201】
デコーダＬＶＤＥＣ＿Ｌ及びレベルシフタＬＳＴＰ＿Ｌの構成は、第１実施形態におけるデコーダＬＶＤＥＣ＿Ｌ及びレベルシフタＬＳＴＰ＿Ｌの構成と同等である。
【0202】
部分バッドブロックラッチＰＢＢＬ＿Ｌ＿ｅ及びＰＢＢＬ＿Ｌ＿ｏは、同等の構成を有し、ノードＮ＿Ｌ１に対して並列に接続される。
【0203】
具体的には、部分バッドブロックラッチＰＢＢＬ＿Ｌ＿ｅは、トランジスタＴＲ３２＿ｅ、ＴＲ３３＿ｅ、ＴＲ３４＿ｅ、ＴＲ３５＿ｅ、ＴＲ３６＿ｅ、及びＴＲ３７＿ｅ、並びにインバータＩＮＶ３＿ｅ及びＩＮＶ４＿ｅを含む。トランジスタＴＲ３２＿ｅ～ＴＲ３７＿ｅは、例えば、Ｎ型トランジスタである。
【0204】
トランジスタＴＲ３２＿ｅは、ノードＮ＿Ｌ１に接続される第１端と、ノードＧＯＯＤ＿Ｌ＿ｅに接続されるゲートと、を有する。トランジスタＴＲ３３＿ｅは、ノードＧＯＯＤ＿Ｌ＿ｅに接続される第１端と、ノードＮ＿Ｌ２＿ｅに接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ３４＿ｅは、ノードＢＡＤ＿Ｌ＿ｅに接続される第１端と、ノードＮ＿Ｌ２＿ｅに接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0205】
トランジスタＴＲ３５＿ｅは、ノードＮ＿Ｌ２＿ｅに接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｌに接続されるゲートと、を有する。トランジスタＴＲ３６＿ｅは、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0206】
トランジスタＴＲ３７＿ｅは、トランジスタＴＲ３２＿ｅの第２端に接続される第１端と、接地される第２端と、ノードＳＥＬ＿ｅに接続されるゲートと、を有する。
【0207】
インバータＩＮＶ３＿ｅは、ノードＧＯＯＤ＿Ｌ＿ｅに接続される入力端と、ノードＢＡＤ＿Ｌ＿ｅに接続される出力端と、を有する。すなわち、インバータＩＮＶ３＿ｅは、ノードＧＯＯＤ＿Ｌ＿ｅの論理レベルを反転してノードＢＡＤ＿Ｌ＿ｅに出力する。インバータＩＮＶ４＿ｅは、ノードＢＡＤ＿Ｌ＿ｅに接続される入力端と、ノードＧＯＯＤ＿Ｌ＿ｅに接続される出力端と、を有する。すなわち、インバータＩＮＶ４＿ｅは、ノードＢＡＤ＿Ｌ＿ｅの論理レベルを反転してノードＧＯＯＤ＿Ｌ＿ｅに出力する。
【0208】
同様に、部分バッドブロックラッチＰＢＢＬ＿Ｌ＿ｏは、トランジスタＴＲ３２＿ｏ、ＴＲ３３＿ｏ、ＴＲ３４＿ｏ、ＴＲ３５＿ｏ、ＴＲ３６＿ｏ、及びＴＲ３７＿ｏ、並びにインバータＩＮＶ３＿ｏ及びＩＮＶ４＿ｏを含む。トランジスタＴＲ３２＿ｏ～ＴＲ３７＿ｏは、例えば、Ｎ型トランジスタである。
【0209】
トランジスタＴＲ３２＿ｏは、ノードＮ＿Ｌ１に接続される第１端と、ノードＧＯＯＤ＿Ｌ＿ｏに接続されるゲートと、を有する。トランジスタＴＲ３３＿ｏは、ノードＧＯＯＤ＿Ｌ＿ｏに接続される第１端と、ノードＮ＿Ｌ２＿ｏに接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ３４＿ｏは、ノードＢＡＤ＿Ｌ＿ｏに接続される第１端と、ノードＮ＿Ｌ２＿ｏに接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0210】
トランジスタＴＲ３５＿ｏは、ノードＮ＿Ｌ２＿ｏに接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｌに接続されるゲートと、を有する。トランジスタＴＲ３６＿ｏは、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0211】
トランジスタＴＲ３７＿ｏは、トランジスタＴＲ３２＿ｏの第２端に接続される第１端と、接地される第２端と、ノードＳＥＬ＿ｏに接続されるゲートと、を有する。
【0212】
インバータＩＮＶ３＿ｏは、ノードＧＯＯＤ＿Ｌ＿ｏに接続される入力端と、ノードＢＡＤ＿Ｌ＿ｏに接続される出力端と、を有する。すなわち、インバータＩＮＶ３＿ｏは、ノードＧＯＯＤ＿Ｌ＿ｏの論理レベルを反転してノードＢＡＤ＿Ｌ＿ｏに出力する。インバータＩＮＶ４＿ｏは、ノードＢＡＤ＿Ｌ＿ｏに接続される入力端と、ノードＧＯＯＤ＿Ｌ＿ｏに接続される出力端と、を有する。すなわち、インバータＩＮＶ４＿ｏは、ノードＢＡＤ＿Ｌ＿ｏの論理レベルを反転してノードＧＯＯＤ＿Ｌ＿ｏに出力する。
【0213】
図１９は、第３実施形態に係るブロックデコーダセットの第２部分の構成の一例を示す回路図である。ブロックデコーダセットの第２部分は、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕに対応する。図１９に示されるように、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕは、デコーダＬＶＤＥＣ＿Ｕ、レベルシフタＬＳＴＰ＿Ｕ、並びに部分バッドブロックラッチＰＢＢＬ＿Ｕ＿ｅ及びＰＢＢＬ＿Ｕ＿ｏを含む。
【0214】
デコーダＬＶＤＥＣ＿Ｕ及びレベルシフタＬＳＴＰ＿Ｕの構成は、第１実施形態におけるデコーダＬＶＤＥＣ＿Ｕ及びレベルシフタＬＳＴＰ＿Ｕの構成と同等である。
【0215】
部分バッドブロックラッチＰＢＢＬ＿Ｕ＿ｅ及びＰＢＢＬ＿Ｕ＿ｏは、同等の構成を有し、ノードＮ＿Ｕ１に対して並列に接続される。
【0216】
具体的には、部分バッドブロックラッチＰＢＢＬ＿Ｕ＿ｅは、トランジスタＴＲ５２＿ｅ、ＴＲ５３＿ｅ、ＴＲ５４＿ｅ、ＴＲ５５＿ｅ、ＴＲ５６＿ｅ、及びＴＲ５７＿ｅ、並びにインバータＩＮＶ７＿ｅ及びＩＮＶ８＿ｅを含む。トランジスタＴＲ５２＿ｅ～ＴＲ５７＿ｅは、例えば、Ｎ型トランジスタである。
【0217】
トランジスタＴＲ５２＿ｅは、ノードＮ＿Ｕ１に接続される第１端と、ノードＧＯＯＤ＿Ｕ＿ｅに接続されるゲートと、を有する。トランジスタＴＲ５３＿ｅは、ノードＧＯＯＤ＿Ｕ＿ｅに接続される第１端と、ノードＮ＿Ｕ２＿ｅに接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ５４＿ｅは、ノードＢＡＤ＿Ｕ＿ｅに接続される第１端と、ノードＮ＿Ｕ２＿ｅに接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0218】
トランジスタＴＲ５５＿ｅは、ノードＮ＿Ｕ２＿ｅに接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕに接続されるゲートと、を有する。トランジスタＴＲ５６＿ｅは、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0219】
トランジスタＴＲ５７＿ｅは、トランジスタＴＲ５２＿ｅの第２端に接続される第１端と、接地される第２端と、ノードＳＥＬ＿ｅに接続されるゲートと、を有する。
【0220】
インバータＩＮＶ７＿ｅは、ノードＧＯＯＤ＿Ｕ＿ｅに接続される入力端と、ノードＢＡＤ＿Ｕ＿ｅに接続される出力端と、を有する。すなわち、インバータＩＮＶ７＿ｅは、ノードＧＯＯＤ＿Ｕ＿ｅの論理レベルを反転してノードＢＡＤ＿Ｕ＿ｅに出力する。インバータＩＮＶ８＿ｅは、ノードＢＡＤ＿Ｕ＿ｅに接続される入力端と、ノードＧＯＯＤ＿Ｕ＿ｅに接続される出力端と、を有する。すなわち、インバータＩＮＶ８＿ｅは、ノードＢＡＤ＿Ｕ＿ｅの論理レベルを反転してノードＧＯＯＤ＿Ｕ＿ｅに出力する。
【0221】
同様に、部分バッドブロックラッチＰＢＢＬ＿Ｕ＿ｏは、トランジスタＴＲ５２＿ｏ、ＴＲ５３＿ｏ、ＴＲ５４＿ｏ、ＴＲ５５＿ｏ、ＴＲ５６＿ｏ、及びＴＲ５７＿ｏ、並びにインバータＩＮＶ７＿ｏ及びＩＮＶ８＿ｏを含む。トランジスタＴＲ５２＿ｏ～ＴＲ５７＿ｏは、例えば、Ｎ型トランジスタである。
【0222】
トランジスタＴＲ５２＿ｏは、ノードＮ＿Ｕ１に接続される第１端と、ノードＧＯＯＤ＿Ｕ＿ｏに接続されるゲートと、を有する。トランジスタＴＲ５３＿ｏは、ノードＧＯＯＤ＿Ｕ＿ｏに接続される第１端と、ノードＮ＿Ｕ２＿ｏに接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ５４＿ｏは、ノードＢＡＤ＿Ｕ＿ｏに接続される第１端と、ノードＮ＿Ｕ２＿ｏに接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0223】
トランジスタＴＲ５５＿ｏは、ノードＮ＿Ｕ２＿ｏに接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＲＤＥＣ＿ＳＥＬ＿Ｕに接続されるゲートと、を有する。トランジスタＴＲ５６＿ｏは、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0224】
トランジスタＴＲ５７＿ｏは、トランジスタＴＲ５２＿ｏの第２端に接続される第１端と、接地される第２端と、ノードＳＥＬ＿ｏに接続されるゲートと、を有する。
【0225】
インバータＩＮＶ７＿ｏは、ノードＧＯＯＤ＿Ｕ＿ｏに接続される入力端と、ノードＢＡＤ＿Ｕ＿ｏに接続される出力端と、を有する。すなわち、インバータＩＮＶ７＿ｏは、ノードＧＯＯＤ＿Ｕ＿ｏの論理レベルを反転してノードＢＡＤ＿Ｕ＿ｏに出力する。インバータＩＮＶ８＿ｏは、ノードＢＡＤ＿Ｕ＿ｏに接続される入力端と、ノードＧＯＯＤ＿Ｕ＿ｏに接続される出力端と、を有する。すなわち、インバータＩＮＶ８＿ｏは、ノードＢＡＤ＿Ｕ＿ｏの論理レベルを反転してノードＧＯＯＤ＿Ｕ＿ｏに出力する。
【0226】
３．３ 第３実施形態に係る効果
第３実施形態によれば、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕは、ブロックＢＬＫ＿ｅ内の部分ブロックＰＢＬＫ＿Ｕの選択ゲート線ＳＧＤ０＿ｅ及びＳＧＤ１＿ｅ、並びにＳＧＳ０＿ｅに接続された転送スイッチＷＬＳＷ＿Ｕ＿ｅの状態を切り替えると共に、ブロックＢＬＫ＿ｏ内の部分ブロックＰＢＬＫ＿Ｕの選択ゲート線ＳＧＤ０＿ｏ及びＳＧＤ１＿ｏ、並びにＳＧＳ０＿ｏに接続された転送スイッチＷＬＳＷ＿Ｕ＿ｏの状態を切り替える。ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌは、ブロックＢＬＫ＿ｅ内の部分ブロックＰＢＬＫ＿Ｌの選択ゲート線ＳＧＤ２＿ｅ及びＳＧＤ３＿ｅ、並びにＳＧＳ１＿ｅに接続された転送スイッチＷＬＳＷ＿Ｌの状態を切り替えると共に、ブロックＢＬＫ＿ｏ内の部分ブロックＰＢＬＫ＿Ｌの選択ゲート線ＳＧＤ２＿ｏ及びＳＧＤ３＿ｏ、並びにＳＧＳ１＿ｏに接続された転送スイッチＷＬＳＷ＿Ｌ＿ｏの状態を切り替える。ブロックデコーダＢＤ＿Ｃは、ブロックＢＬＫ＿ｅ内の部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌに共通するワード線ＷＬ０＿ｅ～ＷＬ７＿ｅに接続された転送スイッチＷＬＳＷ＿Ｃ＿ｅの状態を切り替えると共に、ブロックＢＬＫ＿ｏ内の部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌに共通するワード線ＷＬ０＿ｏ～ＷＬ７＿ｏに接続された転送スイッチＷＬＳＷ＿Ｃ＿ｏの状態を切り替える。これにより、ロウデコーダセットＥＯＣ＿ＲＤは、２個のブロックＢＬＫ＿ｅ及びＢＬＫ＿ｏを制御することができる。
第３実施形態によれば、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕは、ブロックＢＬＫ＿ｅ内の部分ブロックＰＢＬＫ＿Ｕの選択ゲート線ＳＧＤ０＿ｅ及びＳＧＤ１＿ｅ、並びにＳＧＳ０＿ｅに接続された転送スイッチＷＬＳＷ＿Ｕ＿ｅの状態を切り替えると共に、ブロックＢＬＫ＿ｏ内の部分ブロックＰＢＬＫ＿Ｕの選択ゲート線ＳＧＤ０＿ｏ及びＳＧＤ１＿ｏ、並びにＳＧＳ０＿ｏに接続された転送スイッチＷＬＳＷ＿Ｕ＿ｏの状態を切り替える。ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌは、ブロックＢＬＫ＿ｅ内の部分ブロックＰＢＬＫ＿Ｌの選択ゲート線ＳＧＤ２＿ｅ及びＳＧＤ３＿ｅ、並びにＳＧＳ１＿ｅに接続された転送スイッチＷＬＳＷ＿Ｌの状態を切り替えると共に、ブロックＢＬＫ＿ｏ内の部分ブロックＰＢＬＫ＿Ｌの選択ゲート線ＳＧＤ２＿ｏ及びＳＧＤ３＿ｏ、並びにＳＧＳ１＿ｏに接続された転送スイッチＷＬＳＷ＿Ｌ＿ｏの状態を切り替える。ブロックデコーダＢＤ＿Ｃは、ブロックＢＬＫ＿ｅ内の部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌに共通するワード線ＷＬ０＿ｅ～ＷＬ７＿ｅに接続された転送スイッチＷＬＳＷ＿Ｃ＿ｅの状態を切り替えると共に、ブロックＢＬＫ＿ｏ内の部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌに共通するワード線ＷＬ０＿ｏ～ＷＬ７＿ｏに接続された転送スイッチＷＬＳＷ＿Ｃ＿ｏの状態を切り替える。これにより、ロウデコーダセットＥＯＣ＿ＲＤは、２個のブロックＢＬＫ＿ｅ及びＢＬＫ＿ｏを制御することができる。
【0227】
また、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕは、部分バッドブロックラッチＰＢＢＬ＿Ｕ＿ｅ及びＰＢＢＬ＿Ｕ＿ｏを含む。ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｌは、部分バッドブロックラッチＰＢＢＬ＿Ｌ＿ｅ及びＰＢＢＬ＿Ｌ＿ｏを含む。これにより、１個のブロックＢＬＫに対応するロウデコーダＲＤに、メモリチップＭＣの数に応じた部分バッドブロック情報を記憶させることができる。このため、ロウデコーダセットＥＯＣ＿ＲＤは、ブロックＢＬＫ＿ｅ及びＢＬＫ＿ｏの各々について、グッド状態の部分ブロックＰＢＬＫを使用しつつ、バッド状態の部分ブロックＰＢＬＫを使用しないように動作することができる。
【0228】
４． 第４実施形態
次に、第４実施形態について説明する。
次に、第４実施形態について説明する。
【0229】
第４実施形態では、部分バッドブロック情報を記憶する構成がロウデコーダモジュール１５とは異なる場所に設けられる点において、第１実施形態、第２実施形態、及び第３実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、適宜その説明を省略する。
【0230】
【0231】
図２０に示されるように、ブロックデコーダＢＤ＿Ｌは、デコーダＬＶＤＥＣ＿Ｌ内のトランジスタＴＲ２８、及び部分バッドブロックラッチＰＢＢＬ＿Ｌを含んでいなくてもよい。この場合、トランジスタＴＲ２０及びＴＲ２７のゲートは、ノードＲＤＥＣ２＿Ｌに接続される。ノードＲＤＥＣ２＿Ｌの論理レベルは、対応する部分ブロックＰＢＬＫ＿Ｌがバッド状態であるか否かを示す。
【0232】
【0233】
図２１に示されるように、ブロックデコーダＢＤ＿Ｕは、デコーダＬＶＤＥＣ＿Ｕ内のトランジスタＴＲ４８、及び部分バッドブロックラッチＰＢＢＬ＿Ｕを含んでいなくてもよい。この場合、トランジスタＴＲ４０及びＴＲ４８のゲートは、ノードＲＤＥＣ２＿Ｕに接続される。ノードＲＤＥＣ２＿Ｕの論理レベルは、対応する部分ブロックＰＢＬＫ＿Ｕがバッド状態であるか否かを示す。
【0234】
上述の通り、ブロックデコーダＢＤ＿Ｌ及びＢＤ＿Ｕは、転送領域ＸＲに設けられる。ブロックデコーダＢＤ＿Ｌ及びＢＤ＿Ｕがそれぞれ部分バッドブロックラッチＰＢＢＬ＿Ｌ及びＰＢＢＬ＿Ｕを含まない場合、部分バッドブロックラッチＰＢＢＬ＿Ｌ及びＰＢＢＬ＿Ｕに対応する構成は、転送領域ＸＲに設けられなくてもよい。例えば、部分バッドブロックラッチＰＢＢＬ＿Ｌ及びＰＢＢＬ＿Ｕに対応する構成は、周辺回路領域ＰＥＲＩに設けられてもよい。
【0235】
以下では、説明の便宜上、部分バッドブロックラッチＰＢＢＬ＿Ｌ及びＰＢＢＬ＿Ｕに対応する構成は、バッドブロック情報記憶回路と呼ぶ。
【0236】
４．２ バッドブロック情報記憶回路
次に、第４実施形態に係るバッドブロック情報記憶回路の構成について説明する。バッドブロック情報記憶回路は、種々の構成により実現され得る。以下では、バッドブロック情報記憶回路ＢＢの構成の第１例及び第２例について説明する。
次に、第４実施形態に係るバッドブロック情報記憶回路の構成について説明する。バッドブロック情報記憶回路は、種々の構成により実現され得る。以下では、バッドブロック情報記憶回路ＢＢの構成の第１例及び第２例について説明する。
【0237】
４．２．１ 第１例
図２２は、第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第１例を示す回路図である。図２３は、第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第１例を示す回路図である。バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌは、ノードＲＤＥＣ２＿Ｌを介してブロックデコーダＢＤ＿Ｌと接続される構成である。バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕは、ノードＲＤＥＣ２＿Ｕを介してブロックデコーダＢＤ＿Ｕと接続される構成である。
図２２は、第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第１例を示す回路図である。図２３は、第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第１例を示す回路図である。バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌは、ノードＲＤＥＣ２＿Ｌを介してブロックデコーダＢＤ＿Ｌと接続される構成である。バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕは、ノードＲＤＥＣ２＿Ｕを介してブロックデコーダＢＤ＿Ｕと接続される構成である。
【0238】
まず、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌについて説明する。
【0239】
図２２に示されるように、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌは、部分バッドブロックラッチを含む構成であってもよい。具体的には、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌは、デコーダＰＢＤ＿Ｌ、及び複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ（ＰＢＢ＿Ｌ０、…、及びＰＢＢ＿Ｌ（ｎ－１））を含む。
【0240】
複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌの各々は、ノードＧＯＯＤａｒｉ＿Ｌｎに対して並列に接続される。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０～ＰＢＢ＿Ｌ（ｎ－１）はそれぞれ、部分ブロックＰＢＬＫ０＿Ｌ～ＰＢＬＫ（ｎ－１）＿Ｌがバッド状態であるか否かを示す情報を記憶する。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌの各々は、同等の構成を有する。以下では、一例として、部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０の構成について説明する。
【0241】
部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０は、トランジスタＴＲ７０、ＴＲ７１、ＴＲ７２、ＴＲ７３、ＴＲ７４、ＴＲ７５、ＴＲ７６、ＴＲ７７、ＴＲ７８、ＴＲ７９、ＴＲ８０、ＴＲ８１、ＴＲ８２、ＴＲ８３、及びＴＲ８４、並びにインバータＩＮＶ１０、ＩＮＶ１１、及びＩＮＶ１２を含む。トランジスタＴＲ７０及びＴＲ７１は、例えば、Ｐ型トランジスタである。トランジスタＴＲ７２～ＴＲ８４は、例えば、Ｎ型トランジスタである。
【0242】
トランジスタＴＲ７０は、電圧ＶＤＤが供給される第１端と、ノードＮ＿Ｌ３ｎに接続される第２端と、ノードＲＤＥＣ１に接続されるゲートと、を有する。トランジスタＴＲ７１は、電圧ＶＤＤが供給される第１端と、ノードＮ＿Ｌ３ｎに接続される第２端と、ノードＮ＿Ｌ３に接続されるゲートと、を有する。電圧ＶＤＤは、例えば、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌ及び第２部分ＢＢ＿Ｕ内における“Ｈ”レベルの論理レベルに対応する。
【0243】
インバータＩＮＶ１０は、ノードＮ＿Ｌ３ｎに接続される入力端と、ノードＮ＿Ｌ３に接続される出力端と、を有する。すなわち、インバータＩＮＶ１０は、ノードＮ＿Ｌ３ｎの論理レベルを反転してノードＮ＿Ｌ３に出力する。
【0244】
トランジスタＴＲ７２は、ノードＮ＿Ｌ３ｎに接続される第１端と、ノードＡＲＯＷＡに接続されるゲートと、を有する。トランジスタＴＲ７３は、トランジスタＴＲ７２の第２端に接続される第１端と、ノードＡＲＯＷＢに接続されるゲートと、を有する。トランジスタＴＲ７４は、トランジスタＴＲ７３の第２端に接続される第１端と、ノードＡＲＯＷＣに接続されるゲートと、を有する。トランジスタＴＲ７５は、トランジスタＴＲ７４の第２端に接続される第１端と、ノードＡＲＯＷＤに接続されるゲートと、を有する。トランジスタＴＲ７６は、トランジスタＴＲ７５の第２端に接続される第１端と、ノードＡＲＯＷＥ＊に接続されるゲートと、を有する。部分バッドブロック情報記憶回路ＰＢＢ＿Ｌに接続されるノードＡＲＯＷＡ～ＡＲＯＷＥ＊の論理レベルは、対応する部分ブロックＰＢＬＫ＿Ｌが選択対象の場合に、いずれも“Ｈ”レベルとなる。ノードＡＲＯＷＡ～ＡＲＯＷＥ＊の論理レベルのうち、少なくとも１個の論理レベルは、対応する部分ブロックＰＢＬＫ＿Ｌが選択対象でない場合に、“Ｌ”レベルとなる。
【0245】
トランジスタＴＲ７７は、トランジスタＴＲ７６の第２端に接続される第１端と、ノードＮ＿Ｌ１に接続される第２端と、ノードＲＤＥＣ１に接続されるゲートと、を有する。トランジスタＴＲ７８は、ノードＮ＿Ｌ１に接続される第１端と、接地される第２端と、ノードＲＯＭＢＡＥＮに接続されるゲートと、を有する。
【0246】
トランジスタＴＲ７９は、ノードＮ＿Ｌ１に接続される第１端と、接地される第２端と、ノードＧＯＯＤ＿Ｌに接続されるゲートと、を有する。トランジスタＴＲ８０は、ノードＧＯＯＤ＿Ｌに接続される第１端と、ノードＮ＿Ｌ２に接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ８１は、ノードＢＡＤ＿Ｌに接続される第１端と、ノードＮ＿Ｌ２に接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0247】
トランジスタＴＲ８２は、ノードＮ＿Ｌ２に接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＮ＿Ｌ３に接続されるゲートと、を有する。トランジスタＴＲ８３は、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0248】
インバータＩＮＶ１１は、ノードＧＯＯＤ＿Ｌに接続される入力端と、ノードＢＡＤ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ１１は、ノードＧＯＯＤ＿Ｌの論理レベルを反転してノードＢＡＤ＿Ｌに出力する。インバータＩＮＶ１２は、ノードＢＡＤ＿Ｌに接続される入力端と、ノードＧＯＯＤ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ１２は、ノードＢＡＤ＿Ｌの論理レベルを反転してノードＧＯＯＤ＿Ｌに出力する。
【0249】
トランジスタＴＲ８４は、ノードＧＯＯＤａｒｉ＿Ｌｎに接続される第１端と、接地される第２端と、ノードＮ＿Ｌ３に接続されるゲートと、を有する。
【0250】
デコーダＰＢＤ＿Ｌは、トランジスタＴＲ９０及びＴＲ９１、インバータＩＮＶ１３、並びに論理回路ＡＮＤ１を含む。トランジスタＴＲ９０及びＴＲ９１は、例えば、Ｐ型トランジスタである。
【0251】
トランジスタＴＲ９０は、電圧ＶＤＤが供給される第１端と、ノードＧＯＯＤａｒｉ＿Ｌｎに接続される第２端と、ノードＲＤＥＣ０に接続されるゲートと、を含む。トランジスタＴＲ９１は、電圧ＶＤＤが供給される第１端と、ノードＧＯＯＤａｒｉ＿Ｌｎに接続される第２端と、ノードＧＯＯＤａｒｉ＿Ｌに接続されるゲートと、を有する。
【0252】
インバータＩＮＶ１３は、ノードＧＯＯＤａｒｉ＿Ｌｎに接続される入力端と、ノードＧＯＯＤａｒｉ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ１３は、ノードＧＯＯＤａｒｉ＿Ｌｎの論理レベルを反転してノードＧＯＯＤａｒｉ＿Ｌに出力する。
【0253】
論理回路ＡＮＤ１は、ノードＧＯＯＤａｒｉ＿Ｌに接続される第１入力端と、ノードＲＤＥＣに接続される第２入力端と、ノードＲＤＥＣ２＿Ｌに接続される出力端と、を有する。すなわち、論理回路ＡＮＤ１は、ノードＧＯＯＤａｒｉ＿Ｌの論理レベル及びノードＲＤＥＣの論理レベルの論理積演算を実行し、実行結果をノードＲＤＥＣ２＿Ｌに出力する。
【0254】
以上のような構成により、ｎ個の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０～ＰＢＢ＿Ｌ（ｎ－１）にはそれぞれ、部分ブロックＰＢＬＫ＿Ｌ０～ＰＢＬＫ＿Ｌ（ｎ－１）がそれぞれバッド状態であるか、グッド状態であるかが記憶される。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｌがバッド状態である場合、ノードＲＤＥＣ２＿Ｌの論理レベルは、“Ｌ”レベルとなる。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｌがグッド状態である場合、ノードＲＤＥＣ２＿Ｌの論理レベルは、“Ｈ”レベルとなる。
【0255】
次に、バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕについて説明する。
【0256】
図２３に示されるように、バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕは、第１部分ＢＢ＿Ｌと同様に、部分バッドブロックラッチを含む構成であってもよい。具体的には、バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕは、デコーダＰＢＤ＿Ｕ、及び複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ（ＰＢＢ＿Ｕ０、…、及びＰＢＢ＿Ｕ（ｎ－１））を含む。
【0257】
複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕの各々は、ノードＧＯＯＤａｒｉ＿Ｕｎに対して並列に接続される。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０～ＰＢＢ＿Ｕ（ｎ－１）はそれぞれ、部分ブロックＰＢＬＫ０＿Ｕ～ＰＢＬＫ（ｎ－１）＿Ｕがバッド状態であるか否かを示す情報を記憶する。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕの各々は、同等の構成を有する。以下では、一例として、部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０の構成について説明する。
【0258】
部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０は、トランジスタＴＲ１００、ＴＲ１０１、ＴＲ１０２、ＴＲ１０３、ＴＲ１０４、ＴＲ１０５、ＴＲ１０６、ＴＲ１０７、ＴＲ１０８、ＴＲ１０９、ＴＲ１１０、ＴＲ１１１、ＴＲ１１２、ＴＲ１１３、及びＴＲ１１４、並びにインバータＩＮＶ１４、ＩＮＶ１５、及びＩＮＶ１６を含む。トランジスタＴＲ１００及びＴＲ１０１は、例えば、Ｐ型トランジスタである。トランジスタＴＲ１０２～ＴＲ１１４は、例えば、Ｎ型トランジスタである。
【0259】
トランジスタＴＲ１００は、電圧ＶＤＤが供給される第１端と、ノードＮ＿Ｕ３ｎに接続される第２端と、ノードＲＤＥＣ１に接続されるゲートと、を有する。トランジスタＴＲ１０１は、電圧ＶＤＤが供給される第１端と、ノードＮ＿Ｕ３ｎに接続される第２端と、ノードＮ＿Ｕ３に接続されるゲートと、を有する。
【0260】
インバータＩＮＶ１４は、ノードＮ＿Ｕ３ｎに接続される入力端と、ノードＮ＿Ｕ３に接続される出力端と、を有する。すなわち、インバータＩＮＶ１４は、ノードＮ＿Ｕ３ｎの論理レベルを反転してノードＮ＿Ｕ３に出力する。
【0261】
トランジスタＴＲ１０２は、ノードＮ＿Ｕ３ｎに接続される第１端と、ノードＡＲＯＷＡに接続されるゲートと、を有する。トランジスタＴＲ１０３は、トランジスタＴＲ１０２の第２端に接続される第１端と、ノードＡＲＯＷＢに接続されるゲートと、を有する。トランジスタＴＲ１０４は、トランジスタＴＲ１０３の第２端に接続される第１端と、ノードＡＲＯＷＣに接続されるゲートと、を有する。トランジスタＴＲ１０５は、トランジスタＴＲ１０４の第２端に接続される第１端と、ノードＡＲＯＷＤに接続されるゲートと、を有する。トランジスタＴＲ１０６は、トランジスタＴＲ１０５の第２端に接続される第１端と、ノードＡＲＯＷＥ＊に接続されるゲートと、を有する。部分バッドブロック情報記憶回路ＰＢＢ＿Ｕに接続されるノードＡＲＯＷＡ～ＡＲＯＷＥ＊の論理レベルは、対応する部分ブロックＰＢＬＫ＿Ｕが選択対象の場合に、いずれも“Ｈ”レベルとなる。ノードＡＲＯＷＡ～ＡＲＯＷＥ＊の論理レベルのうち、少なくとも１個の論理レベルは、対応する部分ブロックＰＢＬＫ＿Ｕが選択対象でない場合に、“Ｌ”レベルとなる。
【0262】
トランジスタＴＲ１０７は、トランジスタＴＲ１０６の第２端に接続される第１端と、ノードＮ＿Ｕ１に接続される第２端と、ノードＲＤＥＣ１に接続されるゲートと、を有する。トランジスタＴＲ１０８は、ノードＮ＿Ｕ１に接続される第１端と、接地される第２端と、ノードＲＯＭＢＡＥＮに接続されるゲートと、を有する。
【0263】
トランジスタＴＲ１０９は、ノードＮ＿Ｕ１に接続される第１端と、接地される第２端と、ノードＧＯＯＤ＿Ｕに接続されるゲートと、を有する。トランジスタＴＲ１１０は、ノードＧＯＯＤ＿Ｕに接続される第１端と、ノードＮ＿Ｕ２に接続される第２端と、ノードＲＦＳＥＴに接続されるゲートと、を有する。トランジスタＴＲ１１１は、ノードＢＡＤ＿Ｕに接続される第１端と、ノードＮ＿Ｕ２に接続される第２端と、ノードＲＦＲＳＴに接続されるゲートと、を有する。
【0264】
トランジスタＴＲ１１２は、ノードＮ＿Ｕ２に接続される第１端と、ノードＰＢＵＳＢＳに接続される第２端と、ノードＮ＿Ｕ３に接続されるゲートと、を有する。トランジスタＴＲ１１３は、ノードＰＢＵＳＢＳに接続される第１端と、接地される第２端と、ノードＢＢ＿ＳＲ＿ＥＮＢに接続されるゲートと、を有する。
【0265】
インバータＩＮＶ１５は、ノードＧＯＯＤ＿Ｕに接続される入力端と、ノードＢＡＤ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ１５は、ノードＧＯＯＤ＿Ｕの論理レベルを反転してノードＢＡＤ＿Ｕに出力する。インバータＩＮＶ１６は、ノードＢＡＤ＿Ｕに接続される入力端と、ノードＧＯＯＤ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ１６は、ノードＢＡＤ＿Ｕの論理レベルを反転してノードＧＯＯＤ＿Ｕに出力する。
【0266】
トランジスタＴＲ１１４は、ノードＧＯＯＤａｒｉ＿Ｕｎに接続される第１端と、接地される第２端と、ノードＮ＿Ｕ３に接続されるゲートと、を有する。
【0267】
デコーダＰＢＤ＿Ｕは、トランジスタＴＲ１２０及びＴＲ１２１、インバータＩＮＶ１７、並びに論理回路ＡＮＤ２を含む。トランジスタＴＲ１２０及びＴＲ１２１は、例えば、Ｐ型トランジスタである。
【0268】
トランジスタＴＲ１２０は、電圧ＶＤＤが供給される第１端と、ノードＧＯＯＤａｒｉ＿Ｕｎに接続される第２端と、ノードＲＤＥＣ０に接続されるゲートと、を含む。トランジスタＴＲ１２１は、電圧ＶＤＤが供給される第１端と、ノードＧＯＯＤａｒｉ＿Ｕｎに接続される第２端と、ノードＧＯＯＤａｒｉ＿Ｕに接続されるゲートと、を有する。
【0269】
インバータＩＮＶ１７は、ノードＧＯＯＤａｒｉ＿Ｕｎに接続される入力端と、ノードＧＯＯＤａｒｉ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ１７は、ノードＧＯＯＤａｒｉ＿Ｕｎの論理レベルを反転してノードＧＯＯＤａｒｉ＿Ｕに出力する。
【0270】
論理回路ＡＮＤ２は、ノードＧＯＯＤａｒｉ＿Ｕに接続される第１入力端と、ノードＲＤＥＣに接続される第２入力端と、ノードＲＤＥＣ２＿Ｕに接続される出力端と、を有する。すなわち、論理回路ＡＮＤ２は、ノードＧＯＯＤａｒｉ＿Ｕの論理レベル及びノードＲＤＥＣの論理レベルの論理積演算を実行し、実行結果をノードＲＤＥＣ２＿Ｕに出力する。
【0271】
以上のような構成により、ｎ個の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０～ＰＢＢ＿Ｕ（ｎ－１）にはそれぞれ、部分ブロックＰＢＬＫ＿Ｕ０～ＰＢＬＫ＿Ｕ（ｎ－１）がそれぞれバッド状態であるか、グッド状態であるかが記憶される。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕがバッド状態である場合、ノードＲＤＥＣ２＿Ｕの論理レベルは、“Ｌ”レベルとなる。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕがグッド状態である場合、ノードＲＤＥＣ２＿Ｕの論理レベルは、“Ｈ”レベルとなる。
【0272】
４．２．２ 第２例
図２４は、第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第２例を示す回路図である。図２５は、第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第１例を示す回路図である。
図２４は、第４実施形態に係るバッドブロック情報記憶回路の第１部分の構成の第２例を示す回路図である。図２５は、第４実施形態に係るバッドブロック情報記憶回路の第２部分の構成の第１例を示す回路図である。
【0273】
まず、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌについて説明する。
【0274】
図２４に示されるように、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌは、連想メモリ（ＣＡＭ：content addressable memory）を含む構成であってもよい。具体的には、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌは、デコーダＰＢＤ＿Ｌ、及び複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ（ＰＢＢ＿Ｌ０、…、及びＰＢＢ＿Ｌ（ｋ－１））を含む。ｋは、ｎ以下の整数であり、メモリデバイス３においてバッド状態であることを管理できる部分ブロックＰＢＬＫの数の最大値である。ｋは、例えば、メモリデバイス３に含まれる部分ブロックＰＢＬＫの総数の３０％程度である。
【0275】
複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌの各々は、ノードＧＯＯＤａｒｉ＿Ｌｎに対して並列に接続される。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０～ＰＢＢ＿Ｌ（ｋ－１）はそれぞれ、バッド状態の部分ブロックＰＢＬＫ＿ＬのブロックアドレスＢＡｄを示す情報を記憶する。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌの各々は、同等の構成を有する。以下では、一例として、部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０の構成について説明する。
【0276】
部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０は、複数のトランジスタＴＲ１３０、ＴＲ１３１、ＴＲ１３２、ＴＲ１３３、ＴＲ１３４、及びＴＲ１３５、複数のインバータＩＮＶ１８及びＩＮＶ１９、並びにトランジスタＴＲ１３６を含む。複数のトランジスタＴＲ１３０～ＴＲ１３５は、例えば、ノードＡＲＯＷＡ、…、ＡＲＯＷＥ＊にそれぞれ対応するトランジスタＴＲ１３０ａ～ＴＲ１３５ａの組、…、ＴＲ１３０ｅ～ＴＲ１３５ｅの組を含む。複数のトランジスタＴＲ１３０～ＴＲ１３５は、例えば、Ｎ型トランジスタである。トランジスタＴＲ１３６は、例えば、Ｐ型トランジスタである。
【0277】
トランジスタＴＲ１３０ａ～ＴＲ１３５ａの組、…、及びＴＲ１３０ｅ～ＴＲ１３５ｅの組は、接続されるノードがそれぞれＡＲＯＷＡ～ＡＲＯＷＥ＊である点を除いて、同等の構成を有する。以下では、一例として、トランジスタＴＲ１３０ａ～ＴＲ１３５ａの組、及びトランジスタＴＲ１３０ｅ～ＴＲ１３５ｅの組について説明する。
【0278】
トランジスタＴＲ１３０ａは、ノードＡＲＯＷＡに接続される第１端と、ノードＮａ＿Ｌに接続される第２端と、ノードＮ＿ＸＬに接続されるゲートと、を有する。トランジスタ１３１ａは、ノードＡＲＯＷＡに接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１３２ａは、トランジスタＴＲ１３１ａの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｌ０に接続される第２端と、ノードＮａ＿Ｌに接続されるゲートと、を有する。
【0279】
トランジスタＴＲ１３３ａは、ノードＡＲＯＷＡｎに接続される第１端と、ノードＮａ＿Ｌｎに接続される第２端と、ノードＮ＿ＸＬに接続されるゲートと、を有する。トランジスタ１３４ａは、ノードＡＲＯＷＡｎに接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１３５ａは、トランジスタＴＲ１３４ａの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｌ０に接続される第２端と、ノードＮａ＿Ｌｎに接続されるゲートと、を有する。
【0280】
インバータＩＮＶ１８ａは、ノードＮａ＿Ｌに接続される入力端と、ノードＮａ＿Ｌｎに接続される出力端と、を有する。すなわち、インバータＩＮＶ１８ａは、ノードＮａ＿Ｌの論理レベルを反転してノードＮａ＿Ｌｎに出力する。インバータＩＮＶ１９ａは、ノードＮａ＿Ｌｎに接続される入力端と、ノードＮａ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ１９ａは、ノードＮａ＿Ｌｎの論理レベルを反転してノードＮａ＿Ｌに出力する。
【0281】
トランジスタＴＲ１３０ｅは、ノードＡＲＯＷＥ＊に接続される第１端と、ノードＮｅ＿Ｌに接続される第２端と、ノードＮ＿ＸＬに接続されるゲートと、を有する。トランジスタ１３１ｅは、ノードＡＲＯＷＥ＊に接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１３２ｅは、トランジスタＴＲ１３１ｅの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｌ０に接続される第２端と、ノードＮｅ＿Ｌに接続されるゲートと、を有する。
【0282】
トランジスタＴＲ１３３ｅは、ノードＡＲＯＷＥ＊ｎに接続される第１端と、ノードＮｅ＿Ｌｎに接続される第２端と、ノードＮ＿ＸＬに接続されるゲートと、を有する。トランジスタ１３４ｅは、ノードＡＲＯＷＥ＊ｎに接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１３５ｅは、トランジスタＴＲ１３４ｅの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｌ０に接続される第２端と、ノードＮｅ＿Ｌｎに接続されるゲートと、を有する。
【0283】
インバータＩＮＶ１８ｅは、ノードＮｅ＿Ｌに接続される入力端と、ノードＮｅ＿Ｌｎに接続される出力端と、を有する。すなわち、インバータＩＮＶ１８ｅは、ノードＮｅ＿Ｌの論理レベルを反転してノードＮｅ＿Ｌｎに出力する。インバータＩＮＶ１９ｅは、ノードＮｅ＿Ｌｎに接続される入力端と、ノードＮｅ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ１９ｅは、ノードＮｅ＿Ｌｎの論理レベルを反転してノードＮｅ＿Ｌに出力する。
【0284】
トランジスタＴＲ１３６は、電圧ＶＤＤが供給される第１端と、ノードＭＡＴＣＨ＿Ｌ０に接続される第２端と、ノードＲＤＥＣ０に接続されるゲートと、を有する。
【0285】
以上のような構成を有するｋ個の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０～ＰＢＢ＿Ｌ（ｋ－１）はそれぞれ、ノードＭＡＴＣＨ＿Ｌ０～ＭＡＴＣＨ＿Ｌ（ｋ－１）を介してデコーダＰＢＤ＿Ｌに接続される。
【0286】
デコーダＰＢＤ＿Ｌは、インバータＩＮＶ２０、並びに論理回路ＯＲ１及びＡＮＤ３を含む。
【0287】
論理回路ＯＲ１は、ノードＭＡＴＣＨ＿Ｌ０～ＭＡＴＣＨ＿Ｌ（ｋ－１）にそれぞれ接続される第１入力端～第ｋ入力端と、ノードＧＯＯＤａｒｉ＿Ｌｎに接続される出力端と、を有する。すなわち、論理回路ＯＲ１は、ノードＭＡＴＣＨ＿Ｌ０～ＭＡＴＣＨ＿Ｌ（ｋ－１）のうちのいずれか１個のノードの論理レベルが“Ｈ”レベルの場合、ノードＧＯＯＤａｒｉ＿Ｌｎの論理レベルを“Ｈ”レベルにする。論理回路ＯＲ１は、ノードＭＡＴＣＨ＿Ｌ０～ＭＡＴＣＨ＿Ｌ（ｋ－１）のいずれのノードの論理レベルも“Ｌ”レベルの場合、ノードＧＯＯＤａｒｉ＿Ｌｎの論理レベルを“Ｌ”レベルにする。すなわち、選択対象の部分ブロックＰＢＬＫ＿Ｌのアドレスと、部分バッドブロック情報記憶回路ＰＢＢ＿Ｌｘに記憶されるアドレスとが一致した場合、ノードＭＡＴＣＨ＿Ｌｘの論理レベルは“Ｈ”レベルとなる（０≦ｘ≦ｎ）。
【0288】
インバータＩＮＶ２０は、ノードＧＯＯＤａｒｉ＿Ｌｎに接続される入力端と、ノードＧＯＯＤａｒｉ＿Ｌに接続される出力端と、を有する。すなわち、インバータＩＮＶ２０は、ノードＧＯＯＤａｒｉ＿Ｌｎの論理レベルを反転してノードＧＯＯＤａｒｉ＿Ｌに出力する。
【0289】
論理回路ＡＮＤ３は、ノードＧＯＯＤａｒｉ＿Ｌに接続される第１入力端と、ノードＲＤＥＣに接続される第２入力端と、ノードＲＤＥＣ２＿Ｌに接続される出力端と、を有する。すなわち、論理回路ＡＮＤ３は、ノードＧＯＯＤａｒｉ＿Ｌの論理レベル及びノードＲＤＥＣの論理レベルの論理積演算を実行し、実行結果をノードＲＤＥＣ２＿Ｌに出力する。
【0290】
以上のような構成により、ｋ個の部分バッドブロック情報記憶回路ＰＢＢ＿Ｌ０～ＰＢＢ＿Ｌ（ｋ－１）にはそれぞれ、バッド状態の部分ブロックＰＢＬＫ＿Ｌに対応するブロックアドレスＢＡｄを示す情報が記憶される。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｌがバッド状態である場合、ノードＲＤＥＣ２＿Ｌの論理レベルは、“Ｌ”レベルとなる。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｌがグッド状態である場合、ノードＲＤＥＣ２＿Ｌの論理レベルは、“Ｈ”レベルとなる。
【0291】
次に、バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕについて説明する。
【0292】
図２５に示されるように、バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕは、第１部分ＢＢ＿Ｌと同様に、連想メモリを含む構成であってもよい。具体的には、バッドブロック情報記憶回路の第２部分ＢＢ＿Ｕは、デコーダＰＢＤ＿Ｕ、及び複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ（ＰＢＢ＿Ｕ０、…、及びＰＢＢ＿Ｕ（ｋ－１））を含む。
【0293】
複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕの各々は、ノードＧＯＯＤａｒｉ＿Ｕｎに対して並列に接続される。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０～ＰＢＢ＿Ｕ（ｋ－１）はそれぞれ、バッド状態の部分ブロックＰＢＬＫ＿ＵのブロックアドレスＢＡｄを示す情報を記憶する。複数の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕの各々は、同等の構成を有する。以下では、一例として、部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０の構成について説明する。
【0294】
部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０は、複数のトランジスタＴＲ１４０、ＴＲ１４１、ＴＲ１４２、ＴＲ１４３、ＴＲ１４４、及びＴＲ１４５、複数のインバータＩＮＶ２１及びＩＮＶ２２、並びにトランジスタＴＲ１４６を含む。複数のトランジスタＴＲ１４０～１４５は、例えば、ノードＡＲＯＷＡ、…、ＡＲＯＷＥ＊にそれぞれ対応するトランジスタＴＲ１４０ａ～ＴＲ１４５ａの組、…、ＴＲ１４０ｅ～ＴＲ１４５ｅの組を含む。複数のトランジスタＴＲ１４０～１４５は、例えば、Ｎ型トランジスタである。トランジスタＴＲ１４６は、例えば、Ｐ型トランジスタである。
【0295】
トランジスタＴＲ１４０ａ～ＴＲ１４５ａの組、…、及びＴＲ１４０ｅ～ＴＲ１４５ｅの組は、接続されるノードがそれぞれＡＲＯＷＡ～ＡＲＯＷＥ＊である点を除いて、同等の構成を有する。以下では、一例として、トランジスタＴＲ１４０ａ～ＴＲ１４５ａの組、及びトランジスタＴＲ１４０ｅ～ＴＲ１４５ｅの組について説明する。
【0296】
トランジスタＴＲ１４０ａは、ノードＡＲＯＷＡに接続される第１端と、ノードＮａ＿Ｕに接続される第２端と、ノードＮ＿ＸＵに接続されるゲートと、を有する。トランジスタ１４１ａは、ノードＡＲＯＷＡに接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１４２ａは、トランジスタＴＲ１４１ａの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｕ０に接続される第２端と、ノードＮａ＿Ｕに接続されるゲートと、を有する。
【0297】
トランジスタＴＲ１４３ａは、ノードＡＲＯＷＡｎに接続される第１端と、ノードＮａ＿Ｕｎに接続される第２端と、ノードＮ＿ＸＵに接続されるゲートと、を有する。トランジスタ１４４ａは、ノードＡＲＯＷＡｎに接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１４５ａは、トランジスタＴＲ１４４ａの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｕ０に接続される第２端と、ノードＮａ＿Ｕｎに接続されるゲートと、を有する。
【0298】
インバータＩＮＶ２１ａは、ノードＮａ＿Ｕに接続される入力端と、ノードＮａ＿Ｕｎに接続される出力端と、を有する。すなわち、インバータＩＮＶ２１ａは、ノードＮａ＿Ｕの論理レベルを反転してノードＮａ＿Ｕｎに出力する。インバータＩＮＶ２１ａは、ノードＮａ＿Ｕｎに接続される入力端と、ノードＮａ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ２１ａは、ノードＮａ＿Ｕｎの論理レベルを反転してノードＮａ＿Ｕに出力する。
【0299】
トランジスタＴＲ１４０ｅは、ノードＡＲＯＷＥ＊に接続される第１端と、ノードＮｅ＿Ｕに接続される第２端と、ノードＮ＿ＸＵに接続されるゲートと、を有する。トランジスタ１４１ｅは、ノードＡＲＯＷＥ＊に接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１４２ｅは、トランジスタＴＲ１４１ｅの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｕ０に接続される第２端と、ノードＮｅ＿Ｕに接続されるゲートと、を有する。
【0300】
トランジスタＴＲ１４３ｅは、ノードＡＲＯＷＥ＊ｎに接続される第１端と、ノードＮｅ＿Ｕｎに接続される第２端と、ノードＮ＿ＸＵに接続されるゲートと、を有する。トランジスタ１４４ｅは、ノードＡＲＯＷＥ＊ｎに接続される第１端と、ノードＳ＿ＥＮＢ０に接続されるゲートと、を有する。トランジスタＴＲ１４５ｅは、トランジスタＴＲ１４４ｅの第２端に接続される第１端と、ノードＭＡＴＣＨ＿Ｕ０に接続される第２端と、ノードＮｅ＿Ｕｎに接続されるゲートと、を有する。
【0301】
インバータＩＮＶ２１ｅは、ノードＮｅ＿Ｕに接続される入力端と、ノードＮｅ＿Ｕｎに接続される出力端と、を有する。すなわち、インバータＩＮＶ２１ｅは、ノードＮｅ＿Ｕの論理レベルを反転してノードＮｅ＿Ｕｎに出力する。インバータＩＮＶ２２ｅは、ノードＮｅ＿Ｕｎに接続される入力端と、ノードＮｅ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ２２ｅは、ノードＮｅ＿Ｕｎの論理レベルを反転してノードＮｅ＿Ｕに出力する。
【0302】
トランジスタＴＲ１４６は、電圧ＶＤＤが供給される第１端と、ノードＭＡＴＣＨ＿Ｕ０に接続される第２端と、ノードＲＤＥＣ０に接続されるゲートと、を有する。
【0303】
以上のような構成を有するｋ個の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０～ＰＢＢ＿Ｕ（ｋ－１）はそれぞれ、ノードＭＡＴＣＨ＿Ｕ０～ＭＡＴＣＨ＿Ｕ（ｋ－１）を介してデコーダＰＢＤ＿Ｕに接続される。
【0304】
デコーダＰＢＤ＿Ｕは、インバータＩＮＶ２３、並びに論理回路ＯＲ２及びＡＮＤ４を含む。
【0305】
論理回路ＯＲ２は、ノードＭＡＴＣＨ＿Ｕ０～ＭＡＴＣＨ＿Ｕ（ｋ－１）にそれぞれ接続される第１入力端～第ｋ入力端と、ノードＧＯＯＤａｒｉ＿Ｕｎに接続される出力端と、を有する。すなわち、論理回路ＯＲ２は、ノードＭＡＴＣＨ＿Ｕ０～ＭＡＴＣＨ＿Ｕ（ｋ－１）のうちのいずれか１個のノードの論理レベルが“Ｈ”レベルの場合、ノードＧＯＯＤａｒｉ＿Ｕｎの論理レベルを“Ｈ”レベルにする。論理回路ＯＲ２は、ノードＭＡＴＣＨ＿Ｕ０～ＭＡＴＣＨ＿Ｕ（ｋ－１）のいずれのノードの論理レベルも“Ｌ”レベルの場合、ノードＧＯＯＤａｒｉ＿Ｕｎの論理レベルを“Ｌ”レベルにする。すなわち、選択対象の部分ブロックＰＢＬＫ＿Ｕのアドレスと、部分バッドブロック情報記憶回路ＰＢＢ＿Ｕｘに記憶されるアドレスとが一致した場合、ノードＭＡＴＣＨ＿Ｕｘの論理レベルは“Ｈ”レベルとなる（０≦ｘ≦ｎ）。
【0306】
インバータＩＮＶ２３は、ノードＧＯＯＤａｒｉ＿Ｕｎに接続される入力端と、ノードＧＯＯＤａｒｉ＿Ｕに接続される出力端と、を有する。すなわち、インバータＩＮＶ２３は、ノードＧＯＯＤａｒｉ＿Ｕｎの論理レベルを反転してノードＧＯＯＤａｒｉ＿Ｕに出力する。
【0307】
論理回路ＡＮＤ４は、ノードＧＯＯＤａｒｉ＿Ｕに接続される第１入力端と、ノードＲＤＥＣに接続される第２入力端と、ノードＲＤＥＣ２＿Ｕに接続される出力端と、を有する。すなわち、論理回路ＡＮＤ４は、ノードＧＯＯＤａｒｉ＿Ｕの論理レベル及びノードＲＤＥＣの論理レベルの論理積演算を実行し、実行結果をノードＲＤＥＣ２＿Ｕに出力する。
【0308】
以上のような構成により、ｋ個の部分バッドブロック情報記憶回路ＰＢＢ＿Ｕ０～ＰＢＢ＿Ｕ（ｋ－１）にはそれぞれ、バッド状態の部分ブロックＰＢＬＫ＿Ｕに対応するブロックアドレスＢＡｄを示す情報が記憶される。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕがバッド状態である場合、ノードＲＤＥＣ２＿Ｕの論理レベルは、“Ｌ”レベルとなる。選択対象のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕがグッド状態である場合、ノードＲＤＥＣ２＿Ｕの論理レベルは、“Ｈ”レベルとなる。
【0309】
４．２ 第４実施形態に係る効果
第４実施形態によれば、ブロックデコーダＢＤ＿Ｕ及びＢＤ＿Ｌはそれぞれ、部分バッドブロックラッチＰＢＢＬ＿Ｕ及びＰＢＢＬ＿Ｌを含まない。メモリデバイス３は、部分バッドブロックラッチＰＢＢＬ＿Ｕ及びＰＢＢＬ＿Ｌに代えて、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌ及び第２部分ＢＢ＿Ｕを備える。バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌ及び第２部分ＢＢ＿Ｕは、転送領域ＸＲではなく、周辺回路領域ＰＥＲＩに設けられる。この場合においても、ロウデコーダモジュール１５は、同一のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕと部分ブロックＰＢＬＫ＿Ｌとを独立に制御することができる。したがって、メモリセルアレイ１０の回路面積の増加を抑制し、使用効率を向上させることができる。
第４実施形態によれば、ブロックデコーダＢＤ＿Ｕ及びＢＤ＿Ｌはそれぞれ、部分バッドブロックラッチＰＢＢＬ＿Ｕ及びＰＢＢＬ＿Ｌを含まない。メモリデバイス３は、部分バッドブロックラッチＰＢＢＬ＿Ｕ及びＰＢＢＬ＿Ｌに代えて、バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌ及び第２部分ＢＢ＿Ｕを備える。バッドブロック情報記憶回路の第１部分ＢＢ＿Ｌ及び第２部分ＢＢ＿Ｕは、転送領域ＸＲではなく、周辺回路領域ＰＥＲＩに設けられる。この場合においても、ロウデコーダモジュール１５は、同一のブロックＢＬＫ内の部分ブロックＰＢＬＫ＿Ｕと部分ブロックＰＢＬＫ＿Ｌとを独立に制御することができる。したがって、メモリセルアレイ１０の回路面積の増加を抑制し、使用効率を向上させることができる。
【0310】
５． 変形例等
なお、第１実施形態乃至第４実施形態は、上述の例に限らず、種々の変形を適用可能である。
なお、第１実施形態乃至第４実施形態は、上述の例に限らず、種々の変形を適用可能である。
【0311】
上述した第１実施形態乃至第４実施形態では、グッド状態の部分ブロックＰＢＬＫ及びバッド状態の部分ブロックＰＢＬＫを含むブロックＢＬＫがある場合、書込み動作や読出し動作等、ワード線ＷＬに所定の電圧を印加する動作において、当該ブロックＢＬＫのグッド状態の部分ブロックＰＢＬＫが選択される場合について説明したが、これに限られない。例えば、グッド状態の部分ブロックＰＢＬＫ及びバッド状態の部分ブロックＰＢＬＫを含むブロックＢＬＫが２個以上ある場合、メモリデバイス３は、異なる２個のブロックＢＬＫの各々のグッド状態の部分ブロックＰＢＬＫ同士を、１個のブロックＢＬＫとして選択してもよい。これにより、メモリコントローラ２による部分ブロックＰＢＬＫの管理負荷を低減することができる。
【0312】
また、上述した第２実施形態では、部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌを独立に制御できるワード線ＷＬの本数及び種類は、全てのブロックＢＬＫで共通している場合について説明したが、これに限られない。例えば、部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌを独立に制御できるワード線ＷＬの本数及び種類は、ブロックＢＬＫ毎に異なっていてもよい。より具体的には、例えば、メモリセルアレイ１０のうち端部に位置するブロックＢＬＫでは、部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌを独立に制御できるワード線ＷＬの本数が多く設定されてもよい。これにより、製造上の特性ばらつき等に起因して故障が発生しやすいブロックＢＬＫに対しては、より多くのワード線ＷＬを独立に制御することができる。また、比較的故障が発生しにくいブロックＢＬＫに対しては、独立に制御するワード線ＷＬの本数を少なくすることにより、回路の複雑化を抑制することができる。
【0313】
また、上述した第３実施形態では、ロウデコーダセットＥＯＣ＿ＲＤが２個のブロックＢＬＫ＿ｅ及びＢＬＫ＿ｏを制御するように構成される場合について説明したが、これに限られない。ロウデコーダセットＥＯＣ＿ＲＤは、３個以上のブロックＢＬＫを制御するように構成されてもよい。この場合、ブロックデコーダセットＥＯＣ＿ＢＤ＿Ｕ及びＥＯＣ＿ＢＤ＿Ｌの各々は、制御対象となるブロックＢＬＫの数に応じた部分バッドブロックラッチＰＢＢＬを含む。すなわち、ロウデコーダセットＥＯＣ＿ＲＤは、ブロックＢＬＫ毎に２個の部分バッドブロックラッチＰＢＢＬ＿Ｕ及びＰＢＢＬ＿Ｌを含む。これにより、各ブロックＢＬＫについて、部分ブロックＰＢＬＫ＿Ｕ及びＰＢＬＫ＿Ｌを独立に制御することができる。
【0314】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0315】
１…メモリシステム
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００，１０１，１０２，１０３，１０４，１０５，１０６，２００，２０１，２０２，２０３，２０４，２０５，２０７，２０８，３００，３０１…絶縁体層
１１１，１１２，１１３，１１４，１１５，１１８，１２０，１２２，２１１，２１２，２１３，２１４，２１５，２１８，２２１，２２３，３１２，３１４…導電体層
１１６，１１７，１１９，１２１，１２３，２１６，２１７，２１９，２２０，２２２，２２４，３１１，３１３，３１５…導電体
２０６…絶縁体
１２４，２１０，２２５，３１０…電極
１３０…コア膜
１３１…半導体膜
１３２…積層膜
１３３…トンネル絶縁膜
１３４…電荷蓄積膜
１３５…ブロック絶縁膜
３０２…半導体基板
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００，１０１，１０２，１０３，１０４，１０５，１０６，２００，２０１，２０２，２０３，２０４，２０５，２０７，２０８，３００，３０１…絶縁体層
１１１，１１２，１１３，１１４，１１５，１１８，１２０，１２２，２１１，２１２，２１３，２１４，２１５，２１８，２２１，２２３，３１２，３１４…導電体層
１１６，１１７，１１９，１２１，１２３，２１６，２１７，２１９，２２０，２２２，２２４，３１１，３１３，３１５…導電体
２０６…絶縁体
１２４，２１０，２２５，３１０…電極
１３０…コア膜
１３１…半導体膜
１３２…積層膜
１３３…トンネル絶縁膜
１３４…電荷蓄積膜
１３５…ブロック絶縁膜
３０２…半導体基板
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
