知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179471
(43)【公開日】2024-12-26
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241219BHJP
H01L 29/06 20060101ALI20241219BHJP
【ＦＩ】
H01L29/78 301W
H01L29/78 301D
H01L29/06 301F
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023098343
(22)【出願日】2023-06-15
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100176658
【弁理士】
【氏名又は名称】和田 謙一郎
(74)【代理人】
【識別番号】100186761
【弁理士】
【氏名又は名称】上村 勇太
(72)【発明者】
【氏名】岩本 邦彦
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA14
5F140AA24
5F140AC21
5F140BA01
5F140BC12
5F140BF04
5F140BH30
5F140BH43
5F140BH47
5F140CB01
5F140CC11
5F140CC12
5F140CD09
5F140CE07
(57)【要約】
【課題】ウェハーサイズの大型化などが実施されても高い信頼性を示し得る構造を有する半導体装置およびその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板と、半導体基板上に位置すると共に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層と、半導体層に接すると共にチャネル領域上に位置する絶縁膜と、絶縁膜を覆う層間絶縁膜と、層間絶縁膜上に位置すると共にドレイン領域に重なり、ドレイン領域に電気的に接続されるフィールドプレートと、を備える。
【選択図】図３
【解決手段】
半導体装置は、半導体基板と、半導体基板上に位置すると共に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層と、半導体層に接すると共にチャネル領域上に位置する絶縁膜と、絶縁膜を覆う層間絶縁膜と、層間絶縁膜上に位置すると共にドレイン領域に重なり、ドレイン領域に電気的に接続されるフィールドプレートと、を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に位置すると共に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜と、
前記絶縁膜を覆う層間絶縁膜と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なり、前記ドレイン領域に電気的に接続されるフィールドプレートと、
を備える半導体装置。
前記半導体基板上に位置すると共に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜と、
前記絶縁膜を覆う層間絶縁膜と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なり、前記ドレイン領域に電気的に接続されるフィールドプレートと、
を備える半導体装置。
【請求項2】
前記絶縁膜上に位置するゲート電極をさらに備え、
前記ゲート電極は、前記層間絶縁膜に覆われる、請求項１に記載の半導体装置。
前記ゲート電極は、前記層間絶縁膜に覆われる、請求項１に記載の半導体装置。
【請求項3】
前記ゲート電極と、前記フィールドプレートとのそれぞれは、ポリシリコンを含む、請求項２に記載の半導体装置。
【請求項4】
前記半導体層は、前記フィールドプレートに電気的に接続されるバックゲート領域をさらに有する、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、前記バックゲート領域に電気的に接続される最外周部、および、前記最内周部と最外周部とを接続する接続部分とを有する、請求項４に記載の半導体装置。
【請求項6】
前記半導体層に接するＬＯＣＯＳ膜をさらに備え、
前記フィールドプレートは、前記ＬＯＣＯＳ膜および前記層間絶縁膜に重なる、請求項１～３のいずれか一項に記載の半導体装置。
前記フィールドプレートは、前記ＬＯＣＯＳ膜および前記層間絶縁膜に重なる、請求項１～３のいずれか一項に記載の半導体装置。
【請求項7】
前記半導体層は、前記ソース領域と、前記ソース領域に電気的に接続されるゲート領域が設けられるソース／ゲート領域であって、前記ドレイン領域から離間すると共に前記ドレイン領域の周囲に位置する前記ソース／ゲート領域をさらに有する、請求項１に記載の半導体装置。
【請求項8】
前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、グランドに電気的に接続される最外周部、および、前記最内周部と最外周部とを接続する接続部分とを有する、請求項７に記載の半導体装置。
【請求項9】
前記絶縁膜は、ＬＯＣＯＳ膜である、請求項１，７，８のいずれか一項に記載の半導体装置。
【請求項10】
前記フィールドプレートは、ポリシリコンを含む、請求項１，２，７，８のいずれか一項に記載の半導体装置。
【請求項11】
前記フィールドプレートは、クロム珪化物を含む、請求項１，２，７，８のいずれか一項に記載の半導体装置。
【請求項12】
前記フィールドプレートの厚さは、１ｎｍ以上３０ｎｍ以下である、請求項１１に記載の半導体装置。
【請求項13】
前記層間絶縁膜上に位置すると共に前記フィールドプレートに電気的に接続される第１導電層と、
前記第１導電層および前記フィールドプレートを覆う第２層間絶縁膜と、
前記第２層間絶縁膜に設けられる開口に充填されると共に前記フィールドプレートに電気的に接続される第２導電層と、をさらに備え、
前記第１導電層は、前記フィールドプレートから露出する露出部を有し、
前記第２導電層は、前記露出部と接触する、請求項１１に記載の半導体装置。
前記第１導電層および前記フィールドプレートを覆う第２層間絶縁膜と、
前記第２層間絶縁膜に設けられる開口に充填されると共に前記フィールドプレートに電気的に接続される第２導電層と、をさらに備え、
前記第１導電層は、前記フィールドプレートから露出する露出部を有し、
前記第２導電層は、前記露出部と接触する、請求項１１に記載の半導体装置。
【請求項14】
半導体基板上に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層を形成する工程と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なるフィールドプレートを形成する工程と、
前記フィールドプレートを覆う第２層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜および前記第２層間絶縁膜に形成する工程と、
前記フィールドプレートを露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第１開口に充填される第１コンタクト、および前記第２開口に充填される第２コンタクトを形成する工程と、
を備える半導体装置の製造方法。
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なるフィールドプレートを形成する工程と、
前記フィールドプレートを覆う第２層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜および前記第２層間絶縁膜に形成する工程と、
前記フィールドプレートを露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第１開口に充填される第１コンタクト、および前記第２開口に充填される第２コンタクトを形成する工程と、
を備える半導体装置の製造方法。
【請求項15】
前記フィールドプレートは、ポリシリコンを含む、請求項１４に記載の半導体装置の製造方法。
【請求項16】
半導体基板上に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層を形成する工程と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜に形成する工程と、
前記第１開口に充填されるコンタクトと、前記層間絶縁膜上に位置する導電層を形成する工程と、
前記層間絶縁膜、前記コンタクトおよび前記導電層を覆うと共にクロム珪化物を含む抵抗層を形成する工程と、
前記抵抗層をパターニングすることによって、前記導電層を覆う被覆部分を有するフィールドプレートを形成する工程と、
を備える半導体装置の製造方法。
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜に形成する工程と、
前記第１開口に充填されるコンタクトと、前記層間絶縁膜上に位置する導電層を形成する工程と、
前記層間絶縁膜、前記コンタクトおよび前記導電層を覆うと共にクロム珪化物を含む抵抗層を形成する工程と、
前記抵抗層をパターニングすることによって、前記導電層を覆う被覆部分を有するフィールドプレートを形成する工程と、
を備える半導体装置の製造方法。
【請求項17】
前記フィールドプレートの厚さは、１ｎｍ以上３０ｎｍ以下である、請求項１６に記載の半導体装置の製造方法。
【請求項18】
前記フィールドプレートを覆う第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜および前記フィールドプレートの前記被覆部分の一部をエッチングすることによって、前記導電層を露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第２開口に充填される第２コンタクトを形成する工程と、をさらに備える、請求項１６または１７に記載の半導体装置の製造方法。
前記第２層間絶縁膜および前記フィールドプレートの前記被覆部分の一部をエッチングすることによって、前記導電層を露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第２開口に充填される第２コンタクトを形成する工程と、をさらに備える、請求項１６または１７に記載の半導体装置の製造方法。
【請求項19】
前記層間絶縁膜の形成前、前記絶縁膜上にゲート電極を形成する工程をさらに備える、請求項１４～１７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
特許文献１は、半導体層、第１電極、第２電極、横型素子、ＬＯＣＯＳ酸化膜抵抗性フィールドプレートを含む半導体装置を開示している。第１電極は、半導体層の表面の上に形成されている。第２電極は、第１電極から間隔を空けて半導体層の表面の上に形成されている。横型素子は、半導体層の表面の表層部において第１電極および第２電極の間の領域に形成され、第１電極および第２電極に電気的に接続されている。ＬＯＣＯＳ酸化膜は、半導体層の表面において横型素子を構成する各部を分離している。抵抗性フィールドプレートは、ＬＯＣＯＳ酸化膜の上に形成されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１３／００７５８７７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体装置の製造にあたっては、効率化、高性能化などの観点から、ウェハーサイズの大型化、素子および配線の微細化などが検討される。上記特許文献１に示される構造のままウェハーサイズの大型化、素子および配線の微細化などを実施すると、構造上の問題から半導体装置の信頼性が低下してしまう懸念がある。
【0005】
本開示の一側面に係る目的は、ウェハーサイズの大型化などが実施されても高い信頼性を示し得る構造を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本開示の一側面に係る半導体装置は、半導体基板と、半導体基板上に位置すると共に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層と、半導体層に接すると共にチャネル領域上に位置する絶縁膜と、絶縁膜を覆う層間絶縁膜と、層間絶縁膜上に位置すると共にドリフト領域に重なり、ドレイン領域に電気的に接続されるフィールドプレートと、を備える。
【0007】
本開示の別の一側面に係る半導体装置の製造方法は、半導体基板上に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層を形成する工程と、半導体層に接すると共にチャネル領域上に位置する絶縁膜を形成する工程と、絶縁膜を覆う層間絶縁膜を形成する工程と、層間絶縁膜上に位置すると共にドリフト領域に重なるフィールドプレートを形成する工程と、フィールドプレートを覆う第２層間絶縁膜を形成する工程と、第１開口を層間絶縁膜および第２層間絶縁膜に形成する工程と、フィールドプレートを露出する第２開口を第２層間絶縁膜に形成する工程と、第１開口に充填される第１コンタクト、および第２開口に充填される第２コンタクトを形成する工程と、を備える。
【0008】
本開示のさらに別の一側面に係る半導体装置の製造方法は、半導体基板上に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層を形成する工程と、半導体層に接すると共にチャネル領域上に位置する絶縁膜を形成する工程と、絶縁膜を覆う層間絶縁膜を形成する工程と、第１開口を層間絶縁膜に形成する工程と、第１開口に充填されるコンタクトと、層間絶縁膜上に位置する導電層を形成する工程と、層間絶縁膜、コンタクトおよび導電層を覆うと共にクロム珪化物を含む抵抗層を形成する工程と、抵抗層をパターニングすることによって、導電層を覆う被覆部分を有するフィールドプレートを形成する工程と、を備える。
【0009】
上記半導体装置およびその製造方法は、ウェハーサイズの大型化などが実施されても高い信頼性を示し得る。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
以下では、本開示の実施形態を、添付図面を参照して詳細に説明する。以下の説明において、同一要素または同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本明細書における「同一」およびそれに類似する単語は、「完全同一」のみに限定されない。また、図面は、実施形態を概念的に説明するためのものであるから、表される各構成要素の寸法やそれらの比は実際のものとは異なる場合もある。
【0012】
（第１実施形態）
図１は、第１実施形態に係る半導体装置のチップを示す平面図である。図２は、図１に示される領域ＩＩの拡大図である。図３は、図２に示す領域ＩＩＩの概略断面図である。図１に示されるように、半導体装置１Ａは、直方体形状を有するシリコン製のチップ２（半導体チップ）を含む。チップ２は、例えば直径３００ｍｍ（約１２インチ）のシリコンウェハーに形成された複数の装置の１つである。
図１は、第１実施形態に係る半導体装置のチップを示す平面図である。図２は、図１に示される領域ＩＩの拡大図である。図３は、図２に示す領域ＩＩＩの概略断面図である。図１に示されるように、半導体装置１Ａは、直方体形状を有するシリコン製のチップ２（半導体チップ）を含む。チップ２は、例えば直径３００ｍｍ（約１２インチ）のシリコンウェハーに形成された複数の装置の１つである。
【0013】
チップ２は、一対の主面である第１主面３および第２主面４と、第１主面３および第２主面４を接続する第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄを有している。以下では、平面視における第１側面５Ａおよび第２側面５Ｂの延在方向を第１方向Ｘとし、平面視における第３側面５Ｃおよび第４側面５Ｄの延在方向を第２方向Ｙとし、第１主面３および第２主面４の法線方向を第３方向Ｚとする。第２方向Ｙは、平面視にて第１方向Ｘに交差する方向であり、第３方向Ｚは、チップ２の厚さ方向に相当する。
【0014】
第１主面３および第２主面４は、第３方向Ｚから見て四角形状に形成されているが、これに限られない。第１実施形態では、第１主面３は上面であり、第２主面４は底面である。このため、第３方向Ｚにおいて第１主面３の近くに位置する構成は半導体装置１Ａの天面側（上方）に位置する構成に相当し、第３方向Ｚにおいて第２主面４の近くにある構成は半導体装置１Ａの底面側（下方）に位置する構成に相当する。
【0015】
半導体装置１Ａは、チップ２内において上方の領域に位置する第１半導体領域６を含む。第１半導体領域６は、第１導電型を有する領域であり、第１主面３に沿って延びる層形状を呈する。このため、第１半導体領域６は、半導体層とも呼称されることがある。第１半導体領域６は、エピタキシャル半導体層の少なくとも一部である。第１半導体領域６は、第１主面３と、第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃおよび第４側面５Ｄとから露出している。第１半導体領域６の厚さは、例えば５μｍ以上２０μｍ以下である。第１実施形態では、第１導電型はｎ型である。
【0016】
半導体装置１Ａは、チップ２内における下方の領域に位置する第２半導体領域７を含む。第２半導体領域７は、第２導電型を有すると共に所定の電位に固定される領域であり、第２主面４に沿って延びる層形状を呈する。第２半導体領域７は、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第１実施形態では、第２半導体領域７は、バックゲート電位に固定される。バックゲート電位は、回路動作の基準となる基準電位でもよいし、グランド電位でもよい。第１実施形態では、第２導電型はｐ型である。
【0017】
第２半導体領域７は、第１半導体領域６に接続されている。第２半導体領域７の厚さは、５０μｍ以上４００μｍ以下であってもよい。第２半導体領域７は、ｐ型の半導体基板の少なくとも一部である。つまり、チップ２は、エピタキシャル半導体層に含まれる第１半導体領域６、および、半導体基板に含まれる第２半導体領域７を有する。換言すると、チップ２は、半導体基板と、当該半導体基板上に位置するエピタキシャル半導体層を含む積層構造を有する。
【0018】
半導体装置１Ａは、第１主面３に区画される複数のデバイス領域８を含む。半導体装置１Ａにおいて、複数のデバイス領域８の個数および配置は、適宜定められる。複数のデバイス領域８のそれぞれは、チップ２の内外の領域を利用して形成される機能デバイスを含む。機能デバイスは、例えば、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされる回路網を含んでもよい。
【0019】
半導体スイッチングデバイスは、例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（BipolarJunction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴのうちの少なくとも１つを含む。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでもよい。
【0020】
複数のデバイス領域８は、少なくとも１つのトランジスタ領域９を含む。トランジスタ領域９は、ＦＥＴ構造１０（トランジスタ構造）を含む。第１実施形態では、ＦＥＴ構造１０は、いわゆるＬＤＭＩＳＦＥＴ（Lateral Double diffused MISFET）構造を有している。ＦＥＴ構造１０は、例えば、オフ状態において８００Ｖ以上のドレイン電圧が印加可能な高耐圧デバイスである。以下では、トランジスタ領域９の構造を説明する。
【0021】
図２および図３に示されるように、半導体装置１Ａは、領域分離構造（region separation structure）の一例であるｐ型の分離領域１１（separation region）を含む。分離領域１１は、第１主面３においてトランジスタ領域９を区画する領域である。分離領域１１は、平面視にて第１主面３の一部を取り囲む環形状を呈し、トランジスタ領域９を区画している。分離領域１１は、トランジスタ領域９を他の領域（デバイス領域８）から電気的に分離している。
【0022】
第１実施形態では、分離領域１１は、平面視にて略長方形環状を呈する。平面視にて、トランジスタ領域９は、分離領域１１の内部に位置している。図３に示されるように、分離領域１１は、第３方向Ｚにおいて、第１半導体領域６を介して第１主面３から第２半導体領域７まで延在している。換言すると、分離領域１１は、第１半導体領域６と第２半導体領域７との両方に設けられる。このため、分離領域１１は、第２半導体領域７に電気的に接続されている。分離領域１１は、第２半導体領域７の電位（例えば、バックゲート電位）に固定される。
【0023】
分離領域１１は、第１分離領域１２、第２分離領域１３および第３分離領域１４を含む。第１分離領域１２は、第１半導体領域６および第２半導体領域７の両方に設けられる。このため、第１分離領域１２の一部は、第１半導体領域６と第２半導体領域７との境界部に設けられる。第１分離領域１２は、第１主面３および第２主面４の両方に対して離間しており、第２半導体領域７に電気的に接続されている。第１分離領域１２のｐ型不純物濃度は、第２半導体領域７のｐ型不純物濃度よりも高い。第２分離領域１３は、第１半導体領域６内であって、第１主面３と第１分離領域１２との間の領域に設けられる領域であり、第１分離領域１２に電気的に接続されている。第２分離領域１３のｐ型不純物濃度は、例えば、第１分離領域１２のｐ型不純物濃度よりも低い。第３分離領域１４は、第１主面３の一部を構成する領域であり、平面視にて第２分離領域１３に囲われている。第３分離領域１４は、第２分離領域１３に接触している。このため、第３分離領域１４は、第２分離領域１３を介して第１分離領域１２に電気的に接続される。第３分離領域１４のｐ型不純物濃度は、例えば第２分離領域１３のｐ型不純物濃度よりも高い。
【0024】
トランジスタ領域９は、第１半導体領域６内に位置するｎ型の不純物領域１５と、ｎ型のウェル領域１６と、ｎ型のドレイン領域１７とを含む。
【0025】
第１実施形態では、不純物領域１５は、第１半導体領域６のうち分離領域１１によって区画された部分の一部である。不純物領域１５のｎ型不純物濃度は、例えば、第１半導体領域６のｎ型不純物濃度と等しい。
【0026】
ウェル領域１６とドレイン領域１７とのそれぞれは、第１半導体領域６の上方に設けられる。ウェル領域１６は、平面視にてドレイン領域１７を囲うと共に、ドレイン領域１７の少なくとも底部に接触している。このため、ウェル領域１６の電位とドレイン領域１７の電位とは、互いに等しい電位（ドレイン電位）に固定される。平面視にて、ドレイン領域１７は、ウェル領域１６の周縁から離間している。換言すると、平面視にて、ドレイン領域１７は、ウェル領域１６の周縁よりも内側に位置する。ドレイン領域１７は、第１主面３の一部を構成する。ウェル領域１６のｎ型不純物濃度は、不純物領域１５のｎ型不純物濃度よりも高い。また、ドレイン領域１７のｎ型不純物濃度は、ウェル領域１６のｎ型不純物濃度よりも高い。
【0027】
第１実施形態では、ウェル領域１６は、平面視にて不純物領域１５に沿って延びる長円形状を呈するが、これに限られない。ウェル領域１６は、平面視にて円形状、楕円形状または多角形状（たとえば四角形状）を呈してもよい。第１実施形態では、ドレイン領域１７は、平面視にてウェル領域１６と同様に、長円形状を呈するが、これに限られない。ドレイン領域１７は、平面視にて円形状、楕円形状または多角形状（たとえば四角形状）を呈してもよい。
【0028】
半導体装置１Ａは、チップ２の内部に位置するｎ型の埋設領域１８を含む。埋設領域１８は、第１半導体領域６および第２半導体領域７の両方に設けられる。このため、埋設領域１８の一部は、第１半導体領域６と第２半導体領域７との境界部に設けられる。埋設領域１８のｎ型不純物濃度は、不純物領域１５のｎ型不純物濃度よりも高い。埋設領域１８のｎ型不純物濃度は、ウェル領域１６のｎ型不純物濃度よりも高くてもよい。埋設領域１８は、ウェル領域１６から離間した位置に設けられる。このため、第３方向Ｚにおいて埋設領域１８とウェル領域１６との間には、不純物領域１５の一部が位置する。平面視にて、埋設領域１８は、例えばウェル領域１６の周縁よりも内側に設けられる。このとき平面視にて、埋設領域１８は、ウェル領域１６の周縁に対して重ならなくてもよい。平面視における埋設領域１８の面積は、ウェル領域１６の面積より小さくてもよい。
【0029】
半導体装置１Ａは、平面視にて分離領域１１とウェル領域１６との間に位置するｐ型のボディ領域１９を含む。ボディ領域１９は、分離領域１１と同様に、第３方向Ｚにおいて、第１半導体領域６を介して第１主面３から第２半導体領域７まで延在している。換言すると、ボディ領域１９は、第１半導体領域６と第２半導体領域７との両方に設けられる。このため、ボディ領域１９は、第２半導体領域７に電気的に接続されており、第２半導体領域７の電位（例えば、バックゲート電位）に固定される。第１実施形態では、ボディ領域１９は、第１ボディ領域２０および第２ボディ領域２１を含む。
【0030】
第１ボディ領域２０は、第１半導体領域６（不純物領域１５）および第２半導体領域７の両方に設けられる。このため、第１ボディ領域２０の一部は、第１半導体領域６と第２半導体領域７との境界部に設けられる。第１ボディ領域２０は、第１主面３および第２主面４の両方に対して離間しており、第２半導体領域７に電気的に接続されている。第１ボディ領域２０のｐ型不純物濃度は、第２半導体領域７のｐ型不純物濃度よりも高い。第２ボディ領域２１は、第１半導体領域６内であって、第１主面３と第１ボディ領域２０との間の領域に設けられる領域であり、第１ボディ領域２０に電気的に接続されている。第２ボディ領域２１のｐ型不純物濃度は、例えば、第１ボディ領域２０のｐ型不純物濃度よりも低い。
【0031】
第１実施形態では、ボディ領域１９は、平面視にて、分離領域１１の内側に位置すると共に、ウェル領域１６およびドレイン領域１７を取り囲む長円環形状を呈する。平面視にて、ボディ領域１９は、第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄに区画される。第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄのそれぞれは、第１ボディ領域２０および第２ボディ領域２１によって形成されている。
【0032】
第１領域１９Ａと第２領域１９Ｂとのそれぞれは、平面視にて第２方向Ｙに沿って延在する帯状部分であり、互いに平行に延在している。平面視にて、ドレイン領域１７が第１方向Ｘにおいて第１領域１９Ａと第２領域１９Ｂとの間に位置するように、第１領域１９Ａおよび第２領域１９Ｂが設けられる。第２方向Ｙにおいて、第１領域１９Ａの長さと、第２領域１９Ｂの長さとのそれぞれは、ドレイン領域１７の長さ以下でもよい。
【0033】
第３領域１９Ｃは、第２方向Ｙにおける第１領域１９Ａの一端部と、第２方向Ｙにおける第２領域１９Ｂの一端部とを接続する帯状部分である。第１実施形態では、第３領域１９Ｃは、平面視にて第１領域１９Ａの一端部および第２領域１９Ｂの一端部の間を円弧帯状に延びているが、これに限られない。第３領域１９Ｃは、第１方向Ｘに沿って延在してもよい。
【0034】
第４領域１９Ｄは、第２方向Ｙにおける第１領域１９Ａの他端部と、第２方向Ｙにおける第２領域１９Ｂの他端部とを接続する帯状部分である。第１実施形態では、第４領域１９Ｄは、平面視にて第１領域１９Ａの他端部および第２領域１９Ｂの他端部の間を円弧帯状に延びているが、これに限られない。第４領域１９Ｄは、第１方向Ｘに沿って延在してもよい。
【0035】
半導体装置１Ａは、ボディ領域１９に設けられるソース領域２２を含む。第１実施形態では、半導体装置１Ａは、複数のソース領域２２を含むが、これに限られない。複数のソース領域２２のそれぞれは、ｎ型領域であり、ソース電位に固定される。具体的には、複数のソース領域２２のそれぞれは、チップ２の外部からソース電位が印加される。このため、ソース電位は、バックゲート電位から独立して複数のソース領域２２のそれぞれに印加される。ソース電位は、基準電位、グランド電位、または、これら以外の電位であってもよい。ソース領域２２のｎ型不純物濃度は、ウェル領域１６のｎ型不純物濃度よりも高い。ソース領域２２のｎ型不純物濃度は、ドレイン領域１７のｎ型不純物濃度と等しくてもよい。
【0036】
複数のソース領域２２のそれぞれは、平面視にて、帯形状を呈すると共に、ボディ領域１９内であって、ボディ領域１９の周縁よりも内側に位置する。また、複数のソース領域２２のそれぞれは、第１主面３の一部、すなわち、ボディ領域１９の表層部の一部を構成する。複数のソース領域２２の一部は、第１領域１９Ａ内に位置している。第２方向Ｙにおける当該一部の各端部は、第２方向Ｙにおける第１領域１９Ａの各端部よりも内側に位置するが、これに限られない。複数のソース領域２２の他部は第２領域１９Ｂ内に位置している。第２方向Ｙにおける当該他部の各端部は、第２方向Ｙにおける第２領域１９Ｂの各端部よりも内側に位置するが、これに限られない。第１実施形態では、複数のソース領域２２のいずれも第３領域１９Ｃおよび第４領域１９Ｄには位置していないが、これに限られない。第２方向Ｙにおいて、各ソース領域２２の長さは、例えばドレイン領域１７の長さ以下である。
【0037】
ボディ領域１９に１つのソース領域２２が位置する場合、当該ソース領域２２は、ボディ領域１９の第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄのうちの少なくとも１つの領域に位置する。上記１つのソース領域２２が、第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄの全てに位置する場合、当該ソース領域２２は、例えば、不純物領域１５を取り囲む長円環形状を呈してもよい。
【0038】
半導体装置１Ａは、ドレイン領域１７とソース領域２２との間であって、不純物領域１５の表層部に位置するｎ型のドリフト領域２３を含む。ドリフト領域２３は、ドレイン領域１７とボディ領域１９との間の領域に位置し、ドレイン領域１７とソース領域２２とを結ぶ電流経路を形成する。ドリフト領域２３は、例えば、平面視にてドレイン領域１７を取り囲む長円環形状を呈する。第１実施形態では、ドリフト領域２３は、第１領域１９Ａおよび第２領域１９Ｂに並列するように第２方向Ｙに延在する第１部分（直線部分）と、第３領域１９Ｃおよび第４領域１９Ｄに並列するように円弧状に延在する第２部分（円弧部分）を有する。ドリフト領域２３は、第１領域１９Ａおよび第２領域１９Ｂに沿う部分において電流経路を形成する一方で、第３領域１９Ｃおよび第４領域１９Ｄに沿う部分において電流経路を形成しない。
【0039】
ドリフト領域２３の幅は、例えば５０μｍ以上２００μｍ以下である。ドリフト領域２３の幅は、ドレイン領域１７とボディ領域１９との間の距離に相当し、例えば長円環形状に沿って略一定である。ドリフト領域２３の円弧部分の幅は、直線部分から円弧中央部に向かうほど大きくてもよい。一方、ドリフト領域２３の直線部分の幅は、略一定でもよい。
【0040】
半導体装置１Ａは、ドレイン領域１７とソース領域２２との間であって、不純物領域１５の表層部に位置するｐ型のチャネル領域２４を含む。チャネル領域２４は、ドリフト領域２３とソース領域２２との間に位置する。このため、ドリフト領域２３は、チャネル領域２４よりもドレイン領域１７の近くに位置し、チャネル領域２４は、ドリフト領域２３よりもソース領域２２の近くに位置する。チャネル領域２４では、ドレイン領域１７およびソース領域２２の間の電流経路の導通および非導通が制御される。
【0041】
半導体装置１Ａは、第１主面３の表層部に位置するバックゲート領域２５を含む。第１実施形態では、半導体装置１Ａは、複数のバックゲート領域２５を含むが、これに限られない。複数のバックゲート領域２５のそれぞれは、ｐ型領域であり、バックゲート電位に固定される。つまり、バックゲート電位は、ソース電位から独立して複数のバックゲート領域２５に付与される。第１実施形態では、複数のバックゲート領域２５のそれぞれは、具体的には、ボディ領域１９の表層部においてソース領域２２とは異なる領域に位置する。バックゲート領域２５のｐ型不純物濃度は、ボディ領域１９のｐ型不純物濃度よりも高い。
【0042】
第１実施形態では、複数のバックゲート領域２５のそれぞれは、平面視にて、帯形状を呈すると共に、ボディ領域１９内であって、ボディ領域１９の周縁よりも内側に位置する。また、複数のバックゲート領域２５のそれぞれは、第１主面３の一部、すなわち、ボディ領域１９の表層部の一部を構成する。複数のバックゲート領域２５のそれぞれは、平面視にて、対応するソース領域２２とボディ領域１９の周縁との間に位置する。複数のバックゲート領域２５のそれぞれは、ボディ領域１９の周縁から離間しているが、これに限られない。複数のバックゲート領域２５の一部は、第１領域１９Ａ内に位置している。第２方向Ｙにおける当該一部の各端部は、第２方向Ｙにおける第１領域１９Ａの各端部よりも内側に位置するが、これに限られない。複数のバックゲート領域２５の他部は第２領域１９Ｂ内に位置している。第２方向Ｙにおける当該他部の各端部は、第２方向Ｙにおける第２領域１９Ｂの各端部よりも内側に位置するが、これに限られない。第１実施形態では、バックゲート領域２５のいずれも第３領域１９Ｃおよび第４領域１９Ｄには位置していないが、これに限られない。第２方向Ｙにおいて、各バックゲート領域２５の長さは、例えばドレイン領域１７の長さ以下である。
【0043】
複数のバックゲート領域２５のそれぞれは、平面視にて、対応するソース領域２２とボディ領域１９の周縁との間に位置する。また、複数のバックゲート領域２５のそれぞれは、平面視にて、対応するソース領域２２に隣接する。このため、ボディ領域１９の表層部には、ソース電位に固定されるソース領域２２と、バックゲート電位に固定されるバックゲート領域２５とが併存している。
【0044】
ボディ領域１９に１つのバックゲート領域２５が位置する場合、当該バックゲート領域２５は、ボディ領域１９の第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄのうちの少なくとも１つの領域に位置する。上記１つのバックゲート領域２５が、第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄの全てに位置する場合、当該バックゲート領域２５は、例えば、不純物領域１５を取り囲む長円環形状を呈してもよい。
【0045】
半導体装置１Ａは、トランジスタ領域９において第１主面３を選択的に被覆する絶縁膜３０を含む。絶縁膜３０は、酸化シリコンを含む。絶縁膜３０は、第１主面３の選択酸化によって形成されたＬＯＣＯＳ膜（Local oxidation of silicon film）、第１主面３に設けられる浅い溝を埋める埋め込み酸化膜（ＳＴＩ：Shallow Trench Isolation）などである。半導体装置１Ａの反り防止などの観点から、絶縁膜３０は、例えば、１００ｎｍ以上３００ｎｍ以下の厚さを有する。絶縁膜３０は、分離領域１１、ドレイン領域１７、ソース領域２２およびバックゲート領域２５を露出させるように第１主面３を選択的に被覆している。絶縁膜３０は、平面視にて、ドリフト領域２３を被覆する一方で、チャネル領域２４の少なくとも一部と、分離領域１１の少なくとも一部と、ソース領域２２の少なくとも一部と、バックゲート領域２５の少なくとも一部とのそれぞれを被覆しない。このため、チャネル領域２４の少なくとも一部と、分離領域１１の少なくとも一部と、ソース領域２２の少なくとも一部と、バックゲート領域２５の少なくとも一部とのそれぞれは、絶縁膜３０から露出している。また、絶縁膜３０は、トランジスタ領域９外の領域を被覆している。
【0046】
絶縁膜３０は、第１主面３においてドレイン領域１７とソース領域２２との間の領域を被覆する部分を有している。当該部分は、例えば、不純物領域１５におけるドリフト領域２３上に位置し、平面視にてドレイン領域１７を取り囲む長円環形状を呈する。加えて、絶縁膜３０は、第１主面３において分離領域１１とソース領域２２との間の領域を被覆する部分を有している。当該部分は、分離領域１１とボディ領域１９との間の領域に位置すると共にボディ領域１９を取り囲む環形状を呈する。
【0047】
半導体装置１Ａは、第１半導体領域６に接すると共にチャネル領域２４上に位置するゲート絶縁膜３６を含む。ゲート絶縁膜３６の一部は、絶縁膜３０に重なっている。ゲート絶縁膜３６の厚さは、絶縁膜３０の厚さ未満であり、例えば、１０ｎｍ以上２００ｎｍ以下である。ゲート絶縁膜３６は、単層構造もしくは積層構造を有し、例えば酸化シリコン膜を含む。第１実施形態では、ゲート絶縁膜３６は、平面視にて絶縁膜３０を取り囲む長円環形状を呈する。ゲート絶縁膜３６は、ドリフト領域２３の一部と、ボディ領域１９の一部とを被覆する。第１実施形態では、ゲート絶縁膜３６は、第２ボディ領域２１の一部と、ソース領域２２の一部とを被覆する。
【0048】
半導体装置１Ａは、ゲート絶縁膜３６上に位置するゲート電極３７を含む。ゲート電極３７は、例えば、金属膜、合金膜、導電性ポリシリコンなどを含む。ゲート電極３７が導電性ポリシリコンを含む場合、当該導電性ポリシリコンは、ｎ型領域およびｐ型領域の少なくとも一方を含む。ゲート電極３７は、第３方向Ｚにおいてチャネル領域２４だけでなく、ドリフト領域２３にも重なっている。ゲート電極３７は、平面視にてチャネル領域２４に沿って延びる長円環形状を呈するが、これに限られない。ゲート電極３７は、ゲート絶縁膜３６上から絶縁膜３０上に引き出された引き出し部３８を有している。引き出し部３８は、平面視にて、後述するフィールド電極３１を取り囲む長円環形状を呈する。また、ゲート電極３７の全体は、平面視にて、後述するフィールド電極３１よりも外側に位置する。
【0049】
ゲート電極３７は、内縁部３７ａおよび外縁部３７ｂを含む。内縁部３７ａは、引き出し部３８によって形成されている。外縁部３７ｂは、平面視にてボディ領域１９に重なる領域に位置する。第１実施形態では、ゲート電極３７の幅は、周方向に沿って不均一であるが、これに限られない。ゲート電極３７は、具体的には、外縁部３７ｂ（引き出し部３８）においてドレイン領域１７に向かって張り出したゲート張り出し部３７ｃを有している。ゲート張り出し部３７ｃは、後述するフィールド電極３１の形状に応じて設けられる部分である。ゲート張り出し部３７ｃが設けられることによって、平面視にて、ゲート電極３７とフィールド電極３１との距離が略一定に保持される。
【0050】
半導体装置１Ａは、第１主面３の上で複数のデバイス領域８を被覆する絶縁層４０を含む。絶縁層４０は、互いに積層される複数の層間絶縁膜４１を含む積層構造を有している。複数の層間絶縁膜４１の積層数は任意であり、特定の数値に限定されない。絶縁層４０は、３層以上の層間絶縁膜４１を含んでいてもよい。図３では、複数の層間絶縁膜４１のうちの第１層間絶縁膜４１Ａ、第２層間絶縁膜４１Ｂおよび第３層間絶縁膜４１Ｃが示されている。
【0051】
第１層間絶縁膜４１Ａ、第２層間絶縁膜４１Ｂおよび第３層間絶縁膜４１Ｃは、第３方向Ｚにおいて順に積層される。第１層間絶縁膜４１Ａは、第１主面３、絶縁膜３０、ゲート絶縁膜３６およびゲート電極３７を被覆する。第１層間絶縁膜４１Ａの厚さは、後述するフィールド電極３１に求められる機能と、絶縁膜３０の厚さとに応じて決定される。第１実施形態では、第１層間絶縁膜４１Ａの厚さは、２００ｎｍ以上８００ｎｍ以下である。第２層間絶縁膜４１Ｂは第１層間絶縁膜４１Ａを被覆し、第３層間絶縁膜４１Ｃは第２層間絶縁膜４１Ｂを被覆する。第１層間絶縁膜４１Ａ、第２層間絶縁膜４１Ｂおよび第３層間絶縁膜４１Ｃのそれぞれは、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含む。このため、第１層間絶縁膜４１Ａ、第２層間絶縁膜４１Ｂおよび第３層間絶縁膜４１Ｃのそれぞれは、単層構造を有してもよいし、積層構造を有してもよい。
【0052】
図３に示されるように、半導体装置１Ａは、トランジスタ領域９において第１層間絶縁膜４１Ａ上に位置するフィールド電極３１（フィールドプレート）を含む。フィールド電極３１は、第１半導体領域６等における電界の乱れの抑制機能、局所的な電界集中の抑制機能、高電圧のドレイン・ゲート間電圧Ｖｄｇのモニタ機能などを有しており、ドレイン領域１７およびバックゲート領域２５に接続される高抵抗膜である。フィールド電極３１は、第３方向Ｚにおいてドリフト領域２３と、絶縁膜３０においてドリフト領域２３上に位置する部分とに重なる。第１実施形態では、フィールド電極３１は、第３方向Ｚにおいてチャネル領域２４に重ならない。フィールド電極３１は、例えばポリシリコンを含む。フィールド電極３１は、ソース領域２２に対して電気的に接続されていない。フィールド電極３１は、ドレイン領域１７からバックゲート領域２５に向かう電位勾配を形成する。このようなフィールド電極３１が設けられることによって、ドリフト領域２３における電界分布の偏りが抑制される。フィールド電極３１の厚さは、例えば５０ｎｍ以上１００ｎｍ以下である。
【0053】
フィールド電極３１は、第１層間絶縁膜４１Ａ上において、ライン状に引き回されている。平面視にてドレイン領域１７およびバックゲート領域２５を結ぶ１つの直線を設定したとき、フィールド電極３１は、当該直線を複数回横切るように延びている。フィールド電極３１は、例えば、平面視にてドレイン領域１７を同心円状に複数回取り囲んでいる。第１実施形態では、フィールド電極３１は、平面視にてドレイン領域１７を取り囲む螺旋形状を呈する。
【0054】
フィールド電極３１は、ドレイン領域１７の近傍に位置する第１端部３２、ボディ領域１９の近傍に位置する第２端部３３、ならびに、第１端部３２および第２端部３３の間を延びる螺旋部３４を有している。第１端部３２および第２端部３３の配置は任意である。
【0055】
第１端部３２は、ドレイン領域１７に電気的に接続される接続部であり、フィールド電極３１において最も内側に位置する部分（最内周部）である。第１端部３２に印加される電位は、ドレイン電位もしくはその近傍の電位である。第１端部３２は、第３方向Ｚにおいてウェル領域１６に重なるが、これに限られない。第２端部３３は、バックゲート領域２５に電気的に接続される接続部であり、フィールド電極３１において最も外側に位置する部分（最外周部）である。第２端部３３に印加される電位は、バックゲート電位もしくはその近傍の電位である。第２端部３３は、第３方向Ｚにおいてドリフト領域２３に重なるが、これに限られない。螺旋部３４は、第１端部３２と第２端部３３とを接続する部分（接続部分）であり、平面視にてドレイン領域１７を取り囲むように第１端部３２から第２端部３３に向けて長円螺旋状に巻回されている。螺旋部３４は、第３方向Ｚにおいてドリフト領域２３に重なる。螺旋部３４の一部は、ウェル領域１６に重なり得る。
【0056】
フィールド電極３１は、第１端部３２から第２端部３３に向かう螺旋方向に電位勾配を形成する。また、フィールド電極３１は、螺旋方向に直交する方向に関してドレイン領域１７からバックゲート領域２５に向かって螺旋部３４の巻回ピッチに応じて漸減する電位勾配を形成する。フィールド電極３１は、ドリフト領域２３内の電界を間引き、ドリフト領域２３における電界分布の偏りを抑制する。
【0057】
フィールド電極３１は、１μｍ以上５μｍ以下のライン幅を有していてもよい。ライン幅は、フィールド電極３１の延在方向（つまり、螺旋方向）に直交する方向の幅によって定義される。フィールド電極３１は、１０ＭΩ以上１００ＭΩ以下の抵抗値を有していてもよい。フィールド電極３１は、直線部および円弧部において略一定のライン幅で形成されていてもよい。また、円弧中央部に向けてドリフト領域２３の幅が漸増している場合、フィールド電極３１のライン幅は、直線部から円弧中央部に向けて漸増していてもよい。
【0058】
フィールド電極３１のピッチは、１μｍ以上１０μｍ以下であってもよい。フィールド電極３１のピッチは、互いに隣り合うライン部の間の距離（つまり、螺旋部３４の巻回ピッチ）によって定義される。フィールド電極３１の巻回数は、５以上１００以下でもよく、２５以上７５以下でもよい。
【0059】
半導体装置１Ａは、第１層間絶縁膜４１Ａ上に位置すると共にフィールド電極３１に接続されるインナーフィールド電極３５を含む。インナーフィールド電極３５は、平面視にてフィールド電極３１よりもドレイン領域１７の近くに位置する。第１実施形態では、インナーフィールド電極３５は、平面視にてフィールド電極３１によって取り囲まれた領域に位置する。インナーフィールド電極３５の電位は、ドレイン電位に固定される。インナーフィールド電極３５は、フィールド電極３１の一部でもよい。この場合、インナーフィールド電極３５は、フィールド電極３１の最内周部として機能する。インナーフィールド電極３５は、例えば、フィールド電極３１と同一の材料（つまり、導電性ポリシリコン）を含む。
【0060】
インナーフィールド電極３５は、平面視にてドレイン領域１７から離間する位置に配置されている。第１実施形態では、インナーフィールド電極３５は、ドレイン領域１７を取り囲む長円環形状を呈する。インナーフィールド電極３５は、第３方向Ｚにおいてウェル領域１６に重なる。インナーフィールド電極３５は、内縁部３５ａおよび外縁部３５ｂを含む。内縁部３５ａは、例えば、平面視にてドレイン領域１７に対して略一定の間隔を空けた位置に設けられる。外縁部３５ｂは、例えば、フィールド電極３１の螺旋部３４から略一定の間隔を空けた位置に設けられる。インナーフィールド電極３５と螺旋部３４との間の距離は、例えば、フィールド電極３１のピッチと等しい。
【0061】
第１実施形態では、インナーフィールド電極３５の幅は、周方向に沿って不均一である。インナーフィールド電極３５は、外縁部３５ｂにおいて張り出し部３５ｃを有している。張り出し部３５ｃは、フィールド電極３１の第１端部３２に接触するように、フィールド電極３１に向けて張り出している。フィールド電極３１の第１端部３２に起因する電界の偏りを抑制する観点から、張り出し部３５ｃは、インナーフィールド電極３５とフィールド電極３１との間の距離を略一定に保持する。張り出し部３５ｃは、第１端部３２に接続されるがこれに限られない。換言すると、インナーフィールド電極３５は、第１端部３２と同電位に固定される限り、第１端部３２に接続されなくてもよい。したがって、張り出し部３５ｃは、上記螺旋方向において、第１端部３２の先端に対向してもよい。なお、インナーフィールド電極３５の有無は、任意である。このため、インナーフィールド電極３５は、必要に応じて設けられなくてもよい。
【0062】
インナーフィールド電極３５の幅は、例えば１μｍ以上１５μｍ以下である。インナーフィールド電極３５は、フィールド電極３１よりも幅広に形成されてもよい。この場合、インナーフィールド電極３５の幅は、例えば、フィールド電極３１の幅の１．５倍以上５倍以下である。なお、インナーフィールド電極３５の幅は、フィールド電極３１のライン幅以下でもよい。
【0063】
半導体装置１Ａは、ドレイン領域１７およびフィールド電極３１の第１端部３２に電気的に接続されるドレイン配線４２を含む。ドレイン配線４２は、絶縁層４０内に選択的に引き回される。ドレイン配線４２は、ドレイン領域１７およびフィールド電極３１の第１端部３２にドレイン電位を付与する。ドレイン配線４２は、例えば絶縁層４０内において多層配線を形成している。
【0064】
第１実施形態では、ドレイン配線４２は、第１ドレイン配線４３、第２ドレイン配線４４、第１ドレインビア電極４５Ａ，４５Ｂおよび第２ドレインビア電極４６を含む。第１ドレイン配線４３は、第３方向Ｚにおいてドレイン領域１７、フィールド電極３１の第１端部３２およびインナーフィールド電極３５に重なると共に、第２層間絶縁膜４１Ｂ上に位置する。第１ドレイン配線４３は、第３方向Ｚにおいて、ドレイン領域１７の全域、第１端部３２の全域およびインナーフィールド電極３５の全域に重なってもよい。第１ドレイン配線４３は、第３方向Ｚにおいてドレイン領域１７に重なる第１部分４３Ａ、および、第３方向Ｚにおいてフィールド電極３１の第１端部３２に重なる第２部分４３Ｂを含む。第１部分４３Ａおよび第２部分４３Ｂは、互いに同電位に固定される限り、互いに離間してもよい。
【0065】
第２ドレイン配線４４は、第３方向Ｚにおいて第１ドレイン配線４３に重なっており、第３層間絶縁膜４１Ｃ上に位置する。第３方向Ｚにおいて、第２ドレイン配線４４は、インナーフィールド電極３５に重なってもよいし、フィールド電極３１の第１端部３２に重なってもよいし、第２ドレイン配線４４は、フィールド電極３１の螺旋部３４に重なってもよい。第２ドレイン配線４４の厚さは、第１ドレイン配線４３の厚さより大きくてもよい。
【0066】
第１ドレインビア電極４５Ａは、第３方向Ｚにおいてドレイン領域１７と第１ドレイン配線４３との間に位置すると共に、ドレイン領域１７と第１ドレイン配線４３とを接続する。第１ドレインビア電極４５Ａは、第２層間絶縁膜４１Ｂに設けられる開口に埋め込まれる。また、第１ドレインビア電極４５Ｂは、第３方向Ｚにおいてフィールド電極３１の第１端部３２と第１ドレイン配線４３との間に位置すると共に、第１端部３２と第１ドレイン配線４３とを接続する。第１ドレインビア電極４５Ｂは、第１層間絶縁膜４１Ａおよび第２層間絶縁膜４１Ｂに設けられる開口に埋め込まれる。第１ドレインビア電極４５Ａは、第３方向Ｚにおいてインナーフィールド電極３５と第１ドレイン配線４３との間に位置し、インナーフィールド電極３５を第１ドレイン配線４３に電気的に接続させてもよい。第２ドレインビア電極４６は、第３方向Ｚにおいて第１ドレイン配線４３と第２ドレイン配線４４との間に位置すると共に、第１ドレイン配線４３と第２ドレイン配線４４とを接続する。
【0067】
半導体装置１Ａは、ソース領域２２に電気的に接続されるソース配線４７を含む。ソース配線４７は、絶縁層４０内に選択的に引き回される。ソース配線４７は、ドレイン配線４２およびバックゲート領域２５に対して電気的に絶縁している。ソース配線４７は、ソース領域２２にソース電位を付与する。ソース配線４７は、絶縁層４０内において多層配線を形成している。
【0068】
ソース配線４７は、第１ソース配線４８、第２ソース配線４９、第１ソースビア電極５０および第２ソースビア電極５１を含む。第１ソース配線４８は、第３方向Ｚにおいてソース領域２２に重なると共に第２層間絶縁膜４１Ｂ上に位置する。第１ソース配線４８は、第３方向Ｚにおいてソース領域２２の全域に重なってもよい。第１ソース配線４８は、第３方向Ｚにおいてバックゲート領域２５に重ならなくてもよい。
【0069】
第２ソース配線４９は、第３方向Ｚにおいて第１ソース配線４８に対向するように第２層間絶縁膜４１Ｂの上に配置されている。第２ソース配線４９は、第３方向Ｚにおいてソース領域２２の全域に重なってもよい。第２ソース配線４９は、第３方向Ｚにおいてゲート電極３７およびインナーフィールド電極３５の第２端部３３に重なってもよい。第２ソース配線４９は、第３方向Ｚにおいてインナーフィールド電極３５の螺旋部３４の一部に重なってもよい。第２ソース配線４９の厚さは、第１ソース配線４８の厚さ以上でもよい。
【0070】
第１ソースビア電極５０は、第３方向Ｚにおいてソース領域２２と第１ソース配線４８との間に位置し、ソース領域２２と第１ソース配線４８に接続される。第２ソースビア電極５１は、第３方向Ｚにおいて第１ソース配線４８と第２ソース配線４９との間に位置し、第１ソース配線４８と第２ソース配線４９に接続される。
【0071】
半導体装置１Ａは、バックゲート領域２５およびフィールド電極３１の第２端部３３に電気的に接続されるバックゲート配線５２を含む。バックゲート配線５２は、絶縁層４０内に選択的に引き回される。バックゲート配線５２は、ソース配線４７に対して電気的に絶縁している。第１実施形態では、バックゲート配線５２は、分離領域１１にも電気的に接続されている。バックゲート配線５２は、絶縁層４０内において多層配線を形成している。
【0072】
バックゲート配線５２は、第１バックゲート配線５３、第２バックゲート配線５４、第１バックゲートビア電極５５Ａ～５５Ｃおよび第２バックゲートビア電極５６を含む。第１バックゲート配線５３は、第３方向Ｚにおいてバックゲート領域２５に重なる第１部分５３Ａ、第３方向Ｚにおいて第２端部３３に重なる第２部分５３Ｂ、および、第３方向Ｚにおいて分離領域１１に重なる第３部分５３Ｃを一体的に含む。第１部分５３Ａ、第２部分５３Ｂおよび第３部分５３Ｃは、同電位に固定される限り、互いに離間してもよい。
【0073】
第１バックゲート配線５３は、ソース領域２２に対して離間すると共に、第２層間絶縁膜４１Ｂ上に位置する。第１バックゲート配線５３は、第３方向Ｚにおいてバックゲート領域２５、フィールド電極３１の第２端部３３および分離領域１１に重なる。第１バックゲート配線５３は、第３方向Ｚにおいてバックゲート領域２５の全域に重なってもよい。第１バックゲート配線５３は、フィールド電極３１の螺旋部３４の一部に重なってもよい。第１バックゲート配線５３は、平面視にてトランジスタ領域９外の領域に引き出されてもよい。
【0074】
第１実施形態では、第２バックゲート配線５４は、第２層間絶縁膜４１Ｂ上に位置している。第２バックゲート配線５４は、トランジスタ領域９外の領域にて第１バックゲート配線５３に重なる。第２バックゲート配線５４は、トランジスタ領域９内にて第１バックゲート配線５３に重なってもよい。第２バックゲート配線５４の厚さは、第１バックゲート配線５３の厚さ以上でもよい。
【0075】
第１バックゲートビア電極５５Ａは、第３方向Ｚにおいてバックゲート領域２５と第１バックゲート配線５３との間に位置し、バックゲート領域２５と第１バックゲート配線５３とに接続される。第１バックゲートビア電極５５Ｂは、第３方向Ｚにおいてフィールド電極３１の第２端部３３と第１バックゲート配線５３との間に位置し、第２端部３３および第１バックゲート配線５３に接続される。第１バックゲートビア電極５５Ｃは、第３方向Ｚにおいて分離領域１１と第１バックゲート配線５３との間に位置し、分離領域１１および第１バックゲート配線５３に接続される。第１バックゲートビア電極５５Ａ，５５Ｃのそれぞれは、第１層間絶縁膜４１Ａおよび第２層間絶縁膜４１Ｂに設けられる開口に埋め込まれる。第１バックゲートビア電極５５Ｂは、第２層間絶縁膜４１Ｂに設けられる開口に埋め込まれる。
【0076】
第２バックゲートビア電極５６は、第３方向Ｚにおいて第１バックゲート配線５３と第２バックゲート配線５４との間に位置し、第１バックゲート配線５３および第２バックゲート配線５４に接続される。第２バックゲートビア電極５６は、第３層間絶縁膜４１Ｃに設けられる開口に埋め込まれる。
【0077】
半導体装置１Ａは、ゲート電極３７に電気的に接続されるように絶縁層４０内に選択的に引き回されたゲート配線５７を含む。ゲート配線５７は、ゲート電極３７にゲート電位を付与する。ゲート配線５７は、ドレイン配線４２、ソース配線４７およびバックゲート配線５２から離間している。ゲート配線５７は、絶縁層４０内において多層配線を形成している。
【0078】
ゲート配線５７は、第１ゲート配線５８、第２ゲート配線（図示せず）、第１ゲートビア電極５９および第２ゲートビア電極（図示せず）を含む。第１ゲート配線５８は、第３方向Ｚにおいてゲート電極３７に重なると共に、第２層間絶縁膜４１Ｂ上に位置する。第１ゲート配線５８は、平面視にてトランジスタ領域９外の領域に引き出されている。第１実施形態では、第２ゲート配線（図示せず）は、第２層間絶縁膜４１Ｂ上に位置すると共に、第３方向Ｚにおいてトランジスタ領域９外の領域で第１ゲート配線５８に重なる。第２ゲート配線の厚さは、第１ゲート配線５８の厚さ以上でもよい。
【0079】
第１ゲートビア電極５９は、第３方向Ｚにおいてゲート電極３７と第１ゲート配線５８との間に位置し、ゲート電極３７および第１ゲート配線５８に接続される。第２ゲートビア電極（図示せず）は、第３方向Ｚにおいて第１ゲート配線５８と第２ゲート配線との間に位置し、第１ゲート配線５８および第２ゲート配線に接続される。
【0080】
図４は、トランジスタ領域９内の電気構造（具体的には、ＦＥＴ構造１０およびフィールド電極３１）を示す回路図である。図４に示されるように、半導体装置１Ａは、トランジスタ領域９においてＦＥＴ構造１０および抵抗Ｒを含む。図４では、ドレイン領域１７に相当するドレインＤ、ソース領域２２に相当するソースＳ、バックゲート領域２５に相当するバックゲートＢＧ、およびゲート絶縁膜３６およびゲート電極３７に相当するゲートＧが示される。
【0081】
抵抗Ｒは、フィールド電極３１に相当し、ドレインＤおよびバックゲートＢＧに電気的に接続されている。一方、抵抗Ｒは、ゲートＧおよびソースＳに接続されていない。第１実施形態では、トランジスタ領域９内には、ＦＥＴ構造１０および抵抗Ｒのみが形成されている。つまり、トランジスタ領域９内には、ドレインＤおよびソースＳの間に接続される他の機能デバイスは形成されていない。また、トランジスタ領域９内には、ドレインＤおよびゲートＧの間に接続される他の機能デバイスは形成されていない。また、トランジスタ領域９内には、ソースＳおよびゲートＧの間に接続される他の機能デバイスは形成されていない。
【0082】
ＦＥＴ構造１０では、例えば、トランジスタ領域９外の領域（半導体装置１Ａ外の領域を含む）から、ドレイン電位、ソース電位、バックゲート電位およびゲート電位が、ドレインＤ、ソースＳ、バックゲートＢＧおよびゲートＧにそれぞれ印加される。つまり、ＦＥＴ構造１０では、ソースＳにソース電位が個別的に付与され、バックゲートＢＧにバックゲート電位が個別的に付与されるように構成されている。
【0083】
ドレイン電位は、電源電位であってもよい。ソース電位は、ドレイン電位以下である。ソース電位は、基準電位、グランド電位、または、これら以外の電位であってもよい。バックゲート電位は、ドレイン電位以下である。バックゲート電位は、基準電位、グランド電位、または、これら以外の電位であってもよい。バックゲート電位がソース電位と同電位になることは妨げられない。つまり、チップ２の内部においてバックゲート領域２５がソース領域２２から電気的に分離されている一方で、外部からの電位制御によってバックゲート領域２５がソース領域２２と同電位に固定されてもよい。
【0084】
次に、図５Ａ～図５Ｈを参照しながら、第１実施形態に係る半導体装置１Ａの要部の製造方法について説明する。図５Ａ～図５Ｈのそれぞれは、第１実施形態に係る半導体装置の要部の製造方法を説明するための図である。なお、当該要部は、第１半導体領域６上に位置するフィールド電極３１である。
【0085】
まず、図５Ａに示されるように、第１半導体領域６上に設けられる絶縁膜３０上およびゲート絶縁膜３６上に、引き出し部３８を含むゲート電極３７を形成する。ゲート電極３７は、例えば、第１半導体領域６上に形成されるポリシリコンをパターニングすることによって設けられる。当該ポリシリコンは、シリサイド化した後にパターニングされてもよい。
【0086】
なお、図５Ａに示されるゲート電極３７の形成前には、半導体基板に含まれる第２半導体領域７上（すなわち、半導体基板上）に、分離領域１１、ドレイン領域１７、ソース領域２２、ドリフト領域２３およびチャネル領域２４を有する第１半導体領域６（半導体層）を、公知の手法にて形成する。このとき、第１半導体領域６および第２半導体領域７には、第１分離領域１２、埋設領域１８、第１ボディ領域２０も形成される。続いて、第１半導体領域６に接する絶縁膜３０、ゲート絶縁膜３６を順に形成する。絶縁膜３０は、例えば第１半導体領域６の一部に溝を形成した後、当該溝に絶縁物を埋め込むことによって形成される。絶縁膜３０の一部は、第１半導体領域６におけるドリフト領域２３上に形成される（図３を参照）。また、ゲート絶縁膜３６は、例えば第１半導体領域６上および絶縁膜３０上に形成される絶縁膜をパターニングすることによって形成される。ゲート絶縁膜３６は、第１半導体領域６におけるチャネル領域２４上に形成される（図３を参照）。
【0087】
次に、図５Ｂに示されるように、ゲート電極３７を覆う絶縁層６０を形成する。絶縁層６０は、ゲート電極３７だけでなく、第１半導体領域６、絶縁膜３０、ゲート絶縁膜３６なども覆う。例えば、真空蒸着法、スパッタリング法などの物理気相成長法（ＰＶＤ法：Physical Vapor Deposition method）、または化学気相成長法（ＣＶＤ法：Chemical VaporDeposition method）によって、絶縁層６０を形成する。
【0088】
次に、図５Ｃに示されるように、絶縁層６０を薄化することによって、平坦化された第１層間絶縁膜４１Ａを形成する。例えば、絶縁層６０を化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）にて薄化することによって、第１層間絶縁膜４１Ａを形成する。第１層間絶縁膜４１Ａは、絶縁層６０と同様に、ゲート電極３７、第１半導体領域６、絶縁膜３０、ゲート絶縁膜３６などを覆う。
【0089】
次に、図５Ｄに示されるように、第１層間絶縁膜４１Ａ上にフィールド電極３１を形成する。例えば、第１層間絶縁膜４１Ａ上に成膜されたポリシリコン膜を、マスクを用いてパターニングすることによって、ドリフト領域２３に重なるフィールド電極３１を形成する。図示しないが、上記ポリシリコン膜から、フィールド電極３１と同時にインナーフィールド電極３５も形成される。
【0090】
次に、図５Ｅに示されるように、フィールド電極３１を覆う第２層間絶縁膜４１Ｂを第１層間絶縁膜４１Ａ上に形成する。例えば、ＰＶＤ法またはＣＶＤ法によって、フィールド電極３１を埋め込む第２層間絶縁膜４１Ｂを形成する。
【0091】
次に、図５Ｆに示されるように、ゲート電極３７を露出する第１開口Ｏ１（コンタクトホール）を、第１層間絶縁膜４１Ａおよび第２層間絶縁膜４１Ｂに形成する。例えば、マスクを用いて、第１層間絶縁膜４１Ａの一部と、第２層間絶縁膜４１Ｂの一部とのそれぞれを選択的にエッチングする。エッチングは、例えばドライエッチングを利用した異方性エッチングである。図示しないが、第１実施形態では第１開口Ｏ１の形成と同時に、後に第１ドレインビア電極４５Ａが設けられる開口、後に第１ソースビア電極５０が設けられる開口、第１バックゲートビア電極５５Ａが設けられる開口、第１バックゲートビア電極５５Ｃが設けられる開口などが、第１層間絶縁膜４１Ａおよび第２層間絶縁膜４１Ｂに形成される。これにより、第１開口Ｏ１の形成と同時に、ドレイン領域１７を露出する開口、ソース領域２２を露出する開口、バックゲート領域２５を露出する開口、分離領域１１を露出する開口などが、第１層間絶縁膜４１Ａおよび第２層間絶縁膜４１Ｂに形成される。
【0092】
次に、図５Ｇに示されるように、フィールド電極３１を露出する第２開口Ｏ２を第２層間絶縁膜４１Ｂに形成する。例えば、マスクを用いた異方性エッチングを実施することによって、第２層間絶縁膜４１Ｂの別の一部を選択的にエッチングする。これにより、フィールド電極３１の第２端部３３上に第２開口Ｏ２が形成される。図示しないが、第１実施形態では第２開口Ｏ２の形成と同時に、フィールド電極３１の第１端部３２に重なると共に後に第１ドレインビア電極４５Ｂが設けられる開口などが、第２層間絶縁膜４１Ｂに形成される。これにより、第２開口Ｏ２の形成と同時に、第１端部３２を露出する開口などが第２層間絶縁膜４１Ｂに形成される。
【0093】
次に、図５Ｈに示されるように、第１開口Ｏ１に充填される第１ゲートビア電極５９（第１コンタクト）、および第２開口Ｏ２に充填される第１バックゲートビア電極５５Ｂ（第２コンタクト）を形成する。例えば、ＰＶＤ法にて形成される導電堆積物をパターニングすることによって、第１ゲートビア電極５９、および第１バックゲートビア電極５５Ｂを形成する。上記導電堆積物は、第１開口Ｏ１および第２開口Ｏ２に埋め込まれるだけでなく、他の開口にも埋め込まれる。このため図示しないが、第１実施形態では第１ゲートビア電極５９および第１バックゲートビア電極５５Ｂの形成と同時に、第１ドレインビア電極４５Ａ、第１ドレインビア電極４５Ｂ、第１ソースビア電極５０、第１バックゲートビア電極５５Ａ、第１バックゲートビア電極５５Ｃなどが形成される。加えて、上記導電堆積物は、第２層間絶縁膜４１Ｂ上にも堆積する。このため図示しないが、第１ドレイン配線４３、第１ソース配線４８、第１バックゲート配線５３、第１ゲート配線５８なども、第１ゲートビア電極５９および第１バックゲートビア電極５５Ｂと同時に形成される。以上により、ドレイン領域１７とフィールド電極３１の第１端部３２とが電気的に接続され、フィールド電極３１の第２端部３３と分離領域１１とバックゲート領域２５とが電気的に接続される。
【0094】
図示しないが、第１ゲートビア電極５９などの形成後、第３層間絶縁膜４１Ｃを形成する。続いて、第３層間絶縁膜４１Ｃの一部に開口が形成された後、当該開口に充填されると導電堆積物を形成する。当該導電堆積物は、第３層間絶縁膜４１Ｃ上にも堆積する。続いて、上記導電堆積物をパターニングすることによって、第２ドレインビア電極４６、第２ドレイン配線４４、第２ソース配線４９、第２ソースビア電極５１、第２バックゲート配線５４、第２バックゲートビア電極５６、第２ゲート配線、第２ゲートビア電極などが形成される。以上により、半導体装置１Ａに含まれるＦＥＴ構造１０が形成される。
【0095】
以上に説明した第１実施形態に係る半導体装置１Ａの作用効果について説明する。
【0096】
例えば、２００ｍｍ（約８インチ）のシリコンウェハーから半導体装置を形成する場合、電界強度への耐性の観点から、半導体層に接すると共にフィールド電極に重なる絶縁膜（例えば、埋め込み絶縁膜、ＬＯＣＯＳ膜など）の厚さは、５００ｎｍ以上（例えば、７００ｎｍ程度）に設定される。この場合、例えばＦＥＴ構造に８００Ｖのドレイン電圧が印加された場合、フィールド電極と上記絶縁膜直下の半導体領域表面との間には、約１００Ｖの最大電位差が発生する。これにより、上記絶縁膜における電界強度は、約１．４×１０６Ｖ／ｃｍ（＝約１００Ｖ／７００ｎｍ）となる。
【0097】
ここで、上述した第１実施形態のように３００ｍｍ（約１２インチ）のシリコンウェハーから半導体装置を形成する場合であって、埋め込み絶縁膜の厚さを５００ｎｍなどと設定した場合、シリコンウェハーに反りなどが発生する懸念がある。加えて、半導体装置の高性能化に伴って、配線、素子などの微細化（例えば、最小アクティブ寸法：１６０ｎｍ）も実施される。この場合、５００ｎｍもの厚さを有する埋め込み絶縁膜の形成は、アスペクト比が３を超えることとなり、技術的に困難である。よって、上述した反りの防止、半導体装置製造プロセスの実現性などの観点から、上記シリコンウェハーに形成される絶縁膜の厚さは、最大でも２５０ｎｍ程度に設定される。このような厚さの絶縁膜の直上にフィールド電極が形成されると、当該絶縁膜における電界強度は、約３．９２×１０６Ｖ／ｃｍとなり、絶縁膜に絶縁破壊が発生する懸念が大きい。
【0098】
これに対して第１実施形態に係る上記製造方法によって製造される半導体装置１Ａでは、フィールド電極３１は、第１層間絶縁膜４１Ａ上に位置する。これにより、第１半導体領域６の表面とフィールド電極３１との間には、絶縁膜３０に加えて第１層間絶縁膜４１Ａが位置する。このため、第１層間絶縁膜４１Ａの存在によって、絶縁膜３０における電界強度を緩和できる。よって半導体装置１Ａでは、シリコンウェハーの大型化、配線、素子などの微細化に伴って絶縁膜３０が薄化した場合であっても、第１半導体領域６とフィールド電極３１との間における絶縁破壊の発生を良好に抑制できる。したがって、第１実施形態によれば、ウェハーサイズの大型化などが実施されても高い信頼性を示し得る半導体装置を提供できる。
【0099】
第１実施形態では、第１半導体領域６は、フィールド電極３１に電気的に接続されるバックゲート領域２５を有する。これにより、ドレイン領域１７とバックゲート領域２５との間の電界分布を良好に調節できる。
【0100】
第１実施形態では、フィールド電極３１は、ドレイン領域１７に電気的に接続される第１端部３２、バックゲート領域２５に電気的に接続される第２端部３３、および、第１端部３２と第２端部３３とを接続する螺旋部３４とを有する。これにより、第１端部３２から第２端部３３までの電位勾配が良好に形成される。
【0101】
図６は、第１実施形態の変形例に係る半導体装置を示す概略断面図である。図６に示されるように、半導体装置１Ｂは、絶縁膜３０が形成されず、代わりに絶縁膜３６Ａが形成される点で上記第１実施形態と異なる。換言すると、当該変形例では、第１半導体領域６に溝が設けられない。このような変形例においても、フィールド電極３１と第１半導体領域６（すなわち、第１主面３）との間には、絶縁膜３６Ａだけでなく第１層間絶縁膜４１Ａが位置する。よって、上記変形例においても上記第１実施形態と同様の作用効果が奏される。
【0102】
上記変形例では、フィールド電極３１と第１半導体領域６との間には絶縁膜３６Ａが位置しているが、これに限られない。例えば、フィールド電極３１と第１半導体領域６との間には第１層間絶縁膜４１Ａのみが位置してもよい。この場合であっても、第１層間絶縁膜４１Ａを厚膜化することによって、上記第１実施形態と同様の作用効果が奏される。
【0103】
（第２実施形態）
以下では、図７、図８および図９Ａ～図９Ｅを参照しながら第２実施形態について説明する。第２実施形態の説明において上述した第１実施形態と重複する記載は省略し、異なる部分を記載する。つまり、技術的に可能な範囲において、第２実施形態に第１実施形態の記載を適宜用いてもよい。
以下では、図７、図８および図９Ａ～図９Ｅを参照しながら第２実施形態について説明する。第２実施形態の説明において上述した第１実施形態と重複する記載は省略し、異なる部分を記載する。つまり、技術的に可能な範囲において、第２実施形態に第１実施形態の記載を適宜用いてもよい。
【0104】
図７は、第２実施形態に係る半導体装置の要部概略断面図である。図８は、図７に示される領域ＶＩＩＩの概略断面図である。図７に示されるように、第２実施形態に係る半導体装置１Ｃは、フィールド電極３１Ａが設けられる点で第１実施形態の半導体装置１Ａと異なる。加えて、第２実施形態では、半導体装置１Ｃでは、第１ゲート配線５８Ａが第１層間絶縁膜４１Ａ上に位置する。
【0105】
図８に示されるように、フィールド電極３１Ａは、薄膜抵抗ＴＲから形成される。薄膜抵抗ＴＲは、例えばクロム珪化物を含む高抵抗膜であり、第１実施形態におけるポリシリコンよりも顕著に薄い。第２実施形態では、薄膜抵抗ＴＲの厚さは、１ｎｍ以上３０ｎｍ以下である。薄膜抵抗ＴＲは、螺旋部３４Ａを形成する主要部分ＴＲ１と、後述する被覆部分ＴＲ２とを含む。クロム珪化物は、例えば、ＣｒＳｉ、ＣｒＳｉ２、ＣｒＳｉＮおよびＣｒＳｉＯのうちの少なくとも１種を含む。ＣｒＳｉＮは、クロム窒化物でもある。ＣｒＳｉＯは、クロム酸化物でもある。第２実施形態では、クロム珪化物は、ＣｒＳｉである。
【0106】
フィールド電極３１Ａに含まれる第２端部３３Ａには、導電層Ｃ（第１導電層）が設けられる。導電層Ｃは、ゲート配線５７Ａなどと同時に形成される導電体である。導電層Ｃの少なくとも一部は、薄膜抵抗ＴＲに含まれる被覆部分ＴＲ２に被覆されると共に、薄膜抵抗ＴＲに接触する。このため、導電層Ｃは、薄膜抵抗ＴＲに電気的に接続される。加えて、導電層Ｃは、第１バックゲートビア電極５５Ｂ（第２導電層）に接触する。よって、バックゲート配線５２は、導電層Ｃを介してフィールド電極３１Ａに電気的に接続される。図示しないが、フィールド電極３１Ａに含まれる第１端部にも、第２端部３３Ａと同様に、薄膜抵抗ＴＲに被覆される導電層が設けられる。
【0107】
次に、図９Ａ～図９Ｅを参照しながら、第２実施形態に係る半導体装置１Ｃの要部の製造方法について説明する。図９Ａ～図９Ｅのそれぞれは、第２実施形態に係る半導体装置の要部の製造方法を説明するための図である。なお、当該要部は、フィールド電極３１Ａである。
【0108】
まず、図９Ａに示されるように、第１層間絶縁膜４１Ａに設けられる第１開口Ｏ１Ａに充填される第１ゲートビア電極５９Ａを含むゲート配線５７Ａを形成する。ここで後にフィールド電極３１Ａの第２端部３３Ａが設けられる部分には、ゲート配線５７Ａの形成と同時に導電層Ｃが形成される。また、後にフィールド電極３１Ａの第１端部が設けられる部分にも、別の導電層が形成される。
【0109】
図９Ａに示されるゲート配線５７Ａおよび導電層Ｃの形成前には、上記第１実施形態と同様の手法にて、第１半導体領域６（半導体層）、絶縁膜３０、ゲート絶縁膜３６、ゲート電極３７および第１層間絶縁膜４１Ａが第２半導体領域７上（半導体基板上）に形成される。なお、第２実施形態では、フィールド電極３１Ａの形成前に、第１開口Ｏ１Ａ、ゲート配線５７Ａ、導電層Ｃなどが形成される点で、上記第１実施形態とは異なっている。
【0110】
次に、図９Ｂに示されるように、第１層間絶縁膜４１Ａ、導電層Ｃ、ゲート配線５７Ａなどを覆う薄膜抵抗層ＴＲＬを形成する。例えば、ＰＶＤ法によってクロム珪化物を含む薄膜抵抗層ＴＲＬを形成する。
【0111】
次に、図９Ｃに示されるように、薄膜抵抗層ＴＲＬ上にパターニングされたレジストマスクＲＭを形成する。例えばフォトリソグラフィによって、レジストマスクＲＭを形成する。レジストマスクＲＭは、ネガ型レジストでもよいし、ポジ型レジストでもよい。
【0112】
次に、図９Ｄに示されるように、薄膜抵抗層ＴＲＬにおいてレジストマスクＲＭに覆われていない部分をエッチングする。例えば、ウェットエッチングもしくはドライエッチングによって、薄膜抵抗層ＴＲＬの一部をエッチングする。続いて、レジストマスクＲＭを除去する。例えば、レジストマスクＲＭをウェットエッチングにて除去する。これにより、フィールド電極３１Ａを第１層間絶縁膜４１Ａ上に形成する。また、ゲート配線５７Ａなどを薄膜抵抗層ＴＲＬから露出させる。
【0113】
次に、図９Ｅに示されるように、第１層間絶縁膜４１Ａ、ゲート配線５７Ａ、フィールド電極３１Ａなどを被覆する第２層間絶縁膜４１Ｂを形成する。続いて、第２層間絶縁膜４１Ｂの一部をエッチングすることによって、第２開口Ｏ２を第２層間絶縁膜４１Ｂに形成する。第２実施形態では、第２開口Ｏ２の形成時、薄膜抵抗ＴＲの被覆部分ＴＲ２の一部（被覆部分ＴＲ２において第２開口Ｏ２に重なる部分）もエッチングする。これにより、導電層Ｃの頂面において第２開口Ｏ２に重なる部分が第２層間絶縁膜４１Ｂから露出する。なお図示しないが、第２開口Ｏ２の形成時、薄膜抵抗ＴＲのうち第２層間絶縁膜４１Ｂから露出する部分（例えば、第１端部に含まれる部分）も除去される。続いて、第２開口Ｏ２に充填される第１バックゲートビア電極５５Ｂ（第２コンタクトもしくは第２導電層）を含むバックゲート配線５２を形成する。上記第１実施形態と同様に、第２層間絶縁膜４１Ｂに形成された開口には対応するビア電極（第１ドレインビア電極）が形成される。そして、上記第１実施形態と同様の手法にて第３層間絶縁膜４１Ｃなどが形成されることによって、半導体装置１Ｃが製造される。
【0114】
以上に説明した第２実施形態においても、上記第１実施形態と同様の作用効果が奏される。加えて、フィールド電極３１Ａが薄膜抵抗ＴＲを含むことによって、半導体装置１Ｃのさらなる高耐圧化、フィールド電極３１Ａの抵抗値の高精度化が実現され得る。さらには、第１実施形態と比較してマスク数を低減できるので、コスト低減、歩留まり向上なども実現され得る。
【0115】
上述したように、第２実施形態では、第２開口Ｏ２の形成時、薄膜抵抗ＴＲの被覆部分ＴＲ２の一部もエッチングされる。これにより、導電層Ｃが第１バックゲートビア電極５５Ｂと直接接触できるので、接触抵抗を低減できる。なお、第２開口Ｏ２の形成時、薄膜抵抗ＴＲの被覆部分ＴＲ２はエッチングされなくてもよい。この場合、被覆部分ＴＲ２は、エッチストッパとして機能し得る。
【0116】
上述した第２実施形態には、上記第１実施形態の変形例の内容が適用されてもよい。例えば、半導体装置１Ｃに絶縁膜３０が形成されなくてもよい。この場合、上記第１実施形態の変形例のように絶縁膜３６Ａが形成されてもよいし、フィールド電極３１Ａと第１半導体領域６との間には第１層間絶縁膜４１Ａのみが位置してもよい。
【0117】
（第３実施形態）
以下では、図１０を参照しながら第３実施形態について説明する。第３実施形態の説明において上述した第１および第２実施形態と重複する記載は省略し、異なる部分を記載する。つまり、技術的に可能な範囲において、第３実施形態に第１および第２実施形態の記載を適宜用いてもよい。
以下では、図１０を参照しながら第３実施形態について説明する。第３実施形態の説明において上述した第１および第２実施形態と重複する記載は省略し、異なる部分を記載する。つまり、技術的に可能な範囲において、第３実施形態に第１および第２実施形態の記載を適宜用いてもよい。
【0118】
図１０は、第３実施形態に係る半導体装置の要部概略断面図である。図１０に示されるように、半導体装置１Ｄに含まれるＦＥＴ構造１０Ａは、いわゆるＪＦＥＴ（Junction FET）構造を有しており、ｐ型の半導体基板１０２と、半導体基板１０２上に位置するとｎ型の半導体層１０３とを含む。
【0119】
半導体基板１０２は、高抵抗シリコン基板である。半導体層１０３は、半導体基板１０２上に形成されるエピタキシャル半導体層である。半導体層１０３内には、第２導電型を有するドレイン領域１０４が位置する。ドレイン領域１０４は、ＦＥＴ構造１０Ａのドレインとして機能する領域であり、平面視にて長円環形状を呈する。半導体層１０３内においてドレイン領域１０４よりも下方には、ドレイン領域１０４に接触するｎ型のドレイン側ウェル領域１０５が形成されている。ドレイン側ウェル領域１０５は、ドレイン領域１０４の底部および側部を被覆する領域であり、平面視にてドレイン領域１０４を囲う長円環形状を呈する。ドレイン側ウェル領域１０５よりも下方には、ｎ型のドレインバッファ領域１０６が形成されている。ドレインバッファ領域１０６は、半導体基板１０２に対してｐｎ接合を形成する領域であり、半導体基板１０２内および半導体層１０３内に位置する。ドレインバッファ領域１０６と半導体基板１０２とがｐｎ接合部を形成することによって、半導体装置１Ｄの耐圧が高められている。ドレインバッファ領域１０６は、平面視にて長円形状を呈する。ドレインバッファ領域１０６の周縁は、平面視にて、ドレイン領域１０４の外周縁よりも外側に位置する。
【0120】
半導体層１０３には、ソース／ゲート領域１０９が形成されている。図示しないが、ソース／ゲート領域１０９においては、ｎ型のソース領域（不図示）およびｐ型のゲート領域１０８とが、互いに電気的に接続されると共に、平面視にて間隔を空けて交互に配列されている。第３実施形態では、ソース／ゲート領域１０９は、平面視にて、ドレイン領域１０４から離間すると共にドレイン領域１０４の周囲に位置する長円環形状を呈する。ソース領域は、電気的に浮遊状態とされており、平面視にて四角形状を呈する。ゲート領域１０８は、グランド（ＧＮＤ）に電気的に接続されており、平面視にて四角形状を呈する。
【0121】
ソース／ゲート領域１０９は、ｎ型のソース側ウェル領域（不図示）と、ｐ型のゲート側ウェル領域１１１とを含む。ソース側ウェル領域は、半導体層１０３内であってソース領域の下方に位置する。ゲート側ウェル領域１１１は、半導体基板１０２内および半導体層１０３内であってゲート領域１０８の下方に位置する。ソース側ウェル領域は、ソース領域に接触すると共にソース領域の底部および側部を被覆する領域である。ゲート側ウェル領域１１１は、ゲート領域１０８に接触すると共にゲート領域１０８の底部および側部を被覆する領域である。ゲート側ウェル領域１１１とソース側ウェル領域との接触部は、ｐｎ接合部を形成している。ゲート側ウェル領域１１１は、互いに隣り合う２つのソース側ウェル領域の間に位置する領域などを含む。
【0122】
半導体層１０３を介してドレイン領域１０４とソース領域との間を流れる電流は、ソース／ゲート領域１０９に所定の制御電圧を印加することによって制御される。より詳細には、ソース領域に所定の制御電圧が印加されると、ソース側ウェル領域とゲート側ウェル領域１１１とが形成するｐｎ接合部から空乏層が拡がる。これにより、ソース領域およびソース側ウェル領域が空乏化される。これにより、ドレイン領域１０４とソース領域との間の電流経路が閉ざされるため、ドレイン領域１０４とソース領域との間に電流が流れなくなる。一方、ソース領域に対する制御電圧の印加が解除されると、ソース領域およびソース側ウェル領域の空乏化が解除される。これにより、ドレイン領域１０４とソース領域との間の電流経路が開かれるため、ドレイン領域１０４とソース領域との間に電流が流れるようになる。このようにしてＦＥＴ構造１０Ａでは、ドレイン領域１０４とソース領域との間を流れる電流が制御される。
【0123】
ドレイン領域１０４およびソース／ゲート領域１０９を選択的に露出させる絶縁層の一例としてのＬＯＣＯＳ膜１１２が半導体層１０３上に位置する。ＬＯＣＯＳ膜１１２は、平面視にてドレイン領域１０４とソース／ゲート領域１０９との間に位置する。ＬＯＣＯＳ膜１１２の厚さは、例えば５０００Å以上１５０００Å以下である。ＬＯＣＯＳ膜１１２は、平面視にて長円形状を呈すると共にドレイン領域１０４に取り囲まれた領域を被覆する内側ＬＯＣＯＳ膜１１３、および、平面視にて長円環形状を呈すると共にドレイン領域１０４とソース／ゲート領域１０９との間の領域を被覆する外側ＬＯＣＯＳ膜１１４を有する。
【0124】
半導体層１０３において、外側ＬＯＣＯＳ膜１１４に重なる領域が、ドリフト領域１１５に相当する。ドリフト領域１１５の長さは、例えば８０μｍ以上２００μｍ以下である。ドリフト領域１１５の長さは、ＦＥＴ構造１０Ａのチャネル長さに相当する。よって第３実施形態では、ドリフト領域１１５にはチャネル領域が併存していると言える。半導体層１０３において外側ＬＯＣＯＳ膜１１４と接する部分には、ｐ型のリサーフ層１１６が形成されている。リサーフ層１１６は、半導体層１０３のドリフト領域１１５に対してｐｎ接合部を形成している。平面視にて、リサーフ層１１６は、外側ＬＯＣＯＳ膜１１４の平面形状に沿った長円環形状を呈する。
【0125】
半導体層１０３上には、複数の層間絶縁膜１３３が設けられる。第３実施形態では、複数の層間絶縁膜１３３は、ＬＯＣＯＳ膜１１２の直上に位置する第１層間絶縁膜１３３Ａと、第１層間絶縁膜１３３Ａ上に位置する第２層間絶縁膜１３３Ｂとを含む。第１層間絶縁膜１３３Ａは、例えば、上記第１実施形態の第１層間絶縁膜４１Ａと同様の機能および構成を有する。第１層間絶縁膜１３３Ａと、第２層間絶縁膜１３３Ｂとのそれぞれは、単層構造を有してもよいし、積層構造を有してもよい。
【0126】
第１層間絶縁膜１３３Ａ上には、抵抗性のフィールド電極１２０が位置する。このため、半導体層１０３とフィールド電極１２０との間には、ＬＯＣＯＳ膜１１２と第１層間絶縁膜１３３Ａとが位置する。フィールド電極１２０は、例えば、上記第１実施形態のフィールド電極３１と同様の機能および構成を有する。フィールド電極１２０は、平面視にてドレイン領域１０４とソース／ゲート領域１０９との間に配置される。フィールド電極１２０は、最内周部２０１、最外周部２０２、および、中間部２０３を有する。
【0127】
最内周部２０１は、ドレイン領域１０４に電気的に接続される部分であり、フィールド電極１２０においてドレイン領域１０４に最も近い。このため平面視にて、フィールド電極１２０の最内周部２０１より内側には、フィールド電極１２０が存在しない。最外周部２０２は、ソース／ゲート領域１０９およびグランドに電気的に接続される部分であり、フィールド電極１２０においてソース／ゲート領域１０９に最も近い。このため、フィールド電極１２０の最外周部２０２より外側には、フィールド電極１２０が存在しない。中間部２０３は、フィールド電極１２０における主要部であり、最内周部２０１と最外周部２０２とを接続する接続部分である。中間部２０３は、平面視にて螺旋状に延在する帯形状を呈する。
【0128】
半導体層１０３上には、ドレイン領域１０４に電気的に接続されるドレインメタル１３０と、ゲート領域１０８に電気的に接続されるゲートメタル１３１とが配置されている。また、図示しないが、ソース領域に電気的に接続されるソースメタルも半導体層１０３上に配置されている。ドレインメタル１３０の少なくとも一部、ゲートメタル１３１の少なくとも一部、および、ソースメタルの少なくとも一部のそれぞれは、層間絶縁膜１３３内に選択的に形成されている。ドレインメタル１３０は、ドレイン領域１０４およびフィールド電極１２０の最内周部２０１に電気的に接続される。ゲートメタル１３１は、ゲート領域１０８およびフィールド電極１２０の最外周部２０２に電気的に接続される。図示しないが、ソースメタルは、ソース領域に電気的に接続される。
【0129】
以上に説明した第３実施形態においても、上記第１実施形態と同様の作用効果が奏される。すなわち、ＦＥＴの構造が変更された場合であっても、高い信頼性を示す半導体装置１Ｄが得られる。
【0130】
上述した第３実施形態には、上記第１実施形態の変形例の内容が適用されてもよい。例えば、半導体装置１ＤにＬＯＣＯＳ膜１１２が形成されなくてもよい。この場合、例えば、上記第１実施形態の変形例のように絶縁膜３６Ａが形成されてもよい。もしくは、第３実施形態には、上記第２実施形態の内容が適用されてもよい。
【0131】
以上、本開示の実施形態および変形例について説明したが、本開示は、さらに他の形態で実施することもできる。
【0132】
上記実施形態および上記変形例において、各種半導体領域の導電型が反転される構成が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
【0133】
上記実施形態および上記変形例において、半導体装置は、例えば、自動車（電気自動車を含む）、電車、産業用ロボット、空気調節装置、空気圧縮機、扇風機、掃除機、乾燥機、冷蔵庫等の動力源として利用される電動モータを駆動するインバータ回路に用いられるパワーモジュールに適用できる。また、半導体装置は、太陽電池、風力発電機その他の発電装置等のインバータ回路に用いられるパワーモジュールにも適用できる。あるいは、半導体装置は、アナログ制御電源、デジタル制御電源等を構成する回路モジュールにも適用できる。
【0134】
以上、本開示の一側面に係る実施形態および変形例について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。
【0135】
以下、この明細書および図面の記載から抽出される特徴例が示される。
【0136】
［Ａ１］ 半導体基板と、
前記半導体基板上に位置すると共に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜と、
前記絶縁膜を覆う層間絶縁膜と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なり、前記ドレイン領域に電気的に接続されるフィールドプレートと、
を備える半導体装置。
前記半導体基板上に位置すると共に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜と、
前記絶縁膜を覆う層間絶縁膜と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なり、前記ドレイン領域に電気的に接続されるフィールドプレートと、
を備える半導体装置。
【0137】
［Ａ２］ 前記絶縁膜上に位置するゲート電極をさらに備え、
前記ゲート電極は、前記層間絶縁膜に覆われる、［Ａ１］に記載の半導体装置。
前記ゲート電極は、前記層間絶縁膜に覆われる、［Ａ１］に記載の半導体装置。
【0138】
［Ａ３］ 前記ゲート電極と、前記フィールドプレートとのそれぞれは、ポリシリコンを含む、［Ａ２］に記載の半導体装置。
【0139】
［Ａ４］ 前記半導体層は、前記フィールドプレートに電気的に接続されるバックゲート領域をさらに有する、［Ａ１］～［Ａ３］のいずれかに記載の半導体装置。
【0140】
［Ａ５］ 前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、前記バックゲート領域に電気的に接続される最外周部、および、前記最内周部と最外周部とを接続する接続部分とを有する、［Ａ４］に記載の半導体装置。
【0141】
［Ａ６］ 前記半導体層に接するＬＯＣＯＳ膜をさらに備え、
前記フィールドプレートは、前記ＬＯＣＯＳ膜および前記層間絶縁膜に重なる、［Ａ１］～［Ａ５］のいずれかに記載の半導体装置。
前記フィールドプレートは、前記ＬＯＣＯＳ膜および前記層間絶縁膜に重なる、［Ａ１］～［Ａ５］のいずれかに記載の半導体装置。
【0142】
［Ａ７］ 前記半導体層は、前記ソース領域と、前記ソース領域に電気的に接続されるゲート領域が設けられるソース／ゲート領域であって、前記ドレイン領域から離間すると共に前記ドレイン領域の周囲に位置する前記ソース／ゲート領域をさらに有する、［Ａ１］に記載の半導体装置。
【0143】
［Ａ８］ 前記フィールドプレートは、前記ドレイン領域に電気的に接続される最内周部、グランドに電気的に接続される最外周部、および、前記最内周部と最外周部とを接続する接続部分とを有する、［Ａ７］に記載の半導体装置。
【0144】
［Ａ９］ 前記絶縁膜は、ＬＯＣＯＳ膜である、［Ａ１］～［Ａ８］のいずれかに記載の半導体装置。
【0145】
［Ａ１０］ 前記フィールドプレートは、ポリシリコンを含む、［Ａ１］～［Ａ９］のいずれかに記載の半導体装置。
【0146】
［Ａ１１］ 前記フィールドプレートは、クロム珪化物を含む、［Ａ１］～［Ａ１０］のいずれかに記載の半導体装置。
【0147】
［Ａ１２］ 前記フィールドプレートの厚さは、１ｎｍ以上３０ｎｍ以下である、［Ａ１１］に記載の半導体装置。
【0148】
［Ａ１３］ 前記層間絶縁膜上に位置すると共に前記フィールドプレートに電気的に接続される第１導電層と、
前記第１導電層および前記フィールドプレートを覆う第２層間絶縁膜と、
前記第２層間絶縁膜に設けられる開口に充填されると共に前記フィールドプレートに電気的に接続される第２導電層と、をさらに備え、
前記第１導電層は、前記フィールドプレートから露出する露出部を有し、
前記第２導電層は、前記露出部と接触する、［Ａ１１］または［Ａ１２］に記載の半導体装置。
前記第１導電層および前記フィールドプレートを覆う第２層間絶縁膜と、
前記第２層間絶縁膜に設けられる開口に充填されると共に前記フィールドプレートに電気的に接続される第２導電層と、をさらに備え、
前記第１導電層は、前記フィールドプレートから露出する露出部を有し、
前記第２導電層は、前記露出部と接触する、［Ａ１１］または［Ａ１２］に記載の半導体装置。
【0149】
［Ｂ１］ 半導体基板上に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層を形成する工程と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なるフィールドプレートを形成する工程と、
前記フィールドプレートを覆う第２層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜および前記第２層間絶縁膜に形成する工程と、
前記フィールドプレートを露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第１開口に充填される第１コンタクト、および前記第２開口に充填される第２コンタクトを形成する工程と、
を備える半導体装置の製造方法。
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に位置すると共に前記ドリフト領域に重なるフィールドプレートを形成する工程と、
前記フィールドプレートを覆う第２層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜および前記第２層間絶縁膜に形成する工程と、
前記フィールドプレートを露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第１開口に充填される第１コンタクト、および前記第２開口に充填される第２コンタクトを形成する工程と、
を備える半導体装置の製造方法。
【0150】
［Ｂ２］ 前記フィールドプレートは、ポリシリコンを含む、［Ｂ１］に記載の半導体装置の製造方法。
【0151】
［Ｃ１］ 半導体基板上に、ドレイン領域、ソース領域、ドリフト領域およびチャネル領域を有する半導体層を形成する工程と、
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜に形成する工程と、
前記第１開口に充填されるコンタクトと、前記層間絶縁膜上に位置する導電層を形成する工程と、
前記層間絶縁膜、前記コンタクトおよび前記導電層を覆うと共にクロム珪化物を含む抵抗層を形成する工程と、
前記抵抗層をパターニングすることによって、前記導電層を覆う被覆部分を有するフィールドプレートを形成する工程と、
を備える半導体装置の製造方法。
前記半導体層に接すると共に前記チャネル領域上に位置する絶縁膜を形成する工程と、
前記絶縁膜を覆う層間絶縁膜を形成する工程と、
第１開口を前記層間絶縁膜に形成する工程と、
前記第１開口に充填されるコンタクトと、前記層間絶縁膜上に位置する導電層を形成する工程と、
前記層間絶縁膜、前記コンタクトおよび前記導電層を覆うと共にクロム珪化物を含む抵抗層を形成する工程と、
前記抵抗層をパターニングすることによって、前記導電層を覆う被覆部分を有するフィールドプレートを形成する工程と、
を備える半導体装置の製造方法。
【0152】
［Ｃ２］ 前記フィールドプレートの厚さは、１ｎｍ以上３０ｎｍ以下である、［Ｃ１］に記載の半導体装置の製造方法。
【0153】
［Ｃ３］ 前記フィールドプレートを覆う第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜および前記フィールドプレートの前記被覆部分の一部をエッチングすることによって、前記導電層を露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第２開口に充填される第２コンタクトを形成する工程と、をさらに備える、［Ｃ１］または［Ｃ２］に記載の半導体装置の製造方法。
前記第２層間絶縁膜および前記フィールドプレートの前記被覆部分の一部をエッチングすることによって、前記導電層を露出する第２開口を前記第２層間絶縁膜に形成する工程と、
前記第２開口に充填される第２コンタクトを形成する工程と、をさらに備える、［Ｃ１］または［Ｃ２］に記載の半導体装置の製造方法。
【0154】
［Ｃ４］ 前記層間絶縁膜の形成前、前記絶縁膜上にゲート電極を形成する工程をさらに備える、［Ｂ１］、［Ｂ２］、［Ｃ１］、［Ｃ２］および［Ｃ３］のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【0155】
１Ａ，１Ｂ，１Ｃ，１Ｄ…半導体装置、２…チップ、３…第１主面、４…第２主面、６…第１半導体領域（半導体層）、７…第２半導体領域（半導体基板）、８…デバイス領域、９…トランジスタ領域、１０，１０Ａ…ＦＥＴ構造（トランジスタ構造）、１１…分離領域、２２…ソース領域、１７，１０４…ドレイン領域、２３，１１５…ドリフト領域、２４…チャネル領域、２５…バックゲート領域、３０，３６Ａ…絶縁膜、３１，３１Ａ，１２０…フィールド電極（フィールドプレート）、３２…第１端部、３３，３３Ａ…第２端部、３４，３４Ａ…螺旋部、３６…ゲート絶縁膜、３７…ゲート電極、４１，１３３…層間絶縁膜、４１Ａ，１３３Ａ…第１層間絶縁膜、４１Ｂ，１３３Ｂ…第２層間絶縁膜、４１Ｃ…第３層間絶縁膜、４２…ドレイン配線、４７…ソース配線、５２…バックゲート配線、５５Ｂ…第１バックゲートビア電極（第２コンタクトもしくは第２導電層）、５７，５７Ａ…ゲート配線、５９…第１ゲートビア電極（第１コンタクト）、１０２…半導体基板、１０３…半導体層、１０８…ゲート領域、１０９…ソース／ゲート領域、１１２…ＬＯＣＯＳ膜、１３０…ドレインメタル、１３１…ゲートメタル、２０１…最内周部、２０２…最外周部、Ｃ…導電層（第１導電層）、Ｏ１…第１開口（コンタクトホール）、Ｏ１Ａ…第１開口、Ｏ２…第２開口、ＴＲ２…被覆部分。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図10】