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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179559
(43)【公開日】2024-12-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/06 20060101AFI20241219BHJP
H01L 21/822 20060101ALI20241219BHJP
【ＦＩ】
H01L29/06 301F
H01L29/06 301G
H01L27/04 H
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023098500
(22)【出願日】2023-06-15
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】田中 貴英
【テーマコード（参考）】
5F038
【Ｆターム（参考）】
5F038BH01
5F038BH18
5F038EZ01
5F038EZ02
5F038EZ06
5F038EZ13
5F038EZ20
(57)【要約】
【課題】フィールドプレートを構成要素とする寄生素子の動作を抑制することができる半導体装置を提供する。
【解決手段】第１導電型の基体１と、基体１に設けられ、ハイサイド回路１０２が形成される第２導電型の第１ウェル領域２と、第１ウェル領域２の周囲に環状に設けられ、第１ウェル領域２よりも低不純物濃度の第２導電型の第１耐圧領域８と、第１耐圧領域８の外周側に、第１耐圧領域８に接して環状に設けられた第１導電型の第２耐圧領域３と、第１耐圧領域８の一部を含んで設けられた第１レベルシフト素子２０ａと、第１レベルシフト素子２０ａの周囲を囲むように設けられた第１導電型の第１分離領域６ａと、第１耐圧領域８及び第１分離領域６ａの上方に絶縁膜７１，７２を介して設けられ、第１分離領域６ａとの間の第１距離ｄ１が、第１耐圧領域８との間の第２距離ｄ２よりも大きいフィールドプレート（１０，１１，１２）と、を備える。
【選択図】図４
【解決手段】第１導電型の基体１と、基体１に設けられ、ハイサイド回路１０２が形成される第２導電型の第１ウェル領域２と、第１ウェル領域２の周囲に環状に設けられ、第１ウェル領域２よりも低不純物濃度の第２導電型の第１耐圧領域８と、第１耐圧領域８の外周側に、第１耐圧領域８に接して環状に設けられた第１導電型の第２耐圧領域３と、第１耐圧領域８の一部を含んで設けられた第１レベルシフト素子２０ａと、第１レベルシフト素子２０ａの周囲を囲むように設けられた第１導電型の第１分離領域６ａと、第１耐圧領域８及び第１分離領域６ａの上方に絶縁膜７１，７２を介して設けられ、第１分離領域６ａとの間の第１距離ｄ１が、第１耐圧領域８との間の第２距離ｄ２よりも大きいフィールドプレート（１０，１１，１２）と、を備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１導電型の基体と、
前記基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域の周囲に環状に設けられ、前記第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、
前記第１耐圧領域の外周側に、前記第１耐圧領域に接して環状に設けられた第１導電型の第２耐圧領域と、
前記第１耐圧領域の一部を含んで設けられた第１レベルシフト素子と、
前記第１レベルシフト素子の周囲を囲むように設けられた第１導電型の第１分離領域と、
前記第１耐圧領域及び前記第１分離領域の上方に絶縁膜を介して設けられ、前記第１分離領域との間の第１距離が、前記第１耐圧領域との間の第２距離よりも大きいフィールドプレートと、
を備える半導体装置。
前記基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、
前記第１ウェル領域の周囲に環状に設けられ、前記第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、
前記第１耐圧領域の外周側に、前記第１耐圧領域に接して環状に設けられた第１導電型の第２耐圧領域と、
前記第１耐圧領域の一部を含んで設けられた第１レベルシフト素子と、
前記第１レベルシフト素子の周囲を囲むように設けられた第１導電型の第１分離領域と、
前記第１耐圧領域及び前記第１分離領域の上方に絶縁膜を介して設けられ、前記第１分離領域との間の第１距離が、前記第１耐圧領域との間の第２距離よりも大きいフィールドプレートと、
を備える半導体装置。
【請求項2】
前記フィールドプレートが、前記第１レベルシフト素子の上方を前記第２距離で横断する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記フィールドプレートが、前記第１耐圧領域及び前記第１レベルシフト素子の上方を前記第１距離で横断する
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記第１耐圧領域の他の一部を含んで設けられた第２レベルシフト素子と、
前記第２レベルシフト素子の周囲を囲むように設けられた第１導電型の第２分離領域と、
を更に備え、
前記フィールドプレートが、前記第１耐圧領域、前記第１レベルシフト素子、前記第２分離領域及び前記第２レベルシフト素子の上方を前記第１距離で横断する
請求項１又は２に記載の半導体装置。
前記第２レベルシフト素子の周囲を囲むように設けられた第１導電型の第２分離領域と、
を更に備え、
前記フィールドプレートが、前記第１耐圧領域、前記第１レベルシフト素子、前記第２分離領域及び前記第２レベルシフト素子の上方を前記第１距離で横断する
請求項１又は２に記載の半導体装置。
【請求項5】
前記フィールドプレートが、
前記第１耐圧領域の上方に設けられ、前記第１分離領域の上方で分断された第１層と、
前記第１分離領域の上方に設けられた第２層と、
を備える
請求項１又は２に記載の半導体装置。
前記第１耐圧領域の上方に設けられ、前記第１分離領域の上方で分断された第１層と、
前記第１分離領域の上方に設けられた第２層と、
を備える
請求項１又は２に記載の半導体装置。
【請求項6】
前記第１層が前記第２層に電気的に接続されている
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記第１層がポリシリコンで構成され
前記第２層が金属で構成されている
請求項５に記載の半導体装置。
前記第２層が金属で構成されている
請求項５に記載の半導体装置。
【請求項8】
前記第２層が、前記第１分離領域の上方に局所的に設けられている
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項9】
前記第２層が、更に前記第１耐圧領域の上方に設けられている
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項10】
前記絶縁膜の前記第１分離領域上の厚さが、前記絶縁膜の前記第１耐圧領域上の厚さよりも厚く、
前記フィールドプレートが、蛇行状の断面パターンを有する単層で構成されている
請求項１又は２に記載の半導体装置。
前記フィールドプレートが、蛇行状の断面パターンを有する単層で構成されている
請求項１又は２に記載の半導体装置。
【請求項11】
前記フィールドプレートが、渦巻き状の平面パターンを有する
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項12】
前記渦巻き状の平面パターンの内周側の一端が第１電位に接続され、
前記渦巻き状の平面パターンの外周側の他端が前記第１電位よりも低い第２電位に接続される
請求項１１に記載の半導体装置。
前記渦巻き状の平面パターンの外周側の他端が前記第１電位よりも低い第２電位に接続される
請求項１１に記載の半導体装置。
【請求項13】
前記フィールドプレートが、同心円状の平面パターンを有する
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【請求項14】
前記フィールドプレートの電位が浮遊電位である
請求項１３に記載の半導体装置。
請求項１３に記載の半導体装置。
【請求項15】
前記第１分離領域は、前記第２耐圧領域に端部がそれぞれ接する２本の直線部を含むＵ字状の平面パターンを有する
請求項１又は２に記載の半導体装置。
請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
特許文献１及び２は、高耐圧集積回路（ＨＶＩＣ）において、高耐圧接合終端（ＨＶＪＴ）に高耐圧Ｎ型ＭＯＳＦＥＴ（ＨＶＮＭＯＳ）を一体化して形成すると共に、ＨＶＮＭＯＳをｐ－型スリット領域で囲うことでＨＶＪＴから電気的に分離した構造（「分割リサーフ構造」ともいう。）を開示する。この際、ｐ－型スリット領域をチャネルとし、ｐ－型スリット領域の直上のフィールドプレートをゲートとする寄生ＭＯＳトランジスタ（寄生ＭＯＳ）が構成される。
【0003】
特許文献３は、フィールドプレートをＨＶＪＴ上とＨＶＮＭＯＳ上で分断することで、寄生ＭＯＳが構成されることを回避した構成を開示する。特許文献４は、フィールドプレートの始点をＨＶＮＭＯＳのドレイン電位に接続することで、寄生ＭＯＳの動作を抑制した構成を開示する。
【0004】
特許文献５は、ｐ－型スリット領域上を２層のフィールドプレートで隙間なく覆うことで、表面帯電に強くする構成を開示する。特許文献６は、ｐ－型スリット領域内の一部に濃いｐ型層を形成することで、寄生ＭＯＳの反転層の形成を抑制する構成を開示する。特許文献７は、フィールドプレートの始点をＶＳ電位に接続することで、寄生ＭＯＳの動作を抑制した構成を開示する。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第６７９８３７７号公報
【特許文献2】特許第３９１７２１１号公報
【特許文献3】特許第６００９３４１号公報
【特許文献4】特許第６１３４２１９号公報
【特許文献5】特許第６４１４８６１号公報
【特許文献6】特開２０２１－１１４５２７号公報
【特許文献7】特許第５３２１７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
従来の分割リサーフ構造において、寄生ＭＯＳが動作すると、ＨＶＪＴとＨＶＮＭＯＳの間でリーク電流が流れ、ＨＶＩＣの正常動作が妨げられる。寄生ＭＯＳの動作を抑制する方法には改善の余地がある。
【0007】
上記問題に鑑み、本発明は、フィールドプレートを構成要素とする寄生素子の動作を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明の一態様は、第１導電型の基体と、基体に設けられ、ハイサイド回路が形成される第２導電型の第１ウェル領域と、第１ウェル領域の周囲に環状に設けられ、第１ウェル領域よりも低不純物濃度の第２導電型の第１耐圧領域と、第１耐圧領域の外周側に、第１耐圧領域に接して環状に設けられた第１導電型の第２耐圧領域と、第１耐圧領域の一部を含んで設けられた第１レベルシフト素子と、第１レベルシフト素子の周囲を囲むように設けられた第１導電型の第１分離領域と、第１耐圧領域及び第１分離領域の上方に絶縁膜を介して設けられ、第１分離領域との間の第１距離が、第１耐圧領域との間の第２距離よりも大きいフィールドプレートと、を備える半導体装置であることを要旨とする。
【発明の効果】
【0009】
本発明によれば、フィールドプレートを構成要素とする寄生素子の動作を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0010】
【図1】第１実施形態に係る半導体装置の回路図である。
【図2】第１実施形態に係る半導体装置の平面図である。
【図5】第２実施形態に係る半導体装置の平面図である。
【図7】第３実施形態に係る半導体装置の平面図である。
【図8】第４実施形態に係る半導体装置の平面図である。
【図9】第５実施形態に係る半導体装置の平面図である。
【図10】第６実施形態に係る半導体装置の平面図である。
【図12】第７実施形態に係る半導体装置の断面図である。
【図13】第８実施形態に係る半導体装置の断面図である。
【図14】第９実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して、本発明の第１～第９実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第９実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【0012】
本明細書において、「担体供給領域」とは、電界効果トランジスタ（ＦＥＴ）又は静電誘導トランジスタ（ＳＩＴ）のソース領域、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）のエミッタ領域等の主電流を構成する多数キャリアを供給する半導体領域を意味する。また、ダイオード、静電誘導（ＳＩ）サイリスタ又はゲートターンオフ（ＧＴＯ）サイリスタにおいてはアノード領域が担体供給領域となる。また、「担体受領領域」とは、ＦＥＴ又はＳＩＴのドレイン領域、ＩＧＢＴのコレクタ領域等の主電流を構成する多数キャリアを受領する半導体領域を意味する。ダイオード、ＳＩサイリスタ又はＧＴＯサイリスタにおいてはカソード領域が担体受領領域として機能する。
【0013】
また、本明細書において、上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
【0014】
また、本明細書において、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味する。
【0015】
（第１実施形態）
＜半導体装置の回路＞
第１実施形態に係る半導体装置として、図１に示すように、高耐圧集積回路（ＨＶＩＣ）１００を例示する。ＨＶＩＣ１００は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部２００を駆動する。電力変換部２００は、高電位側スイッチング素子Ｔ３と、低電位側スイッチング素子Ｔ４とを直列に接続してハーフブリッジ回路を構成している。図１では、高電位側スイッチング素子Ｔ３及び低電位側スイッチング素子Ｔ４としてＩＧＢＴを例示するが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の他の電力用スイッチング素子を使用してもよい。
＜半導体装置の回路＞
第１実施形態に係る半導体装置として、図１に示すように、高耐圧集積回路（ＨＶＩＣ）１００を例示する。ＨＶＩＣ１００は、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部２００を駆動する。電力変換部２００は、高電位側スイッチング素子Ｔ３と、低電位側スイッチング素子Ｔ４とを直列に接続してハーフブリッジ回路を構成している。図１では、高電位側スイッチング素子Ｔ３及び低電位側スイッチング素子Ｔ４としてＩＧＢＴを例示するが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の他の電力用スイッチング素子を使用してもよい。
【0016】
高電位側スイッチング素子Ｔ３のコレクタには高電位側のＨＶ電位が接続されている。低電位側スイッチング素子Ｔ４のエミッタには低電位側の接地電位（ＧＮＤ電位）が接続されている。高電位側スイッチング素子Ｔ３のエミッタと低電位側スイッチング素子Ｔ４のコレクタの接続点１０５には、高電位側の電源（高電位側電源）１０４の負極側のＶＳ電位が接続されている。更に、接続点１０５には、モータ等の負荷（不図示）が接続されている。
【0017】
ＨＶＩＣ１００は、外部のマイコン等からの入力信号ＩＮに応じて、高電位側スイッチング素子Ｔ３のゲートをオン・オフして駆動する駆動信号を高電位側スイッチング素子Ｔ３のゲートに印加する。ＨＶＩＣ１００は、低電位側回路（ローサイド回路）１０１及び高電位側回路（ハイサイド回路）１０２を備える。ローサイド回路１０１には、低電位側の電源（低電位側電源）１０３の正極側のＶＣＣ電位と、低電位側電源１０３の負極側のＧＮＤ電位が接続されている。更に、ローサイド回路１０１には、レベルシフト素子（レベルシフタ）Ｔ１，Ｔ２のゲートが接続されている。
【0018】
ローサイド回路１０１は、ＧＮＤ電位を基準電位とし、ＧＮＤ電位よりも高いＶＣＣ電位を電源電位として動作する。ローサイド回路１０１は、外部のマイコン等からの入力信号ＩＮに応じて、ＧＮＤ電位基準のオン・オフ信号を生成し、レベルシフト素子Ｔ１，Ｔ２のゲートへ出力する。
【0019】
レベルシフト素子Ｔ１，Ｔ２は、ローサイド回路１０１とハイサイド回路１０２の間で信号伝達を行う。レベルシフト素子Ｔ１，Ｔ２は、ローサイド回路１０１からのＧＮＤ電位を基準とするオン・オフ信号を、ＶＳ電位を基準とするオン・オフ信号に変換し、変換したオン・オフ信号をハイサイド回路１０２へ出力する。レベルシフト素子Ｔ１，Ｔ２は、例えば高耐圧のｎチャネルＭＯＳＦＥＴで構成されている。
【0020】
レベルシフト素子Ｔ１のソースには、ＧＮＤ電位が接続されている。レベルシフト素子Ｔ１のドレインには、ハイサイド回路１０２及びレベルシフト抵抗Ｒ１の一端が接続されている。レベルシフト抵抗Ｒ１の他端には、高電位側電源１０４の正極側のＶＢ電位が接続されている。レベルシフト素子Ｔ１のドレイン及びレベルシフト抵抗Ｒ１の一端には、ダイオードＤ１のカソードが接続されている。ダイオードＤ１のアノードには、ハイサイド回路１０２及び高電位側電源１０４の負極側のＶＳ電位が接続されている。ダイオードＤ１は、レベルシフト素子Ｔ１のドレイン電位（Ｄｒ電位）の過剰な低下を防止する機能を有する。
【0021】
レベルシフト素子Ｔ２のソースには、ＧＮＤ電位が接続されている。レベルシフト素子Ｔ２のドレインには、ハイサイド回路１０２及びレベルシフト抵抗Ｒ２の一端が接続されている。レベルシフト抵抗Ｒ２の他端には、高電位側電源１０４の正極側のＶＢ電位が接続されている。レベルシフト素子Ｔ２のドレイン及びレベルシフト抵抗Ｒ２の一端には、ダイオードＤ２のカソードが接続されている。ダイオードＤ２のアノードには、ハイサイド回路１０２及び高電位側電源１０４の負極側のＶＳ電位が接続されている。ダイオードＤ２は、レベルシフト素子Ｔ２のドレイン電位（Ｄｒ電位）の過剰な低下を防止する機能を有する。
【0022】
高電位側電源１０４の正極側のＶＢ電位には、耐圧接合終端（ＨＶＪＴ）と呼ばれる高耐圧のダイオードＤ０のカソードが接続されている。ダイオードＤ０のアノードにはＧＮＤ電位が接続されている。
【0023】
ハイサイド回路１０２は、ＶＳ電位を基準電位とし、ＶＳ電位よりも高いＶＢ電位を電源電位として動作する。ハイサイド回路１０２は、レベルシフト素子Ｔ１，Ｔ２からのオン・オフ信号に応じて、ＶＳ電位を基準とする駆動信号を高電位側スイッチング素子Ｔ３のゲートへ出力し、高電位側スイッチング素子Ｔ３のゲートを駆動する。ハイサイド回路１０２は、例えばｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのＣＭＯＳ回路を出力段に備える。
【0024】
ＶＢ電位は、ＨＶＩＣ１００に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、高電位側スイッチング素子Ｔ３と低電位側スイッチング素子Ｔ４とが相補的にオン・オフされることによって、高電位側のＨＶ電位（例えば４００Ｖ～６００Ｖ程度）と低電位側のＧＮＤ電位との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動する。なお、ＶＳ電位はマイナスの電位になる場合もある。
【0025】
＜半導体装置の構造＞
図２は、図１に示したＨＶＩＣ１００に対応する第１実施形態に係る半導体装置の平面レイアウトを示す。ＨＶＩＣ１００は、第１導電型（ｐ－型）の基体（半導体チップ）１を備える。基体１は、例えばシリコン（Ｓｉ）基板で構成されている。なお、基体１は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド等の半導体基板で構成されていてもよい。また、基体１は、ｐ－型の半導体基板と、半導体基板上に設けられたｐ－型のエピタキシャル層とで構成されていてもよい。
図２は、図１に示したＨＶＩＣ１００に対応する第１実施形態に係る半導体装置の平面レイアウトを示す。ＨＶＩＣ１００は、第１導電型（ｐ－型）の基体（半導体チップ）１を備える。基体１は、例えばシリコン（Ｓｉ）基板で構成されている。なお、基体１は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド等の半導体基板で構成されていてもよい。また、基体１は、ｐ－型の半導体基板と、半導体基板上に設けられたｐ－型のエピタキシャル層とで構成されていてもよい。
【0026】
基体１はＧＮＤ電位で固定されてもよい。基体１の上部には、第２導電型（ｎ型）のウェル領域２が設けられている。ウェル領域２は、略矩形の平面パターンを有する。ウェル領域２にはＶＢ電位が印加される。ウェル領域２には、ハイサイド回路（ハイサイド回路領域）１０２が形成されている。図２では、ハイサイド回路１０２に含まれる各種素子の図示を省略している。
【0027】
ウェル領域２の周囲を囲むように、ウェル領域２に接して、ウェル領域２よりも低不純物濃度のｎ－型の耐圧領域８が設けられている。耐圧領域８は、環状であり、外形が略矩形の平面パターンを有する。
【0028】
耐圧領域８の外周を囲むように、耐圧領域８に接して、ｐ型の耐圧領域３が設けられている。耐圧領域３は、環状であり、外形が略矩形の平面パターンを有する。耐圧領域３にはＧＮＤ電位が印加される。耐圧領域３の外周は基体１に囲まれている。
【0029】
ｐ型の耐圧領域３とｎ－型の耐圧領域８のｐｎ接合により、高耐圧接合終端（ＨＶＪＴ）（３，８）が構成されている。ＨＶＪＴ（３，８）は、図１に示した高耐圧のダイオードＤ０に対応する。ＨＶＪＴ（３，８）は、環状であり、外形が略矩形の平面パターンを有する。ＨＶＪＴ（３，８）は、ＨＶＪＴ（３，８）の内周側のハイサイド回路１０２と、ＨＶＪＴ（３，８）の外周側の基体１に形成されるローサイド回路（ローサイド回路領域）１０１とを電気的に分離する。ＨＶＪＴ（３，８）により、ハイサイド回路１０２の電位がローサイド回路１０１の電位より数百Ｖ高くなった場合でも、正常に動作するようになっている。
【0030】
【0031】
図２に示すように、ＨＶＪＴ（３，８）の一部には、レベルシフト素子２０ａが一体的に形成されている。レベルシフト素子２０ａは、耐圧領域８の一部を含んで設けられている。レベルシフト素子２０ａは、図１に示したレベルシフト素子Ｔ１に対応する。なお、図２では、図１に示したレベルシフト素子Ｔ２に対応するレベルシフト素子の図示を省略している。
【0032】
レベルシフト素子２０ａは、高耐圧のｎチャネルＭＯＳＦＥＴ（ＨＶＮＭＯＳ）で構成されている。レベルシフト素子２０ａは、ｎ＋型の担体供給領域（ソース領域）２１ａ、ゲート電極２２ａ及びｎ＋型の担体受領領域（ドレイン領域）２３ａを備える。ソース領域２１ａ、ゲート電極２２ａ及びドレイン領域２３ａは、互いに平行に延伸する直線状の平面パターンを有する。ソース領域２１ａとドレイン領域２３ａに挟まれる耐圧領域８の一部が、レベルシフト素子２０ａのドリフト領域を構成する。
【0033】
レベルシフト素子２０ａの周囲を囲むように、ｐ－型の分離領域（スリット領域）６ａが設けられている。分離領域６ａは、ハイサイド回路１０２側に底部を有し、ローサイド回路１０１側に開口部を有する略Ｕ字状の平面パターンを有する。分離領域６ａの略Ｕ字状の底部に接続された一対（２本）の直線部のそれぞれの端部は、耐圧領域３に接している。即ち、第１実施形態に係る半導体装置は、レベルシフト素子２０ａを分離領域６ａで囲うことでＨＶＪＴ（３，８）から電気的に分離した構造（分割リサーフ構造）を有する。
【0034】
ＨＶＪＴ（３，８）及びレベルシフト素子２０ａの上方には、フィールドプレート（１０，１１，１２）が設けられている。フィールドプレート（１０，１１，１２）は、ＨＶＩＣ内にかかる高電圧を微小な電流で均一な電位分布とする機能を有する。第１実施形態に係る半導体装置では、フィールドプレート（１０，１１，１２）が抵抗性フィールドプレート（ＲＦＰ）構造（抵抗素子）を有する場合を例示する。
【0035】
フィールドプレート（１０，１１，１２）は、渦巻き状（スパイラル状）の平面パターンを有する。フィールドプレート（１０，１１，１２）の渦巻きが伸びる方向に直交する方向のフィールドプレート（１０，１１，１２）の幅は、例えば１μｍ程度である。フィールドプレート（１０，１１，１２）の渦巻きが伸びる方向に直交する方向のフィールドプレート（１０，１１，１２）が隣り合う渦巻き線の間隔は、例えば１μｍ程度である。
【0036】
図１では、フィールドプレート（１０，１１，１２）が５周程度に巻かれた場合を例示するが、フィールドプレート（１０，１１，１２）の渦巻き線の本数（巻き数）は特に限定されない。フィールドプレート（１０，１１，１２）の巻き数は、フィールドプレート（１０，１１，１２）の渦巻きが伸びる方向に直交する方向の耐圧領域８の幅等に応じて適宜設定可能である。
【0037】
フィールドプレート（１０，１１，１２）の内周側の端部１０ａには、高電位側の第１電位として、例えばＶＢ電位が接続されている。第１電位としては、ＶＳ電位であってもよく、或いはレベルシフト素子２０ａのドレイン電位であってもよい。レベルシフト素子２０ａのドレイン電位は、ＶＢ電位とＶＳ電位の間の電位となる。
【0038】
フィールドプレート（１０，１１，１２）の外周側の端部１０ｂには、第１電位よりも低い低電位側の第２電位として、例えば接地電位（ＧＮＤ電位）が接続される。第２電位としては、ＧＮＤ電位とは異なる電位であってもよい。
【0039】
図２のレベルシフト素子２０ａを通過するＡ－Ａ´線で切断した断面を図３に示す。図３に示すように、ｐ－型の基体１の上部には、ｎ型のウェル領域２が設けられている。ウェル領域２は、ｎ型不純物がイオン注入された拡散層で構成されている。ウェル領域２にはハイサイド回路１０２が形成されている。
【0040】
基体１の上部には、ウェル領域２に接して、ｎ－型の耐圧領域８が設けられている。耐圧領域８は、ｎ型不純物がイオン注入された拡散層で構成されている。耐圧領域８の深さはウェル領域２の深さよりも浅い。基体１の上部には、耐圧領域８を深さ方向に貫通し、基体１に達するようにｐ－型の分離領域６ａが設けられている。分離領域６ａは、ｐ型不純物がイオン注入された拡散層で構成されている。分離領域６ａの深さは耐圧領域８の深さよりも深い。
【0041】
図３に示すように、レベルシフト素子２０ａは、ｐ－型の分離領域６ａによりｎ型のウェル領域２から分離されている。ｐ－型の分離領域６ａによりｎ型のウェル領域２から分離された耐圧領域８の一部が、レベルシフト素子２０ａのドリフト領域を構成する。レベルシフト素子２０ａのドリフト領域を構成する耐圧領域８の上部には、ｎ＋型のドレイン領域２３ａが設けられている。ドレイン領域２３ａは、ｎ型不純物がイオン注入された拡散層で構成されている。ドレイン領域２３ａの上面側には絶縁膜７１及び絶縁膜７２が設けられている。ドレイン領域２３ａには、絶縁膜７１及び絶縁膜７２の開口部（コンタクトホール）に設けられた金属等からなるビア３２ａを介してドレイン電極３２が接続されている。ドレイン電極３２は、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等を主成分とする金属で構成されていてもよい。
【0042】
絶縁膜７１としては、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はこれらの複合膜が使用可能である。絶縁膜７１としては、テトラエトキシシラン（ＴＥＯＳ）等の有機ケイ素系化合物のガスを用いた化学気相成長（ＣＶＤ）法等による絶縁膜等であってもよい。
【0043】
絶縁膜７２としては、「ＮＳＧ膜」と称される不純物を含まないシリコン酸化膜（ＳｉＯ２膜）、燐を添加したシリコン酸化膜（ＰＳＧ膜）、ホウ素を添加したシリコン酸化膜（ＢＳＧ膜）等が使用可能である。更に、燐及びホウ素を添加したシリコン酸化膜（ＢＰＳＧ膜）又はシリコン窒化膜（Ｓｉ３Ｎ４膜）の単層膜又はこれらのうちの複数種を選択して組み合わせた複合膜等も絶縁膜７２として採用可能である。
【0044】
基体１の上部には、ウェル領域２の反対側で耐圧領域８に接して、ｐ型の耐圧領域３が設けられている。耐圧領域３は、ｐ型不純物がイオン注入された拡散層で構成されている。レベルシフト素子２０ａのドリフト領域を構成する耐圧領域８に接する耐圧領域３の一部が、レベルシフト素子２０ａのベース領域として機能する。
【0045】
レベルシフト素子２０ａのベース領域として機能する耐圧領域３の上部には、ｎ＋型のソース領域２１ａが設けられている。ソース領域２１ａは、ｎ型不純物がイオン注入された拡散層で構成されている。レベルシフト素子２０ａのベース領域として機能する耐圧領域３の上部には、ソース領域２１ａに接して、耐圧領域３よりも高不純物濃度のｐ＋型のコンタクト領域４が設けられている。コンタクト領域４は、ｐ型不純物がイオン注入された拡散層で構成されている。
【0046】
ソース領域２１ａ及びコンタクト領域４には、絶縁膜７１及び絶縁膜７２の開口部（コンタクトホール）に設けられた金属等からなるビア３１ａを介して、ソース電極３１が接続されている。ソース電極３１は、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等を主成分とする金属で構成されていてもよい。
【0047】
ソース領域２１ａと耐圧領域８に挟まれた耐圧領域３の上面側には、ゲート絶縁膜２５を介してゲート電極２２ａが設けられている。ゲート絶縁膜２５としては、シリコン酸化膜（ＳｉＯ２膜）、酸窒化珪素（ＳｉＯＮ）膜、ストロンチウム酸化物（ＳｒＯ）膜、窒化珪素（Ｓｉ３Ｎ４）膜、アルミニウム酸化物（Ａｌ２Ｏ３）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ２Ｏ３）膜、ハフニウム酸化物（ＨｆＯ２）膜、ジルコニウム酸化物（ＺｒＯ２）膜、タンタル酸化物（Ｔａ２Ｏ５）膜、ビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が採用可能である。ゲート電極２２ａの材料としては、例えばｐ型不純物又はｎ型不純物を高不純物濃度に添加したポリシリコン層（ドープドポリシリコン層）や、チタン（Ｔｉ）、タングステン（Ｗ）又はニッケル（Ｎｉ）等の高融点金属が使用可能である。
【0048】
図２のＡ－Ａ´線に直交し、レベルシフト素子２０ａ及びフィールドプレート（１０，１１，１２）の１本の渦巻き線の一部を通過するＢ－Ｂ´線で切断した断面を図４に示す。図４に示すように、フィールドプレート（１０，１１，１２）は、第１層（下層）１０と、第１層１０よりも上方（上側）に設けられた第２層（上層）１１，１２とを有する。
【0049】
図２に示すように、第１層１０は、フィールドプレート（１０，１１，１２）の大部分を構成しており、分離領域６ａの上方を通過する部分を除いた部分に設けられている。図３及び図４に示すように、第１層１０は、絶縁膜７１の上面側に設けられている。図４に示すように、第１層１０は、耐圧領域８の上方に設けられている。第１層１０は、レベルシフト素子２０ａの上方を横断する。第１層１０は、レベルシフト素子２０ａを挟む分離領域６ａの上方で分断されている。第１層１０の分断された距離（間隔）ｄ３は、分離領域６ａの幅ｗ１よりも大きい。第１層１０は、少なくとも分離領域６ａの上方には設けられていない。
【0050】
第１層１０は、例えば高抵抗のポリシリコン等の抵抗性薄膜で構成されている。第１層１０を構成するポリシリコンには、ｐ型不純物又はｎ型不純物が例えば１×１０１７ｃｍ－３以上、１×１０２０ｃｍ－３以下程度で添加されている。第１層１０を構成するポリシリコンのシート抵抗値は、例えば２ｋΩ／ｓｑ程度である。なお、第１層１０は、抵抗性薄膜の代わりに、アルミニウム（Ａｌ）又は銅（Ｃｕ）等を主成分とする金属膜で構成されていてもよい。
【0051】
図２に示すように、第２層１１，１２は、フィールドプレート（１０，１１，１２）の各渦巻き線において、分離領域６ａの上方に選択的（局所的）に設けられている。図２では、フィールドプレート（１０，１１，１２）の渦巻きが伸びる方向に直交する方向の第２層１１，１２の幅が、第１層１０の幅と略同一である場合を例示する。第２層１１，１２の幅は、第１層１０の幅よりも広くてもよく、或いは第１層１０の幅の幅よりも狭くてもよい。
【0052】
図４に示すように、第２層１１，１２は、絶縁膜７２の上面側に設けられている。なお、第２層１１，１２は、絶縁膜７２よりも上方の絶縁膜（不図示）の上面側に設けられていてもよい。第２層１１，１２は、少なくとも分離領域６ａの上方に設けられている。図４では、第２層１１，１２の厚さが第１層１０の厚さと略同一である場合を例示する。第２層１１，１２の厚さは、第１層１０の厚さよりも厚くてもよく、或いは第１層１０の厚さよりも薄くてもよい。
【0053】
第２層１１，１２の上面側には、図示しないが第２層１１，１２を覆うように絶縁膜が設けられてよい。この絶縁膜は、前記した絶縁膜７２を形成する材料と同様の材料で構成できる。さらに、この絶縁膜は、絶縁膜７２の上面側を覆うように形成してもよい。
【0054】
第２層１１，１２は、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）等を主成分とする金属で構成されている。第２層１１，１２は、ソース電極３１及びドレイン電極３２と同一材料で構成されていてもよく、その場合、ソース電極３１及びドレイン電極３２を形成する工程と同一工程で形成可能である。第２層１１，１２は、ソース電極３１及びドレイン電極３２とは異なる材料で構成されていてもよい。なお、第２層１１，１２は、第１層１０と同様に、ポリシリコンで構成されていてもよい。第２層１１，１２は、第１層１０と同一材料で構成されていてもよく、第１層１０とは異なる材料で構成されていてもよい。
【0055】
図４に示すように、第２層１１の一端及び他端は、第１層１０の分断された端部と重なるように設けられている。第２層１１の一端及び他端は、絶縁膜７２の開口部（コンタクトホール）に設けられた金属等からなるビア１１ａ，１１ｂを介して、互いに分断された第１層１０に電気的に接続されている。第２層１２の一端及び他端は、絶縁膜７２の開口部（コンタクトホール）に設けられた金属等からなるビア１２ａ，１２ｂを介して、互いに分断された第１層１０に電気的に接続されている。即ち、第１層１０及び第２層１１，１２は直列接続されている。
【0056】
図４に示すように、第２層１１，１２と分離領域６ａの間の距離ｄ１は、絶縁膜７１の厚さと絶縁膜７２の厚さの合計値に相当する。第１層１０と耐圧領域８の距離ｄ２は、絶縁膜７１の厚さに相当する。よって、第２層１１，１２と分離領域６ａの間の距離ｄ１は、第１層１０と耐圧領域８の距離ｄ２よりも大きい。
【0057】
ここで、図４に示すように、ｐ－型の分離領域６ａをチャネル（チャネル形成領域）とし、分離領域６ａに挟まれるレベルシフト素子２０ａのドリフト領域を構成する耐圧領域８をソースとし、分離領域６ａのソースとなる耐圧領域８とは反対側に位置する耐圧領域８をドレインとし、フィールドプレート（１０，１１，１２）の分離領域６ａの直上に位置する部分をゲートとする寄生ｎ型ＭＯＳＦＥＴが構成される。
【0058】
第１実施形態に係る半導体装置によれば、第２層１１，１２と分離領域６ａの間の距離ｄ１を、第１層１０と耐圧領域８の間の距離ｄ２よりも大きくする。これにより、例えば分離領域６ａ及び耐圧領域８との間の距離が一定のフィールドプレートを用いた場合と比較して、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができるので、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。例えば、ノイズによって瞬間的にフィールドプレート（１０，１１，１２）と分離領域６ａの間の電圧（寄生ｎ型ＭＯＳＦＥＴのゲート電圧）がバイアスされるような場合でも効果を発揮することができる。また、第２層１１，１２と分離領域６ａの間の距離ｄ１を大きくするほど、寄生ＭＯＳのゲート閾値電圧を高めることができ、寄生ＭＯＳの動作の抑制効果を大きくすることができる。
【0059】
また、図１に示すように、平面視において、フィールドプレート（１０，１１，１２）は、分離領域６ａ及び耐圧領域８の間の距離が一定のフィールドプレートを用いた場合と同様の領域を覆うことができるため、表面帯電に対する耐性を維持することができる。
【0060】
また、第１層１０をポリシリコンで構成し、第２層１１，１２を金属で構成する場合でも、分離領域６ａを含む領域の上方だけ局所的に第２層１１，１２を設けるため、フィールドプレート（１０，１１，１２）の消費電流を小さく保つことができる。よって、フィールドプレート（１０，１１，１２）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0061】
（第２実施形態）
図５は、第２実施形態に係る半導体装置の平面図であり、図６は、図５のＢ－Ｂ´線で切断した断面図である。図５及び図６に示すように、第２実施形態に係る半導体装置は、ＨＶＪＴ（３，８）及びレベルシフト素子２０ａの上方に設けられるフィールドプレート（１０，１１）の第２層１１が、分離領域６ａ及びレベルシフト素子２０ａの上方を横断するように設けられている点が、第１実施形態に係る半導体装置と異なる。
図５は、第２実施形態に係る半導体装置の平面図であり、図６は、図５のＢ－Ｂ´線で切断した断面図である。図５及び図６に示すように、第２実施形態に係る半導体装置は、ＨＶＪＴ（３，８）及びレベルシフト素子２０ａの上方に設けられるフィールドプレート（１０，１１）の第２層１１が、分離領域６ａ及びレベルシフト素子２０ａの上方を横断するように設けられている点が、第１実施形態に係る半導体装置と異なる。
【0062】
図５及び図６に示すように、フィールドプレート（１０，１１）は、第１層１０と、第１層１０よりも上方に設けられた第２層１１とを有する。図６に示すように、第１層１０は、分離領域６ａの上方と、分離領域６ａに挟まれ、レベルシフト素子２０ａのドリフト領域を構成する耐圧領域８の上方の位置で分断されている。第１層１０は、分離領域６ａの上方と、レベルシフト素子２０ａのドリフト領域を構成する耐圧領域８の上方には設けられていない。
【0063】
第２層１１は、分離領域６ａの上方から、レベルシフト素子２０ａのドリフト領域を構成する耐圧領域８の上方に亘って選択的（局所的）に設けられている。第２層１１の一端及び他端は、絶縁膜７２の開口部（コンタクトホール）に設けられた金属等からなるビア１１ａ，１１ｂを介して、互いに分断された第１層１０に電気的に接続されている。
【0064】
分離領域６ａ及びレベルシフト素子２０ａと第２層１１の間の距離ｄ１が、レベルシフト素子２０ａ以外の耐圧領域８と第１層１０の間の距離ｄ２よりも大きい。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0065】
第２実施形態に係る半導体装置によれば、第２層１１と分離領域６ａの間の距離ｄ１を、第１層１０とレベルシフト素子２０ａ以外の耐圧領域８の間の距離ｄ２よりも大きくする。これにより、分離領域６ａ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート（１０，１１，１２）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0066】
更に、フィールドプレート（１０，１１，１２）の第１層１０をポリシリコンで構成した場合、第１層１０は高電位側から低電位側に向かって徐々に電圧降下する。これに対して、第２層１１を金属で構成し、第２層１１を分離領域６ａ及びレベルシフト素子２０ａの上方を横断するように設けることにより、第２層１１を設けた部分のフィールドプレート（１０，１１，１２）の電位が同電位に保たれるため、第２層１１がレベルシフト素子２０ａを横断する方向において、レベルシフト素子２０ａの全体に亘って電位をより均一に保つことができる。
【0067】
（第３実施形態）
第３実施形態に係る半導体装置は、図７に示すように、ＨＶＪＴ（３，８）の一部に複数（２つ）のレベルシフト素子２０ａ，２０ｂが一体的に形成されている点が、第１実施形態に係る半導体装置と異なる。レベルシフト素子２０ａ，２０ｂは、ＨＶＪＴ（３，８）の平面パターンがなす矩形の一辺側に互いに隣り合って設けられている。なお、レベルシフト素子２０ａ，２０ｂの配置位置はこれに限定されない。例えば、レベルシフト素子２０ａ，２０ｂは、ＨＶＪＴ（３，８）の平面パターンがなす矩形の対向する辺にそれぞれ設けられていてもよい。
第３実施形態に係る半導体装置は、図７に示すように、ＨＶＪＴ（３，８）の一部に複数（２つ）のレベルシフト素子２０ａ，２０ｂが一体的に形成されている点が、第１実施形態に係る半導体装置と異なる。レベルシフト素子２０ａ，２０ｂは、ＨＶＪＴ（３，８）の平面パターンがなす矩形の一辺側に互いに隣り合って設けられている。なお、レベルシフト素子２０ａ，２０ｂの配置位置はこれに限定されない。例えば、レベルシフト素子２０ａ，２０ｂは、ＨＶＪＴ（３，８）の平面パターンがなす矩形の対向する辺にそれぞれ設けられていてもよい。
【0068】
レベルシフト素子２０ｂは、レベルシフト素子２０ａと同様の構成を有する。レベルシフト素子２０ｂは、ｎ＋型のソース領域２１ｂ、ゲート電極２２ｂ及びｎ＋型のドレイン領域２３ｂを備える。ソース領域２１ｂ、ゲート電極２２ｂ及びドレイン領域２３ｂは、互いに平行に延伸する直線状の平面パターンを有する。ソース領域２１ｂとドレイン領域２３ｂに挟まれる耐圧領域８の一部が、レベルシフト素子２０ｂのドリフト領域を構成する。
【0069】
レベルシフト素子２０ｂを囲むようにｐ－型の分離領域６ｂが設けられている。分離領域６ｂは、レベルシフト素子２０ｂをウェル領域２から電気的に分離する。
【0070】
ＨＶＪＴ（３，８）及びレベルシフト素子２０ａ，２０ｂの上方には、フィールドプレート（１０，１１，１２）が設けられている。フィールドプレート（１０，１１，１２）は、第１層１０と、第１層１０よりも上方の第２層１１，１２を有する。第２層１１が、分離領域６ａ及びレベルシフト素子２０ａの上方を横断するように設けられている。第２層１２が、分離領域６ｂ及びレベルシフト素子２０ｂの上方を横断するように設けられている。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0071】
第３実施形態に係る半導体装置によれば、第２層１１と分離領域６ａの間の距離及び第２層１２と分離領域６ｂの間の距離を、第１層１０とレベルシフト素子２０ａ，２０ｂ以外の耐圧領域８の間の距離よりも大きくする。これにより、分離領域６ａ，６ｂ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート（１０，１１，１２）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0072】
更に、フィールドプレート（１０，１１，１２）の第１層１０をポリシリコンで構成した場合、第１層１０は高電位側から低電位側に向かって徐々に電圧降下する。これに対して、第２層１１，１２を金属で構成し、第２層１１，１２を分離領域６ａ，６ｂ及びレベルシフト素子２０ａ，２０ｂの上方をそれぞれ横断するように設けることにより、第２層１１，１２を設けた部分のフィールドプレート（１０，１１，１２）の電位が同電位に保たれるため、第２層１１，１２がレベルシフト素子２０ａ，２０ｂを横断する方向において、レベルシフト素子２０ａ，２０ｂのそれぞれの全体に亘って電位をより均一に保つことができる。
【0073】
（第４実施形態）
第４実施形態に係る半導体装置は、図８に示すように、ＨＶＪＴ（３，８）の一部に複数（２つ）のレベルシフト素子２０ａ，２０ｂが一体的に形成されている点は、図７に示した第３実施形態に係る半導体装置と共通する。しかし、第４実施形態に係る半導体装置は、図８に示すように、フィールドプレート（１０，１１）の第２層１１が、複数のレベルシフト素子２０ａ，２０ｂと、複数のレベルシフト素子２０ａ，２０ｂをそれぞれ囲む複数の分離領域６ａ，６ｂの上方に亘って連続的に横断するように設けられている点が、図７に示した第３実施形態に係る半導体装置と異なる。
第４実施形態に係る半導体装置は、図８に示すように、ＨＶＪＴ（３，８）の一部に複数（２つ）のレベルシフト素子２０ａ，２０ｂが一体的に形成されている点は、図７に示した第３実施形態に係る半導体装置と共通する。しかし、第４実施形態に係る半導体装置は、図８に示すように、フィールドプレート（１０，１１）の第２層１１が、複数のレベルシフト素子２０ａ，２０ｂと、複数のレベルシフト素子２０ａ，２０ｂをそれぞれ囲む複数の分離領域６ａ，６ｂの上方に亘って連続的に横断するように設けられている点が、図７に示した第３実施形態に係る半導体装置と異なる。
【0074】
ＨＶＪＴ（３，８）及びレベルシフト素子２０ａ，２０ｂの上方には、フィールドプレート（１０，１１）が設けられている。フィールドプレート（１０，１１）は、第１層１０と、第１層１０よりも上方の第２層１１を有する。第２層１１が、分離領域６ａ，６ｂ及びレベルシフト素子２０ａ，２０ｂの上方を横断するように設けられている。第４実施形態に係る半導体装置の他の構成は、第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0075】
第４実施形態に係る半導体装置によれば、第２層１１と分離領域６ａ，６ｂの間の距離を、第１層１０とレベルシフト素子２０ａ，２０ｂ以外の耐圧領域８の間の距離よりも大きくする。これにより、分離領域６ａ，６ｂ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート（１０，１１）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0076】
更に、フィールドプレート（１０，１１）の第１層１０をポリシリコンで構成した場合、第１層１０は高電位側から低電位側に向かって徐々に電圧降下する。これに対して、第２層１１を金属で構成し、第２層１１を分離領域６ａ，６ｂ及びレベルシフト素子２０ａ，２０ｂの上方を連続して横断するように設けることにより、第２層１１がレベルシフト素子２０ａ，２０ｂを横断する方向において、レベルシフト素子２０ａ，２０ｂを略同一の電位に保つことができる。
【0077】
（第５実施形態）
第５実施形態に係る半導体装置は、図９に示すように、複数のレベルシフト素子２０ａ，２０ｂと、複数のレベルシフト素子２０ａ，２０ｂをそれぞれ囲む複数の分離領域６ａ，６ｂとを有する点は、図８に示した第４実施形態に係る半導体装置と共通する。しかし、第５実施形態に係る半導体装置は、図９に示すように、フィールドプレート（１０，１１，１２，１３）の第２層１１，１２，１３が、複数のレベルシフト素子２０ａ，２０ｂを横断せずに、複数の分離領域６ａ，６ｂの上方に局所的に設けられている点が、図８に示した第４実施形態に係る半導体装置と異なる。
第５実施形態に係る半導体装置は、図９に示すように、複数のレベルシフト素子２０ａ，２０ｂと、複数のレベルシフト素子２０ａ，２０ｂをそれぞれ囲む複数の分離領域６ａ，６ｂとを有する点は、図８に示した第４実施形態に係る半導体装置と共通する。しかし、第５実施形態に係る半導体装置は、図９に示すように、フィールドプレート（１０，１１，１２，１３）の第２層１１，１２，１３が、複数のレベルシフト素子２０ａ，２０ｂを横断せずに、複数の分離領域６ａ，６ｂの上方に局所的に設けられている点が、図８に示した第４実施形態に係る半導体装置と異なる。
【0078】
ＨＶＪＴ（３，８）及びレベルシフト素子２０ａ，２０ｂの上方には、フィールドプレート（１０，１１，１２，１３）が設けられている。フィールドプレート（１０，１１，１２，１３）は、第１層１０と、第１層１０よりも上方の第２層１１，１２，１３を有する。第２層１１は、分離領域６ａの平面パターンがなす一対の直線部の一方を横断するように設けられている。第２層１２は、分離領域６ａの平面パターンがなす一対の直線部の他方、分離領域６ａと分離領域６ｂの間の耐圧領域８、及び分離領域６ｂの平面パターンがなす一対の直線部の一方を横断するように設けられている。第２層１３は、分離領域６ｂの平面パターンがなす一対の直線部の他方を横断するように設けられている。第５実施形態に係る半導体装置の他の構成は、第４実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0079】
第５実施形態に係る半導体装置によれば、第２層１１，１２，１３と分離領域６ａ，６ｂの間の距離を、第１層１０と、レベルシフト素子２０ａ，２０ｂ以外の耐圧領域８の間の距離よりも大きくする。これにより、分離領域６ａ，６ｂ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート（１０，１１，１２，１３）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0080】
（第６実施形態）
図１０は、第６実施形態に係る半導体装置の平面図である。図１０のＡ－Ａ´線で切断した断面は図３と同様であり、図１０のＢ－Ｂ´線で切断した断面を図１１に示す。図３、図１０及び図１１に示すように、第６実施形態に係る半導体装置は、フィールドプレート（１０，１１）が容量性フィールドプレート構造（「多重フローティングフィールドプレート（ＭＦＦＰ）構造」ともいう）である点が、第１実施形態に係る半導体装置と異なる。
図１０は、第６実施形態に係る半導体装置の平面図である。図１０のＡ－Ａ´線で切断した断面は図３と同様であり、図１０のＢ－Ｂ´線で切断した断面を図１１に示す。図３、図１０及び図１１に示すように、第６実施形態に係る半導体装置は、フィールドプレート（１０，１１）が容量性フィールドプレート構造（「多重フローティングフィールドプレート（ＭＦＦＰ）構造」ともいう）である点が、第１実施形態に係る半導体装置と異なる。
【0081】
図１１に示すように、フィールドプレート（１０，１１）は、第１層１０と、第１層１０よりも上方の第２層１１を有する。第２層１１は、図１０に示すように、多重の環状且つ同心円状の平面パターンを有する。第１層１０は、図１０では第２層１１の下方に隠れているが、第２層１１に沿って、多重の略環状且つ略同心円状の平面パターンを有する。
【0082】
図１１に示すように、第１層１０は、耐圧領域８の上方に設けられているが、分離領域６ａの上方だけ選択的（局所的）に分断されている。第２層１１は、耐圧領域８及び分離領域６ａの上方に設けられている。第１層１０及び第２層１１の電位はそれぞれ浮遊電位（フローティング電位）である。第１層１０及び第２層１１を互いに接続するビアは設けられておらず、第１層１０及び第２層１１は、互いに電気的に分離されている。第１層１０及び第２層１１は、絶縁膜７２を介して容量結合している。
【0083】
第１層１０及び第２層１１は、例えばポリシリコン又は金属で構成されている。第１層１０及び第２層１１は、互いに同一材料で構成されていてもよく、或いは異なる材料で構成されていてもよい。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0084】
第６実施形態に係る半導体装置によれば、フィールドプレート（１０，１１）が容量性フィールドプレート構造である場合において、分離領域６ａと第２層１１の間の距離ｄ１を、耐圧領域８と第１層１０の間の距離ｄ２よりも大きくする。これにより、分離領域６ａ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート（１０，１１）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0085】
（第７実施形態）
第７実施形態に係る半導体装置は、図１２に示すように、分離領域６ａの上面に位置する絶縁膜７１の厚さｄ４が、耐圧領域８の上面に位置する絶縁膜７１の厚さｄ５よりも厚い点が、図４に示した第１実施形態に係る半導体装置と異なる。
第７実施形態に係る半導体装置は、図１２に示すように、分離領域６ａの上面に位置する絶縁膜７１の厚さｄ４が、耐圧領域８の上面に位置する絶縁膜７１の厚さｄ５よりも厚い点が、図４に示した第１実施形態に係る半導体装置と異なる。
【0086】
絶縁膜７１の上面側にはフィールドプレート１０が、絶縁膜７１の厚さｄ４，ｄ５に応じて蛇行状の断面パターンを有して設けられている。フィールドプレート１０は単層で構成されている。フィールドプレート１０は、例えばポリシリコン又は金属で構成されている。フィールドプレート１０は、例えば、渦巻き状の平面パターンを有する抵抗性フィールドプレート構造であってもよく、或いは、同心円状の平面パターンを有する容量性フィールドプレート構造であってもよい。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0087】
第７実施形態に係る半導体装置によれば、分離領域６ａとフィールドプレート１０の間の距離ｄ４を、耐圧領域８とフィールドプレート１０の間の距離ｄ５よりも大きくする。これにより、分離領域６ａ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート１０の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0088】
（第８実施形態）
第８実施形態に係る半導体装置は、図１３に示すように、基体１が、ｐ－型の半導体基板１ａと、半導体基板１ａ上に設けられたｐ－型のエピタキシャル層１ｂとで構成されている点が、図３に示した第１実施形態に係る半導体装置と異なる。更に、第８実施形態に係る半導体装置は、ウェル領域２の下面に接して、ウェル領域２よりも高不純物濃度のｎ＋型の埋込層９が設けられている点が、図３に示した第１実施形態に係る半導体装置と異なる。
第８実施形態に係る半導体装置は、図１３に示すように、基体１が、ｐ－型の半導体基板１ａと、半導体基板１ａ上に設けられたｐ－型のエピタキシャル層１ｂとで構成されている点が、図３に示した第１実施形態に係る半導体装置と異なる。更に、第８実施形態に係る半導体装置は、ウェル領域２の下面に接して、ウェル領域２よりも高不純物濃度のｎ＋型の埋込層９が設けられている点が、図３に示した第１実施形態に係る半導体装置と異なる。
【0089】
第８実施形態に係る半導体装置のフィールドプレートは、第１実施形態に係る半導体装置のフィールドプレート（１０，１１，１２）と実質的に同様である。第８実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0090】
第８実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、図４に示すように、分離領域６ａとフィールドプレート１０の間の距離ｄ１を、耐圧領域８とフィールドプレート１０の間の距離ｄ２よりも大きくする。これにより、分離領域６ａ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート（１０，１１，１２）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0091】
（第９実施形態）
第９実施形態に係る半導体装置は、図１４に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板で構成されている点が、図３に示した第１実施形態に係る半導体装置と異なる。第９実施形態に係る半導体装置は、ｎ－型又はｐ－型の支持基板４００を備える。支持基板４００の上面側には酸化膜等の絶縁膜４０１が設けられている。絶縁膜４０１の上面側にはｐ－型の基体１が設けられている。
第９実施形態に係る半導体装置は、図１４に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板で構成されている点が、図３に示した第１実施形態に係る半導体装置と異なる。第９実施形態に係る半導体装置は、ｎ－型又はｐ－型の支持基板４００を備える。支持基板４００の上面側には酸化膜等の絶縁膜４０１が設けられている。絶縁膜４０１の上面側にはｐ－型の基体１が設けられている。
【0092】
第９実施形態に係る半導体装置のフィールドプレートは、第１実施形態に係る半導体装置のフィールドプレート（１０，１１，１２）と実質的に同様である。第９実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
【0093】
第９実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、図４に示すように、分離領域６ａとフィールドプレート１０の間の距離ｄ１を、耐圧領域８とフィールドプレート１０の間の距離ｄ２よりも大きくする。これにより、分離領域６ａ及び耐圧領域８との距離が一定のフィールドプレートを用いる場合と比較して、フィールドプレート（１０，１１，１２）の基本的な特性を大幅に変更せずに、寄生ｎ型ＭＯＳＦＥＴのゲート閾値電圧を高めることができ、寄生ｎ型ＭＯＳＦＥＴの動作を抑制することができる。
【0094】
（その他の実施形態）
上記のように、本発明は第１～第９実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
上記のように、本発明は第１～第９実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【0095】
例えば、第１実施形態に係る半導体装置として、１チップに１相分のハイサイド回路１０２を有する構成を例示したが、これに限定されず、１チップに複数相分（例えば３相分）のハイサイド回路を有する構成であってもよい。第２～第８実施形態に係る半導体装置でも同様である。
【0096】
また、第１実施形態に係る半導体装置において、フィールドプレート（１０，１１，１２）の渦巻きが伸びる方向に直交する方向のすべての渦巻き線において、分離領域６ａの上方で第１層１０が分断され、且つ第２層１１，１２が設けられた場合を例示したが、必ずしもすべての渦巻き線に適用しなくてもよい。例えば、フィールドプレート（１０，１１，１２）の渦巻きが伸びる方向に直交する方向の渦巻き線のうち、高電位側である内周側の一部を、分離領域６ａの上方で第１層１０が分断され、且つ第２層１１，１２が設けられた構造とすると共に、低電位側である外周側の一部を、分離領域６ａの上方で第１層１０が分断されずに設けられ、且つ第２層１１，１２が設けられない構造としてもよい。第２～第８実施形態に係る半導体装置でも同様である。
【0097】
また、第１～第９実施形態に係る半導体装置がＨＶＩＣである場合を例示したが、ＨＶＩＣ以外の半導体装置にも適用可能である。
【0098】
また、第１～第９実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【0099】
１…基体（半導体チップ）
１ａ…半導体基板
１ｂ…エピタキシャル層
２…ウェル領域
３…耐圧領域
４…コンタクト領域
６ａ，６ｂ…分離領域（スリット領域）
８…耐圧領域
９…埋込層
１０…フィールドプレート（第１層）
１０ａ，１０ｂ…端部
１１～１３…第２層
１１ａ，１１ｂ，１２ａ，１２ｂ…ビア
２０ａ，２０ｂ…レベルシフト素子
２１ａ，２１ｂ…担体供給領域（ソース領域）
２２ａ，２２ｂ…ゲート電極
２３ａ，２４ｂ…担体受領領域（ドレイン領域）
２５…ゲート絶縁膜
３１…ソース電極
３１ａ…ビア
３２…ドレイン電極
３２ａ…ビア
７１，７２…絶縁膜
１０１…低電位側回路（ローサイド回路）
１０２…高電位側回路（ハイサイド回路）
１０３…電源（低電位側電源）
１０４…電源（高電位側電源）
１０５…接続点
２００…電力変換部
４００…支持基板
４０１…絶縁膜
Ｄ０～Ｄ２…ダイオード
Ｒ１，Ｒ２…レベルシフト抵抗
Ｔ１，Ｔ２…レベルシフト素子（レベルシフタ）
Ｔ３…高電位側スイッチング素子
Ｔ４…低電位側スイッチング素子
１ａ…半導体基板
１ｂ…エピタキシャル層
２…ウェル領域
３…耐圧領域
４…コンタクト領域
６ａ，６ｂ…分離領域（スリット領域）
８…耐圧領域
９…埋込層
１０…フィールドプレート（第１層）
１０ａ，１０ｂ…端部
１１～１３…第２層
１１ａ，１１ｂ，１２ａ，１２ｂ…ビア
２０ａ，２０ｂ…レベルシフト素子
２１ａ，２１ｂ…担体供給領域（ソース領域）
２２ａ，２２ｂ…ゲート電極
２３ａ，２４ｂ…担体受領領域（ドレイン領域）
２５…ゲート絶縁膜
３１…ソース電極
３１ａ…ビア
３２…ドレイン電極
３２ａ…ビア
７１，７２…絶縁膜
１０１…低電位側回路（ローサイド回路）
１０２…高電位側回路（ハイサイド回路）
１０３…電源（低電位側電源）
１０４…電源（高電位側電源）
１０５…接続点
２００…電力変換部
４００…支持基板
４０１…絶縁膜
Ｄ０～Ｄ２…ダイオード
Ｒ１，Ｒ２…レベルシフト抵抗
Ｔ１，Ｔ２…レベルシフト素子（レベルシフタ）
Ｔ３…高電位側スイッチング素子
Ｔ４…低電位側スイッチング素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】