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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179649
(43)【公開日】2024-12-26
(54)【発明の名称】窒化物半導体装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20241219BHJP
H01L 29/06 20060101ALI20241219BHJP
【ＦＩ】
H01L29/80 H
H01L29/06 301F
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023098655
(22)【出願日】2023-06-15
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】▲高▼堂 真也
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102FA01
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GL04
5F102GQ01
5F102GR12
5F102GS05
5F102GS06
5F102GV05
5F102HC16
(57)【要約】
【課題】ゲート層における電界集中を緩和しつつゲートソース間容量を低減すること。
【解決手段】窒化物半導体装置１０は、ゲート層３０を覆うパッシベーション層５０と、パッシベーション層５０上のフィールドプレート電極６０とを含む。ゲート３０層は、ゲート層本体部３２とドレイン側延在部３６とを含む。パッシベーション層５０は、ドレイン側延在部３６およびフィールドプレート電極６０の双方と平面視で重複する第１部分５２Ａと、第１部分５２Ａと連続しドレイン側延在部３６とドレイン開口部５０Ｂとの間に位置する第２部分５２Ｂと、第１部分５２Ａと第２部分５２Ｂとの境界５３を含む領域に位置する第１段差部５４とを含む。第１部分５２Ａは、段差上面５４Ａからドレイン側延在部３６の上面まで第１厚さＴ１を有し、第２部分５２Ｂは、段差下面５４Ｂから電子供給層２８の上面まで第２厚さＴ２を有する。第１厚さＴ１は第２厚さＴ２よりも大きい。
【選択図】図４
【解決手段】窒化物半導体装置１０は、ゲート層３０を覆うパッシベーション層５０と、パッシベーション層５０上のフィールドプレート電極６０とを含む。ゲート３０層は、ゲート層本体部３２とドレイン側延在部３６とを含む。パッシベーション層５０は、ドレイン側延在部３６およびフィールドプレート電極６０の双方と平面視で重複する第１部分５２Ａと、第１部分５２Ａと連続しドレイン側延在部３６とドレイン開口部５０Ｂとの間に位置する第２部分５２Ｂと、第１部分５２Ａと第２部分５２Ｂとの境界５３を含む領域に位置する第１段差部５４とを含む。第１部分５２Ａは、段差上面５４Ａからドレイン側延在部３６の上面まで第１厚さＴ１を有し、第２部分５２Ｂは、段差下面５４Ｂから電子供給層２８の上面まで第２厚さＴ２を有する。第１厚さＴ１は第２厚さＴ２よりも大きい。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１窒化物半導体で構成された電子走行層と、
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層と、
前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されたゲート層と、
前記ゲート層上に設けられたゲート電極と、
前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、ソース開口部およびドレイン開口部を含むパッシベーション層と、
前記ソース開口部を介して前記電子供給層に接するソース電極と、
前記ドレイン開口部を介して前記電子供給層に接するドレイン電極と、
前記パッシベーション層上に設けられ、前記ソース電極と電気的に接続されたフィールドプレート電極と、を備え、
前記ゲート層は、ゲート層本体部と、前記ゲート層本体部から前記ドレイン開口部に向かって延在するドレイン側延在部と、を含み、
前記パッシベーション層は、
前記ドレイン側延在部および前記フィールドプレート電極の双方と平面視で重複する第１部分と、
前記第１部分と連続し、前記ドレイン側延在部と前記ドレイン開口部との間に位置する第２部分と、
前記第１部分と前記第２部分との境界を含む領域に位置する第１段差部と、を含み、
前記第１段差部は、段差上面と、前記段差上面よりも低い段差下面と、前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第１部分は、前記段差上面から前記ドレイン側延在部の上面まで第１厚さを有し、
前記第２部分は、前記段差下面から前記電子供給層の上面まで第２厚さを有し、
前記第１厚さは前記第２厚さよりも大きい、窒化物半導体装置。
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層と、
前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されたゲート層と、
前記ゲート層上に設けられたゲート電極と、
前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、ソース開口部およびドレイン開口部を含むパッシベーション層と、
前記ソース開口部を介して前記電子供給層に接するソース電極と、
前記ドレイン開口部を介して前記電子供給層に接するドレイン電極と、
前記パッシベーション層上に設けられ、前記ソース電極と電気的に接続されたフィールドプレート電極と、を備え、
前記ゲート層は、ゲート層本体部と、前記ゲート層本体部から前記ドレイン開口部に向かって延在するドレイン側延在部と、を含み、
前記パッシベーション層は、
前記ドレイン側延在部および前記フィールドプレート電極の双方と平面視で重複する第１部分と、
前記第１部分と連続し、前記ドレイン側延在部と前記ドレイン開口部との間に位置する第２部分と、
前記第１部分と前記第２部分との境界を含む領域に位置する第１段差部と、を含み、
前記第１段差部は、段差上面と、前記段差上面よりも低い段差下面と、前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第１部分は、前記段差上面から前記ドレイン側延在部の上面まで第１厚さを有し、
前記第２部分は、前記段差下面から前記電子供給層の上面まで第２厚さを有し、
前記第１厚さは前記第２厚さよりも大きい、窒化物半導体装置。
【請求項2】
前記第２厚さに対する前記第１厚さの比が、１よりも大きく３以下である、請求項１に記載の窒化物半導体装置。
【請求項3】
前記第１部分は、前記第１厚さを有する領域を支配的に含み、
前記第２部分は、前記第２厚さを有する領域を支配的に含む、請求項１または２に記載の窒化物半導体装置。
前記第２部分は、前記第２厚さを有する領域を支配的に含む、請求項１または２に記載の窒化物半導体装置。
【請求項4】
前記第１厚さは、１００ｎｍ以上２００ｎｍ以下である、請求項１～３のうちのいずれか一項に記載の窒化物半導体装置。
【請求項5】
前記第２厚さは、５０ｎｍ以上１５０ｎｍ以下である、請求項１～４のうちのいずれか一項に記載の窒化物半導体装置。
【請求項6】
前記第１部分は、
前記第１厚さを有する第１領域と、
前記第１領域よりも前記ゲート層本体部寄りに位置し、前記第１厚さよりも大きな厚さを有する第２領域と、
を含む、請求項１～５のうちのいずれか一項に記載の窒化物半導体装置。
前記第１厚さを有する第１領域と、
前記第１領域よりも前記ゲート層本体部寄りに位置し、前記第１厚さよりも大きな厚さを有する第２領域と、
を含む、請求項１～５のうちのいずれか一項に記載の窒化物半導体装置。
【請求項7】
平面視において前記第１領域は前記第２領域よりも大きな面積を有している、請求項６に記載の窒化物半導体装置。
【請求項8】
前記第１厚さは、前記ドレイン側延在部の厚さよりも大きい、請求項１～７のうちのいずれか一項に記載の窒化物半導体装置。
【請求項9】
前記第１厚さと前記ドレイン側延在部の厚さとの合計厚さは、前記ゲート層本体部の厚さよりも大きく、かつ、前記ゲート層本体部の厚さと前記ゲート電極の厚さとの合計厚さよりも小さい、請求項１～８のうちのいずれか一項に記載の窒化物半導体装置。
【請求項10】
前記ゲート層はさらに、前記ゲート層本体部から前記ソース開口部に向かって延在するソース側延在部を含み、
前記パッシベーション層は、
前記ソース側延在部および前記フィールドプレート電極の双方と平面視で重複する第３部分と、
前記第３部分と連続し、前記ソース側延在部と前記ソース開口部との間に位置する第４部分と、
前記第３部分と前記第４部分との境界を含む領域に位置する第２段差部と、を含み、
前記第２段差部は、段差上面と、前記第２段差部の前記段差上面よりも低い段差下面と、前記第２段差部の前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第３部分は、前記第２段差部の前記段差上面から前記ソース側延在部の上面まで第３厚さを有し、
前記第４部分は、前記第２段差部の前記段差下面から前記電子供給層の上面まで第４厚さを有し、
前記第３厚さは前記第４厚さよりも大きい、請求項１～９のうちのいずれか一項に記載の窒化物半導体装置。
前記パッシベーション層は、
前記ソース側延在部および前記フィールドプレート電極の双方と平面視で重複する第３部分と、
前記第３部分と連続し、前記ソース側延在部と前記ソース開口部との間に位置する第４部分と、
前記第３部分と前記第４部分との境界を含む領域に位置する第２段差部と、を含み、
前記第２段差部は、段差上面と、前記第２段差部の前記段差上面よりも低い段差下面と、前記第２段差部の前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第３部分は、前記第２段差部の前記段差上面から前記ソース側延在部の上面まで第３厚さを有し、
前記第４部分は、前記第２段差部の前記段差下面から前記電子供給層の上面まで第４厚さを有し、
前記第３厚さは前記第４厚さよりも大きい、請求項１～９のうちのいずれか一項に記載の窒化物半導体装置。
【請求項11】
前記第４厚さに対する前記第３厚さの比が、１よりも大きく３以下である、請求項１０に記載の窒化物半導体装置。
【請求項12】
前記第３厚さは、１００ｎｍ以上２００ｎｍ以下である、請求項１０または１１に記載の窒化物半導体装置。
【請求項13】
前記第４厚さは、５０ｎｍ以上１５０ｎｍ以下である、請求項１０～１２のうちのいずれか一項に記載の窒化物半導体装置。
【請求項14】
前記第３部分は、
前記第３厚さを有する第３領域と、
前記第３領域よりも前記ゲート層本体部寄りに位置し、前記第３厚さよりも大きな厚さを有する第４領域と、
を含む、請求項１０～１３のうちのいずれか一項に記載の窒化物半導体装置。
前記第３厚さを有する第３領域と、
前記第３領域よりも前記ゲート層本体部寄りに位置し、前記第３厚さよりも大きな厚さを有する第４領域と、
を含む、請求項１０～１３のうちのいずれか一項に記載の窒化物半導体装置。
【請求項15】
前記第３厚さは、前記ソース側延在部の厚さよりも大きい、請求項１０～１４のうちのいずれか一項に記載の窒化物半導体装置。
【請求項16】
前記第３厚さと前記ソース側延在部の厚さとの合計厚さは、前記ゲート層本体部の厚さよりも大きく、かつ、前記ゲート層本体部の厚さと前記ゲート電極の厚さとの合計厚さよりも小さい、請求項１０～１５のうちのいずれか一項に記載の窒化物半導体装置。
【請求項17】
前記フィールドプレート電極は、前記ソース電極と一体に形成されており、かつ、平面視で前記ゲート層本体部および前記ドレイン側延在部を覆うように前記ソース電極から前記ドレイン電極に向かって延在している、請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置。
【請求項18】
前記フィールドプレート電極は、前記ソース電極とは分離して設けられており、かつ、平面視で前記ドレイン側延在部の少なくとも一部を覆うように前記第１部分と前記第１段差部と前記第２部分とに跨がって設けられている、請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、窒化物半導体装置に関する。
【背景技術】
【0002】
現在、窒化ガリウム（ＧａＮ）等の窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）の製品化が進んでいる。特許文献１は、窒化物半導体を用いたノーマリオフ型ＨＥＭＴの一例を記載している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－７３５０６号公報
【0004】
［概要］
一般に、窒化物半導体装置は、ゲート層の端部に局所的に印加される電界を緩和するためにゲート層の上方を覆うフィールドプレート電極を含む。フィールドプレート電極は、ソース電極と一体に形成されるかまたはソース電極に電気的に接続されている。この構成では、ゲート層の上方にフィールドプレート電極が存在することでソースゲート間容量が増加する。
一般に、窒化物半導体装置は、ゲート層の端部に局所的に印加される電界を緩和するためにゲート層の上方を覆うフィールドプレート電極を含む。フィールドプレート電極は、ソース電極と一体に形成されるかまたはソース電極に電気的に接続されている。この構成では、ゲート層の上方にフィールドプレート電極が存在することでソースゲート間容量が増加する。
【図面の簡単な説明】
【0005】
【0006】
［詳細な説明］
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
以下、添付図面を参照して本開示における半導体装置の実施形態を説明する。
【0007】
なお、図示および説明を簡潔かつ明瞭にするために、図面に示される構成要素は必ずしも一定の縮尺で描かれていない。理解を容易にするために、特徴部分を拡大している場合があり、各構成要素の寸法比率は各図面で同じであるとは限らない。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0008】
本開示において使用される「第１」、「第２」、「第３」等の用語は、対象物の構成要素を明確に区別するために用いられており、対象物を順位づけするものではない。また、本開示において使用される「少なくとも１つ」という表現は、所望の複数の選択肢のうちの１つ以上を意味する。一例として、選択肢の数が２つであれば、「少なくとも１つ」の表現は、１つの選択肢のみ、または２つの選択肢の双方を意味する。他の例として、選択肢の数が３つ以上であれば、「少なくとも１つ」の表現は、１つの選択肢のみ、または２つ以上の任意の選択肢の組み合わせを意味する。
【0009】
以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
［第１実施形態］
［１．窒化物半導体装置の概略構造］
図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略平面図である。窒化物半導体装置１０はチップ本体１２を含む。なお、図１および他の図面に示される互いに直交するＸＹＺ軸のＺ軸方向は、チップ本体１２の主面（図１において上面１３）と直交する方向である。本開示において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から窒化物半導体装置１０を視ることをいう。
［１．窒化物半導体装置の概略構造］
図１は、第１実施形態に係る例示的な窒化物半導体装置１０の概略平面図である。窒化物半導体装置１０はチップ本体１２を含む。なお、図１および他の図面に示される互いに直交するＸＹＺ軸のＺ軸方向は、チップ本体１２の主面（図１において上面１３）と直交する方向である。本開示において使用される「平面視」という用語は、明示的に別段の記載がない限り、Ｚ軸方向に沿って上方から窒化物半導体装置１０を視ることをいう。
【0011】
窒化物半導体装置１０は、少なくとも１つのゲートパッド１４と、少なくとも１つのソースパッド１６と、少なくとも１つのドレインパッド１８とを含む。例えば、窒化物半導体装置１０は、１つのゲートパッド１４と、複数のソースパッド１６と、複数のドレインパッド１８とを含む。ゲートパッド１４、ソースパッド１６、およびドレインパッド１８は、チップ本体１２の上面１３に形成されており、窒化物半導体装置１０の外部接続端子として使用され得る。
【0012】
ゲートパッド１４、ソースパッド１６、およびドレインパッド１８は各々、平面視において例えば矩形状に形成されている。ゲートパッド１４は、上面１３の１つの角部に配置されている。ソースパッド１６およびドレインパッド１８は各々、平面視において一方向、図１においてＹ軸方向に延在している。ソースパッド１６とドレインパッド１８は、Ｙ軸方向と直交するＸ軸方向に交互に配置されている。
【0013】
図２は、図１の窒化物半導体装置１０の一部を拡大して示す概略平面図である。また、図３は、図２に示すＦ３－Ｆ３線で切断した窒化物半導体装置１０の概略断面図である。窒化物半導体装置１０は、窒化物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ）として構成され得る。
【0014】
図３に示されるように、窒化物半導体装置１０は、半導体基板２０と、半導体基板２０上に形成された核生成層２２と、核生成層２２上に形成されたバッファ層２４と、バッファ層２４上に形成された電子走行層２６と、電子走行層２６上に形成された電子供給層２８とを含む。
【0015】
半導体基板２０は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、サファイア、または他の基板材料で形成され得る。例えば、半導体基板２０はＳｉ基板である。半導体基板２０の厚さは、例えば２００μｍ以上１５００μｍ以下とすることができる。なお、Ｚ軸方向は、半導体基板２０の厚さ方向に対応する。
【0016】
核生成層２２は、窒化物半導体によって構成されている。例えば、核生成層２２は、１００ｎｍ以上５００ｎｍ以下の厚さを有する窒化アルミニウム（ＡｌＮ）層として形成され得る。なお、核生成層２２は、バッファ層２４の最下層として含まれてもよい。
【0017】
バッファ層２４は、半導体基板２０と電子走行層２６との間の熱膨張係数の不整合によるウェハ反りおよびクラックの発生を抑制することができる任意の材料によって構成され得る。バッファ層２４は、１つまたは複数の窒化物半導体層を含み得る。バッファ層２４は、例えば、ＡｌＮ層、窒化アルミニウムガリウム（ＡｌＧａＮ）層、および異なるアルミニウム（Ａｌ）組成を有するグレーデッドＡｌＧａＮ層のうちの少なくとも１つを含む。例えば、バッファ層２４は、単一のＡｌＮ層、単一のＡｌＧａＮ層、ＡｌＧａＮ／ＧａＮ超格子構造を有する層、ＡｌＮ／ＡｌＧａＮ超格子構造を有する層、またはＡｌＮ／ＧａＮ超格子構造を有する層によって構成され得る。
【0018】
電子走行層２６は、窒化物半導体によって構成されている。電子走行層２６は、例えばＧａＮ層であってよい。電子走行層２６の厚さは、例えば０．１μｍ以上２μｍ以下とすることができる。電子走行層２６は、１つまたは複数の窒化物半導体層を含んでもよい。また、電子走行層２６におけるリーク電流を抑制するために、電子走行層２６の一部に不純物を導入して電子走行層２６の表層領域以外を半絶縁性にしてもよい。その場合、不純物は例えばＣであり、不純物の濃度は、例えばピーク濃度で１×１０１９ｃｍ－３以上であってよい。ＧａＮは第１窒化物半導体の一例である。
【0019】
電子供給層２８は、電子走行層２６よりも大きなバンドギャップを有する窒化物半導体によって構成されている。電子供給層２８は、例えばＡｌＧａＮ層であってよい。Ａｌ組成が大きいほどバンドギャップが大きくなるため、ＡｌＧａＮ層である電子供給層２８は、ＧａＮ層である電子走行層２６よりも大きなバンドギャップを有する。一例では、電子供給層２８は、ＡｌｘＧａ１－ｘＮによって構成され、ｘは０．１＜ｘ＜０．４であり、より好ましくは、０．１＜ｘ＜０．３である。電子供給層２８の厚さは、例えば５ｎｍ以上２０ｎｍ以下とすることができる。ＡｌＧａＮは第２窒化物半導体の一例である。
【0020】
電子走行層２６と電子供給層２８とは、バルク領域において異なる格子定数を有する。したがって、電子走行層２６を構成する窒化物半導体（例えば、ＧａＮ）と電子供給層２８を構成する窒化物半導体（例えば、ＡｌＧａＮ）は、格子不整合系のヘテロ接合を形成する。電子走行層２６および電子供給層２８の自発分極と、電子走行層２６のヘテロ接合部が受ける圧縮応力に起因するピエゾ分極とによって、電子走行層２６と電子供給層２８との間のヘテロ接合界面付近における電子走行層２６の伝導帯のエネルギーレベルはフェルミ準位よりも低くなる。これにより、電子走行層２６と電子供給層２８とのヘテロ接合界面に近い位置（例えば、界面から数ｎｍ程度の距離）において電子走行層２６内には二次元電子ガス（２ＤＥＧ）２７が形成される。
【0021】
窒化物半導体装置１０はさらに、電子供給層２８上の一部に形成されたゲート層３０と、ゲート層３０上に形成されたゲート電極４０とを含む。
ゲート層３０は、窒化物半導体によって構成されている。例えば、ゲート層３０は、電子供給層２８よりも小さなバンドギャップを有しアクセプタ型不純物を含む窒化物半導体によって構成されている。一例では、ゲート層３０は、アクセプタ型不純物がドープされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、およびＣのうちの少なくとも１つであってよい。ゲート層３０中のアクセプタ型不純物の最大濃度は、例えば７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
ゲート層３０は、窒化物半導体によって構成されている。例えば、ゲート層３０は、電子供給層２８よりも小さなバンドギャップを有しアクセプタ型不純物を含む窒化物半導体によって構成されている。一例では、ゲート層３０は、アクセプタ型不純物がドープされたＧａＮ層（ｐ型ＧａＮ層）である。アクセプタ型不純物は、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、およびＣのうちの少なくとも１つであってよい。ゲート層３０中のアクセプタ型不純物の最大濃度は、例えば７×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
【0022】
ゲート電極４０は、１つまたは複数の金属層を含む。例えば、ゲート電極４０は、窒化チタン（ＴｉＮ）層であってよい。あるいは、ゲート電極４０は、Ｔｉによって構成された第１金属層と、第１金属層上に設けられ、ＴｉＮによって構成された第２金属層とによって形成されてもよい。ゲート電極４０は、ゲート層３０とショットキー接合を形成し得る。ゲート電極４０の厚さは、例えば５０ｎｍ以上２００ｎｍ以下とすることができる。
【0023】
窒化物半導体装置１０はさらに、パッシベーション層５０を含む。パッシベーション層５０は、電子供給層２８、ゲート層３０、およびゲート電極４０を覆っている。パッシベーション層５０は、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）、ＡｌＮ、および酸窒化アルミニウム（ＡｌＯＮ）のうちのいずれか１つを含む材料によって構成され得る。パッシベーション層５０の厚さは、例えば５０ｎｍ以上２００ｎｍ以下とすることができる。パッシベーション層５０は、電子供給層２８の上面の一部をそれぞれ露出させるソース開口部５０Ａおよびドレイン開口部５０Ｂを含む。
【0024】
窒化物半導体装置１０はさらに、パッシベーション層５０のソース開口部５０Ａを介して電子供給層２８に接するソース電極４２と、パッシベーション層５０のドレイン開口部５０Ｂを介して電子供給層２８に接するドレイン電極４４とを含む。
【0025】
ソース電極４２およびドレイン電極４４は、１つまたは複数の金属層を含む。例えば、ソース電極４２およびドレイン電極４４は、Ｔｉ層、ＴｉＮ層、Ａｌ層、アルミニウムシリコン銅（ＡｌＳｉＣｕ）層、およびアルミニウム銅（ＡｌＣｕ）層のうちの１つまたは任意の組み合わせによって形成され得る。ソース電極４２の少なくとも一部は、ソース開口部５０Ａ内に充填されており、ソース開口部５０Ａを介して電子供給層２８直下の２ＤＥＧ２７にオーミック接触している。同様に、ドレイン電極４４の少なくとも一部は、ドレイン開口部５０Ｂ内に充填されており、ドレイン開口部５０Ｂを介して電子供給層２８直下の２ＤＥＧ２７にオーミック接触している。なお、図示は省略するが、半導体基板２０はソース電極４２に電気的に接続されており、半導体基板２０にはソース電極４２と同電位の電圧が印加される。
【0026】
アクセプタ型不純物を含む窒化物半導体によってゲート層３０が形成されている場合、ゲート電極４０に電圧が印加されないゼロバイアス時に、ゲート層３０の直下の領域における２ＤＥＧ２７が空乏化することで導電経路（チャネル）が遮断される。これにより、閾値電圧が正の値となるノーマリオフ型のＨＥＭＴが実現される。
【0027】
［２．ゲート層の例示的構造］
図３に示されるように、ゲート層３０は、Ｘ軸方向においてソース開口部５０Ａとドレイン開口部５０Ｂとの間に位置している。ゲート層３０は、ソース開口部５０Ａおよびドレイン開口部５０Ｂの双方から離間しており、ドレイン開口部５０Ｂよりもソース開口部５０Ａ寄りに位置している。
図３に示されるように、ゲート層３０は、Ｘ軸方向においてソース開口部５０Ａとドレイン開口部５０Ｂとの間に位置している。ゲート層３０は、ソース開口部５０Ａおよびドレイン開口部５０Ｂの双方から離間しており、ドレイン開口部５０Ｂよりもソース開口部５０Ａ寄りに位置している。
【0028】
ゲート層３０は、ゲート層３０の上面を含むゲート層本体部３２と、ゲート層本体部３２よりもそれぞれ薄いソース側延在部３４およびドレイン側延在部３６とを含む。ゲート層本体部３２と、ソース側延在部３４と、ドレイン側延在部３６はいずれも、電子供給層２８に接している。ソース側延在部３４およびドレイン側延在部３６の存在により、ゲート層３０の下面はゲート層３０の上面よりも大きな面積を有している。
【0029】
ゲート層本体部３２は、ソース側延在部３４およびドレイン側延在部３６と一体に形成されている。例えば、ゲート層本体部３２は、断面リッジ状（断面略矩形状）に形成されている。ただし、ゲート層本体部３２の断面形状は特に限定されず、例えば断面台形状または他の断面形状であってもよい。ゲート層本体部３２の厚さは、ゲート閾値電圧を含む種々のパラメータを考慮して決定され得る。ゲート層本体部３２の厚さは、例えば８０ｎｍ以上１５０ｎｍ以下とすることができる。
【0030】
ソース側延在部３４は、ゲート層本体部３２からソース開口部５０Ａに向けて延びている。ソース開口部５０Ａに埋め込まれたソース電極４２とソース側延在部３４との間にはパッシベーション層５０が存在している。一方、ドレイン側延在部３６は、ゲート層本体部３２からドレイン開口部５０Ｂに向けて延びている。ドレイン開口部５０Ｂに埋め込まれたドレイン電極４４とドレイン側延在部３６との間にはパッシベーション層５０が存在している。ソース側延在部３４およびドレイン側延在部３６は各々、例えばゲート層本体部３２の半分以下の厚さを有し得る。
【0031】
ドレイン側延在部３６は、ソース側延在部３４よりもＸ軸方向に大きな寸法を有し得る。ソース側延在部３４のＸ軸方向の寸法（長さ）は、例えば０．２μｍ以上０．３μｍ以下であってよい。ドレイン側延在部３６のＸ軸方向の寸法（長さ）は、例えば０．２μｍ以上０．６μｍ以下であってよい。
【0032】
ソース側延在部３４およびドレイン側延在部３６は各々、略一定の厚さの平坦部分を含み得る。ソース側延在部３４の平坦部分の厚さおよびドレイン側延在部３６の平坦部分の厚さは、例えば５ｎｍ以上２５ｎｍ以下とすることができる。なお、本明細書において「略一定の厚さ」とは、厚さが製造上のばらつき（例えば、２０％）の範囲内にあることを指す。また、図３に示されるように、ソース側延在部３４およびドレイン側延在部３６は各々、平坦部分とゲート層本体部３２との間にその平坦部分よりも厚い中間部分を含み得る。一例では、中間部分は、ゲート層本体部３２から遠ざかるほど漸減する厚さを有し得る。
【0033】
［３．フィールドプレート電極の例示的構造］
図３に示されるように、窒化物半導体装置１０はさらに、パッシベーション層５０上に設けられるとともに、ソース電極４２と電気的に接続されたフィールドプレート電極６０を含む。図３の例では、フィールドプレート電極６０は、ソース電極４２と一体に形成されており、ソース電極４２の一部として設けられている。したがって、フィールドプレート電極６０には、ソース電極４２と同電位を有する電圧が印加される。フィールドプレート電極６０はソースフィールドプレートとも呼ばれる。フィールドプレート電極６０は、平面視でゲート層３０の全体を覆っている。
図３に示されるように、窒化物半導体装置１０はさらに、パッシベーション層５０上に設けられるとともに、ソース電極４２と電気的に接続されたフィールドプレート電極６０を含む。図３の例では、フィールドプレート電極６０は、ソース電極４２と一体に形成されており、ソース電極４２の一部として設けられている。したがって、フィールドプレート電極６０には、ソース電極４２と同電位を有する電圧が印加される。フィールドプレート電極６０はソースフィールドプレートとも呼ばれる。フィールドプレート電極６０は、平面視でゲート層３０の全体を覆っている。
【0034】
フィールドプレート電極６０は、ドレイン電極４４から離間している。フィールドプレート電極６０は、平面視でゲート層３０（ドレイン側延在部３６）とドレイン電極４４（ドレイン開口部５０Ｂ）との間に位置する端部６１を含む。フィールドプレート電極６０は、ゲート電極４０にゲート入力電圧が印加されていないゼロバイアス状態でドレイン電極４４にドレイン電圧が印加された場合にゲート電極４０の端部近傍およびゲート層３０の端部近傍の電界集中を緩和する役割を果たす。
【0035】
［４．窒化物半導体装置の例示的な平面レイアウト］
次に、図２を参照して、ＨＥＭＴ構造（窒化物半導体装置１０）の例示的な平面レイアウトについて説明する。なお、図示を明瞭にするために、図２ではパッシベーション層５０の図示を省略している。また、ソース開口部５０Ａおよびドレイン開口部５０Ｂと、フィールドプレート電極６０とが破線で描かれている。
次に、図２を参照して、ＨＥＭＴ構造（窒化物半導体装置１０）の例示的な平面レイアウトについて説明する。なお、図示を明瞭にするために、図２ではパッシベーション層５０の図示を省略している。また、ソース開口部５０Ａおよびドレイン開口部５０Ｂと、フィールドプレート電極６０とが破線で描かれている。
【0036】
図２に示されるように、窒化物半導体装置１０は、ゲート配線７２と、ソース配線７４と、ドレイン配線７６とを含む。ゲート配線７２、ソース配線７４、およびドレイン配線７６は、ソース電極４２およびドレイン電極４４を覆う図示しない層間絶縁層上に形成されている。例えば、ゲート配線７２は、層間絶縁層を貫通するとともにゲート電極４０まで延在するゲート接続導体７３によりゲート電極４０に接続されている。ソース配線７４は、層間絶縁層を貫通するソース接続導体７５によりソース電極４２に接続されている。ドレイン配線７６は、層間絶縁層を貫通するドレイン接続導体７７によりドレイン電極４４に接続されている。
【0037】
窒化物半導体装置１０は、素子領域内に、ＨＥＭＴ構造を各々有する複数のトランジスタ要素を含む。なお、図２は、Ｘ軸方向に並ぶ複数のトランジスタ要素のみを示しているが、実際には、トランジスタ要素はＸ軸方向およびＹ軸方向に並んで設けられ得る。
【0038】
ドレイン電極４４は、トランジスタ要素毎に設けられており、平面視でＹ軸方向に延在している。ソース電極４２は、例えば、平面視で各ドレイン電極４４を囲むように設けられている。図３を参照して説明したように、ソース電極４２はフィールドプレート電極６０を含む。すなわち、フィールドプレート電極６０はソース電極４２と一体的に形成されており、平面視で隣接するドレイン電極４４に向かって延在している。なお、図２の例では、ソース電極４２は、Ｘ軸方向に隣接する複数のトランジスタ要素に亘ってＸ軸方向に連続的に形成されているが、Ｘ軸方向に複数の部分に分離されていてもよい。
【0039】
ゲート層３０およびゲート電極４０は、トランジスタ要素毎に設けられている。各ゲート層３０および各ゲート電極４０は、平面視でドレイン電極４４の一つを囲むように環状に形成されている。
【0040】
【0041】
図４に示されるように、パッシベーション層５０は、ゲート層３０のドレイン側延在部３６およびフィールドプレート電極６０の双方と平面視で重複する第１部分５２Ａを含む。また、パッシベーション層５０は、第１部分５２Ａと連続するとともに、ドレイン側延在部３６とドレイン開口部５０Ｂとの間に位置する第２部分５２Ｂを含む。また、パッシベーション層５０は、第１部分５２Ａと第２部分５２Ｂとの境界５３を含む領域に位置する第１段差部５４を含む。第１段差部５４は、段差上面５４Ａと、段差上面５４Ａよりも低い段差下面５４Ｂと、段差上面５４Ａと段差下面５４Ｂとをつなぐ段差壁５４Ｃとを含む。
【0042】
第１部分５２Ａは、段差上面５４Ａからドレイン側延在部３６の上面まで第１厚さＴ１を有している。第２部分５２Ｂは、段差下面５４Ｂから電子供給層２８の上面まで第２厚さＴ２を有している。パッシベーション層５０は、第１厚さＴ１が第２厚さＴ２よりも大きくなるように形成されている。第２厚さＴ２は、例えば５０ｎｍ以上１５０ｎｍ以下であってよく、第１実施形態では１００ｎｍである。第１厚さＴ１は、例えば１００ｎｍ以上２００ｎｍ以下であってよく、第１実施形態では１５０ｎｍである。第２厚さＴ２に対する第１厚さＴ１の比、すなわちＴ１／Ｔ２は、例えば１よりも大きく３以下であってよい。
【0043】
第１部分５２Ａは、第１厚さＴ１を有する領域を支配的に含んでいる。図４の例では、第１厚さＴ１の領域は、第１部分５２Ａの全体かまたは実質的にほぼ全体である。また、第２部分５２Ｂは、第２厚さＴ２を有する領域を支配的に含んでいる。図４の例では、第２厚さＴ２の領域は、第２部分５２Ｂの全体かまたは実質的にほぼ全体である。
【0044】
第１部分５２Ａは、第１厚さＴ１がドレイン側延在部３６の厚さよりも大きくなるように形成されている。図４の例では、第１厚さＴ１とドレイン側延在部３６の厚さとの合計厚さは、ゲート層本体部３２の厚さよりも大きく、かつ、ゲート層本体部３２の厚さとゲート電極４０の厚さとの合計厚さよりも小さい。
【0045】
パッシベーション層５０はさらに、ゲート層３０のソース側延在部３４およびフィールドプレート電極６０の双方と平面視で重複する第３部分５５Ａを含む。また、パッシベーション層５０は、第３部分５５Ａと連続するとともに、ソース側延在部３４とソース開口部５０Ａとの間に位置する第４部分５５Ｂを含む。また、パッシベーション層５０は、第３部分５５Ａと第４部分５５Ｂとの境界５６を含む領域に位置する第２段差部５７を含む。第２段差部５７は、段差上面５７Ａと、段差上面５７Ａよりも低い段差下面５７Ｂと、段差上面５７Ａと段差下面５７Ｂとをつなぐ段差壁５７Ｃとを含む。
【0046】
第３部分５５Ａは、段差上面５７Ａからソース側延在部３４の上面まで第３厚さＴ３を有している。第４部分５５Ｂは、段差下面５７Ｂから電子供給層２８の上面まで第４厚さＴ４を有している。パッシベーション層５０は、第３厚さＴ３が第４厚さＴ４よりも大きくなるように形成されている。第４厚さＴ４は、例えば５０ｎｍ以上１５０ｎｍ以下であってよく、第１実施形態では１００ｎｍである。第３厚さＴ３は、例えば１００ｎｍ以上２００ｎｍ以下であってよく、第１実施形態では１５０ｎｍである。第４厚さＴ４に対する第３厚さＴ３の比、すなわちＴ３／Ｔ４は、例えば１よりも大きく３以下であってよい。
【0047】
第３部分５５Ａは、第３厚さＴ３を有する領域を支配的に含んでいる。図４の例では、第３厚さＴ３の領域は、第３部分５５Ａの全体かまたは実質的にほぼ全体である。また、第４部分５５Ｂは、第４厚さＴ４を有する領域を支配的に含んでいる。図４の例では、第４厚さＴ４の領域は、第４部分５５Ｂの全体かまたは実質的にほぼ全体である。
【0048】
第３部分５５Ａは、第３厚さＴ３がソース側延在部３４の厚さよりも大きくなるように形成されている。図４の例では、第３厚さＴ３とソース側延在部３４の厚さとの合計厚さは、ゲート層本体部３２の厚さよりも大きく、かつ、ゲート層本体部３２の厚さとゲート電極４０の厚さとの合計厚さよりも小さい。
【0049】
［６．窒化物半導体装置の例示的な製造方法］
次に、窒化物半導体装置１０の例示的な製造方法について説明する。
図５～図１２は、窒化物半導体装置１０の製造工程を示す概略断面図である。なお、図５～図１２では、理解を容易にするために、窒化物半導体装置１０の最終的な構成要素を含む部材またはそれに対応する部材を表す参照符号が付されている。
次に、窒化物半導体装置１０の例示的な製造方法について説明する。
図５～図１２は、窒化物半導体装置１０の製造工程を示す概略断面図である。なお、図５～図１２では、理解を容易にするために、窒化物半導体装置１０の最終的な構成要素を含む部材またはそれに対応する部材を表す参照符号が付されている。
【0050】
図５に示されるように、例えばＳｉ基板である半導体基板２０上に、核生成層２２、バッファ層２４、電子走行層２６、および電子供給層２８が順にエピタキシャル成長によって形成される。エピタキシャル成長プロセスには、例えば有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法を用いることができる。
【0051】
なお、核生成層２２、バッファ層２４、電子走行層２６、および電子供給層２８は、図３を参照して説明したそれらにそれぞれ対応する任意の窒化物半導体層で形成され得る。第１実施形態では、例えば、核生成層２２はＡｌＮ層であり、バッファ層２４はグレーデッドＡｌＧａＮ層であり、電子走行層２６はＧａＮ層であり、電子供給層２８はＡｌＧａＮ層である。
【0052】
次いで、図６に示されるように、電子供給層２８上に、ゲート層３０に対応する窒化物半導体層がエピタキシャル成長によって形成される。第１実施形態では、ゲート層３０に対応する窒化物半導体層は、例えば、アクセプタ型不純物としてＭｇがドープされたｐ型ＧａＮ層である。
【0053】
次いで、図７に示されるように、ゲート層３０に対応する窒化物半導体層上に、ゲート電極４０が形成される。ゲート電極４０は、例えばスパッタ法によって電極層（図示略）を形成した後に、マスク（図示略）を用いて電極層を選択的にエッチングすることにより形成することができる。第１実施形態では、ゲート電極４０は、例えばＴｉＮ層である。
【0054】
次いで、図８に示されるように、マスクＭ１を用いて、ゲート層３０に対応する図７の窒化物半導体層を選択的にエッチングすることにより、ゲート層本体部３２が形成される。なお、上述したように、ゲート層本体部３２の断面形状は特に限定されない。ゲート層本体部３２が形成された後、マスクＭ１は除去される。
【0055】
次いで、図９に示されるように、マスクＭ２を用いて、ゲート層３０に対応する図８の窒化物半導体層をさらに選択的にエッチングすることにより、ソース側延在部３４およびドレイン側延在部３６が形成される。これにより、ゲート層本体部３２とソース側延在部３４とドレイン側延在部３６とを含むゲート層３０が形成される。図９のゲート層３０が形成された後、マスクＭ２は除去される。
【0056】
次いで、図１０に示されるように、パッシベーション層５０に対応する絶縁層が形成される。この絶縁層は、ドレイン側延在部３６上のパッシベーション層５０の厚さが第１厚さＴ１（図４参照）に達するとともに、ソース側延在部３４上のパッシベーション層５０の厚さが第３厚さＴ３（図４参照）に達するように形成される。第１実施形態では、パッシベーション層５０は、例えばＳｉＮ層である。
【0057】
次いで、図１１に示されるように、マスクＭ３を用いて、パッシベーション層５０に対応する図１０の絶縁層を選択的にエッチングすることにより、第１段差部５４を介した第１部分５２Ａおよび第２部分５２Ｂと、第２段差部５７を介した第３部分５５Ａおよび第４部分５５Ｂとが形成される。その後、マスクＭ３が除去される。図１１の工程では、第２部分５２Ｂが第２厚さＴ２を有する（図４参照）とともに、第４部分５５Ｂが第４厚さＴ４（図４参照）を有するまでエッチングが行われる。
【0058】
次いで、図１２に示されるように、パッシベーション層５０にソース開口部５０Ａおよびドレイン開口部５０Ｂが形成される。次いで、ソース電極４２（第１実施形態ではフィールドプレート電６０を含む）とドレイン電極４４とを含む電極層が例えばスパッタ法によって形成される。その後、図示しないマスクを用いて図１２の電極層を選択的にエッチングすることにより、図３に示すようにソース電極４２およびドレイン電極４４が形成される。
【0059】
［７．窒化物半導体装置の作用］
窒化物半導体装置１０は、ゲート層３０の端部に局所的に印加される電界を緩和するためにゲート層３０の上方を覆うフィールドプレート電極６０を含む。第１実施形態では、フィールドプレート電極６０は、ソース電極４２と一体に形成されている。したがって、フィールドプレート電極６０にはソース電位が付与される。この構成では、ゲート層３０の端部における電界集中がフィールドプレート電極６０により緩和される。
窒化物半導体装置１０は、ゲート層３０の端部に局所的に印加される電界を緩和するためにゲート層３０の上方を覆うフィールドプレート電極６０を含む。第１実施形態では、フィールドプレート電極６０は、ソース電極４２と一体に形成されている。したがって、フィールドプレート電極６０にはソース電位が付与される。この構成では、ゲート層３０の端部における電界集中がフィールドプレート電極６０により緩和される。
【0060】
ここで、一般に、ゲート層の上方にフィールドプレート電極が設けられた構成においては、フィールドプレート電極がない構成に比べてソースゲート間容量が増加する。本開示の構成では、この点を考慮してパッシベーション層５０が形成されている。第１実施形態では、パッシベーション層５０は、第１部分５２Ａ、第２部分５２Ｂ、および第１段差部５４を含む。第１部分５２Ａは、ゲート層３０のドレイン側延在部３６およびフィールドプレート電極６０の双方と平面視で重複するパッシベーション層５０の部分である。第２部分５２Ｂは、第１部分５２Ａに連続するとともにドレイン側延在部３６とドレイン開口部５０Ｂとの間に位置するパッシベーション層５０の部分である。第１段差部５４は、第１部分５２Ａと第２部分５２Ｂとの境界５３を含む領域に位置するパッシベーション層５０の部分である。
【0061】
このような構成において、フィールドプレート電極６０によってドレイン側延在部３６の端部の電界集中を緩和する機能は、パッシベーション層５０の厚さに依存し、特に、第２部分５２Ｂの厚さを小さくするほど高くなる。すなわち、ドレイン側延在部３６の端部の電界集中を緩和する機能は、第１部分５２Ａの厚さよりも第２部分５２Ｂの厚さに主に依存する。パッシベーション層５０は、第１部分５２Ａの第１厚さＴ１が第２部分５２Ｂの第２厚さＴ２よりも大きくなるように形成されている。この構成では、第１部分５２Ａを介してフィールドプレート電極６０とドレイン側延在部３６（ゲート層３０）との間に形成されるソースゲート間容量を低減しつつ、ドレイン側延在部３６の端部の電界集中を緩和する機能を効果的に維持することができる。
【0062】
また、パッシベーション層５０は、第３部分５５Ａ、第４部分５５Ｂ、および第２段差部５７を含む。第３部分５５Ａは、ゲート層３０のソース側延在部３４およびフィールドプレート電極６０の双方と平面視で重複するパッシベーション層５０の部分である。第４部分５５Ｂは、第３部分５５Ａと連続するとともに、ソース側延在部３４とソース開口部５０Ａとの間に位置するパッシベーション層５０の部分である。第２段差部５７は、第３部分５５Ａと第４部分５５Ｂとの境界５６を含む領域に位置するパッシベーション層５０の部分である。
【0063】
フィールドプレート電極６０によってソース側延在部３４の端部の電界集中を緩和する機能は、パッシベーション層５０の厚さに依存し、特に、第４部分５５Ｂの厚さを小さくするほど高くなる。すなわち、ソース側延在部３４の端部の電界集中を緩和する機能は、第３部分５５Ａの厚さよりも第４部分５５Ｂの厚さに主に依存する。パッシベーション層５０は、第３部分５５Ａの第３厚さＴ３が第４部分５５Ｂの第４厚さＴ４よりも大きくなるように形成されている。この構成では、第３部分５５Ａを介してフィールドプレート電極６０とソース側延在部３４（ゲート層３０）との間に形成されるソースゲート間容量を低減しつつ、ソース側延在部３４の端部の電界集中を緩和する機能を効果的に維持することができる。
【0064】
第１実施形態の窒化物半導体装置１０は、以下の利点を有する。
（１－１）パッシベーション層５０は、ドレイン側延在部３６上に形成されるとともに第１厚さＴ１を有する第１部分５２Ａと、電子供給層２８上に形成されるとともに第２厚さＴ２を有する第２部分５２Ｂとを含む。パッシベーション層５０は、第１部分５２Ａの第１厚さＴ１が第２部分５２Ｂの第２厚さＴ２よりも大きくなるように形成されている。この構成によれば、ソースゲート間容量を低減しつつドレイン側延在部３６の端部の電界集中を緩和する機能を効果的に維持することができる。
（１－１）パッシベーション層５０は、ドレイン側延在部３６上に形成されるとともに第１厚さＴ１を有する第１部分５２Ａと、電子供給層２８上に形成されるとともに第２厚さＴ２を有する第２部分５２Ｂとを含む。パッシベーション層５０は、第１部分５２Ａの第１厚さＴ１が第２部分５２Ｂの第２厚さＴ２よりも大きくなるように形成されている。この構成によれば、ソースゲート間容量を低減しつつドレイン側延在部３６の端部の電界集中を緩和する機能を効果的に維持することができる。
【0065】
（１－２）第２厚さＴ２に対する第１厚さＴ１の比が１よりも大きく３以下である。この構成によれば、ソースゲート間容量を低減しつつドレイン側延在部３６の端部の電界集中を緩和する機能をより効果的に得ることができる。
【0066】
（１－３）また、第１部分５２Ａは第１厚さＴ１の領域を支配的に含み、第２部分５２Ｂは第２厚さＴ２の領域を支配的に含む。この構成によれば、ソースゲート間容量を低減しつつドレイン側延在部３６の端部の電界集中を緩和する機能をより効果的に得ることができる。
【0067】
（１－４）第１厚さＴ１が１００ｎｍ以上２００ｎｍ以下である。この構成によれば、ソースゲート間容量を効果的に低減することができる。
（１－５）第２厚さＴ２が５０ｎｍ以上１５０ｎｍ以下である。この構成によれば、ドレイン側延在部３６の端部の電界集中を効果的に緩和することができる。
（１－５）第２厚さＴ２が５０ｎｍ以上１５０ｎｍ以下である。この構成によれば、ドレイン側延在部３６の端部の電界集中を効果的に緩和することができる。
【0068】
（１－６）第１厚さＴ１はドレイン側延在部３６の厚さよりも大きい。このように第１厚さＴ１をドレイン側延在部３６の厚さよりも大きくすることで、ソースゲート間容量を効果的に低減することができる。
【0069】
（１－７）第１厚さＴ１とドレイン側延在部３６の厚さとの合計厚さは、ゲート層本体部３２の厚さよりも大きく、かつ、ゲート層本体部３２の厚さとゲート電極４０の厚さとの合計厚さよりも小さい。この構成によれば、ソースゲート間容量をより効果的に低減することができる。
【0070】
（１－８）パッシベーション層５０は、ソース側延在部３４上に形成されるとともに第３厚さＴ３を有する第３部分５５Ａと、電子供給層２８上に形成されるとともに第４厚さＴ４を有する第４部分５５Ｂとを含む。パッシベーション層５０は、第３部分５５Ａの第３厚さＴ３が第４部分５５Ｂの第４厚さＴ４よりも大きくなるように形成されている。この構成によれば、ソースゲート間容量を低減しつつソース側延在部３４の端部の電界集中を緩和する機能を効果的に維持することができる。
【0071】
（１－９）第４厚さＴ４に対する第３厚さＴ３の比が１よりも大きく３以下である。この構成によれば、ソースゲート間容量を低減しつつソース側延在部３４の端部の電界集中を緩和する機能をより効果的に得ることができる。
【0072】
（１－１０）また、第３部分５５Ａは第３厚さＴ３の領域を支配的に含み、第４部分５５Ｂは第４厚さＴ４の領域を支配的に含む。この構成によれば、ソースゲート間容量を低減しつつソース側延在部３４の端部の電界集中を緩和する機能をより効果的に得ることができる。
【0073】
（１－１１）第３厚さＴ３が１００ｎｍ以上２００ｎｍ以下である。この構成によれば、ソースゲート間容量を効果的に低減することができる。
（１－１２）第４厚さＴ４が５０ｎｍ以上１５０ｎｍ以下である。この構成によれば、ソース側延在部３４の端部の電界集中を効果的に緩和することができる。
（１－１２）第４厚さＴ４が５０ｎｍ以上１５０ｎｍ以下である。この構成によれば、ソース側延在部３４の端部の電界集中を効果的に緩和することができる。
【0074】
（１－１３）第３厚さＴ３はソース側延在部３４の厚さよりも大きい。このように第３厚さＴ３をソース側延在部３４の厚さよりも大きくすることで、ソースゲート間容量を効果的に低減することができる。
【0075】
（１－１４）第３厚さＴ３とソース側延在部３４の厚さとの合計厚さは、ゲート層本体部３２の厚さよりも大きく、かつ、ゲート層本体部３２の厚さとゲート電極４０の厚さとの合計厚さよりも小さい。この構成によれば、ソースゲート間容量をより効果的に低減することができる。
【0076】
［第２実施形態］
図１３は、第２実施形態に係る例示的な窒化物半導体装置１０の概略平面図である。第２実施形態は、パッシベーション層５０の第１部分５２Ａの厚さおよび第３部分５５Ａの厚さが変更されている点で第１実施形態と異なる。その他の構成は、第１実施形態と同様であるため、同様な構成については詳細な説明を省略する。
図１３は、第２実施形態に係る例示的な窒化物半導体装置１０の概略平面図である。第２実施形態は、パッシベーション層５０の第１部分５２Ａの厚さおよび第３部分５５Ａの厚さが変更されている点で第１実施形態と異なる。その他の構成は、第１実施形態と同様であるため、同様な構成については詳細な説明を省略する。
【0077】
図１３に示されるように、第２実施形態において、パッシベーション層５０の第１部分５２Ａは、複数の異なる厚さを有している。例えば、第１部分５２Ａは、第１厚さＴ１を有する第１領域５２１Ａと、第１領域５２１Ａよりもゲート層本体部３２寄りに位置するとともに第１厚さＴ１よりも大きな厚さＴ１Ａを有する第２領域５２１Ｂとを含む。すなわち、平面視において第１領域５２１Ａは、第２領域５２１Ｂよりも大きな面積を有している。図１３の例では、第１部分５２Ａは、第２領域５２１Ｂよりも第１領域５２１Ａを支配的に含む。第１領域５２１Ａの第１厚さＴ１は、第２部分５２Ｂの第２厚さＴ２よりも依然として大きい。
【0078】
この構成では、例えば第１領域５２１Ａの第１厚さＴ１を第１実施形態の場合に比べて小さくすることで、ドレイン側延在部３６の端部における電界集中を緩和する機能を高めることができる。また、第１部分５２Ａが複数の異なる厚さ（第１厚さＴ１および厚さＴ１Ａ）を有することにより、第１部分５２Ａの平均厚さを増加させることができる。これによりゲートソース間容量の低減を図ることができる。
【0079】
なお、第２実施形態では、第１部分５２Ａと第２部分５２Ｂとの境界５３は、ドレイン側延在部３６の端部よりもドレイン開口部５０Ｂ寄りに位置している。このように、境界５３は、ドレイン側延在部３６の端部の位置に平面視で必ずしも正確に一致している必要はなく、わずかにずれていてもよい。
【0080】
同様に、第２実施形態において、パッシベーション層５０の第３部分５５Ａは、複数の異なる厚さを有している。例えば、第３部分５５Ａは、第３厚さＴ３を有する第３領域５５１Ａと、第３領域５５１Ａよりもゲート層本体部３２寄りに位置するとともに第３厚さＴ３よりも大きな厚さＴ３Ａを有する第４領域５５１Ｂとを含む。図１３の例では、第３部分５５Ａは、第４領域５５１Ｂよりも第３領域５５１Ａを支配的に含む。すなわち、平面視において第３領域５５１Ａは、第４領域５５１Ｂよりも大きな面積を有している。第３領域５５１Ａの第３厚さＴ３は、第４部分５５Ｂの第４厚さＴ４よりも依然として大きい。
【0081】
この構成では、例えば第３領域５５１Ａの第３厚さＴ３を第１実施形態の場合に比べて小さくすることで、ソース側延在部３４の端部における電界集中を緩和する機能を高めることができる。また、第３部分５５Ａが複数の異なる厚さ（第３厚さＴ３および厚さＴ３Ａ）を有することにより、第３部分５５Ａの平均厚さを増加させることができる。これによりゲートソース間容量の低減を図ることができる。
【0082】
なお、第２実施形態では、第３部分５５Ａと第４部分５５Ｂとの境界５６は、ソース側延在部３４の端部よりもソース開口部５０Ａ寄りに位置している。このように、境界５６は、ソース側延在部３４の端部の位置に平面視で必ずしも正確に一致している必要はなく、わずかにずれていてもよい。
【0083】
第２実施形態の窒化物半導体装置１０は、第１実施形態の利点に加えて、以下の利点を有する。
（２－１）第１部分５２Ａが複数の異なる厚さ（第１厚さＴ１および厚さＴ１Ａ）を有することにより、第１部分５２Ａの平均厚さを増加させてゲートソース間容量を低減することができる。これに加えて、第１領域５２１Ａの第１厚さＴ１を第１実施形態の場合に比べて小さくすることにより、ドレイン側延在部３６の端部における電界集中を緩和する機能を高めることができる。
（２－１）第１部分５２Ａが複数の異なる厚さ（第１厚さＴ１および厚さＴ１Ａ）を有することにより、第１部分５２Ａの平均厚さを増加させてゲートソース間容量を低減することができる。これに加えて、第１領域５２１Ａの第１厚さＴ１を第１実施形態の場合に比べて小さくすることにより、ドレイン側延在部３６の端部における電界集中を緩和する機能を高めることができる。
【0084】
（２－２）第３部分５５Ａが複数の異なる厚さ（第３厚さＴ３および厚さＴ３Ａ）を有することにより、第３部分５５Ａの平均厚さを増加させてゲートソース間容量を低減することができる。これに加えて、第３領域５５１Ａの第３厚さＴ３を第１実施形態の場合に比べて小さくすることにより、ソース側延在部３４の端部における電界集中を緩和する機能を高めることができる。
【0085】
［第３実施形態］
図１４は、第３実施形態に係る例示的な窒化物半導体装置１０の概略平面図である。第３実施形態は、第２実施形態のフィールドプレート電極６０がフィールドプレート電極６０Ａに置き換えられている点で第２実施形態と異なる。その他の構成は、第１および第２実施形態と同様であるため、同様な構成については詳細な説明を省略する。
図１４は、第３実施形態に係る例示的な窒化物半導体装置１０の概略平面図である。第３実施形態は、第２実施形態のフィールドプレート電極６０がフィールドプレート電極６０Ａに置き換えられている点で第２実施形態と異なる。その他の構成は、第１および第２実施形態と同様であるため、同様な構成については詳細な説明を省略する。
【0086】
図１４に示されるように、第３実施形態では、フィールドプレート電極６０Ａは、ソース電極４２とは分離して設けられている。なお、図示は省略しているが、フィールドプレート電極６０Ａは、ソース電極４２に電気的に接続されている。フィールドプレート電極６０Ａは、平面視においてドレイン側延在部３６の少なくとも一部（端部）を覆うように第１部分５２Ａと第１段差部５４と第２部分５２Ｂとに跨がって設けられている。図１４の例では、フィールドプレート電極６０Ａは、平面視でドレイン側延在部３６の一部と重なっており、ドレイン側延在部３６の全体とは重なっていない。この構成では、平面視でフィールドプレート電極６０Ａとドレイン側延在部３６とが重なる領域が小さくなることにより、ゲートソース間容量を低減することができる。
【0087】
また、ソース電極４２は、平面視においてソース側延在部３４の少なくとも一部（端部）を覆うように第３部分５５Ａと第２段差部５７と第４部分５５Ｂとに跨がって設けられている。図１４の例では、ソース電極４２は、平面視でソース側延在部３４の一部と重なっており、ソース側延在部３４の全体とは重なっていない。この構成では、平面視でソース電極４２とソース側延在部３４とが重なる領域が小さくなることにより、ゲートソース間容量を低減することができる。
【0088】
第３実施形態の窒化物半導体装置１０は、第１および第２実施形態の利点に加えて、以下の利点を有する。
（３－１）平面視でフィールドプレート電極６０Ａとドレイン側延在部３６とが重なる領域が小さい。また、平面視でソース電極４２とソース側延在部３４とが重なる領域が小さい。これにより、ゲートソース間容量を低減することができる。
（３－１）平面視でフィールドプレート電極６０Ａとドレイン側延在部３６とが重なる領域が小さい。また、平面視でソース電極４２とソース側延在部３４とが重なる領域が小さい。これにより、ゲートソース間容量を低減することができる。
【0089】
［変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記各実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【0090】
・ゲート層３０は、ソース側延在部３４およびドレイン側延在部３６の双方を含む構造に限定されない。例えば、ゲート層３０は、ゲート層本体部３２とドレイン側延在部３６とを含むが、ソース側延在部３４を含まない構造であってもよい。
【0091】
・第１実施形態において、境界５３は、ドレイン側延在部３６の端部の位置に平面視で必ずしも正確に一致している必要はなく、第２および第３実施形態のようにわずかにずれていてもよい。同様に、境界５６は、ソース側延在部３４の端部の位置に平面視で必ずしも正確に一致している必要はなく、第２および第３実施形態のようにわずかにずれていてもよい。
【0092】
・第１厚さＴ１は、ドレイン側延在部３６の厚さよりも大きいことに限定されず、ドレイン側延在部３６と同じ厚さであってよい。また、第３厚さＴ３は、ソース側延在部３４の厚さよりも大きいことに限定されず、ソース側延在部３４と同じ厚さであってもよい。
【0093】
・第１厚さＴ１とドレイン側延在部３６の厚さとの合計厚さは、ゲート層本体部３２の厚さ以下であってもよい。また、第３厚さＴ３とソース側延在部３４の厚さとの合計厚さは、ゲート層本体部３２の厚さ以下であってもよい。
【0094】
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば、「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。
【0095】
本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。
【0096】
［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0097】
（付記１）
第１窒化物半導体で構成された電子走行層（２６）と、
前記電子走行層（２６）上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層（２８）と、
前記電子供給層（２８）上の一部に設けられ、第３窒化物半導体で構成されたゲート層（３０）と、
前記ゲート層（３０）上に設けられたゲート電極（４０）と、
前記電子供給層（２８）、前記ゲート層（３０）、および前記ゲート電極（４０）を覆うとともに、ソース開口部（５０Ａ）およびドレイン開口部（５０Ｂ）を含むパッシベーション層（５０）と、
前記ソース開口部（５０Ａ）を介して前記電子供給層（２８）に接するソース電極（４２）と、
前記ドレイン開口部（５０Ｂ）を介して前記電子供給層（２８）に接するドレイン電極（４４）と、
前記パッシベーション層（５０）上に設けられ、前記ソース電極（４２）と電気的に接続されたフィールドプレート電極（６０；６０Ａ）と、を備え、
前記ゲート層（３０）は、ゲート層本体部（３２）と、前記ゲート層本体部（３２）から前記ドレイン開口部（５０Ｂ）に向かって延在するドレイン側延在部（３６）と、を含み、
前記パッシベーション層（５０）は、
前記ドレイン側延在部（３６）および前記フィールドプレート電極（６０；６０Ａ）の双方と平面視で重複する第１部分（５２Ａ）と、
前記第１部分（５２Ａ）と連続し、前記ドレイン側延在部（３６）と前記ドレイン開口部（５０Ｂ）との間に位置する第２部分（５２Ｂ）と、
前記第１部分（５２Ａ）と前記第２部分（５２Ｂ）との境界（５３）を含む領域に位置する第１段差部（５４）と、を含み、
前記第１段差部（５４）は、段差上面（５４Ａ）と、前記段差上面（５４Ａ）よりも低い段差下面（５４Ｂ）と、前記段差上面（５４Ａ）と前記段差下面（５４Ｂ）とをつなぐ段差壁（５４Ｃ）とを有し、
前記第１部分（５２Ａ）は、前記段差上面（５４Ａ）から前記ドレイン側延在部（３６）の上面まで第１厚さ（Ｔ１）を有し、
前記第２部分（５２Ｂ）は、前記段差下面（５４Ｂ）から前記電子供給層（２８）の上面まで第２厚さ（Ｔ２）を有し、
前記第１厚さ（Ｔ１）は前記第２厚さ（Ｔ２）よりも大きい、窒化物半導体装置（１０）。
第１窒化物半導体で構成された電子走行層（２６）と、
前記電子走行層（２６）上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層（２８）と、
前記電子供給層（２８）上の一部に設けられ、第３窒化物半導体で構成されたゲート層（３０）と、
前記ゲート層（３０）上に設けられたゲート電極（４０）と、
前記電子供給層（２８）、前記ゲート層（３０）、および前記ゲート電極（４０）を覆うとともに、ソース開口部（５０Ａ）およびドレイン開口部（５０Ｂ）を含むパッシベーション層（５０）と、
前記ソース開口部（５０Ａ）を介して前記電子供給層（２８）に接するソース電極（４２）と、
前記ドレイン開口部（５０Ｂ）を介して前記電子供給層（２８）に接するドレイン電極（４４）と、
前記パッシベーション層（５０）上に設けられ、前記ソース電極（４２）と電気的に接続されたフィールドプレート電極（６０；６０Ａ）と、を備え、
前記ゲート層（３０）は、ゲート層本体部（３２）と、前記ゲート層本体部（３２）から前記ドレイン開口部（５０Ｂ）に向かって延在するドレイン側延在部（３６）と、を含み、
前記パッシベーション層（５０）は、
前記ドレイン側延在部（３６）および前記フィールドプレート電極（６０；６０Ａ）の双方と平面視で重複する第１部分（５２Ａ）と、
前記第１部分（５２Ａ）と連続し、前記ドレイン側延在部（３６）と前記ドレイン開口部（５０Ｂ）との間に位置する第２部分（５２Ｂ）と、
前記第１部分（５２Ａ）と前記第２部分（５２Ｂ）との境界（５３）を含む領域に位置する第１段差部（５４）と、を含み、
前記第１段差部（５４）は、段差上面（５４Ａ）と、前記段差上面（５４Ａ）よりも低い段差下面（５４Ｂ）と、前記段差上面（５４Ａ）と前記段差下面（５４Ｂ）とをつなぐ段差壁（５４Ｃ）とを有し、
前記第１部分（５２Ａ）は、前記段差上面（５４Ａ）から前記ドレイン側延在部（３６）の上面まで第１厚さ（Ｔ１）を有し、
前記第２部分（５２Ｂ）は、前記段差下面（５４Ｂ）から前記電子供給層（２８）の上面まで第２厚さ（Ｔ２）を有し、
前記第１厚さ（Ｔ１）は前記第２厚さ（Ｔ２）よりも大きい、窒化物半導体装置（１０）。
【0098】
（付記２）
前記第２厚さ（Ｔ２）に対する前記第１厚さ（Ｔ１）の比が、１よりも大きく３以下である、付記１に記載の窒化物半導体装置（１０）。
前記第２厚さ（Ｔ２）に対する前記第１厚さ（Ｔ１）の比が、１よりも大きく３以下である、付記１に記載の窒化物半導体装置（１０）。
【0099】
（付記３）
前記第１部分（５２Ａ）は、前記第１厚さ（Ｔ１）を有する領域を支配的に含み、
前記第２部分（５２Ｂ）は、前記第２厚さ（Ｔ２）を有する領域を支配的に含む、付記１または２に記載の窒化物半導体装置（１０）。
前記第１部分（５２Ａ）は、前記第１厚さ（Ｔ１）を有する領域を支配的に含み、
前記第２部分（５２Ｂ）は、前記第２厚さ（Ｔ２）を有する領域を支配的に含む、付記１または２に記載の窒化物半導体装置（１０）。
【0100】
（付記４）
前記第１厚さ（Ｔ１）は、１００ｎｍ以上２００ｎｍ以下である、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第１厚さ（Ｔ１）は、１００ｎｍ以上２００ｎｍ以下である、付記１～３のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0101】
（付記５）
前記第２厚さ（Ｔ２）は、５０ｎｍ以上１５０ｎｍ以下である、付記１～４のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第２厚さ（Ｔ２）は、５０ｎｍ以上１５０ｎｍ以下である、付記１～４のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0102】
（付記６）
前記第１部分（５２Ａ）は、
前記第１厚さ（Ｔ１）を有する第１領域（５２１Ａ）と、
前記第１領域（５２１Ａ）よりも前記ゲート層本体部（３２）寄りに位置し、前記第１厚さ（Ｔ１）よりも大きな厚さ（Ｔ１Ａ）を有する第２領域（５２１Ｂ）と、
を含む、付記１～５のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第１部分（５２Ａ）は、
前記第１厚さ（Ｔ１）を有する第１領域（５２１Ａ）と、
前記第１領域（５２１Ａ）よりも前記ゲート層本体部（３２）寄りに位置し、前記第１厚さ（Ｔ１）よりも大きな厚さ（Ｔ１Ａ）を有する第２領域（５２１Ｂ）と、
を含む、付記１～５のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0103】
（付記７）
平面視において前記第１領域（５２１Ａ）は前記第２領域（５２１Ｂ）よりも大きな面積を有している、付記６に記載の窒化物半導体装置（１０）。
平面視において前記第１領域（５２１Ａ）は前記第２領域（５２１Ｂ）よりも大きな面積を有している、付記６に記載の窒化物半導体装置（１０）。
【0104】
（付記８）
前記第１厚さ（Ｔ１）は、前記ドレイン側延在部（３６）の厚さよりも大きい、付記１～７のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第１厚さ（Ｔ１）は、前記ドレイン側延在部（３６）の厚さよりも大きい、付記１～７のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0105】
（付記９）
前記第１厚さ（Ｔ１）と前記ドレイン側延在部（３６）の厚さとの合計厚さは、前記ゲート層本体部（３２）の厚さよりも大きく、かつ、前記ゲート層本体部（３２）の厚さと前記ゲート電極（４０）の厚さとの合計厚さよりも小さい、付記１～８のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第１厚さ（Ｔ１）と前記ドレイン側延在部（３６）の厚さとの合計厚さは、前記ゲート層本体部（３２）の厚さよりも大きく、かつ、前記ゲート層本体部（３２）の厚さと前記ゲート電極（４０）の厚さとの合計厚さよりも小さい、付記１～８のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0106】
（付記１０）
前記ゲート層（３０）はさらに、前記ゲート層本体部（３２）から前記ソース開口部（５０Ａ）に向かって延在するソース側延在部（３４）を含み、
前記パッシベーション層（５０）は、
前記ソース側延在部（３４）および前記フィールドプレート電極（６０；６０Ａ）の双方と平面視で重複する第３部分（５５Ａ）と、
前記第３部分（５５Ａ）と連続し、前記ソース側延在部（３４）と前記ソース開口部（５０Ａ）との間に位置する第４部分（５５Ｂ）と、
前記第３部分（５５Ａ）と前記第４部分（５５Ｂ）との境界（５６）を含む領域に位置する第２段差部（５７）と、を含み、
前記第２段差部（５７）は、段差上面（５７Ａ）と、前記第２段差部（５７）の前記段差上面（５７Ａ）よりも低い段差下面（５７Ｂ）と、前記第２段差部（５７）の前記段差上面（５７Ａ）と前記段差下面（５７Ｂ）とをつなぐ段差壁（５７Ｃ）とを有し、
前記第３部分（５５Ａ）は、前記第２段差部（５７）の前記段差上面（５７Ａ）から前記ソース側延在部（３４）の上面まで第３厚さ（Ｔ３）を有し、
前記第４部分（５５Ｂ）は、前記第２段差部（５７）の前記段差下面（５７Ｂ）から前記電子供給層（２８）の上面まで第４厚さ（Ｔ４）を有し、
前記第３厚さ（Ｔ３）は前記第４厚さ（Ｔ４）よりも大きい、付記１～９のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記ゲート層（３０）はさらに、前記ゲート層本体部（３２）から前記ソース開口部（５０Ａ）に向かって延在するソース側延在部（３４）を含み、
前記パッシベーション層（５０）は、
前記ソース側延在部（３４）および前記フィールドプレート電極（６０；６０Ａ）の双方と平面視で重複する第３部分（５５Ａ）と、
前記第３部分（５５Ａ）と連続し、前記ソース側延在部（３４）と前記ソース開口部（５０Ａ）との間に位置する第４部分（５５Ｂ）と、
前記第３部分（５５Ａ）と前記第４部分（５５Ｂ）との境界（５６）を含む領域に位置する第２段差部（５７）と、を含み、
前記第２段差部（５７）は、段差上面（５７Ａ）と、前記第２段差部（５７）の前記段差上面（５７Ａ）よりも低い段差下面（５７Ｂ）と、前記第２段差部（５７）の前記段差上面（５７Ａ）と前記段差下面（５７Ｂ）とをつなぐ段差壁（５７Ｃ）とを有し、
前記第３部分（５５Ａ）は、前記第２段差部（５７）の前記段差上面（５７Ａ）から前記ソース側延在部（３４）の上面まで第３厚さ（Ｔ３）を有し、
前記第４部分（５５Ｂ）は、前記第２段差部（５７）の前記段差下面（５７Ｂ）から前記電子供給層（２８）の上面まで第４厚さ（Ｔ４）を有し、
前記第３厚さ（Ｔ３）は前記第４厚さ（Ｔ４）よりも大きい、付記１～９のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0107】
（付記１１）
前記第４厚さ（Ｔ４）に対する前記第３厚さ（Ｔ３）の比が、１よりも大きく３以下である、付記１０に記載の窒化物半導体装置（１０）。
前記第４厚さ（Ｔ４）に対する前記第３厚さ（Ｔ３）の比が、１よりも大きく３以下である、付記１０に記載の窒化物半導体装置（１０）。
【0108】
（付記１２）
前記第３厚さ（Ｔ３）は、１００ｎｍ以上２００ｎｍ以下である、付記１０または１１に記載の窒化物半導体装置（１０）。
前記第３厚さ（Ｔ３）は、１００ｎｍ以上２００ｎｍ以下である、付記１０または１１に記載の窒化物半導体装置（１０）。
【0109】
（付記１３）
前記第４厚さ（Ｔ４）は、５０ｎｍ以上１５０ｎｍ以下である、付記１０～１２のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第４厚さ（Ｔ４）は、５０ｎｍ以上１５０ｎｍ以下である、付記１０～１２のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0110】
（付記１４）
前記第３部分（５５Ａ）は、
前記第３厚さ（Ｔ３）を有する第３領域（５５１Ａ）と、
前記第３領域（５５１Ａ）よりも前記ゲート層本体部（３２）寄りに位置し、前記第３厚さ（Ｔ３）よりも大きな厚さ（Ｔ３Ａ）を有する第４領域（５５１Ｂ）と、
を含む、付記１０～１３のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第３部分（５５Ａ）は、
前記第３厚さ（Ｔ３）を有する第３領域（５５１Ａ）と、
前記第３領域（５５１Ａ）よりも前記ゲート層本体部（３２）寄りに位置し、前記第３厚さ（Ｔ３）よりも大きな厚さ（Ｔ３Ａ）を有する第４領域（５５１Ｂ）と、
を含む、付記１０～１３のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0111】
（付記１５）
前記第３厚さ（Ｔ３）は、前記ソース側延在部（３４）の厚さよりも大きい、付記１０～１４のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第３厚さ（Ｔ３）は、前記ソース側延在部（３４）の厚さよりも大きい、付記１０～１４のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0112】
（付記１６）
前記第３厚さ（Ｔ３）と前記ソース側延在部（３４）の厚さとの合計厚さは、前記ゲート層本体部（３２）の厚さよりも大きく、かつ、前記ゲート層本体部（３２）の厚さと前記ゲート電極（４０）の厚さとの合計厚さよりも小さい、付記１０～１５のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記第３厚さ（Ｔ３）と前記ソース側延在部（３４）の厚さとの合計厚さは、前記ゲート層本体部（３２）の厚さよりも大きく、かつ、前記ゲート層本体部（３２）の厚さと前記ゲート電極（４０）の厚さとの合計厚さよりも小さい、付記１０～１５のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0113】
（付記１７）
前記フィールドプレート電極（６０）は、前記ソース電極（４２）と一体に形成されており、かつ、平面視で前記ソース側延在部（３４）、前記ゲート層本体部（３２）、および前記ドレイン側延在部（３６）を覆うように前記ソース電極（４２）から前記ドレイン電極（４４）に向かって延在している、付記１～１６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記フィールドプレート電極（６０）は、前記ソース電極（４２）と一体に形成されており、かつ、平面視で前記ソース側延在部（３４）、前記ゲート層本体部（３２）、および前記ドレイン側延在部（３６）を覆うように前記ソース電極（４２）から前記ドレイン電極（４４）に向かって延在している、付記１～１６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0114】
（付記１８）
前記フィールドプレート電極（６０Ａ）は、前記ソース電極（４２）とは分離して設けられており、かつ、平面視で前記ドレイン側延在部（３６）の少なくとも一部を覆うように前記第１部分（５２Ａ）と前記第１段差部（５４）と前記第２部分（５２Ｂ）とに跨がって設けられている、付記１～１６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
前記フィールドプレート電極（６０Ａ）は、前記ソース電極（４２）とは分離して設けられており、かつ、平面視で前記ドレイン側延在部（３６）の少なくとも一部を覆うように前記第１部分（５２Ａ）と前記第１段差部（５４）と前記第２部分（５２Ｂ）とに跨がって設けられている、付記１～１６のうちのいずれか一つに記載の窒化物半導体装置（１０）。
【0115】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0116】
１０…窒化物半導体装置
２０…半導体基板
２６…電子走行層
２８…電子供給層
３０…ゲート層
３２…ゲート層本体部
３４…ソース側延在部
３６…ドレイン側延在部
４０…ゲート電極
４２…ソース電極
４４…ドレイン電極
５０…パッシベーション層
５０Ａ…ソース開口部
５０Ｂ…ドレイン開口部
５２Ａ…第１部分
５２１Ａ…第１領域
５２１Ｂ…第２領域
５２Ｂ…第２部分
５３…境界
５４…第１段差部
５４Ａ…段差上面
５４Ｂ…段差下面
５４Ｃ…段差壁
５５Ａ…第３部分
５５１Ａ…第３領域
５５１Ｂ…第４領域
５５Ｂ…第４部分
５６…境界
５７…第２段差部
５７Ａ…段差上面
５７Ｂ…段差下面
５７Ｃ…段差壁
６０，６０Ａ…フィールドプレート電極
Ｔ１…第１厚さ
Ｔ１Ａ…厚さ
Ｔ２…第２厚さ
Ｔ３…第３厚さ
Ｔ３Ａ…厚さ
Ｔ４…第４厚さ
２０…半導体基板
２６…電子走行層
２８…電子供給層
３０…ゲート層
３２…ゲート層本体部
３４…ソース側延在部
３６…ドレイン側延在部
４０…ゲート電極
４２…ソース電極
４４…ドレイン電極
５０…パッシベーション層
５０Ａ…ソース開口部
５０Ｂ…ドレイン開口部
５２Ａ…第１部分
５２１Ａ…第１領域
５２１Ｂ…第２領域
５２Ｂ…第２部分
５３…境界
５４…第１段差部
５４Ａ…段差上面
５４Ｂ…段差下面
５４Ｃ…段差壁
５５Ａ…第３部分
５５１Ａ…第３領域
５５１Ｂ…第４領域
５５Ｂ…第４部分
５６…境界
５７…第２段差部
５７Ａ…段差上面
５７Ｂ…段差下面
５７Ｃ…段差壁
６０，６０Ａ…フィールドプレート電極
Ｔ１…第１厚さ
Ｔ１Ａ…厚さ
Ｔ２…第２厚さ
Ｔ３…第３厚さ
Ｔ３Ａ…厚さ
Ｔ４…第４厚さ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【手続補正書】
【提出日】2024-05-29
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１窒化物半導体で構成された電子走行層と、
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層と、
前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されたゲート層と、
前記ゲート層上に設けられたゲート電極と、
前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、ソース開口部およびドレイン開口部を含むパッシベーション層と、
前記ソース開口部を介して前記電子供給層に接するソース電極と、
前記ドレイン開口部を介して前記電子供給層に接するドレイン電極と、
前記パッシベーション層上に設けられ、前記ソース電極と電気的に接続されたフィールドプレート電極と、を備え、
前記ゲート層は、ゲート層本体部と、前記ゲート層本体部から前記ドレイン開口部に向かって延在するドレイン側延在部と、を含み、
前記パッシベーション層は、
前記ドレイン側延在部および前記フィールドプレート電極の双方と平面視で重複する第１部分と、
前記第１部分と連続し、前記ドレイン側延在部と前記ドレイン開口部との間に位置する第２部分と、
前記第１部分と前記第２部分との境界を含む領域に位置する第１段差部と、を含み、
前記第１段差部は、段差上面と、前記段差上面よりも低い段差下面と、前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第１部分は、前記段差上面から前記ドレイン側延在部の上面まで第１厚さを有し、
前記第２部分は、前記段差下面から前記電子供給層の上面まで第２厚さを有し、
前記第１厚さは前記第２厚さよりも大きい、窒化物半導体装置。
前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成された電子供給層と、
前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されたゲート層と、
前記ゲート層上に設けられたゲート電極と、
前記電子供給層、前記ゲート層、および前記ゲート電極を覆うとともに、ソース開口部およびドレイン開口部を含むパッシベーション層と、
前記ソース開口部を介して前記電子供給層に接するソース電極と、
前記ドレイン開口部を介して前記電子供給層に接するドレイン電極と、
前記パッシベーション層上に設けられ、前記ソース電極と電気的に接続されたフィールドプレート電極と、を備え、
前記ゲート層は、ゲート層本体部と、前記ゲート層本体部から前記ドレイン開口部に向かって延在するドレイン側延在部と、を含み、
前記パッシベーション層は、
前記ドレイン側延在部および前記フィールドプレート電極の双方と平面視で重複する第１部分と、
前記第１部分と連続し、前記ドレイン側延在部と前記ドレイン開口部との間に位置する第２部分と、
前記第１部分と前記第２部分との境界を含む領域に位置する第１段差部と、を含み、
前記第１段差部は、段差上面と、前記段差上面よりも低い段差下面と、前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第１部分は、前記段差上面から前記ドレイン側延在部の上面まで第１厚さを有し、
前記第２部分は、前記段差下面から前記電子供給層の上面まで第２厚さを有し、
前記第１厚さは前記第２厚さよりも大きい、窒化物半導体装置。
【請求項2】
前記第２厚さに対する前記第１厚さの比が、１よりも大きく３以下である、請求項１に記載の窒化物半導体装置。
【請求項3】
前記第１部分は、前記第１厚さを有する領域を支配的に含み、
前記第２部分は、前記第２厚さを有する領域を支配的に含む、請求項１に記載の窒化物半導体装置。
前記第２部分は、前記第２厚さを有する領域を支配的に含む、請求項１に記載の窒化物半導体装置。
【請求項4】
前記第１厚さは、１００ｎｍ以上２００ｎｍ以下である、請求項１に記載の窒化物半導体装置。
【請求項5】
前記第２厚さは、５０ｎｍ以上１５０ｎｍ以下である、請求項１に記載の窒化物半導体装置。
【請求項6】
前記第１部分は、
前記第１厚さを有する第１領域と、
前記第１領域よりも前記ゲート層本体部寄りに位置し、前記第１厚さよりも大きな厚さを有する第２領域と、を含む、請求項１に記載の窒化物半導体装置。
前記第１厚さを有する第１領域と、
前記第１領域よりも前記ゲート層本体部寄りに位置し、前記第１厚さよりも大きな厚さを有する第２領域と、を含む、請求項１に記載の窒化物半導体装置。
【請求項7】
平面視において前記第１領域は前記第２領域よりも大きな面積を有している、請求項６に記載の窒化物半導体装置。
【請求項8】
前記第１厚さは、前記ドレイン側延在部の厚さよりも大きい、請求項１に記載の窒化物半導体装置。
【請求項9】
前記第１厚さと前記ドレイン側延在部の厚さとの合計厚さは、前記ゲート層本体部の厚さよりも大きく、かつ、前記ゲート層本体部の厚さと前記ゲート電極の厚さとの合計厚さよりも小さい、請求項１に記載の窒化物半導体装置。
【請求項10】
前記ゲート層はさらに、前記ゲート層本体部から前記ソース開口部に向かって延在するソース側延在部を含み、
前記パッシベーション層は、
前記ソース側延在部および前記フィールドプレート電極の双方と平面視で重複する第３部分と、
前記第３部分と連続し、前記ソース側延在部と前記ソース開口部との間に位置する第４部分と、
前記第３部分と前記第４部分との境界を含む領域に位置する第２段差部と、を含み、
前記第２段差部は、段差上面と、前記第２段差部の前記段差上面よりも低い段差下面と、前記第２段差部の前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第３部分は、前記第２段差部の前記段差上面から前記ソース側延在部の上面まで第３厚さを有し、
前記第４部分は、前記第２段差部の前記段差下面から前記電子供給層の上面まで第４厚さを有し、
前記第３厚さは前記第４厚さよりも大きい、請求項１に記載の窒化物半導体装置。
前記パッシベーション層は、
前記ソース側延在部および前記フィールドプレート電極の双方と平面視で重複する第３部分と、
前記第３部分と連続し、前記ソース側延在部と前記ソース開口部との間に位置する第４部分と、
前記第３部分と前記第４部分との境界を含む領域に位置する第２段差部と、を含み、
前記第２段差部は、段差上面と、前記第２段差部の前記段差上面よりも低い段差下面と、前記第２段差部の前記段差上面と前記段差下面とをつなぐ段差壁とを有し、
前記第３部分は、前記第２段差部の前記段差上面から前記ソース側延在部の上面まで第３厚さを有し、
前記第４部分は、前記第２段差部の前記段差下面から前記電子供給層の上面まで第４厚さを有し、
前記第３厚さは前記第４厚さよりも大きい、請求項１に記載の窒化物半導体装置。
【請求項11】
前記第４厚さに対する前記第３厚さの比が、１よりも大きく３以下である、請求項１０に記載の窒化物半導体装置。
【請求項12】
前記第３厚さは、１００ｎｍ以上２００ｎｍ以下である、請求項１０に記載の窒化物半導体装置。
【請求項13】
前記第４厚さは、５０ｎｍ以上１５０ｎｍ以下である、請求項１０に記載の窒化物半導体装置。
【請求項14】
前記第３部分は、
前記第３厚さを有する第３領域と、
前記第３領域よりも前記ゲート層本体部寄りに位置し、前記第３厚さよりも大きな厚さを有する第４領域と、を含む、請求項１０に記載の窒化物半導体装置。
前記第３厚さを有する第３領域と、
前記第３領域よりも前記ゲート層本体部寄りに位置し、前記第３厚さよりも大きな厚さを有する第４領域と、を含む、請求項１０に記載の窒化物半導体装置。
【請求項15】
前記第３厚さは、前記ソース側延在部の厚さよりも大きい、請求項１０に記載の窒化物半導体装置。
【請求項16】
前記第３厚さと前記ソース側延在部の厚さとの合計厚さは、前記ゲート層本体部の厚さよりも大きく、かつ、前記ゲート層本体部の厚さと前記ゲート電極の厚さとの合計厚さよりも小さい、請求項１０に記載の窒化物半導体装置。
【請求項17】
前記フィールドプレート電極は、前記ソース電極と一体に形成されており、かつ、平面視で前記ゲート層本体部および前記ドレイン側延在部を覆うように前記ソース電極から前記ドレイン電極に向かって延在している、請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置。
【請求項18】
前記フィールドプレート電極は、前記ソース電極とは分離して設けられており、かつ、平面視で前記ドレイン側延在部の少なくとも一部を覆うように前記第１部分と前記第１段差部と前記第２部分とに跨がって設けられている、請求項１～１６のうちのいずれか一項に記載の窒化物半導体装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【0004】
［概要］
一般に、窒化物半導体装置は、ゲート層の端部に局所的に印加される電界を緩和するためにゲート層の上方を覆うフィールドプレート電極を含む。フィールドプレート電極は、ソース電極と一体に形成されるかまたはソース電極に電気的に接続されている。この構成では、ゲート層の上方にフィールドプレート電極が存在することでソースゲート間容量が増加する。
本開示の一態様による窒化物半導体装置は、電子走行層、電子供給層、ゲート層、ゲート電極、ソース電極、ドレイン電極、パッシベーション層、およびフィールドプレート電極を含む。前記電子走行層は、第１窒化物半導体で構成されている。前記電子供給層は、前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成されている。前記ゲート層は、前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されている。前記ゲート電極は、前記ゲート層上に設けられている。前記パッシベーション層は、前記電子供給層、前記ゲート層、および前記ゲート電極を覆っており、ソース開口部およびドレイン開口部を含む。前記ソース電極は、前記ソース開口部を介して前記電子供給層に接している。前記ドレイン電極は、前記ドレイン開口部を介して前記電子供給層に接している。前記フィールドプレート電極は、前記パッシベーション層上に設けられ、前記ソース電極と電気的に接続されている。前記ゲート層は、ゲート層本体部と、前記ゲート層本体部から前記ドレイン開口部に向かって延在するドレイン側延在部とを含む。前記パッシベーション層は、前記ドレイン側延在部および前記フィールドプレート電極の双方と平面視で重複する第１部分と、前記第１部分と連続し、前記ドレイン側延在部と前記ドレイン開口部との間に位置する第２部分と、前記第１部分と前記第２部分との境界を含む領域に位置する第１段差部とを含む。前記第１段差部は、段差上面と、前記段差上面よりも低い段差下面と、前記段差上面と前記段差下面とをつなぐ段差壁とを有している。前記第１部分は、前記段差上面から前記ドレイン側延在部の上面まで第１厚さを有している。前記第２部分は、前記段差下面から前記電子供給層の上面まで第２厚さを有している。前記第１厚さは前記第２厚さよりも大きい。
一般に、窒化物半導体装置は、ゲート層の端部に局所的に印加される電界を緩和するためにゲート層の上方を覆うフィールドプレート電極を含む。フィールドプレート電極は、ソース電極と一体に形成されるかまたはソース電極に電気的に接続されている。この構成では、ゲート層の上方にフィールドプレート電極が存在することでソースゲート間容量が増加する。
本開示の一態様による窒化物半導体装置は、電子走行層、電子供給層、ゲート層、ゲート電極、ソース電極、ドレイン電極、パッシベーション層、およびフィールドプレート電極を含む。前記電子走行層は、第１窒化物半導体で構成されている。前記電子供給層は、前記電子走行層上に設けられ、前記第１窒化物半導体よりも大きなバンドギャップを有する第２窒化物半導体で構成されている。前記ゲート層は、前記電子供給層上の一部に設けられ、第３窒化物半導体で構成されている。前記ゲート電極は、前記ゲート層上に設けられている。前記パッシベーション層は、前記電子供給層、前記ゲート層、および前記ゲート電極を覆っており、ソース開口部およびドレイン開口部を含む。前記ソース電極は、前記ソース開口部を介して前記電子供給層に接している。前記ドレイン電極は、前記ドレイン開口部を介して前記電子供給層に接している。前記フィールドプレート電極は、前記パッシベーション層上に設けられ、前記ソース電極と電気的に接続されている。前記ゲート層は、ゲート層本体部と、前記ゲート層本体部から前記ドレイン開口部に向かって延在するドレイン側延在部とを含む。前記パッシベーション層は、前記ドレイン側延在部および前記フィールドプレート電極の双方と平面視で重複する第１部分と、前記第１部分と連続し、前記ドレイン側延在部と前記ドレイン開口部との間に位置する第２部分と、前記第１部分と前記第２部分との境界を含む領域に位置する第１段差部とを含む。前記第１段差部は、段差上面と、前記段差上面よりも低い段差下面と、前記段差上面と前記段差下面とをつなぐ段差壁とを有している。前記第１部分は、前記段差上面から前記ドレイン側延在部の上面まで第１厚さを有している。前記第２部分は、前記段差下面から前記電子供給層の上面まで第２厚さを有している。前記第１厚さは前記第２厚さよりも大きい。