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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179688
(43)【公開日】2024-12-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20241219BHJP
H01L 21/60 20060101ALI20241219BHJP
【ＦＩ】
H01L25/08 Y
H01L25/08 E
H01L21/60 301A
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023098725
(22)【出願日】2023-06-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100213654
【弁理士】
【氏名又は名称】成瀬 晃樹
(72)【発明者】
【氏名】三浦 正幸
(72)【発明者】
【氏名】長谷川 一磨
(72)【発明者】
【氏名】向田 秀子
(72)【発明者】
【氏名】工藤 加奈
【テーマコード（参考）】
5F044
【Ｆターム（参考）】
5F044AA02
5F044AA12
(57)【要約】
【課題】チップをより適切に配置することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、基板と、第１積層体と、第２積層体と、第１接着層と、第２接着層と、第１ワイヤと、第２ワイヤと、を備える。基板は、第１面を有する。第１積層体は、複数の第１半導体チップを有する。第２積層体は、第１積層体と第１面の面内方向において異なる位置に設けられ、複数の第２半導体チップを有する。第１接着層は、複数の第１半導体チップのそれぞれの下部に設けられる。第２接着層は、複数の第２半導体チップのそれぞれの下部に設けられる。第１ワイヤは、第１半導体チップと、第２半導体チップとを互いに電気的に接続する。第２ワイヤは、基板と、第２半導体チップとを電気的に接続する。最下段の第１半導体チップの下部に設けられる第１接着層の厚さは、他の第１接着層の厚さとは異なる。
【選択図】図１
【解決手段】本実施形態による半導体装置は、基板と、第１積層体と、第２積層体と、第１接着層と、第２接着層と、第１ワイヤと、第２ワイヤと、を備える。基板は、第１面を有する。第１積層体は、複数の第１半導体チップを有する。第２積層体は、第１積層体と第１面の面内方向において異なる位置に設けられ、複数の第２半導体チップを有する。第１接着層は、複数の第１半導体チップのそれぞれの下部に設けられる。第２接着層は、複数の第２半導体チップのそれぞれの下部に設けられる。第１ワイヤは、第１半導体チップと、第２半導体チップとを互いに電気的に接続する。第２ワイヤは、基板と、第２半導体チップとを電気的に接続する。最下段の第１半導体チップの下部に設けられる第１接着層の厚さは、他の第１接着層の厚さとは異なる。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１面を有する基板と、
複数の第１半導体チップを有する第１積層体と、
前記第１積層体と前記第１面の面内方向において異なる位置に設けられ、複数の第２半導体チップを有する第２積層体と、
複数の前記第１半導体チップのそれぞれの下部に設けられる第１接着層と、
複数の前記第２半導体チップのそれぞれの下部に設けられる第２接着層と、
前記第１半導体チップと、前記第２半導体チップとを互いに電気的に接続する第１ワイヤと、
前記基板と、前記第２半導体チップとを電気的に接続する第２ワイヤと、
を備え、
最下段の前記第１半導体チップの下部に設けられる前記第１接着層の厚さは、他の前記第１接着層の厚さとは異なる、半導体装置。
複数の第１半導体チップを有する第１積層体と、
前記第１積層体と前記第１面の面内方向において異なる位置に設けられ、複数の第２半導体チップを有する第２積層体と、
複数の前記第１半導体チップのそれぞれの下部に設けられる第１接着層と、
複数の前記第２半導体チップのそれぞれの下部に設けられる第２接着層と、
前記第１半導体チップと、前記第２半導体チップとを互いに電気的に接続する第１ワイヤと、
前記基板と、前記第２半導体チップとを電気的に接続する第２ワイヤと、
を備え、
最下段の前記第１半導体チップの下部に設けられる前記第１接着層の厚さは、他の前記第１接着層の厚さとは異なる、半導体装置。
【請求項2】
前記第１面上に設けられる第３半導体チップをさらに備え、
他の前記第１接着層の厚さとは異なる厚さを有する前記第１接着層が、前記第３半導体チップの少なくとも一部を覆う、請求項１に記載の半導体装置。
他の前記第１接着層の厚さとは異なる厚さを有する前記第１接着層が、前記第３半導体チップの少なくとも一部を覆う、請求項１に記載の半導体装置。
【請求項3】
他の前記第１接着層の厚さとは異なる厚さを有する前記第１接着層は、前記第２ワイヤの少なくとも一部を覆う、請求項１に記載の半導体装置。
【請求項4】
前記第１面に略垂直な方向から見て、前記第１半導体チップと前記第２半導体チップとは細長形状であり、
前記第１半導体チップに設けられた複数のパッドが二つの長辺のうちの１辺に沿って設けられており、
前記第２半導体チップに設けられた複数のパッドが二つの長辺のうちの前記第１半導体チップに近い側の長辺に沿って設けられている、
請求項１に記載の半導体装置。
前記第１半導体チップに設けられた複数のパッドが二つの長辺のうちの１辺に沿って設けられており、
前記第２半導体チップに設けられた複数のパッドが二つの長辺のうちの前記第１半導体チップに近い側の長辺に沿って設けられている、
請求項１に記載の半導体装置。
【請求項5】
第１面を有する基板と、
前記第１面上に設けられるスペーサと、
前記スペーサ上に設けられる第１半導体チップと、
前記スペーサ上に設けられ、前記第１面に略垂直な方向から見て、前記第１半導体チップと重ならないように設けられる第２半導体チップと、
前記第１半導体チップの下部に設けられる第１接着層と、
前記第２半導体チップの下部に設けられる第２接着層と、
前記スペーサの下部に設けられる第３接着層と、
前記第３接着層に覆われるように前記第１面上に設けられる第３半導体チップと、
前記第１半導体チップおよび前記第２半導体チップの少なくとも一方と前記基板とを電気的に接続する第１ワイヤと、
を備える、半導体装置。
前記第１面上に設けられるスペーサと、
前記スペーサ上に設けられる第１半導体チップと、
前記スペーサ上に設けられ、前記第１面に略垂直な方向から見て、前記第１半導体チップと重ならないように設けられる第２半導体チップと、
前記第１半導体チップの下部に設けられる第１接着層と、
前記第２半導体チップの下部に設けられる第２接着層と、
前記スペーサの下部に設けられる第３接着層と、
前記第３接着層に覆われるように前記第１面上に設けられる第３半導体チップと、
前記第１半導体チップおよび前記第２半導体チップの少なくとも一方と前記基板とを電気的に接続する第１ワイヤと、
を備える、半導体装置。
【請求項6】
前記第１半導体チップは、前記第１ワイヤ、または、前記第１半導体チップと前記第２半導体チップとを電気的に接続する第２ワイヤと接続される複数の第１パッドを有し、
前記第２半導体チップは、前記第１ワイヤ、または、前記第２ワイヤと接続される複数の第２パッドを有し、
前記第１面に略垂直な方向から見て、前記第１半導体チップは、細長形状であり、前記複数の第１パッドが二つの長辺のうちの一辺に沿って設けられ、前記第２半導体チップは、細長形状であり、前記複数の第２パッドが二つの長辺のうち前記第１半導体チップから遠い側の長辺に沿って設けられている、請求項５に記載の半導体装置。
前記第２半導体チップは、前記第１ワイヤ、または、前記第２ワイヤと接続される複数の第２パッドを有し、
前記第１面に略垂直な方向から見て、前記第１半導体チップは、細長形状であり、前記複数の第１パッドが二つの長辺のうちの一辺に沿って設けられ、前記第２半導体チップは、細長形状であり、前記複数の第２パッドが二つの長辺のうち前記第１半導体チップから遠い側の長辺に沿って設けられている、請求項５に記載の半導体装置。
【請求項7】
前記第１半導体チップは、前記第１ワイヤ、または、前記第１半導体チップと前記第２半導体チップとを電気的に接続する第２ワイヤと接続される複数の第１パッドを有し、
前記第２半導体チップは、前記第１ワイヤ、または、前記第２ワイヤと接続される複数の第２パッドを有し、
前記第１面に略垂直な方向から見て、前記第１半導体チップは、細長形状であり、前記複数の第１パッドが二つの長辺のうちの一辺に沿って設けられ、
前記第２半導体チップは、細長形状であり、前記複数の第２パッドが二つの長辺のうちの前記第１半導体チップから近い側の長辺に沿って設けられている、請求項５に記載の半導体装置。
前記第２半導体チップは、前記第１ワイヤ、または、前記第２ワイヤと接続される複数の第２パッドを有し、
前記第１面に略垂直な方向から見て、前記第１半導体チップは、細長形状であり、前記複数の第１パッドが二つの長辺のうちの一辺に沿って設けられ、
前記第２半導体チップは、細長形状であり、前記複数の第２パッドが二つの長辺のうちの前記第１半導体チップから近い側の長辺に沿って設けられている、請求項５に記載の半導体装置。
【請求項8】
前記第１面に略垂直な方向から見て、前記スペーサと重ならないように前記第１面に設けられる第４半導体チップと、
前記第１接着層を介して前記スペーサと接する前記第１半導体チップと、前記第４半導体チップと、を電気的に接続する第３ワイヤと、
をさらに備える、請求項５に記載の半導体装置。
前記第１接着層を介して前記スペーサと接する前記第１半導体チップと、前記第４半導体チップと、を電気的に接続する第３ワイヤと、
をさらに備える、請求項５に記載の半導体装置。
【請求項9】
第１面を有する基板と、
前記第１面上に設けられる複数の第１半導体チップと、
複数の前記第１半導体チップのそれぞれの下部に設けられる複数の第１接着層と、
少なくとも一部が複数の前記第１接着層の少なくとも一つに覆われるように、前記第１面上に設けられる第２半導体チップと、
を備える、半導体装置。
前記第１面上に設けられる複数の第１半導体チップと、
複数の前記第１半導体チップのそれぞれの下部に設けられる複数の第１接着層と、
少なくとも一部が複数の前記第１接着層の少なくとも一つに覆われるように、前記第１面上に設けられる第２半導体チップと、
を備える、半導体装置。
【請求項10】
前記第１面に略垂直な方向から見て、前記第１半導体チップおよび前記第２半導体チップとは重ならないように前記第１面に設けられ、ワイヤを介して前記第１半導体チップと電気的に接続される第５半導体チップをさらに備える、請求項９に記載の半導体装置。
【請求項11】
前記第１半導体チップの短辺の幅に対する長辺の幅の比率は、３以上５未満である、請求項１から請求項１０のいずれか一項に記載の半導体装置。
【請求項12】
前記第１半導体チップの短辺の幅に対する長辺の幅の比率は、５以上１０未満である、請求項１から請求項１０のいずれか一項に記載の半導体装置。
【請求項13】
前記第１半導体チップの短辺の幅に対する長辺の幅の比率は、１０以上１５未満である、請求項１から請求項１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体装置のパッケージ構造において、短辺の幅に対する長辺の幅の比率（アスペクト比）が高い半導体チップが搭載される場合がある。高アスペクト比の半導体チップは、半導体パッケージ内で適切に配置することが難しい場合がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１２－１２９４６４号公報
【特許文献2】特開２０１４－５３５３８号公報
【特許文献3】特開２０２０－５３６５５号公報
【特許文献4】国際公開第２０２２／０３４８５４号
【発明の概要】
【発明が解決しようとする課題】
【0004】
チップをより適切に配置することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体装置は、基板と、第１積層体と、第２積層体と、第１接着層と、第２接着層と、第１ワイヤと、第２ワイヤと、を備える。基板は、第１面を有する。第１積層体は、複数の第１半導体チップを有する。第２積層体は、第１積層体と第１面の面内方向において異なる位置に設けられ、複数の第２半導体チップを有する。第１接着層は、複数の第１半導体チップのそれぞれの下部に設けられる。第２接着層は、複数の第２半導体チップのそれぞれの下部に設けられる。第１ワイヤは、第１半導体チップと、第２半導体チップとを互いに電気的に接続する。第２ワイヤは、基板と、第２半導体チップとを電気的に接続する。最下段の第１半導体チップの下部に設けられる第１接着層の厚さは、他の第１接着層の厚さとは異なる。
【図面の簡単な説明】
【0006】
【図1】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図2】第１実施形態による半導体装置の構成の一例を示す上面図である。
【図3】第１実施形態の第１比較例による半導体装置の構成の一例を示す断面図である。
【図4】第１実施形態の第２比較例による半導体装置の構成の一例を示す断面図である。
【図5】第１実施形態の第１変形例による半導体装置の構成の一例を示す断面図である。
【図6】第２実施形態による半導体装置の構成の一例を示す断面図である。
【図7】第２実施形態による半導体装置の構成の一例を示す上面図である。
【図8】第２実施形態の第１変形例による半導体装置の構成の一例を示す断面図である。
【図9】第２実施形態の第１変形例による半導体装置の構成の一例を示す上面図である。
【図10】第２実施形態の第２変形例による半導体装置の構成の一例を示す上面図である。
【図11】第２実施形態の第２変形例におけるボンディングワイヤの接続の一例を示す上面図である。
【図12】第２実施形態の第３変形例による半導体装置の構成の一例を示す断面図である。
【図13】第２実施形態の第４変形例による半導体装置の構成の一例を示す断面図である。
【図14】第２実施形態の第５変形例による半導体装置の構成の一例を示す断面図である。
【図15】第２実施形態の第６変形例による半導体装置の構成の一例を示す断面図である。
【図16】第２実施形態の第７変形例による半導体装置の構成の一例を示す断面図である。
【図17】第２実施形態の第８変形例による半導体装置の構成の一例を示す断面図である。
【図18】第３実施形態による半導体装置の構成の一例を示す断面図である。
【図19】第３実施形態による半導体装置の構成の一例を示す上面図である。
【図20】第３実施形態の第１変形例による半導体装置の構成の一例を示す断面図である。
【図21】第３実施形態の第２変形例による半導体装置の構成の一例を示す断面図である。
【図22】第３実施形態の第３変形例による半導体装置の構成の一例を示す断面図である。
【図23】第３実施形態の第４変形例による半導体装置の構成の一例を示す断面図である。
【図24】第３実施形態の第５変形例による半導体装置の構成の一例を示す断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す上面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す上面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。
【0009】
半導体装置１は、配線基板１０と、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂと、半導体チップ４０と、ボンディングワイヤ８１、８２と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
【0010】
尚、図１は、基板（配線基板１０）の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板（配線基板１０）の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【0011】
配線基板１０は、配線層（図示せず）と絶縁層（図示せず）とを含むプリント基板やインタポーザでよい。配線層には、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）またはそれらの合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。配線基板１０は、複数の配線層および複数の絶縁層を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極を有してもよい。
【0012】
配線基板１０の表面（面Ｆ１０ａ）には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層は、配線層を保護し、ショート不良を抑制するための絶縁層にも使用される。配線基板１０の表面には、パッド１７、１８が設けられる。パッド１７、１８は、ソルダレジスト層から露出する配線層である。パッド１７は、積層体Ｓ１ａと電気的に接続される。パッド１８は、積層体Ｓ２ｂと電気的に接続される。パッド１７、１８は、例えば、金（Ａｕ）めっき電極である。また、配線基板１０の表面には、後述する金属材料７０と接続されるパッド（図示せず）も設けられる。
【0013】
配線基板１０の裏面（面Ｆ１０ｂ）には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層から露出された配線層には、接続バンプ１３が設けられている。接続バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
【0014】
積層体Ｓ１ａ、Ｓ１ｂは、半導体チップ２０と、接着層２１と、を有する。接着層２１は、例えば、ＤＡＦ（Die Attachment Film）またはＮＣＰ（Non Conductive Paste）である。積層体Ｓ１ａは、複数の半導体チップ２０が積層方向（Ｚ方向）に垂直な方向（例えば、－Ｘ方向）へずれて積層された積層体である。積層体Ｓ１ｂは、複数の半導体チップ２０が積層方向（Ｚ方向）に垂直な方向（例えば、＋Ｘ方向）へずれて積層された積層体である。また、積層体Ｓ１ａ、Ｓ１ｂは面Ｆ１０ａ上に設けられる。
【0015】
半導体チップ２０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ２０は、その表面（上面、面Ｆ２０ａ）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図１では、積層体Ｓ１ａ、Ｓ１ｂのそれぞれは、積層された２つのメモリチップとしての半導体チップ２０を有する。しかし、半導体チップの積層数は、３つ以上であってもよい。
【0016】
積層体Ｓ２ａ、Ｓ２ｂは、半導体チップ３０と、接着層３１と、を有する。接着層３１は、例えば、ＤＡＦ（Die Attachment Film）またはＮＣＰ（Non Conductive Paste）である。積層体Ｓ２ａは、複数の半導体チップ３０が積層方向（Ｚ方向）に垂直な方向（例えば、－Ｘ方向）へずれて積層された積層体である。積層体Ｓ２ｂは、複数の半導体チップ３０が積層方向（Ｚ方向）に垂直な方向（例えば、＋Ｘ方向）へずれて積層された積層体である。また、積層体Ｓ２ａ、Ｓ２ｂは、面Ｆ１０ａ上の積層体Ｓ１の位置から面Ｆ１０ａに略平行なＸ方向の位置に設けられる。
【0017】
半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面（上面、面Ｆ３０ａ）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図１では、積層体Ｓ１ａ、Ｓ１ｂのそれぞれは、積層された２つのメモリチップとしての半導体チップ３０を有する。しかし、半導体チップの積層数は、３つ以上であってもよい。
【0018】
半導体チップ４０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ４０の配線基板１０を向いた面Ｆ４０ｂには、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。半導体チップ４０の裏面（下面）である面Ｆ４０ｂには、半導体素子と電気的に接続される電極ピラー（図示せず）が設けられている。電極ピラーには、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属材料が用いられている。
【0019】
また、半導体チップ４０は、面Ｆ１０ａ上に設けられる。半導体チップ４０は、例えば、積層体Ｓ１ａ、Ｓ２ｂの間に設けられる。
【0020】
接続バンプとしての電極ピラーの周囲には、金属材料７０が設けられている。電極ピラーは、金属材料７０を介して、ソルダレジスト層の開口部において露出された配線層と電気的に接続される。金属材料７０には、例えば、はんだ、銀、銅等の低抵抗金属材料が用いられている。金属材料７０は、半導体チップ４０の電極ピラーと配線基板１０の配線層とを電気的に接続する。
【0021】
金属材料７０の周囲の領域、および、半導体チップ４０と配線基板１０との間の領域には、樹脂層８０が設けられている。樹脂層８０は、例えば、アンダーフィル樹脂を硬化させたものであり、半導体チップ４０の周囲を被覆して保護する。
【0022】
ボンディングワイヤ８１は、配線基板１０および半導体チップ２０の任意のパッドに接続されている。ボンディングワイヤ８２は、配線基板１０および半導体チップ３０の任意のパッドに接続されている。ボンディングワイヤ８１、８２は、例えば、金（Ａｕ）ワイヤである。ボンディングワイヤ８１、８２で接続するために、半導体チップ２０、３０は、パッド２０ｐ、３０ｐの分だけずらされて積層されている。
【0023】
さらに、封止樹脂９１が、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂ、半導体チップ４０、ボンディングワイヤ８１、８２等を封止している。これにより、半導体装置１は、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂおよび半導体チップ４０を配線基板１０上において１つの半導体パッケージとして構成されている。
【0024】
次に、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂおよび半導体チップ４０の構成の詳細について説明する。
【0025】
図２に示すように、半導体チップ２０は、短辺がＸ方向に略平行になり、長辺がＹ方向に略平行になるように配置されている。従って、複数の半導体チップ２０は、半導体チップ２０の短辺方向にずれて積層されている。半導体チップ２０は上から見て細長形状である。また、半導体チップ２０短辺がＹ方向に略平行になり、長辺がＸ方向に略平行になっていてもよい。
【0026】
図１に示すように、積層体Ｓ１ａ、Ｓ１ｂは、半導体チップ２０の短辺方向に並べて配置される。
【0027】
積層体Ｓ１ａ、Ｓ１ｂのそれぞれは、積層された２段の半導体チップ２０を有する。積層体Ｓ１ａ、Ｓ１ｂの最下段の半導体チップ２０は、面Ｆ１０ａ上の異なる位置に設けられる。尚、半導体チップ２０の積層数は、３つ以上であってもよい。
【0028】
複数のボンディングワイヤ８１は、複数の半導体チップ２０を互いに電気的に接続する。積層体Ｓ１ａ、Ｓ１ｂは、ボンディングワイヤ８１を介して、互いに電気的に接続される。ボンディングワイヤ８１は、例えば、一筆書きに複数の半導体チップ２０を互いに接続する。
【0029】
また、積層体Ｓ１ｂの最下段の半導体チップ２０の下部に設けられる接着層２１の厚さは、他の接着層２１の厚さとは異なる。より詳細には、積層体Ｓ１ｂの最下段の半導体チップ２０の下部に設けられる接着層２１は、他の接着層２１よりも厚い。
【0030】
積層体Ｓ１ｂの最下段の半導体チップ２０の下部に設けられる接着層２１は、半導体チップ４０の少なくとも一部を覆う。これにより、積層体Ｓ１ｂおよび半導体チップ４０を互いに近づけて配置することができ、パッケージ面積をより小さくすることができる。
【0031】
積層体Ｓ１ｂの最下段の半導体チップ２０の下部に設けられる接着層２１は、積層体Ｓ１ａの最下段の半導体チップ２０と配線基板１０とを電気的に接続するボンディングワイヤ８１の少なくとも一部を覆う。これにより、積層体Ｓ１ａ、Ｓ１ｂを互いに近づけて配置することができ、パッケージ面積をより小さくすることができる。
【0032】
図２に示すように、半導体チップ３０は、短辺がＸ方向に略平行になり、長辺がＹ方向に略平行になるように配置されている。従って、複数の半導体チップ３０は、半導体チップ３０の短辺方向にずれて積層されている。半導体チップ３０は上から見て細長形状である。また、半導体チップ３０短辺がＹ方向に略平行になり、長辺がＸ方向に略平行になっていてもよい。
【0033】
図１に示すように、積層体Ｓ２ａ、Ｓ２ｂは、半導体チップ３０の短辺方向に並べて配置される。
【0034】
積層体Ｓ２ａ、Ｓ２ｂのそれぞれは、積層された２段の半導体チップ３０を有する。積層体Ｓ２ａ、Ｓ２ｂの最下段の半導体チップ３０は、面Ｆ１０ａ上の異なる位置に設けられる。尚、半導体チップ３０の積層数は、３以上であってもよい。
【0035】
複数のボンディングワイヤ８２は、複数の半導体チップ３０を互いに電気的に接続する。積層体Ｓ２ａ、Ｓ２ｂは、ボンディングワイヤ８２を介して、互いに電気的に接続される。ボンディングワイヤ８２は、例えば、一筆書きに複数の半導体チップ３０を互いに接続する。
【0036】
また、積層体Ｓ２ａの最下段の半導体チップ３０の下部に設けられる接着層３１の厚さは、他の接着層３１の厚さとは異なる。より詳細には、積層体Ｓ２ａの最下段の半導体チップ３０の下部に設けられる接着層３１は、他の接着層３１よりも厚い。
【0037】
積層体Ｓ２ａの最下段の半導体チップ３０の下部に設けられる接着層３１は、半導体チップ４０の少なくとも一部を覆う。これにより、積層体Ｓ２ａおよび半導体チップ４０を互いに近づけて配置することができ、パッケージ面積をより小さくすることができる。
【0038】
積層体Ｓ２ａの最下段の半導体チップ３０の下部に設けられる接着層３１は、積層体Ｓ２ｂの最下段の半導体チップ３０と配線基板１０とを電気的に接続するボンディングワイヤ８２の少なくとも一部を覆う。これにより、積層体Ｓ２ａ、Ｓ２ｂを互いに近づけて配置することができ、パッケージ面積をより小さくすることができる。
【0039】
以上のように、第１実施形態によれば、積層体Ｓ１ｂの最下段の半導体チップ２０の下部に設けられる接着層２１の厚さは、他の接着層２１の厚さとは異なる。積層体Ｓ２ａの最下段の半導体チップ３０の下部に設けられる接着層３１の厚さは、他の接着層３１の厚さとは異なる。これにより、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。
【0040】
また、第１実施形態では、面Ｆ１０ａの異なる位置に配置される複数の積層体Ｓ１ａ、Ｓ１ｂは、ボンディングワイヤ８１を介して、互いに電気的に接続される。面Ｆ１０ａの異なる位置に配置される複数の積層体Ｓ２ａ、Ｓ２ｂは、ボンディングワイヤ８２を介して、互いに電気的に接続される。これにより、多段積層が行われず、電気的に接続された比較的低層の複数の積層体が設けられる。
【0041】
また、図２に示すように、短辺の幅に対する長辺の幅の比率（アスペクト比）が高い半導体チップ２０、３０が用いられる場合がある。後で説明するように、高いアスペクト比を有する半導体チップ２０、３０が用いられる場合であっても、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。尚、図２に示す半導体チップ２０、３０のアスペクト比は、一例である。
【0042】
半導体チップ２０、３０の短辺の幅に対する長辺の幅の比率（アスペクト比）は、所定値以上である。所定値は、例えば、３である。例えば、短辺の幅が小さくなるほど、アスペクト比はさらに大きくなる。所定値は、例えば、５であってもよく、また、１０であってもよい。
【0043】
積層体Ｓ１ａを構成する半導体チップ２０のパッドは上からみたときチップの右側（長辺の１辺側）にある。積層体Ｓ１ｂを構成する半導体チップ２０のパッドは上からみたときチップの左側（長辺のうち積層体Ｓ１ａに近いほう）にある。
【0044】
積層体Ｓ１ａと積層体Ｓ１ｂとに同一の半導体チップを使用したとき、このように配置するには積層体Ｓ１ａと積層体Ｓ１ｂとで半導体チップの向きを逆にする必要がある。具体的には面内方向で１８０°回転させる必要がある。
【0045】
そのため、積層体Ｓ１ａを構成する半導体チップ２０と積層体Ｓ１ｂを構成する半導体チップ２０とに異なったチップを使用してもよい。このとき、積層体Ｓ１ｂを構成する半導体チップ２０と積層体Ｓ１ａを構成する半導体チップ２０とはチップ内部の構成は同じでパッドの配置が異なっていてもよい。
【0046】
積層体Ｓ２ａ、積層体Ｓ２ｂについても同様である。
【0047】
尚、厚い接着層２１、３１は、最下段の半導体チップ２０、３０の少なくとも１つの下部に設けられていてもよい。
【0048】
また、半導体チップ４０は、フリップチップ接続に限られず、ワイヤボンディングにより接続されてもよい。このとき厚い接着層２１、３１はワイヤを埋める。
【0049】
図３は、第１実施形態の第１比較例による半導体装置１ａの構成の一例を示す断面図である。第１実施形態の第１比較例は、接着層２１の厚さが同じ点で、第１実施形態とは異なっている。尚、図３では、積層体Ｓ１を詳細に説明するので、図１における配線基板１０および積層体Ｓ１以外の構成の図示を省略している。
【0050】
半導体装置１ａは、積層体Ｓ１を備える。積層体Ｓ１は、積層された４段の半導体チップ２０を備える。
【0051】
半導体チップ２０の短辺（Ｘ方向）の幅が小さくなるほど、すなわち、アスペクト比が高くなるほど、高段の半導体チップ２０が配線基板１０に対して傾きやすくなってしまう可能性がある。これは、半導体チップ２０のダイボンディングの際に、下の半導体チップ２０が上の半導体チップ２０を支持する面積が小さくなるためである。この結果、半導体チップ２０を高段に積層することが難しくなってしまう。
【0052】
これに対して、第１実施形態では、図３の積層体Ｓ１に比べて低層の積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂが、半導体チップ２０、３０の短辺方向に並べて配置される。これにより、高アスペクト比の半導体チップ２０、３０が用いられる場合であっても、半導体チップ２０、３０をより適切に配置することができる。従って、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。
【0053】
図４は、第１実施形態の第２比較例による半導体装置１ｂの構成の一例を示す断面図である。第１実施形態の第２比較例は、半導体チップ２０、３０のアスペクト比が比較的低い点で、第１実施形態とは異なっている。
【0054】
半導体装置１ｂは、積層体Ｓ１、Ｓ２を備える。積層体Ｓ１は、積層された４段の半導体チップ２０を有する。積層体Ｓ２は、積層された４段の半導体チップ３０を有する。積層体Ｓ１は、半導体チップ４０の上方に設けられ、また、積層体Ｓ２は、積層体Ｓ１上に設けられる。
【0055】
半導体チップ２０、３０のアスペクト比が比較的低いため、半導体チップ２０、３０の短辺の幅は比較的大きい。半導体チップ４０は、半導体チップ２０の下部に設けられる接着層２１によって埋め込まれる。
【0056】
これに対して、第１実施形態では、半導体チップ２０、３０のアスペクト比が比較的高いため、半導体チップ４０は、接着層２１、３１によって完全には埋め込まれない。半導体チップ４０の一部は、複数の半導体チップ２０、３０によって覆われる。これにより、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。
【0057】
（第１実施形態の第１変形例）
図５は、第１実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第１変形例は、半導体チップ４０の上方にスペーサ１１０が設けられる点で、第１実施形態とは異なっている。
図５は、第１実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第１変形例は、半導体チップ４０の上方にスペーサ１１０が設けられる点で、第１実施形態とは異なっている。
【0058】
半導体装置１は、スペーサ１１０と、接着層１１１と、をさらに備える。
【0059】
スペーサ１１０は、半導体チップ４０の上方に設けられる。スペーサ１１０は、例えば、Ｓｉを含んでいてもよく、ＰＩ（Polyimide）等の樹脂を含んでいてもよい。
【0060】
接着層１１１は、スペーサ１１０の下部に設けられる。
【0061】
積層体Ｓ１ｂ、Ｓ２ａは、スペーサ１１０上に設けられる。積層体Ｓ１ｂ、Ｓ２ａは、Ｚ方向から見て、半導体チップ４０の少なくとも一部と重なるように配置される。
【0062】
半導体チップ４０は、接着層１１１に覆われる（埋め込まれる）ように面Ｆ１０ａ上に設けられる。
【0063】
第１実施形態の第１変形例のように、半導体チップ４０の上方にスペーサ１１０が設けられてもよい。第１実施形態の第１変形例による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0064】
（第２実施形態）
図６は、第２実施形態による半導体装置１の構成の一例を示す断面図である。図７は、第２実施形態による半導体装置１の構成の一例を示す上面図である。図７のＢ－Ｂ線は、断面図である図６に対応する断面を示す。第２実施形態は、スペーサ１１０が設けられ、半導体チップ２０がスペーサ１１０上に並んで配置される点で、第１実施形態とは異なっている。
図６は、第２実施形態による半導体装置１の構成の一例を示す断面図である。図７は、第２実施形態による半導体装置１の構成の一例を示す上面図である。図７のＢ－Ｂ線は、断面図である図６に対応する断面を示す。第２実施形態は、スペーサ１１０が設けられ、半導体チップ２０がスペーサ１１０上に並んで配置される点で、第１実施形態とは異なっている。
【0065】
【0066】
半導体装置１は、スペーサ１１０と、接着層１１１と、ボンディングワイヤ８１ａと、をさらに備える。
【0067】
スペーサ１１０は、面Ｆ１０ａ上に設けられる。スペーサ１１０は、例えば、Ｓｉを含んでいてもよく、ＰＩ等の樹脂を含んでいてもよい。
【0068】
接着層１１１は、スペーサ１１０の下部に設けられる。
【0069】
ボンディングワイヤ８１ａは、図６における左端の半導体チップ２０と、配線基板１０と、を電気的に接続する。図６における左端の半導体チップ２０は、ボンディングワイヤ８１ａから、基準電圧（電源／グランド）の供給を受ける。
【0070】
図６における右端の半導体チップ２０は、ボンディングワイヤ８１を介して、配線基板１０から信号および基準電圧（電源／グランド）の供給を受ける。左端の半導体チップ２０は、右端の半導体チップ２０と配線基板１０との接続点から遠い。基準電圧の供給が可能なボンディングワイヤ８１ａを設けることにより、電源を強化することができる。
【0071】
複数の半導体チップ２０は、スペーサ１１０上の異なる位置に設けられる。すなわち、複数の半導体チップ２０は、スペーサ１１０上で並んで配置される。複数の半導体チップ２０は、接着層２１を介して、スペーサ１１０の上面（同じ面上）に接するように設けられる。
【0072】
半導体チップ２０は、ボンディングワイヤ８１と接続される複数のパッド２０ｐを有する。
【0073】
ボンディングワイヤ８１は、接着層２１を介してスペーサ１１０と接する複数の半導体チップ２０を互いに電気的に接続する。
【0074】
半導体チップ４０は、接着層１１１に覆われる（埋め込まれる）ように面Ｆ１０ａ上に設けられる。
【0075】
図７に示す例では、４つの半導体チップ２０は、Ｚ方向から見て、同じ向きに配置されている。すなわち、複数の半導体チップ２０は、Ｚ方向から見て、パッド２０ｐの配置が同じになるように配置される。
【0076】
接続バンプ１３として、例えば、８個のＩ／Ｏ（Input/Output）（ＩＯ＿０～ＩＯ＿７）用の接続バンプ１３が設けられる。
【0077】
以上のように、第２実施形態によれば、複数の半導体チップ２０は、スペーサ１１０上の異なる位置に設けられる。ボンディングワイヤ８１は、接着層２１を介してスペーサ１１０と接する複数の半導体チップ２０を互いに電気的に接続する。これにより、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。
【0078】
【0079】
これに対して、第２実施形態では、半導体チップ２０が積層されない。これにより、これにより、高アスペクト比の半導体チップ２０、３０が用いられる場合であっても、半導体チップ２０、３０をより適切に配置することができる。従って、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。
【0080】
また、半導体チップ２０が積層されないため、半導体チップ２０、３０を薄く削る必要がなく、半導体チップ２０、３０をより厚くすることができる。これにより、ピックアップ性が向上し、ピックアップ等の際のチップ割れを低減することができる。さらに、パッケージ内の断面構造が単純化されるため、パッケージ反り形状が単純化される。これにより、パッケージ反りの制御をより容易にすることができる。
【0081】
また、半導体チップ２０の短辺方向の幅が短いため、半導体チップ２０間を接続するボンディングワイヤ８１が長くなることを抑制することができる。
【0082】
（第２実施形態の第１変形例）
図８は、第２実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。図９は、第２実施形態の第１変形例による半導体装置１の構成の一例を示す上面図である。図９のＣ－Ｃ線は、断面図である図８に対応する断面を示す。第２実施形態の第１変形例は、一部の半導体チップ２０の向きが異なるが設けられる点で、第２実施形態とは異なっている。
図８は、第２実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。図９は、第２実施形態の第１変形例による半導体装置１の構成の一例を示す上面図である。図９のＣ－Ｃ線は、断面図である図８に対応する断面を示す。第２実施形態の第１変形例は、一部の半導体チップ２０の向きが異なるが設けられる点で、第２実施形態とは異なっている。
【0083】
図８に示す例では、４つの半導体チップ２０の一部は、Ｚ方向から見て、異なる向きに配置されている。より詳細には、４つの半導体チップ２０の一部は、Ｚ方向から見て、パッド２０ｐの配置が反転するように配置されている。左側２つの半導体チップ２０は、右側２つの半導体チップ２０と比較して、Ｚ方向から見た半導体チップ２０の向きが１８０°回転（反転）して配置されている。
【0084】
接続バンプ１３として、例えば、１６個のＩ／Ｏ用の接続バンプ１３が設けられる。第２実施形態の第１変形例では、Ｉ／Ｏ用の接続は、左側２つの半導体チップ２０と、右側２つの半導体チップ２０と、の間で分かれている。この場合、４つの半導体チップ２０が接続されている第２実施形態と比較して、２倍のＩ／Ｏ用の接続バンプが設けられる。これにより、半導体チップ２０を並列に動作させることができる。例えば、消費電力が２倍になるが、動作速度を２倍にすることができる。
【0085】
第２実施形態の第１変形例のように、一部の半導体チップ２０の向きが異なっていてもよい。第２実施形態の第１変形例による半導体装置１は、第２実施形態と同様の効果を得ることができる。
【0086】
（第２実施形態の第２変形例）
図１０は、第２実施形態の第２変形例による半導体装置１の構成の一例を示す上面図である。第２実施形態の第２変形例は、基準電圧用のパッド２０ｐ同士を接続するボンディングワイヤ８１ｂが設けられる点で、第２実施形態の第１変形例とは異なっている。
図１０は、第２実施形態の第２変形例による半導体装置１の構成の一例を示す上面図である。第２実施形態の第２変形例は、基準電圧用のパッド２０ｐ同士を接続するボンディングワイヤ８１ｂが設けられる点で、第２実施形態の第１変形例とは異なっている。
【0087】
半導体装置１は、ボンディングワイヤ８１ｂをさらに備える。ボンディングワイヤ８１ｂは、１８０°回転（反転）するように配置された半導体チップ２０同士のそれぞれのパッド２０ｐを電気的に接続する。ボンディングワイヤ８１ｂは、Ｉ／ＯおよびＤＱ／ＤＱＳ等の信号用のパッド２０ｐには接続されず、基準電圧（電源／グランド）用のパッド２０ｐと接続される。
【0088】
図１０に示す例では、基準電圧（グランドＶＳＳ）用のパッド２０ｐは、ボンディングワイヤ８１ｂを介して、左側２つの半導体チップ２０と、右側２つの半導体チップ２０と、の間で電気的に接続される。一方、信号用のパッド２０ｐ（ＩＯ＿０）は、左側２つの半導体チップ２０と、右側２つの半導体チップ２０と、の間で接続されない。
【0089】
図１１は、第２実施形態の第２変形例におけるボンディングワイヤ８１、８１ｂの接続の一例を示す上面図である。尚、図１１には、基準電圧（電源ＶＥＸＴ／グランドＶＳＳ）用のパッド２０ｐが示され、信号用のパッド２０ｐは省略されている。図示は省略するが、信号用のパッド２０ｐは電源ＶＥＸＴ／グランドＶＳＳのパッド２０ｐの間に配置されている。
【0090】
図１１に示すように、パッド２０ｐの配置によっては、ボンディングワイヤ８１ｂによる接続が難しい場合がある。例えば、右側の半導体チップ２０の電源ＶＥＸＴ用のパッド２０ｐに対向する位置に、左側の半導体チップ２０の電源ＶＥＸＴ用のパッド２０ｐが配置されない場合がある。例えば、右側と左側の半導体チップ２０に同一のチップを使用し、右側の半導体チップ２０は左側の半導体チップ２０を１８０度回転させた場合である。この場合、右側の半導体チップ２０の電源ＶＥＸＴ用のパッド２０ｐは、ボンディングワイヤ８１ｂにより接続されない場合がある。同様に、右側の半導体チップ２０のグランドＶＳＳ用のパッド２０ｐに対向する位置に、左側の半導体チップ２０のグランドＶＳＳ用のパッド２０ｐが配置されない場合がある。この場合、右側の半導体チップ２０のグランドＶＳＳ用のパッド２０ｐは、ボンディングワイヤ８１ｂにより接続されない場合がある。
【0091】
第２実施形態の第２変形例のように、基準電圧用のパッド２０ｐ同士を接続するボンディングワイヤ８１ｂが設けられてもよい。第２実施形態の第２変形例による半導体装置１は、第２実施形態の第１変形例と同様の効果を得ることができる。
【0092】
（第２実施形態の第３変形例）
図１２は、第２実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第３変形例は、半導体チップ２０間に部材１２０が設けられる点で、第２実施形態の第１変形例とは異なっている。
図１２は、第２実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第３変形例は、半導体チップ２０間に部材１２０が設けられる点で、第２実施形態の第１変形例とは異なっている。
【0093】
尚、図１２に示す例では、一部の半導体チップ２０の向きが異なっている。しかし、全ての半導体チップ２０の向きが同じであってもよい。
【0094】
半導体装置１は、部材１２０をさらに備える。部材１２０は、半導体チップ２０間の間隔を埋めるように設けられる。部材１２０は、例えば、樹脂を含む。
【0095】
第２実施形態の第３変形例のように、半導体チップ２０間に部材１２０が設けられてもよい。第２実施形態の第３変形例による半導体装置１は、第２実施形態の第１変形例と同様の効果を得ることができる。
【0096】
（第２実施形態の第４変形例）
図１３は、第２実施形態の第４変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第４変形例は、一部の半導体チップ２０間がダイシング（個片化）されていない点で、第２実施形態の第１変形例とは異なっている。
図１３は、第２実施形態の第４変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第４変形例は、一部の半導体チップ２０間がダイシング（個片化）されていない点で、第２実施形態の第１変形例とは異なっている。
【0097】
図１３に示す左側２つの半導体チップ２０間のダイシングが行われない。同様に、右側２つの半導体チップ２０間のダイシングが行われない。２つの半導体チップ２０は、繋がったままウェハから切り出され、配線基板１０上に搭載される。これにより、工程をより簡略化することができる。
【0098】
第２実施形態の第４変形例のように、一部の半導体チップ２０間がダイシング（個片化）されていなくてもよい。第２実施形態の第４変形例による半導体装置１は、第２実施形態の第１変形例と同様の効果を得ることができる。
【0099】
（第２実施形態の第５変形例）
図１４は、第２実施形態の第５変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第５変形例は、配線基板１０上に半導体チップ２０ａがさらに設けられる点で、第２実施形態とは異なっている。
図１４は、第２実施形態の第５変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第５変形例は、配線基板１０上に半導体チップ２０ａがさらに設けられる点で、第２実施形態とは異なっている。
【0100】
半導体装置１は、半導体チップ２０ａをさらに備える。半導体チップ２０ａは、スペーサ１１０とは異なる面Ｆ１０ａ上の位置に設けられる。半導体チップ２０ａは、例えば、スペーサ１１０に隣接して設けられる。半導体チップ２０ａの形状は、例えば、半導体チップ２０の形状と略同じである。
【0101】
ボンディングワイヤ８１は、接着層２１を介してスペーサ１１０と接する半導体チップ２０と、半導体チップ２０ａと、を電気的に接続する。
【0102】
また、半導体チップ２０ａの短辺方向の幅が短いため、半導体チップ２０と半導体チップ２０ａとの間を接続するボンディングワイヤ８１が長くなることを抑制することができる。
【0103】
第２実施形態の第５変形例のように、配線基板１０上に半導体チップ２０ａがさらに設けられてもよい。第２実施形態の第５変形例による半導体装置１は、第２実施形態と同様の効果を得ることができる。
【0104】
（第２実施形態の第６変形例）
図１５は、第２実施形態の第６変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第６変形例は、半導体チップ２０ａが厚い点で、第２実施形態の第５変形例とは異なっている。
図１５は、第２実施形態の第６変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第６変形例は、半導体チップ２０ａが厚い点で、第２実施形態の第５変形例とは異なっている。
【0105】
半導体チップ２０ａの上面の高さは、半導体チップ２０の上面の高さと略同じである。これにより、半導体チップ２０と半導体チップ２０ａとを接続するボンディングワイヤ８１、および、半導体チップ２０を互いに接続するボンディングワイヤ８１の長さを略同じにすることができる。
【0106】
第２実施形態の第６変形例のように、半導体チップ２０ａが厚くてもよい。第２実施形態の第６変形例による半導体装置１は、第２実施形態の第５変形例と同様の効果を得ることができる。
【0107】
（第２実施形態の第７変形例）
図１６は、第２実施形態の第７変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第７変形例は、ボンディングワイヤ８１ａが設けられない点で、第２実施形態の第６変形例とは異なっている。
図１６は、第２実施形態の第７変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第７変形例は、ボンディングワイヤ８１ａが設けられない点で、第２実施形態の第６変形例とは異なっている。
【0108】
第２実施形態の第７変形例のように、ボンディングワイヤ８１ａが設けられなくてもよい。第２実施形態の第７変形例による半導体装置１は、第２実施形態の第６変形例と同様の効果を得ることができる。
【0109】
（第２実施形態の第８変形例）
図１７は、第２実施形態の第８変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第８変形例は、半導体チップ２０上に半導体チップ２０ｂがさらに設けられる点で、第２実施形態の第１変形例とは異なっている。
図１７は、第２実施形態の第８変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第８変形例は、半導体チップ２０上に半導体チップ２０ｂがさらに設けられる点で、第２実施形態の第１変形例とは異なっている。
【0110】
半導体装置１は、半導体チップ２０ｂをさらに備える。半導体チップ２０ｂは、半導体チップ２０上に設けられる。半導体チップ２０ｂは、例えば、複数の半導体チップ２０に跨るように配置される。半導体チップ２０ｂの形状は、例えば、半導体チップ２０の形状と略同じである。
【0111】
ボンディングワイヤ８１は、半導体チップ２０と、半導体チップ２０ｂと、を電気的に接続する。
【0112】
第２実施形態の第８変形例のように、半導体チップ２０上に半導体チップ２０ｂがさらに設けられてもよい。第２実施形態の第８変形例による半導体装置１は、第２実施形態の第１変形例と同様の効果を得ることができる。
【0113】
（第３実施形態）
図１８は、第３実施形態による半導体装置１の構成の一例を示す断面図である。図１８は、図１９は、第３実施形態による半導体装置１の構成の一例を示す上面図である。図１９のＤ－Ｄ線は、断面図である図１８に対応する断面を示す。
図１８は、第３実施形態による半導体装置１の構成の一例を示す断面図である。図１８は、図１９は、第３実施形態による半導体装置１の構成の一例を示す上面図である。図１９のＤ－Ｄ線は、断面図である図１８に対応する断面を示す。
【0114】
半導体装置１は、積層体Ｓ１、Ｓ２を備える。積層体Ｓ１は、積層された４段の半導体チップ２０を有する。積層体Ｓ２は、積層された４段の半導体チップ３０を有する。積層体Ｓ１、Ｓ２は、面Ｆ１０ａ上の異なる位置に設けられる。より詳細には、最下段の半導体チップ２０、３０は、面Ｆ１０ａ上の異なる位置に設けられる。
【0115】
半導体チップ４０は、少なくとも一部が複数の接着層２１に覆われるように、面Ｆ１０ａ上に設けられる。図１９に示す例では、半導体チップ２０、３０のアスペクト比が比較的高いため、半導体チップ４０の長辺（Ｘ方向）は、Ｚ方向から見て、積層体Ｓ１の両側から、Ｘ方向にはみ出ている。
【0116】
半導体チップ４０を覆う、最下段の半導体チップ２０、３０の下部に設けられる接着層２１、３１は、他の接着層２１、３１と比較して、厚くてもよく、また、材質が異なっていてもよい。最下段の半導体チップ２０、３０の下部に設けられる接着層２１、３１は、例えば、半導体チップ４０を覆いやすいように、柔らかいことが好ましい。
【0117】
以上のように、第３実施形態によれば、半導体チップ４０は、少なくとも一部が複数の接着層２１、３１に覆われるように、面Ｆ１０ａ上に設けられる。これにより、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。また、パッケージ面積をより小さくすることができる。
【0118】
尚、半導体チップ４０は、Ｚ方向から見て、矩形状である。矩形は、正方形と比較して、同じ面積でも外周が長い。従って、ワイヤボンディングにより半導体チップ４０を配線基板１０と接続する場合、半導体チップ４０は、Ｚ方向から見て、矩形状であることが好ましい。
【0119】
図４を参照して説明したように、半導体チップ２０のアスペクト比が比較的低い場合、半導体チップ４０は、半導体チップ２０の下に設けられる接着層２１によって埋め込まれる。
【0120】
これに対して、第３実施形態では、半導体チップ２０、３０のアスペクト比が比較的高いため、半導体チップ４０の一部は、複数の積層体Ｓ１、Ｓ２によって覆われる。これにより、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。
【0121】
（第３実施形態の第１変形例）
図２０は、第３実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第１変形例は、半導体チップ４０の長辺の幅が異なっている点で、第３実施形態とは異なっている。
図２０は、第３実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第１変形例は、半導体チップ４０の長辺の幅が異なっている点で、第３実施形態とは異なっている。
【0122】
図２０に示す例では、半導体チップ４０の長辺（Ｘ方向）は、Ｚ方向から見て、積層体Ｓ１、Ｓ２の両側から、Ｘ方向にはみ出ている。
【0123】
第３実施形態の第１変形例のように、半導体チップ４０の長辺の幅が異なっていてもよい。第３実施形態の第１変形例による半導体装置１は、第３実施形態と同様の効果を得ることができる。
【0124】
（第３実施形態の第２変形例）
図２１は、第３実施形態の第２変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第２変形例は、配線基板１０上に半導体チップ２０ｃ、３０ｃがさらに設けられる点で、第３実施形態とは異なっている。
図２１は、第３実施形態の第２変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第２変形例は、配線基板１０上に半導体チップ２０ｃ、３０ｃがさらに設けられる点で、第３実施形態とは異なっている。
【0125】
尚、図２１に示す例では、半導体チップ２０、３０は、それぞれ１段に設けられる。
【0126】
半導体装置１は、半導体チップ２０ｃ、３０ｃをさらに備える。半導体チップ２０ｃ、３０ｃは、半導体チップ２０、３０、４０とは異なる面Ｆ１０ａ上の位置に設けられる。半導体チップ２０ｃ、３０ｃの形状は、例えば、半導体チップ２０、３０の形状と略同じである。
【0127】
半導体チップ２０ｃは、ボンディングワイヤ８１を介して、半導体チップ２０と電気的に接続される。半導体チップ２０ｃは、例えば、半導体チップ２０に隣接して設けられる。半導体チップ２０、２０ｃのアスペクト比が比較的高いため、半導体チップ２０、２０ｃを互いに並べて配置しやすい。
【0128】
半導体チップ３０ｃは、ボンディングワイヤ８２を介して、半導体チップ３０と電気的に接続される。半導体チップ３０ｃは、例えば、半導体チップ３０に隣接して設けられる。半導体チップ３０、３０ｃのアスペクト比が比較的高いため、半導体チップ３０、３０ｃを互いに並べて配置しやすい。
【0129】
また、半導体チップ２０ｃの短辺方向の幅が短いため、半導体チップ２０と半導体チップ２０ｃとの間を接続するボンディングワイヤ８１が長くなることを抑制することができる。半導体チップ３０ｃの短辺方向の幅が短いため、半導体チップ３０と半導体チップ３０ｃとの間を接続するボンディングワイヤ８２が長くなることを抑制することができる。
【0130】
第３実施形態の第２変形例のように、配線基板１０上に半導体チップ２０ｃ、３０ｃがさらに設けられてもよい。第３実施形態の第２変形例による半導体装置１は、第３実施形態と同様の効果を得ることができる。
【0131】
（第３実施形態の第３変形例）
図２２は、第３実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第３変形例は、半導体チップ２０、３０が積層される点で、第３実施形態の第２変形例とは異なっている。すなわち、第３実施形態の第３変形例は、第３実施形態および第３実施形態の第２変形例の組み合わせでもある。
図２２は、第３実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第３変形例は、半導体チップ２０、３０が積層される点で、第３実施形態の第２変形例とは異なっている。すなわち、第３実施形態の第３変形例は、第３実施形態および第３実施形態の第２変形例の組み合わせでもある。
【0132】
図２２に示す例では、半導体チップ２０ｃは、ボンディングワイヤ８１を介して、最下段の半導体チップ２０と電気的に接続される。半導体チップ３０ｃは、ボンディングワイヤ８２を介して、最下段の半導体チップ３０と電気的に接続される。
【0133】
第３実施形態の第３変形例のように、半導体チップ２０、３０が積層されてもよい。第３実施形態の第３変形例による半導体装置１は、第３実施形態の第２変形例と同様の効果を得ることができる。
【0134】
（第３実施形態の第４変形例）
図２３は、第３実施形態の第４変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第４変形例は、半導体チップ２０ｃ、３０ｃが積層されている点で、第３実施形態の第３変形例とは異なっている。
図２３は、第３実施形態の第４変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第４変形例は、半導体チップ２０ｃ、３０ｃが積層されている点で、第３実施形態の第３変形例とは異なっている。
【0135】
図２３に示す例では、それぞれ２段の半導体チップ２０、２０ａ、３０、３０ａが設けられる。２段目の半導体チップ２０ｃは、ボンディングワイヤ８１を介して、最下段の半導体チップ２０と電気的に接続される。２段目の半導体チップ３０ｃは、ボンディングワイヤ８２を介して、最下段の半導体チップ３０と電気的に接続される。
【0136】
第３実施形態の第４変形例のように、半導体チップ２０ｃ、３０ｃが積層されてもよい。第３実施形態の第４変形例による半導体装置１は、第３実施形態の第３変形例と同様の効果を得ることができる。
【0137】
（第３実施形態の第５変形例）
図２４は、第３実施形態の第５変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第５変形例は、半導体チップ４０を覆う半導体チップ２０、３０の数が異なっている点で、第３実施形態とは異なっている。
図２４は、第３実施形態の第５変形例による半導体装置１の構成の一例を示す断面図である。第３実施形態の第５変形例は、半導体チップ４０を覆う半導体チップ２０、３０の数が異なっている点で、第３実施形態とは異なっている。
【0138】
半導体装置１は、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを備える。積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂは、面Ｆ１０ａ上の異なる位置に設けられる。
【0139】
積層体Ｓ１ａ、Ｓ１ｂのそれぞれは、積層された２段の半導体チップ２０を有する。積層体Ｓ１ａ、Ｓ１ｂは、ボンディングワイヤ８１を介して、互いに電気的に接続される。
【0140】
積層体Ｓ２ａ、Ｓ２ｂのそれぞれは、積層された２段の半導体チップ３０を有する。積層体Ｓ２ａ、Ｓ２ｂは、ボンディングワイヤ８２を介して、互いに電気的に接続される。
【0141】
半導体チップ４０は、少なくとも一部が積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂの接着層２１、３１に覆われるように、面Ｆ１０ａ上に設けられる。
【0142】
第３実施形態の第５変形例のように、半導体チップ４０を覆う半導体チップ２０、３０の数が変更されてもよい。第３実施形態の第５変形例による半導体装置１は、第３実施形態と同様の効果を得ることができる。
【0143】
上記実施形態において、アスペクト比が３以上５未満の半導体チップを適切に配置することができる。アスペクト比が５以上１０未満の半導体チップを適切に配置することができる。アスペクト比が１０以上１５未満の半導体チップを適切に配置することができる。
【0144】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0145】
１ 半導体装置、１０ 配線基板、２０ 半導体チップ、２０ａ 半導体チップ、２０ｂ 半導体チップ、半導体チップ２０ｃ、２０ｐ パッド、２１ 接着層、３０ 半導体チップ、３０ｐ パッド、３１ 接着層、４０ 半導体チップ、８１ ボンディングワイヤ、８２ ボンディングワイヤ、１１０ スペーサ、１１１ 接着層、Ｆ１０ａ 面、Ｓ１ 積層体、Ｓ２ 積層体
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
