特開 2024-179709 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024179709

(43)【公開日】2024-12-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20241219BHJP

   H01L 21/60 20060101ALI20241219BHJP

【ＦＩ】

H01L25/08 Y

H01L25/08 E

H01L25/08 H

H01L21/60 301A

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023098761

(22)【出願日】2023-06-15

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100213654

【弁理士】

【氏名又は名称】成瀬 晃樹

(72)【発明者】

【氏名】三浦 正幸

(72)【発明者】

【氏名】長谷川 一磨

(72)【発明者】

【氏名】佐野 雄一

【テーマコード（参考）】

5F044

【Ｆターム（参考）】

5F044AA02

5F044AA12

(57)【要約】

【課題】チップをより適切に配置することができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、基板と、複数の第１半導体チップと、複数の第１接着層と、第２半導体チップと、を備える。基板は、第１面を有する。複数の第１半導体チップは、第１面に略平行な方向にずれて積層される。複数の第１接着層は、複数の第１半導体チップのそれぞれの下面に設けられる。第２半導体チップは、第１面上に設けられる。複数の第１接着層のうち少なくとも１つの第１接着層は第２半導体チップの上面に接する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１面を有する基板と、
前記第１面に略平行な方向にずれて積層された複数の第１半導体チップと、
前記複数の第１半導体チップのそれぞれの下面に設けられた複数の第１樹脂と、
前記第１面上に設けられる第２半導体チップと、
を備え、
前記複数の第１樹脂のうち少なくとも１つの前記第１樹脂は前記第２半導体チップの上面に接する、半導体装置。

【請求項2】

前記第１半導体チップは、前記第１面に略平行な方向に、前記第１半導体チップの短辺の長さの２分の１以上ずれて積層される、請求項１に記載の半導体装置。

【請求項3】

前記第２半導体チップの上面に接する前記第１樹脂は、他の前記複数の第１樹脂よりも厚い、請求項１に記載の半導体装置。

【請求項4】

第１面を有する基板と、
前記第１面に設けられ、第１半導体チップを有する第１積層体と、
前記第１面に設けられ、前記第１積層体から離れて設けられ、第２半導体チップを有する第２積層体と、
前記第１半導体チップと前記第２半導体チップとを互いに電気的に接続する第１ワイヤと、を備える、半導体装置。

【請求項5】

前記第１積層体と前記基板とを接続する第２ワイヤをさらに備える、請求項４に記載の半導体装置。

【請求項6】

第１面を有する基板と、
複数の第１半導体チップと、
を備え、
少なくとも１つの前記第１半導体チップは、
前記第１面に略垂直な方向から見て、細長形状であり、
長辺のうち第１辺に沿って設けられる複数の第１パッドと、長辺のうち第２辺に沿って設けられる複数の第２パッドとを電気的に接続する配線と、を有する、半導体装置。

【請求項7】

前記基板は、前記第１面に略垂直な方向から見て、複数の前記第１半導体チップを挟むように、前記第１面上に設けられる第３パッドおよび第４パッドをさらに有し、
前記第３パッドは、前記第１面に略垂直な方向から見て、前記第１辺側の前記第１面上の位置に設けられ、前記第１半導体チップに基準電圧または接地電圧を供給し、
前記第４パッドは、前記第１面に略垂直な方向から見て、前記第２辺側の前記第１面上の位置に設けられ、信号が通過可能である、請求項６に記載の半導体装置。

【請求項8】

複数の前記第１半導体チップは、互いに電気的に接続され、
ワイヤを介して前記第３パッドと接続される前記第１半導体チップは、ワイヤを介して前記第４パッドと接続される前記第１半導体チップとは異なる、請求項７に記載の半導体装置。

【請求項9】

前記第１半導体チップの短辺の幅に対する長辺の幅の比率は、３以上５未満である、請求項１から請求項８のいずれか一項に記載の半導体装置。

【請求項10】

前記第１半導体チップの短辺の幅に対する長辺の幅の比率は、５以上１０未満である、請求項１から請求項８のいずれか一項に記載の半導体装置。

【請求項11】

前記第１半導体チップの短辺の幅に対する長辺の幅の比率は、１０以上１５未満である、請求項１から請求項８のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体装置のパッケージ構造において、短辺の幅に対する長辺の幅の比率（アスペクト比）が高い半導体チップが搭載される場合がある。高アスペクト比の半導体チップは、半導体パッケージ内で適切に配置することが難しい場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開２００６／０２６７１７３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

チップをより適切に配置することができる半導体装置を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体装置は、基板と、複数の第１半導体チップと、複数の第１接着層と、第２半導体チップと、を備える。基板は、第１面を有する。複数の第１半導体チップは、第１面に略平行な方向にずれて積層される。複数の第１接着層は、複数の第１半導体チップのそれぞれの下面に設けられる。第２半導体チップは、第１面上に設けられる。複数の第１接着層のうち少なくとも１つの第１接着層は第２半導体チップの上面に接する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による半導体装置の構成の一例を示す断面図である。

【図2】第１実施形態による半導体装置の構成の一例を示す上面図である。

【図3】第１実施形態の比較例による半導体装置の構成の一例を示す断面図である。

【図4】第１実施形態の第１変形例による半導体装置の構成の一例を示す断面図である。

【図5】第１実施形態の第２変形例による半導体装置の構成の一例を示す断面図である。

【図6】第１実施形態の第３変形例による半導体装置の構成の一例を示す断面図である。

【図7】第１実施形態の第４変形例による半導体装置の構成の一例を示す断面図である。

【図8】第１実施形態の第５変形例による半導体装置の構成の一例を示す断面図である。

【図9】第１実施形態の第６変形例による半導体装置の構成の一例を示す断面図である。

【図10】第２実施形態による半導体装置の構成の一例を示す断面図である。

【図11】第２実施形態による半導体装置の構成の一例を示す上面図である。

【図12】第２実施形態の第１変形例による半導体装置の構成の一例を示す断面図である。

【図13】第２実施形態の第２変形例による半導体装置の構成の一例を示す断面図である。

【図14】第２実施形態の第３変形例による半導体装置の構成の一例を示す断面図である。

【図15】第２実施形態の第４変形例による半導体装置の構成の一例を示す断面図である。

【図16】第２実施形態の第４変形例による半導体装置の構成の一例を示す上面図である。

【図17】第２実施形態の第５変形例による半導体装置の構成の一例を示す断面図である。

【図18】第２実施形態の第６変形例による半導体装置の構成の一例を示す断面図である。

【図19】第２実施形態の第７変形例による半導体装置の構成の一例を示す断面図である。

【図20】第２実施形態の第８変形例による半導体装置の構成の一例を示す断面図である。

【図21】第２実施形態の第９変形例による半導体装置の構成の一例を示す断面図である。

【図22】第２実施形態の第１０変形例による半導体装置の構成の一例を示す断面図である。

【図23】第２実施形態の第１１変形例による半導体装置の構成の一例を示す断面図である。

【図24】第２実施形態の第１２変形例による半導体装置の構成の一例を示す断面図である。

【図25】第２実施形態の第１３変形例による半導体装置の構成の一例を示す断面図である。

【図26】第２実施形態の第１４変形例による半導体装置の構成の一例を示す断面図である。

【図27】第３実施形態による半導体装置の構成の一例を示す断面図である。

【図28】第３実施形態による半導体装置の構成の一例を示す上面図である。

【図29】第３実施形態の比較例による半導体装置の構成の一例を示す断面図である。

【図30】第３実施形態の比較例による半導体装置の構成の一例を示す上面図である。

【図31】第３実施形態の第１変形例による半導体装置の構成の一例を示す断面図である。

【図32】第３実施形態の第１変形例による半導体装置の構成の一例を示す上面図である。

【図33】第３実施形態の第２変形例による半導体装置の構成の一例を示す断面図である。

【図34】第３実施形態の第２変形例による半導体装置の構成の一例を示す上面図である。

【図35】第３実施形態の第３変形例による半導体装置の構成の一例を示す断面図である。

【図36】第３実施形態の第３変形例による半導体装置の構成の一例を示す上面図である。

【図37】第３実施形態の第４変形例による半導体装置の構成の一例を示す上面図である。

【図38】第３実施形態の第５変形例による半導体装置の構成の一例を示す断面図である。

【図39】第３実施形態の第５変形例による半導体装置の構成の一例を示す上面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す上面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。

【0009】

半導体装置１は、配線基板１０と、積層体Ｓ１、Ｓ２と、半導体チップ４０と、ボンディングワイヤ８１、８２と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。

【0010】

尚、図１は、基板（配線基板１０）の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板（配線基板１０）の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。

【0011】

配線基板１０は、配線層（図示せず）と絶縁層（図示せず）とを含むプリント基板やインタポーザでよい。配線層には、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）またはそれらの合金等の低抵抗金属が用いられる。絶縁層には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。配線基板１０は、複数の配線層および複数の絶縁層を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極を有してもよい。

【0012】

配線基板１０の表面（面Ｆ１０ａ）には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層は、配線層を保護し、ショート不良を抑制するための絶縁層にも使用される。配線基板１０の表面には、パッド１７、１８（図２を参照）が設けられる。パッド１７、１８は、ソルダレジスト層から露出する配線層である。パッド１７は、積層体Ｓ１と電気的に接続される。パッド１８は、積層体Ｓ２と電気的に接続される。パッド１７、１８は、例えば、金（Ａｕ）めっき電極である。また、配線基板１０の表面には、金属材料７０と接続されるパッド（図示せず）も設けられる。

【0013】

配線基板１０の裏面（面Ｆ１０ｂ）には、配線層上に設けられたソルダレジスト層が設けられている。ソルダレジスト層から露出された配線層には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。

【0014】

積層体Ｓ１は、半導体チップ２０と、接着層２１と、を有する。接着層２１は、例えば、ＤＡＦ（Die Attachment Film）またはＮＣＰ（Non Conductive Paste）である。積層体Ｓ１は、複数の半導体チップ２０が積層方向（Ｚ方向）に垂直な方向（例えば、＋Ｘ方向）へずれて積層された積層体である。また、積層体Ｓ１は面Ｆ１０ａ上に設けられる。

【0015】

半導体チップ２０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ２０は、その表面（上面、面Ｆ２０ａ）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図１では、４つのメモリチップとしての半導体チップ２０が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。

【0016】

積層体Ｓ２は、半導体チップ３０と、接着層３１と、を有する。接着層３１は、例えば、ＤＡＦ（Die Attachment Film）またはＮＣＰ（Non Conductive Paste）である。積層体Ｓ２は、複数の半導体チップ３０が積層方向（Ｚ方向）に垂直な方向（例えば、－Ｘ方向）へずれて積層された積層体である。また、積層体Ｓ２は、面Ｆ１０ａ上の積層体Ｓ１の位置から面Ｆ１０ａに略平行なＸ方向の位置に設けられる。

【0017】

半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面（上面、面Ｆ３０ａ）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。図１では、４つのメモリチップとしての半導体チップ３０が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。

【0018】

半導体チップ４０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ４０の配線基板１０を向いた面Ｆ４０ｂには、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。半導体チップ４０の裏面（下面）である面Ｆ４０ｂには、半導体素子と電気的に接続される電極ピラー（図示せず）が設けられている。電極ピラーには、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属材料が用いられている。

【0019】

また、半導体チップ４０は、面Ｆ１０ａ上に設けられる。半導体チップ４０は、例えば、積層体Ｓ１、Ｓ２の間に設けられる。

【0020】

接続バンプとしての電極ピラーの周囲には、金属材料７０が設けられている。電極ピラーは、金属材料７０を介して、ソルダレジスト層の開口部において露出された配線層と電気的に接続される。金属材料７０には、例えば、はんだ、銀、銅等の低抵抗金属材料が用いられている。金属材料７０は、半導体チップ４０の電極ピラーと配線基板１０の配線層とを電気的に接続する。

【0021】

金属材料７０の周囲の領域、および、半導体チップ４０と配線基板１０との間の領域には、樹脂層８０が設けられている。樹脂層８０は、例えば、アンダーフィル樹脂を硬化させたものであり、半導体チップ４０の周囲を被覆して保護する。

【0022】

ボンディングワイヤ８１は、配線基板１０および半導体チップ２０の任意のパッドに接続されている。ボンディングワイヤ８２は、配線基板１０および半導体チップ３０の任意のパッドに接続されている。ボンディングワイヤ８１、８２は、例えば、金（Ａｕ）ワイヤである。ボンディングワイヤ８１、８２で接続するために、半導体チップ２０、３０は、パッド２０ｐ、３０ｐの分だけずらされて積層されている。

【0023】

さらに、封止樹脂９１が、積層体Ｓ１、Ｓ２、半導体チップ４０、ボンディングワイヤ８１、８２等を封止している。これにより、半導体装置１は、積層体Ｓ１、Ｓ２および半導体チップ４０を配線基板１０上において１つの半導体パッケージとして構成されている。

【0024】

次に、積層体Ｓ１、Ｓ２および半導体チップ４０の構成の詳細について説明する。

【0025】

図２に示すように、半導体チップ２０は、短辺がＸ方向に略平行になり、長辺がＹ方向に略平行になるように配置されている。従って、複数の半導体チップ２０は、半導体チップ２０の短辺方向にずれて積層されている。半導体チップ２０は上から見て細長形状である。

【0026】

図１に示すように、積層された半導体チップ２０のうち、少なくとも１つの半導体チップ２０は、半導体チップ２０および半導体チップ４０に跨るように配置される。図１に示す例では、３段目の半導体チップ２０は、２段目の半導体チップ２０および半導体チップ４０に跨るように配置される。すなわち、３段目の半導体チップ２０は、接着層２１を介して、２段目の半導体チップ２０および半導体チップ４０に接している。これにより、３段目の半導体チップ２０は、半導体チップ４０によって支持される。２段目の半導体チップ２０の面Ｆ２０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さと略同じである。

【0027】

あるいは、２段目の半導体チップ２０の面Ｆ２０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さより少し低くてもよい。２段目の半導体チップ２０の面Ｆ２０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さより少し高くてもよい。このようなときでも３段目の半導体チップ２０の接着層２１が高低差を吸収できる。高低差が１μｍ以上５μｍ未満異なっても接着層２１により高低差の違いを吸収できる。高低差が５μｍ以上から１０μｍ未満異なっても接着層２１により高低差の違いを吸収できる。高低差が１０μｍ以上から２０μｍ未満異なっても接着層２１により高低差の違いを吸収できる。このように、接着層２１により高低差の違いを吸収できるのであれば、２段目の半導体チップ２０の面Ｆ２０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さと略同じであるとしてもよい。

【0028】

また、３段目の半導体チップ２０の下部に設けられる接着層２１は、他の半導体チップ２０の下部に設けられる接着層２１よりも厚くてもよい。これにより、２段目の半導体チップ２０の面Ｆ２０ａと、面Ｆ４０ａと、の間の高低差を吸収しやすくすることができる。この結果、２段目の半導体チップ２０および半導体チップ４０上に、３段目の半導体チップ２０をより適切に搭載することができる。

【0029】

図２に示すように、半導体チップ３０は、短辺がＸ方向に略平行になり、長辺がＹ方向に略平行になるように配置されている。従って、複数の半導体チップ３０は、半導体チップ３０の短辺方向にずれて積層されている。半導体チップ３０は上から見て細長形状である。

【0030】

図１に示すように、積層された半導体チップ３０のうち、少なくとも１つの半導体チップ３０は、半導体チップ３０および半導体チップ４０に跨るように配置される。図１に示す例では、３段目の半導体チップ３０は、２段目の半導体チップ３０および半導体チップ４０に跨るように配置される。すなわち、３段目の半導体チップ３０は、接着層３１を介して、２段目の半導体チップ３０および半導体チップ４０に接している。これにより、３段目の半導体チップ３０は、半導体チップ４０によって支持される。２段目の半導体チップ３０の面Ｆ３０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さと略同じである。

【0031】

また、３段目の半導体チップ３０の下部に設けられる接着層３１は、他の半導体チップ３０の下部に設けられる接着層３１よりも厚くてもよい。これにより、３段目の半導体チップ３０の面Ｆ３０ａと、面Ｆ４０ａと、の間の高低差を吸収しやすくすることができる。この結果、２段目の半導体チップ３０および半導体チップ４０上に、３段目の半導体チップ３０をより適切に搭載することができる。

【0032】

以上のように、第１実施形態によれば、少なくとも１つの半導体チップ２０は、半導体チップ２０および半導体チップ４０に跨るように配置される。少なくとも１つの半導体チップ３０は、半導体チップ３０および半導体チップ４０に跨るように配置される。これにより、積層体Ｓ１、Ｓ２は、半導体チップ４０に支持される。この結果、半導体チップ２０、３０をより高段に積層しやすくすることができる。従って、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。

【0033】

また、図２に示すように、短辺の幅に対する長辺の幅の比率（アスペクト比）が高い半導体チップ２０、３０が用いられる場合がある。後で説明するように、高いアスペクト比を有する半導体チップ２０、３０が用いられる場合であっても、半導体チップ２０、３０をより高段に積層しやすくすることができる。尚、図２に示す半導体チップ２０、３０のアスペクト比は、一例である。

【0034】

半導体チップ２０、３０の短辺の幅に対する長辺の幅の比率（アスペクト比）は、所定値以上である。所定値は、例えば、３である。例えば、短辺の幅が小さくなるほど、アスペクト比はさらに大きくなる。所定値は、例えば、５であってもよく、また、１０であってもよい。

【0035】

尚、第１実施形態では、積層体Ｓ１、Ｓ２のずれ量（オフセット量）は、半導体チップ２０、３０の短辺（Ｘ方向）の幅の２分の１未満である。すなわち、半導体チップ２０、３０は、Ｘ方向に、半導体チップ２０、３０の短辺の長さの２分の１未満ずれて積層される。ずれ量は、パッド２０ｐ、３０ｐを露出させるために形成される、或る半導体チップ２０、３０と、上下に隣接する半導体チップ２０、３０と、の間のＸ方向のずれの距離を示す。

【0036】

また、第１実施形態では、３段目の半導体チップ２０、３０が半導体チップ４０に跨るように配置されている。しかし、４段目以上の段の半導体チップ２０、３０が半導体チップ４０に跨るように配置されてもよい。

【0037】

図３は、第１実施形態の比較例による半導体装置１ａの構成の一例を示す断面図である。第１実施形態の比較例は、半導体チップ２０が半導体チップ４０に跨るように配置されていない点で、第１実施形態とは異なっている。尚、図３では、積層体Ｓ１を詳細に説明するので、図１における配線基板１０および積層体Ｓ１以外の構成の図示を省略している。

【0038】

半導体チップ２０の短辺（Ｘ方向）の幅が小さくなるほど、すなわち、アスペクト比が高くなるほど、高段の半導体チップ２０が配線基板１０に対して傾きやすくなってしまう可能性がある。これは、半導体チップ２０のダイボンディングの際に、下の半導体チップ２０が上の半導体チップ２０を支持する面積が小さくなるためである。この結果、半導体チップ２０を高段に積層することが難しくなってしまう。

【0039】

これに対して、第１実施形態では、半導体チップ２０、３０は、半導体チップ４０に跨るように配置され、半導体チップ４０により支持される。これにより、高アスペクト比の半導体チップ２０、３０が用いられる場合であっても、半導体チップ２０、３０をより高段に積層することができる。

【0040】

（第１実施形態の第１変形例）
図４は、第１実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第１変形例は、積層体Ｓ１、Ｓ２との間で半導体チップ４０に跨る半導体チップ２０、３０の段数が異なる点で、第１実施形態とは異なっている。

【0041】

図４に示す例では、最下段の半導体チップ２０は、他の半導体チップ２０よりも厚い。最下段の半導体チップ２０の面Ｆ２０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さと略同じである。これにより、２段目の半導体チップ２０は、最下段の半導体チップ２０および半導体チップ４０に跨るように配置される。

【0042】

また、積層体Ｓ１の４段目の半導体チップ２０は、Ｚ方向から見て、積層体Ｓ２の４段目の半導体チップ３０の少なくとも一部と重なるように配置される。これにより、パッケージ面積をより小さくすることができる。

【0043】

第１実施形態の第１変形例のように、積層体Ｓ１、Ｓ２との間で半導体チップ４０に跨る半導体チップ２０、３０の段数が異なっていてもよい。第１実施形態の第１変形例による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0044】

（第１実施形態の第２変形例）
図５は、第１実施形態の第２変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第２変形例は、スペーサ１１０が設けられる点で、第１実施形態とは異なっている。

【0045】

半導体装置１は、スペーサ１１０をさらに備える。スペーサ１１０は、２段目の半導体チップ２０、３０と、３段目の半導体チップ２０、３０と、の間に設けられる。スペーサ１１０は、２段目の半導体チップ２０、３０および半導体チップ４０に跨るように配置される。スペーサ１１０は、例えば、Ｓｉを含んでいてもよく、ＰＩ（Polyimide）等の樹脂を含んでいてもよい。

【0046】

第１実施形態の第２変形例のように、スペーサ１１０が設けられてもよい。第１実施形態の第２変形例による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0047】

（第１実施形態の第３変形例）
図６は、第１実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第３変形例は、半導体チップ４０の面Ｆ４０ａの一部が上方に突出している点で、第１実施形態とは異なっている。

【0048】

半導体チップ４０は、面Ｆ４０ａの一部に設けられ、上方に突出する凸部４１をさらに有する。凸部４１の高さは、３段目の半導体チップ２０、３０の厚さと略同じである。４段目の半導体チップ２０は、３段目の半導体チップ２０および半導体チップ４０の凸部４１に跨るように配置される。４段目の半導体チップ３０は、３段目の半導体チップ３０および半導体チップ４０の凸部４１に跨るように配置される。これにより、半導体チップ４０は、３段目および４段目の半導体チップ２０、３０を支持することができる。この結果、この結果、半導体チップ２０、３０をより高段に積層しやすくすることができる。

【0049】

凸部４１は、例えば、半導体チップ４０の面Ｆ４０ａを研磨するグラインダを用いて、凸部４１の周囲を階段状に切り込むことにより、形成される。

【0050】

第１実施形態の第３変形例のように、半導体チップ４０の面Ｆ４０ａの一部が上方に突出してもよい。第１実施形態の第３変形例による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0051】

（第１実施形態の第４変形例）
図７は、第１実施形態の第４変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第４変形例は、２段目の半導体チップ２０、３０が半導体チップ４０に跨るように配置される点で、第１実施形態とは異なっている。

【0052】

２段目の半導体チップ２０、３０は、最下段の半導体チップ２０、３０および半導体チップ４０に跨るように配置される。最下段の半導体チップ２０、３０の面Ｆ２０ａ、Ｆ３０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さと略同じである。

【0053】

また、積層体Ｓ１、Ｓ２のずれ量（オフセット量）は、半導体チップ２０、３０の短辺（Ｘ方向）の幅の２分の１以上である。すなわち、半導体チップ２０、３０は、Ｘ方向に、半導体チップ２０、３０の短辺の長さの２分の１以上ずれて積層される。

【0054】

第１実施形態の第４変形例のように、２段目の半導体チップ２０、３０が半導体チップ４０に跨るように配置されてもよい。第１実施形態の第４変形例による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0055】

（第１実施形態の第５変形例）
図８は、第１実施形態の第５変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第５変形例は、半導体チップ４０がワイヤボンディングにより配線基板１０と接続される点で、第１実施形態とは異なっている。

【0056】

３段目の半導体チップ２０は、２段目の半導体チップ２０および半導体チップ４０に跨るように配置される。３段目の半導体チップ３０は、２段目の半導体チップ３０および半導体チップ４０に跨るように配置される。最下段の半導体チップ２０、３０の面Ｆ２０ａ、Ｆ３０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さと略同じである。

【0057】

半導体装置１は、ボンディングワイヤ８３をさらに備える。ボンディングワイヤ８３は、配線基板１０と、半導体チップ４０と、を電気的に接続する。ボンディングワイヤ８３の少なくとも一部（例えば、ループトップ部）は、２段目の半導体チップ２０、３０の下部に設けられる接着層２１、３１に埋め込まれている。

【0058】

また、３段目の半導体チップ２０の下部に設けられる接着層２１は、他の半導体チップ２０の下部に設けられる接着層２１よりも厚い。３段目の半導体チップ３０の下部に設けられる接着層３１は、他の半導体チップ３０の下部に設けられる接着層３１よりも厚い。

【0059】

第１実施形態の第５変形例のように半導体チップ４０がワイヤボンディングにより配線基板１０と接続されてもよい。第１実施形態の第５変形例による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0060】

（第１実施形態の第６変形例）
図９は、第１実施形態の第６変形例による半導体装置１の構成の一例を示す断面図である。第１実施形態の第６変形例は、半導体チップ４０が半導体チップ２０、３０よりも厚い点で、第１実施形態の第５変形例とは異なっている。

【0061】

半導体チップ４０は、半導体チップ２０、３０よりも厚い。

【0062】

３段目の半導体チップ２０は、２段目の半導体チップ２０および半導体チップ４０に跨るように配置される。３段目の半導体チップ３０は、２段目の半導体チップ３０および半導体チップ４０に跨るように配置される。２段目の半導体チップ２０、３０の面Ｆ２０ａ、Ｆ３０ａの高さは、半導体チップ４０の面Ｆ４０ａの高さと略同じである。

【0063】

尚、３段目に限られず、４段目以上の半導体チップ２０、３０が、１段下の半導体チップ２０、３０および半導体チップ４０に跨るように配置されてもよい。

【0064】

第１実施形態の第６変形例のように、半導体チップ４０が半導体チップ２０、３０よりも厚くてもよい。第１実施形態の第６変形例による半導体装置１は、第１実施形態の第５変形例と同様の効果を得ることができる。

【0065】

（第２実施形態）
図１０は、第２実施形態による半導体装置１の構成の一例を示す断面図である。図１１は、第２実施形態による半導体装置１の構成の一例を示す上面図である。図１１のＢ－Ｂ線は、断面図である図１０に対応する断面を示す。

【0066】

半導体装置１は、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂを備える。

【0067】

図１１に示すように、積層体Ｓ１ａ、Ｓ１ｂは、半導体チップ２０の短辺方向に並べて配置される。積層体Ｓ２ａ、Ｓ２ｂは、半導体チップ３０の短辺方向に並べて配置される。

【0068】

また、図１０に示す例では、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂの向き（ずれ方向）、すなわち、半導体チップ２０、３０の向きは、全て同じである。

【0069】

積層体Ｓ１ａ、Ｓ１ｂのそれぞれは、積層された２段の半導体チップ２０を有する。積層体Ｓ１ａ、Ｓ１ｂの最下段の半導体チップ２０は、面Ｆ１０ａ上の異なる位置に設けられる。尚、半導体チップ２０の積層数は、３以上であってもよい。

【0070】

複数のボンディングワイヤ８１は、複数の半導体チップ２０を互いに電気的に接続する。 積層体Ｓ１ａ、Ｓ１ｂは、ボンディングワイヤ８１を介して、互いに電気的に接続される。ボンディングワイヤ８１は、例えば、一筆書きに複数の半導体チップ２０を互いに接続する。

【0071】

積層体Ｓ２ａ、Ｓ２ｂのそれぞれは、積層された２段の半導体チップ３０を有する。積層体Ｓ２ａ、Ｓ２ｂの最下段の半導体チップ３０は、面Ｆ１０ａ上の異なる位置に設けられる。尚、半導体チップ３０の積層数は、３以上であってもよい。

【0072】

複数のボンディングワイヤ８２は、複数の半導体チップ３０を互いに電気的に接続する。 積層体Ｓ２ａ、Ｓ２ｂは、ボンディングワイヤ８２を介して、互いに電気的に接続される。ボンディングワイヤ８２は、例えば、一筆書きに複数の半導体チップ３０を互いに接続する。

【0073】

以上のように、第２実施形態によれば、複数の積層体Ｓ１ａ、Ｓ１ｂは、ボンディングワイヤ８１を介して、互いに電気的に接続される。複数の積層体Ｓ２ａ、Ｓ２ｂは、ボンディングワイヤ８２を介して、互いに電気的に接続される。これにより、多段積層が行われず、電気的に接続された比較的低層の複数の積層体が設けられる。

【0074】

図１１に示すように、アスペクト比が比較的高い半導体チップ２０、３０が用いられる場合がある。図３を参照して説明したように、アスペクト比が比較的高い半導体チップ２０、３０の多段積層は、難しい場合がある。

【0075】

これに対して、第２実施形態では、比較的低層の積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂが、半導体チップ２０、３０の短辺方向に並べて配置される。これにより、高アスペクト比の半導体チップ２０、３０が用いられる場合であっても、半導体チップ２０、３０をより適切に配置することができる。従って、パッケージ内に、半導体チップ２０、３０をより適切に配置することができる。

【0076】

また、積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂが比較的低層であるため、半導体チップ２０、３０を薄く削る必要がなく、半導体チップ２０、３０をより厚くすることができる。これにより、ピックアップ性が向上し、ピックアップ等の際のチップ割れを低減することができる。

【0077】

（第２実施形態の第１変形例）
図１２は、第２実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第１変形例は、一部の半導体チップ２０、３０が厚い点で、第２実施形態とは異なっている。

【0078】

積層体Ｓ１ｂの下段の半導体チップ２０は、他の半導体チップ２０よりも厚い。積層体Ｓ１ｂの上段の半導体チップ２０は、Ｚ方向から見て、配線基板１０と積層体Ｓ１ａの下段の半導体チップ２０とを接続するボンディングワイヤ８１の少なくとも一部と重なるように配置される。これにより、パッケージ面積をより小さくすることができる。

【0079】

同様に、積層体Ｓ２ｂの下段の半導体チップ３０は、他の半導体チップ３０よりも厚い。

【0080】

尚、厚い半導体チップ２０、３０が設けられずに、配線基板１０と、積層体Ｓ１ｂ、Ｓ２ｂと、の間にスペーサが設けられてもよい。

【0081】

第２実施形態の第１変形例のように、一部の半導体チップ２０、３０が厚くてもよい。第２実施形態の第１変形例による半導体装置１は、第２実施形態と同様の効果を得ることができる。

【0082】

（第２実施形態の第２変形例）
図１３は、第２実施形態の第２変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第２変形例は、一部の積層体の向きが異なる点で、第２実施形態のとは異なっている。

【0083】

図１３に示す例では、隣接する積層体Ｓ１ａ、Ｓ１ｂ、Ｓ２ａ、Ｓ２ｂの向き（ずれ方向）が互いに逆になっている。

【0084】

第２実施形態の第２変形例のように、一部の積層体の向きが異なっていてもよい。第２実施形態の第２変形例による半導体装置１は、第２実施形態と同様の効果を得ることができる。

【0085】

（第２実施形態の第３変形例）
図１４は、第２実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第３変形例は、一部の半導体チップ２０、３０が厚い点で、第２実施形態の第２変形例とは異なっている。すなわち、第２実施形態の第３変形例は、第２実施形態の第１変形例および第２変形例の組み合わせでもある。

【0086】

積層体Ｓ２ａの下段の半導体チップ３０は、他の半導体チップ３０よりも厚い。積層体Ｓ２ａの上段の半導体チップ３０は、Ｚ方向から見て、積層体Ｓ１ｂの上段の半導体チップ２０の少なくとも一部と重なるように配置される。これにより、パッケージ面積をより小さくすることができる。

【0087】

尚、図１４に示すボンディングワイヤ８２の接続は、図１３に示すボンディングワイヤ８２の接続と一部異なっている。配線基板１０と接続されるボンディングワイヤ８２は、積層体Ｓ２ｂの下段の半導体チップ３０と接続される。

【0088】

第２実施形態の第３変形例のように、一部の半導体チップ２０、３０が厚くてもよい。第２実施形態の第３変形例による半導体装置１は、第２実施形態の第２変形例と同様の効果を得ることができる。

【0089】

（第２実施形態の第４変形例）
図１５は、第２実施形態の第４変形例による半導体装置１の構成の一例を示す断面図である。図１６は、第２実施形態の第４変形例による半導体装置１の構成の一例を示す上面図である。図１６のＣ－Ｃ線は、断面図である図１５に対応する断面を示す。第２実施形態の第４変形例は、電気的に接続された３つ以上の半導体チップ２０が配線基板１０に接するように設けられる点で、第２実施形態とは異なっている。

【0090】

尚、図１５および図１６に示す例では、半導体チップ３０は図示されていない。

【0091】

ボンディングワイヤ８１を介して互いに電気的に接続される３つ以上の半導体チップ２０は、接着層２１を介して、配線基板１０の面Ｆ１０ａに接着されている。図１５に示す例では、４つの半導体チップ２０が、接着層２１を介して、配線基板１０の面Ｆ１０ａに接着されている。従って、半導体チップ２０は、積層されなくてもよい。

【0092】

第２実施形態の第４変形例のように、電気的に接続された３つ以上の半導体チップ２０が配線基板１０に接するように設けられてもよい。第２実施形態の第４変形例による半導体装置１は、第２実施形態と同様の効果を得ることができる。

【0093】

（第２実施形態の第５変形例）
図１７は、第２実施形態の第５変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第５変形例は、半導体チップ２０間がダイシング（個片化）されていない点で、第２実施形態の第４変形例とは異なっている。

【0094】

半導体チップ２０間のダイシングが行われないため、４つの半導体チップ２０は、繋がったままウェハから切り出され、配線基板１０上に搭載される。これにより、工程をより簡略化することができる。

【0095】

第２実施形態の第５変形例のように、半導体チップ２０間がダイシング（個片化）されていなくてもよい。第２実施形態の第５変形例による半導体装置１は、第２実施形態の第４変形例と同様の効果を得ることができる。

【0096】

（第２実施形態の第６変形例）
図１８は、第２実施形態の第６変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第６変形例は、電源／グランドの供給が追加で行われる点で、第２実施形態の第４変形例とは異なっている。

【0097】

半導体装置１は、図１８における左端の半導体チップ２０と、配線基板１０と、を電気的に接続するボンディングワイヤ８１ａをさらに備える。図１８における左端の半導体チップ２０は、ボンディングワイヤ８１ａから、基準電圧（電源／グランド）の供給を受ける。

【0098】

図１８における右端の半導体チップ２０は、ボンディングワイヤ８１を介して、配線基板１０から信号および基準電圧（電源／グランド）の供給を受ける。左端の半導体チップ２０は、右端の半導体チップ２０と配線基板１０との接続点から遠い。基準電圧の供給が可能なボンディングワイヤ８１ａを設けることにより、電源を強化することができる。

【0099】

第２実施形態の第６変形例のように、電源／グランドの供給が追加で行われてもよい。第２実施形態の第６変形例による半導体装置１は、第２実施形態の第４変形例と同様の効果を得ることができる。

【0100】

（第２実施形態の第７変形例）
図１９は、第２実施形態の第７変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第７変形例は、半導体チップ２０の積層が行われる点で、第２実施形態の第４変形例とは異なっている。

【0101】

尚、図１９には、第２実施形態の第６変形例で説明したボンディングワイヤ８１ａが示されている。しかし、ボンディングワイヤ８１ａは、設けられなくてもよい。

【0102】

半導体装置１は、配線基板１０と接する半導体チップ２０上に積層される半導体チップ２０が設けられる。下段の半導体チップ２０と接続されるボンディングワイヤ８１は、上段の半導体チップ２０の下部に設けられる接着層２１に埋め込まれる。

【0103】

第２実施形態の第６変形例のように、半導体チップ２０の積層が行われてもよい。第２実施形態の第６変形例による半導体装置１は、第２実施形態の第４変形例と同様の効果を得ることができる。

【0104】

（第２実施形態の第８変形例）
図２０は、第２実施形態の第８変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第８変形例は、一部の積層体の向きが異なる点で、第２実施形態とは異なっている。

【0105】

図２０に示す例では、積層体Ｓ１ａ、Ｓ１ｂの向きは、互いに同じであり、積層体Ｓ２ａ、Ｓ２ｂの向きとは逆である。積層体Ｓ１ａ、Ｓ１ｂの半導体チップ２０は、＋Ｘ方向にずれて積層される。積層体Ｓ２ａ、Ｓ２ｂの半導体チップ２０は、－Ｘ方向にずれて積層される。

【0106】

第２実施形態の第８変形例のように、一部の積層体の向きが異なっていてもよい。第２実施形態の第８変形例による半導体装置１は、第２実施形態と同様の効果を得ることができる。

【0107】

（第２実施形態の第９変形例）
図２１は、第２実施形態の第９変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第９変形例は、一部の積層体の向きが異なる点で、第２実施形態とは異なっている。

【0108】

図２１に示す例では、積層体Ｓ１ａ、Ｓ１ｂの向きは、互いに同じであり、積層体Ｓ２ａ、Ｓ２ｂの向きとは逆である。積層体Ｓ１ａ、Ｓ１ｂの半導体チップ２０は、－Ｘ方向にずれて積層される。積層体Ｓ２ａ、Ｓ２ｂの半導体チップ２０は、＋Ｘ方向にずれて積層される。

【0109】

第２実施形態の第９変形例のように、一部の積層体の向きが異なっていてもよい。第２実施形態の第９変形例による半導体装置１は、第２実施形態と同様の効果を得ることができる。

【0110】

（第２実施形態の第１０変形例）
図２２は、第２実施形態の第１０変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第１０変形例は、一部の半導体チップ２０、３０が厚い点で、第２実施形態の第８変形例とは異なっている。

【0111】

積層体Ｓ１ａの下段の半導体チップ２０は、他の半導体チップ２０よりも厚い。積層体Ｓ１ａの上段の半導体チップ２０は、Ｚ方向から見て、配線基板１０と積層体Ｓ１ｂの下段の半導体チップ２０とを接続するボンディングワイヤ８１の少なくとも一部と重なるように配置される。これにより、パッケージ面積をより小さくすることができる。

【0112】

同様に、積層体Ｓ２ｂの下段の半導体チップ３０は、他の半導体チップ３０よりも厚い。

【0113】

尚、積層体Ｓ１ｂの下段の半導体チップ２０と、積層体Ｓ２ａの下段の半導体チップ３０と、の間に半導体チップ４０が設けられてもよい。

【0114】

第２実施形態の第１０変形例のように、一部の半導体チップ２０、３０が厚くてもよい。第２実施形態の第１０変形例による半導体装置１は、第２実施形態の第８変形例と同様の効果を得ることができる。

【0115】

（第２実施形態の第１１変形例）
図２３は、第２実施形態の第１１変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第１１変形例は、一部の半導体チップ２０、３０が厚い点で、第２実施形態の第９変形例とは異なっている。

【0116】

積層体Ｓ１ｂの下段の半導体チップ２０は、他の半導体チップ２０よりも厚い。積層体Ｓ１ｂの上段の半導体チップ２０は、Ｚ方向から見て、配線基板１０と積層体Ｓ１ａの下段の半導体チップ２０とを接続するボンディングワイヤ８１の少なくとも一部と重なるように配置される。これにより、パッケージ面積をより小さくすることができる。

【0117】

同様に、積層体Ｓ２ａの下段の半導体チップ３０は、他の半導体チップ３０よりも厚い。

【0118】

第２実施形態の第１１変形例のように、一部の半導体チップ２０、３０が厚くてもよい。第２実施形態の第１１変形例による半導体装置１は、第２実施形態の第９変形例と同様の効果を得ることができる。

【0119】

（第２実施形態の第１２変形例）
図２４は、第２実施形態の第１２変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第１２変形例は、ボンディングワイヤ８１の接続が異なる点で、第２実施形態の第２変形例とは異なっている。

【0120】

図２４に示す例では、配線基板１０と接続されるボンディングワイヤ８１は、積層体Ｓ１ｂの下段の半導体チップ２０と接続される。

【0121】

第２実施形態の第１２変形例のように、ボンディングワイヤ８１の接続が異なっていてもよい。第２実施形態の第１２変形例による半導体装置１は、第２実施形態の第２変形例と同様の効果を得ることができる。

【0122】

（第２実施形態の第１３変形例）
図２５は、第２実施形態の第１３変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第１３変形例は、ボンディングワイヤ８２の接続が異なる点で、第２実施形態の第２変形例とは異なっている。

【0123】

図２５に示す例では、配線基板１０と接続されるボンディングワイヤ８２は、積層体Ｓ２ｂの下段の半導体チップ２０と接続される。

【0124】

第２実施形態の第１３変形例のように、ボンディングワイヤ８２の接続が異なっていてもよい。第２実施形態の第１３変形例による半導体装置１は、第２実施形態の第２変形例と同様の効果を得ることができる。

【0125】

（第２実施形態の第１４変形例）
図２６は、第２実施形態の第１４変形例による半導体装置１の構成の一例を示す断面図である。第２実施形態の第１４変形例は、ボンディングワイヤ８１の接続が異なる点で、第２実施形態の第３変形例とは異なっている。

【0126】

図２６に示す例では、配線基板１０と接続されるボンディングワイヤ８１は、積層体Ｓ１ａの下段の半導体チップ２０と接続される。

【0127】

第２実施形態の第１４変形例のように、ボンディングワイヤ８１の接続が異なっていてもよい。第２実施形態の第１４変形例による半導体装置１は、第２実施形態の第３変形例と同様の効果を得ることができる。

【0128】

（第３実施形態）
図２７は、第３実施形態による半導体装置１の構成の一例を示す断面図である。図２８は、第３実施形態による半導体装置１の構成の一例を示す上面図である。図２８のＤ－Ｄ線は、断面図である図２７に対応する断面を示す。

【0129】

尚、図２７および図２８に示す例では、半導体チップ３０は図示されていない。

【0130】

半導体装置１は、積層体Ｓ１ｃ、Ｓ１ｄを備える。

【0131】

図２８に示すように、積層体Ｓ１ｃ、Ｓ１ｄは、半導体チップ２０の短辺方向に並べて配置される。

【0132】

積層体Ｓ１ｃ、Ｓ１ｄのそれぞれは、積層された２段の半導体チップ２０を有する。尚、半導体チップ２０の積層数は、３以上であってもよい。

【0133】

積層体Ｓ１ｃの半導体チップ２０は、ボンディングワイヤ８１を介して、互いに電気的に接続される。積層体Ｓ１ｄの半導体チップ２０は、ボンディングワイヤ８１を介して、互いに電気的に接続される。

【0134】

また、積層体Ｓ１ｃ、Ｓ１ｄの向き（Ｚ方向から見た半導体チップ２０、３０の向き）は、互いに逆向きである。図２７および図２８に示す例では、積層体Ｓ１ｃの半導体チップ２０は、＋Ｘ方向にずれて積層される。積層体Ｓ１ｄの半導体チップ２０は、－Ｘ方向にずれて積層される。

【0135】

積層体Ｓ１ｃ、Ｓ１ｄの半導体チップ２０は、パッド２０ｐと、配線２０ｒと、を有する。

【0136】

パッド２０ｐは、面Ｆ１０ａに略垂直な方向から見て、互いに対向する、半導体チップ２０の辺Ｅ１および辺Ｅ２のそれぞれに沿って設けられる。これにより、複数の半導体チップ２０（積層体Ｓ１ｃまたは積層体Ｓ１ｄ）における辺Ｅ１、Ｅ２の両側からワイヤボンディングが行われる。辺Ｅ１、Ｅ２は、例えば、半導体チップ２０の長辺である。パッド２０ｐは、例えば、Ａｌを含む。

【0137】

配線２０ｒは、辺Ｅ１に沿って設けられるパッド２０ｐと、辺Ｅ２に沿って設けられるパッド２０ｐと、を電気的に接続する。配線２０ｒは、例えば、再配線層である。配線２０ｒは、例えば、Ａｌを含む。

【0138】

パッド１７は、パッド１７ａと、パッド１７ｂと、を含む。パッド１７ａ、１７ｂは、面Ｆ１０ａに略垂直な方向から見て、積層体Ｓ１ｃを挟むように、面Ｆ１０ａ上に設けられる。パッド１７ａ、１７ｂは、積層体Ｓ１ｄを挟むように、面Ｆ１０ａ上に設けられる。これにより、パッド１７（パッド１７ａ、１７ｂ）が密集することを抑制することができる。

【0139】

パッド１７ａは、面Ｆ１０ａに略垂直な方向から見て、辺Ｅ１側の面Ｆ１０ａ上の位置に設けられる。パッド１７ａは、半導体チップ２０に基準電圧（電源ＶＤＤＱ／グランドＶＳＳ）を供給する。

【0140】

パッド１７ａは、パッド２０ｐ、配線２０ｒ、および、ボンディングワイヤ８１を介して、積層体Ｓ１ｃの２つの半導体チップ２０と電気的に接続される。パッド１７ａは、パッド２０ｐ、配線２０ｒ、および、ボンディングワイヤ８１を介して、積層体Ｓ１ｄの２つの半導体チップ２０と電気的に接続される。

【0141】

パッド１７ｂは、面Ｆ１０ａに略垂直な方向から見て、辺Ｅ２側の面Ｆ１０ａ上の位置に設けられる。パッド１７ｂは、信号（ＤＱ／ＤＱＳ）が通過可能なパッドである。

【0142】

パッド１７ｂは、パッド２０ｐおよびボンディングワイヤ８１を介して、積層体Ｓ１ｃの２つの半導体チップ２０と電気的に接続される。パッド１７ｂは、パッド２０ｐおよびボンディングワイヤ８１を介して、積層体Ｓ１ｄの２つの半導体チップ２０と電気的に接続される。

【0143】

また、ボンディングワイヤ８１を介してパッド１７ａと接続される半導体チップ２０は、ボンディングワイヤ８１を介してパッド１７ｂと接続される半導体チップ２０とは異なる。すなわち、電源／グランド用のパッド１７ａと接続される半導体チップ２０は、信号用のパッド１７ｂと接続される半導体チップ２０とは異なる。

【0144】

また、パッド１７ａは、積層体Ｓ１ｃと積層体Ｓ１ｄとの間に配置される。パッド１７ｂは、積層体Ｓ１ｃ、Ｓ１ｄの外周側に設けられる。これにより、パッド１７ａ、１７ｂ同士の間隔を広くするように、パッド１７ａ、１７ｂを配置することができる。また、パッド１７ａが積層体Ｓ１ｃと積層体Ｓ１ｄとの間に配置されることにより、パッド１７ａを、積層体Ｓ１ｃと積層体Ｓ１ｄとの間で共通化することができる。これにより、パッド１７ａの数を減らすことができる。

【0145】

以上のように、第３実施形態によれば、パッド２０ｐは、面Ｆ１０ａに略垂直な方向から見て、互いに対向する辺Ｅ１および辺Ｅ２のそれぞれに沿って設けられる。これにより、複数の半導体チップ２０における辺Ｅ１、Ｅ２の両側からワイヤボンディングが行われる。この結果、パッド１７の密集を抑制するように、半導体チップ２０を配置することができる。従って、パッケージ内に、半導体チップ２０をより適切に配置することができる。

【0146】

尚、積層体Ｓ１ｃの少なくとも１つの半導体チップ２０が、辺Ｅ１、Ｅ２のそれぞれに沿ったパッド２０ｐと、配線２０ｒと、を有していてもよい。積層体Ｓ１ｄの少なくとも１つの半導体チップ２０が、辺Ｅ１、Ｅ２のそれぞれに沿ったパッド２０ｐと、配線２０ｒと、を有していてもよい。

【0147】

図２９は、第３実施形態の比較例による半導体装置１ｂの構成の一例を示す断面図である。図３０は、第３実施形態の比較例による半導体装置１ｂの構成の一例を示す上面図である。図３０のＥ－Ｅ線は、断面図である図２９に対応する断面を示す。第３実施形態の変形例は、パッド２０ｐが半導体チップ２０の１つの辺に沿って設けられる点で、第３実施形態とは異なっている。

【0148】

図３０に示すように、パッド１７は、狭ピッチで密集して配置される。半導体チップ２０の中央部のパッド２０ｐと接続されるボンディングワイヤ８１およびパッド１７は、Ｚ方向から見て、半導体チップ２０の辺から略垂直（Ｘ方向）に配置される。一方、半導体チップ２０の端部のパッド２０ｐと接続されるボンディングワイヤ８１およびパッド１７は、Ｚ方向から見て、例えば、扇状に広がるように、Ｘ方向から傾いて配置される。従って、半導体チップ２０の端部のパッド２０ｐと接続されるボンディングワイヤ８１は、長くする必要がある。

【0149】

また、パッド１７が狭ピッチで密集して配置されると、パッド１７の近傍に、パッド１７と電気的に接続されるビア部Ｖを配置することが難しくなる。ビア部Ｖは、例えば、スルーホールビアである。

【0150】

これに対して、第３実施形態では、半導体チップ２０のアスペクト比が比較的高いため、辺Ｅ１、Ｅ２の両側のパッド２０ｐにボンディングワイヤ８１を接続しやすい。これにより、パッド１７のピッチを広げることができ、パッド１７が密集することを抑制することができる。この結果、ボンディングワイヤ８１が長くなることを抑制し、また、パッド１７の近傍にビア部Ｖを配置しやすくすることができる。

【0151】

（第３実施形態の第１変形例）
図３１は、第３実施形態の第１変形例による半導体装置１の構成の一例を示す断面図である。図３２は、第３実施形態の第１変形例による半導体装置１の構成の一例を示す上面図である。図３２のＦ－Ｆ線は、断面図である図３１に対応する断面を示す。第３実施形態の第１変形例は、積層体Ｓ１ｃ、Ｓ１ｄの向きが異なる点で、点で、第３実施形態とは異なっている。

【0152】

図３１および図３２に示す例では、積層体Ｓ１ｃの半導体チップ２０は、－Ｘ方向にずれて積層される。積層体Ｓ１ｄの半導体チップ２０は、＋Ｘ方向にずれて積層される。

【0153】

第３実施形態の第１変形例のように、積層体Ｓ１ｃ、Ｓ１ｄの向きが異なっていてもよい。第３実施形態の第１変形例による半導体装置１は、第３実施形態と同様の効果を得ることができる。

【0154】

（第３実施形態の第２変形例）
図３３は、第３実施形態の第２変形例による半導体装置１の構成の一例を示す断面図である。図３４は、第３実施形態の第２変形例による半導体装置１の構成の一例を示す上面図である。図３４のＧ－Ｇ線は、断面図である図３３に対応する断面を示す。第３実施形態の第２変形例は、キャパシタＣｐが直接ワイヤボンディングされ、また、パッド２０ｐおよびパッド１７が複数のボンディングワイヤ８１で接続されている点で、第３実施形態とは異なっている。

【0155】

半導体装置１は、キャパシタＣｐをさらに備える。キャパシタＣｐは、積層体Ｓ１ｃと積層体Ｓ１ｄとの間に設けられる。キャパシタＣｐの一端は、ボンディングワイヤ８１を介して積層体Ｓ１ｃと電気的に接続される。キャパシタＣｐの他端は、ボンディングワイヤ８１を介して積層体Ｓ１ｄと電気的に接続される。キャパシタＣｐの両端の表面は、例えば、金めっきにより処理されている。これにより、ワイヤボンディングを行いやすくすることができる。

【0156】

また、パッド２０ｐおよびパッド１７は、複数のボンディングワイヤ８１で接続されている。これにより、電源強化を行うことができる。図３４に示す例では、パッド２０ｐおよびパッド１７は、３つのボンディングワイヤ８１により接続されている。尚、ボンディングワイヤ８１の数は、３つに限られない。

【0157】

第３実施形態の第２変形例のように、キャパシタＣｐが直接ワイヤボンディングされ、また、パッド２０ｐおよびパッド１７が複数のボンディングワイヤ８１で接続されてもよい。第３実施形態の第２変形例による半導体装置１は、第３実施形態と同様の効果を得ることができる。

【0158】

（第３実施形態の第３変形例）
図３５は、第３実施形態の第３変形例による半導体装置１の構成の一例を示す断面図である。図３６は、第３実施形態の第３変形例による半導体装置１の構成の一例を示す上面図である。図３６のＨ－Ｈ線は、断面図である図３５に対応する断面を示す。第３実施形態の第３変形例は、複数の半導体チップ２０が、積層されず、配線基板１０に接するように設けられる点で、第３実施形態とは異なっている。

【0159】

左側２つの半導体チップ２０は、配線基板１０に接するように配置され、ボンディングワイヤ８１により互いに接続されている。

【0160】

右側２つの半導体チップ２０は、配線基板１０に接するように配置され、ボンディングワイヤ８１により互いに接続されている。

【0161】

また、図３６に示す例では、左側２つの半導体チップ２０は、右側２つの半導体チップ２０と比較して、Ｚ方向から見た半導体チップ２０の向きが１８０°回転（反転）して配置されている。すなわち、左側２つの半導体チップ２０と、右側２つの半導体チップ２０と、の間で、パッド２０ｐの配置が異なっている。

【0162】

第３実施形態の第３変形例のように、複数の半導体チップ２０が、積層されず、配線基板１０に接するように設けられてもよい。第３実施形態の第３変形例による半導体装置１は、第３実施形態と同様の効果を得ることができる。

【0163】

（第３実施形態の第４変形例）
図３７は、第３実施形態の第４変形例による半導体装置１の構成の一例を示す上面図である。図３７のＩ－Ｉ線は、断面図である図３５に対応する断面を示す。第３実施形態の第４変形例は、４つの半導体チップ２０の向きが同じである点で、第３実施形態の第３変形例とは異なっている。

【0164】

図３７に示す例では、Ｚ方向から見た左側２つの半導体チップ２０の向きは、Ｚ方向から見た右側２つの半導体チップ２０の向きと同じである。すなわち、４つの半導体チップ２０のそれぞれにおいて、パッド２０ｐの配置が同じである。

【0165】

第３実施形態の第４変形例のように、４つの半導体チップ２０の向きが同じであってもよい。第３実施形態の第３変形例による半導体装置１は、第３実施形態の第３変形例と同様の効果を得ることができる。

【0166】

（第３実施形態の第５変形例）
図３８は、第３実施形態の第５変形例による半導体装置１の構成の一例を示す断面図である。図３９は、第３実施形態の第５変形例による半導体装置１の構成の一例を示す上面図である。図３９のＪ－Ｊ線は、断面図である図３８に対応する断面を示す。第３実施形態の第５変形例は、積層体Ｓ１ｃ、Ｓ１ｄの向きが同じである点で、第３実施形態とは異なっている。

【0167】

図３８および図３９に示す例では、積層体Ｓ１ｃの半導体チップ２０は、－Ｘ方向にずれて積層される。積層体Ｓ１ｄの半導体チップ２０は、－Ｘ方向にずれて積層される。

【0168】

図３９に示す例では、Ｚ方向から見た積層体Ｓ１ｃの半導体チップ２０の向きは、Ｚ方向から見た積層体Ｓ１ｄの半導体チップ２０の向きと同じである。すなわち、４つの半導体チップ２０のそれぞれにおいて、パッド２０ｐの配置が同じである。

【0169】

第３実施形態の第５変形例のように、積層体Ｓ１ｃ、Ｓ１ｄの向きが同じであってもよい。第３実施形態の第５変形例による半導体装置１は、第３実施形態と同様の効果を得ることができる。

【0170】

上記実施形態において、アスペクト比が３以上５未満の半導体チップを適切に配置することができる。アスペクト比が５以上１０未満の半導体チップを適切に配置することができる。アスペクト比が１０以上１５未満の半導体チップを適切に配置することができる。

【0171】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0172】

１ 半導体装置、１０ 配線基板、１７ パッド、１７ａ パッド、１７ｂ パッド、１８ パッド、２０ 半導体チップ、２０ｐ パッド、２１ 接着層、３０ 半導体チップ、３０ｐ パッド、３１ 接着層、４０ 半導体チップ、８１ ボンディングワイヤ、８２ ボンディングワイヤ、Ｆ１０ａ 面、Ｓ１ 積層体、Ｓ２ 積層体

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】