特開 2024-179890 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024179890

(43)【公開日】2024-12-26

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241219BHJP

   H01L 25/07 20060101ALI20241219BHJP

   H01L 23/52 20060101ALI20241219BHJP

   H01L 23/48 20060101ALI20241219BHJP

【ＦＩ】

H01L27/04 A

H01L27/04 E

H01L25/04 C

H01L23/52 D

H01L23/48 Q

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2023099186

(22)【出願日】2023-06-16

(71)【出願人】

【識別番号】000003997

【氏名又は名称】日産自動車株式会社

(71)【出願人】

【識別番号】507308902

【氏名又は名称】ルノー エス．ア．エス．

【氏名又は名称原語表記】ＲＥＮＡＵＬＴ Ｓ．Ａ．Ｓ．

【住所又は居所原語表記】１２２－１２２ ｂｉｓ， ａｖｅｎｕｅ ｄｕ Ｇｅｎｅｒａｌ Ｌｅｃｌｅｒｃ， ９２１００ Ｂｏｕｌｏｇｎｅ－Ｂｉｌｌａｎｃｏｕｒｔ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100111235

【弁理士】

【氏名又は名称】原 裕子

(74)【代理人】

【識別番号】100170575

【弁理士】

【氏名又は名称】森 太士

(72)【発明者】

【氏名】岩▲崎▼ 裕一

(72)【発明者】

【氏名】矢野 新也

(72)【発明者】

【氏名】沼倉 啓一郎

【テーマコード（参考）】

5F038

【Ｆターム（参考）】

5F038BE07

5F038CA02

5F038CA10

5F038EZ07

5F038EZ20

(57)【要約】

【課題】半導体チップの数が増加しても配線レイアウトが困難にならない半導体装置を提供する。
【解決手段】半導体装置１００は、基体３と、基体３上に配置された第１半導体チップ１及び第２半導体チップ２と、基体３上に形成された基体配線４とを備える。第１半導体チップ１及び第２半導体チップ２にはスイッチング素子がそれぞれ形成されている。第１半導体チップ１は、少なくとも一方がスイッチング素子の制御電極に接続された第１制御パッド１１及び第２制御パッド１２と、第１制御パッド１１と第２制御パッド１２とを接続する接続部とを有している。第２半導体チップ２は、スイッチング素子の制御電極に接続された第３制御パッド２１を有する。基体配線４は、第１半導体チップ１の第１制御パッド１１に接続されている。第１半導体チップ１の第２制御パッド１２は、第２半導体チップ２の第３制御パッド２１に接続されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

基体と、
前記基体上に配置された第１半導体チップ及び第２半導体チップと、
前記基体上に形成された基体配線と、
を備える半導体装置であって、
第１半導体チップ及び第２半導体チップにはスイッチング素子がそれぞれ形成され、
前記第１半導体チップは、
その表面に配置され、少なくとも一方が前記スイッチング素子の制御電極に接続された第１制御パッド及び第２制御パッドと、
前記第１制御パッドと前記第２制御パッドとを接続する接続部と、
を有し、
前記第２半導体チップは、その表面に形成され、スイッチング素子の制御電極に接続された第３制御パッドを有し、
前記基体配線は、前記第１半導体チップの前記第１制御パッドに接続され、
前記第１半導体チップの前記第２制御パッドは、前記第２半導体チップの前記第３制御パッドに接続されている、
半導体装置。

【請求項2】

前記第１半導体チップは、
その内部に配置され、スイッチング素子の制御電極に接続された制御配線と、
前記制御配線と前記第１制御パッド及び前記第２制御パッドの少なくとも一方とを接続するインピーダンス調整部と、
を有する請求項１記載の半導体装置。

【請求項3】

前記第１半導体チップは、前記表面に形成され、スイッチング素子の一の主電極に接続された第１通電パッドを有し、
前記第１制御パッド及び前記第２制御パッドは、前記表面の法線方向から見て前記第１通電パッドを挟み、且つ前記表面の外周部分に配置されている
請求項１に記載の半導体装置。

【請求項4】

前記半導体装置は、前記第１通電パッドに接続された第１リードフレームを備え、
前記第１半導体チップの表面は方形状を成し、
前記第１制御パッド及び前記第２制御パッドは、前記表面の対向する２辺に隣接してそれぞれ配置され、
前記第１リードフレームは、前記２辺とは異なる２辺であって、互いに対向する前記２辺の一方から前記表面の外へ延長されている
請求項３に記載の半導体装置。

【請求項5】

前記第１半導体チップは、前記表面に形成され、スイッチング素子の他の主電極に接続された第２通電パッドを有し、
前記半導体装置は、前記第２通電パッドに接続された第２リードフレームを備え、
前記第２リードフレームは、前記２辺とは異なる前記表面の対向する２辺の他方から前記表面の外へ延長されている
請求項４に記載の半導体装置。

【請求項6】

前記第２半導体チップは、その表面に形成され、スイッチング素子の一の主電極に接続された第３通電パッドを有し、
前記第１リードフレームは、前記第１通電パッド及び前記第３通電パッドに接続され、
前記表面の法線方向から見て、前記基体の外縁と前記第１リードフレームが交差する位置から前記第１通電パッドまでの前記第１リードフレームの長さと前記位置から前記第３通電パッドまでの前記第１リードフレームの長さとが同じである
請求項４又は５に記載の半導体装置。

【請求項7】

前記第１制御パッド及び前記第２制御パッドは、前記第１半導体チップの表面の中心に対して対称な位置に配置されている請求項４に記載の半導体装置。

【請求項8】

前記第１制御パッド及び前記第２制御パッドは、前記第１半導体チップの表面の角部に配置されている請求項７に記載の半導体装置。

【請求項9】

前記第１制御パッド及び前記第２制御パッドは、長方形状を有する前記第１半導体チップの表面の２短辺の中央を結ぶ線上にそれぞれ配置されている請求項７に記載の半導体装置。

【請求項10】

前記接続部は、前記第１半導体チップの内部において前記第１制御パッドと前記第２制御パッドを接続している請求項１記載の半導体装置。

【請求項11】

前記第１半導体チップ及び前記第２半導体チップは、ワイドバンドギャップ半導体からなることを特徴とする請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、並列に接続された第１パワー半導体素子及び第２パワー半導体素子が有する複数のゲートパッドが、複数のゲート配線部にそれぞれワイヤーボンディングされているパワー半導体モジュールを開示している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開2016-46279号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

各チップのゲートパッドの各々がゲート配線部にワイヤーボンディングされている。このため、チップ数の増加に応じてワイヤーボンディングの数が増え、配線レイアウトが困難になる。

【0005】

本発明は、上記課題に鑑みて成されたものであり、その目的は、半導体チップの数が増加しても配線レイアウトが困難にならない半導体装置を提供することである。

【課題を解決するための手段】

【0006】

本発明の一態様は、基体と、基体上に配置された第１半導体チップ及び第２半導体チップと、基体上に形成された基体配線とを備える半導体装置である。第１半導体チップ及び第２半導体チップにはスイッチング素子がそれぞれ形成されている。第１半導体チップは、少なくとも一方がスイッチング素子の制御電極に接続された第１制御パッド及び第２制御パッドと、第１制御パッドと第２制御パッドとを接続する接続部とを有している。第２半導体チップは、スイッチング素子の制御電極に接続された第３制御パッドを有する。基体配線は、第１半導体チップの第１制御パッドに接続されている。第１半導体チップの第２制御パッドは、第２半導体チップの第３制御パッドに接続されている。

【発明の効果】

【0007】

本発明の一態様によれば、半導体チップの数が増加しても配線レイアウトが困難にならない半導体装置を提供することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、第１実施形態に係る半導体装置１００の構成を示す平面図である。

【図2A】図２Ａは、第１半導体チップ１の内部に配置された接続部１４Ａを示す平面図である。

【図2B】図２Ｂは、図２ＡのＢ－Ｂ切断線に沿って切断した断面図である。

【図3】図３は、図１の半導体装置１００が備える各半導体チップの内部に形成されたスイッチング素子の制御電極に接続される配線のレイアウトを示す平面図である。

【図4】図４は、第３実施形態に係る半導体装置１０１の構成を示す平面図である。

【図5】図５は、第１半導体チップ１の第１通電パッド１３に接続された第１リードフレーム３３を説明するための平面図である。

【図6】図６は、変形例に係る第１半導体チップ１Ａ及び第１半導体チップ１Ａに接続されるリードフレーム３３、３４の具体的な構成を示す平面図である。

【図7】図７は、第１半導体チップ１Ａ及び第２半導体チップ２Ａに接続されるリードフレーム３３、３４の具体的な構成を示す平面図である。

【図8】図８は、第１半導体チップ１Ｂの表面に形成されたパッド５１～５４のレイアウトを示す平面図である。

【図9】図９は、第１半導体チップ１Ｃの表面に形成されたパッド６１～６４のレイアウトを示す平面図である。

【発明を実施するための形態】

【0009】

図面を参照して、実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係又は比率が異なる部分が含まれていることは勿論である。

【0010】

また、以下に示す実施形態は、技術的思想を具体化するための装置又は方法を例示するものであって、構成部品の形状、構造、配置などを下記のものに特定するものでない。この実施形態は、特許請求の範囲において種々の変更を加えることができる。

【0011】

（第１実施形態）
図１、図２Ａ及び図２Ｂを参照して、第１実施形態に係る半導体装置１００の構成を説明する。図１は、第１実施形態に係る半導体装置１００の構成を示す平面図である。半導体装置１００は、基体３と、基体３上に配置された複数の半導体チップ１、２と、基体３上に形成された基体配線４とを備える。複数の半導体チップ１、２には、スイッチング素子（図示せず）がそれぞれ形成されている。

【0012】

実施形態では、複数の半導体チップとして、第１半導体チップ１及び第２半導体チップ２を例示する。半導体装置１００は、これに限定されず、第３、第４、・・・の半導体チップを更に備えていてもよい。この場合、第３、第４、・・・の半導体チップの構造は、第１半導体チップ１と同じ構成を備えていればよい。

【0013】

基体３には、セラミック基板などの絶縁基板に、直接、銅などの金属のパターンが張り付けられたDBC（Direct Bonded Copper）基板、その他のセラミック基板、及びプリント基板（PWB：Printed Wiring Board、PCB）が含まれる。

【0014】

基体３の表面には、基体配線４が形成されている。基体配線４は、導電性の部材からなり、第１半導体チップ１及び第２半導体チップ２の各スイッチング素子へ電気信号を送受信するための配線の１つである。基体配線４は、例えばDBC基板における銅配線パターンからなる。基体３には、基体配線４以外の他の配線が形成されていてもよいが、ここでは図示を省略する。基体配線４はランド部とも呼ばれる場合もある。

【0015】

第１半導体チップ１及び第２半導体チップ２は、基体３の表面に接合されている。第１半導体チップ１及び第２半導体チップ２は、はんだ及び金属焼結などの接合方法により基体３の表面に接合されている。半導体装置１００が３以上の半導体チップを備える場合、３以上の半導体チップは１次元方向に配列されていてもよいし、２次元方向に配列されていても構わない。図示は省略するが、第１半導体チップ１及び第２半導体チップ２と接合している基体３の表面と対向する裏面には、第１半導体チップ１及び第２半導体チップ２から発生した熱を外部へ放出して半導体装置を冷却する冷却器が接合されていてもよい。

【0016】

第１半導体チップ１及び第２半導体チップ２には、スイッチング素子（図示せず）がそれぞれ形成されている。スイッチング素子には、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、ＭＯＳ型トランジスタ、または高電子移動度トランジスタ（ＨＥＭＴ）などの電力用スイッチング素子である。実施形態において、スイッチング素子の構造及びその製造方法は特に問わず、既知の素子構造及び製造方法を適用することができる。スイッチング素子は、主電流が流れる１対の主電極と、１対の主電極間の導通及び遮断、又は１対の主電極間を流れる電流量などを制御する制御電極とを有する。

【0017】

図２Ａは、第１半導体チップ１の内部に配置された接続部１４Ａを示す平面図である。図２Ｂは、図２ＡのＢ－Ｂ切断線に沿って切断した断面図である。図２Ａ及び図２Ｂにおいて、第１半導体チップ１の基板上に形成されるスイッチング素子、及びスイッチング素子の主電極に接続される配線は図示していない。図１、図２Ａ、及び図２Ｂに示すように、第１半導体チップ１は、その表面に配置された第１制御パッド１１及び第２制御パッド１２と、第１制御パッド１１と第２制御パッド１２とを接続する接続部１４Ａとを有する。第１制御パッド１１及び第２制御パッド１２の少なくとも一方は、スイッチング素子の制御電極に接続されている（図示せず）。第１制御パッド１１及び第２制御パッド１２は、それぞれＣｕ（銅）及びＡｌ（アルミニウム）の少なくとも一方を含む金属の薄膜である。

【0018】

図２Ａ及び図２Ｂに示すように、接続部１４Ａは、第１半導体チップ１の内部において第１制御パッド１１と第２制御パッド１２とを接続してもよい。つまり、接続部１４Ａは第１半導体チップ１の内部に配置されていてもよい。これにより、第１半導体チップ１の表面に形成する各パッド１１、１２、１３の面積を大きく設定することができる。具体的には、接続部１４Ａは、第１半導体チップ１が有する半導体基板の表面上に積層された配線層内に形成されている。接続部１４Ａには、積層方向に隣接して形成されたコンタクトプラグ１５、１６が接続されている。接続部１４Ａは、コンタクトプラグ１５、１６を介して、第１制御パッド１１と第２制御パッド１２とを接続してもよい。コンタクトプラグ１５、１６の各一端は、第１制御パッド１１又は第２制御パッド１２に接続されている。コンタクトプラグ１５、１６の他端の各々は、接続部１４Ａの両端部に接続されている。接続部１４Ａは、例えば、不純物が高濃度にドープされた多結晶シリコン又はＣｕ又はＡｌ等の金属からなる配線である。

【0019】

或いは、接続部１４Ａは、第１半導体チップ１の表面において第１制御パッド１１と第２制御パッド１２とを接続していてもよい。つまり、接続部１４Ａは第１半導体チップ１の表面に配置されていてもよい。図２Ａに示した、第１制御パッド１１、第２制御パッド１２及び接続部１４Ａを纏めた１の平面パターンを有する１のパッドを第１半導体チップ１の表面に形成してもよい。

【0020】

第２半導体チップ２は、第２半導体チップ２の表面に形成された第３制御パッド２１を有する。第３制御パッド２１は、第２半導体チップ２に形成されたスイッチング素子の制御電極に接続されている。第２半導体チップ２は、第３制御パッド２１のみならず、第４制御パッド２２を更に有していてもよい。この場合、第３制御パッド２１及び第４制御パッド２２は、第１制御パッド１１と第２制御パッド１２を接続する接続部１４Ａと同様な部材によって、接続されている。

【0021】

図１に示すように、第１半導体チップ１は、第２半導体チップ２よりも、基体配線４に近い基体３上の位置に配置されている。第１制御パッド１１は、第２制御パッド１２よりも基体配線４に近い第１半導体チップ１上の位置に形成されている。基体配線４は、第１半導体チップ１の第１制御パッド１１に配線によって接続されている。これにより、配線の長さを短くできる。基体配線４は、配線の一例として、Ａｕ（金）又は金合金のボンディングワイヤ５ａによって第１制御パッド１１に接続されている。

【0022】

第３制御パッド２１は、第４制御パッド２２よりも第１半導体チップ１に近い第２半導体チップ２上の位置に形成されている。第２半導体チップの第３制御パッド２１は、第１半導体チップ１の第２制御パッド１２に配線によって接続されている。これにより、配線の長さを短くできる。例えば、第３制御パッド２１は、配線の一例として、Ａｕ又は金合金のボンディングワイヤ５ｂによって第２制御パッド１２に接続されている。ボンディングワイヤ５ａ、５ａの代わりに、金属配線が印刷された基体の表面を第１半導体チップ１及び第２半導体チップ２の表面に押し当て固定することにより、第３制御パッド２１と第２制御パッド１２を金属配線で接続してもよい。

【0023】

半導体装置１００が、第３、第４・・・の半導体チップを備える場合、第２半導体チップ２の第４制御パッド２２に対して、第３、第４、・・・の半導体チップが有する制御パッドを、順次接続すればよい。これにより、半導体装置１００が備える複数の半導体チップの制御パッドを直列に接続することができる。これにより、複数の半導体チップの制御パッドの各々を、ボンディングワイヤなどで基体配線４に接続する必要が無くなる。半導体チップの数が増加しても、ボンディングワイヤが立体交差しない配線レイアウトが可能となる。

【0024】

図１に示すように、第１制御パッド１１及び第２制御パッド１２は、第１半導体チップ１の表面の外周部分に配置されていてもよい。これにより、第１半導体チップ１を隣接する基体配線４又は第２半導体チップ２の第３制御パッド２１に接続させるボンディングワイヤ５ａ、ボンディングワイヤ５ｂの長さを短くすることができ、スイッチング素子に入力される制御信号の遅延を抑制できる。

【0025】

第３制御パッド２１及び第４制御パッド２２は、第２半導体チップ２の表面の外周部分に配置されていてもよい。これにより、第２半導体チップ２の第３制御パッド２１を隣接する第１半導体チップ１の第２制御パッド１２に接続させるボンディングワイヤ５ｂの長さを短くすることができ、スイッチング素子に入力される制御信号の遅延を抑制できる。

【0026】

第１実施形態において、第１半導体チップ１は、第１半導体チップ１の表面に形成された、スイッチング素子の一の主電極に接続された第１通電パッド１３を有していてもよい。第１制御パッド１１及び第２制御パッド１２を、第１半導体チップ１の表面の外周部分に配置することにより、第１通電パッド１３の電流容量を大きくすることができる。第２半導体チップ２は、第２半導体チップ２の表面に形成された、スイッチング素子の一の主電極に接続された第３通電パッド２３を有していてもよい。第３制御パッド２１及び第４制御パッド２２を、第２半導体チップ２の表面の外周部分に配置することにより、第３通電パッド２３の電流容量を大きくすることができる。

【0027】

第１半導体チップ１の接続部１４Ａは、第１制御パッド１１と第２制御パッド１２とを接続している。第１半導体チップ１の第２制御パッド１２は第２半導体チップ２の第３制御パッド２１に接続されている。よって、第１半導体チップ１の第１制御パッド１１を基体配線４に接続すれば、第１半導体チップ１及び第２半導体チップ２の双方のスイッチング素子の制御電極を、基体配線４に接続することができる。よって、各半導体チップ１、２の制御パッド１１、１２、２１、２２の各々を基体配線４にする必要が無くなる。このため、半導体装置１００が備える半導体チップの数が増加しても、基体配線４に接続するボンディングワイヤの数は一定であり、配線レイアウトが可能となる。半導体装置１００は、半導体チップの数が増加しても、ボンディングワイヤが立体交差しない配線レイアウトが可能となる。第１実施形態は、配線レイアウトが困難にならない半導体装置を提供することができる。

【0028】

図１では、第１制御パッド１１と基体配線４との接続箇所は、１か所（１のボンディングワイヤ５ａ）であるが、複数個所であってもよい。つまり、ボンディングワイヤ５ａが複数であってもよい。

【0029】

接続部１４Ａは、第１半導体チップ１の内部において第１制御パッド１１と第２制御パッド１２を接続している。これにより、第１半導体チップ１の表面に形成する各パッド１１、１２、１３の面積を大きく設定することができる。

【0030】

第１半導体チップ１及び第２半導体チップ２は、ワイドバンドギャップ半導体からなることを特徴とする請求項１に記載の半導体装置。ワイドバンドギャップ半導体には、ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）が含まれる。第１半導体チップ１及び第２半導体チップ２として、ワイドバンドギャップ半導体を用いることで、スイッチング素子で発生する損失を少なくすることができ、半導体装置１００を小型化することができる。

【0031】

（第２実施形態）
第２実施形態では、図３を参照して、各半導体チップに形成されたスイッチング素子の制御電極に接続される制御配線のレイアウト例を説明する。ここでは、第１半導体チップ１を例にとって説明するが、第２半導体チップ２を含む他の半導体チップも同様な構成を有している。

【0032】

第１半導体チップ１は、スイッチング素子の制御電極に接続された制御配線２５、１９ａ、１９ｂと、制御配線１９ａ、１９ｂと第１制御パッド１１及び第２制御パッド１２の少なくとも一方とを接続するインピーダンス調整部１７、１８とを有する。図３は、第１制御パッド１１及び第２制御パッド１２の双方がインピーダンス調整部１７、１８により、第２制御配線１９ａ、１９ｂにそれぞれ接続されている例を示す。

【0033】

制御配線２５、１９ａ、１９ｂは、第１制御配線２５と、第２制御配線１９ａ、１９ｂとを有する。図示は省略するが、第１半導体チップ１の半導体基板の表面には、スイッチング機能を有する無数の単位セルが形成されている。図３の符号２４は、無数の単位セルが形成された活性領域を示す。第１半導体チップ１のスイッチング素子は、この無数の単位セルの集合体である。無数の単位セルの各制御電極は、先ず、Ｙ方向に延長された複数の第１制御配線２５に接続されている。そして、複数の第１制御配線２５の両端部は、Ｙ方向に直交するＸ方向に延長された第２制御配線１９ａ、１９ｂにそれぞれ接続されている。インピーダンス調整部１７の一端は、第２制御配線１９ａに接続されている。インピーダンス調整部１７の他端は、第１制御パッド１１に接続されている。インピーダンス調整部１８の一端は、第２制御配線１９ｂに接続されている。インピーダンス調整部１８の他端は、第２制御パッド１２に接続されている。言い換えれば、第１制御パッド１１は、インピーダンス調整部１７を介して、第２制御配線１９ａに接続されている。第２制御パッド１２は、インピーダンス調整部１８を介して、第２制御配線１９ｂに接続されている。

【0034】

第１半導体チップ１は、第１制御パッド１１と第２制御パッド１２とを接続する接続部１４Ｂを有する。接続部１４Ｂは、スイッチング素子の活性領域２４を除く領域に配置され、活性領域２４を迂回して第１制御パッド１１と第２制御パッド１２とを接続している。接続部１４Ｂは、この点を除き、図２Ａ及び図２Ｂの接続部１４Ａと共通している。インピーダンス調整部１７、１８は、接続部１４Ｂに接触していてもよいし、図２Ｂに示したコンタクトプラグ１５、１６に接触していてもよい。第１半導体チップ１は、第２制御配線１９ａとインピーダンス調整部１７との組み合わせ、及び、第２制御配線１９ｂとインピーダンス調整部１８との組み合わせのいずれか一方のみを有していてもよい。この場合であっても、第１制御パッド１１及び第２制御パッド１２をスイッチング素子の制御電極に接続することができる。接続部１４Ｂ、インピーダンス調整部１７、１８、第２制御配線１９ａ、１９ｂ、及び第１制御配線２５は、第１半導体チップ１の多層配線構造における同じ配線層に形成されていてもよいし、異なる配線層に形成されていても構わない。

【0035】

インピーダンス調整部１７、１８は、第１半導体チップ１の配線層に形成された配線である。インピーダンス調整部１７、１８は、例えば、接続部１４Ａ、１４Ｂと同様に、不純物が高濃度にドープされた多結晶シリコン又はＣｕ又はＡｌ等の金属からなる配線である。配線の材料、不純物濃度、平面形状、幅、及び厚みの少なくとも一つをパラメータとして用いてインピーダンス調整部１７、１８の抵抗及びリアクタンスを調整する。或いは、抵抗部材など追加部材を挿入することで調整しても構わない。

【0036】

インピーダンス調整部１７、１８を用いて制御配線と第１制御パッド及び第２制御パッドの少なくとも一方との間のインピーダンスを調整することにより、半導体チップごとに制御配線に流れる電流を調整することができる。例えば、基体配線４から遠い第２半導体チップ２のインピーダンス調整部の容量及び抵抗を、基体配線４から近い第１半導体チップ１よりも小さくすることで、第２半導体チップ２により電流が流れやすくする。これにより、基体配線４に直接接続される第１半導体チップ１と、第１半導体チップ１を介して基体配線４に接続される第２半導体チップとの間の信号到達時間のズレを小さく抑えることができる。換言すれば、基体配線４からの距離に応じた半導体チップ間の信号到達時間のズレを小さく抑えることができる。また、同一チップ内のインピーダンス調整部１７とインピーダンス調整部１８のインピーダンスを調整することにより、同一チップ内の単位セル間において、信号到達時間のズレを小さく抑えることができる。例えば、基体配線４から制御信号が流れる経路の距離が多い程、インピーダンス調整部のインピーダンスを小さくするように調整すればよい。

【0037】

（第３実施形態）
図４を参照して、第３実施形態に係る半導体装置１０１の構成を説明する。第１半導体チップ１は、第１制御パッド３１及び第２制御パッド３２を有する。第１制御パッド３１及び第２制御パッド３２は、第１半導体チップ１の表面の法線方向から見て第１通電パッド１３を挟み、且つ第１半導体チップ１の表面の外周部分に配置されている。これにより、図１の半導体装置１０１と比べて、第１半導体チップ１の表面に形成された第１通電パッド１３の面積を大きくとることができる。よって、第１通電パッド１３の電流容量（許容電流）が向上する。第１半導体チップ１の表面の配線レイアウトの自由度が向上する。また、ボンディングワイヤ５ａ、５ｂの距離が短くなり、信号遅延を低減することができる。

【0038】

第２半導体チップ２は、第３制御パッド４１及び第４制御パッド４２を有する。第１制御パッド３１及び第２制御パッド３２と同様にして、第３制御パッド４１及び第４制御パッド４２は、第２半導体チップ２の表面の法線方向から見て第３通電パッド２３を挟み、且つ第２半導体チップ２の表面の外周部分に配置されている。よって、ボンディングワイヤ５ｂの距離が短くなり、信号遅延を低減することができる。また、第１半導体チップ１と同様な効果が得られる。

【0039】

第１制御パッド３１は、基体配線４に隣接する第１半導体チップ１の一の辺（図４の上辺）に隣接して配置されている。これにより、基体配線４と第１制御パッド３１とを接続するボンディングワイヤ５ａの長さが短くなる。

【0040】

第２制御パッド３２は、第１制御パッド３１に対応する第１半導体チップ１の他の辺（図４の下辺）に隣接して配置されている。第３制御パッド４１は、第１半導体チップ１の他の辺に隣接する第２半導体チップ２の一の辺（図４の上辺）に隣接して配置されている。これにより、第２制御パッド３２と第３制御パッド４１とを接続するボンディングワイヤ５ｂの長さが短くなる。

【0041】

図４に示す半導体装置１０１において、第１制御パッド３１、第２制御パッド３２、第３制御パッド４１、及び第４制御パッド４２の半導体チップの表面上の位置、第１通電パッド１３及び第３通電パッド２３の平面形状が、図１の半導体装置１００と異なる。これらの点を除き、半導体装置１０１は、半導体装置１００と共通している。

【0042】

（第４実施形態）
図５を参照して、第１半導体チップ１の第１通電パッド１３に接続された第１リードフレーム３３を説明する。第４実施形態に係る半導体装置は、第１半導体チップ１の第１通電パッド１３に接続された第１リードフレーム３３を更に備える。第１リードフレーム３３には、スイッチング素子の主電流が流れる。第１リードフレーム３３は、例えばＣｕ等の熱導電率（放熱性）が高い導電性材料からなる。第１半導体チップ１の表面は方形状を成している。図５はその一例として矩形状を示す。第１半導体チップ１の表面の外形は、４辺１ａ～１ｄを有している。第１制御パッド３１及び第２制御パッド３２は、第１半導体チップ１の表面の対向する２辺１ａ、１ｃに隣接してそれぞれ配置されている。その他の図５の第１半導体チップ１の構成は、図４に示した第３の実施形態に係る第１半導体チップ１の構成と同じであり、説明を省略する。

【0043】

第１リードフレーム３３は、第１半導体チップ１の２辺１ａ、１ｃとは異なる２辺１ｂ、１ｄであって、互いに対向する２辺１ｂ、１ｄの一方から、第１半導体チップ１の表面の外へ延長されている。図５の例で、第１リードフレーム３３は、第１半導体チップ１の表面の辺１ｂから第１半導体チップ１の外へ導出されている。しかし、第１リードフレーム３３は、第１半導体チップ１の辺１ｄから第１半導体チップ１の外へ導出されていてもよい。

【0044】

第１リードフレーム３３は、第１制御パッド３１及び第２制御パッド３２が隣接する第１半導体チップ１の辺１ａ、１ｃとは異なる辺１ｂから第１半導体チップ１外に延長されている。これにより、第１リードフレーム３３の幅を、第１半導体チップ１の１辺１ｂ全体の長さを基準にして設計することができる。よって、第１リードフレーム３３の幅が広がり、第１リードフレーム３３の電流容量を大きくすることができる。

【0045】

（変形例）
スイッチング素子が縦型構造を有する場合、半導体基板の表面に一方の主電極が形成され、半導体基板の裏面に他方の主電極が形成される。このため、図１～図５に示した例では、半導体チップの表面に、スイッチング素子の一方の主電極に接続された第１通電パッド１３のみが形成されていた。これに対し、スイッチング素子が横型構造を有する場合、半導体チップの表面に１対の主電極が形成される。このため、図６に示すように、１対の通電パット１３、１４がチップ表面に形成され、各通電パット１３、１４にリードフレームが接続される。変形例は、互いに対向する２辺１ｂ、１ｄの双方から、リードフレーム３３、３４を第１半導体チップ１Ａの表面の外へ延長することができる。

【0046】

第１半導体チップ１Ａは、その表面に形成された通電パット１３、１４を有する。通電パット１３、１４は、スイッチング素子の一の主電極に接続された第１通電パッド１３と、スイッチング素子の他の主電極に接続された第２通電パッド１４を有する。半導体装置１００は、第１通電パッド１３に接続された第１リードフレーム３３と、第２通電パッド１４に接続された第２リードフレーム３４とを備える。第１リードフレーム３３は、制御パッド３１、３２が配置された互いに対向する２辺１ａ、１ｃとは異なる２辺１ｂ、１ｄの一方（辺１ｄ）から第１半導体チップ１Ａの外へ延長されている。第２リードフレーム３４は、制御パッド３１、３２が配置された互いに対向する２辺１ａ、１ｃとは異なる２辺１ｂ、１ｄの他方（辺１ｂ）から第１半導体チップ１Ａの外へ延長されている。

【0047】

第２リードフレーム３４は、第１制御パッド３１及び第２制御パッド３２が配置された第１半導体チップ１Ａの辺１ａ、１ｂとは異なる辺１ｂ、１ｄから第１半導体チップ１Ａ外に延長される。これにより、第２リードフレーム３４の幅は、第１半導体チップ１の１辺１ｂ全体の長さを基準にして設計することができる。よって、第２リードフレーム３４の幅が広がり、第２リードフレーム３４の電流容量を大きくすることができる。

【0048】

（第５実施形態）
変形例（図６）では、第１半導体チップ１Ａに接続されるリードフレーム３３、３４の構成を説明した。リードフレーム３３、３４は、第２半導体チップ２Ａにも接続される。第５実施形態では、図７を参照して、第１半導体チップ１Ａ及び第２半導体チップ２Ａに接続されるリードフレーム３３、３４の具体的なレイアウトを説明する。

【0049】

図７に示すように、半導体装置１０２は、基体３と、基体配線４と、第１半導体チップ１Ａと、第２半導体チップ２Ａと、第１リードフレーム３３と、第２リードフレーム３４とを備える。第１半導体チップ１Ａは、図６に示した第１半導体チップ１Ａと同じように、その表面に形成された第１通電パッド１３及び第２通電パッド１４を有する。第２半導体チップ２Ａも、図６に示した第１半導体チップ１Ａと同じように、その表面に形成された第３通電パッド４３及び第４通電パッド４４を有する。第３通電パッド４３は、第２半導体チップ２Ａに形成されたスイッチング素子の１対の主電極の一方に接続され、第４通電パッド４４は、第２半導体チップ２Ａに形成されたスイッチング素子の１対の主電極の他方に接続されている。

【0050】

基体３上に配置された第１リードフレーム３３及び第２リードフレーム３４はそれぞれ２つに分岐している。第１リードフレーム３３の２つの分岐先３３ｂ、３３ｃは、第１通電パッド１３及び第３通電パッド４３にそれぞれ接続されている。第２リードフレーム３４の２つの分岐先３４ｂ、３４ｃは、第２通電パッド１４及び第４通電パッド４４にそれぞれ接続されている。第１半導体チップ１Ａの表面の法線方向から見て、基体３の外縁と第１リードフレーム３３が交差する位置３３ａから第１通電パッド１３までの第１リードフレーム３３の長さと位置３３ａから第３通電パッド４３までの第１リードフレーム３３の長さとが同じである。具体的には、位置３３ａから分岐先３３ｂまでの第１リードフレーム３３の長さと、位置３３ａから分岐先３３ｃまでの第１リードフレーム３３の長さとが等しい。

【0051】

第１半導体チップ１Ａの第１通電パッド１３に接続される第１リードフレーム３３の長さと、第２半導体チップ２Ａの第３通電パッド４３に接続される第１リードフレーム３３の長さとが等しい。これにより、第１リードフレーム３３の長さに起因する第１半導体チップ１Ａと第２半導体チップ２Ａのアンバランスを解消することができる。具体的には、第１リードフレーム３３のインダクタンスを揃えることができる。第１半導体チップ１Ａの第２通電パッド１４に接続される第２リードフレーム３４の長さと、第２半導体チップ２Ａの第４通電パッド４４に接続される第２リードフレーム３４の長さとを等しくしてもよい。具体的には、位置３４ａから分岐先３４ｂまでの第２リードフレーム３４の長さと、位置３４ａから分岐先３４ｃまでの第２リードフレーム３４の長さとが等しくしてもよい。図７では、第１リードフレーム３３及び第２リードフレーム３４を同じ方向（図７の上方向）へ取り出しているが、第１リードフレーム３３及び第２リードフレーム３４を異なる方向へ取り出してもよい。

【0052】

（第６実施形態）
第６実施形態では、図８を参照して、第１半導体チップ１Ｂの表面に形成されたパッド５１～５４のレイアウト例を説明する。第１半導体チップ１Ｂは、その表面に形成された、第１制御パッド５１、第２制御パッド５２、第１通電パッド５３、及び第２通電パッド５４を有する。

【0053】

第１制御パッド５１と第２制御パッド５２は、第１半導体チップ１Ｂの内部に形成された接続部（図示せず）により接続されている。第１制御パッド５１及び第２制御パッド５２の少なくとも一方は、第１半導体チップ１Ｂに形成されたスイッチング素子の制御電極に接続している。第１通電パッド５３は、スイッチング素子の１対の主電極の一方に接続され、第２通電パッド５４は、スイッチング素子の１対の主電極の他方に接続されている。

【0054】

第１制御パッド５１及び第２制御パッド５２は、第１半導体チップ１Ｂの表面の中心に対して対称な位置に配置されている。これにより、通電パッド５３、５４の面積を広くすることができる。また、通電パッド５３、５４に接続されるリードフレームのレイアウトの自由度が向上する。

【0055】

図８に示す例では、第１半導体チップ１Ｂの表面は長方形状を有している。第１制御パッド５１及び第２制御パッド５２は、第１半導体チップ１Ｂの表面の対向する角部に配置されている。第１制御パッド５１は、第１半導体チップ１Ｂの左上の角部に配置されている。第２制御パッド５２は、第１半導体チップ１Ｂの右下の角部に配置されている。通電パッド５３、５４は、第１半導体チップ１Ｂの表面の１対の長辺にそってそれぞれ配置されている。通電パッド５３、５４に接続されるリードフレームの幅を、図６及び図７に示す例に比べて、更に広げることができる。

【0056】

なお、第６実施形態において、第１制御パッド５１及び第２制御パッド５２を接続する接続部は、スイッチング素子の活性領域２４（図３参照）を除く領域に形成すればよい。図９に示す第１制御パッド６１及び第２制御パッド６２においても、同様である。

【0057】

（第７実施形態）
図８では、第１制御パッド５１及び制御パッド５２を、対向する角部に配置する例を示した。しかし、制御パッド５１、５２は、第１半導体チップ１Ｂの表面の中心に対して対称な位置にあればよく、例えば、図９に示すように、チップ表面の対向する２辺１ａ、１ｃの中央に配置されていてもよい。

【0058】

図９に示すように、第１半導体チップ１Ｃは、その表面に形成された、第１制御パッド６１、第２制御パッド６２、第１通電パッド６３、及び第２通電パッド６４を有する。第１制御パッド６１及び第２制御パッド６２は、長方形状を有する第１半導体チップ１Ｃの表面の２短辺１ａ、１ｃの中央を結ぶ線上にそれぞれ配置されていてもよい。第１制御パッド６１及び第２制御パッド６２の位置は、２短辺１ａ、１ｃの中央を結ぶ線上であればよく、第１半導体チップ１Ｂ表面の端部でなくてもよい。第２半導体チップも、第１半導体チップ１Ｃと同様なパッド６１～６４のレイアウトを有していてもよい（図示せず）。第１半導体チップ１Ｃと第２半導体チップとを互いの短辺同士が隣接するように基体上に同列に配置する。これにより、図８のレイアウト例と比べて、第２半導体チップの第３制御パッドと第１半導体チップ１Ｃの第２制御パッド６２との距離、つまり第３制御パッドと第２制御パッド６２とを接続するボンディングワイヤの長さを短くすることができる。また、図８と同様に、チップ表面の１対の長辺に沿って第１通電パッド６３及び第２通電パッド６４を配置できる。通電パッド６３、６４に接続されるリードフレームの幅を大きく設定することができる。第２半導体チップは、第１半導体チップ１Ｃと同じパッドのレイアウト構造を有する。これにより、チップ同士の配線レイアウトがシンプルになり、通電パッド６３、６４の取り出し方向の幅を確保できるので、主電流を低抵抗に外部に取り出すことができる。

【符号の説明】

【0059】

１、１Ａ、１Ｂ、１Ｃ 第１半導体チップ
２ 、２Ａ 第２半導体チップ
３ 基体
４ 基体配線
５ａ、５ｂ ボンディングワイヤ
１１ 第１制御パッド
１２ 第２制御パッド
１３、５３、６３ 第１通電パッド
１４、５４、６４ 第２通電パッド
１４Ａ、１４Ｂ 接続部
１７、１８ インピーダンス調整部
１９ａ 第２制御配線
１９ｂ 第２制御配線
２１、４１ 第３制御パッド
２３、４３ 第３通電パッド
２５ 第１制御配線
３１、５１、６１ 第１制御パッド
３２、５２、６２ 第２制御パッド
３３ 第１リードフレーム
３４ 第２リードフレーム
３４ａ 位置
４２ 第４制御パッド
４４ 第４通電パッド
１００～１０２ 半導体装置

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】