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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024179901
(43)【公開日】2024-12-26
(54)【発明の名称】メモリコントローラ、メモリシステム
(51)【国際特許分類】
H03M 13/45 20060101AFI20241219BHJP
G06F 11/10 20060101ALI20241219BHJP
【ＦＩ】
H03M13/45
G06F11/10 668
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2023099202
(22)【出願日】2023-06-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】中村 正己
【テーマコード（参考）】
5J065
【Ｆターム（参考）】
5J065AD03
5J065AE06
5J065AG05
5J065AH01
5J065AH13
5J065AH15
(57)【要約】
【課題】データに含まれる誤りの訂正機能を高めることが可能なメモリコントローラが提供される。
【解決手段】メモリコントローラは、インターフェイス部と、保持部と、取得部と、補正部と、誤り訂正部と、を備える。インターフェイス部は、半導体記憶装置からのデータの読み出し動作時に、データの信号であるデータ信号を半導体記憶装置から受信して、データ信号からデータを取得する。保持部は、データの尤度情報を保持する。取得部は、データ信号からのデータの取得に影響を及ぼすパラメータを取得する。補正部は、取得部により取得されたパラメータに基づいて尤度情報を補正する。誤り訂正部は、補正部により補正された補正後の尤度情報に基づいてデータの誤り訂正処理を行う。
【選択図】図１４
【解決手段】メモリコントローラは、インターフェイス部と、保持部と、取得部と、補正部と、誤り訂正部と、を備える。インターフェイス部は、半導体記憶装置からのデータの読み出し動作時に、データの信号であるデータ信号を半導体記憶装置から受信して、データ信号からデータを取得する。保持部は、データの尤度情報を保持する。取得部は、データ信号からのデータの取得に影響を及ぼすパラメータを取得する。補正部は、取得部により取得されたパラメータに基づいて尤度情報を補正する。誤り訂正部は、補正部により補正された補正後の尤度情報に基づいてデータの誤り訂正処理を行う。
【選択図】図１４
【特許請求の範囲】
【請求項1】
半導体記憶装置からのデータの読み出し動作時に、前記データの信号であるデータ信号を前記半導体記憶装置から受信して、前記データ信号からデータを取得するインターフェイス部と、
前記データの尤度情報を保持する保持部と、
前記データ信号からの前記データの取得に影響を及ぼすパラメータを取得する取得部と、
前記取得部により取得された前記パラメータに基づいて前記尤度情報を補正する補正部と、
前記補正部により補正された補正後の尤度情報に基づいて前記データの誤り訂正処理を行う誤り訂正部と、を備える
メモリコントローラ。
前記データの尤度情報を保持する保持部と、
前記データ信号からの前記データの取得に影響を及ぼすパラメータを取得する取得部と、
前記取得部により取得された前記パラメータに基づいて前記尤度情報を補正する補正部と、
前記補正部により補正された補正後の尤度情報に基づいて前記データの誤り訂正処理を行う誤り訂正部と、を備える
メモリコントローラ。
【請求項2】
前記取得部は、前記パラメータとして、前記インターフェイス部により前記データ信号から取得されたデータの連続性に関する情報を取得し、
前記補正部は、前記データが同一の値で連続している場合に前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
前記補正部は、前記データが同一の値で連続している場合に前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項3】
前記補正部は、前記データが同一の値で連続している場合に、同一の値で連続している数に基づいて、前記尤度情報の補正量を変化させる
請求項２に記載のメモリコントローラ。
請求項２に記載のメモリコントローラ。
【請求項4】
前記インターフェイス部は、前記データ信号と共にデータストローブ信号を受信して、前記データストローブ信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方のタイミングに基づいて前記データ信号から前記データを取得するものであり、
前記取得部は、前記パラメータとして、前記データストローブ信号のデューティ値の情報を取得し、
前記補正部は、前記データストローブ信号のデューティ値に基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
前記取得部は、前記パラメータとして、前記データストローブ信号のデューティ値の情報を取得し、
前記補正部は、前記データストローブ信号のデューティ値に基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項5】
前記取得部は、前記パラメータとして、前記データ信号のデューティ値の情報を取得し、
前記補正部は、前記データ信号のデューティ値に基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
前記補正部は、前記データ信号のデューティ値に基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項6】
前記インターフェイス部は、前記データ信号と判定電圧とを比較することにより前記データ信号からデータを取得するものであり、
前記取得部は、前記パラメータとして、前記判定電圧の電圧値の情報を取得し、
前記補正部は、前記取得部により取得された前記判定電圧の電圧値が前記判定電圧の基準値からずれることに基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
前記取得部は、前記パラメータとして、前記判定電圧の電圧値の情報を取得し、
前記補正部は、前記取得部により取得された前記判定電圧の電圧値が前記判定電圧の基準値からずれることに基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項7】
前記尤度情報は、対数尤度比である
請求項１に記載のメモリコントローラ。
請求項１に記載のメモリコントローラ。
【請求項8】
前記半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである
請求項１に記載のメモリコントローラ。
請求項１に記載のメモリコントローラ。
【請求項9】
半導体記憶装置からのデータの読み出し動作時に、前記データの信号であるデータ信号を前記半導体記憶装置から受信して、前記データ信号からデータを取得するインターフェイス部と、
前記データの尤度情報を保持する保持部と、
前記データ信号からの前記データの取得に影響を及ぼすパラメータを取得する取得部と、
前記取得部により取得された前記パラメータに基づいて前記尤度情報を補正する補正部と、
前記補正部により補正された補正後の尤度情報に基づいて前記データの誤り訂正処理を行う誤り訂正部と、を備える
メモリシステム。
前記データの尤度情報を保持する保持部と、
前記データ信号からの前記データの取得に影響を及ぼすパラメータを取得する取得部と、
前記取得部により取得された前記パラメータに基づいて前記尤度情報を補正する補正部と、
前記補正部により補正された補正後の尤度情報に基づいて前記データの誤り訂正処理を行う誤り訂正部と、を備える
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリコントローラ、及びメモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリから読み出されたデータの誤りを検出して、その誤りを訂正するメモリコントローラが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１１１８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、データに含まれる誤りの訂正機能を高めることが可能なメモリコントローラ、及びメモリシステムが提供される。
【課題を解決するための手段】
【0005】
実施形態のメモリコントローラは、インターフェイス部と、保持部と、取得部と、補正部と、誤り訂正部と、を備える。インターフェイス部は、半導体記憶装置からのデータの読み出し動作時に、データの信号であるデータ信号を半導体記憶装置から受信して、データ信号からデータを取得する。保持部は、データの尤度情報を保持する。取得部は、データ信号からのデータの取得に影響を及ぼすパラメータを取得する。補正部は、取得部により取得されたパラメータに基づいて尤度情報を補正する。誤り訂正部は、補正部により補正された補正後の尤度情報に基づいてデータの誤り訂正処理を行う。
【0006】
実施形態のメモリシステムは、インターフェイス部と、保持部と、取得部と、補正部と、誤り訂正部と、を備える。インターフェイス部は、半導体記憶装置からのデータの読み出し動作時に、データの信号であるデータ信号を半導体記憶装置から受信して、データ信号からデータを取得する。保持部は、データの尤度情報を保持する。取得部は、データ信号からのデータの取得に影響を及ぼすパラメータを取得する。補正部は、取得部により取得されたパラメータに基づいて尤度情報を補正する。誤り訂正部は、補正部により補正された補正後の尤度情報に基づいてデータの誤り訂正処理を行う。
【図面の簡単な説明】
【0007】
【図1】実施形態のメモリシステムの概略構成を示すブロック図。
【図2】実施形態のメモリシステムの概略構成を示すブロック図。
【図3】実施形態のメモリシステムのハードウェア的な構成を示す側面図。
【図4】（Ａ），（Ｂ）は、実施形態のパッケージのハードウェア的な構成をそれぞれ示す側面図及び平面図。
【図5】実施形態の半導体記憶装置の概略構成を示すブロック図。
【図6】実施形態の半導体記憶装置の構成を示す回路図。
【図7】実施形態の半導体記憶装置の断面構造を示す断面図。
【図8】実施形態のメモリセルトランジスタの閾値分布を模式的に示す図。
【図9】実施形態の半導体記憶装置の読み出し動作時の各配線の電位の推移を示すグラフ。
【図10】実施形態の半導体記憶装置のデータ書き込み時の動作例を示すタイミングチャート。
【図11】参考例のメモリシステムのデータ信号の推移の一例を示すグラフ。
【図12】実施形態のメモリシステムのデータ信号の推移の一例を示すグラフ。
【図13】（Ａ），（Ｂ）は、実施形態のデータストローブ信号及びデータ信号のそれぞれの推移の一例を示すグラフ。
【図14】実施形態のメモリシステムの構成を示す回路図。
【図15】実施形態のメモリセルトランジスタの閾値電圧の分布の一例を示すグラフ。
【図16】実施形態の尤度情報補正部により実行される尤度情報の補正処理の一例を示す図表。
【図17】他の実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【0008】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１ 実施形態
実施形態のメモリシステムについて説明する。はじめに、本実施形態のメモリシステムの概略構成について説明する。
１ 実施形態
実施形態のメモリシステムについて説明する。はじめに、本実施形態のメモリシステムの概略構成について説明する。
【0009】
１．１ メモリシステムの構成
図１に示されるように、本実施形態のメモリシステム３は、メモリコントローラ（コントローラチップ）１、及び半導体記憶装置（メモリチップ）２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステム３はホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステム３には半導体記憶装置２が複数設けられている。
図１に示されるように、本実施形態のメモリシステム３は、メモリコントローラ（コントローラチップ）１、及び半導体記憶装置（メモリチップ）２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステム３はホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステム３には半導体記憶装置２が複数設けられている。
【0010】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、ライトプロテクト信号／ＷＰ、データ信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、ライトプロテクト信号／ＷＰ、データ信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【0011】
チップイネーブル信号／ＣＥは、メモリコントローラ１から半導体記憶装置２へ送信される。チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２からメモリコントローラ１へ送信される。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、例えば、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。
【0012】
図２に示されるように、複数の半導体記憶装置２のそれぞれには、チップイネーブル信号／ＣＥが個別に送信される。図２においては、それぞれのチップイネーブル信号／ＣＥを互いに区別できるように、例えば「／ＣＥ０」のように末尾に番号が付してある。
同様に、複数の半導体記憶装置２のそれぞれからは、レディービジー信号／ＲＢが個別に送信される。図２においては、それぞれのレディービジー信号／ＲＢを互いに区別できるように、例えば「／ＲＢ０」のように末尾に番号が付してある。
同様に、複数の半導体記憶装置２のそれぞれからは、レディービジー信号／ＲＢが個別に送信される。図２においては、それぞれのレディービジー信号／ＲＢを互いに区別できるように、例えば「／ＲＢ０」のように末尾に番号が付してある。
【0013】
チップイネーブル信号／ＣＥやレディービジー信号／ＲＢ以外の信号（コマンドラッチイネーブル信号ＣＬＥ等）については、複数の半導体記憶装置２で共通となっている信号線を介して、メモリコントローラ１と半導体記憶装置２との間で送受信される。メモリコントローラ１は、個別のチップイネーブル信号／ＣＥを用いて、通信の対象となる半導体記憶装置２を特定する。
【0014】
コマンドラッチイネーブル信号ＣＬＥは、メモリコントローラ１から半導体記憶装置２へ送信される。コマンドラッチイネーブル信号ＣＬＥは、データ信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、メモリコントローラ１から半導体記憶装置２へ送信される。アドレスラッチイネーブル信号ＡＬＥは、データ信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、メモリコントローラ１から半導体記憶装置２へ送信される。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。半導体記憶装置２は、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に応じて、“Ｌ（Ｌｏｗ）”レベルデータ信号ＤＱ＜７：０＞を取り込む。
【0015】
例えば、半導体記憶装置２は、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルで信号ＡＬＥが“Ｌ（Ｌｏｗ）”レベルである状態で、信号／ＷＥの立ち上がりエッジに応じて、信号ＤＱ＜７：０＞をコマンドとして受け付け、レジスタ２４に保持させる。また、半導体記憶装置２は、信号ＣＬＥが“Ｌ”レベルで信号ＡＬＥが“Ｈ”レベルである状態で、信号／ＷＥの立ち上がりエッジに応じて、信号ＤＱ＜７：０＞をアドレスとして受け付け、レジスタ２４に保持させる。さらに、半導体記憶装置２は、シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）モードでのデータイン（Ｄａｔａ－ｉｎ）動作において、信号ＣＬＥが“Ｌ”レベルで信号ＡＬＥが“Ｌ”レベルである状態で、信号／ＷＥの立ち上がりエッジに応じて、信号ＤＱ＜７：０＞をデータとして受け付け、センスアンプ２８に保持させる。
【0016】
リードイネーブル信号／ＲＥは、メモリコントローラ１から半導体記憶装置２へ送信される。信号ＲＥは、信号／ＲＥの相補信号である。リードイネーブル信号／ＲＥ，ＲＥは、メモリコントローラ１が半導体記憶装置２からデータを読み出すための信号である。リードイネーブル信号／ＲＥ，ＲＥは、例えばデータ信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。データ信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳは、半導体記憶装置２とメモリコントローラ１との間でデータ信号ＤＱ＜７：０＞に伴って送受信されるタイミング制御信号である。信号／ＤＱＳは、信号ＤＱＳの相補信号である。データストローブ信号ＤＱＳ，／ＤＱＳは、データ信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0017】
例えば、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）モードでのデータイン動作において、メモリコントローラ１は、データ信号ＤＱ＜７：０＞を出力しつつ、データストローブ信号ＤＱＳ，／ＤＱＳを“Ｌ”レベルと“Ｈ”レベルとの間で切り替える（トグルさせる、ｔｏｇｇｌｅ）。データストローブ信号ＤＱＳの位相は、その立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）と立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）が、１サイクル分のデータ信号ＤＱ＜７：０＞の中央と一致するように調整される。違う言い方をすると、データイン動作においては、メモリコントローラ１から半導体記憶装置２へ、データストローブ信号ＤＱＳとデータ信号ＤＱ＜７：０＞とが、それらの位相を９０度ずらした状態で、送信される。半導体記憶装置２は、データストローブ信号ＤＱＳの立ち上がりエッジと立ち下がりエッジとに応じて、信号ＤＱ＜７：０＞をデータとして受け付け、センスアンプ２８に保持させる。
【0018】
シングルデータレートモードでのデータアウト動作において、半導体記憶装置２は、リードイネーブル信号／ＲＥの立ち上がりエッジに応じて、メモリコントローラ１へデータ信号ＤＱ＜７：０＞を出力する。
ダブルデータレートモードでのデータアウト動作において、メモリコントローラ１は、リードイネーブル信号／ＲＥ，ＲＥを“Ｌ”レベルと“Ｈ”レベルとの間で切り替える（トグルさせる、ｔｏｇｇｌｅ）。半導体記憶装置２は、リードイネーブル信号／ＲＥの立ち上がりエッジおよびに応じて、データストローブ信号ＤＱＳ，／ＤＱＳを“Ｌ”レベルと“Ｈ”レベルとの間で切り替えつつ（トグルさせつつ、ｔｏｇｇｌｅ）、メモリコントローラ１へデータ信号ＤＱ＜７：０＞を出力する。データストローブ信号ＤＱＳの位相は、その立ち上がりエッジと立ち下がりエッジが、１サイクル分のデータ信号ＤＱ＜７：０＞のエッジと一致するように調整される。
ダブルデータレートモードでのデータアウト動作において、メモリコントローラ１は、リードイネーブル信号／ＲＥ，ＲＥを“Ｌ”レベルと“Ｈ”レベルとの間で切り替える（トグルさせる、ｔｏｇｇｌｅ）。半導体記憶装置２は、リードイネーブル信号／ＲＥの立ち上がりエッジおよびに応じて、データストローブ信号ＤＱＳ，／ＤＱＳを“Ｌ”レベルと“Ｈ”レベルとの間で切り替えつつ（トグルさせつつ、ｔｏｇｇｌｅ）、メモリコントローラ１へデータ信号ＤＱ＜７：０＞を出力する。データストローブ信号ＤＱＳの位相は、その立ち上がりエッジと立ち下がりエッジが、１サイクル分のデータ信号ＤＱ＜７：０＞のエッジと一致するように調整される。
【0019】
ダブルデータレートモードでのデータアウト動作において、メモリコントローラ１のメモリインターフェイス１５は、各サイクルのデータ信号ＤＱ＜７：０＞を、データストローブ信号ＤＱＳ，／ＤＱＳの位相を９０度ずらした信号の立ち上がりのタイミング及び立ち下がりタイミングで、受け付ける。
ライトプロテクト信号／ＷＰは、メモリコントローラ１から半導体記憶装置２へ送信される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。
ライトプロテクト信号／ＷＰは、メモリコントローラ１から半導体記憶装置２へ送信される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。
【0020】
メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路１４、及びメモリインターフェイス１５を備えている。これらは内部バス１６により互いに接続されている。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
ホストインターフェイス１３は、ホストから受信したリクエスト及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
【0021】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２はＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受信した場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0022】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを、以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では一例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0023】
プロセッサ１２は、ユニットデータ毎に書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようにメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合に、論理アドレスに対応する物理アドレスを特定するとともに、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0024】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２へ記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストへ送信するまでに一時的に格納したりする。ＲＡＭ１１は、例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0025】
図１では、メモリコントローラ１が、ＥＣＣ回路１４及びメモリインターフェイス１５を備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。
【0026】
ホストから書き込みリクエストを受信した場合、図１のメモリシステム３は次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時的に記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されているデータを読み出してＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0027】
ホストから読み出しリクエストを受信した場合、図１のメモリシステム３は次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号して、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されているデータを、ホストインターフェイス１３を介してホストに送信する。
【0028】
１．２ メモリシステムのハードウェア的な構成
次に、メモリシステム３のハードウェア的な構成について説明する。
図３は、メモリシステム３の構成例を模式的に示す側面図である。メモリシステム３は、システム実装基板ＳＳＢと、システム実装基板ＳＳＢに配置された複数のパッケージＰＫＧと、メモリコントローラ（コントローラチップ）１とを備えている。システム実装基板ＳＳＢの上面には、メモリコントローラ１と一部のパッケージＰＫＧが配置される。システム実装基板ＳＳＢの下面には、他のパッケージＰＫＧが配置される。
次に、メモリシステム３のハードウェア的な構成について説明する。
図３は、メモリシステム３の構成例を模式的に示す側面図である。メモリシステム３は、システム実装基板ＳＳＢと、システム実装基板ＳＳＢに配置された複数のパッケージＰＫＧと、メモリコントローラ（コントローラチップ）１とを備えている。システム実装基板ＳＳＢの上面には、メモリコントローラ１と一部のパッケージＰＫＧが配置される。システム実装基板ＳＳＢの下面には、他のパッケージＰＫＧが配置される。
【0029】
図４（Ａ）は、パッケージＰＫＧの構成例を模式的に示す側面図であり、図４（Ｂ）は、パッケージＰＫＧの構成例を模式的に示す平面図である。
図４（Ａ）に示されるように、パッケージＰＫＧは、メモリチップ実装基板ＭＳＢと、メモリチップ実装基板ＭＳＢに積層された複数の半導体記憶装置（メモリチップ）２とを備えている。メモリチップ実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介して半導体記憶装置２の下面に接着されている。図４（Ａ）に示されるように、半導体記憶装置２の上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他の半導体記憶装置２の下面に接着されている。複数の半導体記憶装置２の間で対応するパッド電極Ｐは、ボンディングワイヤＢで共通に接続される。メモリチップ実装基板ＭＳＢの下面には電極端子Ｔが設けられている。メモリチップ実装基板ＭＳＢの上面のパッド電極Ｐは、下面の電極端子Ｔと、それぞれ接続されている。メモリチップ実装基板ＭＳＢは、例えば、グリッドアレイ基板であってもよい。メモリチップ実装基板ＭＳＢの上面において、複数の半導体記憶装置２とボンディングワイヤＢとは、例えば、図示しない封止樹脂で覆われている。
図４（Ａ）に示されるように、パッケージＰＫＧは、メモリチップ実装基板ＭＳＢと、メモリチップ実装基板ＭＳＢに積層された複数の半導体記憶装置（メモリチップ）２とを備えている。メモリチップ実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介して半導体記憶装置２の下面に接着されている。図４（Ａ）に示されるように、半導体記憶装置２の上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他の半導体記憶装置２の下面に接着されている。複数の半導体記憶装置２の間で対応するパッド電極Ｐは、ボンディングワイヤＢで共通に接続される。メモリチップ実装基板ＭＳＢの下面には電極端子Ｔが設けられている。メモリチップ実装基板ＭＳＢの上面のパッド電極Ｐは、下面の電極端子Ｔと、それぞれ接続されている。メモリチップ実装基板ＭＳＢは、例えば、グリッドアレイ基板であってもよい。メモリチップ実装基板ＭＳＢの上面において、複数の半導体記憶装置２とボンディングワイヤＢとは、例えば、図示しない封止樹脂で覆われている。
【0030】
また、図４（Ｂ）に示されるように、メモリチップ実装基板ＭＳＢ、及び複数の半導体記憶装置２は、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。各々の半導体記憶装置２の複数のパッド電極Ｐは、それぞれ、信号／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰ，ＤＱ＜７：０＞，ＤＱＳ，／ＤＱＳのそれぞれの入出力パッドに対応している。
【0031】
メモリチップ実装基板ＭＳＢ、及び、複数の半導体記憶装置２に設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。例えば、複数の半導体記憶装置２のうち、コマンドラッチイネーブル信号ＣＬＥに対応するパッド電極Ｐが互いに接続され、アドレスラッチイネーブル信号ＡＬＥに対応するパッド電極Ｐが互いに接続される。他の端子についても同様である。したがって、パッケージＰＫＧ内部の各半導体記憶装置２のパッド電極Ｐは、メモリチップ実装基板ＭＳＢの下面の電極端子Ｔを介して、パッケージＰＫＧの外部と接続される。
【0032】
図３に示されるように、メモリコントローラ１には複数のパッド電極Ｐが設けられている。メモリコントローラ１のパッド電極ＰはボンディングワイヤＢを介してシステム実装基板ＳＳＢと接続される。複数のパッケージＰＫＧの電極端子Ｔは、はんだボールＳＢを介してシステム実装基板ＳＳＢと接続される。メモリコントローラ１のパッド電極Ｐと複数のパッケージＰＫＧの電極端子Ｔとは、システム実装基板ＳＳＢの上面及び下面に形成される図示しない配線によって接続される。システム実装基板ＳＳＢの上面と下面とは貫通電極ＴＶによって接続される。
【0033】
システム実装基板ＳＳＢの上面に配置されたパッケージＰＫＧａの電極端子Ｔの一部と、システム実装基板ＳＳＢの下面に配置されたパッケージＰＫＧｂの電極端子Ｔの一部とは、貫通電極ＴＶによって接続されていてもよい。より具体的には、システム実装基板ＳＳＢの上面に配置されたパッケージＰＫＧにおけるデータ信号ＤＱ＜７：０＞に対応する電極端子Ｔと、システム実装基板ＳＳＢの下面に配置されたパッケージＰＫＧにおけるデータ信号ＤＱ＜７：０＞に対応する電極端子Ｔとが、それぞれ、貫通電極ＴＶを介して接続されていてもよい。
【0034】
１．３ 半導体記憶装置の概略構成
図５に示されるように、半導体記憶装置２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
図５に示されるように、半導体記憶装置２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２３、レジスタ２４、シーケンサ２５、電圧生成回路２６、ロウデコーダ２７、センスアンプ２８、入出力用パッド群３０、ロジック制御用パッド群３１、及び電源入力用端子群３２を備えている。
【0035】
メモリセルアレイ２１は、データを記憶する部分である。メモリセルアレイ２１は、複数のビット線及び複数のワード線に関連付けられた複数のメモリセルトランジスタを有して構成されている。
入出力回路２２は、データ信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
入出力回路２２は、データ信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳをメモリコントローラ１との間で送受信する。また、入出力回路２２は、データ信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２４に転送する。さらに、入出力回路２２は、書き込みデータ及び読み出しデータをセンスアンプ２８との間で送受信する。
【0036】
ロジック制御回路２３は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２３は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0037】
レジスタ２４は各種データを一時的に保持する。例えば、レジスタ２４は、書き込み動作、読み出し動作、及び消去動作等を指示するコマンドを保持する。このコマンドは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。また、レジスタ２４は、上記のコマンドに対応するアドレスも保持する。このアドレスは、メモリコントローラ１から入出力回路２２に入力された後、入出力回路２２からレジスタ２４に転送されて保持される。
【0038】
シーケンサ２５は、メモリコントローラ１から入出力回路２２及びロジック制御回路２３に入力された制御信号に基づいて、メモリセルアレイ２１を含む各部の動作を制御する。
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
電圧生成回路２６は、メモリセルアレイ２１におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。この電圧には、例えばメモリセルアレイ２１の複数のワード線及び複数のビット線にそれぞれ印加される電圧等が含まれる。電圧生成回路２６の動作はシーケンサ２５により制御される。
【0039】
ロウデコーダ２７は、メモリセルアレイ２１の複数のワード線に電圧をそれぞれ印加するためのスイッチ群により構成される回路である。ロウデコーダ２７は、レジスタ２４からブロックアドレス及びロウアドレスを受け取り、ブロックアドレスに基づいてブロックを選択するとともに、ロウアドレスに基づいてワード線を選択する。ロウデコーダ２７は、選択されたワード線に対して電圧生成回路２６からの電圧が印加されるようにスイッチ群の開閉状態を切り替える。ロウデコーダ２７の動作はシーケンサ２５により制御される。
【0040】
センスアンプ２８は、メモリセルアレイ２１のビット線に印加される電圧を調整したり、ビット線の電圧を読み出してデータに変換したりするための回路である。センスアンプ２８は、データの読み出し時には、メモリセルアレイ２１のメモリセルトランジスタからビット線に読み出されたデータを取得するとともに、取得した読み出しデータを入出力回路２２に転送する。センスアンプ２８は、データの書き込み時には、ビット線を介して書き込まれるデータをメモリセルトランジスタに転送する。センスアンプ２８の動作はシーケンサ２５により制御される。
【0041】
入出力用パッド群３０は、メモリコントローラ１と入出力回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、データ信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。
【0042】
ロジック制御用パッド群３１は、メモリコントローラ１とロジック制御回路２３との間で各信号の送受信を行うための複数の端子が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0043】
電源入力用端子群３２は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられる部分である。それぞれの端子に印加される電圧には、電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ、及び接地電圧Ｖｓｓが含まれている。電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば２．５Ｖ程度の電圧である。電源電圧Ｖｃｃは、例えば、半導体記憶装置２の内部電源電圧である電圧Ｖｄｄを生成するための電圧である。電源電圧Ｖｄｄは例えば１．５Ｖ程度の電圧である。電源電圧ＶｃｃＱは、電源電圧Ｖｃｃよりも低い電源電圧であり、例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる入出力用電源電圧である。電源電圧ＶｃｃＱは、少なくとも、入出力回路２２の図示しないドライバ回路及びレシーバ回路に供給される。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高い電源電圧であり、例えば１２Ｖの電圧である。
【0044】
１．４ メモリセルアレイの回路構成
次に、メモリセルアレイ２１の回路構成について説明する。
図６に示されるように、メモリセルアレイ２１は複数のブロックＢＬＫにより構成されている。図６では、複数のブロックＢＬＫのうちの一つのみが示されている。メモリセルアレイ２１が有する他のブロックＢＬＫの構成も、図６に示されるものと同様である。
次に、メモリセルアレイ２１の回路構成について説明する。
図６に示されるように、メモリセルアレイ２１は複数のブロックＢＬＫにより構成されている。図６では、複数のブロックＢＬＫのうちの一つのみが示されている。メモリセルアレイ２１が有する他のブロックＢＬＫの構成も、図６に示されるものと同様である。
【0045】
図６に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また、各々のストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１，ＳＴ２とを含む。
【0046】
メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間に直列接続されるように配置されている。一端側のメモリセルトランジスタＭＴ７が選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が選択トランジスタＳＴ２のドレインに接続されている。
【0047】
ストリングユニットＳＵ０～ＳＵ３のそれぞれの選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。
【0048】
メモリセルアレイ２１には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数に対応する整数である。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。ＮＡＮＤストリングＮＳのそれぞれの選択トランジスタＳＴ２のソースはソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対して共通である。
【0049】
同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。
【0050】
すなわち、本実施形態に係る半導体記憶装置２は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に換えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式等を採用してもよい。１つのメモリセルトランジスタＭＴに記憶されるデータのビット数は特に限定されない。
【0051】
なお、以下の説明では、１つのワード線ＷＬに接続され、且つ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合のことを「ページ」と称する。図６では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。
【0052】
本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。これらのうち、下位ビットデータの集合からなるページのことを以下では「下位ページ」とも称し、下位ページのデータのことを以下では「下位ページデータ」とも称する。同様に、中位ビットデータの集合からなるページのことを以下では「中位ページ」とも称し、中位ページのデータのことを以下では「中位ページデータ」とも称する。上位ビットデータの集合からなるページのことを以下では「上位ページ」とも称し、上位ページのデータのことを以下では「上位ページデータ」とも称する。
【0053】
１．５ 半導体記憶装置の断面構造
図７に示されるように、半導体記憶装置２は、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ２１が順に配置された構造を有している。本実施形態の半導体記憶装置２は、メモリセルアレイ２１の下方に周辺回路ＰＥＲが配置される、いわゆるＣＵＡ（ＣＭＯＳ ｕｎｄｅｒ ａｒｒａｙ）構造を有している。
図７に示されるように、半導体記憶装置２は、半導体基板４０上に周辺回路ＰＥＲ及びメモリセルアレイ２１が順に配置された構造を有している。本実施形態の半導体記憶装置２は、メモリセルアレイ２１の下方に周辺回路ＰＥＲが配置される、いわゆるＣＵＡ（ＣＭＯＳ ｕｎｄｅｒ ａｒｒａｙ）構造を有している。
【0054】
メモリセルアレイ２１では、導電体層５２０の上に複数のＮＡＮＤストリングＮＳが形成されている。導電体層５２０は、埋め込みソース線（ＢＳＬ）とも称されるものであり、図６のソース線ＳＬに該当するものである。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。
導電体層５２０の上方には、セレクトゲート線ＳＧＳとして機能する配線層５３３、ワード線ＷＬとして機能する複数の配線層５３２、及びセレクトゲート線ＳＧＤとして機能する配線層５３１が積層されている。積層された配線層５３３，５３２，５３１のそれぞれの間には、不図示の絶縁層が配置されている。
【0055】
メモリセルアレイ２１には複数のメモリホール５３４が形成されている。メモリホール５３４は、配線層５３３，５３２，５３１、及びそれらの間にある不図示の絶縁層を上下方向に貫通しており、且つ導電体層５２０に達する穴である。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。
メモリホール５３４のうち、積層された配線層５３３，５３２，５３１のそれぞれと交差している各部分はトランジスタとして機能する。これら複数のトランジスタのうち、配線層５３１と交差している部分にあるものは選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層５３２と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層５３３と交差している部分にあるものは選択トランジスタＳＴ２として機能する。
【0056】
メモリホール５３４の上方にはビット線ＢＬとして機能する配線層６１６が形成されている。メモリホール５３４の上端はコンタクトプラグ５３９を介して配線層６１６に接続されている。
図７に示される構造と同様の構造が、図７の紙面の奥行き方向に沿って複数配列されている。図７の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
図７に示される構造と同様の構造が、図７の紙面の奥行き方向に沿って複数配列されている。図７の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。
【0057】
半導体基板４０と導電体層５２０（ソース線ＳＬ）とは離間して配置されており、両者の間に周辺回路ＰＥＲの一部が配置されている。周辺回路ＰＥＲは、メモリセルアレイ２１におけるデータの書き込み動作や読み出し動作、及び消去動作等を実現するために設けられる回路である。図５に示されるセンスアンプ２８、ロウデコーダ２７、及び電圧生成回路２６等は周辺回路ＰＥＲの一部となっている。
【0058】
周辺回路ＰＥＲは、半導体基板４０の上面に形成されたトランジスタＴＲと、複数の導電体６１１～６１５とを含む。導電体６１１～６１５は、例えば金属のような導体により形成された配線層である。導電体６１１～６１５は、複数の高さ位置に分布するように形成されており、コンタクト６２０～６２３を介して互いに電気的に接続されている。導電体６１５はコンタクト６２４を介して配線層６１６（ビット線ＢＬ）に電気的に接続されている。
【0059】
１．６ メモリセルトランジスタの閾値分布
図８は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図８の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
図８は、メモリセルトランジスタＭＴの閾値分布等を模式的に示す図である。図８の中段にある図は、メモリセルトランジスタＭＴの閾値電圧（横軸）と、メモリセルトランジスタＭＴの個数（縦軸）との対応関係を表している。
【0060】
本実施形態のようにＴＬＣ方式を採用した場合においては、複数のメモリセルトランジスタＭＴは、図８の中段に示されるように、８つの閾値分布を形成する。この８個の閾値分布（書き込みレベル）のことを、閾値電圧の低い方から順に“ＥＲ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。図８の上段にある表は、閾値電圧の各レベルのそれぞれに対応して、割り当てられている３ビットデータの例を表している。
【0061】
このように、本実施形態におけるメモリセルトランジスタＭＴの閾値電圧は、予め設定された８つの候補レベルのうちの１つをとり得るものとなっており、それぞれの候補レベルに対応して、上記のようにデータが割り当てられている。
隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対して印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。例えば図８の下段の図において模式的に示されるように、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベル及び“Ａ”レベルのいずれに含まれるかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。その他の読み出し電圧ＶｒＢ，ＶｒＣ，ＶｒＤ，ＶｒＥ，ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。
隣り合う閾値分布の間には、それぞれ読み出し動作で使用される読み出し電圧が設定される。「読み出し電圧」とは、読み出し動作時において、読み出し対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ、すなわち選択ワード線に対して印加される電圧である。読み出し動作では、読み出し対象となるメモリセルトランジスタＭＴの閾値電圧が、印加された読み出し電圧よりも高いか否かの判定結果に基づいてデータが決定される。例えば図８の下段の図において模式的に示されるように、メモリセルトランジスタＭＴの閾値電圧が“ＥＲ”レベル及び“Ａ”レベルのいずれに含まれるかを判定する読み出し電圧ＶｒＡは、“ＥＲ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。その他の読み出し電圧ＶｒＢ，ＶｒＣ，ＶｒＤ，ＶｒＥ，ＶｒＦ、及びＶｒＧも、上記の読み出し電圧ＶｒＡと同様に設定される。
【0062】
最も高い閾値分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧には、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが設定される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0063】
以上に説明したようなデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（下位ページデータ）は、読み出し電圧ＶｒＡ及びＶｒＥを用いた読み出し結果によって確定させることができる。中位ビットの１ページデータ（中位ページデータ）は、読み出し電圧ＶｒＢ、ＶｒＤ、及びＶｒＦを用いた読み出し結果によって確定させることができる。上位ビットの１ページデータ（上位ページデータ）は、読み出し電圧ＶｒＣ及びＶｒＧを用いた読み出し結果によって確定させることができる。
【0064】
１．７ 半導体記憶装置の読み出し動作
次に、半導体記憶装置２の読み出し動作の例について説明する。
図９は、読み出し動作時における各配線の電位の推移を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。
次に、半導体記憶装置２の読み出し動作の例について説明する。
図９は、読み出し動作時における各配線の電位の推移を示している。読み出し動作では、読み出し動作の対象となるメモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳが選択される。あるいは、読み出し動作の対象となるページを含むストリングユニットＳＵが選択される。
【0065】
まず、ロウデコーダ２７は、読み出し動作の対象としていずれかのブロックＢＬＫを選択し、更にいずれかのストリングユニットＳＵを選択する。具体的には、選択されたストリングユニットＳＵにおけるセレクトゲート線ＳＧＤ（選択セレクトゲート線ＳＧＤｓｅｌ）、選択ブロックＢＬＫにおける非選択ストリングユニットＳＵのセレクトゲート線ＳＧＤ（非選択セレクトゲート線ＳＧＤｕｓｅｌ）、及びセレクトゲート線ＳＧＳには、電圧生成回路２６からロウデコーダ２７を介して例えば５Ｖが印加される。これにより、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ１及び選択トランジスタＳＴ２はオン状態となる。また、読み出しの対象となるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）、及びその他の選択ワード線（非選択ワード線ＷＬｕｓｅｌ）には、電圧生成回路２６からロウデコーダ２７を介して例えば読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤは、メモリセルトランジスタＭＴの閾値電圧に関わらず、メモリセルトランジスタＭＴをオンさせることができ、且つ閾定電圧は変化させない程度の電圧である。これにより、選択ストリングユニットＳＵであるか、非選択ストリングユニットＳＵであるかに関わらず、選択ブロックＢＬＫに含まれる全てのＮＡＮＤストリングＮＳにおいて電流が導通する。
【0066】
次に、読み出し動作の対象となるメモリセルトランジスタＭＴに繋がるワード線ＷＬ（選択ワード線ＷＬｓｅｌ）に対して、電圧生成回路２６からロウデコーダ２７を介して例えばＶｒＡのような読み出し電圧Ｖｒが印加される。それ以外のワード線（非選択ワード線ＷＬｕｓｅｌ）に対しては、読み出しパス電圧ＶＰＡＳＳ＿ＲＥＡＤが印加される。
【0067】
また、選択セレクトゲート線ＳＧＤｓｅｌ及びセレクトゲート線ＳＧＳに印加する電圧は維持しつつ、非選択セレクトゲート線ＳＧＤｕｓｅｌには、電圧生成回路２６からロウデコーダ２７を介して例えば電圧Ｖｓｓが印加される。これにより、選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオン状態を維持するが、非選択ストリングユニットＳＵに含まれる選択トランジスタＳＴ１はオフ状態となる。なお、選択ストリングユニットＳＵであるか、非選択ストリングユニットＳＵであるかに関わらず、選択ブロックＢＬＫに含まれる選択トランジスタＳＴ２はオン状態となる。
【0068】
これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、少なくとも選択トランジスタＳＴ１がオフ状態となるため、電流パスを形成しない。一方、選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、選択ワード線ＷＬｓｅｌに印加される読み出し電圧ＶｒとメモリセルトランジスタＭＴの閾値電圧との関係に応じて、電流パスを形成する、または形成しない。
【0069】
センスアンプ２８は、選択されたＮＡＮＤストリングＮＳに繋がるビット線ＢＬに対して電圧を印加する。この状態で、センスアンプ２８は、当該ビット線ＢＬを流れる電流の値に基づいてデータの読み出しを行う。具体的には、読み出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が、当該メモリセルトランジスタＭＴに印加された読み出し電圧Ｖｒよりも高いか否かを判定する。なお、データの読み出しは、ビット線ＢＬを流れる電流の値に基づくのではなく、ビット線ＢＬにおける電位の時間変化に基づいて行われてもよい。後者の場合、ビット線ＢＬは、予め所定の電位となるようにプリチャージされる。
【0070】
１．８ メモリコントローラ１と半導体記憶装置２との間の信号の送受信
次に、半導体記憶装置２からデータを読み出す際にメモリコントローラ１と半導体記憶装置２との間で送受信される信号の例について説明する。
次に、半導体記憶装置２からデータを読み出す際にメモリコントローラ１と半導体記憶装置２との間で送受信される信号の例について説明する。
【0071】
図１０に示されるように、読み出し動作時においては、メモリコントローラ１から半導体記憶装置２に向けて、データ信号ＤＱ＜７：０＞として、「０５ｈ」、複数の「ＡＤＤ」、及び「Ｅ０ｈ」からなる信号が順に入力される。「０５ｈ」は、メモリセルアレイ２１からのデータの読み出し動作を実行させるためのコマンドである。「ＡＤＤ」は、データの読み出し元となるアドレスを指定する信号である。「Ｅ０ｈ」は、読み出し動作を開始させるためのコマンドである。
【0072】
図１０では、「Ｅ０ｈ」が半導体記憶装置２に入力されたタイミングが時刻ｔ０として示されている。時刻ｔ０から所定期間が経過した時刻ｔ１において、メモリコントローラ１は、リードイネーブル信号／ＲＥのトグルを開始させる。先に述べたように、リードイネーブル信号／ＲＥは、メモリコントローラ１が、半導体記憶装置２からデータを読み出すための信号であり、半導体記憶装置２の入出力用パッド群３０に入力される。時刻ｔ１以降は、リードイネーブル信号／ＲＥが、“Ｈ”レベルと“Ｌ”レベルとの間において交互に切り換えられる（トグルされる）。このように切り換えられるリードイネーブル信号／ＲＥのそれぞれが、データを読み出すための「読み出し信号」として用いられる。
【0073】
半導体記憶装置２は、リードイネーブル信号／ＲＥが切り換わる毎に（すなわち、それぞれの読み出し信号が入力される毎に）、データ信号ＤＱ＜７：０＞としてデータを出力すると共に、データストローブ信号ＤＱＳを“Ｈ”レベルと“Ｌ”レベルとの間で切り換える。図１０においては、データ信号ＤＱ＜７：０＞として出力されるデータのそれぞれが「Ｄ」として示されている。また、最初のデータが出力され、データストローブ信号ＤＱＳが切り換わるタイミングが、時刻ｔ２として示されている。メモリコントローラ１から入力されるリードイネーブル信号／ＲＥの切り換えと、半導体記憶装置２から出力されるデータストローブ信号ＤＱＳの切り換えとの対応関係が、図１０では点線の矢印で示されている。
【0074】
なお、半導体記憶装置２からの読み出しデータの出力は、１つのデータを、偶数ビットからなるイーブンデータと、奇数ビットからなるオッドデータとに分けた上で、それぞれを交互に出力することで行われる。図１０において「Ｄ」と示されるそれぞれのデータは、イーブンデータ及びオッドデータのいずれかとして出力されるものである。
【0075】
メモリコントローラ１のメモリインターフェイス１５は、半導体記憶装置２から送信されるデータ信号ＤＱ＜７：０＞を受信すると、データ信号ＤＱ＜７：０＞からデータを取得する。具体的には、メモリインターフェイス１５は、データ信号ＤＱ＜７：０＞のうちの一つであるデータ信号ＤＱ＜０＞として、例えば図１１に示されるように推移する信号を半導体記憶装置２から受信した場合、データストローブ信号ＤＱＳに基づいて設定される検出タイミングｔ２０，ｔ２１，ｔ２２，・・・においてデータ信号ＤＱ＜０＞と判定電圧Ｖｔｈとを比較する。検出タイミングｔ２０，ｔ２１，ｔ２２，・・・は、例えばデータストローブ信号ＤＱＳの位相を９０度ずらした信号の立ち上がりのタイミング及び立ち下がりタイミングとして設定される。メモリインターフェイス１５は、データ信号ＤＱ＜０＞が判定電圧Ｖｔｈ以下である場合には“０”のデータであると判定し、データ信号ＤＱ＜０＞が判定電圧Ｖｔｈよりも大きい場合には“１”のデータであると判定する。理想的な状態においては、“０”のデータ“Ｌ”レベルの電圧に対応し、“１”のデータは“Ｈ”レベルの電圧に対応する。なお、論理データと電圧レベルとの対応はこれに限られず、異なる定義が用いられてもよい。
【0076】
なお、データ信号ＤＱ＜０＞の“Ｈ”レベルが１．２Ｖであり、且つ“Ｌ”レベルが０Ｖである場合、判定電圧Ｖｔｈは例えば０．６Ｖに設定される。本実施形態では、０．６Ｖが判定電圧Ｖｔｈの基準電圧に相当する。
一方、本実施形態のメモリシステム３において、メモリコントローラ（コントローラチップ）１と半導体記憶装置（メモリチップ）２とは、図３及び図４に示されるように、ボンディングワイヤＢを介して接続されている。この場合、メモリコントローラ１と半導体記憶装置１との間の信号経路には寄生容量や寄生抵抗が存在する。そのため、図１１に示されるように、データ信号ＤＱ＜０＞の立ち上がりエッジ及び立ち下がりエッジは理想的な垂直状態にならず、若干の傾きを有する。違う言い方をすると、データ信号ＤＱ＜０＞が“Ｌ”レベルと“Ｈ”レベルとの間で遷移するには若干の時間を要する。
一方、本実施形態のメモリシステム３において、メモリコントローラ（コントローラチップ）１と半導体記憶装置（メモリチップ）２とは、図３及び図４に示されるように、ボンディングワイヤＢを介して接続されている。この場合、メモリコントローラ１と半導体記憶装置１との間の信号経路には寄生容量や寄生抵抗が存在する。そのため、図１１に示されるように、データ信号ＤＱ＜０＞の立ち上がりエッジ及び立ち下がりエッジは理想的な垂直状態にならず、若干の傾きを有する。違う言い方をすると、データ信号ＤＱ＜０＞が“Ｌ”レベルと“Ｈ”レベルとの間で遷移するには若干の時間を要する。
【0077】
ところで、このようなメモリシステム３では、その動作の高速化のためにデータレートが高く（信号の周期が短く）設定される傾向にある。データレートが高く設定されると、データ信号ＤＱ＜０＞の波形が劣化することにより、データの読み出しに誤りが発生する可能性がある。
図１２は、データレートを高くした（信号の周期を短くした）場合のデータ信号ＤＱ＜０＞の波形の一例を示したものである。なお、図１２において、時刻ｔ３０～ｔ４１は、図中に示されるデータ信号ＤＱ＜０＞の各データを示す信号が切り替わるタイミング、すなわち図１０に示される“Ｄ”と“Ｄ”との境界のタイミングを示している。また、図１２には、各データが“０”及び“１”のいずれであるかを示している。
図１２は、データレートを高くした（信号の周期を短くした）場合のデータ信号ＤＱ＜０＞の波形の一例を示したものである。なお、図１２において、時刻ｔ３０～ｔ４１は、図中に示されるデータ信号ＤＱ＜０＞の各データを示す信号が切り替わるタイミング、すなわち図１０に示される“Ｄ”と“Ｄ”との境界のタイミングを示している。また、図１２には、各データが“０”及び“１”のいずれであるかを示している。
【0078】
図１２に示されるように、時刻ｔ３０～時刻ｔ３３までの期間、データ信号ＤＱ＜０＞に含まれるデータとして“０”が連続したような場合、データ信号ＤＱ＜０＞は０Ｖで推移する。その後、データ信号ＤＱ＜０＞に含まれるデータが“１”、“０”の順で変化したような場合、データ信号ＤＱ＜０＞は、時刻ｔ３４で所定電圧Ｖ１まで上昇した後に、時刻ｔ３５で０Ｖまで低下する。電圧Ｖ１は、実際の“Ｈ”レベルの電圧である１．２Ｖよりも低い電圧である。これは、データレートが高くなると（信号の周期が短くなると）、データ信号ＤＱ＜０＞が“Ｈ”レベルの電圧まで上がりきる前に、データ信号ＤＱ＜０＞が“Ｌ”レベルの電圧に向かって変化するためである。
【0079】
続いて、時刻ｔ３５から時刻ｔ３９までの期間、データ信号ＤＱ＜０＞に含まれるデータとして“１”が連続したような場合、データ信号ＤＱ＜０＞は１．２Ｖまで上昇した後、その電圧値を維持したまま推移する。その後、データ信号ＤＱ＜０＞に含まれるデータが“０”、“１”の順で変化したような場合、データ信号ＤＱ＜０＞は、時刻ｔ４０で所定電圧Ｖ２まで低下した後に、時刻ｔ４１で１．２Ｖまで上昇する。電圧Ｖ２は、実際の“Ｌ”レベルの電圧である０Ｖよりも高い電圧である。
【0080】
このようなデータ信号ＤＱ＜０＞の信号波形のアナログ特性的な歪みが、データの読み出しに誤りを生じさせる要因となる。例えば、時刻ｔ３２から時刻ｔ３４までの期間、及び時刻ｔ３９から時刻ｔ４１までの期間は共に、データ信号ＤＱ＜０＞に含まれるデータが“０”から“１”に切り替わったときのデータ信号ＤＱ＜０＞の波形を示している。それぞれの期間の波形を比較した場合、時刻ｔ３３から時刻ｔ３４までの期間においてデータ信号ＤＱ＜０＞が判定電圧Ｖｔｈに達するタイミングは、時刻ｔ４０から時刻ｔ４１の期間においてデータ信号ＤＱ＜０＞が判定電圧Ｖｔｈに達するタイミングよりも若干遅れることになる。これは、時刻ｔ３３から時刻ｔ３４までの期間はデータ信号ＤＱ＜０＞の波形が０Ｖから上昇を開始しているのに対して、時刻ｔ４０から時刻ｔ４１までの期間はデータ信号ＤＱ＜０＞の波形がＶ１から上昇を開始しているためである。このような判定電圧Ｖｔｈに達するタイミングの相違に起因して、メモリコントローラ１がデータ信号ＤＱ＜０＞からデータを誤って取得する可能性がある。例えば図１２に示される例では、時刻ｔ３３から時刻ｔ３４までの期間ではデータ信号ＤＱ＜０＞が判定電圧Ｖｔｈを超えるタイミングが若干遅れることにより、メモリコントローラ１が、本来のデータは“１”であるにも関わらず、“０”のデータを取得する可能性が高くなり、尤度が低下する。同様に、時刻ｔ３９から時刻ｔ４０までの期間ではデータ信号ＤＱ＜０＞が判定電圧Ｖｔｈに達するタイミングが若干遅れるため、メモリコントローラ１が、本来のデータは“０”であるにも関わらず、“１”のデータを取得する可能性が高くなり、尤度が低下する。
【0081】
また、上記のようなデータ信号ＤＱ＜０＞の信号波形の歪み以外にも、データの読み出しに誤りを生じさせる要因が存在する。複数の要因には、例えばデータストローブ信号ＤＱＳの歪みや、判定電圧Ｖｔｈのずれがある。
図１３（Ａ）に破線で示されるように、データストローブ信号ＤＱＳのデューティ値は、通常、５０％に設定されているが、何らかの要因によりデューティ値が５０％からずれる可能性がある。例えば図１３（Ａ）に示されるようにデューティ値が５０％よりも小さくなったような場合、データストローブ信号ＤＱＳの立ち下がりのタイミングが時刻ｔ５１から時刻ｔ５０に早まることになる。上述の通り、データ信号ＤＱ＜０＞からのデータの検出タイミングは、例えばデータストローブ信号ＤＱＳの立ち下がりのタイミングに基づいて設定されるため、データストローブ信号ＤＱＳの立ち下がりのタイミングが早まった場合、データの検出タイミングも早まることになる。この場合、例えばデータが“１”から“０”に変化するような状況では、データ信号ＤＱ＜０＞が判定電圧Ｖｔｈよりも低くなる前にデータの検出が行われることにより、メモリコントローラ１が、本来のデータは“０”であるにも関わらず、“１”のデータを取得する可能性があり、尤度が低下する。
図１３（Ａ）に破線で示されるように、データストローブ信号ＤＱＳのデューティ値は、通常、５０％に設定されているが、何らかの要因によりデューティ値が５０％からずれる可能性がある。例えば図１３（Ａ）に示されるようにデューティ値が５０％よりも小さくなったような場合、データストローブ信号ＤＱＳの立ち下がりのタイミングが時刻ｔ５１から時刻ｔ５０に早まることになる。上述の通り、データ信号ＤＱ＜０＞からのデータの検出タイミングは、例えばデータストローブ信号ＤＱＳの立ち下がりのタイミングに基づいて設定されるため、データストローブ信号ＤＱＳの立ち下がりのタイミングが早まった場合、データの検出タイミングも早まることになる。この場合、例えばデータが“１”から“０”に変化するような状況では、データ信号ＤＱ＜０＞が判定電圧Ｖｔｈよりも低くなる前にデータの検出が行われることにより、メモリコントローラ１が、本来のデータは“０”であるにも関わらず、“１”のデータを取得する可能性があり、尤度が低下する。
【0082】
一方、図１３（Ｂ）に示されるように、判定電圧Ｖｔｈは、通常、０．６Ｖに設定されているが、電源電圧の変化や温度の変化等により判定電圧Ｖｔｈがずれる可能性がある。例えば図１３（Ｂ）に示されるように判定電圧Ｖｔｈが０．６Ｖよりも高い電圧Ｖｔｈ１０に変化したような場合、データ信号ＤＱ＜０＞の電圧が判定電圧Ｖｔｈ以下であると判定される可能性が高くなる。すなわち、データ信号ＤＱ＜０＞が“Ｌ”レベルの信号であると判定される可能性が高くなる。結果的に、メモリコントローラ１が、本来のデータは“１”であるにも関わらず、“０”のデータを取得する可能性が高くなり、尤度が低下する。
【0083】
以上のように、データ信号ＤＱ＜７：０＞からデータを検出する際には、データ信号ＤＱ＜７：０＞の波形の歪み、データストローブ信号ＤＱＳのデューティ値のずれ、及び判定電圧Ｖｔｈがずれ等の影響を受けて誤りが生じる可能性があり、尤度が低下する。これを考慮して、本実施形態のメモリシステム３では、このようなデータの誤りを、ＥＣＣ回路１４による誤り訂正処理で訂正することにより、データの欠損を補完することが可能である。
【0084】
以下、本実施形態のメモリシステム３によるデータの誤りを訂正する構成について具体的に説明する。
１．９ メモリシステムの回路構成
図１４は、メモリシステム３の回路構成を示したものである。なお、図１４には、半導体記憶装置２からのデータの読み出しに関連する構成のみが図示されており、例えば半導体記憶装置２へのデータの書き込みに関連する構成の図示は省略されている。
１．９ メモリシステムの回路構成
図１４は、メモリシステム３の回路構成を示したものである。なお、図１４には、半導体記憶装置２からのデータの読み出しに関連する構成のみが図示されており、例えば半導体記憶装置２へのデータの書き込みに関連する構成の図示は省略されている。
【0085】
図１４に示されるように、メモリコントローラ１のメモリインターフェイス１５は、インターフェイス回路７０と、ＰＨＹ回路８０とを備えている。本実施形態では、メモリインターフェイス１５がインターフェイス部に相当する。
インターフェイス回路７０は、ドライバ回路７１と、レシーバ回路７２，７３０～７３７とを備えている。
インターフェイス回路７０は、ドライバ回路７１と、レシーバ回路７２，７３０～７３７とを備えている。
【0086】
ドライバ回路７１は、ＰＨＹ回路８０のＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路（位相同期回路）８１により生成されるクロック信号をリードイネーブル信号／ＲＥに変換するとともに、変換されたリードイネーブル信号／ＲＥを半導体記憶装置２に送信する。
【0087】
レシーバ回路７２は、半導体記憶装置２から送信されるデータストローブ信号ＤＱＳを受信するとともに、受信したデータストローブ信号ＤＱＳをＰＨＹ回路８０に出力する。
レシーバ回路７３０～７３７は、半導体記憶装置２から送信されるデータ信号ＤＱ＜７：０＞を受信する。なお、図１４ではレシーバ回路７３１～７３６の図示が省略されている。レシーバ回路７３０～７３７は、データ信号ＤＱ＜７：０＞に含まれるデータのビット数に応じた数だけ設けられている。本実施形態では、データ信号ＤＱ＜７：０＞が８ビットのパラレルデータを含んでいるため、インターフェイス回路７０には８個のレシーバ回路７３０～７３７が設けられている。各レシーバ回路７３０～７３７は、半導体記憶装置２から送信されるデータ信号ＤＱ＜７：０＞と、ＰＨＹ回路８０の電圧生成回路８２により生成される判定電圧Ｖｔｈとをそれぞれ比較して、データ信号ＤＱ＜７：０＞から“０”又は“１”のデータを取得する。例えば、レシーバ回路７３０は、データ信号ＤＱ＜７：０＞のうちの一つであるデータ信号ＤＱ＜０＞と判定電圧Ｖｔｈとを比較することにより、データ信号ＤＱ＜０＞からデータを取得する。各レシーバ回路７３０～７３７は、取得したデータをＰＨＹ回路８０に出力する。
レシーバ回路７３０～７３７は、半導体記憶装置２から送信されるデータ信号ＤＱ＜７：０＞を受信する。なお、図１４ではレシーバ回路７３１～７３６の図示が省略されている。レシーバ回路７３０～７３７は、データ信号ＤＱ＜７：０＞に含まれるデータのビット数に応じた数だけ設けられている。本実施形態では、データ信号ＤＱ＜７：０＞が８ビットのパラレルデータを含んでいるため、インターフェイス回路７０には８個のレシーバ回路７３０～７３７が設けられている。各レシーバ回路７３０～７３７は、半導体記憶装置２から送信されるデータ信号ＤＱ＜７：０＞と、ＰＨＹ回路８０の電圧生成回路８２により生成される判定電圧Ｖｔｈとをそれぞれ比較して、データ信号ＤＱ＜７：０＞から“０”又は“１”のデータを取得する。例えば、レシーバ回路７３０は、データ信号ＤＱ＜７：０＞のうちの一つであるデータ信号ＤＱ＜０＞と判定電圧Ｖｔｈとを比較することにより、データ信号ＤＱ＜０＞からデータを取得する。各レシーバ回路７３０～７３７は、取得したデータをＰＨＹ回路８０に出力する。
【0088】
ＰＨＹ回路８０は、ＰＬＬ回路８１と、電圧生成回路８２と、サンプラ回路８３０～８３７と、リードＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）回路８４と、デューティ検出回路８５と、データカウンタ回路８６０～８６７と、電圧検出回路８７とを備えている。
【0089】
ＰＬＬ回路８１は、所定の周波数を有するクロック信号を間欠的にドライバ回路７１及びリードＦＩＦＯ回路８４に出力する。
サンプラ回路８３０～８３７は、複数のレシーバ回路７３０～７３７のそれぞれに対応するように複数設けられている。なお、図１４では、サンプラ回路８３１～８３６の図示が省略されている。サンプラ回路８３０～８３７には、レシーバ回路７３０～７３７から出力されるデータがそれぞれ入力されるとともに、レシーバ回路７２により受信されたデータストローブ信号ＤＱＳが入力されている。サンプラ回路８３０～８３７は、データストローブ信号ＤＱＳに基づくタイミングで、レシーバ回路７３０～７３７からそれぞれ出力されるデータをサンプリングすることにより、データ信号ＤＱ＜７：０＞に対応したデータＤ０～Ｄ７をそれぞれ出力する。例えば、サンプラ回路８３０は、データストローブ信号ＤＱＳを９０度だけ位相をずらした信号の立ち上がり及び立ち下がりのタイミングに基づいて、レシーバ回路７３０から出力されるデータをサンプリングすることにより、データ信号ＤＱ＜０＞に対応したデータＤ０として“０”又は“１”のデータをリードＦＩＦＯ回路８４に出力する。他のサンプラ回路８３１～８３７も同様に動作して、サンプリングされたデータＤ１～Ｄ７をリードＦＩＦＯ回路８４に出力する。
サンプラ回路８３０～８３７は、複数のレシーバ回路７３０～７３７のそれぞれに対応するように複数設けられている。なお、図１４では、サンプラ回路８３１～８３６の図示が省略されている。サンプラ回路８３０～８３７には、レシーバ回路７３０～７３７から出力されるデータがそれぞれ入力されるとともに、レシーバ回路７２により受信されたデータストローブ信号ＤＱＳが入力されている。サンプラ回路８３０～８３７は、データストローブ信号ＤＱＳに基づくタイミングで、レシーバ回路７３０～７３７からそれぞれ出力されるデータをサンプリングすることにより、データ信号ＤＱ＜７：０＞に対応したデータＤ０～Ｄ７をそれぞれ出力する。例えば、サンプラ回路８３０は、データストローブ信号ＤＱＳを９０度だけ位相をずらした信号の立ち上がり及び立ち下がりのタイミングに基づいて、レシーバ回路７３０から出力されるデータをサンプリングすることにより、データ信号ＤＱ＜０＞に対応したデータＤ０として“０”又は“１”のデータをリードＦＩＦＯ回路８４に出力する。他のサンプラ回路８３１～８３７も同様に動作して、サンプリングされたデータＤ１～Ｄ７をリードＦＩＦＯ回路８４に出力する。
【0090】
リードＦＩＦＯ回路８４はバッファ回路である。リードＦＩＦＯ回路８４は、各サンプラ回路８３０～８３７からそれぞれ出力されるデータＤ０～Ｄ７をＦＩＦＯ形式で記憶する。リードＦＩＦＯ回路８４は、入力された順番にデータＤ０～Ｄ７をＥＣＣ回路１４に送信する。これにより、半導体記憶装置２から読み出されたデータがＥＣＣ回路１４に入力される。
【0091】
デューティ検出回路８５は、レシーバ回路７２から出力されるデータストローブ信号ＤＱＳのデューティ値を検出するとともに、検出されたデューティ値の情報をＥＣＣ回路１４に送信する。
データカウンタ回路８６０～８６７は、複数のサンプラ回路８３０～８３７のそれぞれに対応するように設けられている。なお、図１４では、データカウンタ回路８６１～８６６の図示が省略されている。データカウンタ回路８６０～８６７は、サンプラ回路８３０～８３７からそれぞれ出力されるデータＤ０～Ｄ７の値を監視するとともに、同一の値が連続している場合には、その値の連続数の情報をＥＣＣ回路１４に送信する。例えば、データカウンタ回路８６０は、サンプラ回路８３０からデータＤ０の値として“１”、“０”、“０”、“０”のようなパターンの値が出力された場合には、それらの値に対応する連続数の情報として「１」、「１」、「２」、「３」という情報をＥＣＣ回路１４に送信する。また、データカウンタ回路８６０は、サンプラ回路８３０からデータＤ０として“０”、“１”、“１”、“１”のようなパターンの値が出力された場合にも、連続数の情報として「３」という情報をＥＣＣ回路１４に送信する。データカウンタ回路８６０は、サンプラ回路８３０からデータＤ０として“１”、“０”、“１”、“０”のようなパターンのデータが出力された場合には、連続数の情報として「１」、「１」、「１」、「１」という情報をＥＣＣ回路１４に送信する。他のデータカウンタ回路８６１～８６７も同様に動作する。
データカウンタ回路８６０～８６７は、複数のサンプラ回路８３０～８３７のそれぞれに対応するように設けられている。なお、図１４では、データカウンタ回路８６１～８６６の図示が省略されている。データカウンタ回路８６０～８６７は、サンプラ回路８３０～８３７からそれぞれ出力されるデータＤ０～Ｄ７の値を監視するとともに、同一の値が連続している場合には、その値の連続数の情報をＥＣＣ回路１４に送信する。例えば、データカウンタ回路８６０は、サンプラ回路８３０からデータＤ０の値として“１”、“０”、“０”、“０”のようなパターンの値が出力された場合には、それらの値に対応する連続数の情報として「１」、「１」、「２」、「３」という情報をＥＣＣ回路１４に送信する。また、データカウンタ回路８６０は、サンプラ回路８３０からデータＤ０として“０”、“１”、“１”、“１”のようなパターンの値が出力された場合にも、連続数の情報として「３」という情報をＥＣＣ回路１４に送信する。データカウンタ回路８６０は、サンプラ回路８３０からデータＤ０として“１”、“０”、“１”、“０”のようなパターンのデータが出力された場合には、連続数の情報として「１」、「１」、「１」、「１」という情報をＥＣＣ回路１４に送信する。他のデータカウンタ回路８６１～８６７も同様に動作する。
【0092】
電圧検出回路８７は、電圧生成回路８２により生成される判定電圧Ｖｔｈの電圧値を検出するとともに、検出された判定電圧Ｖｔｈの電圧値の情報をＥＣＣ回路１４に送信する。
本実施形態では、データストローブ信号ＤＱＳのデューティ値、データＤ０～Ｄ７の連続数、及び判定電圧Ｖｔｈの電圧値が、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータに相当する。また、デューティ検出回路８５、データカウンタ回路８６０～８６７、及び電圧検出回路８７が、それらのパラメータを取得する取得部９０に相当する。
本実施形態では、データストローブ信号ＤＱＳのデューティ値、データＤ０～Ｄ７の連続数、及び判定電圧Ｖｔｈの電圧値が、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータに相当する。また、デューティ検出回路８５、データカウンタ回路８６０～８６７、及び電圧検出回路８７が、それらのパラメータを取得する取得部９０に相当する。
【0093】
ＥＣＣ回路１４は、半導体記憶装置２から受信したデータに対してＥＣＣを用いたエラー検出処理及びエラー訂正処理を実行する。
半導体記憶装置２がＴＬＣ方式を採用している場合、メモリセルトランジスタＭＴの閾値電圧の分布は、実際には図１５に示されるように、“１”である閾値電圧の分布Ａ１と、“０”である閾値電圧の分布Ａ０とに重なりが生じる可能性がある。このような場合、図１５に示されるように各分布Ａ１，Ａ０の中央が読み出し電圧Ｖｒとして設定されている場合、読み出し電圧Ｖｒに基づいてメモリセルトランジスタＭＴから読み出されたデータが“１”である場合、そのデータが実際に“１”である確率は例えば９０％となり、そのデータが実際は“０”である確率は１０％となる。同様に、読み出し電圧Ｖｒに基づいてメモリセルトランジスタＭＴから読み出されたデータが“０”である場合、そのデータが実際に“０”である確率は例えば９０％となり、そのデータが実際は“１”である確率は１０％となる。このように、メモリセルトランジスタＭＴの閾値電圧の分布が図１５に示されるような分布を有している場合、半導体記憶装置２から読み出されるデータにはエラーが含まれている可能性がある。
半導体記憶装置２がＴＬＣ方式を採用している場合、メモリセルトランジスタＭＴの閾値電圧の分布は、実際には図１５に示されるように、“１”である閾値電圧の分布Ａ１と、“０”である閾値電圧の分布Ａ０とに重なりが生じる可能性がある。このような場合、図１５に示されるように各分布Ａ１，Ａ０の中央が読み出し電圧Ｖｒとして設定されている場合、読み出し電圧Ｖｒに基づいてメモリセルトランジスタＭＴから読み出されたデータが“１”である場合、そのデータが実際に“１”である確率は例えば９０％となり、そのデータが実際は“０”である確率は１０％となる。同様に、読み出し電圧Ｖｒに基づいてメモリセルトランジスタＭＴから読み出されたデータが“０”である場合、そのデータが実際に“０”である確率は例えば９０％となり、そのデータが実際は“１”である確率は１０％となる。このように、メモリセルトランジスタＭＴの閾値電圧の分布が図１５に示されるような分布を有している場合、半導体記憶装置２から読み出されるデータにはエラーが含まれている可能性がある。
【0094】
ＥＣＣ回路１４は、半導体記憶装置２から読み出されたデータに対してエラー検出処理及びエラー訂正処理を実行することにより、読み出されたデータのエラーを検出及び訂正する。ＥＣＣ回路１４は、エラー検出処理及びエラー訂正処理として、“０”又は“１”の確からしさを示す尤度情報ＰＬを用いた軟判定に基づくエラー検出処理及びエラー訂正処理を実行する。エラー訂正符号としては、例えばＬＤＰＣ（Ｌｏｗ－Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ－Ｃｈｅｃｋ）符号が用いられる。尤度情報ＰＬとしては、“０”又は“１”の確からしさを百分率の値で表す情報が用いられている。例えば、尤度情報ＰＬが１００％である場合には、データが確実に“０”又は“１”であることを意味する。また、尤度情報ＰＬが９０％である場合には、データが“０”である確率が９０％であり、且つデータが“１”である確率が１０％であるか、あるいはデータが“１”である確率が９０％であり、且つデータが“０”である確率が１０％であることを意味する。なお、尤度情報ＰＬとしては、百分率の値に限らず、例えば対数尤度比（Ｌｏｇ Ｌｉｋｅｌｉｈｏｏｄ Ｒａｔｉｏ：ＬＬＲ）等を用いてもよい。
【0095】
図１４に示されるように、ＥＣＣ回路１４は、尤度情報保持部１４０と、尤度情報補正部１４１と、復号部１４２と、ＦＴＬ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ）１４３とを備えている。
復号部１４２は、半導体記憶装置２から読み出されたデータを復号して、半導体記憶装置２に書き込まれた符号語を復元する。その際、復号部１４２は、尤度情報ＰＬを用いたＬＤＰＣ符号の軟判定アルゴリズムに基づいて、読み出されたデータの誤り訂正を行う。復号部１４２により復号されたデータはＦＴＬ１４３及びホストインターフェイス１３を介してホストに送信される。ＦＴＬ１４３は、半導体記憶装置２のデータ管理及びブロック管理を行うように構成されている。本実施形態では、復号部１４２が、データの誤り訂正処理を行う誤り訂正部に相当する。
復号部１４２は、半導体記憶装置２から読み出されたデータを復号して、半導体記憶装置２に書き込まれた符号語を復元する。その際、復号部１４２は、尤度情報ＰＬを用いたＬＤＰＣ符号の軟判定アルゴリズムに基づいて、読み出されたデータの誤り訂正を行う。復号部１４２により復号されたデータはＦＴＬ１４３及びホストインターフェイス１３を介してホストに送信される。ＦＴＬ１４３は、半導体記憶装置２のデータ管理及びブロック管理を行うように構成されている。本実施形態では、復号部１４２が、データの誤り訂正処理を行う誤り訂正部に相当する。
【0096】
尤度情報保持部１４０には、復号部１４２に用いられる尤度情報ＰＬの基本情報である基本尤度情報ＰＬｂが記憶されている。基本尤度情報ＰＬｂは、例えば半導体記憶装置２のメモリセルトランジスタＭＴが図１５に示されるような閾値電圧の分布を有している場合、９０％という値に予め設定されており、尤度情報保持部１４０に記憶されている。基本尤度情報ＰＬｂは例えば半導体記憶装置２に格納されている。メモリコントローラ１のプロセッサ１２は、基本尤度情報ＰＬｂを半導体記憶装置２に格納するとともに、半導体記憶装置２に格納されている基本尤度情報ＰＬｂをＲＡＭ１１にキャッシュして使用する。この場合、尤度情報保持部１４０はプロセッサ１２及びＲＡＭ１１により実現される。
【0097】
尤度情報補正部１４１は、デューティ検出回路８５、データカウンタ回路８６０～８６７、及び電圧検出回路８７からそれぞれ送信される情報に基づいて基本尤度情報ＰＬｂを補正するとともに、補正された尤度情報ＰＬを復号部１４２に送信する。復号部１４２は、尤度情報補正部１４１により補正された尤度情報ＰＬを用いて誤り訂正処理を行う。尤度情報補正部１４１は、ハードウェア回路により実現されてもよいし、半導体記憶装置２に格納されているファームウェアをプロセッサ１２が実行することにより実現されてもよい。
【0098】
図１６は、尤度情報補正部１４１により実行される基本尤度情報ＰＬｂの補正処理の一例を示したものである。なお、以下では、データＤ０の尤度情報ＰＬを補正する場合を例に挙げて説明する。
尤度情報補正部１４１は、データカウンタ回路８６０から送信されるデータの連続数の情報に基づいて第１補正値ΔＰＬ１を演算する。例えば、尤度情報補正部１４１は、データカウンタ回路８６０から送信されるデータの連続数の情報に負の符号を付した値を第１補正値ΔＰＬ１として設定する。例えばデータＤ０として、図１６に示されるようなデータｄ１～ｄ９が半導体記憶装置２から順次読み出されたとする。このとき、データカウンタ回路８６０は、データｄ１～ｄ４が“０”のデータで連続している場合、データの連続数の情報として「３」という情報を出力する。そのため、尤度情報補正部１４１は、データカウンタ回路８６０から出力される連続数の情報に負の符号を付した「－３」を第１補正値ΔＰＬ１として設定する。このように“０”というデータが並んでいるような場合、図１２（Ａ）を用いて説明した通り、例えば“１”のデータに切り替わる直前の“０”のデータに関しては、実際は“１”のデータであるにも関わらず“０”のデータとして誤って取得される可能性がある。すなわち、データの確からしさが低下することから、基本尤度情報ＰＬｂを減少補正するために、第１補正値ΔＰＬ１を負の値に設定する。また、データを誤って取得する確率は、連続するデータの数が多くなるほど高まる。そのため、尤度情報補正部１４１は、データの連続数が多くなるほど、第１補正値ΔＰＬ１をより減少させる。なお、尤度情報補正部１４１は、例えば第１補正値ΔＰＬ１の下限値を「－３」に設定してもよい。
尤度情報補正部１４１は、データカウンタ回路８６０から送信されるデータの連続数の情報に基づいて第１補正値ΔＰＬ１を演算する。例えば、尤度情報補正部１４１は、データカウンタ回路８６０から送信されるデータの連続数の情報に負の符号を付した値を第１補正値ΔＰＬ１として設定する。例えばデータＤ０として、図１６に示されるようなデータｄ１～ｄ９が半導体記憶装置２から順次読み出されたとする。このとき、データカウンタ回路８６０は、データｄ１～ｄ４が“０”のデータで連続している場合、データの連続数の情報として「３」という情報を出力する。そのため、尤度情報補正部１４１は、データカウンタ回路８６０から出力される連続数の情報に負の符号を付した「－３」を第１補正値ΔＰＬ１として設定する。このように“０”というデータが並んでいるような場合、図１２（Ａ）を用いて説明した通り、例えば“１”のデータに切り替わる直前の“０”のデータに関しては、実際は“１”のデータであるにも関わらず“０”のデータとして誤って取得される可能性がある。すなわち、データの確からしさが低下することから、基本尤度情報ＰＬｂを減少補正するために、第１補正値ΔＰＬ１を負の値に設定する。また、データを誤って取得する確率は、連続するデータの数が多くなるほど高まる。そのため、尤度情報補正部１４１は、データの連続数が多くなるほど、第１補正値ΔＰＬ１をより減少させる。なお、尤度情報補正部１４１は、例えば第１補正値ΔＰＬ１の下限値を「－３」に設定してもよい。
【0099】
尤度情報補正部１４１は、デューティ検出回路８５により検出されたデータストローブ信号ＤＱＳのデューティ値に基づいて第２補正値ΔＰＬ２を演算する。例えば、尤度情報補正部１４１は、デューティ検出回路８５により検出されたデューティ値が５０％であるか否かを判定する。尤度情報補正部１４１は、デューティ検出回路８５により検出されたデューティ値が５０％でない場合には、ずれた立ち上がりエッジ及び／又は立ち下がりエッジのタイミングにおけるデータに対応する尤度情報を低下させる。例えば、データストローブ信号ＤＱＳの立ち上がりエッジのタイミングには変化が無いものとし、立ち下がりエッジのタイミングが変化するものと仮定すると、尤度情報補正部１４１は、データｄ１～ｄ９のうち、奇数番目のデータｄ１、ｄ３、ｄ５、ｄ７、ｄ９に対応する尤度情報を維持しつつ偶数番目のデータｄ２、ｄ４、ｄ６、ｄ８に対応する尤度情報を低下させる。例えば、尤度情報補正部１４１は、図１６に示されるように、偶数番目のデータｄ２、ｄ４、ｄ６、ｄ８に対応した第２補正値ΔＰＬ２を「－１」に設定する。
【0100】
なお、尤度情報補正部１４１は、立ち上がりエッジ及び／又は立ち下がりエッジのタイミングに応じて、第２補正値ΔＰＬ２の調整方法を変更してもよい。例えば、データストローブ信号ＤＱＳの立ち下がりエッジのタイミングには変化が無いものとし、立ち上がりエッジのタイミングが変化するものと仮定すると、尤度情報補正部１４１は、データｄ１～ｄ９のうち、奇数番目のデータｄ１、ｄ３、ｄ５、ｄ７、ｄ９に対応する尤度情報を低下させつつ、偶数番目のデータｄ２、ｄ４、ｄ６、ｄ８に対応する尤度情報を維持してもよい。また、データストローブ信号ＤＱＳの立ち上がりエッジのタイミングと立ち下がりエッジのタイミングとがそれぞれ変化している場合には、その変化の度合いに応じて、奇数番目のデータｄ１、ｄ３、ｄ５、ｄ７、ｄ９に対応する尤度情報と、偶数番目のデータｄ２、ｄ４、ｄ６、ｄ８に対応する尤度情報とを、それぞれ、低下させてもよい。この場合、奇数番目のデータｄ１、ｄ３、ｄ５、ｄ７、ｄ９に対応する尤度情報の低下量と、偶数番目のデータｄ２、ｄ４、ｄ６、ｄ８に対応する尤度情報の低下量とは、同じであってもよいし、異なっていてもよい。
【0101】
尤度情報補正部１４１は、電圧検出回路８７により検出される判定電圧Ｖｔｈに基づいて第３補正値ΔＰＬ３を演算する。例えば、尤度情報補正部１４１は、判定電圧Ｖｔｈが基準電圧（０．６Ｖ）からずれているか否かを判定する。尤度情報補正部１４１は、判定電圧Ｖｔｈが基準電圧からずれている場合、そのずれ量に基づいて第３補正値ΔＰＬ３を設定する。
【0102】
具体的には、尤度情報補正部１４１は、判定電圧Ｖｔｈが「Ｖｔｈ＞０．６Ｖ」を満たしている場合には、“０”のデータに対する尤度情報が低くなるように、例えば“０”のデータに対応する第３補正値ΔＰＬ３を「－１」に設定する。これは、図１３（Ｂ）を用いて説明した通り、判定電圧Ｖｔｈが高くなると、本来のデータは“１”であるにも関わらず、“０”のデータを取得する可能性が高くなるためである。一方、尤度情報補正部１４１は、“１”のデータに対する尤度情報が高くなるように、“１”のデータに対応する第３補正値ΔＰＬ３を「＋１」に設定する。これは、“０”のデータを取得する可能性が高い状況であるにも関わらず、“１”のデータが取得された場合には、そのデータの尤度が通常よりも高いためである。
【0103】
なお、尤度情報補正部１４１は、判定電圧Ｖｔｈが「Ｖｔｈ＞０．６Ｖ」を満たしている場合には、“０”のデータに対応する第３補正値ΔＰＬ３を負の値に設定し、且つそれらの偏差（Ｖｔｈ－０．６）が大きくなるほど、その負の値の絶対値をより大きくしてもよい。また、尤度情報補正部１４１は、判定電圧Ｖｔｈが「Ｖｔｈ＞０．６Ｖ」を満たしている場合には、“１”のデータに対応する第３補正値ΔＰＬ３を正の値に設定し、且つそれらの偏差（Ｖｔｈ－０．６）が大きくなるほど、その正の値の絶対値をより大きくしてもよい。
【0104】
さらに、尤度情報補正部１４１は、判定電圧Ｖｔｈが「Ｖｔｈ＜０．６Ｖ」を満たしているか否かを更に判定してもよい。この場合、尤度情報補正部１４１は、“０”のデータに対応する第３補正値ΔＰＬ３を正の値に設定し、且つそれらの偏差（０．６－Ｖｔｈ）が大きくなるほど、その正の値の絶対値をより大きくする。また、尤度情報補正部１４１は、“１”のデータに対応する第３補正値ΔＰＬ３を負の値に設定し、且つそれらの偏差（０．６－Ｖｔｈ）が大きくなるほど、その負の値の絶対値をより大きくする。
【0105】
尤度情報補正部１４１は、以上のようにして各補正値ΔＰＬ１～ΔＰＬ３を演算した後、基本尤度情報ＰＬｂに各補正値ΔＰＬ１～ΔＰＬ３を加算することにより、各データｄ１～ｄ９に対応した補正後の尤度情報ＰＬを演算する。例えばデータｄ４に関しては「ＰＬｂ＋ΔＰＬ１＋ΔＰＬ１＋ΔＰＬ３」を演算することにより、データｄ４に対応した尤度情報ＰＬとして「８５」を演算するとともに、演算された尤度情報ＰＬを復号部１４２に入力する。
【0106】
１．１０ 本実施形態のメモリシステムの作用及び効果
図１４に示されるように、本実施形態のメモリコントローラ１は、メモリインターフェイス１５と、尤度情報保持部１４０と、取得部９０と、尤度情報補正部１４１と、復号部１４２とを備えている。メモリインターフェイス１５のレシーバ回路７３０～７３７は、半導体記憶装置２からのデータの読み出し動作時に、データ信号ＤＱ＜７：０＞を半導体記憶装置２から受信して、データ信号ＤＱ＜７：０＞からデータＤ０～Ｄ７を取得する。尤度情報保持部１４０は、データＤ０～Ｄ７の尤度情報ＰＬを保持する。取得部９０は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータを取得する。尤度情報補正部１４１は、取得部９０により取得されたパラメータに基づいて尤度情報ＰＬを補正する。復号部１４２は、尤度情報補正部１４１により補正された補正後の尤度情報ＰＬに基づいて、半導体記憶装置２から読み出されたデータの誤り訂正処理を行う。
図１４に示されるように、本実施形態のメモリコントローラ１は、メモリインターフェイス１５と、尤度情報保持部１４０と、取得部９０と、尤度情報補正部１４１と、復号部１４２とを備えている。メモリインターフェイス１５のレシーバ回路７３０～７３７は、半導体記憶装置２からのデータの読み出し動作時に、データ信号ＤＱ＜７：０＞を半導体記憶装置２から受信して、データ信号ＤＱ＜７：０＞からデータＤ０～Ｄ７を取得する。尤度情報保持部１４０は、データＤ０～Ｄ７の尤度情報ＰＬを保持する。取得部９０は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータを取得する。尤度情報補正部１４１は、取得部９０により取得されたパラメータに基づいて尤度情報ＰＬを補正する。復号部１４２は、尤度情報補正部１４１により補正された補正後の尤度情報ＰＬに基づいて、半導体記憶装置２から読み出されたデータの誤り訂正処理を行う。
【0107】
この構成によれば、メモリコントローラ１においてデータ信号ＤＱ＜７：０＞からデータを取得する際に発生するデータの欠損を、半導体記憶装置２に記憶されているデータにそもそも含まれている誤りと共に誤り訂正処理により一括で訂正することが可能となる。よって、データに含まれる誤りの訂正機能を高めることが可能である。また、データ信号ＤＱ＜７：０＞からデータを取得する際に発生するデータの欠損を抑制する方法としては、例えば図１２に示されるようなデータ信号ＤＱ＜７：０＞の波形の歪みを補正する補正回路を別途設けるという方法も考えられるが、上記の構成によれば、そのような補正回路を設けることなくデータの欠損を訂正することができるため、構造を簡素化することが可能である。さらに、尤度情報ＰＬを補正するだけであるため、復号部１４２の演算負荷が増加することはない。そればかりか、尤度情報ＰＬの精度が上昇することにより、復号部１４２によるデータの復元能力や復元効率の向上を期待することが可能である。
【0108】
取得部９０のデータカウンタ回路８６０～８６７は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータとして、メモリインターフェイス１５によりデータ信号ＤＱ＜７：０＞から取得されたデータの連続性に関する情報を取得する。尤度情報補正部１４１は、取得されたデータが同一の値で連続している場合に尤度情報ＰＬを補正する。具体的には、尤度情報補正部１４１は、データが同一の値で連続している数に基づいて尤度情報ＰＬの補正量を変化させる。例えば尤度情報補正部１４１は、データが同一の値で連続している数が多くなるほど、より大きく尤度情報ＰＬを補正する。
【0109】
この構成によれば、データ信号ＤＱ＜７：０＞の歪みに起因して発生するデータの誤りを、より適切に訂正することが可能となる。
取得部９０のデューティ検出回路８５は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータとして、データストローブ信号ＤＱＳのデューティ値を検出する。尤度情報補正部１４１は、データストローブ信号ＤＱＳのデューティ値に基づいて尤度情報ＰＬを補正する。
取得部９０のデューティ検出回路８５は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータとして、データストローブ信号ＤＱＳのデューティ値を検出する。尤度情報補正部１４１は、データストローブ信号ＤＱＳのデューティ値に基づいて尤度情報ＰＬを補正する。
【0110】
この構成によれば、データストローブ信号ＤＱＳのデューティ値の変化に起因して発生するデータの誤りを、より適切に訂正することが可能となる。
取得部９０の電圧検出回路８７は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータとして、判定電圧Ｖｔｈの電圧値の情報を取得する。尤度情報補正部１４１は、取得部９０により取得された判定電圧Ｖｔｈの電圧値が判定電圧Ｖｔｈの基準値（例えば０．６Ｖ）からずれることに基づいて尤度情報ＰＬを補正する。
取得部９０の電圧検出回路８７は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータとして、判定電圧Ｖｔｈの電圧値の情報を取得する。尤度情報補正部１４１は、取得部９０により取得された判定電圧Ｖｔｈの電圧値が判定電圧Ｖｔｈの基準値（例えば０．６Ｖ）からずれることに基づいて尤度情報ＰＬを補正する。
【0111】
この構成によれば、判定電圧Ｖｔｈの変動に起因して発生するデータの誤りを、より適切に訂正することが可能となる。
２ 他の実施形態
本開示は上記の具体例に限定されるものではない。
２ 他の実施形態
本開示は上記の具体例に限定されるものではない。
【0112】
例えば、デューティ検出回路８５は、データストローブ信号ＤＱＳに代えて、データ信号ＤＱ＜７：０＞のデューティ値を検出してもよい。この場合、尤度情報補正部１４１は、データ信号ＤＱ＜７：０＞のデューティ値に基づいて尤度情報ＰＬを補正する。
データ信号ＤＱ＜７：０＞の“Ｈ”レベルの電圧が１．２Ｖからずれた場合や、データ信号ＤＱ＜７：０＞の“Ｌ”レベルの電圧が０Ｖからずれた場合にも、データ信号ＤＱ＜７：０＞から、誤ったデータが取得される可能性がある。すなわち、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータとしては、“Ｈ”レベルの電圧のずれや、“Ｌ”レベルの電圧のずれ等も考えられる。そのため、尤度情報補正部１４１は、“Ｈ”レベルの電圧値の基準値からのずれや、“Ｌ”レベルの電圧値の基準値からのずれ等に基づいて尤度情報ＰＬを補正してもよい。要は、尤度情報補正部１４１は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼす任意のパラメータに基づいて尤度情報ＰＬを補正するものであればよい。
データ信号ＤＱ＜７：０＞の“Ｈ”レベルの電圧が１．２Ｖからずれた場合や、データ信号ＤＱ＜７：０＞の“Ｌ”レベルの電圧が０Ｖからずれた場合にも、データ信号ＤＱ＜７：０＞から、誤ったデータが取得される可能性がある。すなわち、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼすパラメータとしては、“Ｈ”レベルの電圧のずれや、“Ｌ”レベルの電圧のずれ等も考えられる。そのため、尤度情報補正部１４１は、“Ｈ”レベルの電圧値の基準値からのずれや、“Ｌ”レベルの電圧値の基準値からのずれ等に基づいて尤度情報ＰＬを補正してもよい。要は、尤度情報補正部１４１は、データ信号ＤＱ＜７：０＞からのデータの取得に影響を及ぼす任意のパラメータに基づいて尤度情報ＰＬを補正するものであればよい。
【0113】
半導体記憶装置２は、図７に示されるような構造に限らず、図１７に示されるようなＣＢＡ（ＣＭＯＳ ｄｉｒｅｃｔｌｙ Ｂｏｎｄｅｄ ｔｏ Ａｒｒａｙ）構造を有するものであってもよい。図１７に示される半導体記憶装置２では、メモリセルアレイ１１０が設けられるメモリ部１８０と、周辺回路ＰＥＲが設けられる制御回路部１９０とが別々に製造される。この半導体記憶装置２は、別々に製造されたメモリ部１８０と制御回路部１９０とを貼合面Ｂ１で貼り合わせて互いに接合させることにより構成される。貼合面Ｂ１に設けられる制御回路部１９０の貼合パッド８００及びメモリ部１８０の貼合パッド８０１は互いに接合されている。メモリセルアレイ１１０と周辺回路ＰＥＲとは貼合パッド８００，８０１及びビア８１０，８１１を介して互いに電気的に接続されている。
【0114】
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0115】
１：メモリコントローラ、２：半導体記憶装置、３：メモリシステム、１５：メモリインターフェイス（インターフェイス部）、８５：デューティ検出回路（取得部）、８７：電圧検出回路（取得部）、９０：取得部、１４０：尤度情報保持部、１４１：尤度情報補正部、１４２：復号部（誤り訂正部）、８６０～８６７：データカウンタ回路（取得部）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】