特開 2024-180259 電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024180259

(43)【公開日】2024-12-26

(54)【発明の名称】電力変換装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20241219BHJP

   H02M 3/28 20060101ALI20241219BHJP

【ＦＩ】

H02M1/08 A

H02M3/28 H

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023223535

(22)【出願日】2023-12-28

(31)【優先権主張番号】P 2023097557

(32)【優先日】2023-06-14

(33)【優先権主張国・地域又は機関】JP

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】小岩 一広

【テーマコード（参考）】

5H730

5H740

【Ｆターム（参考）】

5H730AA14

5H730BB27

5H730BB66

5H730DD03

5H730DD04

5H730DD16

5H730EE07

5H730EE13

5H730FD21

5H730FF01

5H730FF19

5H740BA12

5H740BB05

5H740BB07

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK04

(57)【要約】      （修正有）

【課題】同期整流素子の導通損失を低減する電力変換装置を提供する。
【解決手段】電力変換装置は、第１端子２ｖｄ及び第２端子２ｖｓに接続される同期整流素子２ｖと、第１端子にカソードが電気的に接続されたダイオードＤと、第２端子とダイオードＤのアノードとの間に電気的に接続されたコンデンサＣｘと、コンデンサＣＸを充電する充電回路５０と、コンデンサＣｘの電圧に基づいて、同期整流素子のゲートを駆動する駆動回路４２と、を備える。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１端子及び第２端子に接続される第１整流素子と、前記第１整流素子にトランスの二次側巻線を介して直列に接続される第２同期整流素子とを含む整流回路と、
前記第１端子にカソードが電気的に接続されたダイオードと、
前記第２端子と前記ダイオードのアノードとの間に電気的に接続されたコンデンサと、
前記コンデンサを充電する充電回路と、
前記コンデンサの電圧に基づいて、前記第２同期整流素子のゲートを駆動する駆動回路と、を備える、電力変換装置。

【請求項2】

前記駆動回路は、前記コンデンサの電圧が低下すると、前記第２同期整流素子のゲートをオンする、請求項１に記載の電力変換装置。

【請求項3】

前記駆動回路は、前記コンデンサの電圧が閾値電圧よりも低下すると、前記第２同期整流素子のゲートをオフからオンに切り替える、請求項２に記載の電力変換装置。

【請求項4】

前記整流回路は、第３端子及び第４端子に接続される第３整流素子と、前記第３整流素子に前記二次側巻線を介して直列に接続される第４同期整流素子とを含み、
前記第１整流素子と前記第４同期整流素子との間の接続点は、前記二次側巻線の第１端に電気的に接続され、前記第３整流素子と前記第２同期整流素子との間の接続点は、前記二次側巻線の第２端に電気的に接続され、
前記第３端子にカソードが電気的に接続された第２ダイオードと、
前記第４端子と前記第２ダイオードのアノードとの間に電気的に接続された第２コンデンサと、
前記第２コンデンサを充電する第２充電回路と、
前記第２コンデンサの電圧に基づいて、前記第４同期整流素子のゲートを駆動する第２駆動回路と、を備える、請求項１から３のいずれか一項に記載の電力変換装置。

【請求項5】

前記整流回路は、前記第１整流素子に並列に接続された第１同期整流素子を含み、
前記駆動回路は、前記コンデンサの電圧に基づいて、前記第１同期整流素子及び前記第２同期整流素子の各ゲートを駆動する、請求項１から３のいずれか一項に記載の電力変換装置。

【請求項6】

前記駆動回路は、前記コンデンサの電圧が低下すると、前記第１同期整流素子及び前記第２同期整流素子の各ゲートをオンし、前記各ゲートをオンした後、設定時間が経過すると、前記第１同期整流素子及び前記第２同期整流素子の各ゲートをオフする、請求項５に記載の電力変換装置。

【請求項7】

前記整流回路は、第３同期整流素子と、前記第３同期整流素子に前記二次側巻線を介して直列に接続される第４同期整流素子とを含み、
前記第１同期整流素子と前記第４同期整流素子との間の接続点は、前記二次側巻線の第１端に電気的に接続され、前記第３同期整流素子と前記第２同期整流素子との間の接続点は、前記二次側巻線の第２端に電気的に接続され、
前記駆動回路は、前記コンデンサの電圧に基づいて、前記第１同期整流素子、前記第２同期整流素子、前記第３同期整流素子及び前記第４同期整流素子の各ゲートを駆動する、請求項５に記載の電力変換装置。

【請求項8】

前記駆動回路は、前記コンデンサの電圧に基づいて、前記第１同期整流素子、前記第２同期整流素子、前記第３同期整流素子及び前記第４同期整流素子をオフするデッドタイムを挟んで、前記第１同期整流素子及び前記第２同期整流素子をオンしかつ前記第３同期整流素子及び前記第４同期整流素子をオフする期間と、前記第１同期整流素子及び前記第２同期整流素子をオフしかつ前記第３同期整流素子及び前記第４同期整流素子をオンする期間とを交互に繰り返す、請求項７に記載の電力変換装置。

【請求項9】

前記駆動回路は、
前記コンデンサの電圧低下を検出する検出回路と、
前記検出回路の出力信号を遅延させる遅延回路と、
前記遅延回路の出力信号を反転させる第１反転回路と、
前記検出回路の出力信号を反転させる第２反転回路と、
前記検出回路の出力信号と前記第１反転回路の出力信号に基づいて、前記第１同期整流素子のゲートを駆動する第１ゲート駆動回路と、
前記検出回路の出力信号と前記第１反転回路の出力信号に基づいて、前記第２同期整流素子のゲートを駆動する第２ゲート駆動回路と、
前記第２反転回路の出力信号と前記遅延回路の出力信号に基づいて、前記第３同期整流素子のゲートを駆動する第３ゲート駆動回路と、
前記第２反転回路の出力信号と前記遅延回路の出力信号に基づいて、前記第４同期整流素子のゲートを駆動する第４ゲート駆動回路と、を含む、請求項７に記載の電力変換装置。

【請求項10】

第１端子及び第２端子に接続される同期整流素子と、
前記第１端子にカソードが電気的に接続されたダイオードと、
前記第２端子と前記ダイオードのアノードとの間に電気的に接続されたコンデンサと、
前記コンデンサを充電する充電回路と、
前記コンデンサの電圧に基づいて、前記同期整流素子のゲートを駆動する駆動回路と、を備える、電力変換装置。

【請求項11】

前記駆動回路は、前記コンデンサの電圧が低下すると、前記同期整流素子のゲートをオンする、請求項１０に記載の電力変換装置。

【請求項12】

前記駆動回路は、前記コンデンサの電圧が低下すると、前記同期整流素子のゲートをオンし、前記同期整流素子のゲートをオンした後、設定時間が経過すると、前記同期整流素子のゲートをオフする、請求項１１に記載の電力変換装置。

【請求項13】

前記設定時間を調整する調整部を更に備える、請求項１２に記載の電力変換装置。

【請求項14】

前記調整部は、前記コンデンサの電圧の変化に応じて、前記設定時間を調整する、請求項１３に記載の電力変換装置。

【請求項15】

前記調整部は、前記コンデンサの電圧が低下してから上昇に転じるまでの時間に応じて、前記設定時間を調整する、請求項１４に記載の電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電力変換装置に関する。

【背景技術】

【0002】

同期整流用ＭＯＳＦＥＴのソースからドレインに向かって電流が流れる期間に、ＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加するための同期整流用ＭＯＳＦＥＴの制御回路が知られている。この制御回路は、第１の電流供給手段と、この電流供給手段の出力側にアノードが接続され、かつ、カソードがＭＯＳＦＥＴのドレインに接続された第１のダイオードと、このアノードとＭＯＳＦＥＴのソースとの間に接続された抵抗と、この抵抗の両端電圧と第１の基準電圧とを比較する電圧比較手段と、この電圧比較手段の出力信号を増幅してＭＯＳＦＥＴのゲート・ソース間にゲート電圧を印加するゲート駆動手段と、を備える。これにより、同期整流用ＭＯＳＦＥＴの導通損失の低減が図られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００４－３２９３７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

同期整流用ＭＯＳＦＥＴ等の同期整流素子の導通損失の低減効果を高めることは、例えば、同期整流素子を備える電力変換装置の電力変換効率の更なる向上に貢献する。

【0005】

本開示は、同期整流素子の導通損失を低減可能な電力変換装置を提供する。

【課題を解決するための手段】

【0006】

本開示の第１態様の電力変換装置は、
第１端子と第２端子に接続される整流素子と、
前記第１端子にカソードが電気的に接続されたダイオードと、
前記第２端子と前記ダイオードのアノードとの間に電気的に接続されたコンデンサと、
前記コンデンサを充電する充電回路と、
前記コンデンサの電圧に基づいて、前記整流素子のゲートを駆動する駆動回路と、を備える。

【0007】

本開示の第２態様の電力変換装置は、
第１端子及び第２端子に接続される第１整流素子と、前記第１整流素子にトランスの二次側巻線を介して直列に接続される第２同期整流素子とを含む整流回路と、
前記第１端子にカソードが電気的に接続されたダイオードと、
前記第２端子と前記ダイオードのアノードとの間に電気的に接続されたコンデンサと、
前記コンデンサを充電する充電回路と、
前記コンデンサの電圧に基づいて、前記第２同期整流素子のゲートを駆動する駆動回路と、を備える。

【発明の効果】

【0008】

本開示の第１態様又は第２態様によれば、同期整流素子の導通損失を低減できる。

【図面の簡単な説明】

【0009】

【図1】第１実施形態の電力変換装置の一構成例を示す図である。

【図2】第１実施形態の電力変換装置の一動作波形を示すタイミングチャートである。

【図3】第１実施形態の電力変換装置の二次側整流回路の一構成例を示す図である。

【図4】第１実施形態の二次側整流回路に含まれるＶ相駆動回路の一構成例を示す図である。

【図5】第１実施形態の二次側整流回路に含まれるＸ相駆動回路の一構成例を示す図である。

【図6】第１実施形態の二次側整流回路に含まれるＵ相またはＹ相駆動回路の一構成例を示す図である。

【図7】第１実施形態の二次側整流回路の一動作波形を示すタイミングチャートである。

【図8】Ｖ相同期整流素子のオン時の各電圧値を説明するための図である。

【図9】Ｖ相同期整流素子のオン時の各電圧値の挙動を説明するための図である。

【図10】Ｖ相同期整流素子のオフ時の各電圧値を説明するための図である。

【図11】Ｖ相同期整流素子のオフ時の各電圧値の挙動を説明するための図である。

【図12】閾値電圧Ｖｔｈの設定範囲を説明するための図である。

【図13】第２実施形態の電力変換装置の二次側整流回路の一構成例を示す図である。

【図14】第２実施形態の二次側整流回路に含まれるＸ相駆動回路の一構成例を示す図である。

【図15】第２実施形態の二次側整流回路に含まれるＹ相駆動回路の一構成例を示す図である。

【図16】第２実施形態の二次側整流回路の一動作波形を示すタイミングチャートである。

【図17】共振定数（Ｃ２及びＬ１）にばらつきがない場合の一動作波形を示すタイミングチャートである。

【図18】共振定数（Ｃ２及びＬ１）にばらつきがある場合の一動作波形を示すタイミングチャートである。

【図19】電力変換装置の二次側整流回路の一構成例を示す図である。

【図20】二次側整流回路に含まれるＶ相駆動回路の一構成例を示す図である。

【図21】遅延時間ｔｄｅｌａｙの調整前の電力変換装置の一動作波形を示すタイミングチャートである。

【図22】遅延時間ｔｄｅｌａｙの調整後の電力変換装置の一動作波形を示すタイミングチャートである。

【図23】遅延回路及び調整部の機能ブロック図である。

【図24】遅延回路及び調整部のシーケンスブロック図である。

【図25】図２４のシーケンスブロック図の動作を示すタイミングチャートである。

【発明を実施するための形態】

【0010】

以下、本開示の実施形態について図面を参照して説明する。

【0011】

図１は、第１実施形態の電力変換装置の一構成例を示す図である。図１に示す電力変換装置１００１は、直流を直流に変換するＬＬＣ共振型ＤＣ／ＤＣコンバータである。ＤＣは、Direct Currentの略語を表す。電力変換装置１００１は、一次側のインバータ１０１とＬＬＣ共振回路３００と二次側の整流回路２０１とを備える絶縁型ＤＣ／ＤＣコンバータである。電力変換装置１００１は、制御回路６００を備える。インバータ１０１のスイッチングは、制御回路６００により制御される。

【0012】

インバータ１０１は、入力コンデンサＣ１によって平滑化された直流電圧Ｅ１を、ＬＬＣ共振回路３００に印加する交流電圧Ｖ１に変換するフルブリッジ型のインバータである。インバータ１０１は、上アームのスイッチング素子１ｕと下アームのスイッチング素子１ｘとが直列に接続されたレグと、上アームのスイッチング素子１ｖと下アームのスイッチング素子１ｙとが直列に接続されたレグとを並列に備える。

【0013】

ＬＬＣ共振回路３００は、スイッチング素子１ｕとスイッチング素子１ｘとの間の接続点１１と、スイッチング素子１ｖとスイッチング素子１ｙとの間の接続点１２との間に接続されている。ＬＬＣ共振回路３００は、共振タンク素子（キャパシタＣ２及びインダクタＬ１）とトランス３３を有する。ＬＬＣ共振回路３００は、トランス３３の励磁インダクタンスＬｍを活用する。ＬＬＣ共振回路３００は、トランス３３の漏れインダクタンスを共振用のインダクタＬ１として活用してもよい。

【0014】

トランス３３は、一次側巻線３１と二次側巻線３２を有し、その巻線比は、ｎ：１（ｎは任意の数）である。トランス３３の二次側巻線３２の両端は、整流回路２０１の入力側に接続される。

【0015】

整流回路２０１は、トランス３３の二次側巻線３２の両端に発生する交流電圧Ｖ２を、負荷Ｒに印加する直流電圧Ｅ２に変換する。整流回路２０１は、上アームの同期整流素子２ｕと下アームの同期整流素子２ｘとが直列に接続されたレグと、上アームの同期整流素子２ｖと下アームの同期整流素子２ｙとが直列に接続されたレグとを並列に備えるブリッジ回路である。トランス３３の二次側巻線３２は、一方の端部が同期整流素子２ｖと同期整流素子２ｙとの間の接続点２２に接続され、他方の端部が同期整流素子２ｕと同期整流素子２ｘとの間の接続点２１に接続される。交流電圧Ｖ２は、接続点２１と接続点２２との間に発生する。整流回路２０１は、トランス３３の二次側巻線３２から出力される交流を直流に整流し、整流後の出力電流Ｉｏを出力する。整流回路２０１から出力される直流電圧Ｅ２は、出力コンデンサＣ３により平滑化されて、負荷Ｒに印加される。

【0016】

スイッチング素子１ｕ，１ｘ，１ｖ，１ｙ及び同期整流素子２ｕ，２ｘ，２ｖ，２ｙは、半導体のスイッチング素子である。図１は、これらのスイッチング素子がＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の場合を例示する。しかし、これらのスイッチング素子は、ダイオードが逆並列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）などの他の種類の半導体素子でもよい。

【0017】

制御回路６００は、スイッチング素子１ｕ，１ｙとスイッチング素子１ｖ，１ｘを相補的にスイッチングさせる。これにより、直流電圧Ｅ１は、交流電圧Ｖ１に変換される。制御回路６００は、ＬＬＣ共振回路３００の共振周波数に略等しいスイッチング周波数で、かつ、固定のデューティ比で、インバータ１０１をオープンループ駆動する。

【0018】

制御回路６００は、インバータ１０１へ入力される直流電圧Ｅ１が変動した時に、整流回路２０１から出力される直流電圧Ｅ２を一定に制御するために、ＬＬＣ共振回路３００の共振周波数に対してインバータ１０１のスイッチング周波数を微調整してもよい。制御回路６００は、直流電圧Ｅ２が目標値より低い時は、スイッチング周波数を共振周波数よりも低い値に変化させて直流電圧Ｅ２を上昇させる。一方、制御回路６００は、直流電圧Ｅ２が目標値より高い時は、スイッチング周波数を共振周波数よりも高い値に変化させて直流電圧Ｅ２を低下させる。スイッチング周波数をこのように制御することにより、直流電圧Ｅ２を目標値に保つことができる。

【0019】

図２は、第１実施形態の電力変換装置の一動作波形を示すタイミングチャートである。方形波状の交流電圧Ｖ１がインバータ１０１のスイッチングによりＬＬＣ共振回路３００に印加されると、共振タンク素子（キャパシタＣ２及びインダクタＬ１）の共振により、正弦波状の共振電流Ｉ１がトランス３３の一次側に流れる。共振電流Ｉ１の共振半周期ｔｓ（＝π×√（Ｃ２×Ｌ１））は、一次側の共振パラメータ（キャパシタＣ２のキャパシタンス及びインダクタＬ１のインダクタンス）により決まる。一方、トランス３３の二次側には、方形波状の交流電圧Ｖ２が発生し、整流回路２０１により整流された出力電流Ｉｏが生成される。

【0020】

図３は、第１実施形態の電力変換装置の二次側整流回路の一構成例を示す図である。図３に示す二次側整流回路５０１は、トランス３３の二次側から整流回路２０１に流れる入力電流Ｉｉｎを同期整流する。トランス３３の二次側巻線３２の両端に発生する入力電圧Ｖｉｎは、接続点２１と接続点２２との間に発生する上記の交流電圧Ｖ２に相当する。二次側整流回路５０１は、整流回路２０１、ダイオードＤ及び駆動回路４０１を備える。

【0021】

整流回路２０１は、交流の入力電流Ｉｉｎを直流電流に整流する。整流回路２０１は、Ｕ相の同期整流素子２ｕ、Ｘ相の同期整流素子２ｘ、Ｖ相の同期整流素子２ｖおよびＹ相の同期整流素子２ｙを含む。同期整流素子２ｖと同期整流素子２ｙとの間の接続点２２は、二次側巻線３２の端部３２ｂに電気的に接続され、同期整流素子２ｕと同期整流素子２ｘとの間の接続点２１は、二次側巻線３２の端部３２ａに電気的に接続される。端部３２ｂは、二次側巻線の第１端の一例である。端部３２ａは、二次側巻線の第２端の一例である。同期整流素子２ｕ，２ｘ，２ｖ，２ｙは、いずれも、ダイオードが並列に接続されたスイッチ素子である。

【0022】

Ｖ相の同期整流素子２ｖは、ダイオード２ｖｂが並列に接続されたトランジスタ２ｖａである。トランジスタ２ｖａがＭＯＳＦＥＴの場合、ダイオード２ｖｂは、トランジスタ２ｖａのボディダイオードでもよい。同期整流素子２ｖは、第１主端子２ｖｄ及び第２主端子２ｖｓを有する。第１主端子２ｖｄは、ドレイン端子（または、コレクタ端子）に相当する。第２主端子２ｖｓは、ソース端子（または、エミッタ端子）に相当する。同期整流素子２ｖは、第１端子及び第２端子を有する第１同期整流素子の一例である。ダイオード２ｖｂは、第１端子及び第２端子に接続される第１整流素子の一例である。第１主端子２ｖｄは、第１端子の一例である。第２主端子２ｖｓは、第２端子の一例である。

【0023】

Ｘ相の同期整流素子２ｘは、ダイオード２ｘｂが並列に接続されたトランジスタ２ｘａである。トランジスタ２ｘａがＭＯＳＦＥＴの場合、ダイオード２ｘｂは、トランジスタ２ｘａのボディダイオードでもよい。同期整流素子２ｘは、同期整流素子２ｖにトランス３３の二次側巻線３２を介して直列に接続される。同期整流素子２ｘは、第２同期整流素子の一例である。ダイオード２ｘｂは、第２整流素子の一例である。

【0024】

Ｕ相の同期整流素子２ｕは、ダイオード２ｕｂが並列に接続されたトランジスタ２ｕａである。トランジスタ２ｕａがＭＯＳＦＥＴの場合、ダイオード２ｕｂは、トランジスタ２ｕａのボディダイオードでもよい。同期整流素子２ｕは、第３同期整流素子の一例である。ダイオード２ｕｂは、第３整流素子の一例である。

【0025】

Ｙ相の同期整流素子２ｙは、ダイオード２ｙｂが並列に接続されたトランジスタ２ｙａである。トランジスタ２ｙａがＭＯＳＦＥＴの場合、ダイオード２ｙｂは、トランジスタ２ｙａのボディダイオードでもよい。同期整流素子２ｙは、同期整流素子２ｕにトランス３３の二次側巻線３２を介して直列に接続される。同期整流素子２ｙは、第４同期整流素子の一例である。ダイオード２ｙｂは、第４整流素子の一例である。

【0026】

ダイオードＤは、Ｖ相の同期整流素子２ｖの第１主端子２ｖｄにカソードｋが電気的に接続された整流素子である。ダイオードＤのアノードａは、駆動回路４０１に接続されている。

【0027】

駆動回路４０１は、同期整流素子２ｕ，２ｘ，２ｖ，２ｙのトランジスタ２ｕａ，２ｘａ，２ｖａ，２ｙａの各ゲートを駆動する。駆動回路４０１は、ゲート信号生成回路４１及びゲート駆動回路４２を有する。

【0028】

ゲート信号生成回路４１は、ダイオードＤのアノードａの電位に基づいて、同期整流素子２ｕ，２ｘ，２ｖ，２ｙのトランジスタ２ｕａ，２ｘａ，２ｖａ，２ｙａの各ゲートを駆動するための４つのゲート信号を生成する。ゲート駆動回路４２は、当該４つのゲート信号に従って、同期整流素子２ｕ，２ｘ，２ｖ，２ｙのトランジスタ２ｕａ，２ｘａ，２ｖａ，２ｙａの各ゲートを駆動する。

【0029】

図４は、第１実施形態の二次側整流回路に含まれるＶ相駆動回路の一構成例を示す図である。ゲート信号生成回路４１は、Ｖ相用のゲート信号生成回路４１ｖを含み、ゲート駆動回路４２は、Ｖ相用のゲート駆動回路４２ｖを含む。ゲート信号生成回路４１ｖ及びゲート駆動回路４２ｖは、駆動回路４０１に含まれるＶ相駆動回路である。

【0030】

ゲート信号生成回路４１ｖ及びゲート駆動回路４２ｖは、ダイオード２ｖｂに電流Ｉｖが流れる期間にトランジスタ２ｖａをオンすることでダイオード２ｖｂに発生する導通損失を低減する第１駆動回路である。

【0031】

ゲート信号生成回路４１ｖは、Ｖ相の同期整流素子２ｖのトランジスタ２ｖａのゲートを駆動するためのＶ相用のゲート信号Ｖｓｖを生成する。ゲート信号生成回路４１ｖは、コンデンサＣｘ、充電回路５０、検出回路４３、遅延回路４４、反転回路４５ｖ、論理積回路４６ｖ及びトランジスタ４７ｖを含む。

【0032】

コンデンサＣｘは、基準電位ＶＧとダイオードＤのアノードａとの間に電気的に接続された蓄電素子である。基準電位ＶＧは、同期整流素子２ｖの第２主端子２ｖｓに電気的に接続された箇所の電位なので、コンデンサＣｘは、第２主端子２ｖｓとアノードａとの間に電気的に接続されている。

【0033】

充電回路５０は、電源５１の一定の電源電圧ＶＢでコンデンサＣｘを充電する定電圧源である。図１に示す充電回路５０は、電源５１の出力側とコンデンサＣｘの一端との間に接続された抵抗５２を含む。充電回路５０は、図１に示す構成に限られず、例えば、コンデンサＣｘ及びダイオードＤに電流を供給する電流源でもよい。

【0034】

検出回路４３は、Ｖ相の同期整流素子２ｖに同期整流させるタイミング（トランジスタ２ｖａをオンさせるタイミング）を検知するため、コンデンサＣｘの電圧低下を検出する。同期整流素子２ｖに同期整流させるタイミングは、同期整流素子２ｖのインピーダンスにより調整される。電流Ｉｖが同期整流素子２ｖを経由して流れる期間は、第１主端子２ｖｄと第２主端子２ｖｓとの間の電圧Ｖｄｓが低下するので、コンデンサＣｘの電荷がダイオードＤを介して放電される。コンデンサＣｘの電荷が放電されると、コンデンサＣｘの電圧（コンデンサ電圧Ｖｃ）は低下する。したがって、検出回路４３は、コンデンサＣｘの電圧低下を検出することで、Ｖ相の同期整流素子２ｖに同期整流させるタイミング（トランジスタ２ｖａをオンさせるタイミング）を検知できる。

【0035】

検出回路４３は、例えば図４に示すように、コンデンサ電圧Ｖｃを所定の閾値電圧Ｖｔｈと比較するコンパレータによって、コンデンサ電圧Ｖｃの低下を検出してもよい。検出回路４３は、コンデンサ電圧Ｖｃが閾値電圧Ｖｔｈよりも高いとき、ローレベルの出力信号Ｓｉｇ０を出力し、コンデンサ電圧Ｖｃが閾値電圧Ｖｔｈよりも低いとき、ハイレベルの出力信号Ｓｉｇ０を出力する。

【0036】

なお、検出回路４３がコンデンサＣｘの電圧低下を検出する方式は、これに限られない。例えば、検出回路４３は、コンデンサＣｘの電圧低下をＣＭＯＳインバータにより検出してもよい。

【0037】

コンデンサＣｘが放電されている期間は、Ｖ相の同期整流素子２ｖが導通している期間なので、ゲート信号生成回路４１ｖは、同期整流素子２ｖのトランジスタ２ｖａのゲートをオンさせる論理のゲート信号Ｖｓｖを生成する。しかし、トランジスタ２ｖａがオンした状態では、コンデンサＣｘは常に放電状態となる。このため、トランジスタ２ｖａを強制的にオフさせる論理にゲート信号Ｖｓｖを変化させるため、ゲート信号生成回路４１ｖは、遅延回路４４を有する。

【0038】

遅延回路４４は、検出回路４３の出力信号Ｓｉｇ０を所定の遅延時間ｔｄｅｌａｙだけ遅延させた出力信号Ｓｉｇｄを生成する。反転回路４５ｖは、遅延回路の出力信号を反転させる第１反転回路の一例である。反転回路４５ｖは、出力信号Ｓｉｇｄの論理を反転させた信号を出力する。

【0039】

論理積回路４６ｖは、検出回路４３の出力信号Ｓｉｇ０と反転回路４５ｖの出力信号との論理積を出力する。トランジスタ４７ｖは、論理積回路４６ｖの出力信号に従って、オン又はオフとなる。論理積回路４６ｖの出力信号がハイレベルのとき、ゲート信号Ｖｓｖがトランジスタ４７ｖのオンによりローレベルとなり電流信号Ｉｓｉｇが流れるので、ゲート駆動回路４２ｖは、トランジスタ２ｖａをオンさせる。一方、論理積回路４６ｖの出力信号がローレベルのとき、ゲート信号Ｖｓｆがトランジスタ４７ｖのオフによりハイレベルとなり電流信号Ｉｓｉｇが流れないので、ゲート駆動回路４２ｖはトランジスタ２ｖａをオフさせる。

【0040】

ゲート駆動回路４２ｖは、検出回路４３の出力信号Ｓｉｇ０と反転回路４５ｖの出力信号に基づいて、Ｖ相の同期整流素子２ｖのゲートを駆動する第１ゲート駆動回路である。ゲート駆動回路４２ｖは、Ｖ相用のゲート信号Ｖｓｖに従って、同期整流素子２ｖのトランジスタ２ｖａのゲートを駆動する。ゲート駆動回路４２ｖは、ゲート信号Ｖｓｖがローレベルのとき、トランジスタ２ｖａのゲートをＶ相用の正電源ＶＶＰに接続することで、トランジスタ２ｖａをオンさせる電圧値にトランジスタ２ｖａのゲート電圧Ｖｇｓｖを切り替える。一方、ゲート駆動回路４２ｖは、ゲート信号Ｖｓｖがハイレベルのとき、トランジスタ２ｖａのゲートをＶ相用の負電源ＶＶＮに接続することで、トランジスタ２ｖａをオフさせる電圧値にトランジスタ２ｖａのゲート電圧Ｖｇｓｖを切り替える。

【0041】

図５は、第１実施形態の二次側整流回路に含まれるＸ相駆動回路の一構成例を示す図である。ゲート信号生成回路４１は、Ｘ相用のゲート信号生成回路４１ｘを含み、ゲート駆動回路４２は、Ｘ相用のゲート駆動回路４２ｘを含む。ゲート信号生成回路４１ｘ及びゲート駆動回路４２ｘは、駆動回路４０１に含まれるＸ相駆動回路である。

【0042】

ゲート信号生成回路４１ｘ及びゲート駆動回路４２ｘは、ダイオード２ｘｂに電流Ｉｘが流れる期間にトランジスタ２ｘａをオンすることでダイオード２ｘｂに発生する導通損失を低減する第２駆動回路である。

【0043】

ゲート信号生成回路４１ｘは、Ｘ相の同期整流素子２ｘのトランジスタ２ｘａのゲートを駆動するためのＸ相用のゲート信号Ｖｓｘを生成する。ゲート信号生成回路４１ｘは、反転回路４５ｘ、論理積回路４６ｘ及びトランジスタ４７ｘを含む。Ｘ相のゲート信号生成回路４１ｘは、Ｖ相のゲート信号生成回路４１ｖ（図４）により生成された出力信号Ｓｉｇ０，Ｓｉｇｄを共用する。出力信号Ｓｉｇ０，Ｓｉｇｄの共用により、Ｘ相のゲート信号生成回路４１ｘを小型化できる。

【0044】

Ｘ相のゲート信号生成回路４１ｘは、Ｖ相のゲート信号生成回路４１ｖと同じ基準電位ＶＧで動作する。Ｘ相の反転回路４５ｘは、Ｖ相の反転回路４５ｖと同様に、遅延回路の出力信号を反転させる第１反転回路の一例である。Ｘ相の論理積回路４６ｘは、Ｖ相の論理積回路４６ｖと同様に、検出回路４３の出力信号Ｓｉｇ０と反転回路４５ｘの出力信号との論理積を出力する。Ｘ相のトランジスタ４７ｘは、Ｖ相のトランジスタ４７ｖと同様に、論理積回路４６ｘの出力信号に従って、オン又はオフとなる。

【0045】

ゲート駆動回路４２ｘは、検出回路４３の出力信号Ｓｉｇ０と反転回路４５ｖの出力信号に基づいて、Ｘ相の同期整流素子２ｘのゲートを駆動する第２ゲート駆動回路である。ゲート駆動回路４２ｘは、ゲート駆動回路４２ｖと同様に、Ｘ相用のゲート信号Ｖｓｘに従って、同期整流素子２ｘのトランジスタ２ｘａのゲートを駆動する。

【0046】

ゲート駆動回路４２ｘは、ゲート信号Ｖｓｘがローレベルのとき、トランジスタ２ｘａのゲートをＸ相用の正電源ＶＸＰに接続することで、トランジスタ２ｘａをオンさせる電圧値にトランジスタ２ｘａのゲート電圧Ｖｇｓｘを切り替える。一方、ゲート駆動回路４２ｘは、ゲート信号Ｖｓｘがハイレベルのとき、トランジスタ２ｘａのゲートをＸ相用の負電源ＶＸＮに接続することで、トランジスタ２ｘａをオフさせる電圧値にトランジスタ２ｘａのゲート電圧Ｖｇｓｘを切り替える。

【0047】

図６は、第１実施形態の二次側整流回路に含まれるＵ相またはＹ相駆動回路の一構成例を示す図である。ゲート信号生成回路４１は、Ｕ相用のゲート信号生成回路４１ｕ及びＹ相用のゲート信号生成回路４１ｙを含み、ゲート駆動回路４２は、Ｕ相用のゲート駆動回路４２ｕ及びＹ相用のゲート駆動回路４２ｙを含む。ゲート信号生成回路４１ｕ及びゲート駆動回路４２ｕは、駆動回路４０１に含まれるＵ相駆動回路である。ゲート信号生成回路４１ｙ及びゲート駆動回路４２ｙは、駆動回路４０１に含まれるＹ相駆動回路である。

【0048】

ゲート信号生成回路４１ｕ及びゲート駆動回路４２ｕは、ダイオード２ｕｂに電流Ｉｕが流れる期間にトランジスタ２ｕａをオンすることでダイオード２ｕｂに発生する導通損失を低減する第３駆動回路である。ゲート信号生成回路４１ｙ及びゲート駆動回路４２ｙは、ダイオード２ｙｂに電流Ｉｙが流れる期間にトランジスタ２ｙａをオンすることでダイオード２ｙｂに発生する導通損失を低減する第４駆動回路である。

【0049】

Ｙ相駆動回路（ゲート信号生成回路４１ｙ及びゲート駆動回路４２ｙ）は、Ｕ相駆動回路（ゲート信号生成回路４１ｕ及びゲート駆動回路４２ｕ）と同じ構成を有する。

【0050】

ゲート信号生成回路４１ｕ（４１ｙ）は、Ｕ相（Ｙ相）の同期整流素子２ｕ（２ｙ）のトランジスタ２ｕａ（２ｙａ）のゲートを駆動するためのＵ相（Ｙ相）用のゲート信号Ｖｓｕ（Ｖｓｙ）を生成する。ゲート信号生成回路４１ｕ（４１ｙ）は、反転回路４５ｕ（４５ｙ）、論理積回路４６ｕ（４６ｙ）及びトランジスタ４７ｕ（４７ｙ）を含む。Ｕ相（Ｙ相）のゲート信号生成回路４１ｕ（４１ｙ）は、Ｖ相のゲート信号生成回路４１ｖ（図４）により生成された出力信号Ｓｉｇ０，Ｓｉｇｄを共用する。出力信号Ｓｉｇ０，Ｓｉｇｄの共用により、Ｕ相（Ｙ相）のゲート信号生成回路４１ｕ（４１ｙ）を小型化できる。

【0051】

Ｕ相（Ｙ相）のゲート信号生成回路４１ｕ（４１ｙ）は、Ｖ相のゲート信号生成回路４１ｖと同じ基準電位ＶＧで動作する。Ｕ相（Ｙ相）の反転回路４５ｕ（４５ｙ）は、検出回路４３の出力信号Ｓｉｇ０を反転させる第２反転回路の一例である。Ｕ相（Ｙ相）の論理積回路４６ｕ（４６ｙ）は、反転回路４５ｕ（４５ｙ）の出力信号と遅延回路４４の出力信号Ｓｉｇｄとの論理積を出力する。Ｕ相（Ｙ相）のトランジスタ４７ｕ（４７ｙ）は、論理積回路４６ｕ（４６ｙ）の出力信号に従って、オン又はオフとなる。

【0052】

ゲート駆動回路４２ｕ（４２ｙ）は、反転回路４５ｕ（４５ｙ）の出力信号と遅延回路４４の出力信号Ｓｉｇｄに基づいて、Ｕ相（Ｙ相）の同期整流素子２ｕ（２ｙ）のゲートを駆動する第３ゲート駆動回路（第４ゲート駆動回路）である。ゲート駆動回路４２ｕ（４２ｙ）は、ゲート駆動回路４２ｖと同様に、Ｕ相（Ｙ相）用のゲート信号Ｖｓｕ（Ｖｓｙ）に従って、同期整流素子２ｕ（２ｙ）のトランジスタ２ｕａ（２ｙａ）のゲートを駆動する。

【0053】

ゲート駆動回路４２ｕ（４２ｙ）は、ゲート信号Ｖｓｕ（Ｖｓｙ）がローレベルのとき、トランジスタ２ｕａ（２ｙａ）のゲートをＵ相（Ｙ相）用の正電源ＶＵＰ（ＶＹＰ）に接続することで、トランジスタ２ｕａ（２ｙａ）をオンさせる電圧値にトランジスタ２ｕａ（２ｙａ）のゲート電圧Ｖｇｓｕ（Ｖｇｓｙ）を切り替える。一方、ゲート駆動回路４２ｕ（４２ｙ）は、ゲート信号Ｖｓｕ（Ｖｓｙ）がハイレベルのとき、トランジスタ２ｕａ（２ｙａ）のゲートをＵ相（Ｙ相）用の負電源ＶＵＮ（ＶＹＮ）に接続することで、トランジスタ２ｕａ（２ｙａ）をオフさせる電圧値にトランジスタ２ｕａ（２ｙａ）のゲート電圧Ｖｇｓｕ（Ｖｇｓｙ）を切り替える。

【0054】

図７は、第１実施形態の二次側整流回路の一動作波形を示すタイミングチャートである。図３－図６を参照して、図７について以下説明する。

【0055】

タイミングｔ１において、電流Ｉｖが同期整流素子２ｖのダイオード２ｖｂを経由して流れ始める。電流Ｉｖが流れ始めると、同期整流素子２ｖの両端の電圧Ｖｄｓが低下し始める。

【0056】

タイミングｔ２において、コンデンサＣｘの電荷がダイオードＤを経由して放電されるので、コンデンサ電圧Ｖｃが電源電圧ＶＢから漸減する。

【0057】

タイミングｔ３において、コンデンサ電圧Ｖｃが閾値電圧Ｖｔｈよりも低下すると、検出回路４３の出力信号Ｓｉｇ０がローレベルからハイレベルに切り替わる。これにより、ゲート電圧Ｖｇｓｖがローレベルからハイレベルに切り替わるので、同期整流素子２ｖのトランジスタ２ｖａはオンし、かつ、ゲート電圧Ｖｇｓｘがローレベルからハイレベルに切り替わるので、同期整流素子２ｘのトランジスタ２ｘａはオンする。このように、同期整流素子２ｖ，２ｘの各ゲートがオフからオンに切り替わるので、同期整流素子２ｖ，２ｘの導通損失が同期整流により低減する。

【0058】

タイミングｔ４において、出力信号Ｓｉｇ０がローレベルからハイレベルに切り替わるってから設定時間（この例では、遅延時間ｔｄｅｌａｙ）が経過すると、遅延回路４４の出力信号Ｓｉｇｄがローレベルからハイレベルに切り替わる。これにより、ゲート電圧Ｖｇｓｖがハイレベルからローレベルに切り替わるので、同期整流素子２ｖのトランジスタ２ｖａはオフし、かつ、ゲート電圧Ｖｇｓｘがハイレベルからローレベルに切り替わるので、同期整流素子２ｘのトランジスタ２ｘａはオフする。

【0059】

トランジスタ２ｖａ，２ｘａのオフにより、ダイオード２ｖｂ，２ｘｂを流れる電流Ｉｖがゼロまで低下すると、転流が生じる。これにより、電流Ｉｙが同期整流素子２ｙのダイオード２ｙｂを経由して流れ始めるとともに、電流Ｉｕが同期整流素子２ｕのダイオード２ｕｂを経由して流れ始める。

【0060】

一方、同期整流素子２ｖのトランジスタ２ｖａのオフにより、同期整流素子２ｖの両端の電圧Ｖｄｓは上昇するので、ダイオードＤを介してのコンデンサＣｘの放電は、停止する。よって、コンデンサＣｘの充電が充電回路５０により開始し、コンデンサ電圧Ｖｃが上昇し始める。

【0061】

タイミングｔ５において、コンデンサ電圧Ｖｃが閾値電圧Ｖｔｈよりも上昇すると、検出回路４３の出力信号Ｓｉｇ０がハイレベルからローレベルに切り替わる。これにより、ゲート電圧Ｖｇｓｕがローレベルからハイレベルに切り替わるので、同期整流素子２ｕのトランジスタ２ｕａはオンし、かつ、ゲート電圧Ｖｇｓｙがローレベルからハイレベルに切り替わるので、同期整流素子２ｙのトランジスタ２ｙａはオンする。このように、同期整流素子２ｕ，２ｙの各ゲートがオフからオンに切り替わるので、同期整流素子２ｕ，２ｙの導通損失が同期整流により低減する。

【0062】

このように、第１実施形態によれば、駆動回路４０１は、コンデンサＣｘの電圧に基づいて、同期整流素子２ｕ，２ｘ，２ｖ，２ｙの各ゲートを駆動する。駆動回路４０１は、コンデンサＣｘの電圧を利用することで、電流Ｉｖの流れ始めを速やかに検知できる。電流Ｉｖが流れ始めると、コンデンサＣｘがダイオードＤを経由して速やかに放電されるからである。よって、駆動回路４０１は、同期整流素子２ｖ，２ｘの各ゲートを速やかにオンできる。同様に、駆動回路４０１は、コンデンサＣｘの電圧を利用することで、電流Ｉｖから電流Ｉｕ，Ｉｙへの転流をコンデンサ電圧Ｖｃの上昇検出により速やかに検知できる。よって、駆動回路４０１は、同期整流素子２ｕ，２ｙの各ゲートを速やかにオンできる。したがって、同期整流素子２ｕ，２ｘ，２ｖ，２ｙの各ダイオードに電流が流れる時間を短縮できるので、同期整流素子２ｕ，２ｘ，２ｖ，２ｙの導通損失を低減できる。

【0063】

図７に示すように、駆動回路４０１は、コンデンサ電圧Ｖｃに基づいて、デッドタイムｔｄｅａｄを挟んで、Ｘ，Ｙ相同期整流期間とＵ，Ｙ相同期整流期間とを交互に繰り返す。デッドタイムｔｄｅａｄ（＝入力電流Ｉｉｎの共振半周期ｔｓ－遅延時間ｔｄｅｌａｙ）は、同期整流素子２ｕ，２ｘ，２ｖ，２ｙを全てオフする期間である。Ｘ，Ｙ相同期整流期間は、同期整流素子２ｖ，２ｘをオンしかつ同期整流素子２ｕ，２ｙをオフする期間である。Ｕ，Ｙ相同期整流期間は、同期整流素子２ｖ，２ｘをオフしかつ同期整流素子２ｕ，２ｙをオンする期間である。

【0064】

次に、図８－１２を参照して、閾値電圧Ｖｔｈの設定について説明する。

【0065】

図８は、Ｖ相同期整流素子のオン時の各電圧値を説明するための図である。同期整流素子２ｖがオン状態の期間では、電流Ｉｖが通流し、同期整流素子２ｖは低インピーダンス状態となる。コンデンサＣｘの電荷がダイオードＤを介して放電されるので、コンデンサ電圧Ｖｃは、同期整流素子２ｖの両端の電圧ＶｄｓにダイオードＤの順方向電圧を加算した電圧となる。電圧Ｖｄｓは、同期整流素子２ｖのオン抵抗Ｒｄｓと電流Ｉｖとの積、または、ダイオード２ｖｂの順方向電圧Ｖｆ（ｆｅｔ）に相当する。したがって、Ｖ相の同期整流素子２ｖのオン時のコンデンサ電圧Ｖｃは、図９に示すように、例えば１ボルト程度の順方向電圧Ｖｆ以下となる（Ｖｃ≦Ｖｆ）。

【0066】

図１０は、Ｖ相同期整流素子のオフ時の各電圧値を説明するための図である。同期整流素子２ｖがオフ状態の期間では、電流Ｉｖの通流は停止し、同期整流素子２ｖは高インピーダンス状態となる。同期整流素子２ｖの両端の電圧Ｖｄｓは、整流回路２０１の出力側の直流電圧Ｅ２にクランプされる。直流電圧Ｅ２は電源電圧ＶＢよりも十分に高いため、ダイオードＤを経由してのコンデンサＣｘの放電は停止し、コンデンサ電圧Ｖｘは電源電圧ＶＢにクランプされる。したがって、Ｖ相の同期整流素子２ｖのオフ時のコンデンサ電圧Ｖｃは、図１１に示すように、例えば１５ボルト程度の電源電圧ＶＢに略等しくなる（Ｖｃ≒ＶＢ）。

【0067】

したがって、図１２に示すように、コンデンサ電圧Ｖｃは、１ボルト程度の順方向電圧Ｖｆから１５ボルト程度の電源電圧ＶＢまでの範囲を変動するので、閾値電圧Ｖｔｈを設定可能な範囲が広くなる。その結果、コンデンサＣｘの電圧低下を検出する検出回路４３のノイズ耐性が向上する。

【0068】

図１３は、第２実施形態の電力変換装置の二次側整流回路の一構成例を示す図である。第２実施形態において、第１実施形態と同様の構成、作用及び効果についての説明は、上述の説明を援用することで、省略又は簡略する。第２実施形態の電力変換装置は、Ｖ相及びＵ相の同期整流素子が整流ダイオードに置換されている点で、第１実施形態の電力変換装置と相違する。

【0069】

図１３に示す二次側整流回路５０２は、トランス３３の二次側から整流回路２０２に流れる入力電流Ｉｉｎを整流する。トランス３３の二次側巻線３２の両端に発生する入力電圧Ｖｉｎは、接続点２１と接続点２２との間に発生する上記の交流電圧Ｖ２に相当する。二次側整流回路５０２は、整流回路２０２、ダイオードＤ１，Ｄ２及び駆動回路４０２を備える。

【0070】

整流回路２０２は、交流の入力電流Ｉｉｎを直流電流に整流する。整流回路２０２は、Ｕ相の整流素子であるダイオード６ｕ、Ｘ相の同期整流素子２ｘ、Ｖ相の整流素子であるダイオード６ｖおよびＹ相の同期整流素子２ｙを含む。ダイオード６ｖと同期整流素子２ｙとの間の接続点２２は、二次側巻線３２の端部３２ｂに電気的に接続され、ダイオード６ｕと同期整流素子２ｘとの間の接続点２１は、二次側巻線３２の端部３２ａに電気的に接続される。端部３２ｂは、二次側巻線の第１端の一例である。端部３２ａは、二次側巻線の第２端の一例である。

【0071】

Ｖ相のダイオード６ｖは、第１主端子６ｖｋ及び第２主端子６ｖａを有する。第１主端子６ｖｋは、カソード端子に相当する。第２主端子６ｖａは、アノード端子に相当する。ダイオード６ｖは、第１端子及び第２端子に接続される第１整流素子の一例である。第１主端子６ｖｋは、第１端子の一例である。第２主端子６ｖａは、第２端子の一例である。

【0072】

Ｘ相の同期整流素子２ｘは、整流素子であるダイオード２ｘｂが並列に接続されたトランジスタ２ｘａである。同期整流素子２ｘは、ダイオード６ｖにトランス３３の二次側巻線３２を介して直列に接続される。同期整流素子２ｘは、第２同期整流素子の一例である。

【0073】

Ｕ相のダイオード６ｕは、第３主端子６ｕｋ及び第４主端子６ｕａを有する。第３主端子６ｕｋは、カソード端子に相当する。第４主端子６ｕａは、アノード端子に相当する。ダイオード６ｕは、第３端子及び第４端子に接続される第３整流素子の一例である。第３主端子６ｕｋは、第３端子の一例である。第４主端子６ｕａは、第４端子の一例である。

【0074】

Ｙ相の同期整流素子２ｙは、整流素子であるダイオード２ｙｂが並列に接続されたトランジスタ２ｙａである。同期整流素子２ｙは、ダイオード６ｕにトランス３３の二次側巻線３２を介して直列に接続される。同期整流素子２ｙは、第４同期整流素子の一例である。

【0075】

ダイオードＤ１は、第１ダイオードの一例であり、Ｖ相のダイオード６ｖの第１主端子６ｖｋにカソードｋ１が電気的に接続された整流素子である。ダイオードＤ１のアノードａ１は、駆動回路４０２に接続されている。

【0076】

ダイオードＤ２は、第２ダイオードの一例であり、Ｕ相のダイオード６ｖの第３主端子６ｕｋにカソードｋ２が電気的に接続された整流素子である。ダイオードＤ２のアノードａ２は、駆動回路４０２に接続されている。

【0077】

駆動回路４０２は、同期整流素子２ｘ，２ｙのトランジスタ２ｘａ，２ｙａの各ゲートを駆動する。駆動回路４０２は、ゲート信号生成回路４８及びゲート駆動回路４９を有する。

【0078】

ゲート信号生成回路４８は、ダイオードＤ１のアノードａ１の電位に基づいて、同期整流素子２ｘのトランジスタ２ｘａのゲートを駆動するための１つのゲート信号を生成する。ゲート信号生成回路４８は、ダイオードＤ２のアノードａ２の電位に基づいて、同期整流素子２ｙのトランジスタ２ｙａのゲートを駆動するための１つのゲート信号を生成する。ゲート駆動回路４９は、それらの２つのゲート信号のうち、一方のゲート信号に従って、同期整流素子２ｘのトランジスタ２ｘａのゲートを駆動し、他方のゲート信号に従って、同期整流素子２ｙのトランジスタ２ｙａのゲートを駆動する。

【0079】

図１４は、第２実施形態の二次側整流回路に含まれるＸ相駆動回路の一構成例を示す図である。ゲート信号生成回路４８は、Ｘ相用のゲート信号生成回路４８ｘを含み、ゲート駆動回路４９は、Ｘ相用のゲート駆動回路４９ｘを含む。ゲート信号生成回路４８ｘ及びゲート駆動回路４９ｘは、駆動回路４０２に含まれるＸ相駆動回路である。

【0080】

ゲート信号生成回路４８ｘ及びゲート駆動回路４９ｘは、ダイオード６ｖに電流Ｉｖが流れる期間にトランジスタ２ｘａをオンすることでダイオード２ｘｂに発生する導通損失を低減する第１駆動回路である。

【0081】

ゲート信号生成回路４８ｘは、Ｘ相の同期整流素子２ｘのトランジスタ２ｘａのゲートを駆動するためのＸ相用のゲート信号Ｖｓｘを生成する。ゲート信号生成回路４８ｘは、コンデンサＣｖ、充電回路５０ｖ、検出回路４３ｘ及びトランジスタ４７ｘを含む。Ｘ相のゲート信号生成回路４８ｘは、Ｖ相の整流ダイオード６ｖの第２主端子６ｖａと同じ基準電位ＶＧで動作する。

【0082】

コンデンサＣｖは、第１コンデンサの一例であり、基準電位ＶＧとダイオードＤ１のアノードａ１との間に電気的に接続された蓄電素子である。基準電位ＶＧは、整流ダイオード６ｖの第２主端子６ｖａに電気的に接続された箇所の電位なので、コンデンサＣｖは、第２主端子６ｖａとアノードａ１との間に電気的に接続されている。

【0083】

充電回路５０ｖは、第１充電回路の一例であり、電源５１ｖの一定の電源電圧ＶＢｖでコンデンサＣｖを充電する定電圧源である。図１４に示す充電回路５０ｖは、電源５１ｖの出力側とコンデンサＣｖの一端との間に接続された抵抗５２ｖを含む。充電回路５０ｖは、図１４に示す構成に限られず、例えば、コンデンサＣｖ及びダイオードＤ１に電流を供給する電流源でもよい。

【0084】

検出回路４３ｘは、Ｘ相の同期整流素子２ｘに同期整流させるタイミング（トランジスタ２ｘａをオンさせるタイミング）を検知するため、コンデンサＣｖの電圧低下を検出する。同期整流素子２ｘに同期整流させるタイミングは、整流ダイオード６ｖのインピーダンスにより調整される。電流Ｉｖが整流ダイオード６ｖを経由して流れる期間は、第１主端子６ｖｋの電位が低下するので、コンデンサＣｖの電荷がダイオードＤ１を介して放電される。コンデンサＣｖの電荷が放電されると、コンデンサＣｖの電圧（コンデンサ電圧Ｖｃｖ）は低下する。したがって、検出回路４３ｘは、コンデンサＣｖの電圧低下を検出することで、Ｘ相の同期整流素子２ｘに同期整流させるタイミング（トランジスタ２ｘａをオンさせるタイミング）を検知できる。

【0085】

検出回路４３ｘは、例えば図１４に示すように、コンデンサ電圧Ｖｃｖを所定の閾値電圧Ｖｔｈと比較するコンパレータによって、コンデンサ電圧Ｖｃｖの低下を検出してもよい。検出回路４３ｘは、コンデンサ電圧Ｖｃｖが閾値電圧Ｖｔｈよりも高いとき、ローレベルの出力信号を出力し、コンデンサ電圧Ｖｃｖが閾値電圧Ｖｔｈよりも低いとき、ハイレベルの出力信号を出力する。

【0086】

なお、検出回路４３ｘがコンデンサＣｖの電圧低下を検出する方式は、これに限られない。例えば、検出回路４３ｘは、コンデンサＣｖの電圧低下をＣＭＯＳインバータにより検出してもよい。

【0087】

ゲート駆動回路４９ｘは、コンデンサＣｖの電圧に基づいて（詳しくは、検出回路４３ｘの出力信号に基づいて）、Ｘ相の同期整流素子２ｘのゲートを駆動する第１ゲート駆動回路である。ゲート駆動回路４９ｘは、上記のゲート駆動回路４２ｘと同じ構成を有する。

【0088】

図１５は、第２実施形態の二次側整流回路に含まれるＹ相駆動回路の一構成例を示す図である。ゲート信号生成回路４８は、Ｙ相用のゲート信号生成回路４８ｙを含み、ゲート駆動回路４９は、Ｙ相用のゲート駆動回路４９ｙを含む。ゲート信号生成回路４８ｙ及びゲート駆動回路４９ｙは、駆動回路４０２に含まれるＹ相駆動回路である。

【0089】

ゲート信号生成回路４８ｙ及びゲート駆動回路４９ｙは、ダイオード６ｕに電流Ｉｕが流れる期間にトランジスタ２ｙａをオンすることでダイオード２ｙｂに発生する導通損失を低減する第２駆動回路である。

【0090】

Ｙ相駆動回路（ゲート信号生成回路４８ｙ及びゲート駆動回路４９ｙ）は、Ｘ相駆動回路（ゲート信号生成回路４８ｘ及びゲート駆動回路４９ｘ）と同じ構成を有する。

【0091】

ゲート信号生成回路４８ｙは、Ｙ相の同期整流素子２ｙのトランジスタ２ｙａのゲートを駆動するためのＹ相用のゲート信号Ｖｓｙを生成する。ゲート信号生成回路４８ｙは、コンデンサＣｕ、充電回路５０ｕ、検出回路４３ｙ及びトランジスタ４７ｙを含む。Ｙ相のゲート信号生成回路４８ｙは、Ｕ相の整流ダイオード６ｕの第４主端子６ｕａと同じ基準電位ＵＧで動作する。

【0092】

コンデンサＣｕは、第２コンデンサの一例であり、基準電位ＵＧとダイオードＤ２のアノードａ２との間に電気的に接続された蓄電素子である。基準電位ＵＧは、整流ダイオード６ｕの第４主端子６ｕａに電気的に接続された箇所の電位なので、コンデンサＣｕは、第４主端子６ｕａとアノードａ２との間に電気的に接続されている。

【0093】

充電回路５０ｕは、第２充電回路の一例であり、電源５１ｕの一定の電源電圧ＶＢｕでコンデンサＣｕを充電する定電圧源である。図１５に示す充電回路５０ｕは、電源５１ｕの出力側とコンデンサＣｕの一端との間に接続された抵抗５２ｕを含む。充電回路５０ｕは、図１５に示す構成に限られず、例えば、コンデンサＣｕ及びダイオードＤ２に電流を供給する電流源でもよい。

【0094】

検出回路４３ｙは、Ｙ相の同期整流素子２ｙに同期整流させるタイミング（トランジスタ２ｙａをオンさせるタイミング）を検知するため、コンデンサＣｕの電圧低下を検出する。同期整流素子２ｙに同期整流させるタイミングは、整流ダイオード６ｕのインピーダンスにより調整される。電流Ｉｕが整流ダイオード６ｕを経由して流れる期間は、第３主端子６ｕｋの電位が低下するので、コンデンサＣｕの電荷がダイオードＤ２を介して放電される。コンデンサＣｕの電荷が放電されると、コンデンサＣｕの電圧（コンデンサ電圧Ｖｃｕ）は低下する。したがって、検出回路４３ｙは、コンデンサＣｕの電圧低下を検出することで、Ｙ相の同期整流素子２ｙに同期整流させるタイミング（トランジスタ２ｙａをオンさせるタイミング）を検知できる。

【0095】

検出回路４３ｙは、例えば図１５に示すように、コンデンサ電圧Ｖｃｕを所定の閾値電圧Ｖｔｈと比較するコンパレータによって、コンデンサ電圧Ｖｃｕの低下を検出してもよい。検出回路４３ｙは、コンデンサ電圧Ｖｃｕが閾値電圧Ｖｔｈよりも高いとき、ローレベルの出力信号を出力し、コンデンサ電圧Ｖｃｕが閾値電圧Ｖｔｈよりも低いとき、ハイレベルの出力信号を出力する。

【0096】

なお、検出回路４３ｕがコンデンサＣｕの電圧低下を検出する方式は、これに限られない。例えば、検出回路４３ｕは、コンデンサＣｕの電圧低下をＣＭＯＳインバータにより検出してもよい。

【0097】

ゲート駆動回路４９ｙは、コンデンサＣｕの電圧に基づいて（詳しくは、検出回路４３ｙの出力信号に基づいて）、Ｙ相の同期整流素子２ｙのゲートを駆動する第２ゲート駆動回路である。ゲート駆動回路４９ｙは、上記のゲート駆動回路４２ｙと同じ構成を有する。

【0098】

図１６は、第２実施形態の二次側整流回路の一動作波形を示すタイミングチャートである。図１３－図１５を参照して、図１６について以下説明する。

【0099】

整流ダイオード６ｕを経由する電流Ｉｕが流れ終わると、電流Ｉｖが整流ダイオード６ｖを経由して流れ始める。電流Ｉｕが流れ終わると、整流ダイオード６ｕの第３主端子６ｕｋの電位が上昇し始める。これにより、コンデンサＣｕが充電回路５０ｕにより充電されるので、コンデンサ電圧Ｖｃｕがゼロから漸増する。一方、電流Ｉｖが流れ始めると、整流ダイオード６ｖの第１主端子６ｖｋの電位が低下し始める。これにより、コンデンサＣｖの電荷がダイオードＤ１を経由して放電されるので、コンデンサ電圧Ｖｃｖが電源電圧ＶＢｖから漸減する。

【0100】

コンデンサ電圧Ｖｃｕが閾値電圧Ｖｔｈよりも上昇すると、検出回路４３ｙの出力信号がハイレベルからローレベルに切り替わる。これにより、ゲート電圧Ｖｇｓｙがハイレベルからローレベルに切り替わるので、同期整流素子２ｙのトランジスタ２ｙａはオフする。一方、コンデンサ電圧Ｖｃｖが閾値電圧Ｖｔｈよりも低下すると、検出回路４３ｘの出力信号がローレベルからハイレベルに切り替わる。これにより、ゲート電圧Ｖｇｓｘがローレベルからハイレベルに切り替わるので、同期整流素子２ｘのトランジスタ２ｘａはオンする。このように、同期整流素子２ｘのゲートがオフからオンに切り替わるので、同期整流素子２ｘの導通損失が同期整流により低減する。

【0101】

整流ダイオード６ｖを経由する電流Ｉｖが流れ終わると、電流Ｉｕが整流ダイオード６ｕを経由して流れ始める。電流Ｉｖが流れ終わると、整流ダイオード６ｖの第１主端子６ｖｋの電位が上昇し始める。これにより、コンデンサＣｖが充電回路５０ｖにより充電されるので、コンデンサ電圧Ｖｃｖがゼロから漸増する。一方、電流Ｉｕが流れ始めると、整流ダイオード６ｕの第３主端子６ｕｋの電位が低下し始める。これにより、コンデンサＣｕの電荷がダイオードＤ２を経由して放電されるので、コンデンサ電圧Ｖｃｕが電源電圧ＶＢｕから漸減する。

【0102】

コンデンサ電圧Ｖｃｖが閾値電圧Ｖｔｈよりも上昇すると、検出回路４３ｘの出力信号がハイレベルからローレベルに切り替わる。これにより、ゲート電圧Ｖｇｓｘがハイレベルからローレベルに切り替わるので、同期整流素子２ｘのトランジスタ２ｘａはオフする。一方、コンデンサ電圧Ｖｃｕが閾値電圧Ｖｔｈよりも低下すると、検出回路４３ｙの出力信号がローレベルからハイレベルに切り替わる。これにより、ゲート電圧Ｖｇｓｙがローレベルからハイレベルに切り替わるので、同期整流素子２ｙのトランジスタ２ｙａはオンする。このように、同期整流素子２ｙのゲートがオフからオンに切り替わるので、同期整流素子２ｙの導通損失が同期整流により低減する。

【0103】

図１７は、共振定数（Ｃ２及びＬ１）にばらつきがない場合の一動作波形を示すタイミングチャートである。図１７は、第１実施形態の電力変換装置１００１（図１）の一動作波形を示す。トランス３３の一次側に流れる共振電流Ｉ１及びトランス３３の二次側に流れる電流Ｉｓの共振周期は、一次側の共振定数（キャパシタＣ２のキャパスタンス及びインダクタＬ１のインダクタンス）によって決まる。一次側の共振定数に誤差があると、その共振周期が変化する。

【0104】

図１８は、共振定数（Ｃ２及びＬ１）にばらつきがある場合の一動作波形を示すタイミングチャートであり、共振周期の半分が（π×√（Ｃ２×Ｌ１））から（π×√（Ｃ２×Ｌ１×１．１））に変化した場合を例示する。

【0105】

同期整流素子２ｕ，２ｙのターンオンからターンオフまでの遅延時間ｔｄｅｌａｙが固定の場合、電流Ｉｓが大きいタイミングで同期整流素子２ｕ，２ｙはターンオフするので、同期整流素子２ｕ，２ｙのターンオフ損失Ｐｔｏｆｆが増大する。同様に、同期整流素子２ｖ，２ｘのターンオンからターンオフまでの遅延時間ｔｄｅｌａｙが固定の場合、電流Ｉｓが大きいタイミングで同期整流素子２ｖ，２ｘはターンオフするので、同期整流素子２ｖ，２ｘのターンオフ損失Ｐｔｏｆｆが増大する。

【0106】

電力変換装置１００１ごとに遅延時間ｔｄｅｌａｙを手動で調整すると、その調整作業に手間がかかる場合がある。

【0107】

図１９は、電力変換装置の二次側整流回路の一構成例を示す図である。図１９に示す電力変換装置は、上記の遅延時間ｔｄｅｌａｙを調整する調整部６０を備える点で、図３に示す電力変換装置と相違する。図１９は、調整部６０が第１実施形態の電力変換装置に備えられる場合を例示する。調整部６０は、他の実施形態の電力変換装置に備えられてもよい。

【0108】

遅延時間ｔｄｅｌａｙを調整可能な調整部６０が設けられることで、共振定数（Ｃ２及びＬ１）にばらつきがあっても、二次側整流回路の同期整流を精度良く行うことができる。

【0109】

図２０は、二次側整流回路に含まれるＶ相駆動回路の一構成例を示す図である。図２０に示すＶ相駆動回路は、遅延時間ｔｄｅｌａｙを調整する調整部６０を備える点で、図４に示すＶ相駆動回路と相違する。図２０は、調整部６０が、Ｖ相駆動回路に対して設けられる場合を例示する。調整部６０は、Ｖ相、Ｘ相、Ｕ相およびＹ相の駆動回路に対して、個別に設けられてもよいし、一括で設けられてもよい。

【0110】

調整部６０は、例えば、コンデンサ電圧Ｖｃの変化のタイミングに応じて、遅延時間ｔｄｅｌａｙを調整する。これにより、共振定数（Ｃ２及びＬ１）にばらつきがあっても、二次側整流回路の同期整流の精度が向上する。この例では、調整部６０は、検出回路４３の出力信号Ｓｉｇ０に応じてコンデンサ電圧Ｖｃの低下及び上昇のタイミングを検出し、コンデンサ電圧Ｖｃが低下してから上昇に転じるまでの時間に応じて、遅延時間ｔｄｅｌａｙを調整する。遅延回路４４は、調整部６０による調整後の遅延時間ｔｄｅｌａｙだけ、出力信号Ｓｉｇ０を遅延させた出力信号Ｓｉｇｄを生成する。

【0111】

図２１は、遅延時間ｔｄｅｌａｙの調整前の電力変換装置の一動作波形を示すタイミングチャートである。出力信号Ｓｉｇｄは、出力信号Ｓｉｇ０に対して遅延時間ｔｄｅｌａｙだけ遅れた信号である。

【0112】

図２２は、遅延時間ｔｄｅｌａｙの調整後の電力変換装置の一動作波形を示すタイミングチャートである。調整部６０は、デッドタイムｔｄｅａｄ（＝入力電流Ｉｉｎの共振半周期ｔｓ－遅延時間ｔｄｅｌａｙ）が短縮するように、遅延時間ｔｄｅｌａｙを延長するように調整する。これにより、各相の同期整流素子２ｕ，２ｙ（２ｖ，２ｘ）がターンオフするタイミングは、入力電流Ｉｉｎが零となるタイミングに近づくので、各相の同期整流素子のターンオフ損失Ｐｔｏｆｆが低減する。

【0113】

調整部６０は、検出回路４３の出力信号Ｓｉｇ０がローレベルからハイレベルに遷移するタイミングを、コンデンサ電圧Ｖｃが低下し始めるタイミングとして検出する。調整部６０は、検出回路４３の出力信号Ｓｉｇ０がハイレベルからローレベルに遷移するタイミングを、コンデンサ電圧Ｖｃが上昇し始めるタイミングとして検出する。調整部６０は、遅延時間ｔｄｅｌａｙを、出力信号Ｓｉｇ０がハイレベルに遷移してからローレベルに遷移するまで延長する。

【0114】

このように、コンデンサ電圧Ｖｃが低下してから上昇に転じるまでの時間に応じて遅延時間ｔｄｅｌａｙが調整されることで、入力電流Ｉｉｎがほぼ零のタイミングで各相の同期整流素子２ｕ，２ｙ（２ｖ，２ｘ）はターンオフする。これにより、各相の同期整流素子のターンオフ損失Ｐｔｏｆｆが低減する。調整部６０により遅延時間ｔｄｅｌａｙが自動で調整されることで、遅延時間ｔｄｅｌａｙの調整作業の簡素化またはメンテナンスフリーが実現される。

【0115】

図２３は、遅延回路４４及び調整部６０の機能ブロック図である。カウントアップ部６８は、出力信号Ｓｉｇ０の立ち上がりからカウントセット値ｃｓをカウントアップする。セット時間計算部６６は、セット時間を生成するための閾値Ｖｔｈｓを生成する。コンパレータ６２は、カウントセット値ｃｓと閾値Ｖｔｈｓとを比較する。カウントアップ部６９は、出力信号Ｓｉｇ０の論理を反転させた信号の立ち上がりからカウントディレイ値ｃｄをカウントアップする。リセット時間計算部６７は、リセット時間を生成するための閾値Ｖｔｈｒを生成する。コンパレータ６５は、カウントディレイ値ｃｄと閾値Ｖｔｈｒとを比較する。ゲート信号生成部７０は、コンパレータ６２，６５の比較結果に基づいて、ゲート信号ｇａｔｅ＿ｖ，ｇａｔｅ＿ｕを生成する。

【0116】

図２４は、遅延回路４４及び調整部６０のシーケンスブロック図である。図２４は、図２３の機能ブロックを実現するための一構成例を示す。図２５は、図２４のシーケンスブロック図の動作を示すタイミングチャートである。図２４及び図２５を参照して、遅延回路４４及び調整部６０の動作を以下説明する。

【0117】

ステップＳ１において、コンデンサ電圧Ｖｃの低下により出力信号Ｓｉｇ０が立ち上がると、カウントセット値ｃｓのカウントアップがカウンタ６１により開始する。カウントセット値ｃｓは、コンパレータ６２により閾値Ｖｔｈｓと比較される。

【0118】

セット時間計算部６６は、カウントセット値ｃｓをサンプリングホールドするサンプリングホールド部と、積分部とを有する。カウントセット値ｃｓのサンプルホールド値と積分部の出力値との差が積分部により積分されることで、閾値Ｖｔｈｓが生成される。

【0119】

ステップＳ２において、カウントセット値ｃｓが閾値Ｖｔｈｓ（初期値は、０）を超過すると、セットフラグｓｆが立つので、出力信号Ｓｉｇｄはフリップフロップ６３によりハイレベルとなる。これにより、Ｖ相及びＸ相用のゲート信号ｇａｔｅ＿ｖはオンし、ゲート信号ｇａｔｅ＿ｕはオフする。ゲート信号ｇａｔｅ＿ｖは、Ｖ相及びＸ相の同期整流素子２ｖ，２ｘのトランジスタ２ｖａ，２ｘａのゲートを駆動するための信号である。ゲート信号ｇａｔｅ＿ｕは、Ｕ相及びＹ相の同期整流素子２ｕ，２ｙのトランジスタ２ｕａ，２ｕａのゲートを駆動するための信号である。ゲート信号ｇａｔｅ＿ｖのオンにより、トランジスタ２ｖａ，２ｘａがオンする。ゲート信号ｇａｔｅ＿ｕのオフにより、トランジスタ２ｕａ，２ｙａがオフする。

【0120】

ステップＳ３において、ゲート信号ｇａｔｅ＿ｖは、ローレベルに立ち下がる。これにより、トランジスタ２ｖａ，２ｘａがゲートオフする。

【0121】

ステップＳ４において、入力電流Ｉｉｎが他相に転流すると、コンデンサ電圧Ｖｃが変化し、出力信号Ｓｉｇ０が立ち下がる。

【0122】

ステップＳ５において、出力信号Ｓｉｇ０が立ち下がると、カウントディレイ値ｃｄのカウントアップがカウンタ６４により開始する。カウントディレイ値ｃｄは、コンパレータ６５により閾値Ｖｔｈｒと比較される。

【0123】

リセット時間計算部６７は、カウントディレイ値ｃｄをサンプリングホールドするサンプリングホールド部と、積分部とを有する。カウントディレイ値ｃｄのサンプルホールド値と積分部の出力値との差が積分部により積分されることで、閾値Ｖｔｈｒが生成される。

【0124】

ステップＳ６において、カウントディレイ値ｃｄが閾値Ｖｔｈｒ（初期値は、０）を超過すると、リセットフラグｒｆが立つので、出力信号Ｓｉｇｄはフリップフロップ６３によりローレベルとなる。

【0125】

ステップＳ７において、ゲート信号ｇａｔｅ＿ｕは、ローレベルに立ち下がる。これにより、トランジスタ２ｕａ，２ｙａがゲートオフする。

【0126】

ステップＳ８において、入力電流Ｉｉｎが他相に転流すると、コンデンサ電圧Ｖｃが変化する。

【0127】

ステップＳ９以降、ステップＳ１～Ｓ８が繰り返される。

【0128】

以上の通り、実施形態を説明したが、上記実施形態は、例として提示したものであり、上記実施形態により本発明が限定されるものではない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の組み合わせ、省略、置き換え、変更などを行うことが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0129】

例えば、電力変換装置の構成は、図１に示す形態に限られない。例えば、一次側のインバータは、ハーフブリッジ型でもよい。また、ＬＬＣ共振型ＤＣ／ＤＣコンバータに限られず、電流共振型のコンバータでもよい。

【0130】

例えば、上記実施形態で説明した電力変換装置は、産業用の電源装置に使用されてもよいし、自動車、船舶、鉄道車両等の移動体用の電源装置に使用されてもよい。

【符号の説明】

【0131】

２ｕ，２ｖ，２ｘ，２ｙ 同期整流素子
２ｖｄ 第１主端子
２ｖｓ 第２主端子
６ｕ，６ｖ ダイオード
２１，２２ 接続点
３０ トランス
３１ 一次側巻線
３２ 二次側巻線
３２ａ，３２ｂ 端部
３３ トランス
４１，４８ ゲート信号生成回路
４２，４９ ゲート駆動回路
４３ 検出回路
４４ 遅延回路
４５ｖ，４５ｘ，４５ｕ，４５ｙ 反転回路
５０ 充電回路
６０ 調整部
１０１ インバータ
２０１，２０２ 整流回路
３００ ＬＬＣ共振回路
４０１，４０２ 駆動回路
５０１，５０２ 二次側整流回路
６００ 制御回路
１００１ 電力変換装置
Ｃｘ，Ｃｖ，Ｃｕ コンデンサ
Ｄ，Ｄ１，Ｄ２ ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】