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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024180275
(43)【公開日】2024-12-26
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10B 43/50 20230101AFI20241219BHJP
H10B 43/27 20230101ALI20241219BHJP
H01L 21/336 20060101ALI20241219BHJP
H01L 21/8234 20060101ALI20241219BHJP
H10B 41/27 20230101ALI20241219BHJP
H10B 41/50 20230101ALI20241219BHJP
H10B 99/00 20230101ALI20241219BHJP
【ＦＩ】
H10B43/50
H10B43/27
H01L29/78 371
H01L27/088 E
H10B41/27
H10B41/50
H10B99/00 495
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2024057675
(22)【出願日】2024-03-29
(31)【優先権主張番号】10-2023-0077408
(32)【優先日】2023-06-16
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金森 宏治
(72)【発明者】
【氏名】姜 書 求
(72)【発明者】
【氏名】李 承 ヒョン
(72)【発明者】
【氏名】韓 智 勳
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BA14
5F048BA15
5F048BA19
5F048BA20
5F048BB05
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD07
5F048BF02
5F048BF03
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048BG13
5F048CB01
5F048CB03
5F048CB04
5F048DA24
5F083EP02
5F083EP17
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA10
5F083HA06
5F083JA02
5F083JA04
5F083JA05
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA05
5F083LA10
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083NA01
5F101BA01
5F101BA41
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE14
(57)【要約】
【課題】信頼性及び集積度がより向上した半導体装置を提供する。
【解決手段】本発明による半導体装置は、セルアレイ領域及び連結領域を含む基板、基板上に垂直に積層された導電パターンを含む積層構造体、連結領域で積層構造体を貫通する内側サポーター、積層構造体の一部を貫通して導電パターンの中の１つに接続され、内側サポーターを囲むコンタクトプラグ、コンタクトプラグと積層構造体との間に配置され、コンタクトプラグを囲む絶縁スペーサー、及び連結領域でコンタクトプラグから離隔されて積層構造体を貫通する外側サポーターを含む。
【選択図】図１Ａ
【解決手段】本発明による半導体装置は、セルアレイ領域及び連結領域を含む基板、基板上に垂直に積層された導電パターンを含む積層構造体、連結領域で積層構造体を貫通する内側サポーター、積層構造体の一部を貫通して導電パターンの中の１つに接続され、内側サポーターを囲むコンタクトプラグ、コンタクトプラグと積層構造体との間に配置され、コンタクトプラグを囲む絶縁スペーサー、及び連結領域でコンタクトプラグから離隔されて積層構造体を貫通する外側サポーターを含む。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
セルアレイ領域及び連結領域を含む基板と、
前記基板上に垂直に積層された導電パターンを含む積層構造体と、
前記連結領域で前記積層構造体を貫通する内側サポーターと、
前記積層構造体の一部を貫通して前記導電パターンの中の１つに接続され、前記内側サポーターを囲むコンタクトプラグと、
前記コンタクトプラグと前記積層構造体との間に配置され、前記コンタクトプラグを囲む絶縁スペーサーと、
前記連結領域で前記コンタクトプラグから離隔されて前記積層構造体を貫通する外側サポーターと、を含むことを特徴とする半導体装置。
前記基板上に垂直に積層された導電パターンを含む積層構造体と、
前記連結領域で前記積層構造体を貫通する内側サポーターと、
前記積層構造体の一部を貫通して前記導電パターンの中の１つに接続され、前記内側サポーターを囲むコンタクトプラグと、
前記コンタクトプラグと前記積層構造体との間に配置され、前記コンタクトプラグを囲む絶縁スペーサーと、
前記連結領域で前記コンタクトプラグから離隔されて前記積層構造体を貫通する外側サポーターと、を含むことを特徴とする半導体装置。
【請求項2】
前記内側サポーター及び前記外側サポーターの各々は、絶縁柱を含むことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記内側サポーターは、前記積層構造体を貫通する貫通導電プラグ及び前記貫通導電プラグを囲む貫通絶縁スペーサーを含むことを特徴とする請求項１に記載の半導体装置。
【請求項4】
前記コンタクトプラグ及び前記絶縁スペーサーは、前記導電パターンの中の１つの上面と接触することを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記コンタクトプラグは、前記内側サポーターとこれに隣接する前記外側サポーターとの間に位置することを特徴とする請求項１に記載の半導体装置。
【請求項6】
互いに隣接する前記内側及び外側サポーターの間の距離は、その下面の間で最小距離に離隔され、その上面の間で最大距離に離隔される各コンタクトプラグの最大直径よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項7】
一方向に、前記内側サポーターの幅は、前記外側サポーターの各々の幅よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項8】
前記内側サポーターは、上部幅よりも小さい下部幅を有することを特徴とする請求項１に記載の半導体装置。
【請求項9】
前記コンタクトプラグは、前記絶縁スペーサーの側壁と前記内側サポーターの側壁との間で第１厚さを有し、
前記第１厚さは、前記内側サポーターの直径よりも小さいことを特徴とする請求項１に記載の半導体装置。
前記第１厚さは、前記内側サポーターの直径よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項10】
セルアレイ領域及び連結領域を含む基板と、
前記基板上に垂直に積層された導電パターンを含む積層構造体と、
前記セルアレイ領域で前記積層構造体を貫通する垂直チャンネルと、
前記連結領域で前記積層構造体を貫通し、前記導電パターンの中の第１導電パターンに接続された第１コンタクトプラグと、
前記連結領域で前記積層構造体を貫通し、前記導電パターンの中の第２導電パターンに接続された第２コンタクトプラグと、
前記第１コンタクトプラグを貫通する第１内側サポーターと、
前記第２コンタクトプラグを貫通する第２内側サポーターと、
前記第１コンタクトプラグと前記積層構造体との間に配置され、前記第１コンタクトプラグを囲む第１絶縁スペーサーと、
前記第２コンタクトプラグと前記積層構造体との間に配置され、前記第２コンタクトプラグを囲む第２絶縁スペーサーと、
前記連結領域で前記第１及び第２コンタクトプラグから離隔されて前記積層構造体を貫通する複数の外側サポーターと、を含むことを特徴とする半導体装置。
前記基板上に垂直に積層された導電パターンを含む積層構造体と、
前記セルアレイ領域で前記積層構造体を貫通する垂直チャンネルと、
前記連結領域で前記積層構造体を貫通し、前記導電パターンの中の第１導電パターンに接続された第１コンタクトプラグと、
前記連結領域で前記積層構造体を貫通し、前記導電パターンの中の第２導電パターンに接続された第２コンタクトプラグと、
前記第１コンタクトプラグを貫通する第１内側サポーターと、
前記第２コンタクトプラグを貫通する第２内側サポーターと、
前記第１コンタクトプラグと前記積層構造体との間に配置され、前記第１コンタクトプラグを囲む第１絶縁スペーサーと、
前記第２コンタクトプラグと前記積層構造体との間に配置され、前記第２コンタクトプラグを囲む第２絶縁スペーサーと、
前記連結領域で前記第１及び第２コンタクトプラグから離隔されて前記積層構造体を貫通する複数の外側サポーターと、を含むことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
データ格納を必要とする電子システムで大容量のデータを格納することができる半導体装置が要求されている。したがって、半導体装置のデータ格納容量を増加させることができる方法が研究されている。例えば、半導体装置のデータ格納容量を増加させるための方法の中の１つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１１４９５６１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性及び集積度がより向上した半導体装置を提供することにある。
【0005】
本発明が解決しようとする課題は上記で言及した課題に限定されず、言及されないその他の課題は以下の記載から当業者に明確に理解されるべきである。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明の一態様による半導体装置は、セルアレイ領域及び連結領域を含む基板、前記基板上に垂直に積層された導電パターンを含む積層構造体、前記連結領域で前記積層構造体を貫通する内側サポーター、前記積層構造体の一部を貫通して前記導電パターンの中の１つに接続され、前記内側サポーターを囲むコンタクトプラグ、前記コンタクトプラグと前記積層構造体との間に配置され、前記コンタクトプラグを囲む絶縁スペーサー、及び前記連結領域で前記コンタクトプラグから離隔されて前記積層構造体を貫通する外側サポーターを含むことができる。
【0007】
上記目的を達成するためになされた本発明の他の態様による半導体装置は、セルアレイ領域及び連結領域を含む基板、前記基板上に垂直に積層された導電パターンを含む積層構造体、前記セルアレイ領域で前記積層構造体を貫通する垂直チャンネル、前記連結領域で前記積層構造体を貫通し、前記導電パターンの中の第１導電パターンに接続された第１コンタクトプラグ、前記連結領域で前記積層構造体を貫通し、前記導電パターンの中の第２導電パターンに接続された第２コンタクトプラグ、前記第１コンタクトプラグを貫通する第１内側サポーター、前記第２コンタクトプラグを貫通する第２内側サポーター、前記第１コンタクトプラグと前記積層構造体との間に配置され、前記第１コンタクトプラグを囲む第１絶縁スペーサー、前記第２コンタクトプラグと前記積層構造体との間に配置され、前記第２コンタクトプラグを囲む第２絶縁スペーサー、及び前記連結領域で前記第１及び第２コンタクトプラグから離隔されて前記積層構造体を貫通する複数の外側サポーターを含むことができる。
【0008】
上記目的を達成するためになされた本発明の実施形態による電子システムは、セルアレイ領域及び連結領域を含む基板、前記基板上に垂直に積層された導電パターンを含む積層構造体、前記連結領域で前記積層構造体を貫通する内側サポーター、前記積層構造体の一部を貫通して前記導電パターンの中の１つに接続され、前記内側サポーターを囲むコンタクトプラグ、前記コンタクトプラグと前記積層構造体との間に配置され、前記コンタクトプラグを囲む絶縁スペーサー、前記連結領域で前記コンタクトプラグから離隔されて前記積層構造体を貫通する外側サポーター、及び周辺回路と電気的に連結される入出力パッドを含む半導体装置、及び前記入出力パッドを通じて前記半導体装置と電気的に連結され、前記半導体装置を制御するコントローラと、を含むことができる。
その他の実施形態の具体的な事項は詳細な説明及び図に含まれている。
その他の実施形態の具体的な事項は詳細な説明及び図に含まれている。
【発明の効果】
【0009】
本発明によれば、互いに隣接する外側サポーターの間に内側サポーターが各々配置されるので、導電パターンの積層数が増加し、コンタクトプラグの直径が増加するのにつれて、外側サポーターの間の距離が遠くなって互いに隣接する外側サポーターの間で絶縁膜が崩れることを防止することができる。
【図面の簡単な説明】
【0010】
【図1A】本発明の例示的な実施形態による半導体装置の平面図であって、半導体装置の上面を示す。
【図1B】本発明の例示的な実施形態による半導体装置の平面図であって、半導体装置の下面を示す。
【図4】本発明の例示的な実施形態による半導体装置の平面図である。
【図5】本発明の例示的な実施形態による半導体装置の平面図である。
【図6】本発明の例示的な実施形態による半導体装置の平面図である。
【図7】本発明の例示的な実施形態による半導体装置の平面図である。
【図8】本発明の例示的な実施形態による半導体装置の平面図である。
【図26】本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す図である。
【図27】本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。
【図28】本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。
【図29】本発明の例示的な実施形態による半導体パッケージを概略的に示す断面図である。
【発明を実施するための形態】
【0011】
以下、図面を参照して、本発明の実施形態による半導体装置及びこれを含む電子システムについて詳細に説明する。
【0012】
図１Ａ及び図１Ｂは、本発明の例示的な実施形態による半導体装置の平面図であって、図１Ａは半導体装置の上面を示し、図１Ｂは半導体装置の下面を示す。図２Ａ及び図２Ｂは、本発明の例示的な実施形態による半導体装置の断面図であって、各々図１ＡのＡ－Ａ’線及びＢ－Ｂ’線に沿って切断した断面を示す。図３Ａは、図２ＡのＰ１部分を拡大した図である。図３Ｂは、図２ＡのＰ２部分を拡大した図である。
【0013】
図１Ａ、図１Ｂ、図２Ａ、及び図２Ｂを参照すれば、本発明の実施形態による半導体装置は、基板１００、積層構造体ＳＴ、垂直構造体ＶＣ、内側及び外側サポーターＩＳ、ＯＳ、セルコンタクトプラグＣＰ、ビットラインＢＬ、及び連結ラインＣＬを含む。
【0014】
基板１００は、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む。基板１００は、例えば、シリコン（Ｓｉ）、ゲルマニウムＧｅ、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、又はこれらの混合物の中の少なくとも１つを含む。基板１００は、不純物がドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。基板１００は、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。その他の例として、基板１００は、シリコン酸化物のような絶縁物質で形成されてもよい。
【0015】
積層構造体ＳＴが基板１００上に配置される。積層構造体ＳＴは、セルアレイ領域ＣＡＲから連結領域ＣＮＲに第１方向Ｄ１に沿って延長される。積層構造体ＳＴは、セルアレイ領域ＣＡＲ及び連結領域ＣＮＲ上で均一な厚さを有する。
【0016】
積層構造体ＳＴは、互いに交差する第１及び第２方向Ｄ１、Ｄ２に対して垂直な第３方向Ｄ３（即ち、垂直方向）に沿って交互に積層された導電パターンＧＥ及び絶縁膜ＩＬＤを含む。導電パターンＧＥは、例えば、ドーピングされた半導体（例えば、ドーピングされたシリコン等）、金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタン、窒化タンタルニウム等）、又は遷移金属（例えば、チタニウム、タンタルニウム等）等から選択された少なくとも１つを含む。絶縁膜ＩＬＤは、シリコン酸化膜及び／又は低誘電膜を含む。実施形態によれば、半導体装置は垂直形ＮＡＮＤフラッシュメモリ装置であり、この場合、積層構造体ＳＴの導電パターンＧＥは、ＮＡＮＤフラッシュメモリ装置のストリング選択トランジスタ、メモリセルトランジスタ、及び接地選択トランジスタのゲート電極として使用される。
【0017】
複数の垂直構造体ＶＣがセルアレイ領域ＣＡＲで積層構造体ＳＴを貫通する。垂直構造体ＶＣは、平面視において一方向に配列されるか、或いはジグザグ形状に配列される。
【0018】
垂直構造体ＶＣの各々は、最上層の絶縁膜ＩＬＤの上面で最大幅を有する。垂直構造体ＶＣの各々は、その底面で最小幅を有し、最小幅は最大幅よりも小さい。これとは異なり、垂直構造体ＶＣの各々は、その上面とその底面で、幅が実質的に同一であってもよい。互いに隣接する垂直構造体ＶＣの間の距離は垂直構造体ＶＣの各々の最大幅よりも小さい。
【0019】
詳細には、図３Ａを参照すれば、垂直構造体ＶＣの各々は、垂直半導体パターンＶＰ、垂直半導体パターンＶＰの側壁を囲むデータ格納パターンＤＳＰ、及び垂直半導体パターンＶＰの内部のギャップフィル絶縁パターンＶＩを含む。
【0020】
詳細には、垂直半導体パターンＶＰは下端が閉じたパイプ形状又はマカロニ形状である。垂直半導体パターンＶＰはＵ字形状を有し、内部がギャップフィル絶縁パターンＶＩで満たされる。ビットライン導電パッドが垂直半導体パターンＶＰの上端に形成され、ビットライン導電パッドは不純物がドープされていない半導体物質、不純物がドープされた半導体物質、又は導電物質で形成される。
【0021】
垂直半導体パターンＶＰは、シリコン（Ｓｉ）、ゲルマニウム（ＧＥ）、又はこれらの混合物のような半導体物質を含む。半導体物質を含む垂直半導体パターンＶＰは、セルストリングを構成するメモリセルトランジスタのチャンネルとして使用される。
【0022】
データ格納パターンＤＳＰが第３方向Ｄ３に延長され、各垂直半導体パターンＶＰの側壁を囲む。データ格納パターンＤＳＰは上端及び下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。データ格納パターンＤＳＰは１つの薄膜又は複数の薄膜で構成される。本発明の実施形態で、データ格納パターンＤＳＰは、ＮＡＮＤフラッシュメモリ装置のデータ格納膜として、垂直半導体パターンＶＰの側壁上に順に積層されたトンネル絶縁膜ＴＩＬ、電荷格納膜ＣＩＬ、及びブロッキング絶縁膜ＢＬＫを含む。例えば、電荷格納膜ＣＩＬはトラップ絶縁膜、浮遊ゲート電極、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ ｎａｎｏ ｄｏｔｓ）を含む絶縁膜である。より具体的に、電荷格納膜ＣＩＬは、シリコン窒化膜、シリコン酸化窒化膜、シリコンリッチな窒化膜（Ｓｉ－ｒｉｃｈ ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ）、及び薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ ｔｒａｐ ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜ＴＩＬは、電荷格納膜ＣＩＬよりも大きいバンドギャップを有する物質の中の１つであり、ブロッキング絶縁膜ＢＬＫは、アルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜である。
【0023】
水平絶縁パターンＨＰが、導電パターンＧＥの一側壁とデータ格納パターンＤＳＰとの間に提供される。水平絶縁パターンＨＰは、導電パターンＧＥの一側壁上でその上面及び下面に延長される。水平絶縁パターンＨＰは、例えば、シリコン酸化膜及び／又は高誘電膜を含む。
【0024】
【0025】
セルアレイ領域ＣＡＲで第１層間絶縁膜１１０上に第２方向Ｄ２に延長されるビットラインＢＬが配置される。ビットラインＢＬはビットラインコンタクトプラグＢＰＬＧを通じて垂直構造体ＶＣと電気的に連結される。
【0026】
分離構造体ＳＳは、セルアレイ領域ＣＡＲから連結領域ＣＮＲまで第１方向Ｄ１に沿って延長される。分離構造体ＳＳは、第１方向Ｄ１と交差する第２方向Ｄ２に離隔される。分離構造体ＳＳは積層構造体ＳＴの両側壁を覆う絶縁膜を含む。分離構造体ＳＳの各々は単一膜又は多重膜構造を有する。分離構造体ＳＳの上面は第１絶縁層１１０の上面と実質的に同一のレベルに位置する。分離構造体ＳＳは下部部分の幅が上部部分の幅よりも小さい。
【0027】
実施形態によれば、内側サポーターＩＳ及び外側サポーターＯＳが連結領域ＣＮＲで第１層間絶縁膜１１０及び積層構造体ＳＴを貫通する。
【0028】
内側サポーターＩＳが連結領域ＣＮＲで第１層間絶縁膜１１０及び積層構造体ＳＴを貫通する。内側サポーターＩＳは第１方向Ｄ１及び第２方向Ｄ２に沿って互いに離隔されて配置される。内側サポーターＩＳは実質的に同一の幅（又は直径）を有する。内側サポーターＩＳは第３方向Ｄ３に実質的に同一の垂直長さを有する。内側サポーターＩＳの各々はその上面で第１上部幅Ｒ１を有し、その下面で第１下部幅Ｒ２を有する。内側サポーターＩＳの各々は第１上部幅Ｒ１に比べて小さい第１下部幅Ｒ２を有する。内側サポーターＩＳの各々は絶縁物質で成された絶縁柱（ｉｎｓｕｌａｔｉｎｇ ｐｉｌｌａｒ）である。
【0029】
各々の内側サポーターＩＳは積層構造体ＳＴと接する下部部分及びコンタクトプラグと接する上部部分を含む。内側サポーターＩＳの上面は垂直構造体ＶＣの上面とは異なるレベルに位置する。内側サポーターＩＳの上面は第１層間絶縁膜１１０の上面と実質的に同一のレベルに位置する。内側サポーターＩＳの各々は、円形、楕円形、方形、又は多角形の上面を有する。一例として、内側サポーターＩＳの各々は方形の上面を有する。
【0030】
一例として、内側サポーターＩＳの各々は第１方向Ｄ１に互いに隣接する２つの外側サポーターＯＳの間に配置され、第２方向Ｄ２に互いに隣接する２つの外側サポーターＯＳの間に配置される。
【0031】
実施形態によれば、コンタクトプラグＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５、ＣＰ６が連結領域ＣＮＲで第１層間絶縁膜１１０及び積層構造体ＳＴを貫通して導電パターンＧＥに各々接続される。図３Ｂを参照すれば、各コンタクトプラグＣＰ１～ＣＰ６は、対応する導電パターンＧＥの上面と直接接触する。コンタクトプラグＣＰ１～ＣＰ６は、例えば、ドーピングされた半導体（例えば、ドーピングされたシリコン等）、金属（例えば、タングステン、銅、アルミニウム等）、導電性金属窒化物（例えば、窒化チタン、窒化タンタルニウム等）、又は遷移金属（例えば、チタニウム、タンタルニウム等）等から選択された少なくとも１つを含む。
【0032】
コンタクトプラグＣＰ１～ＣＰ６は、連結領域ＣＮＲで第１方向Ｄ１及び第２方向Ｄ２に沿って互いに離隔して配置される。コンタクトプラグＣＰ１～ＣＰ６は互いに異なる垂直長さを有する。コンタクトプラグＣＰの垂直長さはセルアレイ領域ＣＡＲに近づくほど減少する。コンタクトプラグＣＰ１～ＣＰ６は互いに異なるレベルに位置する底面を有し、互いに同一のレベルに位置する上面を有する。コンタクトプラグＣＰ１～ＣＰ６の上面は第１層間絶縁膜１１０の上面と実質的に共面をなす。
【0033】
一例として、コンタクトプラグは、第１～第６コンタクトプラグＣＰ１～ＣＰ６を含み、第１～第６コンタクトプラグＣＰ１～ＣＰ６は互いに異なるレベルに位置する導電パターンＧＥに各々接続される。一例として、第１、第３、及び第５コンタクトプラグＣＰ１、ＣＰ３、ＣＰ５は第１方向Ｄ１に沿って互いに離隔して配置され、第２、第４、及び第６コンタクトプラグＣＰ２、ＣＰ４、ＣＰ６は第１、第３、及び第５コンタクトプラグＣＰ１、ＣＰ３、ＣＰ５と第２方向Ｄ２に離隔して配置される。一例として、第１、第３、及び第５コンタクトプラグＣＰ１、ＣＰ３、ＣＰ５は奇数番目の積層された導電パターンＧＥと接続され、第２、第４、及び第６コンタクトプラグＣＰ２、ＣＰ４、ＣＰ６は偶数番目の積層された導電パターンＧＥと接続される。
【0034】
コンタクトプラグＣＰ１～ＣＰ６の各々は内側サポーターＩＳの上部部分を囲む。コンタクトプラグＣＰ１～ＣＰ６の各々は閉曲線形状又はリング形状を有する。コンタクトプラグＣＰ１～ＣＰ６の各々は、円形、楕円形、方形、又は多角形の上面を有する。
【0035】
コンタクトプラグＣＰ１～ＣＰ６は積層構造体ＳＴによって囲まれる。コンタクトプラグＣＰ１～ＣＰ６の各々は上面で最大幅Ｒａを有し、下面で最小幅Ｒｂを有する。コンタクトプラグＣＰ１～ＣＰ６は垂直構造体ＶＣに比べて大きい幅を有する。
【0036】
各コンタクトプラグＣＰ１～ＣＰ６は内側サポーターＩＳとこれに隣接する外側サポーターＯＳとの間に位置する。各コンタクトプラグＣＰ１～ＣＰ６は絶縁スペーサーＳＰの側壁と内側サポーターＩＳの側壁との間で第１厚さｔ１を有し、第１厚さｔ１は内側サポーターＩＳの直径Ｒ１、Ｒ２よりも小さい。
【0037】
絶縁スペーサーＳＰがコンタクトプラグＣＰ１～ＣＰ６と積層構造体ＳＴとの間に配置される。絶縁スペーサーＳＰはコンタクトプラグＣＰ１～ＣＰ６を各々囲む。絶縁スペーサーＳＰはコンタクトプラグＣＰ１～ＣＰ６の側壁と直接接触する。絶縁スペーサーＳＰは、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又は低誘電体の中の少なくとも１つを含む。図３Ｂを参照すれば、各絶縁スペーサーＳＰと導電パターンＧＥとの間に水平絶縁パターンＨＰの一部が配置される。
【0038】
絶縁スペーサーＳＰは互いに異なる垂直長さを有する。絶縁スペーサーＳＰの垂直長さはセルアレイ領域ＣＡＲに近づくほど減少する。絶縁スペーサーＳＰは互いに異なるレベルに位置する底面を有し、互いに同一のレベルに位置する上面を有する。絶縁スペーサーＳＰの上面はコンタクトプラグＣＰ１～ＣＰ６の上面と実質的に同一のレベルに位置する。
【0039】
外側サポーターＯＳが、平面視においてコンタクトプラグＣＰ１～ＣＰ６の各々の周囲に配置される。外側サポーターＯＳの各々は絶縁物質で形成された絶縁柱（ｉｎｓｕｌａｔｉｎｇ ｐｉｌｌａｒ）である。
【0040】
外側サポーターＯＳは第１方向Ｄ１及び第２方向Ｄ２に沿って互いに離隔して形成される。また、外側サポーターＯＳは第１及び第２方向Ｄ１、Ｄ２に対して斜線方向に互いに離隔して配置されてもよい。
【0041】
第１方向Ｄ１に互いに隣接する２つの外側サポーターＯＳの間に各コンタクトプラグＣＰ１～ＣＰ６が配置され、第２方向Ｄ２に互いに隣接する２つの外側サポーターＯＳの間に各コンタクトプラグＣＰ１～ＣＰ６が配置される。
【0042】
外側サポーターＯＳは、平面視において円形、方形、バー（ｂａｒ）形状、又は楕円形状を有する。外側サポーターＯＳの中の一部は第１又は第２方向Ｄ１、Ｄ２に長軸を有するバー形状を有する。外側サポーターＯＳの数、サイズ、及び形状は多様に変形される。
【0043】
外側サポーターＯＳの各々の幅は内側サポーターＩＳの幅よりも小さい。外側サポーターＩＳの各々は上部幅に比べて小さい幅を有する。外側サポーターＯＳの各々は絶縁物質で形成された絶縁柱（ｉｎｓｕｌａｔｉｎｇ ｐｉｌｌａｒ）である。外側サポーターＯＳは第３方向Ｄ３に実質的に同一の垂直長さを有する。外側サポーターＯＳの上面は第１層間絶縁膜１１０の上面と実質的に同一のレベルに位置する。
【0044】
コンタクトプラグＣＰ１～ＣＰ６の各々はその上面で最大直径Ｒａを有する。コンタクトプラグＣＰ１～ＣＰ６の各々はその下面で最小直径Ｒｂを有する。
【0045】
互いに隣接する内側及び外側サポーターＩＳ、ＯＳはその底面で最小距離Ｄａに互いに離隔される。
【0046】
互いに隣接する内側及び外側サポーターＩＳ、ＯＳはその上面で最大距離Ｄｂに離隔される。一例として、互いに隣接する内側及び外側サポーターＩＳ、ＯＳの間の最大距離Ｄｂは約３００ｎｍ～５００ｎｍであるが、本発明はこれに限定されない。
【0047】
連結領域ＣＮＲの第１層間絶縁膜１１０上に連結ラインＣＬが配置され、連結ラインＣＬはコンタクトプラグＣＰ１～ＣＰ６と各々連結される。
【0048】
以下、本発明の様々な実施形態による半導体装置について説明し、先に説明した実施形態と重複する技術的特徴に対する詳細な説明は省略し、相違点について説明する。
【0049】
【0050】
図４に図示された実施形態によれば、内側サポーターＩＳの各々は円形の上面を有する。即ち、内側サポーターＩＳの各々は円柱形状を有する。外側サポーターＯＳの各々は円形又は楕円形の上面を有する。
【0051】
図５に図示された実施形態によれば、内側及び外側サポーターＩＳ、ＯＳが連結領域ＣＮＲで積層構造体ＳＴを貫通し、コンタクトプラグＣＰ１～ＣＰ９が内側サポーターＩＳを各々囲む。コンタクトプラグＣＰ１～ＣＰ９が３つの列を成し、各列は第１方向Ｄ１に沿って配列される複数のコンタクトプラグＣＰ１～ＣＰ９を含む。一例として、コンタクトプラグは第２方向Ｄ２に互いに離隔された第１、第２、及び第３コンタクトプラグＣＰ１、ＣＰ２、ＣＰ３、第２方向Ｄ２に互いに離隔された第４、第５、及び第６コンタクトプラグＣＰ４、ＣＰ５、ＣＰ６、及び第２方向Ｄ２に互いに離隔された第７、第８、及び第９コンタクトプラグＰ７、ＣＰ８、ＣＰ９を含む。コンタクトプラグＣＰ１～ＣＰ９は、先に説明したように、第３方向Ｄ３に互いに異なる垂直長さを有する。また、コンタクトプラグＣＰ１～ＣＰ９と積層構造体ＳＴとの間に絶縁スペーサーＳＰが各々配置される。
【0052】
実施形態で、コンタクトプラグが第２方向Ｄ２に２列又は３列に配列されることを図示しているが、本発明はこれに限定されず、コンタクトプラグは１列に配置されてもよく、４列以上に配列されてもよい。
【0053】
図６に図示された実施形態によれば、内側サポーターＩＳの幅がセルアレイ領域ＣＡＲから遠くなるほど、増加する。したがって、コンタクトプラグＣＰ１～ＣＰ６の幅もまたセルアレイ領域ＣＡＲから遠くなるほど増加する。これとは逆に、内側サポーターＩＳの幅及びコンタクトプラグＣＰ１～ＣＰ６の幅がセルアレイ領域ＣＡＲから遠くなるほど減少してもよい。
【0054】
図７に図示された実施形態によれば、第１方向Ｄ１に沿って配列される内側サポーターＩＳの幅が互いに異なり、セルアレイ領域ＣＡＲから距離に応じてコンタクトプラグＣＰａ、ＣＰｂ、ＣＰｃの数が変わる。
【0055】
詳細に、コンタクトプラグは第１幅を有する第１コンタクトプラグＣＰａ、第１幅よりも大きい第２幅を有する第２コンタクトプラグＣＰｂ、第２幅よりも大きい第３幅を有する第３コンタクトプラグＣＰｃを含む。
【0056】
第１コンタクトプラグＣＰａはセルアレイ領域ＣＡＲの垂直構造体ＶＣから第１距離に配置され、第２コンタクトプラグＣＰｂはセルアレイ領域ＣＡＲの垂直構造体ＶＣから第１距離よりも大きい第２距離に配置され、第３コンタクトプラグＣＰｃはセルアレイ領域ＣＡＲの垂直構造体ＶＣから第２距離よりも大きい第３距離に配置される。
【0057】
実施形態によれば、ｌ個（例えば、４個）の第１コンタクトプラグＣＰａが第２方向Ｄ２に互いに離隔されて配置され、ｌ個よりも少ないｍ個（例えば、３個）の第２コンタクトプラグＣＰｂが第２方向Ｄ２に互いに離隔されて配置される。また、ｍ個より少ないｎ個（例えば、２個）の第３コンタクトプラグＣＰｃが第２方向Ｄ２に互いに離隔されて配置される。
【0058】
このような第１、第２、及び第３コンタクトプラグＣＰａ、ＣＰｂ、ＣＰｃの各々は先に説明したように、内側サポーターＩＳの上部部分を囲み、絶縁スペーサーＳＰが第１、第２、及び第３コンタクトプラグＣＰａ、ＣＰｂ、ＣＰｃの各々を囲む。
【0059】
図８は、本発明の例示的な実施形態による半導体装置の平面図である。図９は、本発明の実施形態による半導体装置の断面図であって、図８のＡ－Ａ’線に沿って切断した断面を示す。図１０は、図９のＰ３部分を拡大した図である。
【0060】
図８及び図９を参照すれば、本発明の実施形態による半導体装置は、基板１００、積層構造体ＳＴ、垂直構造体ＶＣ、内側及び外側サポーターＩＳ、ＯＳ、セルコンタクトプラグＣＰ、貫通導電プラグＴＰ、ビットラインＢＬ、及び連結ラインＣＬを含む。
【0061】
実施形態によれば、内側サポーターＩＳの各々は、積層構造体ＳＴを貫通する貫通導電プラグＴＰ及び貫通導電プラグＴＰを囲む貫通絶縁スペーサーＴＩＳを含む。貫通絶縁スペーサーＴＩＳは、コンタクトプラグＣＰ１～ＣＰ６と貫通導電プラグＴＰを絶縁させ、積層構造体ＳＴと貫通導電プラグＴＰを絶縁させる。
【0062】
貫通導電プラグＴＰは、コンタクトプラグＣＰ１～ＣＰ６と同一の導電物質を含む。貫通絶縁スペーサーＴＩＳは、シリコン酸化物又はシリコン窒化物のような絶縁材料を含む。
【0063】
内側サポーターＩＳの貫通導電プラグＴＰは、第３方向Ｄ３に実質的に同一の長さを有する。これとは異なり、内側サポーターＩＳの貫通導電プラグＴＰは第３方向Ｄ３に互いに異なる長さを有することもでき、互いに異なるレベルの導電パターンＧＥと接続されてもよい。
【0064】
【0065】
図１１を参照すれば、本発明の実施形態による半導体装置は周辺回路構造体ＰＳ及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。
【0066】
周辺回路構造体ＰＳは、半導体基板１０の前面上に集積される周辺回路ＰＴＲ及び周辺回路ＰＴＲを覆う下部絶縁膜５０を含む。半導体基板１０はシリコン基板である。半導体基板１０はセルアレイ領域ＣＡＲ及び連結領域ＣＮＲを含む。
【0067】
周辺回路ＰＴＲは、ロー及びカラムデコーダー、ページバッファ、及び制御回路等である。より詳細には、周辺回路ＰＴＲはＮＭＯＳ及びＰＭＯＳトランジスタを含む。周辺回路配線ＰＬＰが周辺コンタクトプラグＰＣＰを通じて周辺回路ＰＴＲと電気的に連結される。
【0068】
下部絶縁膜５０が半導体基板１０の全面上に提供される。下部絶縁膜５０は、半導体基板１０上で周辺回路ＰＴＲ、周辺コンタクトプラグＰＣＰ、周辺回路配線ＰＬＰを覆う。周辺コンタクトプラグＰＣＰ、周辺回路配線ＰＬＰは周辺回路ＰＴＲと電気的に連結される。
【0069】
下部絶縁膜５０は多層に積層された絶縁膜を含む。例えば、下部絶縁膜５０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び／又は低誘電膜を含む。
【0070】
セルアレイ構造体ＣＳが下部絶縁膜５０上に配置される。セルアレイ構造体ＣＳは、半導体膜１００、積層構造体ＳＴ、垂直構造体ＶＣ、内側及び外側サポーターＩＳ、ＯＳ、セルコンタクトプラグＣＰ、貫通コンタクトプラグＴＰ、ビットラインＢＬ、及び連結ラインＣＬを含む。
【0071】
内側サポーターＩＳの各々は、図８及び図９を参照して説明したように、積層構造体ＳＴを貫通する貫通導電プラグＴＰ及び貫通導電プラグＴＰを囲む貫通絶縁スペーサーＴＩＳを含む。一例として、貫通導電プラグＴＰは垂直に延長されて周辺回路構造体ＰＳの周辺回路配線ＰＬＰに連結される。
【0072】
【0073】
図１２を参照すれば、本発明の実施形態による半導体装置はＣ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。Ｃ２Ｃ構造は、第１ウエハ上にセルアレイ構造体ＣＳを含む上部チップを製作し、第１ウエハとは異なる第２ウエハ上に周辺回路構造体ＰＳを含む下部チップを製作した後、上部チップと下部チップをボンディング（ｂｏｎｄｉｎｇ）方式によって互いに連結することを意味する。一例として、ボンディング方式は上部チップの最上部メタル層に形成されたボンディングメタルと下部チップの最上部メタル層に形成されたボンディングメタルを互いに電気的に連結する方式を意味する。例えば、ボンディングメタルが銅（Ｃｕ）で形成された場合、ボンディング方式はＣｕ－ｔｏ－Ｃｕボンディング方式であり、ボンディングメタルはアルミニウム（Ａｌ）或いはタングステン（Ｗ）でも形成され得る。
【0074】
本発明の例示的な実施形態による半導体装置は半導体基板２００上の周辺回路構造体ＰＳ、及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。
【0075】
実施形態によれば、周辺回路構造体ＰＳ上にセルアレイ構造体ＣＳを結合させることによって、本発明による半導体装置の単位面積当たりセル容量が大きくなる。また、周辺回路構造体ＰＳ及びセルアレイ構造体ＣＳを各々製造して互いに結合させる方法を通じて各種熱処理工程に応じた周辺回路ＰＴＲの損傷を防止することができるので、本発明による半導体装置の電気的特性及び信頼性が改善される。
【0076】
詳細には、周辺回路構造体ＰＳは、半導体基板２００、メモリセルアレイを制御する周辺回路ＰＴＲ、及び周辺回路ＰＴＲを覆う周辺層間絶縁膜２１０、２２０を含む。周辺回路ＰＴＲは半導体基板２００の上面上に集積される。半導体基板２００の後面に表面絶縁膜２０１が提供される。
【0077】
半導体基板２００は、例えば、シリコン基板、シリコン－ゲルマニウム基板、ゲルマニウム基板、又は単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）シリコン基板に成長された単結晶エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）である。半導体基板２００は第１方向Ｄ１及び第１方向Ｄ１と交差する第２方向Ｄ２と平行であり、第３方向Ｄ３と直交する上面を有する。第１～第３方向Ｄ１、Ｄ２、Ｄ３は、例えば互いに直交する方向である。
【0078】
周辺回路ＰＴＲは、ロー及びカラムデコーダー、ページバッファ、及び制御回路等である。より詳細に、周辺回路ＰＴＲはＮＭＯＳ及びＰＭＯＳトランジスタを含む。周辺回路配線ＰＬＰが周辺コンタクトプラグＰＣＰを通じて周辺回路ＰＴＲと電気的に連結される。
【0079】
周辺コンタクトプラグＰＣＰは、例えば、第３方向Ｄ３に行くほど、第１方向Ｄ１又は第２方向Ｄ２への幅が増加する。周辺コンタクトプラグＰＣＰ及び周辺回路配線ＰＬＰは金属等の導電物質を含む。
【0080】
周辺層間絶縁膜２１０、２２０が半導体基板２００上面上に提供される。下部絶縁膜５０は、半導体基板１０上で周辺回路ＰＴＲ、周辺コンタクトプラグＰＣＰ、周辺回路配線及びランディングパッドＰＬＰを覆う。周辺コンタクトプラグＰＣＰ、周辺回路配線及びランディングパッドＰＬＰは周辺回路ＰＴＲと電気的に連結される。周辺層間絶縁膜２１０、２２０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び／又は低誘電膜を含む。
【0081】
第１ボンディングパッドＢＰ１は最上層の下部絶縁膜２２０内に配置される。周辺層間絶縁膜２２０は第１ボンディングパッドＢＰ１の上面を覆わない。最上層の周辺層間絶縁膜２２０の上面は第１ボンディングパッドＢＰ１の上面と実質的に共面をなす。第１ボンディングパッドＢＰ１は周辺回路配線ＰＬＰ及び周辺コンタクトプラグＰＣＰを通じて周辺回路ＰＴＲと電気的に連結される。
【0082】
周辺回路構造体ＰＳ上にセルアレイ構造体ＣＳが提供される。セルアレイ構造体ＣＳは半導体膜１００上に３次元的に配列されるメモリセルを含むメモリセルアレイを含む。メモリセルアレイは第２ボンディングパッドＢＰ２と電気的に連結される。第２ボンディングパッドＢＰ２はボンディング方式によって第１ボンディングパッドＢＰ１と電気的に及び物理的に互いに連結される。即ち、第２ボンディングパッドＢＰ２が第１ボンディングパッドＢＰ１と直接接触する。
【0083】
第２ボンディングパッドＢＰ２は第１ボンディングパッドＢＰ１と同一の金属物質を含む。第２ボンディングパッドＢＰ２は第１ボンディングパッドＢＰ１と実質的に同一の形状、同一の幅、又は同一の面積を有する。
【0084】
セルアレイ構造体ＣＳは、図１Ａ、図１Ｂ、図２Ａ、及び図２Ｂを参照して説明したように、積層構造体ＳＴ、垂直構造体ＶＣ、ビットラインＢＬ、コンタクトプラグＣＰ１～ＣＰ６、内側及び外側サポーターＩＳ、ＯＳ、並びに入出力コンタクトプラグＩＯＰＬＧを含む。
【0085】
セルアレイ構造体ＣＳの積層構造体ＳＴは複数提供される。複数の積層構造体ＳＴは第１方向Ｄ１に延長され、第２方向Ｄ２に互いに離隔される。以下では、説明の簡易化のために単数の積層構造体ＳＴについて説明するが、以下の説明は他の積層構造体ＳＴについても同様に適用される。
【0086】
積層構造体ＳＴは互いに交差する第１及び第２方向Ｄ１、Ｄ２に対して垂直な第３方向Ｄ３（即ち、垂直方向）に沿って交互に積層された導電パターンＧＥ及び絶縁膜ＩＬＤを含む。
【0087】
先に説明したように、連結領域ＣＮＲでコンタクトプラグＣＰ１～ＣＰ６が積層構造体ＳＴを貫通して導電パターンＧＥと各々接続される。
【0088】
入出力コンタクトプラグＩＯＰＬＧは連結領域ＣＮＲで平坦絶縁膜１２０を貫通して入出力パッドＰＡＤと電気的に連結される。
【0089】
第１層間絶縁膜１１０上に第２層間絶縁膜１３０が配置され、第２層間絶縁膜１３０上に上部導電ラインＵＣＬが配置される。上部導電ラインＵＣＬはビットラインＢＬ及び連結ラインＣＬと電気的に連結される。
【0090】
第２層間絶縁膜１３０上に第３及び第４層間絶縁膜１４０、１５０が配置され、第４層間絶縁膜１５０、即ち、最上層の層間絶縁膜内に第２ボンディングパッドＢＰ２が配置される。第２ボンディングパッドＢＰ２は上部導電ラインＵＣＬと電気的に連結される。第２ボンディングパッドＢＰ２は、アルミニウム、銅、又はタングステン等で形成される。
【0091】
第２ボンディングパッドＢＰ２はボンディング方式によって第１ボンディングパッドＢＰ１と電気的に及び物理的に互いに連結される。即ち、第２ボンディングパッドＢＰ２が第１ボンディングパッドＢＰ１と直接接触する。
【0092】
第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１と同一の金属物質を含む。第２ボンディングパッドＢＰ２は、第１ボンディングパッドＢＰ１と実質的に同一の形状、同一の幅、又は同一の面積を有する。
【0093】
上部絶縁膜３００が基板１００を覆う。上部絶縁膜３００上に入出力パッドＰＡＤが配置される。上部絶縁膜３００上にキャッピング絶縁膜３２０が配置され、キャッピング絶縁膜３２０は入出力パッドＰＡＤを覆う。
【0094】
キャッピング絶縁膜３００の全面にキャッピング絶縁膜３２０、３３０及びパッシベーション層３４０が順に形成される。キャッピング絶縁膜３２０、３３０は、例えば、シリコン窒化膜又はシリコン酸窒化膜である。パッシベーション層３４０は、例えば、感光性ポリイミド（ｐｈｏｔｏ ｓｅｎｓｉｔｉｖｅ ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）のようなポリイミド系物質である。
【0095】
キャッピング絶縁膜３２０、３３０及びパッシベーション層３４０は入出力パッドＰＡＤの一部を露出させるパッドオープニングＯＰを有する。
【0096】
【0097】
【0098】
【0099】
基板１００は、例えば、シリコン（Ｓｉ）、ゲルマニウムＧＥ、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、又はこれらの混合物の中の少なくとも１つを含む。基板１００は、不純物がドーピングされた半導体及び／又は不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を含む。基板１００は、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。
【0100】
基板１００上に絶縁膜ＩＬＤ及び犠牲膜ＳＬが垂直に交互に積層されたモールド構造体ＰＳＴが形成される。
【0101】
モールド構造体ＰＳＴはセルアレイ領域ＣＡＲ及び連結領域ＣＮＲ上で均一な厚さを有する。犠牲膜ＳＬは実質的に同一の厚さを有し、絶縁膜ＩＬＤの中の一部は厚さが変わる。
【0102】
モールド構造体ＰＳＴで、犠牲膜ＳＬは絶縁膜ＩＬＤに対して蝕刻選択性を有し、蝕刻される物質で形成される。一例として、犠牲膜ＳＬは絶縁膜ＩＬＤとは異なる絶縁物質から成る。例えば、犠牲膜ＳＬはシリコン窒化膜で形成され、絶縁膜ＩＬＤはシリコン酸化膜で形成される。
【0103】
層間絶縁膜ＩＬＤ及び犠牲膜ＳＬは熱的化学気相蒸着（Ｔｈｅｒｍａｌ ＣＶＤ）、プラズマ強化化学気相蒸着（Ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ＣＶＤ）、物理的化学気相蒸着（ｐｈｙｓｉｃａｌ ＣＶＤ）、又は原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）工程を利用して蒸着される。
【0104】
続いて、セルアレイ領域ＣＡＲで、モールド構造体ＰＳＴを貫通して基板１００を露出させる垂直チャンネルホールが形成される。モールド構造体ＰＳＴ内に垂直犠牲パターン（図示せず）が形成された場合、垂直チャンネルホールを形成することは垂直犠牲パターンを除去して基板１００を露出させることを含む。
【0105】
垂直チャンネルホールを形成することは、モールド構造体ＰＳＴ上にハードマスクパターンを形成し、ハードマスクパターンを蝕刻マスクとして利用してモールド構造体ＰＳＴを異方性蝕刻することによって形成される。垂直チャンネルホールを形成する異方性蝕刻工程で基板１００の上面まで過度蝕刻（ｏｖｅｒ－ｅｔｃｈ）され、したがって、垂直チャンネルホールに露出された基板１００の上面は所定の深さにリセスされる。また、垂直チャンネルホールを形成する異方性蝕刻工程の時、垂直チャンネルホールの位置に応じて、基板１００のリセス深さが変わる。
【0106】
続いて、セルアレイ領域ＣＡＲの垂直チャンネルホール内に垂直構造体ＶＣが形成される。
【0107】
垂直構造体ＶＣを形成することは、モールド構造体ＰＳＴを貫通して基板１００を露出させる垂直チャンネルホールを形成すること、垂直チャンネルホール内にデータ格納膜及び垂直チャンネル膜を順に蒸着すること、及びデータ格納膜及び垂直チャンネル膜を蝕刻及び平坦化することを含む。
【0108】
データ格納膜は、化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）方法を利用して垂直チャンネルホールの底面及び内壁上に均一な厚さで蒸着される。データ格納膜は、垂直チャンネルホール内に順に積層されたブロッキング絶縁膜、電荷格納膜、及びトンネリング絶縁膜を含む。垂直チャンネル膜は、化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）方法を利用してデータ格納膜上に均一な厚さで蒸着される。データ格納膜及び垂直チャンネル膜を形成した後、垂直チャンネルホールはギャップフィル絶縁膜に満たされる。したがって、先に図３Ａを参照して説明したように、各垂直チャンネルホール内にデータ格納パターンＤＳＰ、垂直半導体パターンＶＰ、及びギャップフィル絶縁パターンＶＩが形成される。また、垂直半導体パターンＶＰの上端にビットライン導電パッドが形成される。ビットライン導電パッドは不純物がドーピングされた不純物領域であるか、或いは導電物質で形成される。
【0109】
【0110】
続いて、連結領域ＣＮＲでモールド構造体ＰＳＴを貫通する外側サポーターＯＳが形成される。
【0111】
外側サポーターＯＳを形成することは、第１層間絶縁膜上にマスクパターン（図示せず）を形成し、マスクパターン（図示せず）を蝕刻マスクとして利用してモールド構造体ＰＳＴを異方性蝕刻して基板１００を露出させる垂直ホールを形成すること、及び垂直ホール内に絶縁材料を満たすことを含む。
【0112】
外側サポーターＯＳは先に説明した実施形態のように、平面視において、第１及び第２方向Ｄ１、Ｄ２に沿って互いに離隔して形成され、互いに異なる形状及びサイズを有する。
【0113】
図１５Ａ及び図１５Ｂを参照すれば、連結領域ＣＮＲでモールド構造体ＰＳＴの一部分を貫通するコンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５が形成される。コンタクトホールＯＰ１、ＯＰ３、ＯＰ５は互いに異なるレベルに位置する犠牲膜ＳＬの上面を露出させる。コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５によって犠牲膜ＳＬの中の一部の側壁及び絶縁膜ＩＬＤの中の一部の側壁が露出される。
【0114】
コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５は第１方向Ｄ１に互いに隣接する外側サポーターＯＳの間及び第２方向Ｄ２に互いに隣接する外側サポーターＯＳの間に形成される。
【0115】
コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５の各々は上部幅に比べて小さい下部幅を有する。コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５の各々は、平面視において、円形、バー（ｂａｒ）形状、楕円形、又は多角形で形成される。
【0116】
実施形態によれば、コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５は互いに異なる垂直深さを有する。即ち、コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５によって露出される犠牲膜ＳＬは互いに異なるレベルに位置する。言い換えれば、コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５が貫通する犠牲膜ＳＬの数が互いに異なる。
【0117】
垂直深さが互いに異なるコンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５を形成することは、マスク形成工程及びモールド構造体に対する蝕刻工程が複数回反復される。コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５は互いに異なる回数の異方性蝕刻工程によって形成される。
【0118】
図１６Ａ及び図１６Ｂを参照すれば、コンタクトホールＯＰ１、ＯＰ２、ＯＰ３、ＯＰ５の内壁を覆う絶縁スペーサーＳＰが形成される。絶縁スペーサーＳＰは、コンタクトホールに露出された犠牲膜ＳＬ及び絶縁膜ＩＬＤの側壁を覆う。絶縁スペーサーＳＰは上記のコンタクトホール内で互いに異なる垂直長さを有する。
【0119】
絶縁スペーサーＳＰは犠牲膜に対して蝕刻選択性を有する絶縁材料を含む。絶縁スペーサーＳＰは、例えば、シリコン酸化物、シリコン酸窒化物、及び／又は低誘電物質を含む。
【0120】
絶縁スペーサーＳＰを形成することは、コンタクトホールが形成されたモールド構造体上にスペーサー膜を均一な厚さで蒸着すること及びスペーサー膜を異方性蝕刻して各コンタクトホール内で犠牲膜ＳＬの上面を露出させることを含む。
【0121】
【0122】
バッファスペーサーＢＩ及び犠牲スペーサーＳＣを形成することは、絶縁スペーサーが形成されたコンタクトホール内にバッファ膜及び犠牲スペーサーＳＣ膜を順に蒸着すること及びバッファ膜及び犠牲スペーサーＳＣ膜を順に異方性蝕刻してコンタクトホール内で犠牲膜ＳＬの上面を露出させることを含む。
【0123】
実施形態で、絶縁スペーサーＳＰ、バッファスペーサーＢＩ、及び犠牲スペーサーＳＣの厚さの和は各コンタクトホールの直径の１／２よりも小さい。
【0124】
バッファスペーサーＢＩは犠牲膜ＳＬに対して蝕刻選択性を有する物質で形成される。バッファスペーサーＢＩは絶縁スペーサーＳＰと同一の絶縁材料を含む。例えば、バッファスペーサーＢＩはシリコン酸化膜を含む。バッファスペーサーＢＩは犠牲スペーサーＳＣの底面と犠牲膜ＳＬの上面との間及び絶縁スペーサーＳＰと犠牲スペーサーＳＣとの間に形成される。コンタクトホール内の犠牲スペーサーＳＣは互いに異なる垂直長さを有する。
【0125】
犠牲スペーサーＳＣはバッファスペーサーＢＩに対して蝕刻選択性を有する物質で形成される。犠牲スペーサーＳＣは、例えば、シリコン窒化物又はシリコン酸窒化物を含む。
【0126】
【0127】
貫通ホールＴＨを形成することは犠牲スペーサーＳＣを蝕刻マスクとして利用してモールド構造体ＰＳＴを異方性蝕刻することを含む。貫通ホールＴＨは基板１００を露出させる。
【0128】
コンタクトホール内の貫通ホールＴＨは実質的に同一の垂直深さを有する。貫通ホールＴＨの各々は上部幅に比べて小さい下部幅を有する。
【0129】
続いて、図１９Ａ及び図１９Ｂを参照すれば、貫通ホールＴＨ内に絶縁材料を埋め込んで内側サポーターＩＳが形成される。内側サポーターＩＳは貫通ホールＴＨが形成されたモールド構造体ＰＳＴ上に絶縁膜を蒸着した後、第１層間絶縁膜１１０の上面が露出されるように絶縁膜を平坦化することによって形成される。
【0130】
内側及び外側サポーターＩＳ、ＯＳの各々は上部幅に比べて小さい下部幅を有するので、互いに隣接する内側サポーターＩＳと外側サポーターＯＳとの間の距離は上部に比べて下部で大きい。
【0131】
内側サポーターＩＳを形成した後、モールド構造体ＰＳＴをパターニングして第１方向Ｄ１に延長された分離トレンチＴＲが形成される。分離トレンチＴＲは基板１００を露出させる。したがって、モールド構造体ＰＳＴは第１方向Ｄ１に沿って延長されたライン形状にパターニングされる。
【0132】
続いて、分離トレンチＴＲ内に露出された犠牲膜ＳＬを除去して、絶縁膜ＩＬＤの間にゲート領域ＧＲが各々形成される。ゲート領域ＧＲは、絶縁膜ＩＬＤ、垂直構造体ＶＣ、並びに内側及び外側サポーターＩＳ、ＯＳに対して蝕刻選択性を有する蝕刻レシピーを使用して犠牲膜ＳＬを等方的に蝕刻して形成される。このように形成されたゲート領域ＧＲは分離トレンチＴＲから水平に延長される。また、ゲート領域ＧＲはセルアレイ領域ＣＡＲで垂直構造体ＶＣの一部分を露出させ、連結領域ＣＮＲで内側及び外側サポーターＯＳ、ＩＳの一部分及び絶縁スペーサーの一部分を露出させる。
【0133】
ゲート領域ＧＲを形成する間に、内側及び外側サポーターＩＳ、ＯＳは連結領域ＣＮＲで垂直に積層された絶縁膜ＩＬＤが崩れることを防止する。実施形態によれば、互いに隣接する外側サポーターＯＳの間に内側サポーターＩＳが各々配置されるので、導電パターンＧＥの積層数が増加し、コンタクトプラグＣＰ１～ＣＰ６の直径が増加するにつれて、外側サポーターＯＳの間の距離が遠くなって互いに隣接する外側サポーターＯＳの間で絶縁膜ＩＬＤが崩れることが防止される。
【0134】
図２０Ａ及び図２０Ｂを参照すれば、ゲート領域内に導電パターンＧＥが形成される。導電パターンＧＥはゲート領域ＧＲを部分的に満たすか、或いはゲート領域ＧＲを完全に満たす。一例で、導電パターンＧＥを形成することは、金属窒化膜（例えば、ＴｉＮ、ＴａＮ、又はＷＮ）及び金属膜（例えば、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕ）を順に蒸着することを含む。続いて、分離トレンチＴＲ内に形成された金属窒化膜及び金属膜の一部を除去して、ゲート領域ＧＲに導電パターンＧＥが各々局所的に形成される。したがって、基板１００上に絶縁膜ＩＬＤ及び導電パターンＧＥが交互に積層された積層構造体ＳＴが形成される。
【0135】
実施形態によれば、導電パターンＧＥを形成する前に、ゲート領域ＧＲの内壁をコンフォーマルに覆う水平絶縁パターン（図３Ａ及び図３ＢのＨＰ参照）が形成される。水平絶縁パターンはゲート領域ＧＲの内壁上に実質的に均一な厚さで形成される。
【0136】
導電パターンＧＥを形成した後、分離トレンチＴＲ内に絶縁材料を埋め込んで分離構造体ＳＳが形成される。
【0137】
分離構造体ＳＳを形成した後、連結領域ＣＮＲで犠牲スペーサーＳＣをコンタクトプラグＣＰで代替（ｒｅｐｌａｃｅ）する工程が遂行される。
【0138】
詳細には、犠牲スペーサーＳＣを除去する等方性蝕刻工程が遂行されて絶縁スペーサーＳＰと内側サポーターＩＳとの間にリセス領域が形成される。犠牲スペーサーＳＣに対する等方性蝕刻工程の時、バッファスペーサーＢＩが蝕刻停止膜として使用される。続いて、バッファスペーサーＢＩ及び導電パターンＧＥの上面上の水平絶縁パターンの一部分が蝕刻される。したがって、リセス領域に導電パターンＧＥの上面が露出される。
【0139】
【0140】
詳細には、図２１Ａ及び図２１Ｂを参照すれば、コンタクトプラグＣＰ１～ＣＰ６を形成することは、リセス領域を満たす導電膜を第１層間絶縁膜１１０上に蒸着すること、及び第１層間絶縁膜１１０が露出されるように導電膜に対する平坦化工程を遂行することを含む。
【0141】
即ち、コンタクトプラグＣＰ１～ＣＰ６の上面は第１層間絶縁膜１１０の上面と共面をなす。コンタクトプラグＣＰ１～ＣＰ６は互いに異なる垂直長さを有し、導電パターンＧＥの上面と各々接触する。
【0142】
【0143】
図２２を参照すれば、図１８Ａ及び図１８Ｂを参照して説明したように、連結領域ＣＮＲでモールド構造体ＰＳＴを貫通して基板１００を露出させる貫通ホールＴＨを形成した後、各貫通ホールＴＨ内に貫通絶縁スペーサーＴＩＳが形成される。
【0144】
貫通絶縁スペーサーＴＩＳは、貫通ホールＴＨが形成されたモールド構造体ＰＳＴ上にスペーサー膜を均一な厚さで蒸着すること及びスペーサー膜を異方性蝕刻して各貫通ホールＴＨ内で基板１００の上面を露出させることを含む。ここで、スペーサー膜の厚さは各貫通ホールＴＨの直径の約１／２よりも小さい。貫通絶縁スペーサーＴＩＳは、例えば、シリコン酸化物、シリコン酸窒化物、及び／又は低誘電物質を含む。
【0145】
図２３を参照すれば、貫通絶縁スペーサーＴＩＳが形成された貫通ホールＴＨ内に貫通犠牲スペーサーＴＳＣが形成される。貫通犠牲スペーサーＴＳＣは貫通絶縁スペーサーＴＩＳが形成された貫通ホールＴＨを満たす犠牲スペーサー膜を蒸着した後、第１層間絶縁膜１１０が露出されるように平坦化工程を遂行して形成される。
【0146】
貫通犠牲スペーサーＴＳＣは貫通絶縁スペーサーＴＩＳに対して蝕刻選択性を有する物質で形成される。貫通犠牲スペーサーＴＳＣは犠牲スペーサーＳＣと同一の物質で形成される。貫通犠牲スペーサーＴＳＣは、例えば、シリコン窒化物又はシリコン酸窒化物を含む。
【0147】
図２４を参照すれば、貫通絶縁スペーサーＴＩＳ及び貫通犠牲スペーサーＴＳＣを形成した後、図１９Ａ、図１９Ｂ、図２０Ａ、及び図２０Ｂを参照して説明したように、モールド構造体ＰＳＴの犠牲膜ＳＬを導電パターンＧＥで代替する工程が遂行される。したがって、基板１００上に積層構造体ＳＴが形成される。
【0148】
図２５を参照すれば、犠牲スペーサーＳＣをコンタクトプラグＣＰ１～ＣＰ６で代替し、貫通犠牲スペーサーＴＳＣを貫通プラグＴＰで代替する工程が遂行される。
【0149】
詳細には、犠牲スペーサーＳＣ及び貫通犠牲スペーサーＴＳＣを除去する等方性蝕刻工程を遂行して、絶縁スペーサーＳＰと内側サポーターＩＳとの間にリセス領域が形成され、これと同時に貫通ホールＴＨ内の貫通絶縁スペーサーＴＩＳを露出される。
【0150】
続いて、リセス領域及び絶縁スペーサーＳＰが形成された貫通ホールを満たす導電膜を第１層間絶縁膜１１０上に蒸着し、その後第１層間絶縁膜１１０が露出されるように導電膜に対する平坦化工程が遂行される。したがって、コンタクトプラグＣＰ１～ＣＰ６及び貫通プラグＴＰが形成される。
【0151】
図２６は、本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す図である。
【0152】
図２６を参照すれば、本発明の例示的な実施形態による電子システム１０００は、半導体装置１１００及び半導体装置１１００と電気的に連結されるコントローラ１２００を含む。電子システム１０００は、１つ又は複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、電子システム１０００は、１つ又は複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置である。
【0153】
半導体装置１１００は不揮発性メモリ装置であり、ＮＡＮＤフラッシュメモリ装置である。半導体装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含む。例示的な実施形態で、第１構造物１１００Ｆは第２構造物１１００Ｓの横に配置されてもよい。
【0154】
第１構造物１１００Ｆは、デコーダー回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物である。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物である。
【0155】
第２構造物１１００Ｓで、各々のメモリセルストリングＣＳＴＲは共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタＬＴ１、ＬＴ２の数と上部トランジスタＵＴ１、ＵＴ２の数は実施形態によって多様に変形される。
【0156】
例示的な実施形態で、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含み、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含む。ゲート下部ラインＬＬ１、ＬＬ２は各々下部トランジスタＬＴ１、ＬＴ２のゲート電極である。ワードラインＷＬはメモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ラインＵＬ１、ＵＬ２は各々上部トランジスタＵＴ１、ＵＴ２のゲート電極である。
【0157】
例示的な実施形態で、下部トランジスタＬＴ１、ＬＴ２は直列に連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含む。上部トランジスタＵＴ１、ＵＴ２は直列に連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含む。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ１の中の少なくとも１つはゲート誘導漏洩電流（Ｇａｔｅ Ｉｎｄｕｃｅ Ｄｒａｉｎ Ｌｅａｋａｇｅ、ＧＩＤＬ）現象を利用してメモリセルトランジスタＭＣＴに格納されたデータを削除する消去動作に利用される。
【0158】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延長される第１連結配線１１１５を通じてデコーダー回路１１１０と電気的に連結される。ビットラインＢＬは第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される第２連結配線１１２５を通じてページバッファ１１２０と電気的に連結される。
【0159】
第１構造物１１００Ｆで、デコーダー回路１１１０及びページバッファ１１２０は複数のメモリセルトランジスタＭＣＴの中の少なくとも１つの選択メモリセルトランジスタに対する制御動作を実行する。デコーダー回路１１１０及びページバッファ１１２０はロジック回路１１３０によって制御される。半導体装置１１００はロジック回路１１３０と電気的に連結される入出力パッド１１０１を通じて、コントローラ１２００と通信する。入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される入出力連結配線１１３５を通じてロジック回路１１３０と電気的に連結される。
【0160】
図面に図示されなかったが、第１構造物１１００Ｆは電圧発生器（図示せず）を含む。電圧発生器はメモリセルストリングＣＳＴＲの動作に必要なプログラム電圧、読出し電圧、パス電圧、及び検証電圧等を生成する。ここで、プログラム電圧は、読出し電圧、パス電圧、及び検証電圧に比べて相対的に高電圧（例えば、２０Ｖ～４０Ｖ）である。
【0161】
例示的な実施形態で、第１構造物１１００Ｆは高電圧トランジスタ及び低電圧トランジスタを含む。デコーダー回路１１１０は、メモリセルストリングＣＳＴＲのワードラインＷＬと連結されるパストランジスタを含む。パストランジスタはプログラム動作の時、ワードラインＷＬに印加されるプログラム電圧のように高電圧に耐えられる高電圧トランジスタを含む。ページバッファ１１２０は、また高電圧に耐えられる高電圧トランジスタを含む。
【0162】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェイス１２３０を含む。実施形態によって、電子システム１０００は複数の半導体装置１１００を含み、この場合、コントローラ１２００は複数の半導体装置１１００を制御する。
【0163】
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全体の動作を制御する。プロセッサ１２１０は、所定のファームウェアにしたがって動作し、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラ１２２０は半導体装置１１００との通信を処理するＮＡＮＤインターフェイス１２２１を含む。ＮＡＮＤインターフェイス１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに格納しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み出そうとするデータ等が伝送される。ホストインターフェイス１２３０は電子システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェイス１２３０を通じて外部ホストから制御命令を受信すれば、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御する。
【0164】
図２７は、本発明の例示的な実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。
【0165】
図２７を参照すれば、本発明の例示的な実施形態による電子システム２０００は、メーン基板２００１と、メーン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４はメーン基板２００１に形成された配線パターン２００５によってコントローラ２００２と互いに連結される。
【0166】
メーン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６において、複数のピンの数と配置は、電子システム２０００と外部ホストとの間の通信インターフェイスによって変わる。例示的な実施形態で、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙ等のインターフェイスの中のいずれか１つに応じて外部ホストと通信する。例示的な実施形態で、電子システム２０００は、コネクタ２００６を通じて外部ホストから供給される電源によって動作する。電子システム２０００は外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含む。
【0167】
コントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、又は半導体パッケージ２００３からデータを読み出し、電子システム２０００の動作速度を改善する。
【0168】
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストとの間の速度の差を緩和するためのバッファメモリである。電子システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作し、半導体パッケージ２００３に対する制御動作で臨時的にデータを格納するための空間を提供する。電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含む。
【0169】
半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ２００３ａ、２００３ｂを含む。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、各々複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ２００３ａ、２００３ｂの各々は、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００の各々の下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含む。
【0170】
パッケージ基板２１００は、上部パッド２１３０を含む印刷回路基板である。各々の半導体チップ２２００は入出力パッド２２１０を含む。入出力パッド２２１０は図２６の入出力パッド１１０１に該当する。半導体チップ２２００の各々は積層構造体３２１０及び垂直構造体３２２０を含む。半導体チップ２２００の各々は先に説明した本発明の実施形態による半導体装置を含む。
【0171】
例示的な実施形態で、連結構造物２４００は、入出力パッド２２１０と上部パッド２１３０を電気的に連結するボンディングワイヤである。したがって、各々の第１及び第２半導体パッケージ２００３ａ、２００３ｂで、半導体チップ２２００はボンディングワイヤ方式で互いに電気的に連結され、パッケージ基板２１００の上部パッド２１３０と電気的に連結される。実施形態によって、各々の第１及び第２半導体パッケージ２００３ａ、２００３ｂで、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物によって互いに電気的に連結される。
【0172】
例示的な実施形態で、コントローラ２００２と半導体チップ２２００は１つのパッケージに含まれる。例示的な実施形態で、メーン基板２００１と異なる別のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに連結される。
【0173】
【0174】
図２８を参照すれば、半導体パッケージ２００３で、パッケージ基板２１００は印刷回路基板である。パッケージ基板２１００は、パッケージ基板ボディー部２１２０、パッケージ基板ボディー部２１２０の上面に配置される上部パッド（図２７の２１３０）、パッケージ基板ボディー部２１２０の下面に配置されるか、或いは下面を通じて露出される下部パッド２１２５、及びパッケージ基板ボディー部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５を含む。上部パッド２１３０は連結構造物２４００と電気的に連結される。下部パッド２１２５は導電性接続部２８００を通じて図２のように電子システム２０００のメーン基板２０１０の配線パターン２００５に連結される。
【0175】
半導体チップ２２００の各々は、半導体基板３０１０及び半導体基板３０１０上に順に積層される第１構造物３１００及び第２構造物３２００を含む。
【0176】
【0177】
第１構造物３１００は周辺配線３１１０を含む周辺回路領域を含む。第２構造物３２００は、ソース構造体３２０５、ソース構造体３２０５上の積層構造体３２１０、積層構造体３２１０を貫通する垂直構造体３２２０と分離構造体、垂直構造体３２２０と電気的に連結されるビットライン３２４０、及び積層構造体３２１０のワードライン（図２６のＷＬ）と電気的に連結されるセルコンタクトプラグ３２３５を含む。第１構造物３１００／第２構造物３２００／半導体チップ２２００の各々は後述する分離構造体をさらに含む。
【0178】
半導体チップ２２００の各々は、第１構造物３１００の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延長される貫通配線３２４５を含む。貫通配線３２４５は、積層構造体３２１０の外側に配置され、積層構造体３２１０を貫通するようにさらに配置される。半導体チップ２２００の各々は、第１構造物３１００の周辺配線３１１０と電気的に連結される入出力パッド（図２７の２２１０）をさらに含む。
【0179】
図２９を参照すれば、半導体パッケージ２００３Ａで、半導体チップ２２００の各々は、半導体基板４０１０、半導体基板４０１０上の第１構造物４１００、及び第１構造物４１００上でウエハボンディング方式に第１構造物４１００と接合された第２構造物４２００を含む。図２９の第１構造物４１００は先に説明した実施形態で周辺回路構造体に対応し、図２９の第２構造物４２００は先に説明した実施形態でセルアレイ構造体に対応する。
【0180】
第１構造物４１００は、周辺配線４１１０及び第１接合構造物４１５０を含む周辺回路領域を含む。第２構造物４２００は、ソース構造体４２０５、ソース構造体４２０５と第１構造物４１００との間の積層構造体４２１０、積層構造体４２１０を貫通する垂直構造体４２２０と分離構造体、及び垂直構造体４２２０及び積層構造体４２１０のワードライン（図２６のＷＬ）と各々電気的に連結される第２接合構造物４２５０を含む。例えば、第２接合構造物４２５０は、垂直構造体４２２０と電気的に連結されるビットライン４２４０及びワードライン（図２６のＷＬ）と電気的に連結されるセルコンタクトプラグ４２３５を通じて、各々垂直構造体４２２０及びワードライン（図２６のＷＬ）と電気的に連結される。第１構造物４１００の第１接合構造物４１５０及び第２構造物４２００の第２接合構造物４２５０は互いに接触しながら、接合される。第１接合構造物４１５０及び第２接合構造物４２５０の接合される部分は、銅（Ｃｕ）で形成される。
【0181】
第１構造物４１００／第２構造物４２００／半導体チップ２２００の各々は、以下で説明する実施形態によるソース構造体をさらに含む。半導体チップ２２００の各々は、第１構造物４１００の周辺配線４１１０と電気的に連結される入出力パッド（図２７の２２１０）をさらに含む。
【0182】
図２８の半導体チップ２２００又は図２９の半導体チップ２２００は、ボンディングワイヤ形状の連結構造物２４００によって互いに電気的に連結される。但し、例示的な実施形態で、図２８の半導体チップ２２００又は図１９の半導体チップ２２００を含む１つの半導体パッケージ内での半導体チップ２２００は貫通電極ＴＳＶを含む連結構造物によって互いに電気的に連結される。
【0183】
以上、図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも他の具体的な形態で実施されることができることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的ではないことを理解しなければならない。
【符号の説明】
【0184】
１００ 基板
ＢＬ ビットライン
ＢＬＫ ブロッキング絶縁膜
ＢＰＬＧ ビットラインコンタクトプラグ
ＣＡＲ セルアレイ領域
ＣＩＬ 電荷格納膜
ＣＬ 連結ライン
ＣＮＲ 連結領域
ＣＰ セルコンタクトプラグ
ＤＳＰ データ格納パターン
ＧＥ 導電パターン
ＩＬＤ 絶縁膜
ＩＳ 内側サポーター
ＯＳ 外側サポーター
ＳＰ 絶縁スペーサー
ＳＳ 分離構造体
ＳＴ 積層構造体
ＴＩＬ トンネル絶縁膜
ＶＣ 垂直構造体
ＶＰ 垂直半導体パターン
ＢＬ ビットライン
ＢＬＫ ブロッキング絶縁膜
ＢＰＬＧ ビットラインコンタクトプラグ
ＣＡＲ セルアレイ領域
ＣＩＬ 電荷格納膜
ＣＬ 連結ライン
ＣＮＲ 連結領域
ＣＰ セルコンタクトプラグ
ＤＳＰ データ格納パターン
ＧＥ 導電パターン
ＩＬＤ 絶縁膜
ＩＳ 内側サポーター
ＯＳ 外側サポーター
ＳＰ 絶縁スペーサー
ＳＳ 分離構造体
ＳＴ 積層構造体
ＴＩＬ トンネル絶縁膜
ＶＣ 垂直構造体
ＶＰ 垂直半導体パターン
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】