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▶ エルジー ディスプレイ カンパニー リミテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024180352
(43)【公開日】2024-12-26
(54)【発明の名称】表示装置及び表示パネル
(51)【国際特許分類】
G09F 9/00 20060101AFI20241219BHJP
G09F 9/30 20060101ALI20241219BHJP
G09G 3/3233 20160101ALI20241219BHJP
G09G 3/20 20060101ALI20241219BHJP
H05B 33/14 20060101ALI20241219BHJP
H10K 59/123 20230101ALI20241219BHJP
H10K 59/131 20230101ALI20241219BHJP
H10K 59/126 20230101ALI20241219BHJP
【ＦＩ】
G09F9/00 346A
G09F9/00 309A
G09F9/30 349Z
G09F9/30 338
G09F9/30 365
G09G3/3233
G09G3/20 621M
G09G3/20 680G
G09G3/20 680H
G09G3/20 622Z
H05B33/14 Z
H10K59/123
H10K59/131
H10K59/126
【審査請求】有
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024096341
(22)【出願日】2024-06-14
(31)【優先権主張番号】10-2023-0077636
(32)【優先日】2023-06-16
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】501426046
【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド
(74)【代理人】
【識別番号】100094112
【弁理士】
【氏名又は名称】岡部 讓
(74)【代理人】
【識別番号】100106183
【弁理士】
【氏名又は名称】吉澤 弘司
(74)【代理人】
【識別番号】100114915
【弁理士】
【氏名又は名称】三村 治彦
(74)【代理人】
【識別番号】100125139
【弁理士】
【氏名又は名称】岡部 洋
(74)【代理人】
【識別番号】100209808
【弁理士】
【氏名又は名称】三宅 高志
(72)【発明者】
【氏名】チェ ジョンミ
(72)【発明者】
【氏名】チョン ユイヒュン
(72)【発明者】
【氏名】ジャン ヒュングク
【テーマコード（参考）】
3K107
5C080
5C094
5C380
5G435
【Ｆターム（参考）】
3K107AA01
3K107AA05
3K107BB01
3K107CC33
3K107CC43
3K107EE04
3K107EE57
3K107FF06
3K107FF15
3K107HH05
5C080AA06
5C080AA10
5C080AA18
5C080BB05
5C080CC03
5C080DD25
5C080FF11
5C080JJ02
5C080JJ03
5C080JJ06
5C080KK02
5C080KK07
5C080KK43
5C094AA15
5C094BA03
5C094BA29
5C094CA19
5C094DA09
5C094DA13
5C094DB01
5C094EA02
5C094EA04
5C094EA07
5C094FA01
5C094FA02
5C094FB01
5C094FB02
5C094FB14
5C380AA01
5C380AA02
5C380AB06
5C380AB19
5C380AB21
5C380AB22
5C380AB24
5C380AB28
5C380AB34
5C380AB41
5C380AB46
5C380AC07
5C380AC11
5C380AC12
5C380BA17
5C380CA04
5C380CA12
5C380CA48
5C380CA49
5C380CB17
5C380CB37
5C380CC26
5C380CC33
5C380CC39
5C380CC62
5C380CC66
5C380CC72
5C380CD012
5C380CD016
5C380CD017
5C380CD026
5C380CE01
5C380CE19
5C380CE22
5C380CE30
5C380CF22
5C380CF62
5C380CF66
5C380CF68
5C380DA02
5G435AA18
5G435BB05
5G435CC09
5G435EE36
5G435GG31
5G435HH13
(57)【要約】
【課題】ナローベゼル構造を有する表示パネル及び表示装置を提供する。
【解決手段】本開示の実施例による表示装置及び表示パネルは、基板と、基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、基板とピクセルアレイ層との間に位置し、表示領域に配置されたゲート駆動回路を含むベース回路層とを含むことができる。
【選択図】図１
【解決手段】本開示の実施例による表示装置及び表示パネルは、基板と、基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、基板とピクセルアレイ層との間に位置し、表示領域に配置されたゲート駆動回路を含むベース回路層とを含むことができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、
前記基板と前記ピクセルアレイ層との間に位置し、前記表示領域全体にかけて配置されたゲート駆動回路を含むベース回路層とを含む、表示装置。
前記基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、
前記基板と前記ピクセルアレイ層との間に位置し、前記表示領域全体にかけて配置されたゲート駆動回路を含むベース回路層とを含む、表示装置。
【請求項2】
前記ベース回路層は、前記ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加され、前記表示領域内に配置される２つ以上の電源ラインを含む、請求項１に記載の表示装置。
【請求項3】
前記ベース回路層と前記ピクセルアレイ層との間に位置する遮蔽層をさらに含む、請求項１に記載の表示装置。
【請求項4】
前記遮蔽層は、前記ピクセルアレイ層に配置された金属と電気的に接続される、請求項３に記載の表示装置。
【請求項5】
前記遮蔽層は、前記ピクセルアレイ層に配置された複数のピクセル駆動トランジスタのうち１つのピクセル駆動トランジスタのソース電極またはドレイン電極と電気的に接続し、又は前記ピクセルアレイ層に配置された第１駆動電圧ラインと電気的に接続する、請求項３に記載の表示装置。
【請求項6】
前記複数のサブピクセルのそれぞれは、ピクセル電極及び共通電極を含む発光素子を含み、
前記遮蔽層は、前記ピクセルアレイ層に配置された前記発光素子に含まれた前記ピクセル電極と前記共通電極のうち前記共通電極と電気的に接続し、又は前記ピクセルアレイ層に配置された第２駆動電圧ラインと電気的に接続する、請求項３に記載の表示装置。
前記遮蔽層は、前記ピクセルアレイ層に配置された前記発光素子に含まれた前記ピクセル電極と前記共通電極のうち前記共通電極と電気的に接続し、又は前記ピクセルアレイ層に配置された第２駆動電圧ラインと電気的に接続する、請求項３に記載の表示装置。
【請求項7】
前記遮蔽層は、前記ベース回路層内に位置する金属と電気的に接続する、請求項３に記載の表示装置。
【請求項8】
前記ベース回路層は、前記ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加され、前記表示領域内に配置される２つ以上の電源ラインを含み、
前記遮蔽層は、前記２つ以上の電源ラインのうち１つと電気的に接続する、請求項３に記載の表示装置。
前記遮蔽層は、前記２つ以上の電源ラインのうち１つと電気的に接続する、請求項３に記載の表示装置。
【請求項9】
前記遮蔽層は、前記ピクセルアレイ層内に位置する金属と前記ベース回路層内に位置する金属とを電気的に接続する、請求項３に記載の表示装置。
【請求項10】
前記ベース回路層は、第１アクティブ層を含むゲート駆動トランジスタを含み、前記ピクセルアレイ層は、第２アクティブ層を含むピクセル駆動トランジスタを含み、前記第１アクティブ層と前記第２アクティブ層とは互いに異なる半導体物質を含む、請求項１に記載の表示装置。
【請求項11】
前記ベース回路層は、前記表示領域全体にかけて配置された複数の単位領域を含み、
前記複数の単位領域のそれぞれは、複数のサブ回路領域及び複数の電源ライン領域を含み、前記複数のサブ回路領域及び前記複数の電源ライン領域は交互に配置され、
前記複数の電源ライン領域は、電圧レベルが一定の電圧が印加される複数の電源ラインを含み、
前記複数のサブ回路領域は、前記ゲート駆動回路に含まれる複数のサブ回路を含み、前記複数のサブ回路は、互いに異なる種類のゲート信号を出力するように構成される、請求項１に記載の表示装置。
前記複数の単位領域のそれぞれは、複数のサブ回路領域及び複数の電源ライン領域を含み、前記複数のサブ回路領域及び前記複数の電源ライン領域は交互に配置され、
前記複数の電源ライン領域は、電圧レベルが一定の電圧が印加される複数の電源ラインを含み、
前記複数のサブ回路領域は、前記ゲート駆動回路に含まれる複数のサブ回路を含み、前記複数のサブ回路は、互いに異なる種類のゲート信号を出力するように構成される、請求項１に記載の表示装置。
【請求項12】
前記ベース回路層は、前記ゲート駆動回路に含まれた複数のゲート駆動トランジスタ上に配置される有機膜を含む、請求項１に記載の表示装置。
【請求項13】
前記表示領域は一般領域と光学領域とを含み、
前記一般領域は複数の発光領域を含み、
前記光学領域は少なくとも１つの透過領域を含み、
前記ゲート駆動回路は前記表示領域全体にかけて配置され、前記光学領域内の前記少なくとも１つの透過領域と重ならないように配置される、請求項１に記載の表示装置。
前記一般領域は複数の発光領域を含み、
前記光学領域は少なくとも１つの透過領域を含み、
前記ゲート駆動回路は前記表示領域全体にかけて配置され、前記光学領域内の前記少なくとも１つの透過領域と重ならないように配置される、請求項１に記載の表示装置。
【請求項14】
前記ベース回路層と前記ピクセルアレイ層との間に位置し、前記少なくとも１つの透過領域と重ならないように配置される遮蔽層をさらに含む、請求項１３に記載の表示装置。
【請求項15】
基板と、
前記基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、
前記基板と前記ピクセルアレイ層との間に位置し、ゲート駆動回路が配置されるベース回路層と、
前記ベース回路層と前記ピクセルアレイ層との間に位置する遮蔽層とを含む、表示パネル。
前記基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、
前記基板と前記ピクセルアレイ層との間に位置し、ゲート駆動回路が配置されるベース回路層と、
前記ベース回路層と前記ピクセルアレイ層との間に位置する遮蔽層とを含む、表示パネル。
【請求項16】
前記ベース回路層は、前記ゲート駆動回路に含まれたゲート駆動トランジスタ上に配置される有機膜を含む、請求項１５に記載の表示パネル。
【請求項17】
前記ベース回路層は、前記ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加される２つ以上の電源ラインを含む、請求項１５に記載の表示パネル。
【請求項18】
前記遮蔽層は、前記ピクセルアレイ層に配置される金属と前記ベース回路層に配置された金属とを電気的に接続する、請求項１７に記載の表示パネル。
【請求項19】
基板と、
前記基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、
前記基板と前記ピクセルアレイ層との間に配置され、駆動回路を含むベース回路層とを含み、
前記複数のサブピクセルは、ピクセル駆動トランジスタを含み、
前記駆動回路は、トランジスタを含み、
前記ベース回路層の１つ以上のトランジスタは、前記ピクセルアレイ層の１つ以上のピクセル駆動トランジスタのそれぞれに接続する、表示装置。
前記基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層と、
前記基板と前記ピクセルアレイ層との間に配置され、駆動回路を含むベース回路層とを含み、
前記複数のサブピクセルは、ピクセル駆動トランジスタを含み、
前記駆動回路は、トランジスタを含み、
前記ベース回路層の１つ以上のトランジスタは、前記ピクセルアレイ層の１つ以上のピクセル駆動トランジスタのそれぞれに接続する、表示装置。
【請求項20】
前記ベース回路層は、前記複数のサブピクセルのうち少なくとも１つに接続する１つ以上の電源ラインを含み、
前記ベース回路層の前記駆動回路は、ゲート駆動トランジスタを含む、請求項１９に記載の表示装置。
前記ベース回路層の前記駆動回路は、ゲート駆動トランジスタを含む、請求項１９に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施例は表示装置及び表示パネルに関する。
【背景技術】
【0002】
表示装置は複数のデータラインと複数のゲートラインが配置された表示パネルと、複数のデータラインを駆動するためのデータ駆動回路、及び複数のゲートラインを駆動するためのゲート駆動回路とを含む。ここで、表示パネルは映像が表示される表示領域と、映像が表示されない非表示領域とを含む。従来の表示装置の場合、表示パネルの非表示領域（ベゼルともいう）にゲート駆動回路が接続されるか配置される。これにより、表示パネルの非表示領域（ベゼル）のサイズを小さくすることは容易ではない。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本開示によれば上述の課題を解決することが可能となる。
【課題を解決するための手段】
【0004】
本開示の実施例は、ゲート駆動回路が表示領域全体にかけて配置される表示パネル及び表示装置を提供することができる。
【0005】
本開示の実施例は、ゲート駆動回路がピクセルアレイ層と垂直方向に重なり合うように配置された表示パネル及び表示装置を提供することができる。
【0006】
本開示の実施例は、ゲート駆動回路が配置されたベース回路層とサブピクセルが配置されたピクセルアレイ層との間の電界を遮蔽する構造を有する表示パネル及び表示装置を提供することができる。
【0007】
本開示の実施例は、極狭のナローベゼル構造を有する表示パネル及び表示装置を提供することができる。
【0008】
本開示の実施例による表示装置は、基板、基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層、及び基板とピクセルアレイ層との間に位置し、表示領域全体にかけて配置されたゲート駆動回路を含むベース回路層を含むことができる。
【0009】
ベース回路層は、ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加され、表示領域内に配置される２つ以上の電源ラインを含むことができる。
【0010】
本開示の実施例による表示装置は、ベース回路層とピクセルアレイ層との間に位置する遮蔽層をさらに含むことができる。
【0011】
遮蔽層は、ピクセルアレイ層に配置された金属と電気的に接続することができる。
【0012】
一例として、遮蔽層は、ピクセルアレイ層に配置された複数のピクセル駆動トランジスタのうち１つのピクセル駆動トランジスタのソース電極またはドレイン電極と電気的に接続するか、ピクセルアレイ層に配置された第１駆動電圧ラインと電気的に接続することができる。
【0013】
他の例として、遮蔽層は、ピクセルアレイ層に配置された発光素子に含まれたピクセル電極と共通電極のうち、共通電極と電気的に接続するか、ピクセルアレイ層に配置された第２駆動電圧ラインと電気的に接続することができる。
【0014】
遮蔽層は、ベース回路層内に位置する金属と電気的に接続することができる。
【0015】
ベース回路層は、ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加され、表示領域内に配置される２つ以上の電源ラインを含むことができる。
【0016】
遮蔽層は、２つ以上の電源ラインのうち１つと電気的に接続することができる。
【0017】
一例として、遮蔽層は、２つ以上の電源ラインのうち第１駆動電圧ＶＤＤが印加される第１電源ラインと電気的に接続することができる。
【0018】
他の例として、遮蔽層は、２つ以上の電源ラインのうち第２駆動電圧ＶＳＳが印加される第２電源ラインと電気的に接続することができる。
【0019】
遮蔽層は、ピクセルアレイ層内に位置する金属とベース回路層内に位置する金属とを電気的に接続することができる。
【0020】
ベース回路層は第１アクティブ層を含むゲート駆動トランジスタを含み、ピクセルアレイ層は第２アクティブ層を含むピクセル駆動トランジスタを含み、第１アクティブ層と第２アクティブ層は互いに異なる半導体物質を含むことができる。
【0021】
ベース回路層は、ゲート駆動回路に含まれた複数のゲート駆動トランジスタ上に配置される有機膜を含むことができる。
【0022】
本開示の実施例による表示パネルは、基板、基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層、基板とピクセルアレイ層との間に位置し、ゲート駆動回路が配置されるベース回路層、及びベース回路層とピクセルアレイ層との間に位置する遮蔽層を含むことができる。
【0023】
ベース回路層は、ゲート駆動回路に含まれたゲート駆動トランジスタ上に配置される有機膜を含むことができる。
【0024】
ベース回路層は、ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加される２つ以上の電源ラインを含むことができる。
【0025】
遮蔽層は、ピクセルアレイ層に配置される金属とベース回路層に配置された金属とを電気的に接続することができる。
【発明の効果】
【0026】
本開示の実施例によれば、ゲート駆動回路が表示領域全体にかけて配置される表示パネル及び表示装置を提供することができる。これにより、表示パネルのベゼルサイズを大幅に小さくすることができる。
【0027】
本開示の実施例によれば、ゲート駆動回路がピクセルアレイ層と垂直方向に重なり合うように配置される表示パネル及び表示装置を提供することができる。これにより、表示パネルのベゼルサイズを大幅に小さくすることができる。
【0028】
本開示の実施例によれば、ゲート駆動回路が配置されたベース回路層とサブピクセルが配置されたピクセルアレイ層との間の電界を遮蔽する構造を有する表示パネル及び表示装置を提供することができる。これにより、ベース回路層とピクセルアレイ層は互いに好まない電気的影響を及ぼさないで済む。
【0029】
本開示の実施例によれば、ゲート駆動回路及び各種電源配線が表示領域に配置される表示パネル及び表示装置を提供することができる。これにより、表示パネルの極端のナローベゼル構造が可能となり得る。
【0030】
本開示の実施例によれば、ゲート駆動回路及び各種電源配線が配置されるベース回路層がピクセルアレイ層と垂直方向に重なり合うように配置されることにより、ゲート駆動回路から出力されたゲート信号がピクセルアレイ層に供給される経路の長さが短くなり、各種電源配線から出力された電源（ピクセル駆動電圧）がピクセルアレイ層に供給される経路の長さが短くなり得る。これにより、供給経路に用いられる金属を減らすことができ、表示パネル及び表示装置の軽量化が可能となり得る。
【図面の簡単な説明】
【0031】
【図1】本開示の実施例による表示装置のシステム構成図である。
【図2】本開示の実施例による表示パネルを示す。
【図3】本開示の実施例による表示パネルの積層構造を示す。
【図4】本開示の実施例による表示パネルの別の積層構造を示す。
【図5】本開示の実施例による表示パネルの表示領域内のベース回路層を構成する複数の単位領域を示す。
【図6】本開示の実施例による表示パネルの表示領域内のベース回路層を構成する複数の単位領域のうちの第１単位領域の構造を示す。
【図7】本開示の実施例による表示パネルにおいてサブピクセルの等価回路を示す。
【図8】本開示の実施例による表示パネルの表示領域内のベース回路層において、複数の単位領域のうち第１単位領域の構造を例示的に示す。
【図9】本開示の実施例による表示パネルの表示領域内のベース回路層において、１つの駆動ライン領域の構造を例示的に示す。
【図10】本開示の実施例による表示パネルの表示領域内のベース回路層において、２つの駆動ライン領域における第１ブロックを例示的に示す。
【図11】本開示の実施例による表示パネルの表示領域内のベース回路層とピクセルアレイ層との間の垂直対応構造を示すダイアグラムである。
【図12】本開示の実施例による表示パネルの表示領域内のベース回路層とピクセルアレイ層との間の垂直対応構造を示す別のダイアグラムである。
【図13】本開示の実施例によるゲート駆動回路を簡略に示すダイアグラムである。
【図14】本開示の実施例による表示パネルの表示領域の断面図である。
【図15】本開示の実施例による表示パネルの表示領域の別の断面図である。
【図16】本開示の実施例による表示パネルの平面図である。
【図17】本開示の実施例による表示パネルの表示領域に含まれた一般領域と第１タイプの光学領域とを示す。
【図18】本開示の実施例による表示パネルの表示領域に含まれた一般領域と第２タイプの光学領域とを示す。
【図19】本開示の実施例による表示パネルの表示領域内の光学領域の断面図である。
【発明を実施するための形態】
【0032】
以下、本開示の一部実施例を例示的な図面を参照して詳細に説明する。各図面の構成要素に参照符号を付け加えるにおいて、同じ構成要素についてはたとえ別の図面上に表示されるとしても、できる限り同じ符号を付することができる。なお、本開示を説明するにあたり、関連する公知の構成または機能に対する具体的な説明が本開示の要旨をあいまいにすると判断される場合には、その詳細な説明は省略することができる。本明細書に言及された「含む」、「有する」、「行われる」などが用いられる場合、「～のみ」が用いられない限り、他の部分が追加されてもよい。構成要素を単数として表現した場合、特に明示的な記載事項がない限り、複数が含まれる場合を含んでもよい。
【0033】
また、本開示の構成要素を説明するにあたり、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を用いることができる。これらの用語は、その構成要素を他の構成要素と区別するためのものであり、その用語によってその構成要素の本質、順番、手順、または個数などが限定されない。
【0034】
構成要素の位置関係についての説明において、２つ以上の構成要素が「連結」、「結合」または「接続」などすると記載された場合、２つ以上の構成要素が直接的に「連結」、「結合」または「接続」し得るが、２つ以上の構成要素と別の構成要素とがさらに「介在」して「連結」、「結合」または「接続」することもあり得ると理解されたい。ここで、別の構成要素は互いに「連結」、「結合」または「接続」される２つ以上の構成要素のうち１つ以上に含まれてもよい。
【0035】
構成要素や、動作方法や作製方法などに関する時間的な流れ関係についての説明において、例えば、「～後に」、「～に続いて」、「～の後に」、「～の前に」などで時間的な前後関係または流れ的な前後関係が説明される場合、「直ちに」または「直接」が用いられない限り、連続的でない場合も含むことができる。
【0036】
一方、構成要素についての数値またはその対応情報（例えば、レベルなど）に言及する場合、別途の明示的記載がなくても、数値またはその対応情報は各種要因（例えば、工程上の要因、内部または外部の衝撃、ノイズなど）によって生じ得る誤差範囲を含むものと解釈することができる。
【0037】
以下、添付の図面を参照して本開示の様々な実施例を詳細に説明する。
【0038】
図１は、本開示の実施例による表示装置１００のシステム構成図である。
【0039】
図１を参照すれば、本開示の実施例による表示装置１００は、映像表示のための構成要素であって、表示パネル１１０及びディスプレイ駆動回路を含むことができる。ディスプレイ駆動回路は表示パネル１１０を駆動するための回路であって、データ駆動回路１２０、ゲート駆動回路１３０、ディスプレイコントローラ１４０などを含むことができる。
【0040】
表示パネル１１０は、映像が表示される表示領域ＤＡを含むことができる。
【0041】
表示パネル１１０は、表示領域ＤＡの外郭に位置する非表示領域を有していないか、非常に小さいサイズの非表示領域のみを含むことができる。例えば、表示パネル１１０が非表示領域を有しても、表示領域及び非表示領域間の境界領域が曲げられ、非表示領域は表示領域の下部に位置することができる。この場合、ユーザが表示装置１００を正面から見るとき、ユーザに見える非表示領域はほとんどまたは全くない場合がある。
【0042】
表示パネル１１０は、複数のサブピクセルＳＰと複数のサブピクセルＳＰを駆動するための様々な種類の信号ラインを含むことができる。
【0043】
本開示の実施例による表示装置１００は、液晶表示装置などであってもよく、表示パネル１１０が自発光する自発光表示装置であってもよい。本開示の実施例による表示装置１００が自発光表示装置である場合、複数のサブピクセルＳＰのそれぞれは発光素子を含むことができる。
【0044】
例えば、本開示の実施例による表示装置１００は、発光素子が有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）で具現された有機発光表示装置であってもよい。他の例として、本開示の実施例による表示装置１００は、発光素子が無機物ベースの発光ダイオードで具現された無機発光表示装置であってもよい。さらに他の例として、本開示の実施例による表示装置１００は、発光素子が自ら光を発する半導体結晶である量子ドット（Ｑｕａｎｔｕｍ Ｄｏｔ）で具現された量子ドット表示装置であってもよい。
【0045】
表示装置１００のタイプに応じて複数のサブピクセルＳＰのそれぞれの構造が変わってもよい。例えば、表示装置１００がサブピクセルＳＰが光を自ら発する自発光表示装置である場合、各サブピクセルＳＰは自ら光を発する発光素子、１つ以上のトランジスタ、１つ以上のキャパシタを含むことができる。
【0046】
例えば、いくつかの種類の信号ラインは、データ信号（データ電圧または映像信号ともする）を伝達する複数のデータラインＤＬ及びゲート信号（スキャン信号ともする）を伝達する複数のゲートラインＧＬなどを含むことができる。
【0047】
例えば、複数のデータラインＤＬ及び複数のゲートラインＧＬは互いに交差できる。複数のデータラインＤＬのそれぞれは第１方向に延びながら配置でき、複数のゲートラインＧＬのそれぞれは第２方向に延びながら配置できる。ここで、第１方向は列（Ｃｏｌｕｍｎ）方向であり、第２方向は行（Ｒｏｗ）方向であってもよい。また、第１方向は行方向であり、第２の方向は列方向であってもよい。以下では、説明の便宜のために、複数のデータラインＤＬのそれぞれは列方向に配置され、複数のゲートラインＧＬのそれぞれは行方向に配置されることを例にする。
【0048】
データ駆動回路１２０は、複数のデータラインＤＬを駆動するための回路であって、複数のデータラインＤＬにデータ信号を出力することができる。
【0049】
データ駆動回路１２０は、ディスプレイコントローラ１４０からデジタル形式の映像データＤＡＴＡを受信し、受信した映像データＤＡＴＡをアナログ形式のデータ信号に変換して複数のデータラインＤＬに出力することができる。
【0050】
例えば、データ駆動回路１２０は、テープオートメーテッドボンディング（ＴＡＢ：Ｔａｐｅ Ａｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式で表示パネル１１０と接続するか、チップオングラス（ＣＯＧ：Ｃｉｐ Ｏｎ Ｇｌａｓｓ）またはチップオンパネル（ＣＯＰ：Ｃｈｉｐ Ｏｎ Ｐａｎｅｌ）方式で表示パネル１１０のボンディングパッドに接続するか、チップオンフィルム（ＣＯＦ：Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で具現されて表示パネル１１０と接続することができる。
【0051】
データ駆動回路１２０は表示パネル１１０の一側（例えば、上側または下側）に接続することもできる。これとは異なり、駆動方式、パネルの設計方式などに応じて、データ駆動回路１２０は表示パネル１１０の両側（例えば、上側と下側）に接続するか、表示パネル１１０の４つの側面のうち２つ以上の側面に接続することもできる。
【0052】
データ駆動回路１２０は、表示パネル１１０の表示領域ＤＡの外郭に接続することもできるが、これとは異なり、表示パネル１１０の表示領域ＤＡに配置することもできる。
【0053】
ゲート駆動回路１３０は、複数のゲートラインＧＬを駆動するための回路であって、複数のゲートラインＧＬにゲート信号を出力することができる。
【0054】
ゲート駆動回路１３０は、各種ゲート駆動制御信号ＧＣＳと共にターンオンレベル電圧に相当する第１ゲート電圧及びターンオフレベル電圧に相当する第２ゲート電圧を供給され、ゲート信号を生成し、生成されたゲート信号を複数のゲートラインＧＬに供給することができる。
【0055】
本開示の実施例による表示装置１００において、ゲート駆動回路１３０は表示パネル１１０の表示領域ＤＡと重ね合って配置することができる。例えば、ゲート駆動回路１３０は、表示領域ＤＡの全体にかけて配置することができ、表示領域ＤＡの一部（例えば、両側）にのみ配置することができる。ゲート駆動回路１３０が表示領域ＤＡと重なり合って配置される場合、ゲート駆動回路１３０はサブピクセルＳＰと重ならないように配置してもよく、サブピクセルＳＰと一部または全体が重なり合うように配置してもよい。
【0056】
本開示の実施例による表示装置１００において、ゲート駆動回路１３０はゲートインパネル（ＧＩＰ：Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで表示パネル１１０に内蔵してもよい。ゲート駆動回路１３０がゲートインパネルタイプである場合、表示パネル１１０の製造工程のうち、表示パネル１１０の基板上にゲート駆動回路１３０を形成することができる。
【0057】
ディスプレイコントローラ１４０は、データ駆動回路１２０及びゲート駆動回路１３０を制御するための装置であって、複数のデータラインＤＬに対する駆動タイミングと複数のゲートラインＧＬに対する駆動タイミングとを制御することができる。
【0058】
ディスプレイコントローラ１４０は、データ駆動回路１２０を制御するためにデータ駆動制御信号ＤＣＳをデータ駆動回路１２０に供給し、ゲート駆動回路１３０を制御するためにゲート駆動制御信号ＧＣＳをゲート駆動回路１３０に供給することができる。
【0059】
ディスプレイコントローラ１４０は、ホストシステム１５０から入力映像データを受信し、入力映像データに基づいて映像データＤＡＴＡをデータ駆動回路１２０へ供給することができる。
【0060】
ディスプレイコントローラ１４０は、データ駆動回路１２０とは別の部品で具現することもでき、またはデータ駆動回路１２０とともに統合されて集積回路として具現することもできる。
【0061】
ディスプレイコントローラ１４０は、通常のディスプレイ技術において用いられるタイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）であるか、タイミングコントローラを含んで他の制御機能もさらに行える制御装置であってもよく、またはタイミングコントローラと異なる制御装置であってもよく、または制御装置内の回路であってもよい。ディスプレイコントローラ１４０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、またはプロセッサ（Ｐｒｏｃｅｓｓｏｒ）などの様々な回路や電子部品で具現することができる。
【0062】
ディスプレイコントローラ１４０は、プリント回路基板、フレキシブルプリント回路などに実装され、プリント回路基板、フレキシブルプリント回路などを介してデータ駆動回路１２０及びゲート駆動回路１３０と電気的に接続することができる。
【0063】
ディスプレイコントローラ１４０は、予め決められた１つ以上のインタフェースに従ってデータ駆動回路１２０と信号を送受信することができる。例えば、インタフェースは、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インタフェース、ＥＰＩ（Ｅｍｂｅｄｄｅｄ Ｃｌｏｃｋ Ｐｏｉｎｔ－Ｐｏｉｎｔ Ｉｎｔｅｒｆａｃｅ）インタフェース、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などを含むことができる。
【0064】
本開示の実施例による表示装置１００は、映像表示機能のみならず、タッチセンシング機能をさらに提供するために、タッチセンサと、タッチセンサをセンシングして指やペンなどのタッチオブジェクトによってタッチが生じたかを検出するか、タッチ位置を検出するタッチセンシング回路を含むことができる。
【0065】
タッチセンシング回路はタッチセンサを駆動し、センシングしてタッチセンシングデータを生成して出力するタッチ駆動回路と、タッチセンシングデータを用いてタッチ発生を感知したり、タッチ位置を検出することができるタッチコントローラなどを含むことができる。
【0066】
タッチセンサは複数のタッチ電極を含むことができる。タッチセンサは、複数のタッチ電極とタッチ駆動回路とを電気的に接続するための複数のタッチラインをさらに含むことができる。
【0067】
タッチセンサは、表示パネル１１０の外部にタッチパネルの形態で存在してもよく、表示パネル１１０の内部に存在してもよい。タッチセンサがタッチパネルの形態で表示パネル１１０の外部に存在する場合、タッチセンサは外付け型と呼ばれる。タッチセンサが外付け型である場合、タッチパネルと表示パネル１１０とは、別々に作製され、組み立て過程において組み合わせることができる。外付け型のタッチパネルは、タッチパネル用基板及びタッチパネル用基板上の複数のタッチ電極などを含むことができる。
【0068】
タッチセンサは表示パネル１１０の内部に存在する場合、表示パネル１１０の作製工程中にディスプレイ駆動に関わる信号ライン及び電極などとともに、基板上にタッチセンサを形成することができる。
【0069】
タッチ駆動回路は、複数のタッチ電極の少なくとも１つにタッチ駆動信号を供給し、複数のタッチ電極の少なくとも１つをセンシングしてタッチセンシングデータを生成することができる。
【0070】
タッチセンシング回路は、セルフ－キャパシタンス（Ｓｅｌｆ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式またはミューチュアル－キャパシタンス（Ｍｕｔｕａｌ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式でタッチセンシングを行うことができる。
【0071】
タッチセンシング回路がセルフ－キャパシタンスセンシング方式でタッチセンシングを行う場合、タッチセンシング回路は各タッチ電極とタッチオブジェクト（例えば、指、ペンなど）との間のキャパシタンスに基づいてタッチセンシングを行うことができる。セルフ－キャパシタンスセンシング方式によれば、複数のタッチ電極のそれぞれは駆動タッチ電極の役割も、センシングタッチ電極の役割も果たすことができる。タッチ駆動回路は複数のタッチ電極の全部または一部を駆動し、複数のタッチ電極の全部または一部をセンシングすることができる。
【0072】
タッチセンシング回路がミューチュアル－キャパシタンスセンシング方式でタッチセンシングを行う場合、タッチセンシング回路はタッチ電極間のキャパシタンスに基づいてタッチセンシングを行うことができる。ミューチュアル－キャパシタンスセンシング方式によれば、複数のタッチ電極は駆動タッチ電極とセンシングタッチ電極とに分けられる。タッチ駆動回路は、駆動タッチ電極を駆動し、センシングタッチ電極をセンシングすることができる。
【0073】
タッチセンシング回路に含まれたタッチ駆動回路及びタッチコントローラは別途装置で具現されてもよく、１つの装置で具現されてもよい。また、タッチ駆動回路とデータ駆動回路は別途装置で具現されてもよく、１つの装置で具現されてもよい。
【0074】
表示装置１００は、ディスプレイ駆動回路及び／またはタッチセンシング回路へ各種電源を供給する電源回路などをさらに含むことができる。
【0075】
本開示の実施例による表示装置１００は、スマートフォン、タブレットなどのモバイル端末であるか、様々なサイズのモニタやテレビ（ＴＶ）などであってもよく、これに制限されず、情報や映像を表出できる様々なタイプ、様々なサイズのディスプレイであってもよい。
【0076】
本開示の実施例による表示装置１００は、カメラ（イメージセンサ）、感知センサなどの電子機器をさらに含むことができる。例えば、感知センサは、赤外線、超音波、または紫外線などの光を受信し、物体または人体を感知するセンサであってもよい。
【0077】
図２は、本開示の実施例による表示パネル１１０を示す。
【0078】
図２を参照すれば、表示パネル１１０は、複数のサブピクセルＳＰに配置される基板２１０と、基板２１０上の封止層２５０とを含むことができる。ここで、封止層２５０は封止基板または封止部などとしてもよい。
【0079】
図２を参照すれば、本開示の実施例による表示装置１００が自発光表示装置である場合、複数のサブピクセルＳＰのそれぞれは発光素子ＥＤ及び発光素子ＥＤを駆動するためのサブピクセル回路部ＳＰＣを含むことができる。
【0080】
図２を参照すれば、サブピクセル回路部ＳＰＣは、発光素子ＥＤを駆動するための複数のピクセル駆動トランジスタと少なくとも１つのキャパシタとを含むことができる。
【0081】
複数のピクセル駆動トランジスタは、発光素子ＥＤを駆動するための駆動トランジスタである第１トランジスタＴ１及び第１トランジスタＴ１の第２ノードＮ２にデータ信号ＶＤＡＴＡを伝達するための第２トランジスタＴ２を含むことができる。
【0082】
少なくとも１つのキャパシタは、フレーム中に一定電圧を維持するためのストレージキャパシタＣｓｔを含むことができる。
【0083】
サブピクセルＳＰの駆動のために、映像信号であるデータ信号ＶＤＡＴＡ及びゲート信号であるスキャン信号ＳＣなどがサブピクセルＳＰに印加されてもよい。また、サブピクセルＳＰを駆動するためには、第１駆動電圧ＶＤＤ及び第２駆動電圧ＶＳＳなどを含む共通ピクセル駆動電圧がサブピクセルＳＰに印加されてもよい。
【0084】
発光素子ＥＤは、ピクセル電極ＰＥ、素子中間層ＥＬ及び共通電極ＣＥを含むことができる。ピクセル電極ＰＥは、各サブピクセルＳＰに配置される電極であってもよく、共通電極ＣＥは、複数のサブピクセルＳＰに共通に配置される電極であってもよい。素子中間層ＥＬは、ピクセル電極ＰＥと共通電極ＣＥとの間に配置される層であってもよく、発光層（ＥＭＬ、ｅｍｉｓｓｉｏｎ ｌａｙｅｒ）を含むことができる。
【0085】
発光素子ＥＤが有機発光素子である場合、素子中間層ＥＬは、発光層（ＥＭＬ、ｅｍｉｓｓｉｏｎ ｌａｙｅｒ）、アノードと発光層との間の第１共通層、及び発光層とカソードとの間の第２共通層を含むことができる。発光層はサブピクセルＳＰごとに配置し、第１及び第２共通層は複数のサブピクセルＳＰに共通に配置することができる。発光層は発光領域ごとに配置することができ、第１共通層及び第２共通層は複数の発光領域と非発光領域にかけて共通に配置することができる。ここで、アノードはピクセル電極ＰＥまたは共通電極ＣＥであってもよく、カソードは共通電極ＣＥまたはピクセル電極ＰＥであってもよい。
【0086】
第１共通層は正孔注入層（ＨＩＬ、Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）及び正孔輸送層（ＨＴＬ、Ｈｏｌｅ Ｔｒａｎｓｆｅｒ Ｌａｙｅｒ）を含み、第２共通層は電子輸送層（ＥＴＬ、Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｆｅｒ Ｌａｙｅｒ）、及び電子注入層（ＥＩＬ、Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）を含むことができる。正孔注入層は正孔をアノードから正孔輸送層に注入し、正孔輸送層は正孔を発光層に輸送し、電子注入層は電子をカソードから電子輸送層に注入し、電子輸送層は電子を発光層に輸送することができる。
【0087】
例えば、共通電極ＣＥは第２駆動電圧ラインＶＳＳＬと電気的に接続することができる。共通ピクセル駆動電圧の一種である第２駆動電圧ＶＳＳが第２駆動電圧ラインＶＳＳＬを介して共通電極ＣＥに印加することができる。ピクセル電極ＰＥは、各サブピクセルＳＰの第１トランジスタＴ１の第１ノードＮ１と電気的に接続することができる。
【0088】
例えば、ピクセル電極ＰＥはアノード（Ａｎｏｄｅ）であってもよく、共通電極ＣＥはカソード（Ｃａｔｈｏｄｅ）であってもよい。これとは逆に、ピクセル電極ＰＥはカソードであってもよく、共通電極ＣＥはアノードであってもよい。以下では、説明の便宜のために、ピクセル電極ＰＥはアノードであり、共通電極ＣＥはカソードであることに仮定する。
【0089】
各発光素子ＥＤは、ピクセル電極ＰＥ、素子中間層ＥＬ及び共通電極ＣＥが重なり合った部分から構成することができる。各発光素子ＥＤによって所定の発光領域を形成することができる。例えば、各発光素子ＥＤの発光領域は、ピクセル電極ＰＥ、素子中間層ＥＬ及び共通電極ＣＥが重なり合う領域を含むことができる。
【0090】
例えば、発光素子ＥＤは、有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、無機物ベースの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、または量子ドット（Ｑｕａｎｔｕｍ ｄｏｔ）発光素子などであってもよい。例えば、発光素子ＥＤが有機発光ダイオード（ＯＬＥＤ）である場合、発光素子ＥＤにおける素子中間層ＥＬは、有機物が含まれた有機素子中間層ＥＬを含むことができる。
【0091】
第１トランジスタＴ１は、発光素子ＥＤへ駆動電流を供給するための駆動トランジスタであってもよい。第１トランジスタＴ１は第１駆動電圧ラインＶＤＤＬと発光素子ＥＤとの間に接続することができる。
【0092】
第１トランジスタＴ１は、発光素子ＥＤと電気的に接続される第１ノードＮ１、データ信号ＶＤＡＴＡが印加される第２ノードＮ２及び駆動電圧ラインＤＶＬから駆動電圧ＶＤＤが印加される第３ノードＮ３を含むことができる。
【0093】
第１トランジスタＴ１において、第２ノードＮ２はゲートノードであってもよく、第１ノードＮ１はソースノードまたはドレインノードであってもよく、第３ノードＮ３はドレインノードまたはソースノードであってもよい。以下では、説明の便宜のために、第１トランジスタＴ１において、第２ノードＮ２はゲートノードであり、第１ノードＮ１はソースノードであり、第３ノードＮ３はドレインノードである場合を例にする。
【0094】
第２トランジスタＴ２は、駆動トランジスタである第１トランジスタＴ１のゲートノードである第２ノードＮ２に映像信号であるデータ信号ＶＤＡＴＡを伝達するためのスイッチングトランジスタであってもよい。
【0095】
第２トランジスタＴ２は、ゲートラインＧＬの一種であるスキャンラインＳＣＬを介して印加されるゲート信号であるスキャン信号ＳＣによってオン・オフが制御され、第１トランジスタＴ１の第２ノードＮ２とデータラインＤＬとの間の電気的接続を制御することができる。第２トランジスタＴ２のドレイン電極またはソース電極はデータラインＤＬと電気的に接続することができ、第２トランジスタＴ２のソース電極またはドレイン電極は第１トランジスタＴ１の第２ノードＮ２と電気的に接続することができ、第２のトランジスタＴ２のゲート電極はスキャンラインＳＣＬと電気的に接続することができる。
【0096】
ストレージキャパシタＣｓｔは、第１トランジスタＴ１の第１ノードＮ１と第２ノードＮ２との間に電気的に接続することができる。ストレージキャパシタＣｓｔは、第１トランジスタＴ１の第１ノードＮ１と電気的に接続するか、第１トランジスタＴ１の第１ノードＮ１に対応する第１キャパシタ電極と、第１トランジスタＴ１の第２ノードＮ２と電気的に接続するか、第１トランジスタＴ１の第２ノードＮ２に対応する第２キャパシタ電極を含むことができる。
【0097】
ストレージキャパシタＣｓｔは、第１トランジスタＴ１の第１ノードＮ１と第２ノードＮ２との間に存在することができる内部キャパシタ（Ｉｎｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）である寄生キャパシタ（例えば、Ｃｇｓ、Ｃｇｄ）ではなく、第１トランジスタＴ１の外部に意図的に設計した外部キャパシタ（Ｅｘｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）であってもよい。
【0098】
第１トランジスタＴ１及び第２トランジスタＴ２のそれぞれは、ｎタイプトランジスタであっても、ｐタイプトランジスタであってもよい。
【0099】
サブピクセル回路部ＳＰＣの少なくとも一部分は、垂直方向に発光素子ＥＤの少なくとも一部分と互いに重なり合うことができる。これと違って、サブピクセル回路部ＳＰＣは垂直方向に発光素子ＥＤと重ならないこともある。
【0100】
サブピクセル回路部ＳＰＣは、図２に示すように２つのトランジスタＴ１，Ｔ２と１つのキャパシタＣｓｔとを含む２Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）構造を有することができ、場合によっては、１つ以上のトランジスタをさらに含むか、１つ以上のキャパシタをさらに含むことができる。
【0101】
例えば、サブピクセル回路部ＳＰＣは６個のトランジスタと１個のキャパシタを含む６Ｔ１Ｃ構造を有することができる。他の例として、サブピクセル回路部ＳＰＣは６つのトランジスタと２つのキャパシタを含む６Ｔ２Ｃ構造を有することができる。さらに他の例として、サブピクセル回路部ＳＰＣは７つのトランジスタと１つのキャパシタを含む７Ｔ１Ｃ構造を有することができる。
【0102】
サブピクセル回路部ＳＰＣの構造に応じて、サブピクセルＳＰに供給されるゲート信号ゲートラインの種類及び個数が変わってもよい。
【0103】
また、サブピクセル回路部ＳＰＣの構造に応じて、サブピクセルＳＰに供給される共通ピクセル駆動電圧の種類及び個数が変わってもよい。
【0104】
各サブピクセルＳＰ内の回路素子（特に、有機物を含む有機発光ダイオード（ＯＬＥＤ）で具現された発光素子ＥＤ）は、外部の水分や酸素などに脆弱するため、外部の水分や酸素が回路素子（特に、発光素子ＥＤ）に浸透することを防ぐための封止層２５０を表示パネル１１０に配置することができる。封止層２５０は、発光素子ＥＤが水分や酸素と接触しないように、様々な形態で構成することができる。
【0105】
本開示の実施例による表示装置１００は、表示パネル１１０の非表示領域が非常に小さいか、ほとんどない極端なナローベゼル構造（ｅｘｔｒｅｍｅｌｙ ｎａｒｒｏｗ ｂｅｚｅｌ ｓｔｒｕｃｔｕｒｅ）を有することができる。以下では、本開示の実施例による表示装置１００の表示パネル１１０の極端なナローベゼル構造（ｅｘｔｒｅｍｅｌｙ ｎａｒｒｏｗ ｂｅｚｅｌ ｓｔｒｕｃｔｕｒｅ）について説明する。
【0106】
図３は、本開示の実施例による表示パネル１１０の積層構造を示す。
【0107】
図３を参照すれば、本開示の実施例による表示パネル１１０は、基板２１０、ベース回路層３２０、ピクセルアレイ層３４０、及び封止層２５０を含むことができる。
【0108】
図３を参照すれば、ピクセルアレイ層３４０は、複数のサブピクセルＳＰが形成された層として基板２１０上に位置することができる。ピクセルアレイ層３４０は、映像が表示される表示領域ＤＡに配置される複数のサブピクセルＳＰを含むことができる。
【0109】
図３を参照すれば、ベース回路層３２０はゲート駆動回路１３０がゲートインパネル（ｇａｔｅ ｉｎ ｐａｎｅｌ）タイプで形成された層であり、基板２１０とピクセルアレイ層３４０との間に位置することができる。ベース回路層３２０はゲートインパネル（ｇａｔｅ ｉｎ ｐａｎｅｌ）タイプのゲート駆動回路１３０を含むことができる。
【0110】
例えば、ベース回路層３２０は表示領域ＤＡ全体にかけて配置されるゲート駆動回路１３０を含むことができる。他の例として、ベース回路層３２０は表示領域ＤＡの少なくとも１つの一部の領域に配置されるゲート駆動回路１３０を含むことができる。以下では、ベース回路層３２０に含まれたゲート駆動回路１３０が表示領域ＤＡ全体にかけて配置される場合を例に説明する。
【0111】
図３を参照すれば、ベース回路層３２０はピクセルアレイ層３４０に供給される２つ以上の共通ピクセル駆動電圧が印加される２つ以上の電源ラインが形成された層であってもよい。すなわち、ベース回路層３２０は、ピクセルアレイ層３４０に供給される２つ以上の共通ピクセル駆動電圧が印加される２つ以上の電源ラインをさらに含むことができる。
【0112】
例えば、２つ以上の共通ピクセル駆動電圧はピクセルアレイ層３４０に供給される第１駆動電圧ＶＤＤ及び第２駆動電圧ＶＳＳを含むことができる。２つ以上の電源ラインは第１駆動電圧ラインＶＤＤＬ及び第２駆動電圧ラインＶＳＳＬを含むことができる。２つ以上の電源ラインはピクセルアレイ層３４０におけるパターン（金属）と電気的に接続することができる。また、２つ以上の電源ラインはピクセルアレイ層３４０におけるパターン（金属）を含むことができる。
【0113】
図３を参照すれば、封止層２５０はピクセルアレイ層３４０上に位置することができる。封止層２５０は、ピクセルアレイ層３４０内に配置された有機膜が水分や酸素に露出することを防止することができる。
【0114】
前述のように、従来の表示装置においてゲート駆動回路は非表示領域（ベゼル）に接続されるか形成されていたが、本開示の実施例による表示装置１００においてゲート駆動回路１３０は表示領域ＤＡ内に配置されることにより、非表示領域（ベゼル）のサイズを大幅に小さくすることができる。
【0115】
また、従来の表示装置において各種電源配線は非表示領域（ベゼル）に配置されていたが、本開示の実施例による表示装置１００において各種電源配線は表示領域ＤＡ内に配置されることにより、非表示領域（ベゼル）のサイズをさらに小さくすることができる。
【0116】
また、ゲート駆動回路１３０及び／または各種電源配線は表示領域ＤＡ内に配置されても、ピクセルアレイ層３４０と垂直方向に重なり合うように配置されることにより、複数のサブピクセルＳＰが配置される空間が減らずに済む。これにより、表示パネル１１０の表示領域ＤＡの開口率を下げずとも、非表示領域（ベゼル）のサイズを小さくすることができる。
【0117】
図４は、本開示の実施例による表示パネル１１０の他の積層構造を示す。
【0118】
図４を参照すれば、本開示の実施例による表示パネル１１０は、ベース回路層３２０とピクセルアレイ層３４０との間に位置する遮蔽層４３０をさらに含むことができる。
【0119】
遮蔽層４３０は、ベース回路層３２０とピクセルアレイ層３４０との間の電界を遮蔽することができる。これにより、ベース回路層３２０とピクセルアレイ層３４０とは互いに好まない電気的影響を及ぼさないで済む。
【0120】
図４を参照すれば、遮蔽層４３０の遮蔽性能を高めるために、遮蔽層４３０はベース回路層３２０内に位置する電源ラインと電気的に接続することができる。
【0121】
例えば、遮蔽層４３０はベース回路層３２０内に位置する２つ以上の電源ラインＰＬ１～ＰＬｍのうち第１電源ラインと電気的に接続することができる。ここで、第１電源ラインは、ピクセルアレイ層３４０に供給される第１駆動電圧ＶＤＤが印加される電源ラインであってもよい。これにより、第１電源ラインはピクセルアレイ層３４０に配置された第１駆動電圧ラインＶＤＤＬと電気的に接続することができる。
【0122】
他の例として、遮蔽層４３０はベース回路層３２０内に位置する２つ以上の電源ラインＰＬ１～ＰＬｍのうち第２の電源ラインと電気的に接続することができる。ここで、第２電源ラインは、ピクセルアレイ層３４０に供給される第２駆動電圧ＶＳＳが印加される電源ラインであってもよい。これにより、第２電源ラインをピクセルアレイ層３４０に配置された第２駆動電圧ラインＶＳＳＬと電気的に接続することができる。
【0123】
図４を参照すれば、遮蔽層４３０の遮蔽性能を高めるために、遮蔽層４３０はピクセルアレイ層３４０内に位置する金属と電気的に接続することができる。
【0124】
例えば、遮蔽層４３０はピクセルアレイ層３４０内に位置する第１金属と電気的に接続することができる。ここで、第１金属は第１駆動電圧ＶＤＤが印加される金属であってもよい。ここで、第１金属は第１駆動電圧ＶＤＤが印加される金属であって、第１駆動電圧ラインＶＤＤＬまたは第１駆動電圧ラインＶＤＤＬに接続された接続パターンであってもよい。
【0125】
他の例として、遮蔽層４３０はピクセルアレイ層３４０内に位置する第２の金属と電気的に接続することができる。ここで、第２金属は第２駆動電圧ＶＳＳが印加される金属であって、第２駆動電圧ラインＶＳＳＬまたは第２駆動電圧ラインＶＳＳＬに接続された接続パターンであってもよい。
【0126】
図４を参照すれば、遮蔽層４３０はピクセルアレイ層３４０内に位置する金属とベース回路層３２０内に位置する金属とを電気的に接続することができる。
【0127】
例えば、遮蔽層４３０はピクセルアレイ層３４０内に位置する第１金属とベース回路層３２０内に位置する第１電源ラインとを電気的に接続することができる。ここで、第１金属は第１駆動電圧ＶＤＤが印加される金属であってもよい。ここで、第１金属は第１駆動電圧ＶＤＤが印加される金属であって、第１駆動電圧ラインＶＤＤＬまたは第１駆動電圧ラインＶＤＤＬに接続された接続パターンであってもよい。第１電源ラインはピクセルアレイ層３４０に供給される第１駆動電圧ＶＤＤが印加される電源ラインであってもよい。
【0128】
このような例示の場合、遮蔽層４３０は複数のサブピクセルＳＰのそれぞれに含まれた発光素子ＥＤ及び複数のピクセル駆動トランジスタのうち１つのピクセル駆動トランジスタのソース電極またはドレイン電極と電気的に接続することができる。図２に例示されたサブピクセルＳＰの等価回路を参照すれば、遮蔽層４３０は複数のサブピクセルＳＰのそれぞれに含まれた複数のピクセル駆動トランジスタのうち第１トランジスタＴ１の第３ノードＮ３と電気的に接続することができる。第１トランジスタＴ１の第３ノードＮ３はドレイン電極またはソース電極であってもよい。
【0129】
他の例として、遮蔽層４３０はピクセルアレイ層３４０内に位置する第２の金属とベース回路層３２０内に位置する第２の電源ラインとを電気的に接続することができる。ここで、第２金属は第２駆動電圧ＶＳＳが印加される金属であって、第２駆動電圧ラインＶＳＳＬまたは第２駆動電圧ラインＶＳＳＬに接続された接続パターンであってもよい。第２電源ラインはピクセルアレイ層３４０に供給される第２駆動電圧ＶＳＳが印加される電源ラインであってもよい。
【0130】
このような例示の場合、遮蔽層４３０は複数のサブピクセルＳＰのそれぞれに含まれた発光素子ＥＤの共通電極ＣＥと電気的に接続することができる。
【0131】
図４を参照すれば、本開示の実施例による表示パネル１１０は、基板２１０、基板２１０上に位置し、映像が表示される表示領域ＤＡにおいて複数のサブピクセルＳＰが配置されるピクセルアレイ層３４０、基板２１０とピクセルアレイ層３４０との間に位置するベース回路層３２０、及びベース回路層３２０とピクセルアレイ層３４０との間に位置する遮蔽層４３０を含むことができる。
【0132】
ベース回路層３２０は、ゲート駆動回路１３０に含まれるゲート駆動トランジスタ上に配置される有機膜を含むことができる。
【0133】
ベース回路層３２０は、ピクセルアレイ層３４０に供給される２つ以上の共通ピクセル駆動電圧が印加される２つ以上の電源ラインを含むことができる。
【0134】
遮蔽層４３０は、ピクセルアレイ層３４０に配置される金属とベース回路層３２０に配置された金属（電源ライン）とを電気的に接続することができる。
【0135】
図５は、本開示の実施例による表示パネル１１０の表示領域ＤＡ内のベース回路層３２０を構成する複数の単位領域ＵＡ＃１～ＵＡ＃Ｎ（Ｎは２以上の自然数）を表す。
【0136】
図５を参照すれば、ベース回路層３２０は表示領域ＤＡ内に配置され、ピクセルアレイ層３４０の下方に位置することができる。
【0137】
ベース回路層３２０は、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎ（Ｎは２以上の自然数）を含むことができる。
【0138】
ベース回路層３２０は、表示領域ＤＡ全体にかけて配置された複数の単位領域ＵＡ＃１～ＵＡ＃Ｎ（Ｎは２以上の自然数）を含むことができる。
【0139】
複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのそれぞれは、同じ構造を有することができる。
【0140】
以下では、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのうち第１単位領域ＵＡ＃１の構造を見てみる。複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのうち第１単位領域ＵＡ＃１を除いた残りの単位領域ＵＡ＃２～ＵＡ＃Ｎは、第１単位領域ＵＡ＃１の構造と同じ構造を有することができる。
【0141】
図６は、本開示の実施例による表示パネル１１０の表示領域ＤＡ内のベース回路層３２０を構成する複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのうち第１単位領域ＵＡ＃１の構造を示す。ここで、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのうち第１単位領域ＵＡ＃１を除いた残りの単位領域ＵＡ＃２～ＵＡ＃Ｎは、第１単位領域ＵＡ＃１の構造と同じ構造を有することができる。
【0142】
図６を参照すれば、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのそれぞれは、複数のサブ回路領域ＧＣＡ１～ＧＣＡ５及び複数の電源ライン領域ＰＬＡを含むことができる。複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのそれぞれに含まれた複数のサブ回路領域ＧＣＡ１～ＧＣＡ５の個数は、サブピクセルＳＰに供給されるゲート信号の種類（個数）に応じて変わってもよい。
【0143】
図６を参照すれば、複数のサブ回路領域ＧＣＡ１～ＧＣＡ５及び複数の電源ライン領域ＰＬＡは交互に配置することができる。
【0144】
図６を参照すれば、複数の電源ライン領域ＰＬＡは電圧レベルの一定の電圧が印加される複数の電源ラインＰＬ１～ＰＬｍ（ｍは２以上の自然数）を含むことができる。本開示の実施例において、複数の電源ラインＰＬ１～ＰＬｍのうち２つ以上の電源ラインは、同じ電圧（例えば、ＶＤＤ，ＶＳＳ，ＶＲＥＦ，ＶＡＲのうち１つ）を供給されてもよい。本開示の他の例において、複数の電源ラインＰＬ１～ＰＬｍのうち２つ以上の電源ラインは、互いに異なる電圧（例えば、ＶＤＤ，ＶＳＳ，ＶＲＥＦ，ＶＡＲのうち２つ以上）を供給されてもよい。
【0145】
図６を参照すれば、複数のサブ回路領域ＧＣＡ１～ＧＣＡ５は、ゲート駆動回路１３０に含まれる複数のサブ回路ＧＩＡ１～ＧＩＡ５を含むことができる。複数のサブ回路ＧＩＡ１～ＧＩＡ５は、互いに異なる種類のゲート信号を出力するように構成されてもよい。
【0146】
図６を参照すれば、複数の電源ライン領域ＰＬＡのそれぞれには複数の電源ラインＰＬ１～ＰＬｍが同様に配置されるので、複数の電源ライン領域ＰＬＡのそれぞれの幅は全て同一であってもよい。
【0147】
複数の電源ライン領域ＰＬＡのそれぞれに含まれた複数の電源ラインＰＬ１～ＰＬｍの少なくとも１つは残りと異なる幅を有することができる。
【0148】
図６を参照すれば、複数のサブ回路ＧＩＡ１～ＧＩＡ５は互いに異なる種類のゲート信号を出力するように構成されることにより、複数のサブ回路領域ＧＣＡ１～ＧＣＡ５のうち少なくとも１つは残りと異なる幅を有することができる。
【0149】
一方、本開示の実施例による表示パネル１１０に配置された複数のサブピクセルＳＰのそれぞれは、図２の等価回路のようにシンプルに構成されてもよいが、図２の等価回路より複雑に構成されてもよい。以下では、図２の等価回路より複雑に構成されたサブピクセルＳＰの等価回路を図７を参照して例にして説明する。
【0150】
図７は、本開示の実施例による表示パネル１１０におけるサブピクセルＳＰの等価回路を示す。
【0151】
図７を参照すれば、本開示の実施例による表示パネル１１０に配置された複数のサブピクセルＳＰのそれぞれは、発光素子ＥＤ、６つのピクセル駆動トランジスタＴ１～Ｔ６、及び２つのキャパシタＣｓｔ、Ｃａを含むことができる。６個のピクセル駆動トランジスタＴ１～Ｔ６は、第１トランジスタＴ１、第２トランジスタＴ２、第３トランジスタＴ３、第４トランジスタＴ４、第５トランジスタＴ５及び第６トランジスタＴ６を含むことができる。２つのキャパシタＣｓｔ、Ｃａは、第１キャパシタＣ１及び第２キャパシタＣ２を含むことができる。
【0152】
発光素子ＥＤはピクセル電極ＰＥ、素子中間層ＥＬ及び共通電極ＣＥを含むことができる。ピクセル電極ＰＥは第４ノードＮ４に対応することができる。共通電極ＣＥは第２駆動電圧ラインＶＳＳＬと接続することができる。共通電極ＣＥは第２駆動電圧ラインＶＳＳＬを介して第２駆動電圧ＶＳＳを印加されてもよい。
【0153】
第１トランジスタＴ１は駆動トランジスタに相当し得る。第１トランジスタＴ１は第１ノードＮ１、第２ノードＮ２及び第３ノードＮ３を含むことができる。第１トランジスタＴ１において、第１ノードＮ１はソース電極またはドレイン電極であってもよく、第２ノードＮ２はゲート電極であってもよく、第３ノードＮ３はドレイン電極またはソース電極であってもよい。
【0154】
第２トランジスタＴ２は、第１スキャンラインＳＣＬ１から供給された第１スキャン信号ＳＣ１によってオン・オフが制御され、第１トランジスタＴ１の第２ノードＮ２とデータラインＤＬとの間の接続を制御することができる。
【0155】
第２トランジスタＴ２は、ターンオンレベル電圧を有する第１スキャン信号ＳＣ１によってターンオンされ、データラインＤＬから供給されたデータ信号ＶＤＡＴＡを第１トランジスタＴ１の第２ノードＮ２に伝えることができる。
【0156】
第３トランジスタＴ３は、第２スキャンラインＳＣＬ２から供給された第２スキャン信号ＳＣ２によってオンオフが制御され、第１トランジスタＴ１の第２ノードＮ２と基準電圧ラインＶＲＥＦＬとの間の接続を制御することができる。
【0157】
第３トランジスタＴ３は、ターンオンレベル電圧を有する第２スキャン信号ＳＣ２によってターンオンされ、基準電圧ラインＶＲＥＦＬから供給された基準電圧ＶＲＥＦを第１トランジスタＴ１の第２ノードＮ２に伝えることができる。
【0158】
第４トランジスタＴ４は、第３スキャンラインＳＣＬ３から供給された第３スキャン信号ＳＣ３によってオン・オフが制御され、発光素子ＥＤのピクセル電極ＰＥに対応する第４ノードＮ４とリセット電圧ラインＶＡＲＬとの間の接続を制御することができる。
【0159】
第４トランジスタＴ４は、ターンオンレベル電圧を有する第３スキャン信号ＳＣ３によってターンオンされ、リセット電圧ラインＶＡＲＬから供給されたリセット電圧ＶＡＲを発光素子ＥＤのピクセル電極ＰＥに対応する第４ノードＮ４に伝えることができる。
【0160】
第５トランジスタＴ５は、第１発光制御ラインＥＭＬ１から供給された第１発光制御信号ＥＭ１によってオン・オフが制御され、第１トランジスタＴ１の第３ノードＮ３と第１駆動電圧ラインＶＤＤＬとの間の接続を制御することができる。
【0161】
第５トランジスタＴ５は、ターンオンレベル電圧を有する第１発光制御信号ＥＭ１によってターンオンされ、第１駆動電圧ラインＶＤＤＬから供給された第１駆動電圧ＶＤＤを第１トランジスタＴ１の第３ノードＮ３に伝えることができる。
【0162】
第６トランジスタＴ６は、第２発光制御ラインＥＭＬ２から供給された第２発光制御信号ＥＭ２によってオン・オフが制御され、第１トランジスタＴ１の第１ノードＮ１と発光素子ＥＤのピクセル電極ＰＥに対応する第４ノードＮ４との間の接続を制御することができる。
【0163】
第６トランジスタＴ６は、ターンオンレベル電圧を有する第２発光制御信号ＥＭ２によってターンオンされ、第１トランジスタＴ１の第１ノードＮ１と発光素子ＥＤのピクセル電極ＰＥに対応する第４ノードＮ４とを電気的に接続することができる。
【0164】
第１キャパシタＣ１は、ストレージキャパシタＣｓｔに相当し得る。
【0165】
第１キャパシタＣ１は、第１トランジスタＴ１の第２ノードＮ２と第１トランジスタＴ１の第１ノードＮ１との間に接続することができる。第１キャパシタＣ１は、第１トランジスタＴ１の第２ノードＮ２に対応するキャパシタ電極と、第１トランジスタＴ１の第１ノードＮ１に対応するキャパシタ電極とを含むことができる。
【0166】
第２キャパシタＣ２は、第１トランジスタＴ１の第１ノードＮ１と第１駆動電圧ラインＶＤＤＬとの間に接続することができる。第２キャパシタＣ２は、第１トランジスタＴ１の第１ノードＮ１に対応するキャパシタ電極と、第１駆動電圧ラインＶＤＤＬに対応するキャパシタ電極とを含むことができる。
【0167】
１つのサブピクセルＳＰを駆動するために、１つのサブピクセルＳＰには映像信号に対応するデータ信号ＶＤＡＴＡと５つのゲート信号が供給できる。ここで、５つのゲート信号は、第１スキャン信号ＳＣ１、第２スキャン信号ＳＣ２、第３スキャン信号ＳＣ３、第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２を含むことができる。
【0168】
また、１つのサブピクセルＳＰを駆動するために、１つのサブピクセルＳＰには４つのピクセル駆動電圧が供給できる。ここで、４つのピクセル駆動電圧は、第１駆動電圧ＶＤＤ、第２駆動電圧ＶＳＳ、基準電圧ＶＲＥＦ及びリセット電圧ＶＡＲを含むことができる。
【0169】
１つのサブピクセルＳＰを駆動するために、１つのサブピクセルＳＰはデータラインＤＬ、５つのゲートラインＧＬ及び４つのピクセル駆動電圧ラインに接続することができる。ここで、５つのゲートラインＧＬは、第１スキャンラインＳＣＬ１、第２スキャンラインＳＣＬ２、第３スキャンラインＳＣＬ３、第１発光制御ラインＥＭＬ１及び第２発光制御ラインＥＭＬ２を含むことができる。４つのピクセル駆動電圧ラインは、第１駆動電圧ラインＶＤＤＬ、第２駆動電圧ラインＶＳＳＬ、基準電圧ラインＶＲＥＦＬ及びリセット電圧ラインＶＡＲＬを含むことができる。
【0170】
以下では、サブピクセルＳＰの等価回路が図７のような場合、ベース回路層３２０に含まれた複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのそれぞれの構造を第１単位領域ＵＡ＃１を通じて見てみる。
【0171】
図８は、本開示の実施例による表示パネル１１０の表示領域ＤＡ内のベース回路層３２０において、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのうち第１単位領域ＵＡ＃１の構造を例示的に示す。ここで、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのうち第１単位領域ＵＡ＃１を除いた残りの単位領域ＵＡ＃２～ＵＡ＃Ｎは、第１単位領域ＵＡ＃１の構造と同じ構造を有することができる。
【0172】
図８は、サブピクセルＳＰが図７のような構造を有する場合、第１単位領域ＵＡ＃１の構造を示す。これにより、図７のサブピクセルＳＰに供給されるゲート信号の種類（個数）は５つ（５個）であるので、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのそれぞれに含まれた複数のサブ回路領域ＧＣＡ１～ＧＣＡ５の個数は５つであってもよい。
【0173】
図８を参照すれば、複数の単位領域ＵＡ＃１～ＵＡ＃Ｎのそれぞれは、５つのサブ回路領域ＧＣＡ１～ＧＣＡ５及び複数の電源ライン領域ＰＬＡを含むことができる。
【0174】
図８を参照すれば、５つのサブ回路領域ＧＣＡ１～ＧＣＡ５及び５つの電源ライン領域ＰＬＡは交互に配置することができる。
【0175】
５つの電源ライン領域ＰＬＡのそれぞれには、第１～第４の電源ラインＰＬ１～ＰＬ４が配置されてもよい。第１～第４電源ラインＰＬ１～ＰＬ４は電圧レベルの一定の電圧が印加されてもよい。
【0176】
例えば、第１電源ラインＰＬ１は第１駆動電圧ＶＤＤが印加される電源ラインであってもよく、第２電源ラインＰＬ２は第２駆動電圧ＶＳＳが印加される電源であってもよく、第３電源ラインＰＬ３は基準電圧ＶＲＥＦが印加される電源ラインであってもよく、第４電源ラインＰＬ４はリセット電圧ＶＡＲが印加される電源ラインであってもよい。
【0177】
第１電源ラインＰＬ１及び第２電源ラインＰＬ２は、互いに同一または実質的に同一の幅を有することができる。第３電源ラインＰＬ３及び第４電源ラインＰＬ４は、互いに同一または実質的に同一の幅を有することができる。
【0178】
第１電源ラインＰＬ１及び第２電源ラインＰＬ２は、第３電源ラインＰＬ３及び第４電源ラインＰＬ４より広い幅を有することができる。
【0179】
図８を参照すれば、５つのサブ回路領域ＧＣＡ１～ＧＣＡ５は、ゲート駆動回路１３０に含まれる第１サブ回路ＧＩＡ１、第２サブ回路ＧＩＡ２、第３サブ回路ＧＩＡ３、第４サブ回路ＧＩＡ４及び第５サブ回路ＧＩＡ５をそれぞれ含むことができる。５つのサブ回路ＧＩＡ１～ＧＩＡ５は、互いに異なる種類のゲート信号を出力するように構成することができる。
【0180】
例えば、第１サブ回路領域ＧＣＡ１に配置された第１サブ回路ＧＩＡ１は、第３スキャン信号ＳＣ３を生成して出力する第３スキャン回路ＳＣＣ３であってもよい。第２サブ回路領域ＧＣＡ２に配置される第２サブ回路ＧＩＡ２は、第１発光制御信号ＥＭ１を生成して出力する第１発光制御回路ＥＭＣ１であってもよい。第３サブ回路領域ＧＣＡ３に配置される第３サブ回路ＧＩＡ３は、第１スキャン信号ＳＣ１を生成して出力する第１スキャン回路ＳＣＣ１であってもよい。第４サブ回路領域ＧＣＡ４に配置される第４サブ回路ＧＩＡ４は、第２発光制御信号ＥＭ２を生成して出力する第２発光制御回路ＥＭＣ２であってもよい。第５サブ回路領域ＧＣＡ５に配置される第５サブ回路ＧＩＡ５は、第２スキャン信号ＳＣ２を生成して出力する第２スキャン回路ＳＣＣ２であってもよい。
【0181】
第１～第３スキャン回路ＳＣＣ１、ＳＣＣ２、ＳＣＣ３から出力された第１～第３スキャン信号ＳＣ１、ＳＣ２、ＳＣ３と、第１及び第２発光制御回路ＥＭＣ１、ＥＭＣ２から出力された第１及び第２発光制御信号ＥＭ１、ＥＭ２とは、ベース回路層３２０においてピクセルアレイ層３４０内に配置されたサブピクセルＳＰに供給され得る。
【0182】
図９は、本開示の実施例による表示パネル１１０の表示領域ＤＡ内のベース回路層３２０において、１つの駆動ライン領域の構造を例示的に示す。
【0183】
図９を参照すれば、例えば、表示パネル１１０の表示領域ＤＡは第１～第８単位領域ＵＡ＃１～ＵＡ＃８を含むことができる。ここで、第１～第８単位領域ＵＡ＃１～ＵＡ＃８はベース回路層３２０に形成された領域であってもよい。
【0184】
表示パネル１１０の表示領域ＤＡは、複数の駆動ライン領域ＤＲＬを含むことができる。複数の駆動ライン領域ＤＲＬのそれぞれは、１つのサブピクセル行（または１つのサブピクセル列）と対応されてもよい。
【0185】
複数の駆動ライン領域ＤＲＬのそれぞれは、第１～第８単位領域ＵＡ＃１～ＵＡ＃８に対応する第１～第８ブロックＢＬＫ１～ＢＬＫ８を含むことができる。
【0186】
第１～第８ブロックＢＬＫ１～ＢＬＫ８は、第１～第８単位領域ＵＡ＃１～ＵＡ＃８のそれぞれの一部分であってもよい。すなわち、第１ブロックＢＬＫ１は第１単位領域ＵＡ＃１の一部分であってもよく、第２ブロックＢＬＫ２は第２単位領域ＵＡ＃２の一部分であってもよく、第３ブロックＢＬＫ３は第３単位領域ＵＡ＃３の一部分であってもよく、第４ブロックＢＬＫ４は第４単位領域ＵＡ＃４の一部分であってもよく、第５ブロックＢＬＫ５は第５単位領域ＵＡ＃５の一部分であってもよく、第６ブロックＢＬＫ６は第６単位領域ＵＡ＃６の一部分であってもよく、第７ブロックＢＬＫ７は第７単位領域ＵＡ＃７の一部分であってもよく、第８ブロックＢＬＫ８は第８単位領域ＵＡ＃８の一部分であってもよい。
【0187】
これにより、第１～第８ブロックＢＬＫ１～ＢＬＫ８は互いに同じ構造を有することができる。
【0188】
図９を参照すれば、第１～第８ブロックＢＬＫ１～ＢＬＫ８のそれぞれの幅Ｗ＿ＢＬＫを合わせると、１つの駆動ライン領域ＤＲＬの行方向の長さＷと同一であり得る。１つの駆動ライン領域ＤＲＬの列方向の長さＨは、１つのサブピクセル（または１つのサブピクセル行）の列方向の長さと対応できる。
【0189】
第１～第８ブロックＢＬＫ１～ＢＬＫ８のうち第１ブロックＢＬＫ１を例にすると、第１ブロックＢＬＫ１は５つのサブ回路領域ＧＣＡ１～ＧＣＡ５及び複数の電源ライン領域ＰＬＡを含むことができる。５つのサブ回路領域ＧＣＡ１～ＧＣＡ５及び５つの電源ライン領域ＰＬＡは交互に配置することができる。
【0190】
５つの電源ライン領域ＰＬＡのそれぞれには、第１～第４電源ラインＰＬ１～ＰＬ４を配置することができる。第１～第４電源ラインＰＬ１～ＰＬ４は電圧レベルの一定の電圧が印加されてもよい。
【0191】
例えば、第１電源ラインＰＬ１は第１駆動電圧ＶＤＤが印加される電源ラインであってもよく、第２電源ラインＰＬ２は第２駆動電圧ＶＳＳが印加される電源ラインであってもよく、第３電源ラインＰＬ３は基準電圧ＶＲＥＦが印加される電源ラインであってもよく、第４電源ラインＰＬ４はリセット電圧ＶＡＲが印加される電源ラインであってもよい。
【0192】
５つのサブ回路領域ＧＣＡ１～ＧＣＡ５は、ゲート駆動回路１３０に含まれる第１サブ回路ＧＩＡ１、第２サブ回路ＧＩＡ２、第３サブ回路ＧＩＡ３、第４サブ回路ＧＩＡ４及び第５サブ回路ＧＩＡ５をそれぞれ含むことができる。５つのサブ回路ＧＩＡ１～ＧＩＡ５は、互いに異なる種類のゲート信号を出力するように構成されてもよい。
【0193】
例えば、第１サブ回路領域ＧＣＡ１に配置される第１サブ回路ＧＩＡ１は、第３スキャン信号ＳＣ３を生成して出力する第３スキャン回路ＳＣＣ３であってもよい。第２サブ回路領域ＧＣＡ２に配置される第２サブ回路ＧＩＡ２は、第１発光制御信号ＥＭ１を生成して出力する第１発光制御回路ＥＭＣ１であってもよい。第３サブ回路領域ＧＣＡ３に配置される第３サブ回路ＧＩＡ３は、第１スキャン信号ＳＣ１を生成して出力する第１スキャン回路ＳＣＣ１であってもよい。第４サブ回路領域ＧＣＡ４に配置される第４サブ回路ＧＩＡ４は、第２発光制御信号ＥＭ２を生成して出力する第２発光制御回路ＥＭＣ２であってもよい。第５サブ回路領域ＧＣＡ５に配置される第５サブ回路ＧＩＡ５は、第２スキャン信号ＳＣ２を生成して出力する第２スキャン回路ＳＣＣ２であってもよい。
【0194】
第１～第３スキャン回路ＳＣＣ１、ＳＣＣ２、ＳＣＣ３から出力された第１～第３スキャン信号ＳＣ１、ＳＣ２、ＳＣ３と第１及び第２発光制御回路ＥＭＣ１、ＥＭＣ２から出力された第１及び第２発光制御信号ＥＭ１、ＥＭ２とは、ベース回路層３２０においてピクセルアレイ層３４０内に配置されたサブピクセルＳＰに供給することができる。
【0195】
例えば、第１スキャン回路ＳＣＣ１は、第２スキャン回路ＳＣＣ２、第３スキャン回路ＳＣＣ３、第１発光制御回路ＥＭＣ１及び第２発光制御回路ＥＭＣ２のそれぞれの幅より広い幅を有することができる。
【0196】
図１０は、本開示の実施例による表示パネル１１０の表示領域ＤＡ内のベース回路層３２０において、２つの駆動ライン領域ＤＲＬ＃１、ＤＲＬ＃２における第１ブロックＢＬＫ１を例示的に示す。
【0197】
図１０を参照すれば、第１サブ回路領域ＧＣＡ１に配置される１つの第３スキャン回路ＳＣＣ３は、２つの駆動ライン領域ＤＲＬ＃１、ＤＲＬ＃２に含まれた２つの第１ブロックＢＬＫ１にかけて配置することができる。第２サブ回路領域ＧＣＡ２に配置される１つの第１発光制御回路ＥＭ１Ｃは、２つの駆動ライン領域ＤＲＬ＃１、ＤＲＬ＃２に含まれる２つの第１ブロックＢＬＫ１にかけて配置することができる。第４サブ回路領域ＧＣＡ４に配置される１つの第２発光制御回路ＥＭＣ２は、２つの駆動ライン領域ＤＲＬ＃１、ＤＲＬ＃２に含まれた２つの第１ブロックＢＬＫ１にかけて配置することができる。第５サブ回路領域ＧＣＡ５に配置される１つの第２スキャン回路ＳＣＣ２は、２つの駆動ライン領域ＤＲＬ＃１、ＤＲＬ＃２に含まれた２つの第１ブロックＢＬＫ１にかけて配置することができる。
【0198】
図１０を参照すれば、第３サブ回路領域ＧＣＡ３に配置される１つの第１スキャン回路ＳＣＣ１は、第１駆動ライン領域ＤＲＬ＃１に含まれる１つの第１ブロックＢＬＫ１に配置することができる。第３サブ回路領域ＧＣＡ３に配置された別の第１スキャン回路ＳＣＣ１は、第２駆動ライン領域ＤＲＬ＃２に含まれた１つの第１ブロックＢＬＫ１に配置することができる。
【0199】
図１０の例示による第３スキャン回路ＳＣＣ３、第１発光制御回路ＥＭＣ１、第２発光制御回路ＥＭＣ２及び第２スキャン回路ＳＣＣ２のそれぞれの詳細構造を図１１を参照して説明する。続いて、図１０の例示による第１スキャン回路ＳＣＣ１の詳細構造を図１２を参照して説明する。
【0200】
図１１は、本開示の実施例による表示パネル１１０の表示領域ＤＡ内のベース回路層３２０とピクセルアレイ層３４０との垂直対応構造を示すダイヤグラムである。
【0201】
図１１を参照すれば、第３スキャン回路ＳＣＣ３、第１発光制御回路ＥＭＣ１、第２発光制御回路ＥＭＣ２及び第２スキャン回路ＳＣＣ２のそれぞれは、ベース回路層３２０に配置することができる。
【0202】
図１１を参照すれば、１つの単位領域内において２つの駆動ライン領域ＤＲＬ１、ＤＲＬ２には１つの第３スキャン回路ＳＣＣ３を配置することができる。１つの単位領域内において２つの駆動ライン領域ＤＲＬ１、ＤＲＬ２には１つの第１発光制御回路ＥＭＣ１を配置することができる。１つの単位領域内において２つの駆動ライン領域ＤＲＬ１、ＤＲＬ２には１つの第２発光制御回路ＥＭＣ２を配置することができる。１つの単位領域内において２つの駆動ライン領域ＤＲＬ１、ＤＲＬ２には１つの第２スキャン回路ＳＣＣ２を配置することができる。
【0203】
図１１を参照すれば、第３スキャン回路ＳＣＣ３、第１発光制御回路ＥＭＣ１、第２発光制御回路ＥＭＣ２及び第２スキャン回路ＳＣＣ２の任意の１つが形成された領域は、クロック配線ＣＬＫＬ１、ＣＬＫＬ２が配置されたクロック配線領域と、第１ゲート電圧ＶＧＨを伝達する第１ゲート電圧配線ＶＧＨＬ及び第２ゲート電圧ＶＧＬを伝達する第２ゲート電圧配線ＶＧＬＬが配置されたゲート電圧配線領域とを含むことができる。
【0204】
図１１を参照すれば、第３スキャン回路ＳＣＣ３、第１発光制御回路ＥＭＣ１、第２発光制御回路ＥＭＣ２及び第２スキャン回路ＳＣＣ２の任意の１つが形成された領域は、第１ゲートインパネル回路ＧＩＰＣ１が配置されたゲートインパネル回路領域をさらに含むことができる。ここで、第１ゲートインパネル回路ＧＩＰＣ１は、ＧＩＰタイプのゲート駆動回路１３０に含まれる。
【0205】
図１１を参照すれば、ゲートインパネル回路領域はクロック配線領域とゲート電圧配線領域との間に配置することができる。
【0206】
クロック配線領域には、第１クロック信号ＣＬＫ１を伝達する第１クロック配線ＣＬＫＬ１及び第２クロック信号ＣＬＫ２を伝達する第２クロック配線ＣＬＫＬ２を配置することができる。
【0207】
第１ゲート電圧ＶＧＨは、第２ゲート電圧ＶＧＬより高いレベルの電圧であってもよい。例えば、第１ゲート電圧ＶＧＨは第１ゲート信号Ｖｏｕｔ１のターンオンレベル電圧に相当し、第２ゲート電圧ＶＧＬは第１ゲート信号Ｖｏｕｔ１のターンオフレベル電圧に相当することができる。他の例として、第１ゲート電圧ＶＧＨは第１ゲート信号Ｖｏｕｔ１のターンオフレベル電圧に相当し、第２ゲート電圧ＶＧＬは第１ゲート信号Ｖｏｕｔ１のターンオンレベル電圧に相当することができる。
【0208】
第１ゲートインパネル回路ＧＩＰＣ１は、実質的な第３スキャン回路ＳＣＣ３、実質的な第１発光制御回路ＥＭＣ１、実質的な第２発光制御回路ＥＭＣ２及び実質的な第２スキャン回路ＳＣＣ２の任意の１つに相当することができる。
【0209】
第１ゲートインパネル回路ＧＩＰＣ１は、２つの駆動ライン領域ＤＲＬ１、ＤＲＬ２にかけて配置することができる。第１ゲートインパネル回路ＧＩＰＣ１は、２つの駆動ライン領域ＤＲＬ１、ＤＲＬ２に対応する２つの第１出力ノードＮｏｕｔ１ａ、Ｎｏｕｔ１ｂを介して２つの第１ゲート信号Ｖｏｕｔ１を生成して出力することができる。
【0210】
２つの第１ゲート信号Ｖｏｕｔ１は、第３スキャン信号ＳＣ３、第１発光制御信号ＥＭ１、第２発光制御信号ＥＭ２及び第２スキャン信号ＳＣ２のうち１つであってもよい。
【0211】
２つの第１ゲート信号Ｖｏｕｔ１は、ピクセルアレイ層３４０に配置された２つの入力ノードＮｉｎ１、Ｎｉｎ２にそれぞれ印加できる。２つの入力ノードＮｉｎ１、Ｎｉｎ２は、互いに異なるサブピクセル行に配置される２つのサブピクセルＳＰ１、ＳＰ２に存在するノードであってもよい。
【0212】
ベース回路層３２０内の２つの第１出力ノードＮｏｕｔ１ａ、Ｎｏｕｔ１ｂから出力された２つの第１ゲート信号Ｖｏｕｔ１は、ピクセルアレイ層３４０内の２つの入力ノードＮｉｎ１、Ｎｉｎ２に入力することができる。
【0213】
図１１を参照すれば、ベース回路層３２０及びピクセルアレイ層３４０は、表示領域ＤＡ内において垂直方向に互いに重なり合うことができる。
【0214】
図１１を参照すれば、ベース回路層３２０内の２つの第１出力ノードＮｏｕｔ１ａ、Ｎｏｕｔ１ｂとピクセルアレイ層３４０内の２つの入力ノードＮｉｎ１、Ｎｉｎ２とを電気的に接続する２つの接続パターンがベース回路層３２０とピクセルアレイ層３４０との間に存在してもよい。
【0215】
図１１を参照すれば、ベース回路層３２０内の２つの第１出力ノードＮｏｕｔ１ａ、Ｎｏｕｔ１ｂから出力された２つの第１ゲート信号Ｖｏｕｔ１は、ベース回路層３２０とピクセルアレイ層３４０との間に存在する２つの接続パターンを介して、ピクセルアレイ層３４０内の２つの入力ノードＮｉｎ１、Ｎｉｎ２に入力することができる。
【0216】
図１２は、本開示の実施例による表示パネル１１０の表示領域ＤＡ内のベース回路層３２０とピクセルアレイ層３４０との間の垂直対応構造を示す別のダイヤグラムである。
【0217】
図１２を参照すれば、第１スキャン回路ＳＣＣ１はベース回路層３２０に配置することができる。
【0218】
図１２を参照すれば、１つの単位領域内の２つの駆動ライン領域ＤＲＬ１、ＤＲＬ２のそれぞれには、１つの第１スキャン回路ＳＣＣ１を配置することができる。
【0219】
図１２を参照すれば、第１スキャン回路ＳＣＣ１が形成された領域は、クロック配線ＣＬＫＬ１、ＣＬＫＬ２が配置されたクロック配線領域と、第１ゲート電圧ＶＧＨを伝達する第１ゲート電圧配線ＶＧＨＬ及び第２ゲート電圧ＶＧＬを伝達する第２ゲート電圧配線ＶＧＬＬが配置されたゲート電圧配線領域とを含むことができる。
【0220】
図１２を参照すれば、第１スキャン回路ＳＣＣ１が形成された領域は、第１ゲートインパネル回路ＧＩＰＣ１及び第２ゲートインパネル回路ＧＩＰＣ２が配置されたゲートインパネル回路領域をさらに含むことができる。ここで、第２ゲートインパネル回路ＧＩＰＣ２は、ＧＩＰタイプのゲート駆動回路１３０に含まれる。
【0221】
図１２を参照すれば、ゲートインパネル回路領域はクロック配線領域とゲート電圧配線領域との間に配置することができる。
【0222】
クロック配線領域には、第１クロック信号ＣＬＫ１を伝達する第１クロック配線ＣＬＫＬ１及び第２クロック信号ＣＬＫ２を伝達する第２クロック配線ＣＬＫＬ２を配置することができる。
【0223】
第１ゲート電圧ＶＧＨは第２ゲート電圧ＶＧＬより高いレベルの電圧であってもよい。例えば、第１ゲート電圧ＶＧＨはゲート信号Ｖｏｕｔ１、Ｖｏｕｔ２のターンオンレベル電圧に相当し、第２ゲート電圧ＶＧＬはゲート信号Ｖｏｕｔ１、Ｖｏｕｔ２のターンオフレベル電圧に相当することができる。他の例として、第１ゲート電圧ＶＧＨはゲート信号Ｖｏｕｔ１、Ｖｏｕｔ２のターンオフレベル電圧に相当し、第２ゲート電圧ＶＧＬはゲート信号Ｖｏｕｔ１、Ｖｏｕｔ２のターンオンレベル電圧に相当することができる。
【0224】
第１ゲートインパネル回路ＧＩＰＣ１及び第２ゲートインパネル回路ＧＩＰＣ２のそれぞれは、実質的な第１スキャン回路ＳＣＣ１に相当することができる。
【0225】
第１ゲートインパネル回路ＧＩＰＣ１は第１駆動ライン領域ＤＲＬ１に配置し、第２ゲートインパネル回路ＧＩＰＣ２は第２駆動ライン領域ＤＲＬ２に配置することができる。
【0226】
第１ゲートインパネル回路ＧＩＰＣ１は、第１駆動ライン領域ＤＲＬ１に対応する第１出力ノードＮｏｕｔ１を介して第１ゲート信号Ｖｏｕｔ１を生成して出力することができる。第２ゲートインパネル回路ＧＩＰＣ２は、第２駆動ライン領域ＤＲＬ２に対応する第２出力ノードＮｏｕｔ２を介して第２ゲート信号Ｖｏｕｔ２を生成して出力することができる。
【0227】
第１ゲート信号Ｖｏｕｔ１及び第２ゲート信号Ｖｏｕｔ２は、第１スキャン信号ＳＣ１であってもよい。第１ゲート信号Ｖｏｕｔ１及び第２ゲート信号Ｖｏｕｔ２は、ピクセルアレイ層３４０に配置された２つの入力ノードＮｉｎ１、Ｎｉｎ２にそれぞれ印加できる。２つの入力ノードＮｉｎ１、Ｎｉｎ２は、互いに異なるサブピクセル行に配置される２つのサブピクセルＳＰ１、ＳＰ２に存在するノードであってもよい。
【0228】
ベース回路層３２０内の第１出力ノードＮｏｕｔ１から出力された第１ゲート信号Ｖｏｕｔ１は、ピクセルアレイ層３４０内の第１入力ノードＮｉｎ１に入力することができ、ベース回路層３２０内の第２出力ノードＮｏｕｔ２から出力された第２ゲート信号Ｖｏｕｔ２は、ピクセルアレイ層３４０内の第２入力ノードＮｉｎ２に入力することができる。
【0229】
図１２を参照すれば、ベース回路層３２０及びピクセルアレイ層３４０は、表示領域ＤＡ内において垂直方向に互いに重なり合うことができる。
【0230】
図１２を参照すれば、ベース回路層３２０内の第１出力ノードＮｏｕｔ１とピクセルアレイ層３４０内の第１入力ノードＮｉｎ１とを電気的に接続する第１接続パターンがベース回路層３２０とピクセルアレイ層３４０との間に存在することができる。ベース回路層３２０内の第２出力ノードＮｏｕｔ２とピクセルアレイ層３４０内の第２入力ノードＮｉｎ２とを電気的に接続する第２接続パターンがベース回路層３２０とピクセルアレイ層３４０との間に存在することができる。
【0231】
図１２を参照すれば、ベース回路層３２０内の第１出力ノードＮｏｕｔ１から出力された第１ゲート信号Ｖｏｕｔ１は、ベース回路層３２０とピクセルアレイ層３４０との間に存在する第１接続パターンを介して、ピクセルアレイ層３４０内の第１入力ノードＮｉｎ１に入力することができる。ベース回路層３２０内の第２出力ノードＮｏｕｔ２から出力された第２ゲート信号Ｖｏｕｔ２は、ベース回路層３２０とピクセルアレイ層３４０との間に存在する第２接続パターンを介して、ピクセルアレイ層３４０内の第２入力ノードＮｉｎ２に入力することができる。
【0232】
図１３は、本開示の実施例によるゲート駆動回路１３０を簡単に示すダイヤグラムである。
【0233】
前述のように、本開示の実施例によるゲート駆動回路１３０は複数のサブ回路ＧＩＡ１～ＧＩＡ５を含むことができる。例えば、複数のサブ回路ＧＩＡ１～ＧＩＡ５は、第１～第３スキャン回路ＳＣＣ１、ＳＣＣ２、ＳＣＣ３と第１及び第２発光制御回路ＥＭＣ１、ＥＭＣ２とであってもよい。
【0234】
図１３を参照すれば、複数のサブ回路ＧＩＡ１～ＧＩＡ５のそれぞれは、出力バッファ１３１０及び制御回路１３２０を含むことができる。
【0235】
出力バッファ１３１０は、クロック信号ＣＬＫが入力されるクロックノードＮｃｌｋとゲート信号Ｖｏｕｔが出力される出力ノードＮｏｕｔとの間に接続されたプルアップトランジスタＴｕ、及びゲート信号Ｖｏｕｔが出力される出力ノードＮｏｕｔと第２ゲート電圧ＶＧＬが入力される低電圧ノードＮｖｇｌとの間に接続されたプルダウントランジスタＴｄを含むことができる。
【0236】
ゲート信号Ｖｏｕｔは、第１スキャン信号ＳＣ１、第２スキャン信号ＳＣ２、第３スキャン信号ＳＣ３、第１発光制御信号ＥＭ１及び第２発光制御信号ＥＭ２の１つであってもよい。
【0237】
出力ノードＮｏｕｔは、第１スキャンラインＳＣＬ１、第２スキャンラインＳＣＬ２、第３スキャンラインＳＣＬ３、第１発光制御ラインＥＭＬ１及び第２発光制御ラインＥＭＬ２のいずれかと電気的に接続することができる。
【0238】
プルアップトランジスタＴｕのゲートノードはＱノードに対応することができる。Ｑノードの電圧レベルに応じて、プルアップトランジスタＴｕがターンオンまたはターンオフすることができる。
【0239】
プルダウントランジスタＴｄのゲートノードはＱＢノードに対応することができる。ＱＢノードの電圧レベルに応じて、プルダウントランジスタＴｄがターンオンまたはターンオフすることができる。
【0240】
Ｑノードの電圧レベルとＱＢノードの電圧レベルとは互いに逆であってもよい。すなわち、Ｑノードの電圧レベルがハイレベルのとき、ＱＢノードの電圧レベルはローレベルであってもよい。Ｑノードの電圧レベルがローレベルのとき、ＱＢノードの電圧レベルはハイレベルであってもよい。
【0241】
Ｑノードの電圧レベルとＱＢノードの電圧レベルとが互いに逆になることにより、プルアップトランジスタＴｕのオン・オフ状態及びプルダウントランジスタＴｄのオン・オフ状態は互いに異なり得る。すなわち、プルアップトランジスタＴｕがターンオン状態のとき、プルダウントランジスタＴｄはターンオフ状態であってもよい。プルアップトランジスタＴｕがターンオフ状態のとき、プルダウントランジスタＴｄはターンオン状態であってもよい。
【0242】
制御回路１３２０は、スタート信号ＳＴＲ及びリセット信号ＲＳＴなどの制御信号の入力を受け、Ｑノードの電圧レベルとＱＢノードの電圧レベルを制御することができる。
【0243】
制御回路１３２０は複数のトランジスタを含むことができる。
【0244】
制御回路１３２０により、Ｑノードの電圧レベルがハイレベルになり、ＱＢノードの電圧レベルがローレベルになると、プルアップトランジスタＴｕがターンオンされ、クロック信号ＣＬＫのハイレベル電圧を有するゲート信号Ｖｏｕｔが出力ノードＮｏｕｔに出力できる。
【0245】
制御回路１３２０により、Ｑノードの電圧レベルがローレベルになり、ＱＢノードの電圧レベルがハイレベルになると、プルダウントランジスタＴｄがターンオンされ、ローレベル電圧に相当する第２ゲート電圧ＶＧＬを有するゲート信号Ｖｏｕｔが出力ノードＮｏｕｔに出力できる。
【0246】
出力バッファ１３１０に含まれたトランジスタＴｕ、Ｔｄ及び制御回路１３２０に含まれた複数のトランジスタは、ゲート駆動トランジスタと呼ばれる。
【0247】
【0248】
図１４は、本開示の実施例による表示パネル１１０の表示領域ＤＡの断面図である。
【0249】
図１４を参照すれば、表示パネル１１０の表示領域ＤＡは、基板２１０、ベース回路層３２０、遮蔽層４３０、ピクセルアレイ層３４０及び封止層２５０を含むことができる。
【0250】
基板２１０は、第１基板１４０１、中間層１４０２及び第２基板１４０３を含むことができる。中間層１４０２は、第１基板１４０１と第２基板１４０３との間に配置することができる。例えば、第１基板１４０１と第２基板１４０３の少なくとも１つはポリイミド（ｐｏｌｙｉｍｉｄｅ，ＰＩ）を含む基板であってもよい。
【0251】
ベース回路層３２０は基板２１０上に位置することができる。
【0252】
ベース回路層３２０は、下部シールドメタル１４０５、ゲート駆動回路１３０を構成する複数のゲート駆動トランジスタＴｇ及び複数のゲート駆動トランジスタＴｇを形成するための各種絶縁膜１４１０、１４２０、１４２１などを含むことができる。
【0253】
複数のゲート駆動トランジスタＴｇのそれぞれは、第１アクティブ層ＡＣＴ１、第１ソース電極Ａ、第１ドレイン電極Ｂ及び第１ゲート電極Ｃを含むことができる。
【0254】
各種絶縁膜１４１０、１４１２、１４２０、１４２１は、第１バッファ層１４１０、第１ゲート絶縁膜１４２０、及び第１層間絶縁膜１４２１を含むことができる。
【0255】
下部シールドメタル１４０５は基板２１０上に配置することができる。
【0256】
第１バッファ層１４１０は、下部シールドメタル１４０５上に配置することができる。
【0257】
第１バッファ層１４１０は、マルチバッファ層１４１１及びアクティブバッファ層１４１２を含むことができる。マルチバッファ層１４１１は下部シールドメタル１４０５上に配置することができ、アクティブバッファ層１４１２はマルチバッファ層１４１１上に配置することができる。
【0258】
第１アクティブ層ＡＣＴ１は、アクティブバッファ層１４１２上に配置することができる。
【0259】
第１ゲート絶縁膜１４２０は、第１アクティブ層ＡＣＴ１上に配置することができる。
【0260】
第１ゲート電極Ｃは、第１ゲート絶縁膜１４２０上に配置され、第１アクティブ層ＡＣＴ１の一部と重なり合うことができる。第１アクティブ層ＡＣＴ１において第１ゲート電極Ｃと重なり合う部分はチャネル領域であってもよい。
【0261】
第１層間絶縁膜１４２１は、第１ゲート電極Ｃ上に配置することができる。
【0262】
第１ソース電極Ａ及び第１ドレイン電極Ｂは、第１層間絶縁膜１４２１上に配置することができる。第１ソース電極Ａは、第１層間絶縁膜１４２１の第１ホールを介して第１アクティブ層ＡＣＴ１の第１部分と直間接的に接続することができる。第１ドレイン電極Ｂは、第１層間絶縁膜１４２１の第２ホールを介して第１アクティブ層ＡＣＴ１の第２部分と直間接的に接続することができる。第１アクティブ層ＡＣＴ１における第１部分と第２部分との間の領域はチャネル領域であってもよい。
【0263】
ゲート駆動回路１３０に含まれるトランジスタをゲート駆動トランジスタＴｇとする。ゲート駆動回路１３０に含まれるトランジスタは、出力バッファ１３１０に含まれたプルアップトランジスタＴｕ及びプルダウントランジスタＴｄと、制御回路１３２０に含まれた複数のトランジスタとを含むことができる。
【0264】
ベース回路層３２０には、ゲート駆動回路１３０のみならず、ピクセルアレイ層３４０に供給される複数のピクセル駆動電圧が印加される複数の電源ラインＰＬ１～ＰＬｍも配置することができる。複数の電源ラインＰＬ１～ＰＬｍは、ピクセルアレイ層３４０に供給される第２駆動電圧ＶＳＳが印加される第２電源ラインＰＬ２を含むことができる。
【0265】
ベース回路層３２０は、ゲート駆動回路１３０に含まれた複数のゲート駆動トランジスタＴｇ上に配置される有機膜１４２２を含むことができる。
【0266】
有機膜１４２２は、ゲート駆動回路１３０に含まれた複数のゲート駆動トランジスタＴｇと複数の電源ラインＰＬ１～ＰＬｍ上に配置され、ベース回路層３２０における段差を減らすことができる。
【0267】
また、有機膜１４２２は、ベース回路層３２０上に配置される金属とベース回路層３４０内に配置される金属との間の不要な寄生キャパシタンスを減らすことができる。
【0268】
有機膜１４２２の上面は有機膜１４２２の背面より小さい段差を有することができる。
【0269】
有機膜１４２２は、複数のゲート駆動トランジスタＴｇそれぞれの第１ゲート電極Ｃと第１アクティブ層ＡＣＴ１との間の第１ゲート絶縁膜１４２０の厚さよりも厚い厚さＴを有することができる。
【0270】
遮蔽層４３０はベース回路層３２０上に配置することができ、ピクセルアレイ層３４０は遮蔽層４３０上に配置することができる。すなわち、遮蔽層４３０は、ベース回路層３２０とピクセルアレイ層３４０との間に位置することができる。これにより、ベース回路層３２０とピクセルアレイ層３４０との間の電界を遮蔽することができる。
【0271】
遮蔽層４３０は、有機膜１４２２のホールを介して、２つ以上の電源ラインＰＬ１～ＰＬｍのうち１つである第２の電源ラインＰＬ２と電気的に接続することができる。第２電源ラインＰＬ２は、第２駆動電圧ＶＳＳが印加される電源ラインであってもよい。
【0272】
ベース回路層３２０内に配置される複数の電源ラインＰＬ１～ＰＬｍは、ゲート駆動トランジスタＴｇの第１ソース電極Ａ及び第１ドレイン電極Ｂと同じ物質を含むことができる。
【0273】
ピクセルアレイ層３４０は、複数のピクセル駆動トランジスタＴｐ、複数のストレージキャパシタＣｓｔ及び複数の発光素子ＥＤなどを含むことができる。
【0274】
ピクセルアレイ層３４０は、第２バッファ層１４３０、第２層間絶縁膜１４３１、第３層間絶縁膜１４３２、第２ゲート絶縁膜１４３３、第４層間絶縁膜１４３４、平坦化膜１４４０、バンク１４５０及びスペーサ１４５１などを含むことができる。ここで、平坦化膜１４４０は、第１平坦化膜１４４１及び第２平坦化膜１４４２を含むことができる。
【0275】
複数のピクセル駆動トランジスタＴｐのそれぞれは、第２アクティブ層ＡＣＴ２、第２ソース電極Ｄ、第２ドレイン電極Ｅ、及び第２ゲート電極Ｆを含むことができる。
【0276】
複数のストレージキャパシタＣｓｔのそれぞれは、第１キャパシタ電極ＰＬＴ１及び第２キャパシタ電極ＰＬＴ２を含むことができる。
【0277】
複数の発光素子ＥＤのそれぞれは、ピクセル電極ＰＥ、素子中間層ＥＬ及び共通電極ＣＥを含むことができる。
【0278】
第２バッファ層１４３０は、遮蔽層４３０上に配置することができる。
【0279】
第１キャパシタ電極ＰＬＴ１が第２バッファ層１４３０上に配置されてもよく、第２層間絶縁膜１４３１が第１キャパシタ電極ＰＬＴ１上に配置されてもよく、第２キャパシタ電極ＰＬＴ２が第２層間絶縁膜１４３１上に配置されてもよい。
【0280】
第１キャパシタ電極ＰＬＴ１と第２キャパシタ電極ＰＬＴ２とは互いに重なり合うことでストレージキャパシタＣｓｔを構成することができる。
【0281】
第３層間絶縁膜１４３２は、第２層キャパシタ電極ＰＬＴ２上に配置することができる。
【0282】
第２アクティブ層ＡＣＴ２は、第３層間絶縁膜１４３２上に配置することができる。
【0283】
第２ゲート絶縁膜１４３３は第２アクティブ層ＡＣＴ２上に配置することができ、第２ゲート電極Ｆは第２ゲート絶縁膜１４３３上に配置することができる。第２ゲート電極Ｆは、第２アクティブ層ＡＣＴ２の一部と重なり合うことができる。第２アクティブ層ＡＣＴ２において第２ゲート電極Ｆと重なり合う領域はチャネル領域であってもよい。
【0284】
第４層間絶縁膜１４３４は第２ゲート電極Ｆ上に配置することができ、第２ソース電極Ｅ及び第２ドレイン電極Ｄは第４層間絶縁膜１４３４上に配置することができる。
【0285】
第２ソース電極Ｅは、第４層間絶縁膜１４３４の第１ホールを介して第２アクティブ層ＡＣＴ２の第１部分と電気的に接続することができ、第２ドレイン電極Ｄは、第４層間絶縁膜１４３４の第２ホールを介して第２アクティブ層ＡＣＴ２の第２部分と電気的に接続することができる。第２アクティブ層ＡＣＴ２において第１部分と第２部分との間の領域はチャネル領域であってもよい。
【0286】
平坦化膜１４４０は第２ソース電極Ｅ及び第２ドレイン電極Ｄ上に配置することができる。ピクセル電極ＰＥは平坦化膜１４４０上に配置され、平坦化膜１４４０のホールを介して第２ソース電極Ｅまたは第２ドレイン電極Ｄと電気的に接続することができる。
【0287】
平坦化膜１４４０が第１平坦化膜１４４１と第２平坦化膜１４４２とを含む場合、第１平坦化膜１４４１は第２ソース電極Ｅ及び第２ドレイン電極Ｄ上に配置され、中継電極ＲＥが第１平坦化膜１４４１上に配置され、第１平坦化膜１４４１のホールを介して第２ソース電極Ｅまたは第２ドレイン電極Ｄと電気的に接続することができる。第２平坦化膜１４４２は中継電極ＲＥ上に配置することができる。ピクセル電極ＰＥは第２平坦化膜１４４２上に配置され、第２平坦化膜１４４２のホールを介して中継電極ＲＥと電気的に接続することができる。
【0288】
サブピクセルＳＰが図２のような構造を有する場合、図１４に示されたピクセル駆動トランジスタＴｐは、発光素子ＥＤのピクセル電極ＰＥと電気的に接続される第２ソース電極Ｅを含むので、図１４に示されたピクセル駆動トランジスタＴｐは図２における第１トランジスタＴ１であってもよい。
【0289】
サブピクセルＳＰが図７のような構造を有する場合、図１４に示されたピクセル駆動トランジスタＴｐは、発光素子ＥＤのピクセル電極ＰＥと電気的に接続される第２ソース電極Ｅを含むので、図１４に示されたピクセル駆動トランジスタＴｐは図７における第４トランジスタＴ４または第６トランジスタＴ６であってもよい。
【0290】
バンク１４５０はピクセル電極ＰＥ上に配置され、発光領域ＥＡに対応する開口部を有することができる。
【0291】
素子中間層ＥＬはバンク１４５０上に配置され、バンク１４５０の開口部においてピクセル電極ＰＥと接触することができる。スペーサ１４５１が一部箇所（例えば、ピクセル電極ＰＥと重なり合う箇所、または発光領域ＥＡの境界箇所）でバンク１４５０上に位置することができる。
【0292】
共通電極ＣＥを素子中間層ＥＬ上に配置することができる。
【0293】
ピクセル電極ＰＥ、素子中間層ＥＬ及び共通電極ＣＥが他の絶縁層を介さずに重なり合う領域が発光領域ＥＡを形成することができる。
【0294】
発光素子ＥＤが有機発光素子である場合、素子中間層ＥＬは発光領域ＥＡとその近傍のみに配置される発光層（ＥＭＬ、ｅｍｉｓｓｉｏｎ ｌａｙｅｒ）、アノードと発光層との間の第１共通層、及び発光層とカソードとの間の第２の共通層を含むことができる。ここで、アノードはピクセル電極ＰＥまたは共通電極ＣＥであってもよく、カソードは共通電極ＣＥまたはピクセル電極ＰＥであってもよい。第１共通層は正孔注入層（ＨＩＬ、Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）及び正孔輸送層（ＨＴＬ、Ｈｏｌｅ Ｔｒａｎｓｆｅｒ Ｌａｙｅｒ）などを含むことができ、第２共通層は電子輸送層（ＥＴＬ、Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｆｅｒ Ｌａｙｅｒ）、及び電子注入層（ＥＩＬ、Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）などを含むことができる。正孔注入層は正孔をアノードから正孔輸送層に注入し、正孔輸送層は正孔を発光層に輸送し、電子注入層は電子をカソードから電子輸送層に注入し、電子輸送層は電子を発光層に輸送することができる。素子中間層ＥＬの発光層はサブピクセルＳＰごとに配置することができ、素子中間層ＥＬの第１及び第２共通層は複数のサブピクセルＳＰに共通に配置することができる。
【0295】
封止層２５０はピクセルアレイ層３４０上に配置することができる。
【0296】
封止層２５０は、第１封止層１４６１、第２封止層１４６２、第３封止層１４６３を含むことができる。例えば、第１封止層１４６１及び第３封止層１４６３は無機膜であってよく、第２封止層１４６２は有機膜であってよい。
【0297】
ベース回路層３２０における第１メタルＧＡとピクセルアレイ層３４０における第２メタルＧＢとは、遮蔽層４３０の開口部を介して電気的に接続することができる。
【0298】
また、ベース回路層３２０における第１メタルＧＡとピクセルアレイ層３４０における第２メタルＧＢとは、遮蔽層４３０と分離した接続メタルＧＣＰを介して電気的に接続することができる。ここで、接続メタルＧＣＰは、遮蔽層４３０と同じ物質を含み、遮蔽層４３０と同じ層に位置することができる。
【0299】
ピクセルアレイ層３４０における第２メタルＧＢは、第２ゲート絶縁膜１４３３上に配置することができる。第２メタルＧＢは、第２ゲート電極Ｆと同じ物質を含むことができ、同じ層に位置することができる。
【0300】
ベース回路層３２０における第１メタルＧＡは、第１層間絶縁膜１４２１上に配置することができる。
【0301】
ピクセルアレイ層３４０における第２メタルＧＢは、第２バッファ層１４３０、第２層間絶縁膜１４３１、第３層間絶縁膜１４３２、第２ゲート絶縁膜１４３３、及び遮蔽層４３、有機膜１４２２のホールを介して、ベース回路層３２０における第１メタルＧＡと電気的に接続することができる。
【0302】
【0303】
ピクセルアレイ層３４０における第２メタルＧＢは、図１１及び図１２のピクセルアレイ層３４０における入力ノードＮｉｎ１、Ｎｉｎ２と電気的に対応するメタルであってもよい。例えば、ピクセルアレイ層３４０における第２メタルＧＢは、第１スキャンラインＳＣＬ１、第２スキャンラインＳＣＬ２、第３スキャンラインＳＣＬ３、第１発光制御ラインＥＭＬ１及び第２の発光制御ラインＥＭＬ２のうち１つであってもよい。
【0304】
図１４を参照すれば、ベース回路層３２０は第１アクティブ層ＡＣＴ１を含むゲート駆動トランジスタＴｇを含むことができ、ピクセルアレイ層３４０は第２アクティブ層ＡＣＴ２を含むピクセル駆動トランジスタＴｐを含むことができる。
【0305】
第１アクティブ層ＡＣＴ１と第２アクティブ層ＡＣＴ２は、互いに異なる半導体物質を含むことができる。例えば、第１アクティブ層ＡＣＴ１はシリコンベースの半導体物質を含むことができる。第２アクティブ層ＡＣＴ２は酸化物ベースの半導体物質を含むことができる。
【0306】
例えば、シリコンベースの半導体物質は、アモルファスシリコン（ａ－Ｓｉ）またはＬＴＰＳ（低温多結晶シリコン、Ｌｏｗ－Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｓｉｌｉｃｏｎ）などを含むことができる。
【0307】
例えば、酸化物系半導体物質は、ＩＧＺＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）、ＩＧＺＴＯ（Ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、ＺｎＯ（ｚｉｎｃ ｏｘｉｄｅ）、ＣｄＯ（ｃａｄｍｉｕｍ ｏｘｉｄｅ）、ＩｎＯ（ｉｎｄｉｕｍ ｏｘｉｄｅ）、ＺＴＯ（ｚｉｎｃ ｔｉｎ ｏｘｉｄｅ）、ＺＩＴＯ（ｚｉｎｃ ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）などを含むことができ、ＬＴＰＯ（低温多結晶酸化物、Ｌｏｗ－Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ）を含むこともできる。
【0308】
第１アクティブ層ＡＣＴ１及び／または第２アクティブ層ＡＣＴ２は、単一層または多重層であってもよい。例えば、第１アクティブ層ＡＣＴ１及び／または第２のアクティブ層ＡＣＴ２が多重層である場合、同一の半導体物質で多重層を構成したり、互いに異なる２つ以上の半導体物質で多重層を構成することもできる。
【0309】
図１４を参照すれば、封止層２５０及び共通電極ＣＥはゲート駆動回路１３０と重なり合うことができる。
【0310】
図１４を参照すれば、共通電極ＣＥは光の透過が可能な電極であってもよい。ピクセル電極ＰＥは反射電極であってもよく、ゲート駆動回路１３０の少なくとも一部と重なり合ってもよい。これにより、表示パネル１１０は、前面発光（Ｔｏｐ ｅｍｉｓｓｉｏｎ）が可能な構造を有することができる。
【0311】
図１４を参照すれば、本開示の実施例による表示パネル１１０に含まれた遮蔽層４３０には第２駆動電圧ＶＳＳが印加されてもよい。
【0312】
図１４を参照すれば、遮蔽層４３０はピクセル駆動電圧の一種である第２駆動電圧ＶＳＳが印加される共通電極ＣＥと電気的に接続することができる。
【0313】
共通電極ＣＥと遮蔽層４３０は、第１接続パターンＣＰ１及び第２接続パターンＣＰ２を介して電気的に接続することができる。
【0314】
第１接続パターンＣＰ１は、第４層間絶縁膜１４３４上に配置される金属であってもよい。第１接続パターンＣＰ１は、第２バッファ層１４３０、第２層間絶縁膜１４３１、第３層間絶縁膜１４３２、第２ゲート絶縁膜１４３３、及び第４層間絶縁膜１４３４のホールを介して、遮蔽層４３０と接続することができる。
【0315】
第２接続パターンＣＰ２は、第１平坦化膜１４４１上に配置される金属であってもよい。第２接続パターンＣＰ２は、第１平坦化膜１４４１のホールを介して第１接続パターンＣＰ１と接続することができる。
【0316】
第１接続パターンＣＰ１及び第２接続パターンＣＰ２は、ピクセルアレイ層３４０に配置される第２駆動電圧ラインＶＳＳＬと電気的に接続することができる。第１接続パターンＣＰ１及び第２接続パターンＣＰ２のうち１つ以上は、ピクセルアレイ層３４０に配置される第２駆動電圧ラインＶＳＳＬであってもよい。
【0317】
ピクセルアレイ層３４０における共通電極ＣＥとベース回路層３２０における第２電源ラインＰＬ２とは、第１及び第２接続パターンＣＰ１、ＣＰ２及び遮蔽層４３０を介して電気的に接続することができる。
【0318】
図１５は、本開示の実施例による表示パネル１１０の表示領域ＤＡの別の断面図である。
【0319】
図１５の表示パネル１１０は遮蔽層４３０に印加される電圧の種類が図１４の表示パネル１１０と異なるだけで、他は同様である。したがって、以下の説明では、図１４の表示パネル１１０と異なる特徴を中心に説明する。
【0320】
図１５を参照すれば、本開示の実施例による表示パネル１１０に含まれた遮蔽層４３０には第１駆動電圧ＶＤＤが印加されてもよい。
【0321】
図１５を参照すれば、遮蔽層４３０はピクセル駆動電圧の他の一種である第１駆動電圧ＶＤＤが印加される第３接続パターンＣＰ３と電気的に接続することができる。ここで、第３接続パターンＣＰ３は、第１駆動電圧ＶＤＤを伝達するための第１駆動電圧ラインＶＤＤＬまたは第１駆動電圧ラインＶＤＤＬと接続されたパターンであってもよい。
【0322】
第３接続パターンＣＰ３は、第４層間絶縁膜１４３４上に配置される金属であってもよい。第３接続パターンＣＰ３は、第２バッファ層１４３０、第２層間絶縁膜１４３１、第３層間絶縁膜１４３２、第２ゲート絶縁膜１４３３、及び第４層間絶縁膜１４３４のホールを介して、遮蔽層４３０と接続することができる。
【0323】
第３接続パターンＣＰ３は、ピクセルアレイ層３４０に配置される第１駆動電圧ラインＶＤＤＬと電気的に接続することができるか、ピクセルアレイ層３４０に配置される第１駆動電圧ラインＶＤＤＬであってもよい。
【0324】
または、これとは異なり、第３接続パターンＣＰ３は、複数のピクセル駆動トランジスタのうち第１駆動電圧ＶＤＤが印加されるピクセル駆動トランジスタのソース電極またはドレイン電極と電気的に接続することができる。
【0325】
サブピクセルＳＰが図７のような構造を有する場合、第３接続パターンＣＰ３は第１駆動電圧ＶＤＤが印加される第５トランジスタＴ５のドレイン電極またはソース電極であってもよい。サブピクセルＳＰが図２のような構造を有する場合、第３接続パターンＣＰ３は第１駆動電圧ＶＤＤが印加される第１トランジスタＴ５のドレイン電極またはソース電極であってもよい。
【0326】
遮蔽層４３０は、複数のピクセル駆動トランジスタのうち１つのピクセル駆動トランジスタのソース電極またはドレイン電極と電気的に接続することができる。
【0327】
図１５を参照すれば、ベース回路層３２０内には第１電源ラインＰＬ１が配置されてもよい。ベース回路層３２０内の第１電源ラインＰＬ１は遮蔽層４３０と電気的に接続することができる。
【0328】
図１５を参照すれば、ピクセルアレイ層３４０における第３接続パターンＣＰ３は、ベース回路層３２０における第１電源ラインＰＬ１と遮蔽層４３０を介して電気的に接続することができる。
【0329】
ピクセルアレイ層３４０内に配置された複数のピクセル駆動トランジスタのうち、第１駆動電圧ＶＤＤが印加されるピクセル駆動トランジスタのソース電極またはドレイン電極は、遮蔽層４３０と電気的に接続することができる。
【0330】
遮蔽層４３０は、ベース回路層３２０における第１電源ラインＰＬ１と電気的に接続することができる。
【0331】
ピクセルアレイ層３４０内に配置された複数のピクセル駆動トランジスタのうち、第１駆動電圧ＶＤＤが印加されるピクセル駆動トランジスタのソース電極またはドレイン電極は、第１電源ラインＰＬ１と電気的に接続することができる。
【0332】
図１６は、本開示の実施例による表示パネル１１０の平面図である。
【0333】
図１６を参照すれば、本開示の実施例による表示パネル１１０の表示領域ＤＡは、一般領域ＮＡ及び第１光学領域ＯＡ１を含むことができる。
【0334】
本開示の実施例による表示装置１００は、表示パネル１１０の基板２１０の下方に位置する第１光学電子装置１６１０を含むことができる。
【0335】
第１光学電子装置１６１０は、第１光学領域ＯＡ１と重なり合うことができ、表示パネル１１０の第１光学領域ＯＡ１を透過した光を受信し、受信した光に基づいて、所定の動作を行うことができる。
【0336】
第１光学領域ＯＡ１は、光が表示パネル１１０の前面から後面へ光が通過できるように高透過構造を有することができる。
【0337】
図１６を参照すれば、本開示の実施例による表示パネル１１０の表示領域ＤＡは、第１光学領域ＯＡ１とは異なる第２光学領域ＯＡ２をさらに含むことができる。
【0338】
本開示の実施例による表示装置１００は、表示パネル１１０の基板２１０の下方に位置する第２光学電子装置１６２０をさらに含むことができる。
【0339】
第２光学電子装置１６２０は、第２光学領域ＯＡ２と重なり合うことができ、表示パネル１１０の第２光学領域ＯＡ２を透過した光を受信し、受信した光に基づいて、所定の動作を行うことができる。
【0340】
第２光学領域ＯＡ２は、光が表示パネル１１０の前面から後面へ光が通過できるように高透過構造を有することができる。
【0341】
例えば、第１光学電子機器１６１０はカメラ（イメージセンサ）であり、第２光学電子機器１６２０は感知センサであってもよい。ここで、感知センサは近接センサ、赤外線センサなどを含むことができる。
【0342】
例えば、第１光学電子装置１６１０は、第１波長の光に基づいて所定の動作を行うことができ、第２光学電子装置１６２０は、第１波長とは異なる第２波長の光に基づいて所定の動作を行うことができる。ここで、第１波長は可視光線波長であり、第２波長は赤外線波長または紫外線波長などであってもよい。
【0343】
表示領域ＤＡが第１光学領域ＯＡ１と第２光学領域ＯＡ２の両方を含む場合、第１光学領域ＯＡ１の構造と第２光学領域ＯＡ２の構造は、同じタイプ（第１タイプまたは第２タイプ）であってもよく、第１光学領域ＯＡ１と第２光学領域ＯＡ２のうちの一方の構造は第１タイプであり、他方の構造は第２タイプであってもよい。
【0344】
図１７は、本開示の実施例による表示パネル１１０の表示領域ＤＡに含まれた一般領域ＮＡと第１タイプの光学領域ＯＡとを示す。
【0345】
図１７を参照すれば、表示領域ＤＡは一般領域ＮＡ及び光学領域ＯＡを含むことができる。例えば、光学領域ＯＡは、円形、楕円形、多角形、または不規則な形状などの様々な形状を有することができる。
【0346】
図１７を参照すれば、光学領域ＯＡに複数のサブピクセルＳＰを構成する複数の発光素子ＥＤ及び複数のサブピクセル回路ＳＰＣが配置され得る。このように、光学領域ＯＡに複数の発光素子ＥＤ及び複数のサブピクセル回路ＳＰＣが配置される場合、光学領域ＯＡの構造は第１タイプという。
【0347】
図１７を参照すれば、光学領域ＯＡの構造が第１タイプである場合、光学領域ＯＡは複数の透過領域ＴＡ及び低透過領域ＬＴＡを含むことができる。
【0348】
複数の透過領域ＴＡは光透過率の高い領域であるか、光透過が可能な領域であってもよい。低透過領域ＬＴＡは光透過率が低い領域であるか、光透過が不可能な領域であってもよい。複数の透過領域ＴＡの光透過率は、低透過領域ＬＴＡの光透過率より高い。
【0349】
第１タイプの構造を有する光学領域ＯＡ内の複数の透過領域ＴＡは、複数のホールともいえる。第１タイプはホールタイプ（Ｈｏｌｅ ｔｙｐｅ）ともいう。
【0350】
図１７を参照すれば、第１タイプの構造を有する光学領域ＯＡには複数のサブピクセルＳＰを配置することができる。すなわち、第１種類の構造を有する光学領域ＯＡには、複数の発光素子ＥＤ及びこれを駆動するための複数のサブピクセル回路ＳＰＣを配置することができる。
【0351】
図１７を参照すれば、複数の発光素子ＥＤを光学領域ＯＡ内の低透過領域ＬＴＡに配置することができる。すなわち、光学領域ＯＡ内の低透過領域ＬＴＡは、複数の発光領域ＥＡを含むことができる。
【0352】
図１７を参照すれば、複数のサブピクセル回路ＳＰＣは光学領域ＯＡ内の低透過領域ＬＴＡに配置することができる。複数のサブピクセル回路ＳＰＣのそれぞれは、複数のピクセル駆動トランジスタ及び１つ以上のキャパシタを含むことができる。これにより、複数のピクセル駆動トランジスタ及び１つ以上のキャパシタは光学領域ＯＡ内の低透過領域ＬＴＡに配置することができる。
【0353】
図１７を参照すれば、表示パネル１１０のピクセルアレイ層３４０に配置された複数のデータラインＤＬの一部は光学領域ＯＡを通過することができる。光学領域ＯＡを通過する一部のデータラインＤＬは、光学領域ＯＡ内の複数の透過領域ＴＡを回避しながら配置することができる。または、光学領域ＯＡを通過する一部のデータラインＤＬは透明配線で構成され、光学領域ＯＡ内の複数の透過領域ＴＡを通過することもできる。
【0354】
図１７を参照すれば、表示パネル１１０のピクセルアレイ層３４０に配置された複数のゲートラインＧＬの一部は、光学領域ＯＡを通過することができる。光学領域ＯＡを通過する一部のゲートラインＧＬは、光学領域ＯＡ内の複数の透過領域ＴＡを回避しながら配置することができる。または、光学領域ＯＡを通過する一部のゲートラインＧＬは透明配線で構成され、光学領域ＯＡ内の複数の透過領域ＴＡを通過することもできる。
【0355】
図１７を参照すれば、表示パネル１１０のピクセルアレイ層３４０に配置された複数のピクセル駆動電圧ラインＶＤＤＬ、ＶＳＳＬ、ＶＡＲＬ、ＶＲＥＦＬの一部は光学領域ＯＡを通過することができる。光学領域ＯＡを通過する一部のピクセル駆動電圧ラインＶＤＤＬ、ＶＳＳＬ、ＶＡＲＬ、ＶＲＥＦＬは、光学領域ＯＡ内の複数の透過領域ＴＡを回避しながら配置することができる。または、光学領域ＯＡを通過する一部のピクセル駆動電圧ラインＶＤＤＬ、ＶＳＳＬ、ＶＡＲＬ、ＶＲＥＦＬは、透明配線で構成され、光学領域ＯＡ内の複数の透過領域ＴＡを通過することもできる。
【0356】
図１７を参照すれば、複数の発光素子ＥＤ及び複数のサブピクセル回路ＳＰＣは、複数の透過領域ＴＡには配置されない。
【0357】
図１７を参照すれば、光学領域ＯＡにおいて、低透過領域ＬＴＡの光透過率は透過領域ＴＡの光透過率より低くてもよい。低透過領域ＬＴＡの光透過率は一般領域ＮＡの光透過率以上であってもよい。
【0358】
図１７を参照すれば、光学領域ＯＡにおける発光領域ＥＡの配置は一般領域ＮＡにおける発光領域ＥＡの配置と同じであってもよい。
【0359】
光学領域ＯＡに含まれた複数の発光領域ＥＡのそれぞれの面積は、一般領域ＮＡに含まれた複数の発光領域ＥＡのそれぞれの面積と互いに同じであるか、予め定められた範囲内において異なってもよい。
【0360】
光学領域ＯＡに含まれた複数の発光領域ＥＡのそれぞれの面積は、互いに同じであるか、予め定められた範囲内において異なってもよい。
【0361】
共通電極ＣＥは、一般領域ＮＡと光学領域ＯＡに共通に配置することができる。
【0362】
選択的に、光学領域ＯＡに配置された共通電極ＣＥの一部は複数のホールＣＨを有することができる。共通電極ＣＥに形成された複数のホールＣＨは光学領域ＯＡ内の透過領域ＴＡと位置的に対応することができる。
【0363】
これとは異なり、光学領域ＯＡに配置された共通電極ＣＥの一部はホールＣＨを有していなくてもよい。
【0364】
光学領域ＯＡは複数の透過領域ＴＡを含むため、光学領域ＯＡは一般領域ＮＡの光透過率より高い光透過率を有することができる。
【0365】
例えば、光学領域ＯＡに配置された複数の発光領域ＥＡは、第１色相の光を発光する第１色相発光領域、第２色相の光を発光する第２色相発光領域、及び第３色相の光を発光する第３色相発光領域を含むことができる。
【0366】
第１色相発光領域、第２色相発光領域、及び第３色相発光領域の少なくとも１つは、残りとは異なる面積を有することができる。
【0367】
第１色相、第２色相、及び第３色相は、互いに異なる色相であって様々な色相であってもよい。例えば、第１色相、第２色相、及び第３色相は赤色、緑色、及び青色を含むことができる。
【0368】
例えば、第１色相は赤色、第２色相は緑色、第３色相は青色の場合を例にする。しかし、これに制限されない。
【0369】
第１色相は赤色であり、第２色相は緑色であり、第３色相は青色である場合、赤色発光領域ＥＡ＿Ｒの面積、緑色発光領域ＥＡ＿Ｇの面積、及び青色発光領域ＥＡ＿Ｂの面積のうち、青色発光領域ＥＡ＿Ｂの面積が最も大きくてもよい。
【0370】
赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤは、赤色の光を放出する発光層を含むことができる。緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤは、緑色の光を放出する発光層を含むことができる。青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤは、青色の光を放出する発光層を含むことができる。
【0371】
赤色の光を放出する発光層、緑色の光を放出する発光層、及び青色の光を放出する発光層のうち、青色の光を放出する発光層に含まれた有機物が材料的に最も容易に劣化することができる。
【0372】
青色発光領域ＥＡ＿Ｂの面積が最も大きく設計されることにより、青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤに供給される電流密度が最も少ないことがある。したがって、青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤの劣化度合いが赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤの劣化度合い及び緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤの劣化度合いと類することができる。
【0373】
したがって、赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤ、緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤ、及び青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤの間の劣化のバラツキが除去されるか減少することになり、画像の品質が向上できる。また、赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤ、緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤ、及び青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤの間の劣化のバラツキが除去されるか減少することになり、赤色発光領域ＥＡ＿Ｒに配置された発光素子ＥＤ、緑色発光領域ＥＡ＿Ｇに配置された発光素子ＥＤ、及び青色発光領域ＥＡ＿Ｂに配置された発光素子ＥＤの間の寿命のバラツキを減少する効果があり得る。
【0374】
図１８は、本開示の実施例による表示パネル１１０の表示領域ＤＡに含まれた一般領域ＮＡと第２タイプの光学領域ＯＡとを示す。
【0375】
図１８を参照すれば、表示領域ＤＡは光学領域ＯＡとその周辺の一般領域ＮＡとを含むことができる。
【0376】
図１８を参照すれば、複数のサブピクセルＳＰを構成する複数の発光素子ＥＤ及び複数のサブピクセル回路ＳＰＣのうち複数の発光素子ＥＤのみが光学領域ＯＡに配置され、複数のサブピクセル回路ＳＰＣは光学領域ＯＡに配置されないこともあり得る。このように、複数の発光素子ＥＤ及び複数のサブピクセル回路ＳＰＣのうち複数の発光素子ＥＤのみが光学領域ＯＡに配置される場合、光学領域ＯＡの構造は第２タイプという。
【0377】
図１８を参照すれば、光学領域ＯＡが第２のタイプの構造を有する場合、光学領域ＯＡの外郭に光学ベゼル領域ＯＢＡを配置することができる。光学ベゼル領域ＯＢＡは一般領域ＮＡの一部とみなすこともできる。
【0378】
光学領域ＯＡが第２タイプである場合、表示領域ＤＡは光学領域ＯＡ、光学領域ＯＡの外郭に位置する一般領域ＮＡ、そして、光学領域ＯＡと一般領域ＮＡとの間の領域である光学ベゼル領域ＯＢＡを含むことができる。
【0379】
光学領域ＯＡは、複数の発光領域ＥＡと少なくとも１つの透過領域ＴＡとを含むことができる。光学領域ＯＡにおいて複数の発光領域ＥＡを除く領域は、全て透過領域ＴＡであってもよい。これと違って、光学領域ＯＡにおいて複数の発光領域ＥＡを除く領域は、複数の透過領域ＴＡを含むことができる。
【0380】
第２タイプの構造を有する光学領域ＯＡには複数の発光素子ＥＤを配置することができる。第２タイプの構造を有する光学領域ＯＡに配置された複数の発光素子ＥＤを駆動するための複数のサブピクセル回路ＳＰＣは、光学領域ＯＡに配置されない。
【0381】
第２タイプの構造を有する光学領域ＯＡに配置された複数の発光素子ＥＤを駆動するための複数のサブピクセル回路ＳＰＣは、光学ベゼル領域ＯＢＡに配置することができる。
【0382】
光学ベゼル領域ＯＢＡには、複数の発光素子ＥＤとそれを駆動するための複数のサブピクセル回路ＳＰＣとが配置され、第２タイプの構造を有する光学領域ＯＡに配置された複数の発光素子ＥＤを駆動するための複数のサブピクセル回路ＳＰＣもさらに配置することができる。
【0383】
一方、光学ベゼル領域ＯＢＡに配置された１つのサブピクセル回路ＳＰＣは、光学領域ＯＡに配置された１つの発光素子ＥＤを駆動することができる。これと違って、光学ベゼル領域ＯＢＡに配置された１つのサブピクセル回路ＳＰＣは、光学領域ＯＡに配置された２以上の発光素子ＥＤを駆動することができる。
【0384】
前述のように、光学領域ＯＡが第２のタイプの構造を有する場合、光学領域ＯＡに配置された発光素子ＥＤは、光学ベゼル領域ＯＢＡに配置されたサブピクセル回路ＳＰＣによって駆動されなければならない。このために、光学領域ＯＡが第２タイプの構造を有する場合、光学領域ＯＡに配置された発光素子ＥＤを構成するためのアノードは光学ベゼル領域ＯＢＡへ延び、光学ベゼル領域ＯＢＡに配置されたサブピクセル回路ＳＰＣと電気的に接続されなければならない。このような意味から、第２タイプをアノード延長タイプ（Ａｎｏｄｅ ｅｘｔｅｎｓｉｏｎ ｔｙｐｅ）ということもできる。
【0385】
図１８を参照すれば、光学ベゼル領域ＯＢＡは光学領域ＯＡの外郭に位置する領域であってもよい。一般領域ＮＡは光学ベゼル領域ＯＢＡの外郭に位置する領域であってもよい。光学ベゼル領域ＯＢＡは、光学領域ＯＡと一般領域ＮＡとの間に配置することができる。
【0386】
例えば、光学ベゼル領域ＯＢＡは光学領域ＯＡの一部の縁の外郭にのみ配置されてもよく、光学領域ＯＡの全体縁の外郭に配置されてもよい。
【0387】
光学ベゼル領域ＯＢＡが光学領域ＯＡの全体縁の外郭に配置される場合、光学ベゼル領域ＯＢＡは光学領域ＯＡを取り囲むリング状を有することができる。例えば、光学領域ＯＡは円形、楕円形、多角形、または不規則な形状などの様々な形状を有することができる。光学ベゼル領域ＯＢＡは、様々な形状を有する光学領域ＯＡを取り囲む様々なリング状（例えば、円形リング状、楕円形リング状、多角形リング状、または不規則なリング状など）を有することができる。
【0388】
図１８を参照すれば、表示領域ＤＡは複数の発光領域ＥＡを含むことができる。光学領域ＯＡ、光学ベゼル領域ＯＢＡ、及び一般領域ＮＡは、表示領域ＤＡに含まれる領域であるので、光学領域ＯＡ、光学ベゼル領域ＯＢＡ、及び一般領域ＮＡのそれぞれは、複数の発光領域ＥＡを含むことができる。
【0389】
図１８を参照すれば、光学領域ＯＡは透過可能領域であって、高い透過率を有するべきである。このために、共通電極ＣＥにおいて光学領域ＯＡに配置された部分は、複数のホールＣＨを有することができる。すなわち、光学領域ＯＡにおいて、共通電極ＣＥは複数のカソードホールＣＨを含むことができる。
【0390】
図１８を参照すれば、共通電極ＣＥにおいて一般領域ＮＡに配置された部分はホールＣＨを有さない。すなわち、一般領域ＮＡにおいて、共通電極ＣＥはホールＣＨを含まない。
【0391】
また、共通電極ＣＥにおいて光学ベゼル領域ＯＢＡに配置された部分はホールＣＨを含まない。すなわち、光学ベゼル領域ＯＢＡにおいて、共通電極ＣＥはホールＣＨを含まない。
【0392】
共通電極ＣＥにおいて光学領域ＯＡに配置された部分に形成された複数のホールＣＨを複数の透過領域ＴＡまたは複数の開口部とすることもできる。１つのホールＣＨは円形、楕円形、多角形、または不規則な形状などの様々な形状を有することができる。
【0393】
【0394】
図１７及び図１８の光学領域ＯＡは、光学電子装置と重なり合う領域であり、光学電子装置の動作に必要な光が透過できる透過可能領域であってもよい。ここで、光学領域ＯＡを透過する光は、単一波長帯域の光を含んでもよく、様々な波長帯域の光を含んでもよい。例えば、光学領域ＯＡを透過する光は、可視光線、赤外線、または紫外線などのうち１つ以上の光を含むことができる。
【0395】
光学電子装置は光学領域ＯＡを透過する光を受信し、受信した光を用いて所定の動作を行うことができる。ここで、光学電子装置が光学領域ＯＡを介して受光する光は、可視光線、赤外線、または紫外線などの少なくとも１つを含むことができる。
【0396】
例えば、光学電子機器がカメラである場合、光学領域ＯＡを透過して光学電子機器において活用される光は可視光線を含むことができる。他の例として、光学電子機器が赤外線ベースのセンサである場合、光学領域ＯＡを透過して光学電子機器において活用される光は赤外線（赤外線光ともする）を含むことができる。
【0397】
【0398】
【0399】
【0400】
図１９を参照すれば、表示領域ＤＡに含まれた光学領域ＯＡは、少なくとも１つの透過領域ＴＡ及び低透過領域ＬＴＡを含むことができる。
【0401】
光学領域ＯＡには、複数のサブピクセルＳＰが配置されてもよい。すなわち、光学領域ＯＡには、発光素子ＥＤ及びこれを駆動するためのサブピクセル回路ＳＰＣに含まれたピクセル駆動トランジスタＴｐが配置されてもよい。
【0402】
発光素子ＥＤは光学領域ＯＡ内の低透過領域ＬＴＡに配置することができる。すなわち、光学領域ＯＡ内の低透過領域ＬＴＡは発光領域ＥＡを含むことができる。
【0403】
サブピクセル回路ＳＰＣに含まれたピクセル駆動トランジスタＴｐは、光学領域ＯＡ内の低透過領域ＬＴＡに配置することができる。
【0404】
図１９を参照すれば、ゲート駆動回路１３０は表示領域ＤＡ全体にかけて配置するが、光学領域ＯＡ内の少なくとも１つの透過領域ＴＡと重ならないように配置することができる。
【0405】
言い換えれば、少なくとも１つの透過領域ＴＡではない領域にゲート駆動回路１３０が配置され、少なくとも１つの透過領域ＴＡにはゲート駆動回路１３０が配置されない。これにより、光学領域ＯＡ内の少なくとも１つの透過領域ＴＡの光透過率が高くなり得る。
【0406】
図１９を参照すれば、遮蔽層４３０は少なくとも１つの透過領域ＴＡと重ならないように配置することができる。言い換えれば、少なくとも１つの透過領域ＴＡではない領域に遮蔽層４３０が配置され、少なくとも１つの透過領域ＴＡに遮蔽層４３０が配置されない。
【0407】
遮蔽層４３０において光学領域ＯＡに配置された部分は、少なくとも１つの開口部を含むことができる。光学領域ＯＡにおいて遮蔽層４３０に形成された少なくとも１つの開口部は、光学領域ＯＡ内の少なくとも１つの透過領域ＴＡと位置的に対応することができる。これにより、光学領域ＯＡ内の少なくとも１つの透過領域ＴＡの光透過率が高くなり得る。
【0408】
以上において説明した本開示の実施例を簡略に説明すると、以下のとおりである。
【0409】
本開示の実施例による表示装置は、基板、基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層、及び基板とピクセルアレイ層との間に位置し、表示領域全体にかけて配置されたゲート駆動回路を含むベース回路層を含むことができる。
【0410】
ベース回路層は、ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加され、表示領域内に配置される２つ以上の電源ラインを含むことができる。
【0411】
本開示の実施例による表示装置は、ベース回路層とピクセルアレイ層との間に位置する遮蔽層をさらに含むことができる。
【0412】
遮蔽層は、ピクセルアレイ層に配置された金属と電気的に接続することができる。
【0413】
一例として、遮蔽層は、ピクセルアレイ層に配置された複数のピクセル駆動トランジスタのうち１つのピクセル駆動トランジスタのソース電極またはドレイン電極と電気的に接続するか、ピクセルアレイ層に配置された第１駆動電圧ラインと電気的に接続することができる。ここで、１つのピクセル駆動トランジスタのソース電極またはドレイン電極には第１駆動電圧ＶＤＤが印加されてもよい。第１駆動電圧ラインにはピクセル駆動電圧の他の一種である第１駆動電圧ＶＤＤが印加されてもよい。
【0414】
他の例として、遮蔽層は、ピクセルアレイ層に配置された発光素子に含まれたピクセル電極と共通電極のうち共通電極と電気的に接続するか、ピクセルアレイ層に配置された第２駆動電圧ラインと電気的に接続することができる。ここで、共通電極または第２駆動電圧ラインには、ピクセル駆動電圧の一種である第２駆動電圧ＶＳＳが印加されてもよい。
【0415】
遮蔽層は、ベース回路層内に位置する金属と電気的に接続することができる。
【0416】
ベース回路層は、ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加され、表示領域内に配置される２つ以上の電源ラインを含むことができる。
【0417】
遮蔽層は、２つ以上の電源ラインのうち１つと電気的に接続することができる。
【0418】
一例として、遮蔽層は、２つ以上の電源ラインのうち第１駆動電圧ＶＤＤが印加される第１電源ラインと電気的に接続することができる。
【0419】
他の例として、遮蔽層は、２つ以上の電源ラインのうち第２駆動電圧ＶＳＳが印加される第２電源ラインと電気的に接続することができる。
【0420】
遮蔽層は、ピクセルアレイ層内に位置する金属とベース回路層内に位置する金属とを電気的に接続することができる。
【0421】
ベース回路層は第１アクティブ層を含むゲート駆動トランジスタを含み、ピクセルアレイ層は第２アクティブ層を含むピクセル駆動トランジスタを含み、第１アクティブ層と第２アクティブ層は互いに異なる半導体物質を含むことができる。
【0422】
ベース回路層は、表示領域全体にかけて配置された複数の単位領域を含むことができる。
【0423】
複数の単位領域のそれぞれは、複数のサブ回路領域及び複数の電源ライン領域を含むことができる。複数のサブ回路領域及び複数の電源ライン領域は交互に配置することができる。
【0424】
複数の電源ライン領域は、電圧レベルの一定の電圧が印加される複数の電源ラインを含むことができる。
【0425】
複数のサブ回路領域は、ゲート駆動回路に含まれる複数のサブ回路を含むことができる。複数のサブ回路は、互いに異なる種類のゲート信号を出力するように構成することができる。
【0426】
複数の電源ライン領域のそれぞれの幅は全て同じであり、複数の電源ライン領域のそれぞれに含まれた複数の電源ラインの少なくとも１つは他とは異なる幅を有し、複数のサブ回路領域の少なくとも１つは他とは異なる幅を有することができる。
【0427】
ベース回路層は、ゲート駆動回路に含まれた複数のゲート駆動トランジスタ上に配置される有機膜を含むことができる。
【0428】
有機膜の上面は有機膜の背面より小さい段差を有し、有機膜は複数のゲート駆動トランジスタのそれぞれのゲート電極とアクティブ層との間のゲート絶縁膜よりも厚い厚さを有することができる。
【0429】
本開示の実施例による表示装置は、ピクセルアレイ層上に位置する封止層をさらに含むことができる。
【0430】
ピクセルアレイ層は複数の発光素子と複数のピクセル駆動トランジスタとを含み、複数の発光素子のそれぞれはピクセル電極及び共通電極を含むことができる。
【0431】
封止層及び共通電極はゲート駆動回路と重なり合うことができる。ピクセル電極は反射電極であり、ゲート駆動回路の少なくとも一部と重なり合うことができる。
【0432】
表示領域は一般領域と光学領域とを含むことができる。一般領域は複数の発光領域を含み、光学領域は少なくとも１つの透過領域を含むことができる。
【0433】
ゲート駆動回路は表示領域全体にかけて配置され、光学領域内の少なくとも１つの透過領域と重ならないように配置することができる。
【0434】
ベース回路層とピクセルアレイ層との間に位置する遮蔽層は、少なくとも１つの透過領域と重ならないように配置することができる。
【0435】
本開示の実施例による表示装置は基板の下方に位置し、光学領域と重なり合う光学電子装置をさらに含むことができる。
【0436】
本開示の実施例による表示パネルは、基板、基板上に位置し、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層、基板とピクセルアレイ層との間に位置し、ゲート駆動回路が配置されるベース回路層、及びベース回路層とピクセルアレイ層との間に位置する遮蔽層を含むことができる。
【0437】
ベース回路層は、ゲート駆動回路に含まれたゲート駆動トランジスタ上に配置される有機膜を含むことができる。
【0438】
ベース回路層は、ピクセルアレイ層に供給される２つ以上の共通ピクセル駆動電圧が印加される２つ以上の電源ラインを含むことができる。
【0439】
遮蔽層は、ピクセルアレイ層に配置される金属とベース回路層に配置された金属とを電気的に接続することができる。
【0440】
本開示の実施例による表示装置は、基板、基板上に配置され、映像が表示される表示領域に配置される複数のサブピクセルを含むピクセルアレイ層、及び基板とピクセルアレイ層の間に配置され、駆動回路を含むベース回路層を含むことができる。複数のサブピクセルは、ピクセル駆動トランジスタを含むことができる。駆動回路は、トランジスタを含むことができる。ベース回路層のトランジスタのうち１つ以上は、ピクセルアレイ層のピクセル駆動トランジスタの１つ以上とそれぞれ接続することができる。
【0441】
ベース回路層は、複数のサブピクセルのうち少なくとも1つに接続する１つ以上の電源ラインを含むことができる。ベース回路層の駆動回路は、ゲート駆動トランジスタを含むことができる。
【0442】
本開示の実施例において、表示装置は、表示装置を含むことができるか、表示装置であることができる。本開示の実施例において、表示装置は、表示パネルを含むか、または表示パネルであることができる。１つ以上の例において、表示装置は、電子及び光学構成要素を有する装置を含むことができるか、装置であることができる。
【0443】
以上において説明した本開示の実施例によれば、ゲート駆動回路が表示領域全体にかけて配置される表示パネル及び表示装置を提供することができる。これにより、表示パネルのベゼルサイズを大幅に小さくすることができる。
【0444】
本開示の実施例によれば、ゲート駆動回路がピクセルアレイ層と垂直方向に重なり合うように配置される表示パネル及び表示装置を提供することができる。これにより、表示パネルのベゼルサイズを大幅に小さくすることができる。
【0445】
本開示の実施例によれば、ゲート駆動回路が配置されたベース回路層とサブピクセルが配置されたピクセルアレイ層との間の電界を遮蔽する構造を有する表示パネル及び表示装置を提供することができる。これにより、ベース回路層とピクセルアレイ層とは互いに好まない電気的影響を及ぼさないで済む。
【0446】
本開示の実施例によれば、ゲート駆動回路及び各種電源配線が表示領域に配置される表示パネル及び表示装置を提供することができる。これにより、表示パネルの極端なナローベゼル構造を可能にすることができる。
【0447】
本開示の実施例によれば、ゲート駆動回路及び各種電源配線が配置されるベース回路層がピクセルアレイ層と垂直方向に重なり合うように配置することにより、ゲート駆動回路から出力されたゲート信号がピクセルアレイ層に供給される経路の長さが短くなり、各種電源配線から出力された電源（ピクセル駆動電圧）がピクセルアレイ層に供給される経路の長さが短くなり得る。これにより、供給経路に用いられる金属を減らすことができ、表示パネル及び表示装置の軽量化が可能となる。
【0448】
以上の説明は、本開示の技術思想を例示的に説明したものに過ぎず、本開示が属する技術分野において通常の知識を有する者であれば、本開示の本質的な特性から逸脱しない範囲で様々な修正及び変形が可能である。また、本開示に開示された実施例は、本開示の技術思想を限定するためではなく説明するためのものであり、そのような実施形態によって本開示の技術思想の範囲が限定されるものではない。
【符号の説明】
【0449】
２１０ 基板
２５０ 封止層
３２０ ベース回路層
ＳＰＣ サブピクセル回路
２５０ 封止層
３２０ ベース回路層
ＳＰＣ サブピクセル回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
