特開 2024-1809 半導体装置及び半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024001809

(43)【公開日】2024-01-10

(54)【発明の名称】半導体装置及び半導体記憶装置

(51)【国際特許分類】

   H01L 29/786 20060101AFI20231227BHJP

   H10B 12/00 20230101ALI20231227BHJP

【ＦＩ】

H01L29/78 618B

H01L29/78 626A

H01L29/78 618C

H01L29/78 613B

H01L27/108 671A

H01L27/108 671Z

H01L27/108 621C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022100703

(22)【出願日】2022-06-22

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】藤井 章輔

(72)【発明者】

【氏名】野田 光太郎

【テーマコード（参考）】

5F083

5F110

【Ｆターム（参考）】

5F083AD03

5F083AD24

5F083GA02

5F083GA06

5F083GA11

5F083GA27

5F083JA02

5F083JA04

5F083JA05

5F083JA19

5F083JA36

5F083JA37

5F083JA39

5F083JA40

5F083JA44

5F083JA60

5F110AA06

5F110BB06

5F110CC09

5F110EE01

5F110EE04

5F110EE08

5F110EE45

5F110FF01

5F110FF02

5F110FF03

5F110FF04

5F110FF29

5F110GG01

5F110GG06

5F110GG22

5F110GG23

5F110GG25

5F110GG44

5F110HK01

5F110HK02

5F110HK03

5F110HK04

5F110NN02

5F110NN22

5F110NN23

5F110NN35

5F110QQ19

(57)【要約】

【課題】トランジスタ特性の優れた半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極と第２の電極とを結ぶ第１の方向と交差する第２の方向に延びるゲート電極と、ゲート電極に対し、第１の絶縁層と、第１の絶縁層との間にゲート電極が設けられた第２の絶縁層と、ゲート電極を囲むゲート絶縁層と、ゲート絶縁層を囲む酸化物半導体層であって、ゲート絶縁層と第１の電極との間の第１の領域と、ゲート絶縁層と第２の電極との間の第２の領域と、ゲート絶縁層と第１の絶縁層との間の第３の領域と、ゲート絶縁層と第２の絶縁層との間の第４の領域と、を含み、第１の領域の第１の厚さ及び第２の領域の第２の厚さが、第３の領域の第３の厚さ又は第４の領域の第４の厚さの少なくともいずれか一方の厚さ以下である、酸化物半導体層と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極と前記第２の電極とを結ぶ第１の方向と交差する第２の方向に延びるゲート電極と、
前記ゲート電極に対し、前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第１の絶縁層と、
前記ゲート電極に対し、前記第３の方向に設けられ、前記第１の絶縁層との間に前記ゲート電極が設けられた第２の絶縁層と、
前記ゲート電極を囲むゲート絶縁層であって、前記ゲート電極と前記第１の電極との間に設けられた第１の部分と、前記ゲート電極と前記第２の電極との間に設けられた第２の部分と、前記ゲート電極と前記第１の絶縁層との間に設けられた第３の部分と、前記ゲート電極と前記第２の絶縁層との間に設けられた第４の部分と、を含むゲート絶縁層と、
前記ゲート絶縁層を囲む酸化物半導体層であって、前記第１の部分と前記第１の電極との間の第１の領域と、前記第２の部分と前記第２の電極との間の第２の領域と、前記第３の部分と前記第１の絶縁層との間の第３の領域と、前記第４の部分と前記第２の絶縁層との間の第４の領域と、を含み、前記第１の領域の第１の厚さ及び前記第２の領域の第２の厚さが、前記第３の領域の第３の厚さ又は前記第４の領域の第４の厚さの少なくともいずれか一方の厚さ以下である、酸化物半導体層と、
を備える半導体装置。

【請求項2】

前記第１の厚さ及び前記第２の厚さは、前記第３の厚さ又は前記第４の厚さの少なくともいずれか一方の厚さよりも薄い、請求項１記載の半導体装置。

【請求項3】

前記第１の厚さ及び前記第２の厚さは、前記第３の厚さ及び前記第４の厚さよりも薄い、請求項１記載の半導体装置。

【請求項4】

前記第１の厚さ及び前記第２の厚さは、前記第３の厚さ又は前記第４の厚さの少なくともいずれか一方の厚さの８０％以下である、請求項１記載の半導体装置。

【請求項5】

前記第１の部分の第５の厚さ及び前記第２の部分の第６の厚さは、前記第３の部分の第７の厚さ及び前記第４の部分の第８の厚さよりも薄い請求項１記載の半導体装置。

【請求項6】

前記第５の厚さ及び前記第６の厚さは、前記第７の厚さ及び前記第８の厚さの８０％以下である請求項５記載の半導体装置。

【請求項7】

前記第１の部分の第５の厚さと前記第２の部分の第６の厚さは異なる、請求項１記載の半導体装置。

【請求項8】

前記酸化物半導体層は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）からなる群から選ばれる少なくとも一つの元素と、酸素（Ｏ）を含む、請求項１記載の半導体装置。

【請求項9】

前記ゲート絶縁層は、シリコン（Ｓｉ）及び酸素（Ｏ）を含む第１の膜と、前記第１の膜と前記ゲート電極との間に設けられシリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の膜と、を含む請求項１記載の半導体装置。

【請求項10】

請求項１記載の半導体装置と、
前記第１の電極又は前記第２の電極に電気的に接続されたキャパシタと、
を備える半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及び半導体記憶装置に関する。

【背景技術】

【0002】

酸化物半導体層にチャネルを形成する酸化物半導体トランジスタは、オフ動作時のチャネルリーク電流が極めて小さいという優れた特性を備える。このため、例えば、酸化物半導体トランジスタを、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＤＲＡＭ）のメモリセルのスイッチングトランジスタに適用することが可能である。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１１１３９３９６号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、トランジスタ特性の優れた半導体装置を提供することにある。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極と前記第２の電極とを結ぶ第１の方向と交差する第２の方向に延びるゲート電極と、前記ゲート電極に対し、前記第１の方向及び前記第２の方向に交差する第３の方向に設けられた第１の絶縁層と、前記ゲート電極に対し、前記第３の方向に設けられ、前記第１の絶縁層との間に前記ゲート電極が設けられた第２の絶縁層と、前記ゲート電極を囲むゲート絶縁層であって、前記ゲート電極と前記第１の電極との間に設けられた第１の部分と、前記ゲート電極と前記第２の電極との間に設けられた第２の部分と、前記ゲート電極と前記第１の絶縁層との間に設けられた第３の部分と、前記ゲート電極と前記第２の絶縁層との間に設けられた第４の部分と、を含むゲート絶縁層と、前記ゲート絶縁層を囲む酸化物半導体層であって、前記第１の部分と前記第１の電極との間の第１の領域と、前記第２の部分と前記第２の電極との間の第２の領域と、前記第３の部分と前記第１の絶縁層との間の第３の領域と、前記第４の部分と前記第２の絶縁層との間の第４の領域と、を含み、前記第１の領域の第１の厚さ及び前記第２の領域の第２の厚さが、前記第３の領域の第３の厚さ又は前記第４の領域の第４の厚さの少なくともいずれか一方の厚さ以下である、酸化物半導体層と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態の半導体装置の模式断面図。

【図2】第１の実施形態の半導体装置の模式断面図。

【図3】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図4】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図5】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図6】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図7】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図8】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図9】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図10】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図11】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図12】第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。

【図13】比較例の半導体装置の模式断面図。

【図14】第１の実施形態の半導体装置の作用及び効果の説明図。

【図15】第１の実施形態の第１の変形例の半導体装置の模式断面図。

【図16】第１の実施形態の第２の変形例の半導体装置の模式断面図。

【図17】第２の実施形態の半導体記憶装置の等価回路図。

【図18】第２の実施形態の半導体記憶装置の模式断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する場合がある。

【0008】

また、本明細書中、便宜上「上」、「下」、「上部」、又は「下部」という用語を用いる場合がある。「上」、「下」、「上部」、又は「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。

【0009】

本明細書中の半導体装置及び半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）、ラザフォード後方散乱分析法（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋ－Ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＲＢＳ）により行うことが可能である。また、半導体装置及び半導体記憶装置を構成する部材の厚さ、部材間の距離、結晶粒径等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。

【0010】

（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の電極と第２の電極とを結ぶ第１の方向と交差する第２の方向に延びるゲート電極と、ゲート電極に対し、第１の方向及び第２の方向に交差する第３の方向に設けられた第１の絶縁層と、ゲート電極に対し、第３の方向に設けられ、第１の絶縁層との間にゲート電極が設けられた第２の絶縁層と、ゲート電極を囲むゲート絶縁層であって、ゲート電極と第１の電極との間に設けられた第１の部分と、ゲート電極と第２の電極との間に設けられた第２の部分と、ゲート電極と第１の絶縁層との間に設けられた第３の部分と、ゲート電極と第２の絶縁層との間に設けられた第４の部分と、を含むゲート絶縁層と、ゲート絶縁層を囲む酸化物半導体層であって、第１の部分と第１の電極との間の第１の領域と、第２の部分と第２の電極との間の第２の領域と、第３の部分と第１の絶縁層との間の第３の領域と、第４の部分と第２の絶縁層との間の第４の領域と、を含み、第１の領域の第１の厚さ及び第２の領域の第２の厚さが、第３の領域の第３の厚さ又は第４の領域の第４の厚さの少なくともいずれか一方の厚さ以下である、酸化物半導体層と、を備える。

【0011】

図１及び図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１のＡＡ’断面図である。

【0012】

第１の実施形態の半導体装置は、トランジスタ１００である。トランジスタ１００は、酸化物半導体にチャネルが形成される酸化物半導体トランジスタである。トランジスタ１００において、チャネルが形成される酸化物半導体層がゲート電極を囲んで設けられる。トランジスタ１００は、いわゆる縦型トランジスタである。

【0013】

トランジスタ１００は、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２２、及び第２の絶縁層２４を備える。酸化物半導体層１６は、第１の領域１６ａ、第２の領域１６ｂ、第３の領域１６ｃ、及び第４の領域１６ｄを含む。ゲート絶縁層２０は、第１の部分２０ａ、第２の部分２０ｂ、第３の部分２０ｃ、及び第４の部分２０ｄを含む。

【0014】

下部電極１２は、第１の電極の一例である。上部電極１４は、第２の電極の一例である。

【0015】

下部電極１２から上部電極１４に向かう方向が第１の方向である。第２の方向は、第１の方向と交差する。第３の方向は、第１の方向及び第２の方向と交差する。

【0016】

例えば、第２の方向は第１の方向に対して垂直である。また、例えば、第３の方向は第１の方向及び第２の方向に対して垂直である。

【0017】

図１において、上下方向が第１の方向である。図１において、左右方向が第３の方向である。図２において、上下方向が第２の方向である。図２において、左右方向が第３の方向である。

【0018】

下部電極１２は、酸化物半導体層１６及びゲート電極１８の下に設けられる。下部電極１２は、酸化物半導体層１６に電気的に接続される。下部電極１２は、例えば、酸化物半導体層１６に接する。下部電極１２は、トランジスタ１００のソース電極又はドレイン電極として機能する。

【0019】

下部電極１２は、導電体である。下部電極１２は、例えば、酸化物導電体を含む。下部電極１２は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む。下部電極１２は、例えば、酸化インジウムスズを含む。下部電極１２は、例えば、酸化インジウムスズ層である。

【0020】

下部電極１２は、例えば、金属を含む。下部電極１２は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む。下部電極１２は、例えば、窒化タングステン、窒化チタン、窒化タンタル、又は炭化タンタルを含む。下部電極１２は、例えば、タングステン層、モリブデン層、銅層、アルミニウム層、チタン層、タンタル層、窒化タングステン層、窒化チタン層、窒化タンタル層、又は炭化タンタル層である。

【0021】

下部電極１２は、例えば、複数の導電体の積層構造を有していても構わない。下部電極１２は、例えば、酸化物導電体層と金属層との積層構造である。例えば、下部電極１２の酸化物半導体層１６の側の表面が酸化物導電体層である。

【0022】

上部電極１４は、酸化物半導体層１６及びゲート電極１８の上に設けられる。上部電極１４は、酸化物半導体層１６に電気的に接続される。上部電極１４は、例えば、酸化物半導体層１６に接する。上部電極１４は、トランジスタ１００のソース電極又はドレイン電極として機能する。

【0023】

上部電極１４は、導電体である。上部電極１４は、例えば、酸化物導電体を含む。上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む。上部電極１４は、例えば、酸化インジウムスズを含む。上部電極１４は、例えば、酸化インジウムスズ層である。

【0024】

上部電極１４は、例えば、金属を含む。上部電極１４は、例えば、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、又はタンタル（Ｔａ）を含む。上部電極１４は、例えば、窒化タングステン、窒化チタン、窒化タンタル、又は炭化タンタルを含む。上部電極１４は、例えば、タングステン層、モリブデン層、銅層、アルミニウム層、チタン層、タンタル層、窒化タングステン層、窒化チタン層、窒化タンタル層、又は炭化タンタル層である。

【0025】

上部電極１４は、例えば、複数の導電体の積層構造を有していても構わない。上部電極１４は、例えば、酸化物導電体層と金属層との積層構造である。例えば、上部電極１４の酸化物半導体層１６の側の表面が酸化物導電体層である。

【0026】

下部電極１２と上部電極１４とは、例えば、同一の材料で形成される。下部電極１２及び上部電極１４は、例えば、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び酸素（Ｏ）を含む酸化物導電体である。下部電極１２及び上部電極１４は、例えば、酸化インジウムスズを含む。下部電極１２及び上部電極１４は、例えば、酸化インジウムスズ層である。

【0027】

ゲート電極１８は、下部電極１２と上部電極１４との間に設けられる。ゲート電極１８は、第２の方向に延びる。図１に示すように、ゲート電極１８は、第１の方向及び第３の方向に平行な断面において、酸化物半導体層１６に囲まれる。

【0028】

ゲート電極１８は、導電体である。ゲート電極１８は、例えば、金属、金属化合物、又は半導体である。ゲート電極１８は、例えば、タングステン（Ｗ）を含む。ゲート電極１８は、例えば、タングステン層である。

【0029】

ゲート電極１８の第１の方向の長さは、例えば、２０ｎｍ以上１００ｎｍ以下である。

【0030】

第１の絶縁層２２は、ゲート電極１８に対し第３の方向に設けられる。第１の絶縁層２２は、例えば、下部電極１２と上部電極１４との間に設けられる。第１の絶縁層２２は、例えば、酸化物半導体層１６に接する。

【0031】

第１の絶縁層２２は、絶縁体である。第１の絶縁層２２は、例えば、酸化物、窒化物、又は酸窒化物である。第１の絶縁層２２は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。第１の絶縁層２２は、例えば、酸化シリコンを含む。第１の絶縁層２２は、例えば、酸化シリコン層である。

【0032】

第２の絶縁層２４は、ゲート電極１８に対し第３の方向に設けられる。第１の絶縁層２２と第２の絶縁層２４との間にゲート電極１８が設けられる。第２の絶縁層２４は、例えば、下部電極１２と上部電極１４との間に設けられる。第２の絶縁層２４は、例えば、酸化物半導体層１６に接する。

【0033】

第２の絶縁層２４は、絶縁体である。第２の絶縁層２４は、例えば、酸化物、窒化物、又は酸窒化物である。第２の絶縁層２４は、例えば、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。第２の絶縁層２４は、例えば、酸化シリコンを含む。第２の絶縁層２４は、例えば、酸化シリコン層である。

【0034】

ゲート絶縁層２０は、下部電極１２と上部電極１４との間に設けられる。図１に示すように、ゲート絶縁層２０は、第１の方向及び第３の方向に平行な断面において、ゲート電極１８を囲む。ゲート絶縁層２０は、酸化物半導体層１６とゲート電極１８との間に設けられる。

【0035】

ゲート絶縁層２０は、下部電極１２と離隔する。ゲート絶縁層２０は、上部電極１４と離隔する。

【0036】

ゲート絶縁層２０は、第１の部分２０ａ、第２の部分２０ｂ、第３の部分２０ｃ、及び第４の部分２０ｄを含む。第１の部分２０ａは、ゲート電極１８と下部電極１２との間に設けられる。第２の部分２０ｂは、ゲート電極１８と上部電極１４との間に設けられる。第３の部分２０ｃは、ゲート電極１８と第１の絶縁層２２との間に設けられる。第４の部分２０ｄは、ゲート電極１８と第２の絶縁層２４との間に設けられる。

【0037】

ゲート絶縁層２０は、例えば、酸化物、窒化物、又は酸窒化物である。ゲート絶縁層２０は、例えば、酸化シリコン、酸化アルミニウム、酸化ハフニウム、窒化シリコン、窒化アルミニウム、窒化ハフニウム、酸窒化シリコン、又は酸窒化ハフニウムを含む。ゲート絶縁層２０は、例えば、酸化シリコン層、酸化アルミニウム層、酸化ハフニウム層、窒化シリコン層、窒化アルミニウム層、窒化ハフニウム層、酸窒化シリコン層、又は酸窒化ハフニウム層である。ゲート絶縁層２０は、例えば、２種以上の膜の積層構造であっても構わない。

【0038】

ゲート絶縁層２０の厚さは、例えば、２ｎｍ以上１０ｎｍ以下である。

【0039】

第１の部分２０ａの第５の厚さ（図１中のｔ５）、第２の部分２０ｂの第６の厚さ（図１中のｔ６）、第３の部分２０ｃの第７の厚さ（図１中のｔ７）、及び第４の部分２０ｄの第８の厚さ（図１中のｔ８）は、例えば、等しい。

【0040】

例えば、第１の部分２０ａの第５の厚さｔ５は、第２の部分２０ｂの第６の厚さｔ６と異なる。

【0041】

酸化物半導体層１６は、下部電極１２と上部電極１４との間に設けられる。酸化物半導体層１６は、例えば、下部電極１２に接する。酸化物半導体層１６は、例えば、上部電極１４に接する。

【0042】

図１に示すように、酸化物半導体層１６は、第１の方向及び第３の方向に平行な断面において、ゲート電極１８及びゲート絶縁層２０を囲む。

【0043】

酸化物半導体層１６には、トランジスタ１００のオン動作時に、電流経路となるチャネルが形成される。

【0044】

酸化物半導体層１６は、第１の領域１６ａ、第２の領域１６ｂ、第３の領域１６ｃ、及び第４の領域１６ｄを含む。第１の領域１６ａは、ゲート絶縁層２０の第１の部分２０ａと下部電極１２との間に設けられる。第２の領域１６ｂは、ゲート絶縁層２０の第２の部分２０ｂと上部電極１４との間に設けられる。第３の領域１６ｃは、ゲート絶縁層２０の第３の部分２０ｃと第１の絶縁層２２との間に設けられる。第４の領域１６ｄは、ゲート絶縁層２０の第４の部分２０ｄと第２の絶縁層２４との間に設けられる。

【0045】

酸化物半導体層１６は、酸化物半導体である。酸化物半導体層１６は、例えば、アモルファスである。

【0046】

酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）からなる群から選ばれる少なくとも一つの元素と、酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、及びスズ（Ｓｎ）からなる群から選ばれる少なくとも一つの元素と、亜鉛（Ｚｎ）と、酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含む。酸化物半導体層１６は、例えば、酸化インジウムガリウム亜鉛を含む。酸化物半導体層１６は、例えば、酸化インジウムガリウム亜鉛層である。

【0047】

酸化物半導体層１６は、例えば、下部電極１２の化学組成、及び、上部電極１４の化学組成と異なる化学組成を有する。

【0048】

酸化物半導体層１６は、例えば、酸素空孔を含む。酸化物半導体層１６の中の酸素空孔は、ドナーとして機能する。

【0049】

第１の領域１６ａの第１の厚さ（図１中のｔ１）及び第２の領域１６ｂの第２の厚さ（図１中のｔ２）は、第３の領域１６ｃの第３の厚さ（図１中のｔ３）又は第４の領域１６ｄの第４の厚さ（図１中のｔ４）の少なくともいずれか一方の厚さ以下である。

【0050】

例えば、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、第３の領域１６ｃの第３の厚さｔ３又は第４の領域１６ｄの第４の厚さｔ４の少なくともいずれか一方の厚さよりも薄い。

【0051】

例えば、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、第３の領域１６ｃの第３の厚さｔ３又は第４の領域１６ｄの第４の厚さｔ４の少なくともいずれか一方の厚さの８０％以下である。

【0052】

例えば、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、第３の領域１６ｃの第３の厚さｔ３及び第４の領域１６ｄの第４の厚さｔ４の厚さよりも薄い。

【0053】

例えば、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、第３の領域１６ｃの第３の厚さｔ３及び第４の領域１６ｄの第４の厚さｔ４の厚さの８０％以下である。

【0054】

第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、例えば、１ｎｍ以上１０ｎｍ以下である。第３の領域１６ｃの第３の厚さｔ３及び第４の領域１６ｄの第４の厚さｔ４は、例えば、５ｎｍ以上１５ｎｍ以下である。

【0055】

次に、第１の実施形態の半導体装置の製造方法の一例について説明する。

【0056】

図３、図４、図５、図６、図７、図８、図９、図１０、図１１、及び図１２は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図３～図１２は、それぞれ、図１に対応する断面を示す。図３～図１２は、トランジスタ１００の製造方法の一例を示す図である。

【0057】

以下、下部電極１２が酸化インジウムスズ層、上部電極１４が酸化インジウムスズ層、酸化物半導体層１６が酸化インジウムガリウム亜鉛層、ゲート電極１８がタングステン層、ゲート絶縁層２０が窒化シリコン層、第１の絶縁層２２が酸化シリコン層、第２の絶縁層２４が酸化シリコン層である場合を例に説明する。

【0058】

最初に、図示しない基板の上に、第１の酸化インジウムスズ膜３１及び第１の酸化シリコン膜３２を形成する。第１の酸化インジウムスズ膜３１及び第１の酸化シリコン膜３２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。

【0059】

第１の酸化インジウムスズ膜３１は、最終的に下部電極１２となる。また、第１の酸化シリコン膜３２の一部は、最終的に第１の絶縁層２２の一部及び第２の絶縁層２４の一部となる。

【0060】

次に、第１の酸化シリコン膜３２に設けた開口部に、第１の酸化インジウムガリウム亜鉛膜３３を埋め込む（図３）。開口部は、例えば、リソグラフィ法、及び、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）を用いて形成する。また、第１の酸化インジウムガリウム亜鉛膜３３は、例えば、ＣＶＤ法により形成する。その後、例えば、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（ＣＭＰ法）により、第１の酸化シリコン膜３２の上面の第１の酸化インジウムガリウム亜鉛膜３３を除去する。

【0061】

第１の酸化インジウムガリウム亜鉛膜３３は、最終的に酸化物半導体層１６の一部となる。

【0062】

次に、第１の酸化シリコン膜３２及び第１の酸化インジウムガリウム亜鉛膜３３の上に、第１の窒化シリコン膜３４、タングステン膜３５、第２の窒化シリコン膜３６、及び第２の酸化シリコン膜３７を、この順に形成する（図４）。第１の窒化シリコン膜３４、タングステン膜３５、第２の窒化シリコン膜３６、及び第２の酸化シリコン膜３７は、例えば、ＣＶＤ法により形成する。

【0063】

第１の窒化シリコン膜３４の一部は、最終的にゲート絶縁層２０の一部となる。タングステン膜３５の一部は、最終的にゲート電極１８となる。第２の窒化シリコン膜３６一部は、最終的にゲート絶縁層２０の一部となる。

【0064】

次に、第２の酸化シリコン膜３７をパターニングする（図５）。第２の酸化シリコン膜３７のパターニングは、例えば、リソグラフィ法、及び、ＲＩＥ法を用いて行う。

【0065】

次に、パターニングされた第２の酸化シリコン膜３７をマスクに、第２の窒化シリコン膜３６、タングステン膜３５、及び第１の窒化シリコン膜３４をエッチングする（図６）。第２の窒化シリコン膜３６、タングステン膜３５、及び第１の窒化シリコン膜３４のエッチングは、例えば、ＲＩＥ法を用いて行う。

【0066】

次に、タングステン膜３５の側面に第３の窒化シリコン膜３８を形成する（図７）。第３の窒化シリコン膜３８の形成は、例えば、ＣＶＤ法による膜の堆積と、ＲＩＥ法を用いた全面エッチバックにより行う。第３の窒化シリコン膜３８は、最終的にゲート絶縁層２０の一部となる。

【0067】

次に、第３の酸化シリコン膜３９を形成する（図８）。第３の酸化シリコン膜３９は、例えば、ＣＶＤ法により形成する。第３の酸化シリコン膜３９の一部は、最終的に第１の絶縁層２２及び第２の絶縁層２４となる。

【0068】

次に、第３の酸化シリコン膜３９の表面を平坦化する（図９）。第３の酸化シリコン膜３９の表面の平坦化は、例えば、ＣＭＰ法により行う。

【0069】

次に、第３の酸化シリコン膜３９に開口部４０を形成する（図１０）。開口部４０は、例えば、リソグラフィ法、及び、ＲＩＥ法を用いて形成する。

【0070】

次に、開口部４０に、第２の酸化インジウムガリウム亜鉛膜４１を埋め込む（図１１）。第２の酸化インジウムガリウム亜鉛膜４１は、ＣＶＤ法による膜の形成とＣＭＰ法による平坦化により開口部４０に埋め込む。

【0071】

次に、第２の酸化インジウムガリウム亜鉛膜４１の上に、第２の酸化インジウムスズ膜４２を形成する（図１２）。第２の酸化インジウムスズ膜４２は、例えば、ＣＶＤ法により形成する。

【0072】

以上の製造方法により、図１及び図２に示すトランジスタ１００が製造される。

【0073】

次に、第１の実施形態の半導体装置の作用及び効果について説明する。

【0074】

図１３は、比較例の半導体装置の模式断面図である。図１３は、第１の実施形態の図１に対応する図である。

【0075】

比較例の半導体装置はトランジスタ９００である。比較例のトランジスタ９００は、酸化物半導体層１６が、第１の領域１６ａ及び第２の領域１６ｂを含まない点で、第１の実施形態のトランジスタ１００と異なる。比較例のトランジスタ９００は、ゲート絶縁層２０が、下部電極１２及び上部電極１４に接する点で、第１の実施形態のトランジスタ１００と異なる。

【0076】

比較例のトランジスタ９００では、オン動作の際に、酸化物半導体層１６の第３の領域１６ｃと第４の領域１６ｄがチャネルとなり、下部電極１２と上部電極１４との間にオン電流が流れる。下部電極１２と酸化物半導体層１６の間の界面Ａ１及び界面Ａ２の界面抵抗が、トランジスタ９００の寄生抵抗となる。同様に、上部電極１４と酸化物半導体層１６の間の界面Ａ１及び界面Ａ２の界面抵抗が、トランジスタ９００の寄生抵抗となる。

【0077】

図１４は、第１の実施形態の半導体装置の作用及び効果の説明図である。図１４は、図１に対応する図である。

【0078】

第１の実施形態のトランジスタ１００は、酸化物半導体層１６が、下部電極１２に接する第１の領域１６ａと、上部電極１４に接する第２の領域１６ｂを含む。第１の実施形態のトランジスタ１００では、酸化物半導体層１６の第１の領域１６ａ、第２の領域１６ｂ、第３の領域１６ｃ、及び第４の領域１６ｄがチャネルとなり、下部電極１２と上部電極１４との間にオン電流が流れる。

【0079】

下部電極１２と酸化物半導体層１６の間の界面Ａは、比較例のトランジスタ９００の界面Ａ１と界面Ａ２の和よりも広くなる。同様に、上部電極１４と酸化物半導体層１６の間の界面Ｂは、比較例のトランジスタ９００の界面Ｂ１と界面Ｂ２の和よりも広くなる。

【0080】

したがって、第１の実施形態のトランジスタ１００は、比較例のトランジスタ９００と比べて、寄生抵抗となる界面抵抗が低くなる。よって、トランジスタ１００のオン抵抗が低減し、オン電流の増加したトランジスタが実現できる。

【0081】

また、第１の実施形態のトランジスタ１００は、第１の領域１６ａの第１の厚さ（図１中のｔ１）及び第２の領域１６ｂの第２の厚さ（図１中のｔ２）が、第３の領域１６ｃの第３の厚さ（図１中のｔ３）又は第４の領域１６ｄの第４の厚さ（図１中のｔ４）の少なくともいずれか一方の厚さ以下である。第１の厚さｔ１及び第２の厚さｔ２を、第３の厚さｔ３又は第４の厚さｔ４の少なくともいずれか一方の厚さ以下とすることで、トランジスタ１００をオフする際に、第１の領域１６ａと第２の領域１６ｂを空乏化させることによる電流のカットオフを可能にする。

【0082】

第１の実施形態のトランジスタ１００において、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２が、第３の領域１６ｃの第３の厚さｔ３又は第４の領域１６ｄの第４の厚さｔ４の少なくともいずれか一方の厚さよりも薄いことが好ましい。第１の領域１６ａと第２の領域１６ｂを薄くすることで空乏化による電流のカットオフ特性を向上できる。加えて、第３の領域１６ｃ又は第４の領域１６ｄの厚さが厚いことにより、オン電流を増加させることができる。言い換えれば、トランジスタのカットオフ特性の向上と、オン電流の増加が両立できる。

【0083】

カットオフ特性の向上と、オン電流の増加の観点から、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、第３の領域１６ｃの第３の厚さｔ３又は第４の領域１６ｄの第４の厚さｔ４の少なくともいずれか一方の厚さの８０％以下であることが好ましく、５０％以下であることがより好ましい。

【0084】

カットオフ特性の向上と、オン電流の増加の観点から、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、第３の領域１６ｃの第３の厚さｔ３及び第４の領域１６ｄの第４の厚さｔ４の厚さよりも薄いことが好ましい。

【0085】

カットオフ特性の向上と、オン電流の増加の観点から、第１の領域１６ａの第１の厚さｔ１及び第２の領域１６ｂの第２の厚さｔ２は、第３の領域１６ｃの第３の厚さｔ３及び第４の領域１６ｄの第４の厚さｔ４の厚さの８０％以下であることが好ましく、５０％以下であることがより好ましい。

【0086】

以上のように、第１の実施形態のトランジスタ１００は、比較例のトランジスタ９００と比べ、オン抵抗が低減し、オン電流を増加することができる。また、第１の実施形態のトランジスタ１００は、カットオフ特性の向上と、オン電流の増加が両立できる。

【0087】

（第１の変形例）
第１の実施形態の第１の変形例の半導体装置は、ゲート絶縁層は、シリコン（Ｓｉ）及び酸素（Ｏ）を含む第１の膜と、第１の膜とゲート電極との間に設けられシリコン（Ｓｉ）及び窒素（Ｎ）を含む第２の膜と、を含む点で、第１の実施形態の半導体装置と異なる。

【0088】

図１５は、第１の実施形態の第１の変形例の半導体装置の模式断面図である。第１の実施形態の第１の変形例の半導体装置は、トランジスタ１０１である。図１５は、第１の実施形態の図１に対応する図である。

【0089】

トランジスタ１０１のゲート絶縁層２０は、第１の膜２０ｘ及び第２の膜２０ｙを含む。ゲート絶縁層２０は、第１の膜２０ｘと第２の膜２０ｙの積層構造を有する。第２の膜２０ｙは、第１の膜２０ｘとゲート電極１８との間に設けられる。

【0090】

第１の膜２０ｘは、シリコン（Ｓｉ）及び酸素（Ｏ）を含む。第１の膜２０ｘは、例えば、酸化シリコン膜である。

【0091】

第２の膜２０ｙは、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。第２の膜２０ｙは、例えば、窒化シリコン膜である。

【0092】

第１の変形例のトランジスタ１０１は、ゲート絶縁層２０が、第１の膜２０ｘと第２の膜２０ｙの積層構造を有することで、例えば、ゲートリーク電流が低減する。また、第１の変形例のトランジスタ１０１は、ゲート絶縁層２０が、第１の膜２０ｘと第２の膜２０ｙの積層構造を有することで、例えば、ゲート絶縁層２０の信頼性が向上する。

【0093】

（第２の変形例）
第１の実施形態の第２の変形例の半導体装置は、ゲート絶縁層の第１の部分の第５の厚さ及びゲート絶縁層の第２の部分の第６の厚さが、ゲート絶縁層の第３の部分の第７の厚さ及びゲート絶縁層の第４の部分の第８の厚さよりも薄い点で、第１の実施形態の半導体装置と異なる。

【0094】

図１６は、第１の実施形態の第２の変形例の半導体装置の模式断面図である。第１の実施形態の第２の変形例の半導体装置は、トランジスタ１０２である。図１６は、第１の実施形態の図１に対応する図である。

【0095】

トランジスタ１０２のゲート絶縁層２０の第１の部分２０ａの第５の厚さ（図１６中のｔ５）及びゲート絶縁層２０の第２の部分２０ｂの第６の厚さ（図１６中のｔ６）は、ゲート絶縁層２０の第３の部分２０ｃの第７の厚さ（図１６中のｔ７）及びゲート絶縁層２０の第４の部分２０ｄの第８の厚さ（図１６中のｔ８）よりも薄い。言い換えれば、第７の厚さｔ７及び第８の厚さｔ８は、第５の厚さｔ５及び第６の厚さｔ６よりも厚い。

【0096】

第７の厚さｔ７及び第８の厚さｔ８を、第５の厚さｔ５及び第６の厚さｔ６よりも厚くすることで、ゲート絶縁層２０の第３の部分２０ｃ及びゲート絶縁層２０の第４の部分２０ｄにおけるゲートリーク電流を低減することができる。また、第５の厚さｔ５及び第６の厚さｔ６を、第７の厚さｔ７及び第８の厚さｔ８よりも薄くすることで、酸化物半導体層１６の第１の領域１６ａ及び酸化物半導体層１６の第２の領域１６ｂにおけるカットオフ特性を向上させることができる。

【0097】

第２の変形例のトランジスタ１０２によれば、ゲート絶縁層２０のゲートリーク電流の低減と、カットオフ特性の向上が可能となる。

【0098】

以上、第１の実施形態及び変形例によれば、オン抵抗が低減し、トランジスタ特性の優れた半導体装置が実現できる。

【0099】

（第２の実施形態）
第２の実施形態の半導体記憶装置は、第１の実施形態の半導体装置と、第１の電極又は第２の電極に電気的に接続されたキャパシタと、を備える。

【0100】

第２の実施形態の半導体記憶装置は、半導体メモリ２００である。第２の実施形態の半導体記憶装置は、ＤＲＡＭである。半導体メモリ２００は、第１の実施形態のトランジスタ１００を、ＤＲＡＭのメモリセルのスイッチングトランジスタとして使用する。

【0101】

以下、第１の実施形態と重複する内容については、一部記述を省略する。

【0102】

図１７は、第２の実施形態の半導体記憶装置の等価回路図である。図１７は、メモリセルＭＣが１個の場合を例示しているが、メモリセルＭＣは、例えばアレイ状に複数設けられていても構わない。

【0103】

半導体メモリ２００は、メモリセルＭＣ、ワード線ＷＬ、ビット線ＢＬ、及びプレート線ＰＬを備える。メモリセルＭＣは、スイッチングトランジスタＴＲ及びキャパシタＣＡを含む。図１７で、破線で囲まれた領域がメモリセルＭＣである。

【0104】

ワード線ＷＬは、スイッチングトランジスタＴＲのゲート電極に電気的に接続される。ビット線ＢＬは、スイッチングトランジスタＴＲのソース・ドレイン電極の一方に電気的に接続される。キャパシタＣＡの一方の電極は、スイッチングトランジスタＴＲのソース・ドレイン電極の他方に電気的に接続される。キャパシタＣＡの他方の電極は、プレート線ＰＬに接続される。

【0105】

メモリセルＭＣは、キャパシタＣＡに電荷を蓄積することで、データを記憶する。データの書き込み及び読み出しは、スイッチングトランジスタＴＲをオン動作させることにより行う。

【0106】

例えば、ビット線ＢＬに所望の電圧を印加した状態でスイッチングトランジスタＴＲをオン動作させ、メモリセルＭＣへのデータの書き込みを行う。

【0107】

また、例えば、スイッチングトランジスタＴＲをオン動作させ、キャパシタに蓄積された電荷量に応じたビット線ＢＬの電圧変化を検知し、メモリセルＭＣのデータの読み出しを行う。

【0108】

図１８は、第２の実施形態の半導体記憶装置の模式断面図である。図１８は、半導体メモリ２００のメモリセルＭＣの断面を示す。

【0109】

半導体メモリ２００は、シリコン基板１０、スイッチングトランジスタＴＲ、キャパシタＣＡ、第１の層間絶縁層５０、及び第２の層間絶縁層５２を含む。

【0110】

スイッチングトランジスタＴＲは、下部電極１２、上部電極１４、酸化物半導体層１６、ゲート電極１８、ゲート絶縁層２０、第１の絶縁層２２、及び第２の絶縁層２４を備える。

【0111】

スイッチングトランジスタＴＲは、第１の実施形態のトランジスタ１００と同様の構造を有する。

【0112】

キャパシタＣＡは、シリコン基板１０とスイッチングトランジスタＴＲとの間に設けられる。キャパシタＣＡは、シリコン基板１０と下部電極１２との間に設けられる。キャパシタＣＡは、下部電極１２に電気的に接続される。

【0113】

キャパシタＣＡは、セル電極７１、プレート電極７２、キャパシタ絶縁膜７３を備える。セル電極７１は、下部電極１２に電気的に接続される。セル電極７１は、例えば、下部電極１２に接する。

【0114】

セル電極７１及びプレート電極７２は、例えば、窒化チタンである。キャパシタ絶縁膜７３は、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層構造を有する。

【0115】

ゲート電極１８は、例えば、図示しないワード線ＷＬに電気的に接続される。上部電極１４は、例えば、図示しないビット線ＢＬに電気的に接続される。プレート電極７２は、例えば、図示しないプレート線ＰＬに接続される。

【0116】

半導体メモリ２００は、オフ動作時のチャネルリーク電流が極めて小さい酸化物半導体トランジスタをスイッチングトランジスタＴＲに適用する。したがって、電荷保持特性に優れたＤＲＡＭが実現する。

【0117】

また、半導体メモリ２００のスイッチングトランジスタＴＲは、オン抵抗が小さい。したがって、例えば、メモリセルＭＣの書き込み速度又は読み出し速度が速くなる。よって、半導体メモリ２００の動作特性が向上する。

【0118】

第２の実施形態においては、第１の実施形態のトランジスタが適用される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、第１の実施形態の第１の変形例のトランジスタ又は第２の変形例のトランジスタが適用される半導体メモリであっても構わない。

【0119】

第２の実施形態においては、セル電極が下部電極１２に電気的に接続される半導体メモリを例に説明したが、本発明の実施形態の半導体メモリは、セル電極が上部電極１４に電気的に接続される半導体メモリであっても構わない。

【0120】

キャパシタＣＡは、スイッチングトランジスタＴＲの上に設けられる構造であっても構わない。シリコン基板１０とキャパシタＣＡとの間に、スイッチングトランジスタＴＲが設けられる構造であっても構わない。

【0121】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0122】

１２ 下部電極（第１の電極）
１４ 上部電極（第２の電極）
１６ 酸化物半導体層
１６ａ 第１の領域
１６ｂ 第２の領域
１６ｃ 第３の領域
１６ｄ 第４の領域
１８ ゲート電極
２０ ゲート絶縁層
２０ａ 第１の部分
２０ｂ 第２の部分
２０ｃ 第３の部分
２０ｄ 第４の部分
２０ｘ 第１の膜
２０ｙ 第２の膜
２２ 第１の絶縁層
２４ 第２の絶縁層
１００ トランジスタ（半導体装置）
２００ 半導体メモリ（半導体記憶装置）
ＣＡ キャパシタ
ｔ１ 第１の厚さ
ｔ２ 第２の厚さ
ｔ３ 第３の厚さ
ｔ４ 第４の厚さ
ｔ５ 第５の厚さ
ｔ６ 第６の厚さ
ｔ７ 第７の厚さ
ｔ８ 第８の厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】