特開 2024-18124 半導体装置の製造システム及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024018124

(43)【公開日】2024-02-08

(54)【発明の名称】半導体装置の製造システム及び製造方法

(51)【国際特許分類】

   H01L 21/02 20060101AFI20240201BHJP

   H01L 21/82 20060101ALI20240201BHJP

   G06F 30/3953 20200101ALI20240201BHJP

   G06F 115/12 20200101ALN20240201BHJP

【ＦＩ】

H01L21/02 Z

H01L21/82 R

G06F30/3953

G06F115:12

【審査請求】有

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2022121233

(22)【出願日】2022-07-29

(71)【出願人】

【識別番号】522303788

【氏名又は名称】蒲原 格

(74)【代理人】

【識別番号】100137338

【弁理士】

【氏名又は名称】辻田 朋子

(72)【発明者】

【氏名】蒲原 格

【テーマコード（参考）】

5B146

5F064

【Ｆターム（参考）】

5B146AA22

5B146DE12

5B146GC15

5F064EE02

5F064EE03

5F064EE15

5F064EE57

(57)【要約】      （修正有）

【課題】半導体装置の製造を、より効率よく行うための製造システム及び製造方法を提供する。
【解決手段】製造システムＸにおいて、設計情報記憶部３は、第一機能回路に関する第一設計情報ｄ３１と、第二機能回路に関する第二設計情報ｄ３２と、第一機能回路と前記第二機能回路を組み合わせて形成される第三機能回路に関する第三設計情報ｄ３３と、を有する。第一処理部１は、第一処理装置群１１を有する。第二処理部２は、第二処理装置群２１を有する。補正工程作成部４は、第一設計情報ｄ３１、第二設計情報ｄ３２及び第三設計情報ｄ３３に基づいて、第一処理装置群１１で行われる一つ以上の処理と、第二処理装置群２１で行われる一つ以上の処理と、を共通化するように各処理の処理条件を補正した補正工程情報ｄ３４を作成する。処理工程制御部６は、補正工程情報ｄ３４に基づいて第一処理装置群１１及び第二処理装置群２１の各処理工程を制御する。
【選択図】図１

【特許請求の範囲】

【請求項1】

異なる設計情報に基づく複数種類の機能回路を一つのウェハ上に形成した半導体装置を製造するための製造システムであって、
設計情報記憶部と、第一処理部と、第二処理部と、補正工程作成部と、処理工程制御部と、を備え、
前記設計情報記憶部は、第一機能回路に関する第一設計情報と、第二機能回路に関する第二設計情報と、前記第一機能回路と前記第二機能回路を組み合わせて形成される第三機能回路に関する第三設計情報と、を有し、
前記第一処理部は、前記第一設計情報に基づいて前記第一機能回路を前記ウェハ上に形成可能な第一処理装置群を有し、
前記第二処理部は、前記第二設計情報に基づいて前記第二機能回路を前記ウェハ上に形成可能な第二処理装置群を有し、
前記補正工程作成部は、前記第一設計情報と前記第二設計情報と前記第三設計情報に基づいて、前記第一処理装置群において行われる一つ以上の処理と、前記第二処理装置群において行われる一つ以上の処理と、を共通化するように各処理の処理条件を補正した補正工程情報を作成し、
前記処理工程制御部は、前記補正工程情報に基づいて前記第一処理装置群及び前記第二処理装置群の各処理工程を制御する、半導体装置の製造システム。

【請求項2】

前記補正工程作成部は、前記第一処理装置群において行われる一つ以上の処理と、前記第二処理装置群において行われる一つ以上の処理と、を共通化する際、各処理の結果得られる前記ウェハの積層高さが略同一となるように、前記補正工程情報を作成する、請求項１に記載の半導体装置の製造システム。

【請求項3】

配線設計部を更に備え、
前記配線設計部は、前記第一設計情報と前記第二設計情報と前記第三設計情報に基づいて、前記第一機能回路と前記第二機能回路を電気的に接続するための配線設計情報を作成し、
前記処理工程制御部は、前記配線設計情報に基づいて前記第一処理装置群及び前記第二処理装置群の各処理工程を制御し、前記第一機能回路と前記第二機能回路間を電気的に接続させる、請求項１に記載の半導体装置の製造システム。

【請求項4】

ウェハ搬送部を更に備え、
前記ウェハ搬送部は、前記第一処理装置群及び前記第二処理装置群で行われる処理の進行状況に基づいて、前記第一処理部と前記第二処理部との間で前記ウェハを搬送する、請求項１に記載の半導体装置の製造システム。

【請求項5】

前記配線設計部は、複数のチップ間を電気的に接続するためのチップ間配線情報を、前記複数のチップ間の配線の密度に基づいて設計する、請求項３に記載の半導体装置の製造システム。

【請求項6】

異なる設計情報に基づく複数種類の機能回路を一つのウェハ上に形成した半導体装置を製造するための製造方法であって、
第一機能回路に関する第一設計情報と、第二機能回路に関する第二設計情報と、前記第一機能回路と前記第二機能回路を組み合わせて形成される第三機能回路に関する第三設計情報と、に基づいて、第一機能回路の形成工程において行われる一つ以上の処理と、第二機能回路の形成工程において行われる一つ以上の処理と、を共通化するように各処理の処理条件を補正した補正工程情報を作成する補正工程作成ステップと、
前記補正工程情報に基づいて、前記第一機能回路及び前記第二機能回路を一つのウェハ上に形成する回路形成ステップと、を有する半導体装置の製造方法。

【請求項7】

前記補正工程作成ステップで、前記第一機能回路の形成工程において行われる一つ以上の処理と、前記第二機能回路の形成工程において行われる一つ以上の処理と、を共通化する際、各処理の結果得られる前記ウェハの積層高さが略同一となるように、前記補正工程情報を作成する、請求項６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造システム及び製造方法に関する。

【背景技術】

【0002】

集積回路の微細化と高集積化は、既に限界の域に達しており、特に膨大な開発時間・工程を必要とするＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ、大規模集積回路）の開発から製造までにかかる期間は長くなるばかりである。

【0003】

一方で、開発、製造にかけたコストを回収するために、一時に大量のＬＳＩを生産する必要があるため、このようなタイプのＬＳＩ製造は、長いサイクルを見据えた高額の装置投資を必要とする、重厚長大な製造産業になっている。

【0004】

しかし、さらに多様化するＬＳＩへのニーズに答えるためには、多品種少量生産を見据えた、より柔軟なＬＳＩの開発、および製造方法も必要である。

【0005】

上記に対する一つの解決方法として、半導体製造の標準工程化を目指す「ミニマルファブ」という考え方が提唱されている。

【0006】

しかし、このような方法では、露光における微細化加工線幅の制約や、量産可能性の問題、ＥＢ直描におけるスループットの制約、等の問題がある。また、より複雑なＬＳＩを設計するにも多くの開発時間、工数が必要になる。

【0007】

そのため、近年においても、別々の複数のチップを後からシステムとして組み上げる、システム・イン・パッケージ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ，ＳｉＰ）や、一つのチップ上に別々の複数の機能回路を集約させる、システム・オン・チップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ，ＳｏＣ）の考え方に基づいて、多くのＬＳＩが設計されている。

【0008】

例えば、特許文献１には、アナログ回路チップとコンピュータチップとを有し、モータ駆動回路に好適に用いられうるＳｉＰに関する発明が記載されている。

【0009】

また、特許文献２には、論理回路と電圧レベルシフターとセンス回路を一つのＩＣ上に一体形成した、電力インバータドライブ用のＳｏＣに関する発明が記載されている。

【0010】

そして、特許文献３には、このように別々のチップや機能回路を組み合わせることで複雑化していくＬＳＩ製造の工程において、設計情報や製造情報に関連付けて製造プロセス情報を管理することで、製造の効率化を図ることができる情報管理システムに関する発明が記載されている。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】再表２０１７／０８６０５４号公報

【特許文献2】特開２０１３－２２３４１９号公報

【特許文献3】特開２０１５－１２２５１号公報

【発明の概要】

【発明が解決しようとする課題】

【0012】

上記したようなＬＳＩの設計、製造を一企業内で行う場合、複雑な別々の機能の集合体全体を設計、開発する時間や工数がかかり、効率的とは言い難い。特に、ＳｏＣを製造する場合、これに合わせた複雑なフォトマスクを作成する時間や工数も必要となる。

【0013】

そこで、発明者は、ＬＳＩの開発及び製造をより効率よく行うために、異なる企業が各々持っている、既存の製造装置や設備、回路設計情報（ＩＰコア、Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｃｏｒｅ）を上手く活用できないか、と考えた。
また、標準工程化されたものもＬＳＩの開発及び製造に活用できないか、と考えた。

【0014】

本発明は、上記のような課題に鑑みてなされたものであり、半導体装置の製造を、より効率よく行うための製造システムを提供することを課題とする。

【課題を解決するための手段】

【0015】

上記の課題を解決するために、本発明は、異なる設計情報に基づく複数種類の機能回路を一つのウェハ上に形成した半導体装置を製造するための製造システムであって、
設計情報記憶部と、第一処理部と、第二処理部と、補正工程作成部と、処理工程制御部と、を備え、
前記設計情報記憶部は、第一機能回路に関する第一設計情報と、第二機能回路に関する第二設計情報と、前記第一機能回路と前記第二機能回路を組み合わせて形成される第三機能回路に関する第三設計情報と、を有し
前記第一処理部は、前記第一設計情報に基づいて前記第一機能回路を前記ウェハ上に形成可能な第一処理装置群を有し、
前記第二処理部は、前記第二設計情報に基づいて前記第二機能回路を前記ウェハ上に形成可能な第二処理装置群を有し、
前記補正工程作成部は、前記第一設計情報と前記第二設計情報と前記第三設計情報に基づいて、前記第一処理装置群において行われる一つ以上の処理と、前記第二処理装置群において行われる一つ以上の処理と、を共通化するように各処理の処理条件を補正した補正工程情報を作成し、
前記処理工程制御部は、前記補正工程情報に基づいて前記第一処理装置群及び前記第二処理装置群の各処理工程を制御する。

【0016】

本発明によれば、共通化された処理は第一処理部と第二処理部の双方で行うことができるため、異なる企業が持つ装置群やレチクル等のリソースや技術を有効に活用しつつ、複数種類の機能回路を一つのウェハ上に形成することで、多様な半導体装置を製造することができる。

【0017】

本発明の好ましい形態では、前記補正工程作成部は、前記第一処理装置群において行われる一つ以上の処理と、前記第二処理装置群において行われる一つ以上の処理と、を共通化する際、各処理の結果得られる前記ウェハの積層高さが略同一となるように、前記補正工程を作成する。

【0018】

このような構成とすることで、処理装置の種類が異なっていた場合であっても、処理の内容が同質であれば、処理後に得られるウェハの積層高さを基準として、各処理を共通化、補正工程を作成することが可能となる。

【0019】

また、処理装置の種類の中に、標準工程を含むこともできる。それに対する補正工程を作成することも可能である。標準工程化することでＩＰ開発者が半導体装置としての製造に取り組み易くなる。

【0020】

即ち、補正工程により、標準工程を出発点として製造に取り組む際の困難を下げる効果が期待できる。その効果とは、標準工程が実績のある既存の種々の処理装置、および処理工程と組み合わせて製造することが可能になることである。したがって、ＩＰの開発から半導体装置としての製造までを実現する時に、より短期間に容易に実現する方法を提供することができる。

【0021】

本発明の好ましい形態では、配線設計部を更に備え、前記配線設計部は、前記第一設計情報と前記第二設計情報と前記第三設計情報に基づいて、前記第一機能回路と前記第二機能回路を電気的に接続するための配線設計情報を作成し、前記処理工程制御部は、前記配線設計情報に基づいて前記第一処理装置群及び前記第二処理装置群の各処理工程を制御し、前記第一機能回路と前記第二機能回路間を電気的に接続させる。

【0022】

このような構成とすることで、第一機能回路と第二機能回路の電気的接続を確実なものにし、第一機能回路と第二機能回路の組み合わせ機能、統合機能を実行可能にする。

【0023】

本発明の好ましい形態では、ウェハ搬送部を更に備え、前記ウェハ搬送部は、前記第一処理装置群及び前記第二処理装置群で行われる処理の進行状況に基づいて、前記第一処理部と前記第二処理部との間で前記ウェハを搬送する。

【0024】

このような構成とすることで、一部の処理が共通化された前記第一処理装置群及び前記第二処理装置群において、適宜ウェハのやり取りが行われることで、各処理装置の稼働率を上げることができる。

【0025】

また、本発明は、異なる設計情報に基づく複数種類の機能回路を一つのウェハ上に形成した半導体装置を製造するための製造方法であって、
第一機能回路に関する第一設計情報と、第二機能回路に関する第二設計情報と、前記第一機能回路と前記第二機能回路を組み合わせて形成される第三機能回路に関する第三設計情報と、に基づいて、第一機能回路の形成工程において行われる一つ以上の処理と、第二機能回路の形成工程において行われる一つ以上の処理と、を共通化するように各処理の処理条件を補正した補正工程情報を作成する補正工程作成ステップと、
前記補正工程情報に基づいて、前記第一機能回路及び前記第二機能回路を一つのウェハ上に形成する回路形成ステップと、を有する。

【0026】

本発明によれば、共通化された処理は第一処理部と第二処理部の双方で行うことができるため、異なる企業が持つ装置群やレチクル等のリソースや技術を有効に活用しつつ、複数種類の機能回路を一つのウェハ上に形成することで、多様な半導体装置を製造することができる。

【0027】

本発明の好ましい形態では、前記補正工程情報の作成にあたって、前記第一機能回路の形成工程において行われる一つ以上の処理と、前記第二機能回路の形成工程において行われる一つ以上の処理と、を共通化する際、各処理の結果得られる前記ウェハの積層高さが略同一となるように、前記補正工程情報を作成する。

【0028】

このような構成とすることで、ウェハの積層高さを基準として、各処理を共通化、補正工程を作成することが可能となる。
また、処理装置の種類の中に、標準工程を入れることもできる。それに対する補正工程を作成することも可能である。標準工程化することでＩＰ開発者が半導体装置としての製造に取り組み易くなる。

【発明の効果】

【0029】

本発明によれば、半導体装置の製造を、より効率よく行うための製造システムを提供することができる。

【図面の簡単な説明】

【0030】

【図1】本発明の一実施形態に係る製造システムの概略図である。

【図2】本発明の実施形態に係る補正工程の作成例を説明する図である。

【図3】本発明の実施形態に係る補正工程の作成例を説明する図である。

【図4】本発明の一実施形態に係る製造システムの概略図である。

【図5】本発明の他の実施形態に係る製造システムの概略図である。

【図6】本発明の実施形態に係る製造システムをシステム・イン・パッケージ技術に応用する例である。

【発明を実施するための形態】

【0031】

以下、図１～図６を用いて、本発明の実施形態に係る製造システム及び製造方法について説明する。なお、以下に示す実施形態は本発明の一例であり、本発明を以下の実施形態に限定するものではない。また、符号Ｘは本発明の実施形態に係る製造システムを指す。

【0032】

図１は、製造システムＸの一実施形態において補正工程情報が作成される以前の状態を表している。

【0033】

ここでは、製造システムＸが活用される例として、企業Ａが、自社設計の第一機能回路と、企業Ｂ設計の第二機能回路と、を組み合わせた第三機能回路についての第三設計情報を持っている状況を想定する。更に、企業Ａは、製造拠点として第一処理部１を持ち、企業Ｂは製造拠点として第二処理部を持っていると想定する。

【0034】

図1に示すように、製造システムＸは、第一処理部１と、第二処理部２と、設計情報記憶部３と、補正工程作成部４と、配線設計部５と、処理工程制御部６と、ウェハ搬送部７と、から構成される。

【0035】

第一処理部１は、第一機能回路をウェハ上に形成するための処理工程Ａ１～Ａ７を実行可能な第一処理装置群１１を有している。なお、第一処理装置群１１は、各処理工程Ａ１～Ａ７を実行可能であれば、全体の装置数は問わないが、一つの処理工程に一台の装置が対応していると好ましい。
また、処理工程Ａ１～Ａ７はあくまで例示であり、処理工程の数も特に限定されない。

【0036】

第二処理部２は、第一処理部１と同様に、第二機能回路をウェハ上に形成するための処理工程Ｂ１～Ｂ７を実行可能な第二処理装置群２１を有している。なお、第二処理装置群２１は、各処理工程Ｂ１～Ｂ７を実行可能であれば、全体の装置数は問わないが、一つの処理工程に一台の装置が対応していると好ましい。
また、処理工程Ｂ１～Ｂ７はあくまで例示であり、処理工程の数も特に限定されない。

【0037】

設計情報記憶部３は、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、を有している。
なお、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、は各機能回路の設計段階におけるＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）ライブラリ情報や、各機能回路の製造工程（処理方法や処理条件）の情報等を含む。
補正工程情報ｄ３４と、配線設計情報ｄ３５と、は後述する補正工程作成部４と、配線設計部５と、により作成された後、設計情報記憶部３に格納される。このため、図１においては、補正工程情報ｄ３４と、配線設計情報ｄ３５と、の枠線を点線で示した。

【0038】

補正工程作成部４は、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、に基づいて、第一処理装置群１１において行われる一つ以上の処理と、前記第二処理装置群２１において行われる一つ以上の処理と、を共通化するように各処理の処理条件を補正した補正工程情報ｄ３４を作成することができる。
処理の「共通化」及び補正工程情報ｄ３４の詳細については後述する。

【0039】

配線設計部５は、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、に含まれる各機能回路のＥＤＡライブラリ情報等に基づいて、第一機能回路と第二機能回路を電気的に接続するための配線設計情報ｄ３５を作成することができる。
即ち、配線設計情報ｄ３５により、第一機能回路と第二機能回路の電気的接続を確実なものにすることができる。

【0040】

処理工程制御部６は、第三設計情報ｄ３３と、補正工程情報ｄ３４と、配線設計情報ｄ３５に基づいて、第一処理装置群１１と、第二処理装置群２１と、後述するウェハ搬送部７と、を制御し、第三機能回路をウェハ上に形成するための処理工程を実行させることができる。

【0041】

なお、設計情報記憶部３と、補正工程作成部４と、配線設計部５と、処理工程制御部６と、については、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等の演算装置、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の主記憶装置、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）やＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、フラッシュメモリ等の補助記憶装置、ネットワークへの接続手段を含む種々の入出力装置等を備えた、一般的なコンピュータ装置を利用することができる。
また、設計情報記憶部３と、補正工程作成部４と、配線設計部５と、処理工程制御部６と、については、一つの装置に機能が統合されてもよいし、複数の装置に分散されてもよい。

【0042】

ウェハ搬送部７は、第一処理装置群１１及び第二処理装置群２１で行われる処理の進行状況に基づいて、第一処理部１と第二処理部２との間でウェハを搬送する。
短距離間の搬送ではウェハ搬送用ロボットや、長距離間の搬送では自動運転車両等が好適に用いられ、いずれも処理工程制御部６に制御される。

【0043】

上記したような製造システムＸにより、企業Ａは設計した第一機能回路と、第二機能回路と、を組み合わせ、性能の向上した第三機能回路を有するＬＳＩとして製造することが可能になる。一方、企業Ｂは、自社設計の第二機能回路及びレチクルと製造設備、技術を有効活用して、製造工程の技術、柔軟性を高め、工場の稼働、生産性を上げることができる。

【0044】

図２は、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、に基づいて、処理の「共通化」が行われ、補正工程情報ｄ３４が得られる例を示した。
例えば、第一設計情報ｄ３１において、積層高さｈ１１の一部分を深さｅ１だけエッチングして、積層高さｈ１２となるように調整されたエッチング処理の工程Ａｘと、第二設計情報ｄ３２において、積層高さｈ２１の一部分を深さｅ２だけエッチングして、積層高さｈ２２となるように定められたエッチング処理の工程Ｂｘと、の「共通化」を考える。
ここでは、説明上、条件を簡単化するために、それ以前の工程によって決まる積層高さｈ１１とｈ２１は等しいと仮定する。同様にして、ｈ３１もそれらに等しいとする。

【0045】

第一設計情報ｄ３１と、第二設計情報ｄ３２と、ではエッチングの深さｅ１、ｅ２が異なり、エッチング後の積層高さｈ１２、ｈ２２も異なる。
また、第三設計情報ｄ３３では、エッチングの深さｅ３について、積層高さｈ３２となるように定められる。

【0046】

ここで、補正工程作成部４は、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、に基づいて、各処理の工程Ａｘ及びＢｘにおいて、エッチングによって得られる積層高さｈ１２、ｈ２２が、それぞれ積層高さｈ３２と等しくなるように処理条件を調整することで、「共通化」された補正工程Ｃｘを作成する。

【0047】

各処理の工程Ａｘ及びＢｘにおいて、処理内容が同じでも処理装置の種類が異なる場合が考えられる。その場合にも補正工程作成部４は、得られる積層高さｈ３２を基準とすることにより、各処理の工程Ａｘ及びＢｘにおいて処理条件を別々に調整することが可能となる。

【0048】

なお、積層高さｈ３２は、積層高さｈ１２又はｈ２２の何れかと等しくなるように調整されると、各処理の工程Ａｘ又はＢｘの何れか一方の処理条件を調整するだけで良くなるため、より好ましいが、他の工程との関係によっては全く異なる値でもよい。

【0049】

また、図３は、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、に基づいて、処理の「共通化」が行われ、補正工程情報ｄ３４が得られる別の例を示した。
例えば、第一設計情報ｄ３１において、斜線部が積層高さｈ１３、ｈ１４、厚さｔ１だけ堆積されるように調整された膜堆積処理の工程Ａｘと、第二設計情報ｄ３２において、斜線部が積層高さｈ２３、ｈ２４、厚さｔ２だけ堆積されるように調整された膜堆積処理の工程Ｂｘと、の「共通化」を考える。
ここでは、条件を簡単化するために、それ以前の工程によって決まる斜線部より下の積層構造は図３の３つの図において同じであるとする。

【0050】

第一設計情報ｄ３１と、第二設計情報ｄ３２と、では積層高さｈ１３、ｈ２３及びｈ１４、ｈ２４が異なり、厚さｔ１及び厚さｔ２も異なる。
また、第三設計情報ｄ３３では、斜線部が積層高さｈ３３、ｈ３４、厚さｔ３となるように定められる。

【0051】

ここで、補正工程作成部４は、第一設計情報ｄ３１と、第二設計情報ｄ３２と、第三設計情報ｄ３３と、に基づいて、各処理の工程Ａｘ及びＢｘにおいて、膜堆積によって得られる積層高さｈ１３、ｈ１４、厚さｔ１及び積層高さｈ２３、ｈ２４、厚さｔ２が、それぞれ積層高さｈ３３、ｈ３４、厚さｔ３と等しくなるように処理条件を調整することで、「共通化」された補正工程Ｃｘを作成する。

【0052】

各処理の工程Ａｘ及びＢｘにおいて、処理内容が同じでも処理装置の種類が異なる場合が考えられる。その場合にも補正工程作成部４は、得られる積層高さｈ３３、ｈ３４、厚さｔ３を基準とすることにより、各処理の工程Ａｘ及びＢｘにおいて処理条件を別々に調整することが可能となる。

【0053】

なお、積層高さｈ３３、ｈ３４、厚さｔ３は、その少なくとも何れかが積層高さｈ１３、ｈ１４、厚さｔ１又は積層高さｈ２３、ｈ２４、厚さｔ２と等しくなるように調整されると、各処理の工程Ａｘ又はＢｘの何れか一方の処理条件を調整するだけで良くなるため、より好ましいが、他の工程との関係によっては積層高さｈ１３、ｈ１４、厚さｔ１又は積層高さｈ２３、ｈ２４、厚さｔ２と全く異なる値でもよい。

【0054】

図４は、補正工程作成部４により補正工程Ｃ１～Ｃ７が作成された後の製造システムＸを示した。
補正工程作成部４により作成された補正工程Ｃ１～Ｃ７及び配線処理工程（図示せず）により、第一機能回路と前記第二機能回路を組み合わせて形成される第三機能回路をウェハ上に形成することが可能となる。
また、補正工程Ｃ１～Ｃ７は図２、図３で説明したような方法で共通化され、第一処理部１と第二処理部２の双方で実行可能な補正工程（Ｃ３、Ｃ６、Ｃ７）と、共通化されなかった補正工程（Ｃ１、Ｃ２、Ｃ４、Ｃ５）と、に分けられる。

【0055】

共通化された補正工程Ｃ３、Ｃ６、Ｃ７は、第一処理部１と第二処理部２の双方で実行可能であるため、各処理部間で処理待ちのウェハが偏った場合には、ウェハ搬送部７によりウェハの搬送が行われ、各処理装置の非稼働時間を減少させることができる。

【0056】

共通化されなかった補正工程Ｃ１、Ｃ２、Ｃ４、Ｃ５においては、各工程のスループットに合わせて、共通ウェハが分配、搬送される。
例えば、補正工程Ｃ１が電子線描画による露光処理、補正工程Ｃ２がフォトマスクによる一括露光処理であったとすると、Ｎを任意の自然数として、補正工程Ｃ１の電子線描画処理Ｎ回（一回当たりウェハ一枚処理）と、補正工程Ｃ２の一括露光処理一回（一回当たりウェハＮ枚）が対応づけられる。補正工程Ｃ４、Ｃ５についても同様である。

【0057】

これにより、製造システムＸでは、各処理部の装置群から、実行可能な工程の組み合わせを選択することで、より効率的に半導体装置の製造が可能になる。

【0058】

図５は、製造システムＸの他の実施形態を示した図である。図５に示す製造システムＸは、第一処理部１と、第二処理部２と、に元々設けられている工程管理装置Ｍ１、Ｍ２を利用する点で、図１に示した製造システムＸと異なる。
以下では、図１に示した製造システムＸと重複する部分の説明を省略する。

【0059】

製造システムＸは、第一処理部１における工程管理装置Ｍ１と、第二処理部２における工程管理装置Ｍ２と、設計情報記憶部３と、補正工程作成部４と、配線設計部５と、処理工程制御部６と、ウェハ搬送部７と、がネットワークＮＷにより接続されている。

【0060】

図５に示す第一処理部１は、第一機能回路をウェハ上に形成するための処理工程Ａ１～Ａ７を実行可能な第一処理装置群１１と、工程管理装置Ｍ１と、を有している。
工程管理装置Ｍ１は、第一設計情報ｄ３１と、処理工程制御部１２（６）と、を含み、第一処理装置群１１に第一機能回路をウェハ上に形成するための処理工程を実行させることが可能である。

【0061】

また、図５に示す第二処理部２は、第一処理部１と同様に、第二機能回路をウェハ上に形成するための処理工程Ｂ１～Ｂ７を実行可能な第二処理装置群２１と、工程管理装置Ｍ２と、を有している。
工程管理装置Ｍ２は、第二設計情報ｄ３２と、処理工程制御部２２（６）と、を含み、第二処理装置群２１に第二機能回路をウェハ上に形成するための処理工程を実行させることが可能である。

【0062】

設計情報記憶部３は、第三設計情報ｄ３３と、補正工程情報ｄ３４と、配線設計情報ｄ３５と、を有している。

【0063】

処理工程制御部１２（６）、２２（６）は、第三設計情報ｄ３３と、補正工程情報ｄ３４と、配線設計情報ｄ３５に基づいて、第一処理装置群１１と、第二処理装置群２１と、ウェハ搬送部７と、を制御し、第三機能回路をウェハ上に形成するための補正工程Ｃ１～Ｃ７を実行させることができる。

【0064】

このような構成とすることで、既設の工程管理装置Ｍ１、Ｍ２を活用し、より効率よく多様な半導体装置の製造を行うことができる。

【0065】

なお、上述の実施形態において示した各構成や機能は、あくまでも一例であって、設計要求等に基づき種々変更可能である。

【0066】

また、本発明は、これまで説明してきた企業Ａと企業Ｂに対するような２社間だけの使用に限定されない。本発明の方法又はシステムを、３社もしくはそれ以上の企業間に適用することも可能である。

【0067】

さらに、本発明は、次のようにＳｉＰ、システム・イン・パッケージの技術と組み合わせることも可能である。

【0068】

例えば、企業Ａと企業Ｂが本発明の方法で半導体装置のチップに両社の機能回路を組み合わせて製造したとする。そして、企業Ｃは別の半導体装置のチップに機能回路を製造しているとすると、これら３社の機能回路をシステム・イン・パッケージの技術により組み合わせることを当初からの目的として、本発明による方法を以下のように適用することができる。

【0069】

図６は、企業Ａと企業Ｂが本発明の方法で製造した半導体装置のチップをＣａ、企業Ｃが製造した半導体装置のチップをチップＣｂとして、システム・イン・パッケージの技術でチップＣａ及びＣｂを一つのパッケージに入ったシステムを形成する応用例である。

【0070】

ここで、企業Ａ、Ｂ、Ｃは本発明の製造システムを適用することで、半導体装置のチップの製造、パッケージ基板の製造、システム・イン・パッケージの製造までを同じ一つのシステム内で管理して、製造することができる。そうすると、チップＣａ及びＣｂ内の配線だけでなく、パッケージ基板の配線も一つの製造システム内で管理することができる。

【0071】

以下では、パッケージ基板の配線に特化して説明する。それ以外の部分では、上述した方法、システムがそのまま適用できる。

【0072】

パッケージ基板の配線情報、その工程を含むシステム・イン・パッケージ設計情報についても設計情報記憶部３、補正工程作成部４、配線設計部５、処理工程制御部６、ウェハ搬送部７で管理される。

【0073】

補正工程を作成する際には、これまで述べてきた半導体装置の製造における各処理装置群での工程の共通化を志向することから、さらに拡げて、パッケージ基板の配線工程まで含めた全体の製造の容易さが検討される。そうすると、パッケージ基板の配線工程を容易にするために、敢えてチップＣａ、Ｃｂの半導体装置の製造において付加的、余剰的と考えられる要素、部分を作成しておくことが、パッケージ基板の配線工程に有利になることがある。

【0074】

例えば、図６において、点線円で囲まれた部分Ｐ１の配線が密集しており、部分Ｐ１へのこれ以上の配線追加は技術的に製造が難しいとする。その場合、バンプＢｕ１、バンプＢｕ６、チップＣａ内の配線ア、チップＣｂ内の配線イを接続するパッケージ基板配線Ｌにおいて、チップＣａ内の配線アと接続される配線は、部分Ｐ１やその他の配線密集部分から離すために、例えば部分Ｐ２を通過してチップＣａ内の配線アと接続するように、設計情報記憶部３、補正工程作成部４と配線設計部５の情報に基づき工程を修正しておくことが可能である。

【0075】

すなわち、チップＣａの機能とチップＣａ内の配線にとっては問題がないが、チップＣｂとの機能統合をシステム・イン・パッケージの製造技術で実現しようとする時に、システム・イン・パッケージの基板配線に関する問題が発生する。その問題の解決にあたり、チップＣｂの設計、製造は変えず、また、チップＣａの機能とチップＣａ内の配線にとっては不必要であるが、敢えて、付加的、余剰的と考えられる要素、部分をチップＣａに予め作成しておくことが、パッケージ基板までの全体の製造工程には有利になる。それが、設計情報記憶部３、補正工程作成部４と配線設計部５の情報に基づきこのシステム上で可能になる。

【0076】

配線設計部５では、チップＣａ及びＣｂ内の配線だけでなく、パッケージ基板の配線まで一貫して扱う。それにより、前述の拡張した補正工程で扱うチップＣａ及びＣｂ内の配線工程の技術的容易さとパッケージ基板の配線工程の技術的容易さを比較し、両者の最適なバランスを決める。
更に、処理工程制御部６では、半導体装置のチップの製造とパッケージ基板、基板内の配線までを扱う。こうして、本発明によれば、システム・イン・パッケージの製造までを実行することが可能になる。

【符号の説明】

【0077】

Ｘ 製造システム
１ 第一処理部
１１ 第一処理装置群
２ 第二処理部
２１ 第二処理装置群
３ 設計情報記憶部
４ 補正工程作成部
５ 配線設計部
６ 処理工程制御部
７ ウェハ搬送部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】