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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024018698
(43)【公開日】2024-02-08
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 63/10 20230101AFI20240201BHJP
H10N 70/00 20230101ALI20240201BHJP
【ＦＩ】
H01L27/105 449
H01L45/00 A
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022122185
(22)【出願日】2022-07-29
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】荻原 隆
(72)【発明者】
【氏名】滋賀 秀裕
(72)【発明者】
【氏名】高島 大三郎
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083JA03
5F083JA36
5F083JA37
5F083JA39
5F083JA60
5F083KA01
5F083KA06
5F083KA12
5F083LA12
5F083LA16
5F083LA20
(57)【要約】
【課題】セルブロックを効率的にレイアウトする。
【解決手段】一つの実施形態によれば、半導体記憶装置において、複数の第１のメモリセルは、第１のローカルビット線とローカルソース線との間に並列接続される。複数の第２のメモリセルは、第２のローカルビット線とローカルソース線との間に並列接続される。複数の第１のメモリセルのそれぞれは、第１のセルトランジスタと第１の抵抗変化素子との直列接続を有する。複数の第２のメモリセルのそれぞれは、第２のセルトランジスタと第２の抵抗変化素子との直列接続を有する。第１の選択ゲート線は、第２の方向に配列される複数のセルブロックに跨って第２の方向に延びる。第２の選択ゲート線は、ローカルソース線を間にして第１の選択ゲート線と反対側に配される。第２の選択ゲート線は、第２の方向に配列される複数のセルブロックに跨って第２の方向に延びる。
【選択図】図１
【解決手段】一つの実施形態によれば、半導体記憶装置において、複数の第１のメモリセルは、第１のローカルビット線とローカルソース線との間に並列接続される。複数の第２のメモリセルは、第２のローカルビット線とローカルソース線との間に並列接続される。複数の第１のメモリセルのそれぞれは、第１のセルトランジスタと第１の抵抗変化素子との直列接続を有する。複数の第２のメモリセルのそれぞれは、第２のセルトランジスタと第２の抵抗変化素子との直列接続を有する。第１の選択ゲート線は、第２の方向に配列される複数のセルブロックに跨って第２の方向に延びる。第２の選択ゲート線は、ローカルソース線を間にして第１の選択ゲート線と反対側に配される。第２の選択ゲート線は、第２の方向に配列される複数のセルブロックに跨って第２の方向に延びる。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の方向に延びるビット線と、
それぞれが少なくとも前記第１の方向に垂直な第２の方向に延び、前記第１の方向及び前記第２の方向に垂直な第３の方向に積層された複数のワード線と、
ソース領域と、
前記第２の方向に配列される複数のセルブロックを含むセルアレイと、
を備え、
前記セルブロックは、
ゲートが第１の選択ゲート線に接続される第１の選択トランジスタと、
ゲートが第２の選択ゲート線に接続される第２の選択トランジスタと、
前記第１の選択トランジスタを介して前記ビット線に接続可能であり、前記第３の方向に延びる第１のローカルビット線と、
前記第２の選択トランジスタを介して前記ビット線に接続可能であり、前記第３の方向に延びる第２のローカルビット線と、
前記ソース領域に接続可能であり、前記第３の方向に延びるローカルソース線と、
前記第１のローカルビット線と前記ローカルソース線との間に並列接続される複数の第１のメモリセルと、
前記第２のローカルビット線と前記ローカルソース線との間に並列接続される複数の第２のメモリセルと、
を有し、
前記複数の第１のメモリセルのそれぞれは、第１のセルトランジスタと第１の抵抗変化素子との直列接続を有し、
前記第１のセルトランジスタのゲートは、前記複数のワード線の１つに対応し、
前記複数の第２のメモリセルのそれぞれは、第２のセルトランジスタと第２の抵抗変化素子との直列接続を有し、
前記第２のセルトランジスタのゲートは、前記複数のワード線の１つに対応し、
前記第１の選択ゲート線は、前記第２の方向に配列される複数のセルブロックに跨って前記第２の方向に延び、
前記第２の選択ゲート線は、前記ローカルソース線を間にして前記第１の選択ゲート線と反対側に配され、前記第２の方向に配列される複数のセルブロックに跨って前記第２の方向に延びる
半導体記憶装置。
それぞれが少なくとも前記第１の方向に垂直な第２の方向に延び、前記第１の方向及び前記第２の方向に垂直な第３の方向に積層された複数のワード線と、
ソース領域と、
前記第２の方向に配列される複数のセルブロックを含むセルアレイと、
を備え、
前記セルブロックは、
ゲートが第１の選択ゲート線に接続される第１の選択トランジスタと、
ゲートが第２の選択ゲート線に接続される第２の選択トランジスタと、
前記第１の選択トランジスタを介して前記ビット線に接続可能であり、前記第３の方向に延びる第１のローカルビット線と、
前記第２の選択トランジスタを介して前記ビット線に接続可能であり、前記第３の方向に延びる第２のローカルビット線と、
前記ソース領域に接続可能であり、前記第３の方向に延びるローカルソース線と、
前記第１のローカルビット線と前記ローカルソース線との間に並列接続される複数の第１のメモリセルと、
前記第２のローカルビット線と前記ローカルソース線との間に並列接続される複数の第２のメモリセルと、
を有し、
前記複数の第１のメモリセルのそれぞれは、第１のセルトランジスタと第１の抵抗変化素子との直列接続を有し、
前記第１のセルトランジスタのゲートは、前記複数のワード線の１つに対応し、
前記複数の第２のメモリセルのそれぞれは、第２のセルトランジスタと第２の抵抗変化素子との直列接続を有し、
前記第２のセルトランジスタのゲートは、前記複数のワード線の１つに対応し、
前記第１の選択ゲート線は、前記第２の方向に配列される複数のセルブロックに跨って前記第２の方向に延び、
前記第２の選択ゲート線は、前記ローカルソース線を間にして前記第１の選択ゲート線と反対側に配され、前記第２の方向に配列される複数のセルブロックに跨って前記第２の方向に延びる
半導体記憶装置。
【請求項2】
前記ソース領域は、前記第２の方向に延びる導電層を含む
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記ソース領域は、前記第１の方向に延びる導電層を含む
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項4】
前記ソース領域は、前記第１の方向及び前記第２の方向に延びる導電層を含む
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項5】
前記ワード線は、前記第１の方向及び前記第２の方向に延びる
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項6】
第１の方向に延びるビット線と、
それぞれが少なくとも前記第１の方向に垂直な第２の方向に延び、前記第１の方向及び前記第２の方向に垂直な第３の方向に積層された複数のワード線と、
前記第１の方向に延びるソース線と、
前記第２の方向に配列される複数のセルブロックを含むセルアレイと、
を備え、
前記セルブロックは、
ゲートが第１の選択ゲート線に接続される第１の選択トランジスタと、
ゲートが第２の選択ゲート線に接続される第２の選択トランジスタと、
前記第１の選択トランジスタを介して前記ビット線に接続可能であり、前記第３の方向に延びるローカルビット線と、
前記第２の選択トランジスタを介して前記ソース線に接続可能であり、前記第３の方向に延びるローカルソース線と、
前記ローカルビット線と前記ローカルソース線との間に並列接続される複数のメモリセルと、
を有し、
前記複数のメモリセルのそれぞれは、第１の抵抗変化素子とゲートが前記ワード線に接続されるセルトランジスタと第２の抵抗変化素子との直列接続を有し、
前記第１の選択ゲート線は、２本がソース線を中心に、前記第２の方向に配列される複数のセルブロックに跨って、前記第２の方向に延び、
前記第２の選択ゲート線は、平面視で前記第１の選択ゲート線に隣接するように配置され、２本がソース線を中心に、前記第２の方向に配列される複数のセルブロックに跨って、前記第２の方向に延びる
半導体記憶装置。
それぞれが少なくとも前記第１の方向に垂直な第２の方向に延び、前記第１の方向及び前記第２の方向に垂直な第３の方向に積層された複数のワード線と、
前記第１の方向に延びるソース線と、
前記第２の方向に配列される複数のセルブロックを含むセルアレイと、
を備え、
前記セルブロックは、
ゲートが第１の選択ゲート線に接続される第１の選択トランジスタと、
ゲートが第２の選択ゲート線に接続される第２の選択トランジスタと、
前記第１の選択トランジスタを介して前記ビット線に接続可能であり、前記第３の方向に延びるローカルビット線と、
前記第２の選択トランジスタを介して前記ソース線に接続可能であり、前記第３の方向に延びるローカルソース線と、
前記ローカルビット線と前記ローカルソース線との間に並列接続される複数のメモリセルと、
を有し、
前記複数のメモリセルのそれぞれは、第１の抵抗変化素子とゲートが前記ワード線に接続されるセルトランジスタと第２の抵抗変化素子との直列接続を有し、
前記第１の選択ゲート線は、２本がソース線を中心に、前記第２の方向に配列される複数のセルブロックに跨って、前記第２の方向に延び、
前記第２の選択ゲート線は、平面視で前記第１の選択ゲート線に隣接するように配置され、２本がソース線を中心に、前記第２の方向に配列される複数のセルブロックに跨って、前記第２の方向に延びる
半導体記憶装置。
【請求項7】
それぞれ一端がビット線に接続された複数のセルブロックの配列を含むセルアレイを備え、
前記セルブロックは、
複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続された複数のメモリセルと、
前記ローカルビット線と前記ビット線との間に接続された第１の選択トランジスタと、
を有し、
前記セルブロックは、前記ローカルソース線の一端とソース領域の間に第２の選択トランジスタと第３の選択トランジスタとの直列接続をさらに有し、
前記メモリセルは、
ゲートが前記ワード線に接続されたセルトランジスタと、
前記ローカルソース線と前記ローカルビット線との間で前記セルトランジスタに対して直列に接続された抵抗変化素子と、
を有する
半導体記憶装置。
前記セルブロックは、
複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続された複数のメモリセルと、
前記ローカルビット線と前記ビット線との間に接続された第１の選択トランジスタと、
を有し、
前記セルブロックは、前記ローカルソース線の一端とソース領域の間に第２の選択トランジスタと第３の選択トランジスタとの直列接続をさらに有し、
前記メモリセルは、
ゲートが前記ワード線に接続されたセルトランジスタと、
前記ローカルソース線と前記ローカルビット線との間で前記セルトランジスタに対して直列に接続された抵抗変化素子と、
を有する
半導体記憶装置。
【請求項8】
前記第２の選択トランジスタ及び前記第３の選択トランジスタは、一方がディプレッション型のトランジスタであり、他方がエンハンスメント型のトランジスタである
請求項７に記載の半導体記憶装置。
請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
抵抗変化素子を含むメモリセル有する半導体記憶装置では、メモリセルを含むセルブロックが配列されることでセルアレイが形成される。半導体記憶装置では、セルブロックを効率的にレイアウトすることが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－２６２９号公報
【特許文献2】米国特許第５８９４４７号明細書
【非特許文献】
【0004】
【非特許文献1】Ｈａｎｇ－Ｔｉｎｇ Ｌｕｅ， Ｇｕａｎ－Ｒｕ Ｌｅｅ， Ｔｅｎｇ－Ｈａｏ Ｙｅｈ， Ｔｚｕ－Ｈｓｕａｎ Ｈｓｕ， Ｃｈｉｅｈ （Ｒｏｇｅｒ） Ｌｏ， Ｃｈｅｎｇ－Ｌｉｎ Ｓｕｎｇ， Ｗｅｉ－Ｃｈｅｎ Ｃｈｅｎ， Ｃｈｉａ－Ｔｚｅ Ｈｕａｎｇ， Ｋｕａｎ－Ｙｕａｎ Ｓｈｅｎ， Ｍｅｎｇ－Ｙｅｎ Ｗｕ， Ｐｉｓｈａｎ Ｔｓｅｎｇ， Ｍｉｎ－Ｆｅｎｇ Ｈｕｎｇ， Ｃｈｉａ－Ｊｕｎｇ Ｃｈｉｕ， Ｋｕａｎｇ－Ｙｅｕ Ｈｓｉｅｈ， Ｋｅｈ－Ｃｈｕｎｇ Ｗａｎｇ， ａｎｄ Ｃｈｉｈ－Ｙｕａｎ Ｌｕ， “３Ｄ ＡＮＤ： Ａ ３Ｄ Ｓｔａｃｋａｂｌｅ フラッシュ Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｔｏ Ｒｅａｌｉｚｅ Ｈｉｇｈ－Ｄｅｎｓｉｔｙ ａｎｄ Ｆａｓｔ－リード ３Ｄ ＮＯＲ フラッシュ ａｎｄ Ｓｔｏｒａｇｅ－Ｃｌａｓｓ Ｍｅｍｏｒｙ”，２０２０ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ （ＩＥＤＭ）， Ｃｏｎｆｅｒｅｎｃｅ Ｐａｐｅｒ， Ｐ． １１５－１１８， Ｄｅｃｅｍｂｅｒ ２０２０．
【発明の概要】
【発明が解決しようとする課題】
【0005】
一つの実施形態は、セルブロックを効率的にレイアウトできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、ビット線と複数のワード線とソース領域とセルアレイとを有する半導体記憶装置が提供される。ビット線は、第１の方向に延びる。複数のワード線は、それぞれが少なくとも第２の方向に延びる。第２の方向は、第１の方向に垂直な方向である。複数のワード線は、第３の方向に積層される。第３の方向は、第１の方向及び第２の方向に垂直な方向である。セルアレイは、第２の方向に配列される複数のセルブロックを含む。セルブロックは、第１の選択トランジスタと第２の選択トランジスタと第１のローカルビット線と第２のローカルビット線とローカルソース線と複数の第１のメモリセルと複数の第２のメモリセルとを有する。第１の選択トランジスタは、ゲートが第１の選択ゲート線に接続される。第２の選択トランジスタは、ゲートが第２の選択ゲート線に接続される。第１のローカルビット線は、第１の選択トランジスタを介してビット線に接続可能である。第１のローカルビット線は、第３の方向に延びる。第２のローカルビット線は、第２の選択トランジスタを介してビット線に接続可能である。第２のローカルビット線は、第３の方向に延びる。ローカルソース線は、ソース領域に接続可能である。ローカルソース線は、第３の方向に延びる。複数の第１のメモリセルは、第１のローカルビット線とローカルソース線との間に並列接続される。複数の第２のメモリセルは、第２のローカルビット線とローカルソース線との間に並列接続される。複数の第１のメモリセルのそれぞれは、第１のセルトランジスタと第１の抵抗変化素子との直列接続を有する。第１のセルトランジスタのゲートは、複数のワード線の１つに対応する。複数の第２のメモリセルのそれぞれは、第２のセルトランジスタと第２の抵抗変化素子との直列接続を有する。第２のセルトランジスタのゲートは、複数のワード線の１つに対応する。第１の選択ゲート線は、第２の方向に配列される複数のセルブロックに跨って第２の方向に延びる。第２の選択ゲート線は、ローカルソース線を間にして第１の選択ゲート線と反対側に配される。第２の選択ゲート線は、第２の方向に配列される複数のセルブロックに跨って第２の方向に延びる。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態にかかる半導体記憶装置の構成を示すブロック図。
【図2】第１の実施形態におけるセルアレイの構成を示す回路図。
【図3】第１の実施形態におけるセルアレイの構成を示す斜視図。
【図4】第１の実施形態におけるセルブロックの構成を示す斜視図。
【図5】第１の実施形態におけるセルブロックの構成を示す積層方向の断面図。
【図6】第１の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図7】第１の実施形態におけるセルブロックの構成を示す回路図。
【図8】第１の実施形態におけるセルアレイの構成を示す平面図。
【図9】第１の実施形態におけるセルブロック面積を示す平面図。
【図10】第１の実施形態におけるセルブロック面積を示す平面図。
【図11】第１の実施形態におけるＳＧＤ余裕とセル面積との関係を示す図。
【図12】第１の実施形態におけるメモリセルアレイ及びロウデコーダのレイアウト構成を示す平面図。
【図13】第１の実施形態の第１の変形例におけるセルブロックの構成を示す平面方向の断面図。
【図14】第１の実施形態の第１の変形例におけるセルアレイの構成を示す平面図。
【図15】第１の実施形態の第２の変形例におけるセルブロックの構成を示す斜視図。
【図16】第１の実施形態の第２の変形例におけるセルブロックの構成を示す積層方向の断面図。
【図17】第１の実施形態の第２の変形例におけるセルブロックの構成を示す平面方向の断面図。
【図18】第１の実施形態の第２の変形例におけるセルブロックの構成を示す回路図。
【図19】第１の実施形態の第２の変形例におけるセルアレイの構成を示す平面図。
【図20】第２の実施形態におけるセルアレイの構成を示す斜視図。
【図21】第２の実施形態におけるセルブロックの構成を示す積層方向の断面図。
【図22】第２の実施形態におけるセルブロックの構成を示す平面方向の断面図。
【図23】第２の実施形態におけるセルブロックの構成を示す回路図。
【図24】第２の実施形態におけるセルブロックの動作を示す積層方向・平面方向の断面図。
【図25】第２の実施形態におけるセルブロックの動作を示す回路図。
【図26】第２の実施形態におけるセルブロックの動作を示す積層方向・平面方向の断面図。
【図27】第２の実施形態におけるセルブロックの動作を示す回路図。
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0009】
（第１の実施形態）
第１の実施形態にかかる半導体記憶装置は、メモリセルを含むセルブロックが配列されることでセルアレイが形成されるが、セルブロックを効率的にレイアウトするための工夫が施される。
第１の実施形態にかかる半導体記憶装置は、メモリセルを含むセルブロックが配列されることでセルアレイが形成されるが、セルブロックを効率的にレイアウトするための工夫が施される。
【0010】
例えば、半導体記憶装置１は、図１に示すように構成され得る。図１は、半導体記憶装置１の概略構成を示す図である。半導体記憶装置１は、通信媒体２を介して、ホスト３と接続可能である。半導体記憶装置１は、不揮発で情報を記憶可能な不揮発性の半導体記憶装置であってもよい。半導体記憶装置１は、抵抗変化型メモリであってもよく、例えば、抵抗変化メモリ又は相変化メモリである。通信媒体２は、例えば、同期式並列通信線である。半導体記憶装置１、通信媒体２、ホスト３を含む構成は、メモリシステム４として構成され得る。メモリシステム４は、ＳＤカード等のメモリカードでもよいし、ＳＳＤ等のストレージシステムでもよいし、ｅＭＭＣデバイスでもよい。ホスト３は、コントローラでもよいし、ＣＰＵでもよい。
【0011】
半導体記憶装置１は、セルアレイ５、ロウデコーダ６、センスアンプ７、周辺回路８、及びインターフェース部（Ｉ／Ｆ部）１３を有する。周辺回路８は、ドライバ９、シーケンサ１０、アドレスレジスタ１１、コマンドレジスタ１２を含む。セルアレイ５は、複数のメモリセルが配列される。複数のメモリセルは、複数のワード線と複数のビット線とを用いてアクセス可能である。複数のワード線は、それぞれがロウアドレスに対応付けられる。複数のビット線は、それぞれがカラムアドレスに対応付けられる。コマンドレジスタ１２は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるコマンドを保持する。アドレスレジスタ１１は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるアドレスを保持する。
【0012】
シーケンサ１０は、コマンドレジスタ１２に保持されるコマンドを実行し、セルアレイ５に対するデータのライト動作又はリード動作を制御する。シーケンサ１０による制御に応じて、ロウデコーダ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたロウアドレスに対応するワード線を選択可能である。シーケンサ１０による制御に応じて、ドライバ９は、ワード線を選択するための電圧を生成してロウデコーダ６へ供給する。シーケンサ１０による制御に応じて、センスアンプ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたカラムアドレスに対応するビット線を選択可能である。
【0013】
セルアレイ５において複数のメモリセルを３次元的に配列することを考える場合、抵抗変化型メモリ、例えば相変化メモリ（ＰＣＭ）に適用出来る構成として、鎖接続型メモリがあげられる。鎖接続型メモリでは、複数のメモリセルが鎖状に直列接続されてストリングとして構成される。各メモリセルは、抵抗変化素子とセルトランジスタとの並列接続で構成される。選択メモリセルでセルトランジスタがオフされ、非選択メモリセルでセルトランジスタがオンされることで、選択メモリセルの抵抗変化素子に選択的に電圧を印加可能である。
【0014】
例えば、メモリホール内側面にゲート酸化膜、半導体膜、抵抗変化膜、コア絶縁膜を順に堆積して形成可能であるが、その製造時に半導体膜を多結晶半導体で堆積し、その動作時に円筒状の半導体膜に対して軸方向にセル電流が流れることになる。すなわち、鎖接続型メモリでは、ストリングにおける複数のセルトランジスタのチャネル領域が直列接続されることに対応し、抵抗変化素子（抵抗変化膜）へのアクセス動作時に半導体膜を通る電流経路が長くなる。このため、半導体膜における粒界等の影響によりセル電流量が抵抗変化素子のリード・ライトに要求される電流量に対して不足する可能性がある。
【0015】
よって、この対策として、鎖接続型メモリに代えて梯子接続型メモリを採用する。梯子接続型メモリでは、図２に示すような複数のセルブロックＣＢ０～ＣＢ５が２次元的に配列されてセルアレイ５が構成される。図２は、セルアレイ５の構成を示す回路図である。セルブロックＣＢは、複数のサブセルブロックＳＣＢを含む。各サブセルブロックＳＣＢは、ローカルビット線ＬＢＬとローカルソース線ＬＳＬとの間に配され、ローカルビット線ＬＢＬとローカルソース線ＬＳＬとの間に並列接続される複数のメモリセルＭＣを含む。
【0016】
例えば、セルブロックＣＢ０は、サブセルブロックＳＣＢ０とサブセルブロックＳＣＢ１とを含む。サブセルブロックＳＣＢ０は、ローカルビット線ＬＢＬ０とローカルソース線ＬＳＬとの間に配される。サブセルブロックＳＣＢ０は、複数のメモリセルＭＣ０を含む。複数のメモリセルＭＣ０は、ローカルビット線ＬＢＬ０とローカルソース線ＬＳＬとの間に並列接続される。同様に、サブセルブロックＳＣＢ１は、ローカルビット線ＬＢＬ１とローカルソース線ＬＳＬとの間に配される。サブセルブロックＳＣＢ１は、複数のメモリセルＭＣ１を含む。複数のメモリセルＭＣ１は、ローカルビット線ＬＢＬ１とローカルソース線ＬＳＬとの間に並列接続される。
【0017】
すなわち、複数のメモリセルＭＣ０は、ローカルビット線ＬＢＬ０及びローカルソース線ＬＳＬ間で梯子状に並列接続される。複数のメモリセルＭＣ１は、ローカルビット線ＬＢＬ１及びローカルソース線ＬＳＬ間で梯子状に並列接続される。各メモリセルＭＣは、抵抗変化素子ＲＥとセルトランジスタＭＴとの直列接続で構成される。ローカルビット線ＬＢＬ０，ＬＢＬ１は、選択トランジスタＳＧＤ０，ＳＧＤ１を介してビット線ＢＬに接続される。ローカルソース線ＬＳＬは、ソース線ＳＬに接続される。
【0018】
抵抗変化素子（抵抗変化膜）ＲＥへのアクセス動作時には、選択セルブロックＣＢの選択トランジスタＳＧＤをオンし、非選択セルブロックＣＢの選択トランジスタＳＧＤをオフのままにする。選択セルブロックＣＢでは、選択メモリセルＭＣのセルトランジスタＭＴをオンし、非選択メモリセルＭＣのセルトランジスタＭＴをオフのままにする。ビット線ＢＬとソース線ＳＬとに電圧を印可すると、ビット線ＢＬ→ローカルビット線ＬＢＬ→選択メモリセルＭＣの抵抗変化素子ＲＥ→選択メモリセルＭＣのセルトランジスタＭＴ→ローカルソース線ＬＳＬ→ソース線ＳＬの経路でセル電流が流され得る。
【0019】
すなわち、梯子接続型メモリでは、セルブロックＣＢにおける複数のセルトランジスタＭＴのチャネル領域が並列接続されることに対応し、抵抗変化素子（抵抗変化膜）ＲＥへのアクセス動作時に半導体膜を通る電流経路を短くできる。このため、半導体膜内の粒界等の影響で電流が低下しても、セル電流量を抵抗変化素子ＲＥのライト動作（Ｓｅｔ・Ｒｅｓｅｔ動作）及びリード動作（Ｓｅｔ・Ｒｅｓｅｔ状態の検知）が可能な程度に確保することができる。
【0020】
図２に示す回路は、図３に示す構成で実現され得る。図３は、セルアレイ５の構成を示す斜視図である。図３では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルＭＣの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向とする。セルアレイ５は、図３に示すように、基板２１の＋Ｚ側において、柱状のセルブロックＣＢがＸＹ方向に２次元的に配列されるとともに、積層体２２が柱状のセルブロックＣＢでＺ方向に貫通されて３次元的なメモリセルＭＣの配列として構成される。
【0021】
基板２１の＋Ｚ側には、積層体２２を含む複数の積層体が配され得る。複数の積層体は、分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。分離部ＳＴは、積層体２２を他の積層体から電気的に分離している。分離部ＳＴは、ＸＺ方向に沿って延びた板形状を有する。
【0022】
分離部ＳＴは、ＸＺ方向に平板状の２つの絶縁部ＤＬと、２つの絶縁部ＤＬに挟まれたＸＺ方向に平板状の電極部ＳＬｂとを有する。２つの絶縁部ＤＬは、互いにＹ方向に離間し、それぞれがＸＺ方向に延びる。電極部ＳＬｂは、２つの絶縁部ＤＬの間でＸＺ方向に延びる。
【0023】
積層体２２では、ワード線ＷＬと絶縁層２２２とが交互に繰り返しＺ方向に積層されている。ワード線ＷＬは、ＸＹ方向に延びる板状の導電層で構成される。以下では、ワード線ＷＬを導電層ＷＬとも呼ぶことにする。積層体２２では、複数の導電層ＷＬ０～ＷＬ６３がＺ方向に互いに離間して配置されている。各導電層ＷＬは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁層２２２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0024】
積層体２２の最上の絶縁層２２２には、選択ゲート線ＳＧＤがＺ方向に積層されている。選択ゲート線ＳＧＤは、ＸＹ方向に延びる板状の導電層で構成される。以下では、選択ゲート線ＳＧＤを導電層ＳＧＤとも呼ぶことにする。導電層ＳＧＤは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電層ＳＧＤは、分断膜ＳＨＥ１，ＳＨＥ２によりＹ方向に分断される。分断膜ＳＨＥ１，ＳＨＥ２は、導電層ＷＬの上方（＋Ｚ側）に設けられ、ＸＺ方向に延在し、積層体２２の最上の絶縁層２２２に達している。分断膜ＳＨＥ１，ＳＨＥ２は、絶縁物（例えば、シリコン酸化物）で形成され得る。これにより、各選択ゲート線ＳＧＤは、互いに電気的に絶縁される。
【0025】
各セルブロックＣＢは、Ｚ方向に延び、積層体２２をＺ方向に貫通する。セルブロックＣＢは、複数の導電層ＷＬ０～ＷＬ６３をＺ方向に貫通する柱状構造体で構成される。複数のセルブロックＣＢ０～ＣＢ（ｎ－１）は、ＸＹ方向に２次元的に配列され得る。各セルブロックＣＢは、Ｚ方向に延び半導体チャネルとして機能する半導体膜ＣＨを含む。半導体膜ＣＨは、積層体２２をＺ方向に貫通し、半導体チャネルとして機能する。半導体膜ＣＨと導電層ＷＬとが交差する位置にはメモリセルＭＣが形成され、半導体膜ＣＨと導電層ＳＧＤとが交差する位置には選択トランジスタＳＧＤが形成される。
【0026】
導電層ＳＧＤの上（＋Ｚ側）には、層間絶縁膜２３が配されている。層間絶縁膜２３は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0027】
なお、分断膜ＳＨＥ１，ＳＨＥ２は、それぞれ、導電層ＳＧＤをＹ方向に分断する。分断膜ＳＨＥ１，ＳＨＥ２は、いずれも、導電層ＳＧＤより＋Ｚ側のＺ位置から導電層ＳＧＤと導電層ＷＬ０との間のＺ位置まで－Ｚ方向に突出しながらＸ方向に延びる。分断膜ＳＨＥ１は、Ｚ方向から透視した場合に、Ｘ方向に並ぶ複数のセルブロックＣＢのそれぞれに交差するようにＸ方向に延びる。分断膜ＳＨＥ２は、Ｚ方向から透視した場合に、Ｙ方向に並ぶセルブロックＣＢの間をＸ方向に延びる。
【0028】
積層体２２の上方（＋Ｚ側）には、複数のビット線ＢＬが配されている。複数のビット線ＢＬは、Ｘ方向に配列されている。ビット線ＢＬは、Ｙ方向に延びたライン状の導電膜で構成される。ビット線ＢＬは、導電物（例えば、タングステン、銅、アルミニウムなどの金属）を主成分とする材料で形成され得る。
【0029】
Ｚ方向における基板２１と積層体２２との間には、ソース領域ＳＬａが配されている。ソース領域ＳＬａは、ＸＹ方向に延びる板状の導電層で構成される。ソース領域ＳＬａは、導電物（例えば、タングステン、銅、アルミニウムなどの金属）を主成分とする材料で形成され得る。ソース領域ＳＬａは、ＸＺ方向に延びる電極部ＳＬｂへ接続される。ソース領域ＳＬａは、ソース線ＳＬ（図２参照）の一部として機能する。電極部ＳＬｂは、ソース線ＳＬの他の一部として機能する。
【0030】
ビット線ＢＬと半導体膜ＣＨとの間には、コンタクトプラグＣＰ１が配されていてもよい。この場合、コンタクトプラグＣＰ１は、上端（＋Ｚ側端）がビット線ＢＬに接触し、下端（－Ｚ側端）が半導体膜ＣＨに接触し、ビット線ＢＬ及び半導体膜ＣＨを電気的に接続することができる。コンタクトプラグＣＰ１は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
【0031】
ソース領域ＳＬａとローカルソース線ＬＳＬとの間には、コンタクトプラグＣＰ２が配されていてもよい。この場合、コンタクトプラグＣＰ２は、上端（＋Ｚ側端）がソース領域ＳＬａに接触し、下端（－Ｚ側端）がローカルソース線ＬＳＬに接触し、ソース領域ＳＬａ及びローカルソース線ＬＳＬを電気的に接続することができる。コンタクトプラグＣＰ２は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
【0032】
セルブロックＣＢは、ＸＹ方向に２次元的に配列される。各セルブロックＣＢは、ＸＹ平面視においてＹ方向を長手方向とする。各セルブロックＣＢは、メモリホールＭＨ（図６参照）内に配される。各セルブロックＣＢは、Ｘ方向に隣接する２つのサブセルブロックＳＣＢを含む。なお、メモリホールＭＨは、導電層ＳＧＤより＋Ｚ側のＺ位置から導電層ＳＧＤと導電層ＷＬ０との間の深さ（Ｚ位置）までは分断膜ＳＨＥ１によりＹ方向に分断されるが（図６（ａ）、図６（ｂ）参照）、それより深い導電層ＷＬ０～ＷＬ６３のＺ位置では分断されずＹ方向を長手方向とする楕円柱状となっている。
【0033】
なお、図３に示す構造では、選択メモリセルＭＣのセル電流が流れる際に、選択メモリセルＭＣの抵抗変化素子（抵抗変化膜）ＲＥで発生した熱は、抵抗変化膜ＲＥ→ローカルビット線柱ＬＢＬ→半導体膜ＣＨ及び絶縁膜ＤＦ→コンタクトプラグＣＰ１→ビット線ＢＬの放熱パスと、抵抗変化膜ＲＥ→半導体膜ＣＨ及び絶縁膜ＤＦ→ローカルソース線柱ＬＳＬ”→コンタクトプラグＣＰ３→ソース領域ＳＬａ→電極部ＳＬｂの放熱パスとで放熱される。すなわち、複数のセルブロックＣＢの配列に対して、その＋Ｚ側と－Ｚ側と＋Ｙ側と－Ｙ側とで放熱が行われるので、選択メモリＭＣの抵抗変化素子ＲＥで発生した熱が効率的に放熱され得る。
【0034】
Ｘ方向に隣接する２つのサブセルブロックＳＣＢを含むセルブロックＣＢは、例えば、図４～図６に示すように構成される。図４は、セルブロックＣＢの構成を示す斜視図であり、２つのサブセルブロックＳＣＢ０，ＳＣＢ１を含むセルブロックＣＢの構成を例示する。図５は、セルブロックＣＢの構成を示す積層方向の断面図であり、セルブロックＣＢの中心軸を通るＸＺ断面を示す。図５では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図６は、セルブロックＣＢの構成を示す平面方向の断面図である。図６（ａ）は、図５をＡ－Ａ’線で切ったＸＹ断面を示し、図６（ｂ）は、図５をＢ－Ｂ’線で切ったＸＹ断面を示し、図６（ｃ）は、図５をＣ－Ｃ’線で切ったＸＹ断面を示す。
【0035】
セルブロックＣＢ０におけるサブセルブロックＳＣＢ０とサブセルブロックＳＣＢ１とは、それぞれ、図４～図６に示すように、柱状構造体で構成される。柱状構造体は、Ｘ方向を長手方向とするＸＹ平面形状を有するとともにそのＸＹ断面形状で柱状にＺ方向に延びた３次元形状を有する。サブセルブロックＳＣＢ０の柱状構造体とサブセルブロックＳＣＢ１の柱状構造体とはＹ方向に結合され、セルブロックＣＢ０は、略楕円柱形状を有する。
【0036】
各サブセルブロックＳＣＢの柱状構造体は、ゲート絶縁膜ＧＤ、半導体膜ＣＨ、ローカルビット線柱ＬＢＬ、ローカルソース線柱ＬＳＬ、抵抗変化膜ＲＥを有する。ローカルソース線柱ＬＳＬは、サブセルブロックＳＣＢ０とサブセルブロックＳＣＢ１とで共有されるが、柱状構造体における他の構成は、サブセルブロックＳＣＢ０とサブセルブロックＳＣＢ１とでそれぞれ設けられる。
【0037】
ゲート絶縁膜ＧＤは、Ｚ方向に延びて複数の導電層ＷＬ０～ＷＬ６３を貫通する。ゲート絶縁膜ＧＤは、略楕円筒形状を有する。半導体膜ＣＨは、ゲート絶縁膜ＧＤの内側でＺ方向に延びて複数の導電層ＷＬ０～ＷＬ６３を貫通する。半導体膜ＣＨは、略楕円筒形状を有し、その外側面がゲート絶縁膜ＧＤの内側面に接している。
【0038】
ローカルビット線柱ＬＢＬは、半導体膜ＣＨの内側でＺ方向に延びて複数の導電層ＷＬ０～ＷＬ６３を貫通する。ローカルビット線柱ＬＢＬは、略半円柱形状を有する。ローカルソース線柱ＬＳＬは、半導体膜ＣＨの内側でＺ方向に延びて複数の導電層ＷＬ０～ＷＬ６３を貫通する。ローカルソース線柱ＬＳＬは、略角柱形状を有する。ローカルソース線柱ＬＳＬは、２つのローカルビット線柱ＬＢＬ０，ＬＢＬ１の間に配され、Ｚ方向に延びて複数の導電層ＷＬ０～ＷＬ６３を貫通する。
【0039】
抵抗変化膜ＲＥは、半導体膜ＣＨの内側で且つローカルビット線柱ＬＢＬの外側で複数の導電層ＷＬ０～ＷＬ６３を貫通する。抵抗変化膜ＲＥは、半導体膜ＣＨに接触する部分とローカルビット線柱ＬＢＬに接触する部分とを含む。すなわち、抵抗変化膜ＲＥは、略半円筒形状を有し、その外側面が半導体膜ＣＨの内側面に接し、その内側面がローカルビット線柱ＬＢＬの外側面に接する。
【0040】
サブセルブロックＳＣＢ０は、半導体膜ＣＨと複数の導電層ＷＬ０～ＷＬ６３とが交差する複数の交差位置に複数のメモリセルＭＣ０＿１～ＭＣ０＿６３が形成される。サブセルブロックＳＣＢ１は、半導体膜ＣＨと複数の導電層ＷＬ０～ＷＬ６３とが交差する複数の交差位置に複数のメモリセルＭＣ１＿１～ＭＣ１＿６３が形成される。複数のメモリセルＭＣ０＿１～ＭＣ０＿６３は、Ｚ方向に配列される。複数のメモリセルＭＣ１＿１～ＭＣ１＿６３は、Ｚ方向に配列される。複数のメモリセルＭＣ０＿１～ＭＣ０＿６３の配列と複数のメモリセルＭＣ１＿１～ＭＣ１＿６３の配列とは、Ｘ方向に並ぶ。これに応じて、セルブロックＣＢ０は、各導電層ＷＬ０～ＷＬ６３のＺ位置において、２つのメモリセルＭＣ０，ＭＣ２を含む。
【0041】
２つのローカルビット線柱ＬＢＬ０，ＬＢＬ１は、導電層ＳＧＤに対応するＺ位置で分断膜ＳＨＥ１を間にして互いに絶縁される。２つのローカルビット線柱ＬＢＬ０，ＬＢＬ１は、導電層ＷＬ０～ＷＬ６３に対応するＺ位置で絶縁膜ＤＦを間にして互いに絶縁される。
【0042】
これらのセルブロックＣＢは、次のような製造プロセスで製造され得る。半導体基板２１（図３参照）の＋Ｚ側に絶縁層２２２と犠牲層ＳＦとを交互に複数回積層し、積層体を形成する。絶縁層２２２は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲層ＳＦは、例えばシリコン窒化物を主成分とする材料で形成される。セルブロックＣＢを形成するため、それぞれが積層体をＺ方向に貫通する複数のメモリホールＭＨを形成し、各メモリホールＭＨに２個のサブセルブロックＳＣＢを埋め込む。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電層ＷＬを埋め込む事により、非常に低コストのメモリを実現出来る。
【0043】
２個のサブセルブロックＳＣＢの埋め込みとしては、図４、図５及び図６（ａ）～図６（ｃ）に示す様に、ＸＹ平面視横長のメモリホールＭＨの側壁外周に、ゲート酸化膜ＧＤが堆積され、その内側に半導体膜ＣＨが堆積され、その後内部を絶縁膜ＤＦで埋めた後、リソグラフィを用いて、図中の中央、左右の３つのサブホールＳＨを形成する。図中中央のサブホールＳＨには、内部にタングステン等を用いて低抵抗のローカルソース線柱ＬＳＬを埋める。導電層ＷＬに対応したＺ位置では、半導体膜ＣＨと接する構造にする。図中左右のサブホールＳＨでは、半導体膜ＣＨの内側に半導体膜ＣＨに接するように抵抗変化膜ＲＥを堆積するが、選択ゲート線ＳＧＤのＺ位置、選択ゲート線ＳＧＤ及び導電層ＷＬの間のＺ位置では、図６（ａ）、図６（ｂ）に示すように、抵抗変化膜ＲＥを除去する。その更に内側にはタングステン等の低抵抗のローカルビット線柱ＬＢＬを埋めるが、選択ゲート線ＳＧＤのＺ位置では、図６（ａ）、図６（ｂ）に示すように、ローカルビット線柱ＬＢＬを除去する。図中左右のサブホールＳＨの間では、導電層ＷＬ０の直上の深さまでＸＺ方向に延びる溝を形成する。これにより、半導体膜ＣＨ、絶縁膜ＧＤに対して、Ｙ方向中央付近で且つ導電層ＷＬ直上のＺ位置までの部分を除去する。溝に分断膜ＳＨＥ１を埋め込む。分断膜ＳＨＥ１は、例えばシリコン酸化物を主成分とする材料で形成される。
【0044】
これにより、選択ゲート線ＳＧＤのＺ位置では、選択ゲート線ＳＧＤで制御可能である選択トランジスタＳＧＤが形成出来、ビット線ＢＬ０，ＢＬ１とローカルビット線ＬＢＬ０，ＬＢＬ１の接続スイッチが形成出来る。また、選択ゲート線ＳＧＤ及び導電層ＷＬの間のＺ位置では、ローカルビット線ＬＢＬは半導体膜ＣＨに電気的に接続されるので、選択トランジスタＳＧＤがＯＮ状態では、ビット線ＢＬ０に電気的に接続される。また、導電層ＷＬに対応したＺ位置では、ローカルビット線柱ＬＢＬが抵抗変化膜ＲＥ及び半導体膜ＣＨ経由でローカルソース線柱ＬＳＬに接続されるので、メモリセルＭＣが形成され得る。例えば、抵抗変化膜ＲＥをカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等の相変化材料で形成すれば、メモリセルＭＣをＰＣＭメモリセルとして構成できる。
【0045】
【0046】
図７の等価回路図に示す様に、メモリセルＭＣは、ワード線ＷＬｉ（ｉ＝０～６３）に接続されるセルトランジスタＭＴと２端子型の抵抗変化素子ＲＥとの直列接続で構成される。ワード線ＷＬ０～ＷＬ６３に各々接続される複数のメモリセルＭＣ０＿０～ＭＣ０＿６３は、並列接続で、一方を共通のローカルビット線ＬＢＬ０、他方を共通のローカルソース線ＬＳＬに接続される。ローカルビット線ＬＢＬ０は、選択トランジスタＳＧＤ０を介してビット線ＢＬ０に接続される。同様に、ワード線ＷＬ０～ＷＬ６３に各々接続される複数のメモリセルＭＣ１＿０～ＭＣ１＿６３は、並列接続で、一方を共通のローカルビット線ＬＢＬ１、他方を共通のローカルソース線ＬＳＬに接続される。ローカルビット線ＬＢＬ１は、選択トランジスタＳＧＤ１を介してビット線ＢＬ０に接続される。
【0047】
この構成により、選択トランジスタＳＧＤ０をＯＮさせてサブセルブロックＳＣＢ０を選択し、選択サブセルブロックＳＣＢ０の内の選択ワード線ＷＬにつながるセルトランジスタＭＴをＯＮする事により、選択メモリセルＭＣ０の抵抗変化素子ＲＥに選択的に電圧印可、電流印可が可能になり、ランダムリード、ランダムライトが可能になる。あるいは、選択トランジスタＳＧＤ１をＯＮさせてサブセルブロックＳＣＢ１を選択し、選択サブセルブロックＳＣＢ１の内の選択ワード線ＷＬにつながるセルトランジスタＭＴをＯＮする事により、選択メモリセルＭＣ１の抵抗変化素子ＲＥに選択的に電圧印可、電流印可が可能になり、ランダムリード、ランダムライトが可能になる。
【0048】
更に、ビット線ＢＬ、ソース領域ＳＬａ間の電流経路における直列トランジスタ数は僅か、２個に抑えることが出来、トランジスタのＯＮ抵抗が高くても十分に抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ動作が可能な電流を供給できる。
【0049】
この例では、ローカルソース線ＬＳＬを共通とした、左右２つのサブセルブロックＳＣＢ０，ＣＢ３の等価回路を示している。共通のワード線ＷＬｉ、ビット線ＢＬ０を使っている。２つの選択トランジスタＳＧＤ０，ＳＧＤ１をオンさせて、２つのサブセルブロックＳＣＢ０，ＳＣＢ１のメモリセルＭＣ０，ＭＣ１を同時にリード／ライトしても良い。
【0050】
図４～図７に示すセルブロックＣＢは、セルアレイ５において図８に示すようにレイアウトされてもよい。図８は、セルアレイ５の構成を示す平面図であり、図２の回路図に対応している。図８では、説明の便宜上、図６（ａ）に相当するＸＹ断面図に、それより＋Ｚ側のビット線ＢＬ及びプラグＣＰ１を投影して示すとともに、それより－Ｚ側の図６（ｃ）に相当するＸＹ断面図のうちメモリホールＭＨ内の部分を投影して示す。
【0051】
複数のセルブロックＣＢ０～ＣＢ５は、ＸＹ方向に配列される。ここで、各セルブロックＣＢは、Ｙ方向が長手方向になるように配される。セルブロックＣＢのＸ方向の配置ピッチは、ビット線ＢＬのＸ方向の配置ピッチに対応する。セルブロックＣＢのＹ方向の配置ピッチは、選択ゲート線ＳＧＤのＹ方向の配置ピッチに対応する。
【0052】
ビット線ＢＬ０は、Ｙ方向に配列される複数のセルブロックＣＢ０，ＣＢ３に跨ってＹ方向に延びる。ビット線ＢＬ０は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ０のローカルビット線ＬＢＬ０，ＬＢＬ１、セルブロックＣＢ１のローカルビット線ＬＢＬ０，ＬＢＬ１にそれぞれ接続される。
【0053】
ビット線ＢＬ１は、Ｙ方向に配列される複数のセルブロックＣＢ１，ＣＢ４に跨ってＹ方向に延びる。ビット線ＢＬ１は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ１のローカルビット線ＬＢＬ０，ＬＢＬ１、セルブロックＣＢ４のローカルビット線ＬＢＬ０，ＬＢＬ１にそれぞれ接続される。
【0054】
ビット線ＢＬ２は、Ｙ方向に配列される複数のセルブロックＣＢ２，ＣＢ５に跨ってＹ方向に延びる。ビット線ＢＬ２は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ２のローカルビット線ＬＢＬ０，ＬＢＬ１、セルブロックＣＢ５のローカルビット線ＬＢＬ０，ＬＢＬ１にそれぞれ接続される。
【0055】
選択ゲート線ＳＧＤ０は、セルブロックＣＢ０，ＣＢ１，ＣＢ２のローカルソース線ＬＳＬを間にして選択ゲート線ＳＧＤ１と反対側に配される。選択ゲート線ＳＧＤ０は、Ｘ方向に配列される複数のセルブロックＣＢ０，ＣＢ１，ＣＢ２に跨ってＸ方向に延びる。
【0056】
選択ゲート線ＳＧＤ１は、セルブロックＣＢ０，ＣＢ１，ＣＢ２のローカルソース線ＬＳＬを間にして選択ゲート線ＳＧＤ０と反対側に配される。選択ゲート線ＳＧＤ１は、Ｘ方向に配列される複数のセルブロックＣＢ０，ＣＢ１，ＣＢ２に跨ってＸ方向に延びる。
【0057】
選択ゲート線ＳＧＤ２は、セルブロックＣＢ３，ＣＢ４，ＣＢ５のローカルソース線ＬＳＬを間にして選択ゲート線ＳＧＤ３と反対側に配される。選択ゲート線ＳＧＤ２は、Ｘ方向に配列される複数のセルブロックＣＢ３，ＣＢ４，ＣＢ５に跨ってＸ方向に延びる。
【0058】
選択ゲート線ＳＧＤ３は、セルブロックＣＢ３，ＣＢ４，ＣＢ５のローカルソース線ＬＳＬを間にして選択ゲート線ＳＧＤ２と反対側に配される。選択ゲート線ＳＧＤ３は、Ｘ方向に配列される複数のセルブロックＣＢ３，ＣＢ４，ＣＢ５に跨ってＸ方向に延びる。
【0059】
ここで、図９（ａ）、図９（ｂ）に点線で囲って示すように、ＸＹ方向に隣接する４つのセルブロックＣＢの中心を結ぶ矩形の面積をセルブロック面積と呼ぶことにする。セルブロック面積は、セルアレイ５における１つのセルブロックＣＢの配置が占める面積を示し、セルブロックＣＢの配置密度を示す。１つのセルブロックＣＢは、ＸＹ断面視において２つのメモリセルＭＣを含む（図６（ｃ）参照）ので、セルブロック面積は、２つのメモリセルＭＣの配置密度を示すとみなすことができる。１つのメモリセルＭＣが占める面積をセル面積と呼ぶことにすると、セル面積は、次の数式１で求めることができる。
（セル面積）＝（セルブロック面積）／２・・・数式１
（セル面積）＝（セルブロック面積）／２・・・数式１
【0060】
図９（ａ）に示すレイアウトは、図８に示すレイアウトと同じである。図８、図９（ａ）に示すレイアウトでは、各セルブロックＣＢは、Ｙ方向が長手方向になるように配される。この配置を、横型の配置と呼ぶことにする。一方、図９（ｂ）に示すレイアウトでは、各セルブロックＣＢは、Ｘ方向が長手方向になるように配される。この配置を、縦型の配置と呼ぶことにする。図９（ａ）、図９（ｂ）では、それぞれ、説明の便宜上、図６（ａ）に相当するＸＹ断面図に、それより＋Ｚ側のビット線ＢＬ及びプラグＣＰ１を投影して示すとともに、それより－Ｚ側の図６（ｃ）に相当するＸＹ断面図のうちメモリホールＭＨ内の部分を投影して示す。
【0061】
横型の配置と縦型の配置とでセル面積を評価する際に、選択ゲート線ＳＧＤに対するセルブロックＣＢの配置の余裕も考慮することにする。各選択ゲート線ＳＧＤは、セルブロックＣＢに接触する箇所で部分的にＹ方向幅が狭くなっている。このＹ方向幅は、選択ゲート信号ＳＧＤの伝送遅延に応じてセルブロックＣＢをどの程度まで選択ゲート線ＳＧＤの側端に近付けることができるかの配置の余裕を示し、ＳＧＤ余裕と呼ぶことにする。
【0062】
例えば、図９（ａ）に示す横型の配置では、ＳＧＤ余裕がＷ１となるように、選択ゲート線ＳＧＤのＹ方向幅が設定される。図９（ｂ）に示す縦型の配置では、ＳＧＤ余裕がＷ２（＜Ｗ１）となるように、選択ゲート線ＳＧＤのＹ方向幅が設定される。
【0063】
セルブロック面積に関して、図９（ａ）に示す横型の配置では、Ｘ方向の寸法がビット線の配置ピッチＤ１に対応し、Ｙ方向の寸法が１つおきの選択ゲート線ＳＧＤの配置ピッチＰ１に対応する。図９（ｂ）に示す縦型の配置では、Ｘ方向の寸法が１つおきのビット線の配置ピッチＤ２に対応し、Ｙ方向の寸法が選択ゲート線ＳＧＤの配置ピッチＰ２に対応する。
【0064】
選択ゲート線ＳＧＤの配置ピッチＰ１，Ｐ２において、主として、「セルブロックＣＢのＹ方向幅」＋「選択ゲート線ＳＧＤの配置間隔」が固定部分となり、ＳＧＤ余裕が可変部分となっている。これに応じて、横型の配置のＳＧＤ余裕Ｗ１が縦型の配置のＳＧＤ余裕Ｗ２の約２倍である場合、横型の配置のセルブロック面積Ａ１が縦型の配置のセルブロック面積Ａ２にほぼ等しくなる。横型の配置のセル面積Ａ１／２が縦型の配置のセル面積Ａ２／２にほぼ等しくなる。このとき、縦型の配置の狭くなった部分の線幅がＳＧＤ余裕Ｗ１の１つ分に対応し、横型の配置の狭くなった部分の線幅がＳＧＤ余裕Ｗ２の２つ分に対応する。このため、横型の配置の選択ゲート信号ＳＧＤの伝送遅延と縦型の配置の選択ゲート信号ＳＧＤの伝送遅延とは、同等である。
【0065】
横型の配置のＳＧＤ余裕Ｗ１を縦型の配置のＳＧＤ余裕Ｗ２の約２倍にする場合、横型の配置の伝送遅延と縦型の配置の伝送遅延とを同等に揃えることができる。横型の配置の伝送遅延と縦型の配置の伝送遅延とを同等に揃える場合、横型の配置のセルブロック面積は、縦型の配置のセルブロック面積と同等になる。すなわち、横型の配置のＳＧＤ余裕Ｗ１を縦型の配置のＳＧＤ余裕Ｗ２の約２倍にする場合、横型の配置のセル面積は、縦型の配置のセル面積と同等になる。
【0066】
あるいは、図１０（ａ）に示す横型の配置では、ＳＧＤ余裕がＷ２となるように、選択ゲート線ＳＧＤのＹ方向幅が設定される。図１０（ｂ）に示す縦型の配置では、ＳＧＤ余裕がＷ２となるように、選択ゲート線ＳＧＤのＹ方向幅が設定される。図１０（ａ）、図１０（ｂ）では、それぞれ、説明の便宜上、図６（ａ）に相当するＸＹ断面図に、それより＋Ｚ側のビット線ＢＬ及びプラグＣＰ１を投影して示すとともに、それより－Ｚ側の図６（ｃ）に相当するＸＹ断面図のうちメモリホールＭＨ内の部分を投影して示す。
【0067】
セルブロック面積に関して、図１０（ａ）に示す横型の配置では、Ｘ方向の寸法がビット線の配置ピッチＤ１に対応し、Ｙ方向の寸法が１つおきの選択ゲート線ＳＧＤの配置ピッチＰ３に対応する。図１０（ｂ）に示す縦型の配置では、Ｘ方向の寸法が１つおきのビット線の配置ピッチＤ２に対応し、Ｙ方向の寸法が選択ゲート線ＳＧＤの配置ピッチＰ２に対応する。
【0068】
選択ゲート線ＳＧＤの配置ピッチＰ３，Ｐ２において、主として、「セルブロックＣＢのＹ方向幅」＋「選択ゲート線ＳＧＤの配置間隔」が固定部分となり、ＳＧＤ余裕が可変部分となっている。これに応じて、横型の配置のＳＧＤ余裕Ｗ２が縦型の配置のＳＧＤ余裕Ｗ２と均等である場合、横型の配置のセルブロック面積Ａ３が縦型の配置のセルブロック面積Ａ２より（例えば８０％程度に）小さくなる。すなわち、横型の配置のセル面積Ａ３／２が縦型の配置のセル面積Ａ２／２より（例えば８０％程度に）小さくなる。このとき、縦型の配置の狭くなった部分の線幅がＳＧＤ余裕Ｗ２の１つ分に対応し、横型の配置の狭くなった部分の線幅がＳＧＤ余裕Ｗ２の２つ分に対応する。このため、横型の配置の選択ゲート信号ＳＧＤの伝送遅延は、縦型の配置の選択ゲート信号ＳＧＤの伝送遅延の約２倍になる。
【0069】
横型の配置のＳＧＤ余裕Ｗ２と縦型の配置のＳＧＤ余裕Ｗ２とを同等にする場合、横型の配置の伝送遅延は、縦型の配置の伝送遅延の約２倍になり得る。横型の配置の伝送遅延が縦型の配置の伝送遅延の約２倍になることが許容される場合、横型の配置のセルブロック面積は、縦型の配置のセルブロック面積より（例えば８０％程度に）小さくなる。すなわち、横型の配置のＳＧＤ余裕Ｗ２と縦型の配置のＳＧＤ余裕Ｗ２とを同等にする場合、横型の配置のセル面積は、縦型の配置のセル面積より（例えば８０％程度に）小さくなる。
【0070】
ＳＧＤ余裕とセル面積との関係をまとめると、図１１に示すようになる。図１１は、ＳＧＤ余裕とセル面積との関係を示す図である。図１１では、横型の配置についての関係が一点鎖線で示され、縦型の配置についての関係が実線で示される。
【0071】
横型の配置と縦型の配置とについて、いずれも、ＳＧＤ余裕が大きくなるほど、セル面積が大きくなる関係にある。横型の配置について、図１１に一点鎖線で示すように、ＳＧＤ余裕とセル面積とが比例関係にあってもよい。縦型の配置について、図１１に実線で示すように、ＳＧＤ余裕とセル面積とが比例関係にあってもよい。
【0072】
横型の配置と縦型の配置とについて、同等のセル面積について見ると、横型の配置のＳＧＤ余裕が縦型の配置のＳＧＤ余裕の約２倍になる。例えば、セル面積＝Ａ１／２≒Ａ２／２である場合、横型の配置のＳＧＤ余裕Ｗ１、縦型の配置のＳＧＤ余裕Ｗ２について、Ｗ１≒Ｗ２×２が成り立つ。
【0073】
すなわち、横型の配置では、縦型の配置に比べて、同等のセル面積を確保するためのＳＧＤ余裕を大きくすることができる。
【0074】
また、横型の配置と縦型の配置とについて、同等のＳＧＤ余裕について見ると、横型の配置のセル面積が縦型の配置のセル面積より（例えば８０％程度に）小さくなる。例えば、ＳＧＤ余裕＝Ｗ２である場合、横型の配置のセル面積Ａ３／２、縦型の配置のセル面積Ａ２／２について、Ａ３／２＜Ａ２／２が成り立つ。
【0075】
すなわち、横型の配置では、縦型の配置に比べて、同等のＳＧＤ余裕を確保するためのセル面積を（例えば８０％程度に）小さくすることができる。
【0076】
なお、横型の配置では、縦型の配置に比べて、同等のＳＧＤ余裕を確保する場合に、選択ゲート線ＳＧＤの伝送遅延が約２倍に大きくなり得る点についてセルアレイ分割の寸法をＸ方向・Ｙ方向にそれぞれ１／√（２）に縮小することで補うことができる。
【0077】
例えば、図１２に示すように、複数のサブアレイに分割されるセルアレイ５のレイアウト構成において、このサブアレイのＸ方向・Ｙ方向の寸法をそれぞれ１／√（２）に縮小することを考える。図１２では、メモリセルアレイ５がｍ行×ｎ列のサブアレイＡＲ（１，１）～ＡＲ（ｍ，ｎ）に分割される構成が例示されている。
【0078】
各サブアレイＡＲは、縮小前のサブアレイＡＲに比較して、Ｘ方向の寸法が１／√（２）に縮小され、Ｙ方向の寸法が１／√（２）に縮小される。各サブアレイＡＲでは、ワード線ＷＬ、選択ゲート線ＳＧＤ、ビット線ＢＬの長さがそれぞれ１／√（２）に縮小され、その配線の寄生抵抗成分が１／√（２）に縮小され、その配線の寄生容量成分が１／√（２）に縮小される。これにより、（寄生抵抗成分）×（寄生容量成分）に比例する配線の伝送遅延が１／２に低減され得る。
【0079】
横型の配置において、セルアレイ分割の寸法をＸ方向・Ｙ方向にそれぞれ１／√（２）に縮小することで、縦型の配置に比べて、同等のＳＧＤ余裕を確保する場合に伝送遅延を同等に抑えることができる。すなわち、セルアレイ分割の工夫と組み合わせることで、横型の配置では、縦型の配置に比べて、選択ゲート線ＳＧＤの伝送遅延を同等程度にしながらセル面積を（例えば８０％程度に）小さくすることができる。この結果、性能劣化を抑制しながらビットコストを低減できる。
【0080】
以上のように、第１の実施形態では、半導体記憶装置１において、それぞれがＹ方向を長手方向とする複数のセルブロックＣＢがＸＹ方向に配列される。２つの選択ゲート線ＳＧＤがセルブロックＣＢにおけるローカルソース線ＬＳＬを間にしてＹ方向における反対側に配される。２つの選択ゲート線ＳＧＤは、それぞれ、Ｘの方向に配列される複数のセルブロックＣＢに跨ってＸの方向に延びる。このセルブロックＣＢの横型の配置により、縦型の配置に比べて、ＳＧＤ余裕を確保しながらセル面積を容易に縮小でき、ビットコストを低減できる。
【0081】
なお、図３では、分断膜ＳＨＥ２が導電膜ＳＧＤの＋Ｚ側のＺ位置から導電膜ＳＧＤ及び導電膜ＷＬ０の間の深さ（Ｚ位置）まで突出する構成が例示されるが、分断膜ＳＨＥ２は、さらに、導電膜ＷＬ６３及び導電膜ＳＬａの間の深さ（Ｚ位置）まで突出してもよい。図６及び図８に示すように、分断膜ＳＨＥ２の－Ｚ側にはメモリセルＭＣが存在しないので、このような構成が可能である。
【0082】
また、１つのセルブロックＣＢがＸＹ断面視で含むメモリセルＭＣの数は、２つに限定されず、３つ以上であってもよいし、１つであってもよい。
【0083】
例えば、第１の実施形態の第１の変形例として、図１３に示すように、１つのセルブロックＣＢがＸＹ断面視で４つのメモリセルＭＣを含んでもよい。図１３は、第１の実施形態の第１の変形例におけるセルブロックＣＢの構成を示す平面方向の断面図である。図１３（ａ）は、図５をＡ－Ａ’線で切ったＸＹ断面に対応する。図１３（ｂ）は、図５をＢ－Ｂ’線で切ったＸＹ断面に対応する。図１３（ｃ）は、図５をＣ－Ｃ’線で切ったＸＹ断面に対応する。
【0084】
図１３（ａ）に示す構造は、図６（ａ）に示す構造における－Ｙ側及び＋Ｙ側の半導体膜ＣＨが、それぞれ、ＹＺ方向にスリット状に延びる分断膜ＳＬＴで分断されている。分断膜ＳＬＴは、セルブロックＣＢの中心を通ってＸＺ方向に延びる分断膜ＳＨＥ１で分断されている。
【0085】
図１３（ｂ）に示す構造は、図６（ｂ）に示す構造における－Ｙ側及び＋Ｙ側の半導体膜ＣＨが、それぞれ、ＹＺ方向にスリット状に延びる分断膜ＳＬＴで分断されている。図１３（ｂ）に示す構造は、図６（ｂ）に示す構造における－Ｙ側のローカルビット線ＬＢＬ０が、それぞれ、ＹＺ方向にスリット状に延びる分断膜ＳＬＴでＸ方向に分断され、ローカルビット線ＬＢＬ０＿０，ＬＢＬ０＿１とされている。＋Ｙ側のローカルビット線ＬＢＬ１が、それぞれ、ＹＺ方向にスリット状に延びる分断膜ＳＬＴでＸ方向に分断され、ローカルビット線ＬＢＬ１＿０，ＬＢＬ１＿１とされている。分断膜ＳＬＴは、セルブロックＣＢの中央を通ってＸＺ方向に延びる分断膜ＳＨＥ１で分断されている。
【0086】
図１３（ｃ）に示す構造は、図６（ｃ）に示す構造における－Ｙ側及び＋Ｙ側の半導体膜ＣＨが、それぞれ、ＹＺ方向にスリット状に延びる分断膜ＳＬＴで分断されている。図１３（ｃ）に示す構造は、図６（ｃ）に示す構造における－Ｙ側及び＋Ｙ側の抵抗変化膜ＲＥが、それぞれ、ＹＺ方向にスリット状に延びる分断膜ＳＬＴで分断されている。図１３（ｃ）に示す構造は、図６（ｃ）に示す構造における－Ｙ側及び＋Ｙ側のローカルビット線ＬＢＬ０，ＬＢＬ１が、それぞれ、ＹＺ方向にスリット状に延びる分断膜ＳＬＴで分断されている。図１３（ｃ）に示す構造は、図６（ｃ）に示す構造におけるＹ方向中央におけるローカルソース線ＳＬＳが、ＸＺ方向にスリット状に延びる分断膜ＳＬＴで分断されている。
【0087】
１つのセルブロックＣＢは、４つのサブセルブロックＳＣＢ０＿０，ＳＣＢ０＿１，ＳＣＢ１＿０，ＳＣＢ１＿１を含む。各サブセルブロックＳＣＢ０＿０，ＳＣＢ０＿１，ＳＣＢ１＿０，ＳＣＢ１＿１は、Ｚ方向に並ぶ複数のメモリセルＭＣを有するが、同じＺ位置ではそれぞれ１つのメモリセルＭＣを含む。すなわち、１つのセルブロックＣＢは、図１３（ｃ）に示すように、ＸＹ断面において、４つのメモリセルＭＣ０＿０，ＭＣ０＿１，ＭＣ１＿０，ＭＣ１＿１を含む。
【0088】
図１３（ａ）～図１３（ｃ）に示すセルブロックＣＢは、セルアレイ５において、図１４に示すように、次の点で異なるレイアウトが構成され得る。図１４は、セルアレイ５の構成を示す平面図である。図１４では、説明の便宜上、図１３（ａ）に相当するＸＹ断面図に、それより＋Ｚ側のビット線ＢＬ及びプラグＣＰ１を投影して示すとともに、それより－Ｚ側の図１３（ｃ）に相当するＸＹ断面図のうちメモリホールＭＨ内の部分を投影して示す。
【0089】
各セルブロックＣＢは、複数のビット線ＢＬに対応する。セルブロックＣＢ０，ＣＢ３は、ビット線ＢＬ０，ＢＬ１に対応する。ビット線ＢＬ０は、Ｙ方向に配列される複数のセルブロックＣＢ０，ＣＢ３に跨ってＹ方向に延びる。ビット線ＢＬ１は、ビット線ＢＬ０から若干－Ｘ側にシフトしたＸ位置で、Ｙ方向に配列される複数のセルブロックＣＢ０，ＣＢ３に跨ってＹ方向に延びる。
【0090】
ビット線ＢＬ０は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ０のローカルビット線ＬＢＬ０＿０，ＬＢＬ１＿０、セルブロックＣＢ３のローカルビット線ＬＢＬ０＿０，ＬＢＬ１＿０にそれぞれ接続される。
【0091】
ビット線ＢＬ１は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ０のローカルビット線ＬＢＬ０＿１，ＬＢＬ１＿１、セルブロックＣＢ３のローカルビット線ＬＢＬ０＿１，ＬＢＬ１＿１にそれぞれ接続される。
【0092】
セルブロックＣＢ１，ＣＢ４は、ビット線ＢＬ２，ＢＬ３に対応する。ビット線ＢＬ２は、Ｙ方向に配列される複数のセルブロックＣＢ１，ＣＢ４に跨ってＹ方向に延びる。ビット線ＢＬ３は、ビット線ＢＬ３から若干－Ｘ側にシフトしたＸ位置で、Ｙ方向に配列される複数のセルブロックＣＢ１，ＣＢ４に跨ってＹ方向に延びる。
【0093】
ビット線ＢＬ２は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ１のローカルビット線ＬＢＬ０＿０，ＬＢＬ１＿０、セルブロックＣＢ４のローカルビット線ＬＢＬ０＿０，ＬＢＬ１＿０にそれぞれ接続される。
【0094】
ビット線ＢＬ３は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ１のローカルビット線ＬＢＬ０＿１，ＬＢＬ１＿１、セルブロックＣＢ４のローカルビット線ＬＢＬ０＿１，ＬＢＬ１＿１にそれぞれ接続される。
【0095】
セルブロックＣＢ２，ＣＢ５は、ビット線ＢＬ４，ＢＬ５に対応する。ビット線ＢＬ４は、Ｙ方向に配列される複数のセルブロックＣＢ２，ＣＢ５に跨ってＹ方向に延びる。ビット線ＢＬ５は、ビット線ＢＬ３から若干－Ｘ側にシフトしたＸ位置で、Ｙ方向に配列される複数のセルブロックＣＢ２，ＣＢ５に跨ってＹ方向に延びる。
【0096】
ビット線ＢＬ４は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ２のローカルビット線ＬＢＬ０＿０，ＬＢＬ１＿０、セルブロックＣＢ５のローカルビット線ＬＢＬ０＿０，ＬＢＬ１＿０にそれぞれ接続される。
【0097】
ビット線ＢＬ５は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ２のローカルビット線ＬＢＬ０＿１，ＬＢＬ１＿１、セルブロックＣＢ５のローカルビット線ＬＢＬ０＿１，ＬＢＬ１＿１にそれぞれ接続される。
【0098】
ここで、１つのセルブロックＣＢは、ＸＹ断面視において４つのメモリセルＭＣを含む（図１３（ｃ）参照）ので、セルブロック面積は、４つのメモリセルＭＣの配置密度を示すとみなすことができる。１つのメモリセルＭＣが占める面積をセル面積と呼ぶことにすると、セル面積は、次の数式２で求めることができる。
（セル面積）＝（セルブロック面積）／４・・・数式２
（セル面積）＝（セルブロック面積）／４・・・数式２
【0099】
このレイアウトにおいて、図１４に点線で示すセルブロック面積は、Ｘ方向の寸法が１つおきのビット線の配置ピッチＤ１１に対応し、Ｙ方向の寸法が１つおきの選択ゲート線ＳＧＤの配置ピッチＰ１１に対応する。第１の実施形態と同様の横側の配置が実現できるため、図１４に示す横型の配置は、縦型の配置（図９（ｂ）参照）に比べて、ＳＧＤ余裕を確保しながらセルブロック面積を容易に縮小できる。
【0100】
また、数式２により、第１の実施形態（数式１）に比べてセル面積としては、さらに縮小できる。例えば、図１１に二点鎖線で示すように、図１４に示す横型の配置では、縦型の配置（図１１の実線）に比べて、同等のセル面積を確保するためのＳＧＤ余裕をさらに大きくすることができる。また、図１４に示す横型の配置では、縦型の配置（図１１の実線）に比べて、同等のＳＧＤ余裕を確保するためのセル面積をさらに小さくすることができる。
【0101】
あるいは、第１の実施形態の第２の変形例として、図１５～図１７に示すように、１つのセルブロックＣＢがＸＹ断面視で１つのメモリセルＭＣを含んでもよい。図１５は、セルブロックＣＢの構成を示す斜視図であり、セルブロックＣＢ０の構成を例示する。図１６は、セルブロックＣＢの構成を示す積層方向の断面図であり、セルブロックＣＢの中心軸を通るＸＺ断面を示す。図１６では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図１７は、セルブロックＣＢの構成を示す平面方向の断面図である。図１７（ａ）は、図１６をＤ－Ｄ’線で切ったＸＹ断面を示し、図１７（ｂ）は、図１６をＥ－Ｅ’線で切ったＸＹ断面を示し、図１７（ｃ）は、図１６をＦ－Ｆ’線で切ったＸＹ断面を示す。
【0102】
セルブロックＣＢ０は、図１５～図１７に示すように、柱状構造体で構成される点は第１の実施形態と同様であるが、ローカルソース線柱ＬＳＬの側面にも抵抗変化膜ＲＥ’が配され、この抵抗変化膜ＲＥ’が半導体膜ＣＨと接する構造である点で第１の実施形態と異なる。
【0103】
これらのセルブロックＣＢは、次の点で第１の実施形態と異なる製造プロセスで製造され得る。複数のメモリホールＭＨを形成する工程までは同様であるが、各メモリホールＭＨに１個のセルブロックＣＢを埋め込む具体的な工程が異なる。その後、犠牲層ＳＦを除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事により、非常に低コストのメモリを実現出来る点は、第１の実施形態と同様である。
【0104】
１個のセルブロックＣＢの埋め込みとしては、図１５、図１６及び図１７に示す様に、次の点で第１の実施形態と異なる。図中左右の２つのサブホールＳＨを形成する工程までは同様であるが、図中右側のサブホールＳＨと図中左側のサブホールＳＨとのそれぞれにおいて、半導体膜ＣＨの内側に半導体膜ＣＨに接するようにカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等で抵抗変化膜ＲＥ，ＲＥ’を堆積し、選択ゲート線ＳＧＤのＺ位置、選択ゲート線ＳＧＤ及び導電膜ＷＬの間のＺ位置まで抵抗変化膜ＲＥ，ＲＥ’を除去する点で異なる。さらに、図中右側のサブホールＳＨには、抵抗変化膜ＲＥ’の内側にはタングステン等の低抵抗のローカルビット線柱ＬＢＬを埋めるが、選択ゲート線ＳＧＤのＺ位置では、ローカルビット線柱ＬＢＬを除去する。図中左側のサブホールＳＨには、抵抗変化膜ＲＥの内側にはタングステン等の低抵抗のローカルソース線柱ＬＳＬを埋めるが、選択ゲート線ＳＧＳのＺ位置では、ローカルソース線柱ＬＳＬを除去する。なお、図中左右のサブホールＳＨの間では、導電層ＷＬ０の直上の深さまでＸＺ方向に延びる溝を形成して、分断膜ＳＨＥ１を埋め込む点は、第１の実施形態と同様である。
【0105】
これにより、選択ゲート線ＳＧＤのＺ位置では、ビット線ＢＬとローカルビット線ＬＢＬの接続スイッチとしての選択トランジスタＳＧＤと、ソース線ＳＬとローカルソース線ＬＳＬの接続スイッチとしてのセルブロック選択トランジスタＳＧＳとが形成出来る。また、導電膜ＷＬに対応したＺ位置では、ローカルビット線柱ＬＢＬが抵抗変化膜ＲＥ、半導体膜ＣＨ及び抵抗変化膜ＲＥ’経由でローカルソース線柱ＬＳＬに接続されるので、メモリセルＭＣが形成され得る。
【0106】
【0107】
図１８の等価回路図に示す様に、メモリセルＭＣは、２個の抵抗変化素子ＲＥ，ＲＥ’の間にセルトランジスタＭＴを挟む構成になる。この構成により、ローカルソース線柱ＬＳＬとローカルビット線柱ＬＢＬのためのサブホールＳＨの形成、抵抗変化膜ＲＥ，ＲＥ’の成膜、ローカルソース線柱ＬＳＬ及びローカルビット線柱ＬＢＬの埋め込みの工程を一回で行え、その製造工程数を削減でき、製造コストを低減できる。
【0108】
ただし、図１８に示すメモリセルＭＣでは、２個の抵抗変化膜ＲＥ，ＲＥ’を同時スイッチする為、Ｓｅｔ時に２個分の電圧印可が行われる。このため、メモリセルＭＣにおけるトータルのＳｅｔ電圧が上がる可能性があるが、抵抗変化膜ＲＥ，ＲＥ’に相変化材料又は超格子材料を用いる場合、各抵抗変化膜のＳｅｔ電圧を０．８Ｖ～１．５Ｖ程度にできるので影響は小さい。また、Ｒｅｓｅｔ電流は直列であるため、同じ電流を流すだけなので、実質的に影響が無い。更に、抵抗変化素子ＲＥ，ＲＥ’が高抵抗から低抵抗に変化しやすい場合、どちらか一方が低抵抗化しても、もう一方が高抵抗状態を保持出来ればデータ保持特性の信頼性を大幅に向上できる。
【0109】
なお、図１５～図１８に示すセルブロックＣＢでは、ローカルソース線ＬＳＬが＋Ｚ側でソース線ＳＬに接続される。セルブロックＣＢでは、ソース領域ＳＬａ（図３参照）が省略されてもよい。分離部ＳＴでは、電極部ＳＬｂが省略されてもよい。
【0110】
図１５～図１８に示すセルブロックＣＢは、セルアレイ５において、図１９に示すように、次の点で異なるレイアウトが構成され得る。図１９は、セルアレイ５の構成を示す平面図である。図１９では、説明の便宜上、図１７（ａ）に相当するＸＹ断面図に、それより＋Ｚ側のビット線ＢＬ及びプラグＣＰ１を投影して示すとともに、それより－Ｚ側の図１７（ｃ）に相当するＸＹ断面図のうちメモリホールＭＨ内の部分を投影して示す。
【0111】
複数のセルブロックＣＢの＋Ｚ側には、複数のビット線ＢＬ及び複数のソース線ＳＬが配されている。複数のビット線ＢＬは、Ｘ方向に配列されている。複数のソース線ＳＬは、それぞれ、複数のビット線ＢＬの間に１つおきに位置するように、Ｘ方向に配列されている。
【0112】
各セルブロックＣＢは、ビット線ＢＬ及びソース線ＳＬに対応する。セルブロックＣＢ０，ＣＢ３は、ビット線ＢＬ０及びソース線ＳＬ０に対応する。ビット線ＢＬ０は、Ｙ方向に配列される複数のセルブロックＣＢ０，ＣＢ３に跨ってＹ方向に延びる。ソース線ＳＬ０は、ビット線ＢＬ０から若干＋Ｘ側にシフトしたＸ位置で、Ｙ方向に配列される複数のセルブロックＣＢ０，ＣＢ３に跨ってＹ方向に延びる。
【0113】
ビット線ＢＬ０は、プラグＣＰ１（図１６参照）及び半導体膜ＣＨを介してセルブロックＣＢ０のローカルビット線ＬＢＬ、セルブロックＣＢ３のローカルビット線ＬＢＬにそれぞれ接続される。
【0114】
ソース線ＳＬ０は、プラグＣＰ２（図１６参照）及び半導体膜ＣＨを介してセルブロックＣＢ０のローカルソース線ＬＳＬ、セルブロックＣＢ３のローカルソース線ＬＳＬにそれぞれ接続される。
【0115】
セルブロックＣＢ１，ＣＢ４は、ビット線ＢＬ１及びソース線ＳＬ１に対応する。ビット線ＢＬ１は、Ｙ方向に配列される複数のセルブロックＣＢ１，ＣＢ４に跨ってＹ方向に延びる。ソース線ＳＬ１は、ビット線ＢＬ１から若干＋Ｘ側にシフトしたＸ位置で、Ｙ方向に配列される複数のセルブロックＣＢ１，ＣＢ４に跨ってＹ方向に延びる。
【0116】
ビット線ＢＬ１は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ１のローカルビット線ＬＢＬ、セルブロックＣＢ４のローカルビット線ＬＢＬにそれぞれ接続される。
【0117】
ソース線ＳＬ１は、プラグＣＰ２及び半導体膜ＣＨを介してセルブロックＣＢ１のローカルソース線ＬＳＬ、セルブロックＣＢ４のローカルソース線ＬＳＬにそれぞれ接続される。
【0118】
セルブロックＣＢ２，ＣＢ５は、ビット線ＢＬ２及びソース線ＳＬ２に対応する。ビット線ＢＬ２は、Ｙ方向に配列される複数のセルブロックＣＢ２，ＣＢ５に跨ってＹ方向に延びる。ソース線ＳＬ２は、ビット線ＢＬ１から若干＋Ｘ側にシフトしたＸ位置で、Ｙ方向に配列される複数のセルブロックＣＢ１，ＣＢ４に跨ってＹ方向に延びる。
【0119】
ビット線ＢＬ２は、プラグＣＰ１及び半導体膜ＣＨを介してセルブロックＣＢ２のローカルビット線ＬＢＬ、セルブロックＣＢ５のローカルビット線ＬＢＬにそれぞれ接続される。
【0120】
ソース線ＳＬ２は、プラグＣＰ２及び半導体膜ＣＨを介してセルブロックＣＢ２のローカルソース線ＬＳＬ、セルブロックＣＢ５のローカルソース線ＬＳＬにそれぞれ接続される。
【0121】
選択ゲート線ＳＧＤ０は、セルブロックＣＢ０，ＣＢ１，ＣＢ２の中心を間にして選択ゲート線ＳＧＳ０と反対側に配される。選択ゲート線ＳＧＤ０は、Ｘ方向に配列される複数のセルブロックＣＢ０，ＣＢ１，ＣＢ２に跨ってＸ方向に延びる。選択ゲート線ＳＧＤ０は、セルブロックＣＢ０，ＣＢ１，ＣＢ２の－Ｙ側の端部に－Ｙ側から接触する。
【0122】
選択ゲート線ＳＧＳ０は、セルブロックＣＢ０，ＣＢ１，ＣＢ２の中心を間にして選択ゲート線ＳＧＤ０と反対側に配される。選択ゲート線ＳＧＳ０は、Ｘ方向に配列される複数のセルブロックＣＢ０，ＣＢ１，ＣＢ２に跨ってＸ方向に延びる。選択ゲート線ＳＧＳ０は、セルブロックＣＢ０，ＣＢ１，ＣＢ２の＋Ｙ側の端部に＋Ｙ側から接触する。
【0123】
選択ゲート線ＳＧＤ１は、セルブロックＣＢ３，ＣＢ４，ＣＢ５の中心を間にして選択ゲート線ＳＧＳ１と反対側に配される。選択ゲート線ＳＧＤ１は、Ｘ方向に配列される複数のセルブロックＣＢ３，ＣＢ４，ＣＢ５に跨ってＸ方向に延びる。選択ゲート線ＳＧＤ１は、セルブロックＣＢ３，ＣＢ４，ＣＢ５の－Ｙ側の端部に－Ｙ側から接触する。
【0124】
選択ゲート線ＳＧＳ１は、セルブロックＣＢ３，ＣＢ４，ＣＢ５の中心を間にして選択ゲート線ＳＧＤ１と反対側に配される。選択ゲート線ＳＧＳ１は、Ｘ方向に配列される複数のセルブロックＣＢ３，ＣＢ４，ＣＢ５に跨ってＸ方向に延びる。選択ゲート線ＳＧＳ１は、セルブロックＣＢ３，ＣＢ４，ＣＢ５の＋Ｙ側の端部に＋Ｙ側から接触する。
【0125】
ここで、１つのセルブロックＣＢは、ＸＹ断面視において１つのメモリセルＭＣを含む（図１７（ｃ）参照）ので、セルブロック面積は、１つのメモリセルＭＣの配置密度を示すとみなすことができる。１つのメモリセルＭＣが占める面積をセル面積と呼ぶことにすると、セル面積は、次の数式３で求めることができる。
（セル面積）＝（セルブロック面積）・・・数式３
（セル面積）＝（セルブロック面積）・・・数式３
【0126】
このレイアウトにおいて、図１９に点線で示すセルブロック面積は、Ｘ方向の寸法がビット線の配置ピッチＤ２１に対応し、Ｙ方向の寸法が１つおきの選択ゲート線ＳＧＤの配置ピッチＰ２１に対応する。第１の実施形態と同様の横側の配置が実現できるため、図１９に示す横型の配置は、縦型の配置（図９（ｂ）参照）に比べて、ＳＧＤ余裕を確保しながらセルブロック面積を容易に縮小できる。
【0127】
また、数式３により、第１の実施形態（数式１）に比べてセル面積としては、増加するが、ローカルビット線ＬＢＬが２本→１本に低減しセルブロックＣＢのＹ方向幅が小さくなっている。これに応じて、例えば、図１１に太い点線で示すように、図１９に示す横型の配置では、縦型の配置（図１１の実線）に比べて、同等のセル面積を確保するためのＳＧＤ余裕をさらに大きくすることができる。また、図１９に示す横型の配置では、縦型の配置（図１１の実線）に比べて、同等のＳＧＤ余裕を確保するためのセル面積をさらに小さくすることができる。
【0128】
（第２の実施形態）
次に、第２の実施形態にかかる半導体記憶装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
次に、第２の実施形態にかかる半導体記憶装置について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【0129】
第１の実施形態では、各セルブロック内でローカルソース線が平面方向に並ぶ複数のメモリセルで共有される構成が例示されるが、第２の実施形態では、各セルブロック内でさらにローカルビット線が複数のメモリセルで共有される構成が例示される。
【0130】
セルアレイ５において、各セルブロックＣＢは、図２０に示すように、Ｘ方向が長手方向となるように配される。図２０は、セルアレイ５の構成を示す斜視図である。セルブロックＣＢは、複数のビット線ＢＬをまたぐように配され、Ｘ方向に配列される複数のプラグＣＰ２を介して複数のビット線ＢＬに接続される。
【0131】
積層体２２とソース領域ＳＬａとの間では、複数の選択ゲート線ＳＧＳｂ，ＳＧＳａが＋Ｚ方向に順に積層されている。各選択ゲート線ＳＧＳは、ＸＹ方向に延びる板状の導電層で構成される。以下では、選択ゲート線ＳＧＳを導電層ＳＧＳとも呼ぶことにする。導電層ＳＧＳは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
【0132】
各セルブロックＣＢは、例えば、図２１～図２２に示すように、複数のサブセルブロックＳＣＢを含む。図２１は、サブセルブロックＳＣＢ０，ＳＣＢ１，ＳＣＢ２の構成を示す積層方向の断面図であり、各サブセルブロックＳＣＢ０，ＳＣＢ１，ＳＣＢ２の中心軸を通るＸＺ断面を示す。図２１では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間の絶縁層の図示を省略している。図２２は、サブセルブロックＳＣＢ０，ＳＣＢ１，ＳＣＢ２の構成を示す平面方向の断面図である。図２２は、図２１をＧ－Ｇ’線で切ったＸＹ断面を示す。図２１、図２２では、１つメモリホールＭＨ内に３つのサブセルブロックＳＣＢが配される構成が例示されるが、１つメモリホールＭＨ内に配されるサブセルブロックＳＣＢの数は、１個～２個でもよいし、４個以上でもよい。
【0133】
メモリホールＭＨは、ＸＹ平面視でＸ方向に延びたライン状に構成され、ＸＺ方向に板状に延びている。メモリホールＭＨには、セルブロックＣＢ０が配される。セルブロックＣＢ０において、複数のサブセルブロックＳＣＢ０，ＳＣＢ１，ＳＣＢ２は、互いにＸ方向に並んでいる。各サブセルブロックＳＣＢは、図２１、図２２に示すように、柱状構造体で構成される。柱状構造体は、複数のローカルソース線柱ＬＳＬを有する点で第１の実施形態と異なる。
【0134】
例えば、サブセルブロックＳＣＢ０の柱状構造体は、ローカルビット線柱ＬＢＬ０、複数のローカルソース線柱ＬＳＬ０，ＬＳＬ１を有する。ローカルソース線柱ＬＳＬ０は、ローカルビット線柱ＬＢＬ０の－Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。ローカルソース線柱ＬＳＬ１は、ローカルビット線柱ＬＢＬ０の＋Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。
【0135】
サブセルブロックＳＣＢ１の柱状構造体は、ローカルビット線柱ＬＢＬ１、複数のローカルソース線柱ＬＳＬ１，ＬＳＬ２を有する。ローカルソース線柱ＬＳＬ１は、サブセルブロックＳＣＢ０と共有されている。ローカルソース線柱ＬＳＬ２は、ローカルビット線柱ＬＢＬ１の＋Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。
【0136】
サブセルブロックＳＣＢ２の柱状構造体は、ローカルビット線柱ＬＢＬ２、複数のローカルソース線柱ＬＳＬ２，ＬＳＬ３を有する。ローカルソース線柱ＬＳＬ２は、サブセルブロックＳＣＢ１と共有されている。ローカルソース線柱ＬＳＬ３は、ローカルビット線柱ＬＢＬ２の＋Ｘ側に配され、Ｚ方向に延びて複数のワード線ＷＬ０～ＷＬ６３を貫通する。
【0137】
すなわち、メモリホールＭＨ内では、ローカルソース線柱ＬＳＬとローカルビット線柱ＬＢＬとがＸ方向に沿って交互に繰り返し配列される。図２２では、メモリホールＭＨ内で、－Ｘ側から＋Ｘ側に、ローカルソース線柱ＬＳＬ０、ローカルビット線柱ＬＢＬ０、ローカルソース線柱ＬＳＬ１、ローカルビット線柱ＬＢＬ１、ローカルソース線柱ＬＳＬ２、ローカルビット線柱ＬＢＬ２、ローカルソース線柱ＬＳＬ３が配されている。
【0138】
図２１～図２２に示す構造は、メモリホールＭＨをＸＹ平面視でライン状に形状する為、リソグラフィに余裕度を容易に確保でき、Ｙ方向の配置ピッチの狭いセルブロックＣＢの配列を形成できる。メモリホールＭＨ内では、Ｘ方向の配置ピッチの狭いサブセルブロックＣＢ０，ＳＣＢ１，ＳＣＢ２の配列を形成出来る。各サブセルブロックＳＣＢ内では、２つのメモリセルＭＣがローカルビット線ＬＢＬ及び抵抗変化膜ＲＥを共有して配される。これにより、セルブロックＣＢ内でメモリセルＭＣの配置密度を容易に向上でき、セル面積を低減できる。
【0139】
また、ローカルビット線柱ＬＢＬとローカルソース線柱ＬＳＬとはＸ方向にライン状に延びたメモリホールＭＨ内でＸ方向に分離して形成されるので、リソグラフィに余裕度を容易に確保でき、Ｘ方向の配置ピッチの狭いセルブロックＣＢの配列を形成出来る。
【0140】
【0141】
図２３の等価回路図に示す様に、各サブセルブロックＳＣＢにおいて、同じワード線ＷＬに対応する２つのメモリセルＭＣがローカルビット線ＬＢＬ、抵抗変化素子ＲＥを共有する。
【0142】
例えば、サブセルブロックＳＣＢ０のメモリセルＭＣ０’は、ローカルビット線ＬＢＬ０とローカルソース線ＬＳＬ０との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴ’の直列接続を含む。サブセルブロックＳＣＢ０のメモリセルＭＣ０は、ローカルビット線ＬＢＬ０とローカルソース線ＬＳＬ１との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴの直列接続を含む。メモリセルＭＣ０’のメモリトランジスタＭＴ’とメモリセルＭＣ０のメモリトランジスタＭＴとは、いずれも、ゲートがワード線ＷＬ０に接続される。
【0143】
サブセルブロックＳＣＢ１のメモリセルＭＣ１’は、ローカルビット線ＬＢＬ１とローカルソース線ＬＳＬ１との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴ’の直列接続を含む。サブセルブロックＳＣＢ１のメモリセルＭＣ１は、ローカルビット線ＬＢＬ１とローカルソース線ＬＳＬ２との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴの直列接続を含む。メモリセルＭＣ１’のメモリトランジスタＭＴ’とメモリセルＭＣ１のメモリトランジスタＭＴとは、いずれも、ゲートがワード線ＷＬ１に接続される。
【0144】
サブセルブロックＳＣＢ２のメモリセルＭＣ６３’は、ローカルビット線ＬＢＬ２とローカルソース線ＬＳＬ２との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴ’の直列接続を含む。サブセルブロックＳＣＢ２のメモリセルＭＣ６３は、ローカルビット線ＬＢＬ２とローカルソース線ＬＳＬ３との間に抵抗変化素子ＲＥ及びメモリトランジスタＭＴの直列接続を含む。メモリセルＭＣ６３’のメモリトランジスタＭＴ’とメモリセルＭＣ６３のメモリトランジスタＭＴとは、いずれも、ゲートがワード線ＷＬ６３に接続される。
【0145】
複数のローカルソース線ＬＳＬ０～ＬＳＬ３は、ソース線ＳＬに並列接続される。複数のローカルソース線ＬＳＬ０～ＬＳＬ３は、サブセルブロックＳＣＢ０，ＳＣＢ１，ＳＣＢ２とソース線ＳＬとの間で、選択ゲート線ＳＧＳａ、選択ゲート線ＳＧＳｂに順に交差する。
【0146】
複数のローカルソース線ＬＳＬ０，ＬＳＬ１，ＬＳＬ２，ＬＳＬ３と選択ゲート線ＳＧＳａとの複数の交差位置に、選択トランジスタＳＧＳ０ａ，ＳＧＳ１ａ，ＳＧＳ２ａ，ＳＧＳ３ａが形成される。選択トランジスタＳＧＳ０ａ，ＳＧＳ１ａ，ＳＧＳ２ａ，ＳＧＳ３ａは、それぞれ、ゲートが選択ゲート線ＳＧＳａに接続される。
【0147】
選択トランジスタＳＧＳ０ａ，ＳＧＳ２ａは、図２３にチャネル領域が太線で示されるように、ディプレッション型のトランジスタである。選択トランジスタＳＧＳ０ａ，ＳＧＳ２ａは、選択ゲート線ＳＧＳａがＬレベルのときにオン状態に維持され、選択ゲート線ＳＧＳａがＨレベルのときにオン状態に維持される。
【0148】
選択トランジスタＳＧＳ１ａ，ＳＧＳ３ａは、エンハンスメント型のトランジスタである。選択トランジスタＳＧＳ１ａ，ＳＧＳ３ａは、選択ゲート線ＳＧＳａがＬレベルのときにオフ状態に維持され、選択ゲート線ＳＧＳａがＨレベルのときにオン状態に維持される。
【0149】
複数のローカルソース線ＬＳＬ０，ＬＳＬ１，ＬＳＬ２，ＬＳＬ３と選択ゲート線ＳＧＳｂとの複数の交差位置に、選択トランジスタＳＧＳ０ｂ，ＳＧＳ１ｂ，ＳＧＳ２ｂ，ＳＧＳ３ｂが形成される。選択トランジスタＳＧＳ０ｂ，ＳＧＳ１ｂ，ＳＧＳ２ｂ，ＳＧＳ３ｂは、それぞれ、ゲートが選択ゲート線ＳＧＳｂに接続される。
【0150】
選択トランジスタＳＧＳ１ｂ，ＳＧＳ３ｂは、図２３にチャネル領域が太線で示されるように、ディプレッション型のトランジスタである。選択トランジスタＳＧＳ１ｂ，ＳＧＳ３ｂは、選択ゲート線ＳＧＳｂがＬレベルのときにオン状態に維持され、選択ゲート線ＳＧＳｂがＨレベルのときにオン状態に維持される。
【0151】
選択トランジスタＳＧＳ０ｂ，ＳＧＳ２ｂは、エンハンスメント型のトランジスタである。選択トランジスタＳＧＳ０ｂ，ＳＧＳ２ｂは、選択ゲート線ＳＧＳｂがＬレベルのときにオフ状態に維持され、選択ゲート線ＳＧＳｂがＨレベルのときにオン状態に維持される。
【0152】
この構成により、図２４～図２７に示すように、各メモリセルＭＣに選択アクセスできる。図２４（ａ）、図２６（ａ）は、セルブロックの動作を示す積層方向の断面図である。図２４（ｂ）、図２６（ｂ）は、セルブロックの動作を示す平面方向の断面図であり、ワード線ＷＬ６２のＺ位置で切った場合のＸＹ断面を例示する。図２５、図２７は、セルブロックの動作を示す回路図である。
【0153】
例えば、図２４（ａ）、図２４（ｂ）、図２５に示すような動作で、メモリセルＭＣ６２’に選択アクセスできる。複数のワード線ＷＬ０～ＷＬ６３のうちワード線ＷＬ６２が選択的にハイレベルにされ、複数のビット線ＢＬ０～ＢＬ３のうちビット線ＢＬ１が選択的にハイレベルにされる場合、メモリセルＭＣ６２’のメモリトランジスタＭＴ’とメモリセルＭＣ６２のメモリトランジスタＭＴとがそれぞれオンする。このとき、選択ゲート信号ＳＧＳａがＨレベルとされ、選択ゲート信号ＳＧＳｂがＬレベルとされる。これにより、選択トランジスタＳＧＳ２ｂがオフ状態に維持され、ローカルソース線ＬＳＬ２が非活性化される。一方、選択トランジスタＳＧＳ１ａ，ＳＧＳ１ｂがいずれもオン状態に維持され、ローカルソース線ＬＳＬ１は活性化される。これにより、セル電流の電流パスは、ビット線ＢＬ１→ローカルビット線ＬＢＬ１→抵抗変化素子ＲＥ→メモリトランジスタＭＴ’→ローカルソース線ＬＳＬ１→ソース線ＳＬ（ソース領域ＳＬａ）となる。すなわち、メモリセルＭＣ６２’に選択アクセスしてセル電流を流すことができる。
【0154】
あるいは、図２６（ａ）、図２６（ｂ）、図２７に示すような動作で、メモリセルＭＣ６２に選択アクセスできる。複数のワード線ＷＬ０～ＷＬ６３のうちワード線ＷＬ６２が選択的にハイレベルにされ、複数のビット線ＢＬ０～ＢＬ３のうちビット線ＢＬ１が選択的にハイレベルにされる場合、メモリセルＭＣ６２’のメモリトランジスタＭＴ’とメモリセルＭＣ６２のメモリトランジスタＭＴとがそれぞれオンする。このとき、選択ゲート信号ＳＧＳａがＬレベルとされ、選択ゲート信号ＳＧＳｂがＨレベルとされる。これにより、選択トランジスタＳＧＳ１ａがオフ状態に維持され、ローカルソース線ＬＳＬ１が非活性化される。一方、選択トランジスタＳＧＳ２ａ，ＳＧＳ２ｂがいずれもオン状態に維持され、ローカルソース線ＬＳＬ２は活性化される。これにより、セル電流の電流パスは、ビット線ＢＬ１→ローカルビット線ＬＢＬ１→抵抗変化素子ＲＥ→メモリトランジスタＭＴ→ローカルソース線ＬＳＬ２→ソース線ＳＬ（ソース領域ＳＬａ）となる。すなわち、メモリセルＭＣ６２に選択アクセスしてセル電流を流すことができる。
【0155】
以上のように、第２の実施形態では、半導体記憶装置１において、各セルブロック内でローカルビット線が平面方向に並ぶ複数のメモリセルで共有され、ローカルビット線から複数のメモリセルを介して複数のローカルソース線に電流パスが形成され得る。このとき、ソース側の選択ゲート線ＳＧＳａ，ＳＧＳｂが２層で構成され異なるレベルの選択ゲート信号ＳＧＳａ，ＳＧＳｂで駆動されることで、ローカルビット線を共有する複数のメモリセルに対して１つのメモリセルに選択アクセスすることができる。
【0156】
すなわち、各サブセルブロックＳＣＢ内では、２つのメモリセルＭＣがローカルビット線ＬＢＬ及び抵抗変化膜ＲＥを共有して配される構成を実現できる。これにより、セルブロックＣＢ内でメモリセルＭＣの配置密度を容易に向上でき、セル面積を低減できる。
【0157】
なお、ソース側の選択ゲート線ＳＧＳａ，ＳＧＳｂが２層で構成されることに代えて、図示しないが、ドレイン側の選択ゲート線ＳＧＤａ，ＳＧＤｂが２層で構成されてもよい。選択ゲート線ＳＧＤａ，ＳＧＤｂが２層で構成されることに伴い、選択ゲート線ＳＧＳｂが省略されてもよい。選択ゲート線ＳＧＤａと複数のローカルビット線ＬＢＬ０，ＬＢＬ１，ＬＢＬ２との複数の交差位置に、互い違いにディプレッション型のトランジスタとエンハンスメント型のトランジスタとが配置されるようにする。
【0158】
例えば、選択ゲート線ＳＧＤａと複数のローカルビット線ＬＢＬ０，ＬＢＬ１，ＬＢＬ２との複数の交差位置に選択トランジスタＳＧＤ０ａ，ＳＧＤ１ａ，ＳＧＤ２ａが形成され、選択ゲート線ＳＧＤｂと複数のローカルビット線ＬＢＬ０，ＬＢＬ１，ＬＢＬ２との複数の交差位置に選択トランジスタＳＧＤ０ｂ，ＳＧＤ１ｂ，ＳＧＤ２ｂが形成されるとする。選択トランジスタＳＧＤ０ａ，ＳＧＤ１ｂ，ＳＧＤ２ａがディプレッション型のトランジスタであり、選択トランジスタＳＧＤ０ｂ，ＳＧＤ１ａ，ＳＧＤ２ｂがエンハンスメント型のトランジスタであってもよい。あるいは、選択トランジスタＳＧＤ０ｂ，ＳＧＤ１ａ，ＳＧＤ２ｂがディプレッション型のトランジスタであり、選択トランジスタＳＧＤ０ａ，ＳＧＤ１ｂ，ＳＧＤ２ａがエンハンスメント型のトランジスタであってもよい。
【0159】
この場合、ドレイン側の選択ゲート線ＳＧＤａ，ＳＧＤｂが２層で構成され異なるレベルの選択ゲート線ＳＧＤａ，ＳＧＤｂで駆動されることで、ローカルソース線ＬＳＬを共有する複数のメモリセルに対して１つのメモリセルに選択アクセスすることができる。
【0160】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0161】
１ 不揮発性半導体記憶装置、５ セルアレイ、ＣＢ，ＣＢ０～ＣＢ５ セルブロック、ＣＨ 半導体膜、ＧＤ ゲート絶縁膜、ＬＢＬ ローカルビット線、ＬＳＬ ローカルソース線、ＭＣ，ＭＣ０～ＭＣ６３ メモリセル、ＭＴ，ＭＴ’ セルトランジスタ、ＲＥ、ＲＥ’，ＲＥ０～ＲＥ６３ 抵抗変化素子，抵抗変化膜、ＳＧＤ，ＳＧＳ 選択ゲート線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】