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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024000019
(43)【公開日】2024-01-05
(54)【発明の名称】半導体構造体及び半導体構造体の製造方法
(51)【国際特許分類】
G03F 9/00 20060101AFI20231225BHJP
G03F 7/20 20060101ALI20231225BHJP
G03F 1/42 20120101ALI20231225BHJP
H10B 41/27 20230101ALI20231225BHJP
H10B 43/27 20230101ALI20231225BHJP
H01L 21/336 20060101ALI20231225BHJP
【ＦＩ】
G03F9/00 H
G03F7/20 521
G03F1/42
H01L27/11556
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022098523
(22)【出願日】2022-06-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】高桑 真歩
【テーマコード（参考）】
2H195
2H197
5F083
5F101
【Ｆターム（参考）】
2H195BE03
2H195BE06
2H195BE08
2H195BE10
2H197BA11
2H197EA11
2H197EB10
2H197EB25
2H197HA03
2H197JA05
2H197JA23
5F083EP01
5F083EP22
5F083EP76
5F083ER21
5F083GA10
5F083PR21
5F083PR22
5F083ZA20
5F101BA00
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH13
(57)【要約】
【課題】積層体を段階的に形成する際のアライメント処理を効率的に実施可能な半導体構造体及び半導体構造体の製造方法を提供する。
【解決手段】半導体構造体は、積層体を備える。積層体は、導電層と絶縁層とが交互に複数積層され、導電層と絶縁層とを積層方向に貫通する複数の貫通孔を有する。積層体の内部において、積層方向に交差する平面座標系における同一座標に対応する領域に、同一且つ複数のアライメントマーク又はずれ計測マークが所定数の導電層及び所定数の絶縁層を含む１以上の階層を挟んで形成されている。
【選択図】図１１
【解決手段】半導体構造体は、積層体を備える。積層体は、導電層と絶縁層とが交互に複数積層され、導電層と絶縁層とを積層方向に貫通する複数の貫通孔を有する。積層体の内部において、積層方向に交差する平面座標系における同一座標に対応する領域に、同一且つ複数のアライメントマーク又はずれ計測マークが所定数の導電層及び所定数の絶縁層を含む１以上の階層を挟んで形成されている。
【選択図】図１１
【特許請求の範囲】
【請求項1】
導電層と絶縁層とが交互に複数積層され、前記導電層と前記絶縁層とを積層方向に貫通する複数の貫通孔を有する積層体を備え、
前記積層体の内部において、前記積層方向に交差する平面座標系における同一座標に対応する領域に、同一且つ複数のアライメントマーク又はずれ計測マークが所定数の前記導電層及び所定数の前記絶縁層を含む１以上の階層を挟んで形成されている、
半導体構造体。
前記積層体の内部において、前記積層方向に交差する平面座標系における同一座標に対応する領域に、同一且つ複数のアライメントマーク又はずれ計測マークが所定数の前記導電層及び所定数の前記絶縁層を含む１以上の階層を挟んで形成されている、
半導体構造体。
【請求項2】
第Ｎ階層の第１座標に対応する領域と第Ｎ＋２階層の第１座標に対応する領域とに同一の前記アライメントマーク又は前記ずれ計測マークが形成されている、
請求項１に記載の半導体構造体。
請求項１に記載の半導体構造体。
【請求項3】
第Ｎ＋１階層の第２座標に対応する領域と第Ｎ＋３階層の第２座標に対応する領域とに同一の前記アライメントマーク又は前記ずれ計測マークが形成されている、
請求項２に記載の半導体構造体。
請求項２に記載の半導体構造体。
【請求項4】
第Ｎ階層の第１座標に対応する領域と第Ｎ＋３階層の第１座標に対応する領域とに同一の前記アライメントマーク又は前記ずれ計測マークが形成されている、
請求項１に記載の半導体構造体。
請求項１に記載の半導体構造体。
【請求項5】
第Ｎ＋１階層の第２座標に対応する領域と第Ｎ＋４階層の第２座標に対応する領域とに同一の前記アライメントマーク又は前記ずれ計測マークが形成され、
第Ｎ＋２階層の第３座標に対応する領域と第Ｎ＋５階層の第３座標に対応する領域とに同一の前記アライメントマーク又は前記ずれ計測マークが形成されている、
請求項４に記載の半導体構造体。
第Ｎ＋２階層の第３座標に対応する領域と第Ｎ＋５階層の第３座標に対応する領域とに同一の前記アライメントマーク又は前記ずれ計測マークが形成されている、
請求項４に記載の半導体構造体。
【請求項6】
前記アライメントマーク又は前記ずれ計測マークは、前記導電層又は前記絶縁層の少なくともどちらか一方の厚さを薄くした段差が各前記階層の最上面に伝播することにより形成され、
前記段差の幅は、１μｍ以上４μｍ以下である、
請求項１に記載の半導体構造体。
前記段差の幅は、１μｍ以上４μｍ以下である、
請求項１に記載の半導体構造体。
【請求項7】
複数のチップ領域と、
各前記チップ領域の周囲を取り囲むように形成されたダイシング領域と、
を含み、
前記アライメントマーク又は前記ずれ計測マークは、前記ダイシング領域に形成されている、
請求項１に記載の半導体構造体。
各前記チップ領域の周囲を取り囲むように形成されたダイシング領域と、
を含み、
前記アライメントマーク又は前記ずれ計測マークは、前記ダイシング領域に形成されている、
請求項１に記載の半導体構造体。
【請求項8】
前記アライメントマークは、複数の前記チップ領域を含むショット領域の中央部に配置され、
前記ずれ計測マークは、前記ショット領域の外縁部に配置されている、
請求項７に記載の半導体構造体。
前記ずれ計測マークは、前記ショット領域の外縁部に配置されている、
請求項７に記載の半導体構造体。
【請求項9】
前記チップ領域に三次元積層型の半導体記憶装置が形成されている、
請求項７に記載の半導体構造体。
請求項７に記載の半導体構造体。
【請求項10】
導電層と絶縁層とが交互に複数積層され、前記導電層と前記絶縁層とを積層方向に貫通する複数の貫通孔を有する積層体を、それぞれが所定数の前記導電層及び所定数の前記絶縁層を含む複数の階層毎に段階的に形成する半導体構造体の製造方法であって、
第Ｎ階層の表面の、前記積層方向に交差する平面座標系における第１座標に対応する領域に第１マスクを用いて第１段差を形成する工程と、
前記第Ｎ階層上に第Ｎ＋１階層を形成し、前記第Ｎ階層に形成された前記第１段差を前記第Ｎ＋１階層の表面に伝播させることにより、前記第Ｎ＋１階層の前記第１座標に対応する領域にアライメントマーク又はずれ計測マークを形成する工程と、
前記第Ｎ＋１階層の表面の前記第１座標とは異なる第２座標に対応する領域に第２マスクを用いて第２段差を形成する工程と、
前記第Ｎ＋１階層上に第Ｎ＋２階層を形成し、前記第Ｎ＋１階層に形成された前記第２段差を前記第Ｎ＋２階層の表面に伝播させることにより、前記第Ｎ＋２階層の前記第２座標に対応する領域にアライメントマーク又はずれ計測マークを形成する工程と、
前記第Ｎ＋２階層の表面の前記第１座標に対応する領域に前記第１マスクを用いて前記第１段差を形成する工程と、
前記第Ｎ＋２階層上に第Ｎ＋３階層を形成し、前記第Ｎ＋２階層に形成された前記第１段差を前記第Ｎ＋３階層の表面に伝播させることにより、前記第Ｎ＋３階層の前記第１座標に対応する領域にアライメントマーク又はずれ計測マークを形成する工程と、
を含み、
前記第Ｎ階層に形成された前記第１段差は、前記第Ｎ＋１階層の表面に伝播し、且つ前記第Ｎ＋２階層の表面に伝播しない、
半導体構造体の製造方法。
第Ｎ階層の表面の、前記積層方向に交差する平面座標系における第１座標に対応する領域に第１マスクを用いて第１段差を形成する工程と、
前記第Ｎ階層上に第Ｎ＋１階層を形成し、前記第Ｎ階層に形成された前記第１段差を前記第Ｎ＋１階層の表面に伝播させることにより、前記第Ｎ＋１階層の前記第１座標に対応する領域にアライメントマーク又はずれ計測マークを形成する工程と、
前記第Ｎ＋１階層の表面の前記第１座標とは異なる第２座標に対応する領域に第２マスクを用いて第２段差を形成する工程と、
前記第Ｎ＋１階層上に第Ｎ＋２階層を形成し、前記第Ｎ＋１階層に形成された前記第２段差を前記第Ｎ＋２階層の表面に伝播させることにより、前記第Ｎ＋２階層の前記第２座標に対応する領域にアライメントマーク又はずれ計測マークを形成する工程と、
前記第Ｎ＋２階層の表面の前記第１座標に対応する領域に前記第１マスクを用いて前記第１段差を形成する工程と、
前記第Ｎ＋２階層上に第Ｎ＋３階層を形成し、前記第Ｎ＋２階層に形成された前記第１段差を前記第Ｎ＋３階層の表面に伝播させることにより、前記第Ｎ＋３階層の前記第１座標に対応する領域にアライメントマーク又はずれ計測マークを形成する工程と、
を含み、
前記第Ｎ階層に形成された前記第１段差は、前記第Ｎ＋１階層の表面に伝播し、且つ前記第Ｎ＋２階層の表面に伝播しない、
半導体構造体の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体構造体及び半導体構造体の製造方法に関する。
【背景技術】
【0002】
導電層と絶縁層とが交互に複数積層された積層体に複数のメモリセルが三次元状に配置された三次元積層型の半導体記憶装置が利用されている。このような半導体記憶装置において、記憶容量の増加のため積層体の積層数の増大化が求められている。積層数の増大化を実現するための手法として、積層体を複数の階層に分割し、積層体を階層毎に段階的に形成する手法がある。このように積層体を段階的に形成する場合、階層間のアライメント処理が必要となるが、従来技術では、アライメント用のマークを形成するためのマスクを階層毎に準備する必要があり、コストの増加、作業効率の低下等が問題となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１０－２５１７４６号公報
【特許文献2】特開２０１２－８０１３１号公報
【特許文献3】特開２０１２－１２４４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一つの実施形態は、積層体を段階的に形成する際のアライメント処理を効率的に実施可能な半導体構造体及び半導体構造体の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明の一つの実施形態によれば、半導体構造体が提供される。半導体構造体は、積層体を備える。積層体は、導電層と絶縁層とが交互に複数積層され、導電層と絶縁層とを積層方向に貫通する複数の貫通孔を有する。積層体の内部において、積層方向に交差する平面座標系における同一座標に対応する領域に、同一且つ複数のアライメントマーク又はずれ計測マークが所定数の導電層及び所定数の絶縁層を含む１以上の階層を挟んで形成されている。
【図面の簡単な説明】
【0006】
【図1】実施形態のウェハの構成の一例を示す平面図。
【図2】実施形態のショット領域の構成の一例を示す平面図。
【図3】実施形態のチップ領域に形成された積層体の構成の一例を示す断面図。
【図4】実施形態の露光アライメントマークの一例を示す平面図。
【図5】実施形態のずれ計測マークの一例を示す平面図。
【図6】実施形態の第１マスクの構造の一例を示す平面図。
【図7】実施形態の第２マスクの構造の一例を示す平面図。
【図8】実施形態の半導体記憶装置の製造方法における処理の一部の一例を示すフローチャート。
【図9A】実施形態の第１露光アライメント領域における第１階層、第１ハードマスク層及び第１レジストパタンの状態の一例を示す断面図。
【図9B】実施形態の第１露光アライメント領域における第１レジストパタンによる加工後の第１階層の状態の一例を示す断面図。
【図9C】実施形態の第１階層の露光アライメント段差の一例を示す断面図。
【図9D】実施形態の第１露光アライメント領域における第２階層の状態の一例を示す断面図。
【図9E】実施形態の第１露光アライメント領域における第２階層、第２ハードマスク層及び第２レジストパタンの状態の一例を示す断面図。
【図9F】実施形態の第１露光アライメント領域における第２レジストパタンによる加工後の第２階層の状態の一例を示す断面図。
【図9G】実施形態の第１露光アライメント領域における第３階層の状態の一例を示す断面図。
【図9H】実施形態の第１露光アライメント領域における第３階層、第３ハードマスク層及び第１レジストパタンの状態の一例を示す断面図。
【図9I】実施形態の第１露光アライメント領域における第１レジストパタンによる加工後の第３階層の状態の一例を示す断面図。
【図9J】実施形態の第３階層の露光アライメント段差の一例を示す断面図。
【図9K】実施形態の第１露光アライメント領域における積層体の構成の一例を示す断面図。
【図10A】実施形態の第１ずれ計測領域における第１階層、第１ハードマスク層及び第１レジストパタンの状態の一例を示す断面図。
【図10B】実施形態の第１ずれ計測領域における第１レジストパタンによる加工後の第１階層の状態の一例を示す断面図である。
【図10C】実施形態の第１階層のずれ計測段差の一例を示す断面図。
【図10D】実施形態の第１ずれ計測領域における第２階層の状態の一例を示す断面図。
【図10E】実施形態の第１ずれ計測領域における第２階層、第２ハードマスク層及び第２レジストパタンの状態の一例を示す断面図。
【図10F】実施形態の第１ずれ計測領域における第２レジストパタンによる加工後の第２階層の状態の一例を示す断面図。
【図10G】実施形態の第１ずれ計測領域における第３階層の状態の一例を示す断面図。
【図10H】実施形態の第１ずれ計測領域における第３階層、第３ハードマスク層及び第１レジストパタンの状態の一例を示す断面図。
【図10I】実施形態の第１ずれ計測領域における第１レジストパタンによる加工後の第３階層の状態の一例を示す断面図。
【図10J】実施形態の第３階層のずれ計測段差の一例を示す断面図。
【図10K】実施形態の第１ずれ計測領域における積層値の構成の一例を示す断面図。
【図11】実施形態の露光アライメント処理及びずれ計測処理の一例を概念的に示す図。
【図12】第１変形例のショット領域の構成の一例を示す平面図。
【図13】第１変形例の第３マスクの構造の一例を示す平面図。
【図14】第１変形例の第４マスクの構造の一例を示す平面図。
【図15】第１変形例の第５マスクの構造の一例を示す平面図。
【図16】第１変形例の露光アライメント処理及びずれ計測処理の一例を概念的に示す図。
【図17】第２変形例の第１露光アライメント領域における積層体の構成の一例を示す断面図である。
【図18】第３変形例の第１露光アライメント領域における積層体の構成の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体構造体及び半導体構造体の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる断面図等は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率等は現実のものとは異なる場合がある。
【0008】
図１は、実施形態のウェハＷの構成の一例を示す平面図である。図１において、Ｘ方向は紙面上で左から右へ向かう方向に対応し、Ｙ方向は紙面上で下から上へ向かう方向に対応し、Ｚ方向は紙面の奥から手前へ向かう方向に対応している。他の図面におけるＸ方向、Ｙ方向及びＺ方向は、図１におけるＸ方向、Ｙ方向及びＺ方向にそれぞれ対応している。
【0009】
ウェハＷは、シリコン等から構成され、複数のショット領域Ｒｓを含む。各ショット領域Ｒｓは、フォトリソグラフィにおいて１回の露光で処理可能な領域であり、本例では矩形状に形成されている。露光範囲を例えば破線の矢印で示されるように移動させていくことにより、複数のショット領域Ｒｓのそれぞれを順次露光・現像していくことができる。
【0010】
図２は、実施形態のショット領域Ｒｓの構成の一例を示す平面図である。ショット領域Ｒｓは、複数のチップ領域Ｒｃ及びダイシング領域Ｒｄを含む。各チップ領域Ｒｃは、所定の半導体デバイスが形成される領域であり、所定のデバイスパタンを有する複数の層（膜）を積層した積層体が形成される。半導体デバイスは、例えば、三次元積層型の半導体記憶装置等であり得る。ダイシング領域Ｒｄは、各チップ領域Ｒｃの周囲を取り囲むように形成された領域である。チップ領域Ｒｃの加工完了後にウェハＷがダイシング領域Ｒｄで裁断されることにより、各チップ領域Ｒｃが独立した半導体デバイスとなる。
【0011】
本実施系形態のダイシング領域Ｒｄは、チップ領域Ｒｃに積層体を形成する際のアライメント処理を実施するための領域としても利用される。ダイシング領域Ｒｄは、露光アライメント領域α１，α２及びずれ計測領域β１，β２を含む。露光アライメント領域α１，α２は、ショット領域Ｒｓに対する露光（例えば光の照射位置等）を調整する露光アライメント処理に利用される領域であり、ショット領域Ｒｓの中央部付近のダイシング領域Ｒｄに配置されている。ずれ計測領域β１，β２は、積層体を構成する複数の階層間のずれを計測するずれ計測処理に利用される領域であり、ショット領域Ｒｓの外縁部付近のダイシング領域Ｒｄに配置されている。
【0012】
本実施形態の露光アライメント領域は、第１露光アライメント領域α１及び第２露光アライメント領域α２を含む。第１露光アライメント領域α１は、積層体の積層方向に交差する平面座標系（ＸＹ平面に対応する座標系）における第１座標に対応する領域である。第２露光アライメント領域α２は、当該平面座標系において第１座標とは異なる第２座標に対応する領域である。ここでは、第１露光アライメント領域α１及び第２露光アライメント領域α２がそれぞれ２つずつの領域を含む構成を例示するが、第１露光アライメント領域α１及び第２露光アライメント領域α２の構成はこれに限定されるものではなく、例えばそれぞれが１つの領域を含んでもよいし、３つ以上の領域を含んでもよい。
【0013】
本実施形態のずれ計測領域は、第１ずれ計測領域β１及び第２ずれ計測領域β２を含む。第１ずれ計測領域β１は、積層体の積層方向に交差する平面座標系（ＸＹ平面に対応する座標系）において第１座標及び第２座標とは異なる第３座標に対応する領域である。第２ずれ計測領域β２は、当該平面座標系において第１～第３座標とは異なる第４座標に対応する領域である。ここでは、第１ずれ計測領域β１及び第２ずれ計測領域β２がそれぞれ４つずつの領域を含む構成を例示するが、第１ずれ計測領域β１及び第２ずれ計測領域β２の構成はこれに限定されるものではなく、例えばそれぞれが１つ～３つの領域を含んでもよいし、５つ以上の領域を含んでもよい。
【0014】
本実施形態の半導体構造体は、チップ領域Ｒｃに形成された積層体と、ダイシング領域Ｒｄに形成され、アライメント処理に使用されるアライメントマークとを含む構造体である。
【0015】
図３は、実施形態のチップ領域Ｒｃに形成された積層体Ｌの構成の一例を示す断面図である。図３において、三次元積層型の半導体記憶装置１の一部が例示されている。半導体記憶装置１は、ウェハＷ、下地層１０１、積層体Ｌ、上部導電層１０２及びピラーＰを含む。下地層１０１は、例えば酸化シリコン、窒化シリコン等を含む絶縁膜で構成される。積層体Ｌは、導電層１１１と絶縁層１１２とが交互に複数積層されて構成される。絶縁層１１２は、例えば酸化シリコンを含む。上部導電層１０２は、積層体Ｌ上に形成され、例えば炭素膜等で構成される。複数のピラーＰのそれぞれは、積層体Ｌ及び上部導電層１０２を積層方向（Ｚ方向と平行な方向）に貫通するメモリホールＭＨ（貫通孔の一例）内にピラー層が充填されて構成される。ピラー層は、例えばコア絶縁層、半導体チャネル層、メモリ層等を含み、メモリ層は、例えばトンネル絶縁層、電荷蓄積層、ブロック絶縁層等を含む。各ピラーＰと導電層１１１との接続部分がメモリセルとなる。このような構成により、複数のメモリセルが三次元状に配置されたメモリセルアレイが構成される。
【0016】
本実施形態の積層体Ｌは、複数の階層毎に段階的に形成される。以下では、積層体Ｌを６つの階層Ｌ１～Ｌ６に分割し、６段階に分けて形成する場合について説明する。ここでは、第１階層Ｌ１が３つの導電層１１１及び２つの絶縁層１１２を含み、第２階層Ｌ２～第６階層Ｌ６のそれぞれが３つの導電層１１１及び３つの絶縁層１１２を含む構成が例示されているが、各階層Ｌ１～Ｌ６の導電層１１１及び絶縁層１１２の数はこれに限定されるものではない。また、積層体Ｌの分割数は６に限定されるものでない。このように、積層体Ｌを複数の段階に分けて形成する場合、メモリホールＭＨの形成位置が複数の階層Ｌ１～Ｌ６間でずれないようにするためのアライメント処理（露光アライメント処理及びずれ計測処理）が必要となる。
【0017】
図４は、実施形態の露光アライメントマークＭｅの一例を示す平面図である。露光アライメントマークＭｅ（アライメントマークの一例）は、露光アライメント処理を実施する際に利用されるマークであり、各ショット領域Ｒｓ内の露光アライメント領域α１，α２に形成される。ここで例示する露光アライメントマークＭｅは、Ｘ方向及びＹ方向に対して所定角度傾いた複数の直線を含むＬ／Ｓ（ラインアンドスペース）パタンを有する。露光装置から照射された光が露光アライメントマークＭｅに反射又は回折された光の光学的特徴等に基づいて、露光用の光を照射する露光装置に載置されたウェハＷの位置を検知できる。なお、上記露光アライメントマークＭｅは例示であり、公知又は新規な各種のパタンが露光アライメントマークＭｅに利用され得る。
【0018】
図５は、実施形態のずれ計測マークＭｄの一例を示す平面図である。ずれ計測マークＭｄ（ずれ計測マークの一例）は、下層（例えば第１階層Ｌ１）と当該下層上に形成される上層（例えば第２階層）との間のずれを計測するずれ計測処理を実行する際に利用されるマークであり、各ショット領域Ｒｓ内のずれ計測領域β１，β２に形成される。ここで例示するずれ計測マークＭｄは、入れ子構造を構成する第１ずれ計測マークＭｄ１及び第２ずれ計測マークＭｄ２を含む。第１ずれ計測マークＭｄ１は、Ｙ方向に対して平行な一対のバーパタンと、Ｘ方向に対して平行な一対のバーパタンとを含む。第２ずれ計測マークＭｄ２は、Ｙ方向に対して平行な一対のバーパタンと、Ｘ方向に対して平行な一対のバーパタンとを含み、第１ずれ計測マークＭｄ１の内側に配置される。第１ずれ計測マークＭｄ１は、下層に形成された段差が上層に伝播することにより上層の表面に形成される。第２ずれ計測マークＭｄ２は、上層の表面に形成されたレジスト膜等に形成される。第１ずれ計測マークＭｄ１と第２ずれ計測マークＭｄ２との位置関係（各バーパタンの間隔、角度等）に基づいて下層と上層との間のずれを計測できる。なお、上記ずれ計測マークＭｄは例示であり、公知又は新規な各種のパタンがずれ計測マークＭｄに利用され得る。
【0019】
本実施形態では、上記のようなアライメント処理を２種類のマスク（フォトマスク、レチクル等）を用いて実施する。
【0020】
図６は、実施形態の第１マスクＭ１の構造の一例を示す平面図である。第１マスクＭ１は、１つのショット領域Ｒｓを１度で露光できるように形成され、チップパタン１４１、露光アライメントパタンＰｅ、第１ずれ計測パタンＰｄ１及び第２ずれ計測パタンＰｄ２を含む。複数のチップパタン１４１のそれぞれには、チップ領域Ｒｃに形成される半導体デバイスのデバイスパタン（本実施形態では半導体記憶装置１のメモリセルアレイを形成するためのパタン等）が形成されている。
【0021】
第１マスクＭ１の露光アライメントパタンＰｅは、上記露光アライメントマークＭｅを形成するためのパタンであり、ショット領域Ｒｓに設定された第１露光アライメント領域α１に対応する位置に形成されている。本実施形態では、２つの第１露光アライメント領域α１に対応する位置のそれぞれに露光アライメントパタンＰｅが１つずつ配置されている。
【0022】
第１マスクＭ１の第１ずれ計測パタンＰｄ１は、上記第１ずれ計測マークＭｄ１を形成するためのパタンであり、ショット領域Ｒｓに設定された第１ずれ計測領域β１に対応する位置に形成されている。本実施形態では、４つの第１ずれ計測領域β１に対応する位置のそれぞれに第１ずれ計測パタンＰｄ１が１つずつ配置されている。第１マスクＭ１の第２ずれ計測パタンＰｄ２は、上記第２ずれ計測マークＭｄ２を形成するためのパタンであり、ショット領域Ｒｓに設定された第２ずれ計測領域β２に対応する位置に形成されている。本実施形態では、４つの第２ずれ計測領域β２に対応する位置のそれぞれに第２ずれ計測パタンＰｄ２が１つずつ配置されている。
【0023】
図７は、実施形態の第２マスクＭ２の構造の一例を示す平面図である。第２マスクＭ２は、第１マスクＭ１と同様に、１つのショット領域Ｒｓを１度に露光できるように形成され、チップパタン１４１、露光アライメントパタンＰｅ、第１ずれ計測パタンＰｄ１及び第２ずれ計測パタンＰｄ２を含む。複数のチップパタン１４１のそれぞれには、第１マスクＭ１と同様に、チップ領域Ｒｃに形成される半導体デバイスのデバイスパタンが形成されている。
【0024】
第２マスクＭ２の露光アライメントパタンＰｅは、上記第１ずれ計測マークＭｄ１を形成するためのパタンであり、ショット領域Ｒｓに設定された第２露光アライメント領域α２に対応する位置に形成されている。本実施形態では、２つの第２露光アライメント領域α２に対応する位置のそれぞれに露光アライメントパタンＰｅが１つずつ配置されている。
【0025】
第２マスクＭ２の第１ずれ計測パタンＰｄ１は、上記第１ずれ計測マークＭｄ１を形成するためのパタンであり、ショット領域Ｒｓに設定された第２ずれ計測領域β２に対応する位置に形成されている。本実施形態では、４つの第２ずれ計測領域β２に対応する位置のそれぞれに第１ずれ計測パタンＰｄ１が１つずつ配置されている。第２マスクＭ２の第２ずれ計測パタンＰｄ２は、上記第２ずれ計測マークＭｄ２を形成するためのパタンであり、ショット領域Ｒｓに設定された第１ずれ計測領域β１に対応する位置に形成されている。本実施形態では、４つの第１ずれ計測領域β１に対応する位置のそれぞれに第２ずれ計測パタンＰｄ２が１つずつ配置されている。
【0026】
本実施形態では、積層体Ｌを６段階で形成する際に、上記のような２種類のマスク（第１マスクＭ１及び第２マスクＭ２）を１段階（第１階層Ｌ１～第６階層Ｌ６の各層）毎に交互に使用して露光アライメントマークＭｅ及びずれ計測マークＭｄを形成する。例えば、第１階層Ｌ１、第３階層Ｌ３及び第５階層Ｌ５に対する露光・現像には第１マスクＭ１が使用され、第２階層Ｌ２、第４階層Ｌ４及び第６階層Ｌ６に対する露光・現像には第２マスクＭ２が使用される。本実施形態で例示した２種類のマスクＭ１，Ｍ２を用いてマークを形成する例においては、露光アライメントマークを２つ、ずれ計測マークを４つ配置する例を示したが、マーク配置数は要求されるアライメント精度に応じて増減する。例えば、高いアライメント精度が要求される場合、露光装置で補正できるパラメータを多くする必要があるが、パラメータが多くなるに従い、必要なマーク配置数は多くなる。ずれ計測マークの配置数が１０を超える場合も発生する。
【0027】
図８は、実施形態の半導体記憶装置１の製造方法における処理の一部の一例を示すフローチャートである。先ず、ウェハＷ（下地層１０１）上に適宜な成膜手法、例えばＣＶＤ（Chemical Vapor Deposition）、ＰＶＤ（Physical Vapor Deposition）等を用いて第１階層Ｌ１を形成する（Ｓ１０１）。その後、第１階層Ｌ１上に第１ハードマスク層を形成し（Ｓ１０２）、第１マスクＭ１（図６）を用いて第１ハードマスク層上に第１レジストパタンを形成する（Ｓ１０３）。
【0028】
図９Ａは、実施形態の第１露光アライメント領域α１における第１階層Ｌ１、第１ハードマスク層ＨＭ１及び第１レジストパタンＲＰ１の状態の一例を示す断面図である。図１０Ａは、実施形態の第１ずれ計測領域β１における第１階層Ｌ１、第１ハードマスク層ＨＭ１及び第１レジストパタンＲＰ１の状態の一例を示す断面図である。図９Ａは、図２におけるＡ－Ａ断面に対応する。図１０Ａは、図２におけるＢ－Ｂ断面に対応する。また、後述する図９Ｂ～図９Ｋは、図９Ａと同様に、図２におけるＡ－Ａ断面に対応する。後述する図１０Ｂ～図１０Ｋは、図１０Ａと同様に、図２におけるＢ－Ｂ断面に対応する。
【0029】
図９Ａ及び図１０Ａに示されるように、積層体Ｌの形成過程における第１階層Ｌ１は、下地層１０１上に犠牲層１５１及び絶縁層１１２が交互に積層されて構成される。犠牲層１５１は、最終的に導電層１１１（図３）に置換される。第１階層Ｌ１の最上面Ｓ１上には第１ハードマスク層ＨＭ１が形成され、第１ハードマスク層ＨＭ１上には第１マスクＭ１を用いて露光及び現像される第１レジストパタンＲＰ１を有する第１レジスト層Ｒ１が形成される。
【0030】
【0031】
また、図１０Ａに示されるように、第１レジスト層Ｒ１の第１ずれ計測領域β１に対応する部分には、第１マスクＭ１の第１ずれ計測パタンＰｄ１（図６）により第１ずれ計測レジストパタンＲＰｄ１が形成される。また、図示されていないが、第１レジスト層Ｒ１の第２ずれ計測領域β２に対応する部分には、第１マスクＭ１の第２ずれ計測パタンＰｄ２により第２ずれ計測レジストパタンＲＰｄ２が形成される。
【0032】
すなわち、第１レジストパタンＲＰ１は、第１露光アライメント領域α１に形成された露光アライメントレジストパタンＲＰｅと、第１ずれ計測領域β１に形成された第１ずれ計測レジストパタンＲＰｄ１と、第２ずれ計測領域β２に形成された第２ずれ計測レジストパタンＲＰｄ２とを含む。
【0033】
図８に戻り、その後、第１ハードマスク層ＨＭ１上に形成された第１レジストパタンＲＰ１により第１階層Ｌ１を加工する（Ｓ１０４）。
【0034】
図９Ｂは、実施形態の第１露光アライメント領域α１における第１レジストパタンＲＰ１による加工後の第１階層Ｌ１の状態の一例を示す断面図である。図１０Ｂは、実施形態の第１ずれ計測領域β１における第１レジストパタンＲＰ１による加工後の第１階層Ｌ１の状態の一例を示す断面図である。
【0035】
図９Ｂに示されるように、第１階層Ｌ１の第１露光アライメント領域α１に対応する部分には、露光アライメントレジストパタンＲＰｅ（図９Ａ）を用いて適宜なエッチング処理、例えばＲＩＥ（Reactive Ion Etching）等を施すことにより、メモリホールＭＨ（貫通孔の一例）が形成される。その後、適宜な成膜手法により当該メモリホールＭＨ内に犠牲層１６１が形成される。犠牲層１６１は、例えばアモルファスシリコン等を含む。当該メモリホールＭＨは、チップ領域Ｒｃに形成されるメモリホールＭＨ（図３）とは異なり、半導体記憶装置１のメモリセルとして機能する部分ではないため、その内部にピラー層が形成されなくてもよい。
【0036】
また、図１０Ｂに示されるように、第１階層Ｌ１の第１ずれ計測領域β１に対応する部分には、第１ずれ計測レジストパタンＲＰｄ１（図１０Ａ）を用いて適宜なエッチング処理を施すことにより、メモリホールＭＨが形成される。その後、適宜な成膜手法により当該メモリホールＭＨ内に犠牲層１６１が形成される。また、このとき、図示されていないが、第２ずれ計測領域β２において、第２ずれ計測レジストパタンを用いて第１階層Ｌ１の第２ずれ計測領域β２に対応する部分にメモリホールＭＨが形成され、当該メモリホールＭＨ内に犠牲層が形成される。第２ずれ計測領域β２におけるメモリホールＭＨの形成については、図１０Ｆ等を参照して後述する。
【0037】
図８に戻り、その後、第１階層Ｌ１の最上面Ｓ１に露光アライメント段差及びずれ計測段差を形成する（Ｓ１０５）。
【0038】
【0039】
図９Ｃに示されるように、上記のように第１露光アライメント領域α１に形成されたメモリホールＭＨを基準として、露光アライメントマークＭｅに対応する露光アライメント段差１７１が形成される。露光アライメント段差１７１は、複数のメモリホールＭＨの間に存在する第１階層Ｌ１の上層部分をエッチング等の適宜な手法により除去することにより形成される。なお、ここでは最上層の犠牲層１５１の全部と当該犠牲層１５１の直下の絶縁層１１２の一部とが除去される例が示されているが、除去される層の厚さはこれに限定されるものではない。露光アライメント段差１７１の幅Ｄ（隣り合うメモリホールＭＨの間隔）は、１μｍ～４μｍの範囲内にあることが好ましい。
【0040】
また、図１０Ｃに示されるように、上記のように第１ずれ計測領域β１に形成されたメモリホールＭＨを基準として、第１ずれ計測マークＭｄ１に対応するずれ計測段差１８１が形成される。ずれ計測段差１８１は、外側に位置する２つのメモリホールＭＨの間に存在する第１階層Ｌ１の上層部分をエッチング等の適宜な手法により除去することにより形成される。なお、ここでは最上層の犠牲層１５１の全体と当該犠牲層１５１の直下の絶縁層１１２の一部とが除去される例が示されているが、除去される層の厚さはこれに限定されるものではない。ずれ計測段差１８１の幅Ｄも、露光アライメント段差１７１の幅Ｄと同様に、１μｍ～４μｍの範囲内にあることが好ましい。
【0041】
図８に戻り、その後、第１階層Ｌ１上に第２階層Ｌ２を形成する（Ｓ１０６）。
【0042】
【0043】
図９Ｄ及び図１０Ｄに示されるように、積層体Ｌの形成過程における第２階層Ｌ２は、第１階層Ｌ１と同様に、犠牲層１５１と絶縁層１１２とが交互に積層されて構成される。チップ領域Ｒｃにおける犠牲層１５１は、最終的に導電層１１１（図３）に置換されるが、ダイシング領域Ｒｄにおける犠牲層１５１は、導電層１１１に置換されてもよいし、置換されなくてもよい。
【0044】
図９Ｄに示されるように、第１階層Ｌ１上に適宜な成膜手法により犠牲層１５１と絶縁層１１２とが交互に積層された第２階層Ｌ２が形成される。このとき、第１階層Ｌ１に形成された露光アライメント段差１７１が第２階層Ｌ２の最上面Ｓ２に伝播することにより、第１露光アライメント領域α１における第２階層Ｌ２の最上面Ｓ２には露光アライメントマークＭｅが形成される。
【0045】
また、図１０Ｄに示されるように、第１階層Ｌ１上に第２階層Ｌ２が形成されるとき、第１階層Ｌ１に形成されたずれ計測段差１８１が第２階層Ｌ２の最上面Ｓ２に伝播することにより、第１ずれ計測領域β１における第２階層Ｌ２の最上面Ｓ２には第１ずれ計測マークＭｄ１が形成される。
【0046】
【0047】
図９Ｅは、実施形態の第１露光アライメント領域α１における第２階層Ｌ２、第２ハードマスク層ＨＭ２及び第２レジストパタンＲＰ２の状態の一例を示す断面図である。図１０Ｅは、実施形態の第１ずれ計測領域β１における第２階層Ｌ２、第２ハードマスク層ＨＭ２及び第２レジストパタンＰＲ２の状態の一例を示す断面図である。
【0048】
図９Ｅ及び図１０Ｅに示されるように、第２階層Ｌ２の最上面Ｓ２上には第２ハードマスク層ＨＭ２形成され、第２ハードマスク層ＨＭ２上には第２マスクＭ２（図７）を用いて露光及び現像される第２レジストパタンＲＰ２を有する第２レジスト層Ｒ２が形成される。
【0049】
図９Ｅに示されるように、第２レジスト層Ｒ２の第１露光アライメント領域α１に対応する部分には、第１レジスト層Ｒ１（図９Ａ）に形成された露光アライメントレジストパタンＲＰｅが形成されない。これは、図７に示されるように、第２マスクＭ２の第１露光アライメント領域α１には露光アライメントパタンＰｅが形成されていないためである。一方、第２マスクＭ２の第２露光アライメント領域α２には露光アライメントパタンＰｅが形成されているため、第２レジスト層Ｒ２の第２露光アライメント領域α２に対応する部分には、図示されていないが、露光アライメントレジストパタンＲＰｅが形成される。
【0050】
また、図１０Ｅに示されるように、第２レジスト層Ｒ２の第１ずれ計測領域β１に対応する部分には、第２ずれ計測レジストパタンＲＰｄ２が形成される。また、図示されていないが、第２レジスト層Ｒ２の第２ずれ計測領域β２に対応する部分には、第１ずれ計測レジストパタンＲＰｄ１（図１０Ａ）が形成される。これらの第２ずれ計測レジストパタンＲＰｄ２及び第１ずれ計測レジストパタンＲＰｄ１は、第２マスクＭ２に含まれる第２ずれ計測パタンＰｄ２及び第１ずれ計測パタンＰｄ１（図７）にそれぞれ対応する。
【0051】
すなわち、第２レジストパタンＲＰ２は、第２露光アライメント領域α２に形成された露光アライメントレジストパタンＲＰｅと、第１ずれ計測領域β１に形成された第２ずれ計測レジストパタンＲＰｄ２と、第２ずれ計測領域β２に形成された第１ずれ計測レジストパタンＲＰｄ１とを含む。
【0052】
図８に戻り、その後、第２ハードマスク層ＨＭ２上に形成された第２レジストパタンＲＰ２により第２階層Ｌ２を加工する（Ｓ１０９）。
【0053】
図９Ｆは、実施形態の第１露光アライメント領域α１における第２レジストパタンＲＰ２による加工後の第２階層Ｌ２の状態の一例を示す断面図である。図１０Ｆは、実施形態の第１ずれ計測領域β１における第２レジストパタンＲＰ２による加工後の第２階層Ｌ２の状態の一例を示す断面図である。
【0054】
上述したように、第２レジストパタンＲＰ２においては第１露光アライメント領域α１に露光アライメントレジストパタンＲＰｅが形成されていないため、図９Ｆに示されるように、第２階層Ｌ２の第１露光アライメント領域α１に対応する部分においては、第２ハードマスク層ＨＭ２及び第２レジスト層Ｒ２が除去されたのみで、何も形成されない。
【0055】
一方、第２レジストパタンの第１ずれ計測領域β１には第２ずれ計測レジストパタンＲＰｄ２（図１０Ｅ）が形成されている。そのため、図１０Ｆに示されるように、当該第２ずれ計測レジストパタンＲＰｄ２を用いて適宜なエッチング処理を施すことにより、第２階層Ｌ２の第１ずれ計測領域β１に対応する部分にはメモリホールＭＨが形成され、その後犠牲層１６１が形成される。
【0056】
図８に戻り、その後、第２階層Ｌ２の最上面Ｓ２に露光アライメント段差及びずれ計測段差を形成する（Ｓ１１０）。このとき、本実施形態では、第２露光アライメント領域α２において図９Ｃに示されるような露光アライメント段差１７１が形成され、第２ずれ計測領域β２において図１０Ｃに示されるようなずれ計測段差１８１が形成される。
【0057】
その後、第２階層Ｌ２上に第３階層Ｌ３を形成する（Ｓ１１１）。
【0058】
【0059】
図９Ｇに示されるように、第２階層Ｌ２上に適宜な成膜手法により犠牲層１５１と絶縁層１１２とが交互に積層された第３階層Ｌ３が形成される。このとき、第１階層Ｌ１に形成された露光アライメント段差１７１は、第３階層Ｌ３の最上面Ｓ３には伝播しない。すなわち、第Ｎ階層（例えば第１階層Ｌ１）の露光アライメント段差１７１は、第Ｎ＋１階層（例えば第２階層Ｌ２）の最上面（例えば最上面Ｓ２）まで伝播し、且つ第Ｎ＋２階層（例えば第３階層Ｌ３）の最上面（例えば最上面Ｓ３）までは伝播しないように形成されている。
【0060】
また、図１０Ｇに示されるように、第２階層Ｌ２上に第３階層Ｌ３が形成されたとき、第１階層Ｌ１に形成されたずれ計測段差１８１は、第３階層Ｌ３の最上面Ｓ３には伝播しない。すなわち、本実施形態の第Ｎ階層（例えば第１階層Ｌ１）のずれ計測段差１８１は、露光アライメント段差１７１と同様に、第Ｎ＋１階層（例えば第２階層Ｌ２）の最上面（例えば最上面Ｓ２）まで伝播し、且つ第Ｎ＋２階層（例えば第３階層Ｌ３）の最上面（例えば最上面Ｓ３）までは伝播しないように形成されている。
【0061】
【0062】
図９Ｈは、実施形態の第１露光アライメント領域α１における第３階層Ｌ３、第３ハードマスク層ＨＭ３及び第１レジストパタンＲＰ１の状態の一例を示す断面図である。図１０Ｈは、実施形態の第１ずれ計測領域β１における第３階層Ｌ３、第３ハードマスク層ＨＭ３及び第１レジストパタンＲＰ１の状態の一例を示す断面図である。
【0063】
図９Ｈ及び図１０Ｈに示されるように、第３階層Ｌ３の最上面Ｓ３上には第３ハードマスク層ＨＭ３形成され、第３ハードマスク層ＨＭ３上には第１マスクＭ１を用いて露光及び現像される第１レジストパタンＲＰ１を有する第３レジスト層Ｒ３が形成される。
【0064】
図９Ｈに示されるように、第３レジスト層Ｒ３の第１露光アライメント領域α１に対応する部分には、第１マスクＭ１の露光アライメントパタンＰｅにより露光アライメントレジストパタンＲＰｅが形成される。
【0065】
また、図１０Ｈに示されるように、第３レジスト層Ｒ３の第１ずれ計測領域β１に対応する部分には、第１マスクＭ１の第１ずれ計測パタンＰｄ１により第１ずれ計測レジストパタンＲＰｄ１が形成される。また、図示されていないが、第３レジスト層Ｒ３の第２ずれ計測領域β２に対応する部分には、第１マスクＭ１の第２ずれ計測パタンＰｄ２により第２ずれ計測レジストパタンＲＰｄ２が形成される。
【0066】
すなわち、第３階層Ｌ３上の第１レジストパタンＲＰ１は、第１階層Ｌ１と共通の第１マスクＭ１を用いて形成される。このとき、第１階層Ｌ１に形成された露光アライメント段差１７１及びずれ計測段差１８１は、第３階層Ｌ３の最上面Ｓ３まで伝播しないため、第３階層Ｌ３上の第１レジストパタンＲＰ１に干渉しない。
【0067】
図８に戻り、その後、第３ハードマスク層ＨＭ３上に形成された第１レジストパタンＲＰ１により第３階層Ｌ３を加工する（Ｓ１１４）。
【0068】
図９Ｉは、実施形態の第１露光アライメント領域α１における第１レジストパタンＲＰ１による加工後の第３階層Ｌ３の状態の一例を示す断面図である。図１０Ｉは、実施形態の第１ずれ計測領域β１における第１レジストパタンＲＰ１による加工後の第３階層Ｌ３の状態の一例を示す断面図である。
【0069】
図９Ｉに示されるように、第３階層Ｌ３の第１露光アライメント領域α１に対応する部分には、露光アライメントレジストパタンＲＰｅ（図９Ｈ）を用いて適宜なエッチング処理を施すことにより、第１階層Ｌ１と同様のメモリホールＭＨが形成される。その後、適宜な成膜手法により当該メモリホールＭＨ内に犠牲層１６１が形成される。
【0070】
また、図１０Ｉに示されるように、第３階層Ｌ３の第１ずれ計測領域β１に対応する部分には、第１ずれ計測レジストパタンＲＰｄ１（図１０Ｈ）を用いて適宜なエッチング処理を施すことにより、第１階層Ｌ１と同様のメモリホールＭＨが形成され、その後適宜な成膜手法により当該メモリホールＭＨ内に犠牲層１６１が形成される。また、このとき、図示されていないが、第２ずれ計測領域β２において、第２ずれ計測レジストパタンを用いて第３階層Ｌ３の第２ずれ計測領域β２に対応する部分にメモリホールＭＨが形成され、当該メモリホールＭＨ内に犠牲層１６１が形成される。
【0071】
図８に戻り、その後、第３階層Ｌ３の最上面Ｓ３に露光アライメント段差及びずれ計測段差を形成する（Ｓ１１５）。
【0072】
【0073】
図９Ｊに示されるように、第３階層Ｌ３の第１露光アライメント領域α１に形成されたメモリホールＭＨを基準として、第１階層Ｌ１と同様に、露光アライメントマークＭｅに対応する露光アライメント段差１７１が形成される。
【0074】
また、図１０Ｊに示されるように、第３階層Ｌ３の第１ずれ計測領域β１に形成されたメモリホールＭＨを基準として、第１階層Ｌ１と同様に、第１ずれ計測マークＭｄ１に対応するずれ計測段差１８１が形成される。
【0075】
図８に戻り、その後、第３階層Ｌ３上に第４階層Ｌ４を形成し（Ｓ１１６）、第４階層Ｌ４上に第４ハードマスク層を形成し（Ｓ１１７）、第２マスクＭ２を用いて第４ハードマスク層上に第２レジストパタンＲＰ２を形成する（Ｓ１１８）。その後、第４ハードマスク層上に形成された第２レジストパタンＲＰ２により第４階層Ｌ４を加工し（Ｓ１１９）、第４階層Ｌ４の最上面に露光アライメント段差１７１及びずれ計測段差１８１を形成する（Ｓ１２０）。当該Ｓ１１６～Ｓ１２０の工程は、上述したＳ１０６～Ｓ１１０の工程と同様に行われる。
【0076】
その後、第４階層Ｌ４上に第５階層Ｌ５を形成し（Ｓ１２１）、第５階層Ｌ５上に第５ハードマスク層を形成し（Ｓ１２２）、第１マスクＭ１を用いて第５ハードマスク層上に第１レジストパタンＲＰ１を形成する（Ｓ１２３）。その後、第５ハードマスク層上に形成された第１レジストパタンＲＰ１により第５階層Ｌ５を加工し（Ｓ１２４）、第５階層Ｌ５の最上面に露光アライメント段差１７１及びずれ計測段差１８１を形成する（Ｓ１２５）。当該Ｓ１２１～Ｓ１２５の工程は、上述したＳ１１１～Ｓ１１５の工程と同様に行われる。
【0077】
その後、第５階層Ｌ５上に第６階層Ｌ６を形成し（Ｓ１２６）、第６階層Ｌ６上に第６ハードマスク層を形成し（Ｓ１２７）、第２マスクＭ２を用いて第６ハードマスク層上に第２レジストパタンＲＰ２を形成する（Ｓ１２８）。その後、第６ハードマスク層上に形成された第２レジストパタンＲＰ２により第６階層Ｌ６を加工する（Ｓ１２９）。当該Ｓ１２６～Ｓ１２９の工程は、上述したＳ１０６～Ｓ１０９の工程（第２階層Ｌ２を形成する工程）と同様に行われる。
【0078】
図９Ｋは、実施形態の第１露光アライメント領域α１における積層体Ｌの構成の一例を示す断面図である。図１０Ｋは、実施形態の第１ずれ計測領域β１における積層体Ｌの構成の一例を示す断面図である。図９Ｋにおいて、第１露光アライメント領域α１における第１階層Ｌ１から第６階層Ｌ６までの積層が完了した積層体Ｌの状態が示されている。図１０Ｋにおいて、第１ずれ計測領域β１における第１階層Ｌ１から第６階層Ｌ６までの積層が完了した積層体Ｌの状態が示されている。
【0079】
図９Ｋに示されるように、第１露光アライメント領域α１においては、奇数階層（第１階層Ｌ１、第３階層Ｌ３及び第５階層Ｌ５）においてメモリホールＭＨが形成され、偶数階層（第２階層Ｌ２、第４階層Ｌ４及び第６階層Ｌ６）においてはメモリホールＭＨが形成されない状態となる。なお、図示されていないが、第２露光アライメント領域α２においては、逆に、偶数階層（第２階層Ｌ２、第４階層Ｌ４及び第６階層Ｌ６）においてメモリホールＭＨが形成され、奇数階層（第１階層Ｌ１、第３階層Ｌ３及び第５階層Ｌ５）においてはメモリホールＭＨが形成されない状態となる。
【0080】
図１１は、実施形態の露光アライメント処理及びずれ計測処理の一例を概念的に示す図である。図１１に示されるように、露光アライメント処理は、対象となる階層の下層に形成された露光アライメント段差１７１が当該対象となる階層の最上面に伝播されることにより形成される露光アライメントマークＭｅを用いて行われる。すなわち、第２階層Ｌ２において実施される露光アライメント処理に用いられる露光アライメントマークＭｅは、第１マスクＭ１を用いて第１階層Ｌ１の第１露光アライメント領域α１に形成された露光アライメント段差１７１が第２階層Ｌ２の最上面Ｓ２に伝播することにより形成される。第３階層Ｌ３において実施される露光アライメント処理に用いられる露光アライメントマークＭｅは、第２マスクＭ２を用いて第２階層Ｌ２の第２露光アライメント領域α２に形成された露光アライメント段差１７１が第３階層Ｌ３の最上面Ｓ３に伝播することにより形成される。以下、最上階層（本実施形態では第６階層Ｌ６）まで繰り返される。
【0081】
上記のように、本実施形態においては、第Ｎ階層に形成された露光アライメント段差１７１は、第Ｎ＋１階層の最上面まで伝播し、且つ第Ｎ＋２階層の最上面まで伝播しないように形成される。これは、例えば、上記幅Ｄ（図９Ｃ、図９Ｊ）を所定の範囲内（例えば１μｍ～４μｍ）に設計することにより実現され得る。これにより、２種類のマスクＭ１，Ｍ２をそれぞれ１層おきに用いて露光アライメントマークＭｅを形成できる。すなわち、第１マスクＭ１は第１階層Ｌ１、第３階層Ｌ３及び第５階層Ｌ５で使用され、第２マスクＭ２は第２階層Ｌ２、第４階層Ｌ４及び第６階層Ｌ６で使用される（逆でもよい）。これにより、露光アライメントマークＭｅを形成するためのマスクの製造、交換等にかかるコスト、作業時間等を削減できる。また、１層おきに同一の露光アライメント領域α１又はα２に露光アライメントマークＭｅを形成できる。これにより、露光アライメント処理のために確保すべき領域を削減でき、小型化、生産性の向上等を実現できる。
【0082】
また、ずれ計測処理は、対象となる階層の下層に形成されたずれ計測段差１８１が当該対象となる階層の最上面に伝播されることにより形成される第１ずれ計測マークＭｄ１と、当該対象となる階層上に形成される第２ずれ計測マークＭｄ２（例えばレジスト層上に形成される第２ずれ計測パタンＰｄ２）とを含むずれ計測マークＭｄを用いて行われる。すなわち、第２階層Ｌ２において実施されるずれ計測処理に用いられるずれ計測マークＭｄは、第１マスクＭ１を用いて第１階層Ｌ１の第１ずれ計測領域β１に形成されたずれ計測段差１８１が第２階層Ｌ２の最上面Ｓ２に伝播することにより形成される第１ずれ計測マークＭｄ１と、第２マスクＭ２を用いて第２階層Ｌ２の第１ずれ計測領域β１に形成された第２ずれ計測マークＭｄ２とにより形成される。第３階層Ｌ３において実施されるずれ計測処理に用いられるずれ計測マークＭｄは、第２マスクＭ２を用いて第２階層Ｌ２の第２ずれ計測領域β２に形成されたずれ計測段差１８１が第３階層Ｌ３の最上面Ｓ３に伝播することにより形成される第１ずれ計測マークＭｄ１と、第１マスクＭ１を用いて第２階層Ｌ２の第２ずれ計測領域β２に形成された第２ずれ計測マークＭｄ２とにより形成される。以下、最上層（本実施形態では第６階層Ｌ６）まで繰り返される。
【0083】
上記のように、本実施形態においては、第Ｎ階層に形成されたずれ計測段差１８１は、第Ｎ＋１階層の最上面まで伝播し、且つ第Ｎ＋２階層の最上面まで伝播しないように形成される。これは、例えば、上記幅Ｄ（図１０Ｃ、図１０Ｊ）を所定の範囲内（例えば１μｍ～４μｍ）に設計することにより実現され得る。これにより、２種類のマスクＭ１，Ｍ２をそれぞれ１層おきに用いてずれ計測マークＭｄを形成できる。すなわち、第１マスクＭ１は第１階層Ｌ１、第３階層Ｌ３及び第５階層Ｌ５で使用され、第２マスクＭ２は第２階層Ｌ２、第４階層Ｌ４及び第６階層Ｌ６で使用される（逆でもよい）。これにより、ずれ計測マークＭｄを形成するためのマスクの製造、交換等にかかるコスト、作業時間等を削減できる。また、１層おきに同一のずれ計測領域β１又はβ２にずれ計測マークＭｄを形成できる。これにより、ずれ計測処理のために確保すべき領域を削減でき、小型化、生産性の向上等を実現できる。
【0084】
以上のように、本実施形態によれば、２種類のマスクＭ１，Ｍ２を用いて３階層以上に分割された積層体Ｌに対して露光アライメントマークＭｅ又はずれ計測マークＭｄを効率的に形成できる。また、積層体Ｌの内部において、積層方向（Ｚ方向）に交差する平面（ＸＹ平面）座標系における同一座標に対応する領域（例えば第１露光アライメント領域α１）に、同一且つ複数のアライメントマーク（例えば露光アライメントマークＭｅ）が１階層おきに形成される。これにより、積層体を複数の段階に分けて形成する際のアライメント処理を効率的に実施することが可能となる。
【0085】
（第１変形例）
上記実施形態においては、露光アライメントマークＭｅ及びずれ計測マークＭｄを形成するために２種類のマスク（第１マスクＭ１及び第２マスクＭ２）を用い、２種類の露光アライメント領域α１，α２及び２種類のずれ計測領域β１，β２を用いる構成を示した。しかし、マスクの種類、露光アライメント領域の種類及びずれ計測領域の種類は上記に限定されるものではない。本変形例では、３種類のマスクを用い、３種類の露光アライメント領域及び３種類のずれ計測領域を用いる構成を示す。
上記実施形態においては、露光アライメントマークＭｅ及びずれ計測マークＭｄを形成するために２種類のマスク（第１マスクＭ１及び第２マスクＭ２）を用い、２種類の露光アライメント領域α１，α２及び２種類のずれ計測領域β１，β２を用いる構成を示した。しかし、マスクの種類、露光アライメント領域の種類及びずれ計測領域の種類は上記に限定されるものではない。本変形例では、３種類のマスクを用い、３種類の露光アライメント領域及び３種類のずれ計測領域を用いる構成を示す。
【0086】
図１２は、第１変形例のショット領域Ｒｓの構成の一例を示す平面図である。本変形例のショット領域Ｒｓは、第３露光アライメント領域α３及び第３ずれ計測領域β３を含む点で上記実施形態のショット領域Ｒｓ（図２）と相違する。
【0087】
図１３は、第１変形例の第３マスクＭ３の構造の一例を示す平面図である。図１４は、第１変形例の第４マスクＭ４の構造の一例を示す平面図である。図１５は、第１変形例の第５マスクＭ５の構造の一例を示す平面図である。本変形例では、第３マスクＭ３、第４マスクＭ４及び第５マスクＭ５の３種類のマスクを用いて露光アライメントマークＭｅ及びずれ計測マークＭｄを形成する。
【0088】
図１３に示されるように、第３マスクＭ３の露光アライメントパタンＰｅは、第１露光アライメント領域α１に対応する位置に形成され、第２露光アライメント領域α２及び第３露光アライメント領域α３に対応する位置には形成されていない。第３マスクＭ３の第１ずれ計測パタンＰｄ１は、第１ずれ計測領域β１に対応する位置に形成され、第２ずれ計測領域β２及び第３ずれ計測領域β３に対応する位置には形成されていない。第３マスクＭ３の第２ずれ計測パタンＰｄ２は、第３ずれ計測領域β３に対応する位置に形成され、第１ずれ計測領域β１及び第２ずれ計測領域β２に対応する位置には形成されていない。
【0089】
図１４に示されるように、第４マスクＭ４の露光アライメントパタンＰｅは、第２露光アライメント領域α２に対応する位置に形成され、第１露光アライメント領域α１及び第３露光アライメント領域α３に対応する位置には形成されていない。第４マスクＭ４の第１ずれ計測パタンＰｄ１は、第２ずれ計測領域β２に対応する位置に形成され、第１ずれ計測領域β１及び第３ずれ計測領域β３に対応する位置には形成されていない。第４マスクＭ４の第２ずれ計測パタンＰｄ２は、第１ずれ計測領域β１に対応する位置に形成され、第２ずれ計測領域β２及び第３ずれ計測領域β３に対応する位置には形成されていない。
【0090】
図１５に示されるように、第５マスクＭ５の露光アライメントパタンＰｅは、第３露光アライメント領域α３に対応する位置に形成され、第１露光アライメント領域α１及び第２露光アライメント領域α２に対応する位置には形成されていない。第５マスクＭ５の第１ずれ計測パタンＰｄ１は、第３ずれ計測領域β３に対応する位置に形成され、第１ずれ計測領域β１及び第２ずれ計測領域β２に対応する位置には形成されていない。第５マスクＭ５の第２ずれ計測パタンＰｄ２は、第２ずれ計測領域β２に対応する位置に形成され、第１ずれ計測領域β１及び第３ずれ計測領域β３に対応する位置には形成されていない。
【0091】
図１６は、第１変形例の露光アライメント処理及びずれ計測処理の一例を概念的に示す図である。本変形例の露光アライメント処理は、上記実施形態と同様に、対象となる階層の下層に形成された露光アライメント段差１７１が当該対象となる階層の最上面に伝播されることにより形成される露光アライメントマークＭｅを用いて行われる。そして、第Ｎ階層に形成された露光アライメント段差１７１は、第Ｎ＋１階層の最上面まで伝播し、且つ第Ｎ＋２階層の最上面まで伝播しないように形成される。また、本変形例のずれ計測処理は、上記実施形態と同様に、対象となる階層の下層に形成されたずれ計測段差１８１が当該対象となる階層の最上面に伝播されることにより形成される第１ずれ計測マークＭｄ１と、当該対象となる階層上に形成される第２ずれ計測マークＭｄ２とを含むずれ計測マークＭｄを用いて行われる。
【0092】
本変形例においては、３種類のマスク（第３マスクＭ３、第４マスクＭ４及び第５マスクＭ５）がそれぞれ２層おきに使用される。すなわち、第３マスクＭ３は第１階層Ｌ１及び第４階層Ｌ４で使用され、第４マスクＭ４は第２階層Ｌ２及び第５階層Ｌ５で使用され、第５マスクＭ５は第３階層Ｌ３及び第６階層Ｌ６で使用される。このように、必要に応じて（例えばチップパタン１４１のバリエーションが３種類以上必要な場合等）３種類以上のマスクを使用してもよい。このような場合であっても、階層毎に異なるマスクを用意する場合と比較してコスト、作業時間等の削減を果たすことができる。
【0093】
（第２変形例）
上記実施形態においては、露光アライメント領域α１，α２においてメモリホールＭＨが１階層おきに形成される構成を例示したが（図９Ｋ等）、アライメント処理のために形成されるメモリホールＭＨの態様をこれに限定されるものではない。
上記実施形態においては、露光アライメント領域α１，α２においてメモリホールＭＨが１階層おきに形成される構成を例示したが（図９Ｋ等）、アライメント処理のために形成されるメモリホールＭＨの態様をこれに限定されるものではない。
【0094】
図１７は、第２変形例の第１露光アライメント領域α１における積層体Ｌの構成の一例を示す断面図である。図１７は、図２のＡ－Ａ断面に対応する。図１７に示されるように、第１露光アライメント領域α１におけるメモリホールＭＨは、複数の階層に渡って連続するように形成されてもよい。このような態様は、第２露光アライメント領域α２、ずれ計測領域β１，β２等においても同様に適用され得る。
【0095】
（第３変形例）
図１８は、第３変形例の第１露光アライメント領域α１における積層体Ｌの構成の一例を示す断面図である。図１８は、図２のＡ－Ａ断面に対応する。図１８に示されるように、第１露光アライメント領域α１においてメモリホールＭＨが全階層に渡って形成されなくてもよい。このような場合、マイクロローディング効果等を利用して露光アライメント段差１７１を形成し得る。このような態様は、第２露光アライメント領域α２、ずれ計測領域β１，β２等においても同様に適用され得る。
図１８は、第３変形例の第１露光アライメント領域α１における積層体Ｌの構成の一例を示す断面図である。図１８は、図２のＡ－Ａ断面に対応する。図１８に示されるように、第１露光アライメント領域α１においてメモリホールＭＨが全階層に渡って形成されなくてもよい。このような場合、マイクロローディング効果等を利用して露光アライメント段差１７１を形成し得る。このような態様は、第２露光アライメント領域α２、ずれ計測領域β１，β２等においても同様に適用され得る。
【0096】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0097】
１…半導体記憶装置、１０１…下地層、１０２…上部導電層、１１１…導電層、１１２…絶縁層、１４１…チップパタン、１５１…犠牲層、１６１…犠牲層、１７１…露光アライメント段差、１８１…ずれ計測段差、Ｄ…幅、ＨＭ１…第１ハードマスク層、ＨＭ２…第２ハードマスク層、ＨＭ３…第３ハードマスク層、Ｌ…積層体、Ｌ１…第１階層、Ｌ２…第２階層、Ｌ３…第３階層、Ｌ４…第４階層、Ｌ５…第５階層、Ｌ６…第６階層、Ｍ１…第１マスク、Ｍ２…第２マスク、Ｍ３…第３マスク、Ｍ４…第４マスク、Ｍ５…第５マスク、Ｍｄ…ずれ計測マーク、Ｍｄ１…第１ずれ計測マーク、Ｍｄ２…第２ずれ計測マーク、Ｍｅ…露光アライメントマーク、ＭＨ…メモリホール、Ｐ…ピラー、Ｐｄ１…第１ずれ計測パタン、Ｐｄ２…第２ずれ計測パタン、Ｐｅ…露光アライメントパタン、Ｒ１…第１レジスト層、Ｒ２…第２レジスト層、Ｒ３…第３レジスト層、Ｒｃ…チップ領域、Ｒｄ…ダイシング領域、ＲＰ１…第１レジストパタン、ＲＰ２…第２レジストパタン、ＲＰｄ１…第１ずれ計測レジストパタン、ＲＰｄ２…第２ずれ計測レジストパタン、ＲＰｅ…露光アライメントレジストパタン、Ｒｓ…ショット領域、Ｓ１～Ｓ３…最上面、Ｗ…ウェハ、α１…第１露光アライメント領域、α２…第２露光アライメント領域、α３…第３露光アライメント領域、β１…第１ずれ計測領域、β２…第２ずれ計測領域、β３…第３ずれ計測領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図9I】
【図9J】
【図9K】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図10I】
【図10J】
【図10K】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】