特開 2024-19024 フォトリレーを使った論理回路の構成方法、フォトリレーを使った論理回路、論理回路のシミュレータ及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024019024

(43)【公開日】2024-02-08

(54)【発明の名称】フォトリレーを使った論理回路の構成方法、フォトリレーを使った論理回路、論理回路のシミュレータ及びプログラム

(51)【国際特許分類】

   H03K 17/78 20060101AFI20240201BHJP

【ＦＩ】

H03K17/78 K

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023113657

(22)【出願日】2023-07-11

(31)【優先権主張番号】P 2022121331

(32)【優先日】2022-07-29

(33)【優先権主張国・地域又は機関】JP

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 防衛大学校理工学研究報告 第６０巻 第１号 別冊第３１～３６頁，防衛大学校 発行日 令和４年１１月３０日

(71)【出願人】

【識別番号】519310193

【氏名又は名称】株式会社ＧＳＥＣ

(74)【代理人】

【識別番号】110003339

【氏名又は名称】弁理士法人南青山国際特許事務所

(72)【発明者】

【氏名】古賀 義亮

(72)【発明者】

【氏名】竹之上 典昭

【テーマコード（参考）】

5J050

【Ｆターム（参考）】

5J050AA37

5J050BB24

5J050CC14

5J050DD18

5J050EE05

5J050FF04

5J050FF10

(57)【要約】

【課題】高い信頼性を有するフォトリレーを使った論理回路を提供すること。
【解決手段】論理関数の入力に応じた抵抗からなる第１の抵抗群及び第２の抵抗群を有し、前記第１の抵抗群の抵抗を論理関数の論理値が１の入力に応じて当該抵抗を介して電源電圧を前記フォトリレーの入力側の一方の端子に供給し、前記第２の抵抗群の抵抗を前記論理関数の論理値が０の入力に応じて当該抵抗を介して接地とし、前記フォトリレーの入力側の両端子間に並列に接続するように抵抗網を構成し、前記論理関数の入力に応じた論理値が前記フォトリレーの出力側の導通関数となるように、前記抵抗網をしきい論理の関数に基づき構成する。
【選択図】図２

【特許請求の範囲】

【請求項1】

論理関数の入力に応じた抵抗からなる第１の抵抗群及び第２の抵抗群を有し、前記第１の抵抗群の抵抗を論理関数の論理値が１の入力に応じて当該抵抗を介して電源電圧を前記フォトリレーの入力側の一方の端子に供給し、前記第２の抵抗群の抵抗を前記論理関数の論理値が０の入力に応じて当該抵抗を介して接地とし、前記フォトリレーの入力側の両端子間に並列に接続するように抵抗網を構成し、前記論理関数の入力に応じた論理値が前記フォトリレーの出力側の導通関数となるように、前記抵抗網を下記のしきい論理の関数ｆ（ｘ）に基づき構成する。
フォトリレーを使った論理回路の構成方法。

ここで
ｔ：フォトリレーの電気的エネルギのしきい値
wi：重みとしての各抵抗の抵抗値
ｘi：各抵抗を論理関数の論理値１に相当する電源電圧の入力とする第１の抵抗群の抵抗とするか、各抵抗を論理値０に相当する接地を入力とする第２の抵抗群の抵抗とするかの変数

【請求項2】

請求項１に記載のフォトリレーを使った論理回路の構成方法であって、
前記フォトリレーの出力側の導通関数によるネットワークを用いて論理回路を階層構造化する
フォトリレーを使った論理回路の構成方法。

【請求項3】

フォトリレーと、
論理関数の入力に応じた抵抗からなる第１の抵抗群及び第２の抵抗群を有し、前記第１の抵抗群の抵抗を論理関数の論理値が１の入力に応じて当該抵抗を介して電源電圧を前記フォトリレーの入力側の一方の端子に供給し、前記第２の抵抗群の抵抗を前記論理関数の論理値が０の入力に応じて当該抵抗を介して接地とし、前記フォトリレーの入力側の両端子間に並列に接続するように構成された抵抗網と
を具備し、
前記論理関数の入力に応じた論理値が前記フォトリレーの出力側の導通関数となるように構成した
フォトリレーを使った論理回路。

【請求項4】

請求項３に記載のフォトリレーを使った論理回路であって、
前記抵抗網は、下記のしきい論理の関数ｆ（ｘ）に基づき構成された
フォトリレーを使った論理回路。

ここで、
ｔ：フォトリレーの電気的エネルギのしきい値
wi：重みとしての各抵抗の抵抗値
ｘi：各抵抗を論理関数の論理値１に相当する電源電圧の入力とする第１の抵抗群の抵抗とするか、各抵抗を論理値０に相当する接地を入力とする第２の抵抗群の抵抗とするかの変数

【請求項5】

請求項３又は４に記載のフォトリレーを使った論理回路であって、
前記フォトリレーの出力側の導通関数によるネットワークを用いて階層構造化された
フォトリレーを使った論理回路。

【請求項6】

回路要素としてのリレー素子及び接続線を少なくとも含む論理回路のシミュレータであって、
表示部で所定の操作によって各前記回路要素を接続して前記論理回路を構成する回路構成部と、
前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、各前記回路要素の両端子において、電位が高い端子から電位が低い端子に電流が流れものとして各前記回路要素の電圧印加状態を得て前記表示部に示し、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得る演算部と
を具備する論理回路のシミュレータ。

【請求項7】

請求項６に記載の論理回路のシミュレータであって、
表示部で所定の操作によって所望の前記回路要素に断線又は短絡の故障を発生させる故障発生部を具備し、
前記演算部は、前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、故障発生後の各前記回路要素の電圧印加状態を得て前記表示部に示すとともに、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得る
論理回路のシミュレータ。

【請求項8】

回路要素としてのリレー素子及び接続線を少なくとも含む論理回路のシミュレータのプログラムであって、
表示部で所定の操作によって各前記回路要素を接続して前記論理回路を構成させるステップと、
前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、各前記回路要素の両端子において、電位が高い端子から電位が低い端子に電流が流れものとして各前記回路要素の電圧印加状態を得て前記表示部に示し、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得るステップと
をコンピュータに実行させるプログラム。

【請求項9】

請求項８に記載のプログラムであって、
前記表示部での所定の操作によって所望の前記回路要素に断線又は短絡の故障を発生させるステップを具備し、
前記導通変数を得るステップは、前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、故障発生後の各前記回路要素の電圧印加状態を得て前記表示部に示すとともに、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得る
プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フォトリレーを使った論理回路の構成方法、フォトリレーを使った論理回路、論理回路のシミュレータ及びプログラムに関する。

【背景技術】

【0002】

論理回路は通常半導体素子によって構成される。このような技術としては、例えば特許文献２の他、多数の公知文献が存在する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平９－９８０８１号公報

【特許文献2】特開２０２２－０４４８１３号公報

【非特許文献】

【0004】

【非特許文献1】ｈｔｔｐｓ：／／ｗｗｗ．ｓｉｇｎａｌ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｒａｉｌｗａｙ／ｆａｑ／ｆａｑ０9/

【非特許文献2】Ｙ． Ｋｏｇａ， Ｙ． Ｓｕｚｕｋｉ ａｎｄ Ｋ． Ｍｉｚｕｋａｍｉ，"Ｌｏｇｉｃ Ｅｌｅｍｅｎｔｓ ｆｏｒ Ｆａｉｌ－Ｓａｆｅ Ｃｉｒｃｕｉｔ Ｄｅｓｉｇｎ"， ＩＥＥE, ＦＴＣＳ－１０， ｐｐ３５１－３５３， （１９８０）.

【非特許文献3】水上, 古賀：半導体によるフェイルセーフ論理回路の一実現法， 電気情報通信学会論文誌， J６５－D, No.１２,pp「〇で囲んだ１」１５５０－１５５７, （１９８２）.

【非特許文献4】Ｓ． Ｍｕｒｏｇａ， "Ｔｈｒｅｓｈｏｌｄ Ｌｏｇｉｃｓ ＡＮＤ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎｓ",Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ, （１９７２）

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明者等は、フォトリレーを使って論理回路を構成することを検討している。半導体素子によって構成される論理回路の出力でフォトリレーを導通・非導通とする構成が考えられるが、過酷な環境等においては信頼性の点で問題がある。

【0006】

かかる課題を解決するため、本発明は、高い信頼性を有するフォトリレーを使った論理回路の構成方法及びフォトリレーを使った論理回路を提供することを目的とする。

【0007】

また、本発明は、この種の論理回路をより簡単にかつ視覚を通じてより直感的なシミュレーションが可能な論理回路のシミュレータ及びプログラムを提供することにある。

【課題を解決するための手段】

【0008】

本発明に係るフォトリレーを使った論理回路の構成方法は、論理関数の入力に応じた抵抗からなる第１の抵抗群及び第２の抵抗群を有し、第１の抵抗群の抵抗を論理関数の論理値が１の入力に応じて当該抵抗を介して電源電圧をフォトリレーの入力側の一方の端子に供給し、第２の抵抗群の抵抗を論理関数の論理値が０の入力に応じて当該抵抗を介して接地とし、フォトリレーの入力側の両端子間に並列に接続するように抵抗網を構成し、前記論理関数の入力に応じた論理値が前記フォトリレーの出力側の導通関数となるように、前記抵抗網を下記のしきい論理の関数ｆ（ｘ）に基づき構成する。

【0009】

【0010】

ここで
ｔ：フォトリレーの電気的エネルギのしきい値
wi：重みとしての各抵抗の抵抗値
ｘi：各抵抗を論理関数の論理値１に相当する電源電圧の入力とする第１の抵抗群の抵抗とするか、各抵抗を論理値０に相当する接地を入力とする第２の抵抗群の抵抗とするかの変数
本発明に係るフォトリレーを使った論理回路の構成方法では、前記フォトリレーの出力側の導通関数によるネットワークを用いて論理回路を階層構造化してもよい。

【0011】

本発明に係るフォトリレーを使った論理回路は、フォトリレーと、論理関数の入力に応じた抵抗からなる第１の抵抗群及び第２の抵抗群を有し、第１の抵抗群の抵抗を論理関数の論理値が１となる入力に応じて当該抵抗を介して電源電圧をフォトリレーの入力側の一方の端子に供給し、第２の抵抗群の抵抗を論理関数の論理値が０の入力に応じて当該抵抗を介して接地し、論理回路の入力に応じてフォトリレーの入力側の両端子間に並列に接続するように構成された抵抗網とを具備し、前記論理関数の入力に応じた論理値が前記フォトリレーの出力側の導通関数となるように構成した。

【0012】

本発明に係るフォトリレーを使った論理回路では、前記抵抗網を、上記のしきい論理の関数ｆ（ｘ）に基づき構成した。

【0013】

本発明に係るフォトリレーを使った論理回路では、前記フォトリレーの出力側の導通関数によるネットワークを用いて階層構造化してもよい。

【0014】

本発明に係る論理回路のシミュレータは、回路要素としてのリレー素子及び接続線を少なくとも含む論理回路のシミュレータであって、表示部で所定の操作によって各前記回路要素を接続して前記論理回路を構成する回路構成部と、前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、各前記回路要素の両端子において、電位が高い端子から電位が低い端子に電流が流れものとして各前記回路要素の電圧印加状態を得て前記表示部に示し、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得る演算部とを具備する。

【0015】

本発明に係る論理回路のシミュレータでは、表示部で所定の操作によって所望の前記回路要素に断線又は短絡の故障を発生させる故障発生部を具備し、前記演算部は、前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、故障発生後の各前記回路要素の電圧印加状態を得て前記表示部に示すとともに、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得てもよい。

【0016】

本発明に係るプログラムは、回路要素としてのリレー素子及び接続線を少なくとも含む論理回路のシミュレータのプログラムであって、表示部で所定の操作によって各前記回路要素を接続して前記論理回路を構成させるステップと、前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、各前記回路要素の両端子において、電位が高い端子から電位が低い端子に電流が流れものとして各前記回路要素の電圧印加状態を得て前記表示部に示し、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得るステップとをコンピュータに実行させる。

【0017】

本発明に係るプログラムでは、前記表示部での所定の操作によって所望の前記回路要素に断線又は短絡の故障を発生させるステップを具備し、前記導通変数を得るステップは、前記リレー素子の入力側に前記論理関数の変数に応じた電圧を入力し、故障発生後の各前記回路要素の電圧印加状態を得て前記表示部に示すとともに、前記リレー素子の出力側から前記論理関数の論理値としての導通変数を得てもよい。

【0018】

本発明に係る論理回路は、入力側の一端が接地され、論理関数の論理値を出力側の導通変数とするフォトリレーと、前記論理関数の変数に対応して電源／所定電位への接続を切り替えるスイッチ部を介して前記フォトリレーの入力側の他端に接続される抵抗を前記論理関数の各変数に対応して有する抵抗網とを具備する。

【0019】

本発明に係る論理回路では、前記論理関数をＯＲ論理関数とする場合に、前記フォトリレーを通常開タイプとし、前記電源からの入力供給電圧をＥとし、前記フォトリレーのしきい値を超えてｏｎとなる電圧をＶ_ｏｎとし、前記抵抗網の抵抗の数をｎとしたとき、
Ｅ／ｎ＞Ｖ_ｏｎ
となるように構成すればよい。

【0020】

本発明に係る論理回路は、前記論理関数をＡＮＤ論理関数とする場合に、前記フォトリレーを通常開タイプとし、前記フォトリレーの入力側の端子間に並列抵抗を並列接続し、前記電源からの入力供給電圧をＥとし、前記フォトリレーのしきい値を超えてｏｎとなる電圧をＶ_ｏｎとし、前記フォトリレーのしきい値を超えないｏｆｆとなる電圧をＶ_ｏｆｆとし、前記抵抗網の抵抗の数をｎとし、Ｒ_ｓ／Ｒ_ｐ＝ｍ（Ｒ_ｓは前記入力側に直列接続されることとなる前記抵抗の合成抵抗値、Ｒ_ｐは前記入力側に並列接続されることとなる前記抵抗の合成抵抗値）としたとき、
Ｅ／（１＋ｍ／ｎ）＞Ｖ_ｏｎ
Ｅ・（ｎ―１）／（ｎ＋ｍ）＜Ｖ_ｏｆｆ
となるように構成すればよい。

【0021】

本発明に係る論理回路は、前記論理関数を任意のｎ、最小の整数ｋ＞ｎ／２を満たす多数決論理関数とする場合に、前記フォトリレーを、通常開タイプとし、前記フォトリレーの入力側の端子間に並列抵抗を並列接続し、前記電源からの入力供給電圧をＥとし、前記フォトリレーのしきい値を超えてｏｎとなる電圧をＶ_ｏｎとし、前記フォトリレーのしきい値を超えないｏｆｆとなる電圧をＶ_ｏｆｆとし、前記抵抗網の抵抗の数をｎとし、Ｒ_ｓ／Ｒ_ｐ＝ｍ（Ｒ_ｓは前記入力側に直列接続されることとなる前記抵抗の合成抵抗値、Ｒ_ｐは前記入力側に並列接続されることとなる前記抵抗の合成抵抗値）としたとき、
Ｅ・ｋ／（ｎ＋ｍ）＞Ｖ_ｏｎ
Ｅ・（ｋ―１）／（ｎ＋ｍ）＜Ｖ_ｏｆｆ
となるように構成すればよい。

【0022】

本発明に係る記載の論理回路は、前記論理関数をＮＯＲ論理関数とする場合に、前記フォトリレーを、通常閉タイプとし、前記電源からの入力供給電圧をＥとし、前記フォトリレーのしきい値を超えてｏｎとなる電圧をＶ_ｏｎとし、前記抵抗網の抵抗の数をｎとしたとき、
Ｅ／ｎ＞Ｖ_ｏｎ
となるように構成すればよい。

【0023】

本発明に係る論理回路は、前記論理関数をＮＡＮＤ論理関数とする場合に、前記フォトリレーを通常閉タイプとし、前記フォトリレーの入力側の端子間に並列抵抗を並列接続し、前記電源からの入力供給電圧をＥとし、前記フォトリレーのしきい値を超えてｏｎとなる電圧をＶ_ｏｎとし、前記フォトリレーのしきい値を超えないｏｆｆとなる電圧をＶ_ｏｆｆとし、前記抵抗網の抵抗の数をｎとし、Ｒ_ｓ／Ｒ_ｐ＝ｍ（Ｒ_ｓは前記入力側に直列接続されることとなる前記抵抗の合成抵抗値、Ｒ_ｐは前記入力側に並列接続されることとなる前記抵抗の合成抵抗値）としたとき、
Ｅ／（１＋ｍ／ｎ）＞Ｖ_ｏｎ
Ｅ・（ｎ―１）／（ｎ＋ｍ）＜Ｖ_ｏｆｆ
となるように構成すればよい。

【0024】

本発明に係る論理回路は、出力側が並列に接続された通常開タイプの第１及び第２のフォトリレーと、ＥＸＯＲ論理関数の第１の変数に対応して電源／所定電位への接続を切り替える第１のスイッチ部を前記第１のフォトリレーの入力側の一端に接続し、前記ＥＸＯＲ論理関数の第２の変数に対応して電源／所定電位への接続を切り替える第２のスイッチ部を前記第２のフォトリレーの入力側の一端に接続し、各抵抗を介して前記第１及び第２のスイッチ部を前記第１の及び第２のフォトリレーの入力側の他端に接続する抵抗網とを具備する。

【0025】

本発明に係る論理回路は、上記のいずれかの論理回路からなる同一の構成で同一の前記論理関数の変数が入力される第１～第４の論理回路を有し、前記第１の論理回路の出力側と前記第２の論理回路の出力側とを直列に接続し、前記第３の論理回路の出力側と前記第４の論理回路の出力側とを直列に接続し、直列接続された前記第１の論理回路及び前記第２の論理回路の出力側と直列接続された前記第３の論理回路及び前記第４の論理回路の出力側とを並列に接続したリレー群と、前記第１の論理回路の出力側と前記第２の論理回路の出力側との間の第１の接続部と前記第３の論理回路の出力側と前記第４の論理回路の出力側との間の第２の接続部との間に介挿され、これらの間の電流の流れの有無を検出する検出部とを具備する。

【0026】

本発明に係る論理回路は、入力側に多数決論理関数の第１の変数（Ｘ）が入力される第１～第４のリレーと、入力側に多数決論理関数の第２の変数（Ｙ）が入力される第５～第８のリレーと、入力側に多数決論理関数の第３の変数（Ｚ）が入力される第９～第１２のリレーとを有する論理回路であって、当該論理回路の出力側の導通変数ｆ_ｉｊとしたとき、論理式として
ｆ_ｉｊ＝ＸＹＸＹ＋ＸＺＸＺ＋ＹＸＹＸ＋ＹＺＹＺ＋ＺＹＺＹ＋ＺＸＺＸ
が成立するように前記第１～第１２のリレーの出力側を接続して構成したものである。

【0027】

本発明に係るフォトリレーを用いた論理回路の構成方法は、入力側の一端が接地され、論理関数の論理値を出力側の導通変数とするフォトリレーと、前記論理関数の変数に対応して電源／所定電位への接続を切り替えるスイッチ部を介して前記フォトリレーの入力側の他端に接続される抵抗を前記論理関数の各変数に対応して有する抵抗網とを具備する論理回路を用いて論理回路を構成する方法であって、前記論理関数の種別に応じて、前記フォトリレーを通常開タイプか通常閉タイプかを選択し、前記フォトリレーの入力側の端子間に並列接続される並列抵抗を介挿するかどうかを選択し、前記フォトリレーがしきい値を超えてｏｎとなる電圧及び／又は前記フォトリレーのしきい値を超えないｏｆｆとなる電圧をＶ_ｏｆｆを設定する。

【0028】

ところで、鉄道信号制御には、電磁リレーが用いられている。電磁リレーは大きなノイズや外来サージの多発する環境下でも安定し、安全性を確保した動作が期待できる（非特許文献１参照）が、よりコンパクトで省電力化が可能なフォトリレーを鉄道信号制御に用いることが検討されている（特許文献１参照）。また、この種の回路において、安全性を強化するためのフェイルセーフ論理回路も従来から提案されている（非特許文献２、３参照）
この種の制御にフォトリレーを採用する場合には、電磁リレーと同等の安全性を確保することが要求される。

【0029】

本発明は、フォトリレーを用いたことでよりコンパクトで省電力化が可能であり、更に断線等の故障検出が可能なセンサーを提供することを目的とする。

【0030】

本発明に係るセンサーは、電源と接地との間に、センサースイッチと、ケーブルを介して前記センサースイッチと直列接続され、前記センサースイッチの接／断に応じて入力側が接／断する第１のフォトリレーとが介挿されたセンサーであって、前記センサースイッチと並列に接続された第１の抵抗と、前記第１のフォトリレーの入力側と直列又は並列に接続された故障検出用のＬＥＤ又は第２のフォトリレーとを具備する。

【0031】

本発明に係るセンサーは、前記第１のフォトリレーの入力側と並列に接続され、前記第１のフォトリレーのしきい値を設定するための第２の抵抗を具備してもよい。

【発明の効果】

【0032】

本発明によれば、高い信頼性を有するフォトリレーを使った論理回路を提供することができる。

【0033】

本発明によれば、この種の論理回路をより簡単にかつ視覚を通じてより直感的なシミュレーションが可能となる。

【図面の簡単な説明】

【0034】

【図1】フォトリレーの入力側の電気的な特性を示すグラフである。

【図2】本発明の一実施形態に係る論理回路を示す回路図である。

【図3】抵抗網の構成を示す回路図である。

【図4】本発明の一実施形態に係るフォトリレーの入力側の端子間に並列抵抗を並列接続しない場合の論理回路の回路図である。

【図5】フォトリレーの入力側の電圧がしきい値を越えない場合の並列抵抗の取り扱いを説明するための図である。

【図6】フォトリレーの入力側の電圧がしきい値を越えた場合の並列抵抗の取り扱いを説明するための図である。

【図7】本発明の他の実施形態に係る論理回路を示す回路図である。

【図8】本発明の一実施形態に係るフォトリレーの入力側の端子間に並列抵抗を並列接続した場合の論理回路の回路図である。

【図9】本発明の一実施形態に係るＥＸＯＲ論理関数を実現する論理回路の構成を示す図である。

【図10】本発明の一実施形態に係るＦＴＣ機能及び故障検出機能を有する論理回路の構成を示す図である。

【図11】本発明の一実施形態に係るＦＴＣ化した論理回路の構成例である。

【図12】本発明の実施形態に係る断線等の故障検出が可能なセンサーの構成を示す回路図である。

【図13】本発明の一実施形態に係るコンピュータシステムにおいて論理回路のシミュレーションを実行するプログラムを起動し、図１１に示したＦＴＣ化した論理回路をその画面上で構成した状態を示す表示画面図である。

【図14】図１３の多数決論理回路において、その変数がＸ＝０、Ｙ＝０、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図15】図１３の多数決論理回路において、その変数がＸ＝０、Ｙ＝０、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図16】図１３の多数決論理回路において、その変数がＸ＝０、Ｙ＝１、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図17】図１３の多数決論理回路において、その変数がＸ＝１、Ｙ＝１、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図18】図１３の多数決論理回路において、その変数がＸ＝０、Ｙ＝１、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図19】図１３の多数決論理回路において、その変数がＸ＝１、Ｙ＝０、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図20】図１３の多数決論理回路において、その変数がＸ＝１、Ｙ＝１、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図21】図１３の多数決論理回路において、接続線の一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝０、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図22】図１３の多数決論理回路において、接続線の一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝０、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図23】図１３の多数決論理回路において、接続線の一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝１、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図24】図１３の多数決論理回路において、接続線の一か所に断線故障を生じさせたときであって、その変数がＸ＝１、Ｙ＝１、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図25】図１３の多数決論理回路において、接続線の一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝１、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図26】図１３の多数決論理回路において、接続線の一か所に断線故障を生じさせたときであって、その変数がＸ＝１、Ｙ＝０、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図27】図１３の多数決論理回路において、接続線の一か所に断線故障を生じさせたときであって、その変数がＸ＝１、Ｙ＝１、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図28】図１３の多数決論理回路において、フォト・デバイスの一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝０、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図29】図１３の多数決論理回路において、フォト・デバイスの一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝０、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図30】図１３の多数決論理回路において、フォト・デバイスの一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝１、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図31】図１３の多数決論理回路において、フォト・デバイスの一か所に断線故障を生じさせたときであって、その変数がＸ＝１、Ｙ＝１、Ｚ＝０のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図32】図１３の多数決論理回路において、フォト・デバイスの一か所に断線故障を生じさせたときであって、その変数がＸ＝０、Ｙ＝１、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図33】図１３の多数決論理回路において、フォト・デバイスの一か所に断線故障を生じさせたときであって、その変数がＸ＝１、Ｙ＝０、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【図34】図１３の多数決論理回路において、フォト・デバイスの一か所に断線故障を生じさせたときであって、その変数がＸ＝１、Ｙ＝１、Ｚ＝１のときのシミュレーション状況及び結果を表示した状態を示した表示画面図である。

【発明を実施するための形態】

【0035】

以下、本発明の実施の形態について図面を参照しながら説明する。

【0036】

本発明に係るフォトリレーを使った論理回路の構成方法は、フォト・デバイスとして新たに開発されて普及しつつあるフォトリレーの入力側に抵抗網を付加して、多変数の論理関数を実現する。しきい多変数論理はコンピュータの黎明期において、国産パラメトロン・コンピュータに関して開発された。

【0037】

パラメトロン素子が端緒となったしきい論理は、イリノイ大学に奉職されていた室賀三郎教授による非特許文献４に集約されている。

【0038】

しきい論理の関数ｆ（ｘ）は（式１）のように定義する。

【0039】

（式１）

【0040】

wiは重みであり、tがしきい値でxiは0または1の値をとる。定義の意味はn個の各変数の値に重みを乗じて、各変数項の和が、しきい値のtに等しいかそれ以上の場合を1、しきい値以下の関数値は0とする。ここでwiは正または負の値である。

【0041】

本発明では、例えばフォトリレー固有のしきい値は一定のまま入力側に接続されるゲート論理回路としての抵抗網の各抵抗の抵抗値をwiに設定して、しきい関数を与える。

【0042】

例えばフォトリレーの出力側は両方向に電流を導通でき、フォトリレーの入力側の抵抗網の論理値は出力側の導通関数に適用できる。また例えばフォトリレーの出力側は導通関数によるネットワークを利用した階層構造化した論理構成ができる。

【0043】

フォトリレーの入力側に電流が流れると光を発生する発光ダイオード（ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ））が入力側でスイッチする役目を果たす。出力側はＬＥＤの発光により電圧を発生するダイオード（ＰＤ（Ｐｈｏｔｏ Ｄｉｏｄｅ））があり、その電圧をもとに両方向に導通させる半導体デバイスがある。電磁リレーの励磁コイルが入力のＬＥＤで、励磁コイルが励振されると磁力により動作するスイッチ機構が出力側の半導体デバイスとみなせる。

【0044】

電磁リレーでは機械的な接点によるチャタリング現象を吸収するために電気的な回路が必要である。フォトリレーではチャタリングが発生しないので附属回路は必要としない。さらにフォトリレーは機械的な動きによる電磁リレーよりも高速な論理動作が実現できる特徴がある。抵抗網を使用する構成回路は、アナログ電気回路の扱いとなるのでオームの法則を適用することができる。

【0045】

フォトリレーの出力側を導通・非導通とする電気的エネルギのしきい値、つまりフォトリレーのしきい値は定まった電圧レベルとそれに伴うトリガー電流がかかわっている。フォトリレーの入力側の電気的な特性の一例を図１に示す。

【0046】

横軸は入力供給電圧、縦軸の左側はＬＥＤ端子の入力端子電圧と右側に入力電流値を示している。ここでは、８００Ω直列保護抵抗を接続した場合である。この図１に示すようにフォトリレーは抵抗値により入力電力が変位することを利用して論理関数を実現することができる。フォトリレーの入力側の入力端子電圧がしきい値を越す前の抵抗値は大きく（実測結果例は５０ＫΩ以上）、ほとんど電流は流れないが、入力端子電圧がしきい値を越すと内部抵抗は数Ω以下（実測結果例）となって電流が流れる。つまりフォトリレーの入力側の抵抗値は入力端子電圧により大きく変化する。これまでのしきい論理回路ではwiの係数は電圧のみに着目していたが、フォトリレーではしきい値による電流変化を含めて論理構成を扱う必要がある。例えば交直流電圧により最大電流５Ａを流すことができるフォトリレーの出力側がｏｎとなる入力側の電圧１．８Vで電流は３ｍＡ以上と５．４ｍＷの電力が必要であり、電圧だけを電圧１．８Ｖ以上と高くしても電流が流れなければ出力側の状態はｏｎにならないことを確認している。しきい値を挟んで抵抗値は数万倍以上の差があり、論理的な動作の設定にもこの差を利用する。一般的には電磁リレーではこのような明確なしきい値は存在しない。また図１に示したようにフォトリレーの入力側はＬＥＤによる1Ｖ程度のしきい値がある。

【0047】

本明細書ではフォトリレーの入力側のしきい値を利用した論理回路をしきい論理関数とも呼ぶ。本明細書で記述する記号を次に定義する。

【0048】

電圧変数の定義（単位はボルト）
入力供給電圧（抵抗網の入力供給電圧） Ｅ
しきい値を越えてｏｎとなる電圧 V_ｏｎ
しきい値を越えないｏｆｆとなる電圧 Ｖ_ｏｆｆ
フォトリレー入力ＬＥＤ端子の電圧 Ｖ_ｋ
電流変数の定義（単位はミリ・アンペア）
フォトリレーの入力許容最大電流 Ｉ_ｍａｘ
フォトリレーがVｏｎとなるトリガー電流 Ｉ_ｍｉｎ
入力の電圧がVｏｎの状態を維持する電流 Ｉ_ｏｎ
フォトリレーの入力側の内部抵抗値は、しきい値を境にして数万倍以上で変化する特徴を基に、しきい論理に応用する抵抗網構成の基礎的な事項を説明する。

【0049】

図２にフォトリレーの入力側に接続される抵抗網を示す。

【0050】

抵抗網２０は、論理関数の入力に応じた抵抗からなる第１の抵抗群２１及び第２の抵抗群２２を有する。抵抗網２０は、第１の抵抗群２１の抵抗を論理関数の入力に応じて当該抵抗を介して電源電圧Ｅをフォトリレー１０の入力側１２の一方の端子に供給するように構成されている。抵抗網２０は、第２の抵抗群２２の抵抗を論理関数の入力に応じてフォトリレー１０の入力側１２の両端子間に並列に接続するように構成されている。このような抵抗網２０は、論理関数の入力に応じた論理値がフォトリレー１０の出力側１１の導通関数となるように、しきい論理の関数ｆ（ｘ）に基づき構成されている。

【0051】

ここで抵抗の抵抗値表示を次のように定義する。

【0052】

フォトリレー１０の入力側１２の内部抵抗値 Ｒ_ｉ
第１の抵抗群２１の抵抗の抵抗値 Ｒ_ｓ
第２の抵抗群２２の抵抗の抵抗値 Ｒ_ｐ
フォトリレー１０の入力は、前述したように、しきい値を越えると内部抵抗Ｒ_ｉが数Ω程度の低い抵抗値となるので、３ボルトの供給電圧であっても数アンペアの電流が流れ、破損するので絶対最大値を越さないため保護抵抗Ｒ_ｓを直列に接続する必要がある。

【0053】

フォトリレー１０の入力内部抵抗値が変化すると周辺の抵抗網２０に流れる電流にも変化があり、本明細書では論理値を出力側１２は導通変数とし、入力側１１は電源接続を論理値1、接地接続を論理値0と定義する。しかし、これは一例に過ぎない。

【0054】

接地接続を論理値0と設定した理由はフォトリレー１０の入力側１１でのしきい論理構成は電圧に依存するとともに電流によって論理機能を変更できるので論理的に正確な動作させるためである。なお、接地接続としないで単に断とすれば関数形態が変る事象を確認している。フォトリレー１０の入力側１１及び出力側１２の故障に関しては別途の理論となる。

【0055】

フォトリレー１０の入力側１１に接続するn変数に相当するn個のスイッチを伴う抵抗網２０についてより詳細に説明する。

【0056】

図３の各変数の値に相当する切換スイッチ接点からなるスイッチ部２３は、入力供給電圧Ｅに接続する場合は論理値1、接地接続の場合は論理値０となることを解り易く説明するためのスイッチであり、このスイッチ接点に相当する機能はフォトリレーによっても置き換えできる。

【0057】

図３の抵抗網２０において、スイッチ部２３をすべて接地側に接続すると図の端子Ｒ_ｔはオームの法則により抵抗値Ｒ_ｓ／ｎで電圧は接地に接続され、スイッチ部２３をすべて入力供給電圧Ｅに接続すると端子Ｒ_ｔは同様に抵抗値Ｒ_ｓ／ｎで入力供給電圧Ｅに接続される。

【0058】

ここで任意のｋ個のスイッチ部２３を電源Ｅ側に、残りのｎ―ｋ個が接地側に接続する状態を表す数値をｋと定義する。このｋの値を用いると図３に示した電源Ｅ側の抵抗値は図４に示すようにＲ_ｓ／ｋであり、接地接続側の抵抗値はＲ_ｓ／（ｎ―ｋ）である。

【0059】

フォトリレー１０の入力側１１の電圧がしきい値を越えない場合は、フォトリレー１０の入力側１１の内部抵抗値Ｒ_ｉ＞＞Ｒ_ｓ／（ｎ―ｋ）であるから、Ｒ_ｉの値はほぼ無限大とみなして抵抗値が低いＲ_ｓ／（ｎ―ｋ）のみとしてよい。従って図５に示すようにフォトリレー１０は抵抗網２０から切り離されているように扱うことができる。

【0060】

入力端子電圧がしきい値を越えた場合は、逆転してＲ_ｓ／（ｎ―ｋ）＞＞Ｒ_ｉとなり内部抵抗Ｒ_ｉは数Ω程度となる。Ｒ_ｓ／（ｎ―ｋ）の値がＲ_ｉより数桁以上大きい場合は、Ｒ_ｉ≒０とみなして、図６に示すように入力供給電圧ＥはＲ_ｓ／ｋによる接地接続とすることができる。

【0061】

以上の仮定から、ｋ個のスイッチ部２３を入力供給電圧Ｅに接続し、残りのｎ－ｋ個のスイッチ部２３を接地接続とする状態のフォトリレー１０の入力側１１の電圧Ｖ_ｋは供給電圧Ｅによって次式となる。

【0062】

（式２）

【0063】

入力ＬＥＤの電圧Ｖ_ｋ＜Ｖ_ｏｆｆの場合は、図５の状態となり、抵抗網２０に流れる電流Ｉは次式となる。

【0064】

（式３）

【0065】

入力端子電圧Ｖ_ｋ＞Ｖ_ｏｎの場合は、図６の状態となり、抵抗網２０のＲ_ｓ／ｋ両端の電位差がＥ－Ｖ_ｏｎとなり、フォトリレー１０の入力側１１の抵抗値はＲｉ≒０とみなすことができるので、流れる電流は次式となる。

【0066】

（式４）

【0067】

図２等に示した論理回路１では、並列接続されたフォトリレー１０及び第２の抵抗群２２の一端を接地していたが、本発明はこれに限定されず、並列接続されたフォトリレー１０及び第２の抵抗群２２の一端に０以外の所定の電圧を印加してもよい。また、図７に示すように、並列接続されたフォトリレー１０及び第２の抵抗群２２の一端に所望のプラスの電圧及び／又はマイナスの電圧を印加できる可変電圧電源２６を接続して論理回路１′を構成してもよい。可変電圧電源２６の電圧を可変することで、所望の論理関数、例えばＯＲ論理関数、ＡＮＤ論理関数、多数決論理関数等のいずれかを選択することができる。

【0068】

ここで、図８に示すようにフォトリレー１０の入力側１１にこれまでの抵抗網２０とは別の抵抗２５を並列に接続した場合とこのような抵抗２５を並列接続しない場合（図４参照）とでは異なる論理関数となる。以下、これらの場合についてそれぞれ説明する。

【0069】

〈抵抗２５なしの場合〉
図４に示したように、フォトリレー１０の入力側１１に並列接続するための抵抗２５がない場合の実施形態を説明する。ここでは、フォトリレー１０は通常開タイプであり、このフォトリレー１０を使ってＯＲ論理関数の論理回路を構成している。

【0070】

図４において、ｋ＝０、すなわち全ての入力とも接地した場合は、Ｖ_ｋ＝０であるから、フォトリレー１０の出力側１２の導通は無い。

【0071】

ＯＲ論理関数の構成は、いずれか一つの変数の論理値が１のときフォトリレー１０の出力側１２が1で残りのn－１個の変数を０となるようにしきい値を設定すればよい。ここでいうしきい値は、フォトリレーの出力側の導通・非導通を切り替えるための電気的エネルギのしきい値である。電気的エネルギとは、図１に示したとおり電圧と電流である。

【0072】

従って、（式２）にｋ＝１とすればｎ変数のＯＲ論理関数は抵抗値に無関係の次式が与えられるので入力変数の数は入力供給電圧のみで決定できる。ｎの最大値は入力供給電圧Eのみで決定できる。

【0073】

Ｖ_１＝Ｅ／ｎ＝Ｖ_ｏｎ
（式５）
しきい値を越える電流は（式３）から次式となる。

【0074】

Ｉ_ｏｎ＝（Ｅ－Ｖ_ｏｎ）／Ｒ_ｓ＞Ｉ_ｍｉｎ
（式６）
ここで、フォトリレー１０によるしきい論理関数の構成で注意すべきことはフォトリレー１０の入力側１１（ＬＥＤ）にフォトリレー１０の許容最大電流Ｉ_ｍａｘがある。

【0075】

ｎ個の全変数が１となる場合の抵抗値はＲ_ｓ／ｎとなるので次式がフォトリレー１０のしきい論理関数のすべての電流制限条件である。

【0076】

（Ｅ－Ｖ_ｏｎ）／（Ｒ_ｓ／ｎ）＜Ｉ_ｍａｘ
（式７）
〈抵抗２５ありの場合〉
図８はこの実施形態に係るフォトリレー１０の入力側１１の端子間に抵抗値Ｒ_ｐの並列抵抗２５を並列接続した場合の論理回路の回路図である。フォトリレー１０は、通常開タイプである。

【0077】

ＯＲ論理関数ではフォトリレーの入力側に並列接続する抵抗を接続しなくとも構成できるが、ＡＮＤ論理関数と多数決論理関数は、しきい値を正確に設定するために、図８に示すように、フォトリレー１０の入力側１１の端子間に抵抗２５を並列に接続する。

【0078】

図８において、ｎ個の入力のうちｋ個を論理値1として入力供給電圧側に接続し、残りのｎ―ｋ変数を論理値０として接地接続した場合、並列接続されることとなる抵抗値Ｒ_ｔは次式となる。

【0079】

（式８）

【0080】

電源Ｅとフォトリレー１０の入力側１１の端子間にはk個のスイッチ部２３が接続されているので抵抗値がＲ_ｓ／ｋの等価抵抗が直列接続される。従って、n個のスイッチ部２３のうちk個が電源側に接続された図８の入力電圧Ｅと接地（図中右側）間の抵抗値Ｒ_ｋは次式となる。

【0081】

（式９）

【0082】

フォトリレー１０の入力側１１（ＬＥＤ）の端子間にかかる電圧Ｖ_ｋは入力供給電圧Ｅと接地間の抵抗値Ｒ_ｋを分母とし端子間の抵抗値Ｒ_ｔを分子とする次式で与えられる。

【0083】

（式１０）

【0084】

式(１０)にＲ_ｓ／Ｒ_ｐ＝ｍとして簡約化するとＶ_ｋの値を定める簡単化された次式が得られる。

【0085】

Ｖｋ＝Ｅ・ｋ／（ｎ＋ｍ）
（式１１）
この(式１１)の意味は、入力変数の数をｎとし、変数に相当するｎ個のスイッチ部２３のうちｋ個のスイッチ部２３が電源側に接続されたとき、抵抗値Ｒ_ｓと抵抗値Ｒ_ｐの比ｍによりフォトリレー１０の入力側１１の端子間にかかる電圧Ｖ_ｋは(式１１)で与えられる。ｎ入力変数によるフォトリレー１０のしきい値をどのｋの整数で設定するかによりしきい論理関数が(式１１)をもとに設定できる。

【0086】

ｋの値の設定によりＡＮＤ論理関数及び多数決論理関数を以下とのとおり構成できる。

【0087】

〈ＡＮＤ論理関数〉
ＡＮＤ論理関数は、図８に示した回路で構成され、フォトリレー１０は、通常開タイプである。

【0088】

ＡＮＤ論理関数はｎ変数のすべての変数の論理値が１となる場合にのみ１となるので、 (式１０)にｋ＝ｎとして、すべての変数の論理値が1の場合の値Ｖ_ｎをしきい値Ｖ_ｏｎより高い電圧とするため、次式が条件となる。

【0089】

Ｖ_ｎ＝Ｅ／（１＋ｍ／ｎ）＞Ｖ_ｏｎ
（式１２）
またＡＮＤ論理関数のしきい値の設定としてｎ－１個の変数までは０としたときはＶ_ｏｆｆより低い電圧にする必要がある。その条件を満たすために(式１１)のｋをｎ―１としてＶ_ｎ―１となる次式も条件である。

【0090】

Ｖ_ｎ―１＝Ｅ・（ｎ―１）／（ｎ＋ｍ）＜Ｖ_ｏｆｆ
（式１３）
ＡＮＤ論理関数の全変数が１となる場合、抵抗値がＲ_ｓ／ｎとなるのでＩ_ｏｎは次式となる。

【0091】

Ｉ_ｏｎ＝（Ｅ―Ｖ_ｏｎ）／（Ｒ_ｓ／ｎ）＞Ｉ_ｍｉｎ
（式１４）
〈多数決論理関数〉
多数決論理関数も同様に図８に示した回路で構成され、フォトリレー１０は、通常開タイプである。

【0092】

多数決論理関数は任意ｎ、最小の整数ｋ＞ｎ／２を満たす多数決論理関数であり、任意の多数決論理関数は式(１１)から次式の条件で構成できる。

【0093】

Ｖ_ｋ＝Ｅ・ｋ／（ｎ＋ｍ）＞Ｖ_ｏｎ
（式１５）
多数決論理関数についてもＡＮＤ論理関数と同様に次式の制限条件がある。

【0094】

Ｖ_ｋ―１＝Ｅ・（ｋ―１）／（ｎ＋ｍ）＜Ｖ_ｏｆｆ
（式１６）
多数決論理関数のしきい値を越えるＩ_ｏｎは次式となる．
Ｉ_ｏｎ＝（Ｅ―Ｖ_ｏｎ）／（Ｒ_ｓ／ｋ）＞Ｉ_ｍｉｎ
（式１７）
〈ＮＡＮＤ論理関数・ＮＯＲ論理関数〉
フォトリレー１０を通常閉タイプとし、抵抗網２０を上記のＯＲ論理関数の場合と同様の構成とすることで、ＮＯＲ論理関数を実現する論理回路１を構成できる。

【0095】

フォトリレー１０を通常閉タイプとし、抵抗網２０を上記のＡＮＤ論理関数の場合と同様の構成とすることで、ＮＡＮＤ論理関数を実現する論理回路１を構成できる。

【0096】

〈ＥＸＯＲ（排他的論理和）論理関数〉
図９は本発明の一実施形態に係るＥＸＯＲ論理関数を実現する論理回路の構成を示す図である。

【0097】

図９に示すように、ＥＸＯＲ論理関数を実現する論理回路３０は、第１及び第２のフォトリレー４０、５０と、抵抗網６０とを有する。

【0098】

第１及び第２のフォトリレー４０、５０は、共に通常開タイプであり、第１のフォトリレー４０の出力側４１と第２のフォトリレー５０の出力側５１とが並列に接続されている。この出力値、つまり導通関数の値をＸとする。

【0099】

抵抗網６０は、ＥＸＯＲ論理関数の第１の変数Ａに対応して電源／接地への接続を切り替える第１のスイッチ部６１を第１のフォトリレー４０の入力側４２の一端に接続し、ＥＸＯＲ論理関数の第２の変数Ｂに対応して電源／接地への接続を切り替える第２のスイッチ部６２を第２のフォトリレー５０の入力側５２の一端に接続し、各抵抗６３、６４を介して第１及び第２のスイッチ部６１、６２を第１の及び第２のフォトリレー４０、５０の入力側４２、５２の他端に接続する。

【0100】

ここで、ＥＸＯＲ論理関数は、第１の変数Ａと第２の変数Ｂが等しい値の場合Ｘは０、異なった値の場合Ｘは１となる論理関数である。

【0101】

第１の変数Ａと第２の変数Ｂが接地又は供給電圧に接続された場合に、しきい値以下の電位となるため第１及び第２のフォトリレー４０、５０の入力側４２、５２に電流は流れない。

【0102】

従って、第１及び第２のフォトリレー４０、５０の入力側４２、５２の両方ともに電流が流れないので、導通関数の値はＸ＝０である。第１の変数Ａと第２の変数Ｂのいずれか一方が接地のままで、残りの一方に給電電圧が加わると抵抗６３、６４は直列接続となるので、入力電圧の１／２に相当する電圧が片側に生じて出力側４１、５１に導通が生じる。出力側４１、５１は並列接続になっているので、いずれか一方が導通になれば導通関数の値はＸ＝１となる。

【0103】

なお、入力供給電圧Ｅによって２個の抵抗６３、６４の抵抗値は既述のフォトリレー４０、５０による入力制限電流以内を満たすことが抵抗値の必要条件を満たす抵抗となる。また、出力側４１、５１が導通となる場合、導通に関与しないフォトリレー４０又は５０には逆電圧が印加されるので許容逆電圧Ｖ_ｒｅｖ以下の入力供給電圧Ｅとする必要がある。

【0104】

〈ＦＴＣ（Ｆａｕｌｔ Ｔｏｌｅｒａｎｔ Ｃｉｒｃｕｉｔ：耐障害型回路）機能及び故障検出機能を有する論理回路〉
図１０は、本発明の一実施形態に係るＦＴＣ機能及び故障検出機能を有する論理回路の構成を示す図である。

【0105】

図１０に示す論理回路７０は、同一の構成で同一の論理関数の変数が入力される第１～第４の論理回路Ｅ１、Ｅ２、Ｅ３、Ｅ４からなるリレー群７１を有する。各第１～第４の論理回路Ｅ１、Ｅ２、Ｅ３、Ｅ４は、例えば上記の実施形態で説明した多数決論理関数を実現する論理回路１である。

【0106】

リレー群７１では、第１の論理回路Ｅ１の出力側（図１に示した論理回路１のフォトリレー１０の出力側１２、以下同様。）と第２の論理回路Ｅ２の出力側とを直列に接続し、第３の論理回路Ｅ３の出力側と第４の論理回路Ｅ４の出力側とを直列に接続し、直列接続された前記第１の論理回路Ｅ１及び第２の論理回路Ｅ２の出力側と直列接続された第３の論理回路Ｅ３及び第４の論理回路Ｅ４の出力側とを並列に接続している。ｉ－ｊがこのリレー群７１つまり論理回路７０の出力側（導通関数の値）となる。

【0107】

検出部としての双方向ＬＥＤ７２は、第１の論理回路Ｅ１の出力側と第２の論理回路Ｅ２の出力側との間の第１の接続部と第３の論理回路Ｅ３の出力側と第４の論理回路Ｅ４の出力側との間の第２の接続部との間に介挿され、これらの間のいずれかの方向に電流の流れがあると点灯する。双方向ＬＥＤ７２は、第１の接続部と第２の接続部との間の電流の流れの有無を検出するものである。検出部は、このような機能を有すればよく、双方向ＬＥＤには限定されない。例えば、導通方向が互いに異なる一対の発光ダイオードを用いてもよい。

【0108】

図１０では、第１の論理回路Ｅ１に故障があり、出力側の値が０継続になった場合を示している。第２～第３の論理回路Ｅ２、Ｅ３、Ｅ４に故障がなく正常であり、第２～第３の論理回路Ｅ２、Ｅ３、Ｅ４の出力側の値が１になっても第１の論理回路Ｅ１の出力側の値は０であるため、第３の論理回路Ｅ３を介して、第４の論理回路Ｅ４の出力側だけでなく、第２の論理回路Ｅ２にも電流が流れ、双方向ＬＥＤ７２が点灯する。これにより、４つの論理回路Ｅ２、Ｅ３、Ｅ４のいずれか１つが故障しても多数決論理関数としての正常な機能を維持しつつ、４つの論理回路Ｅ２、Ｅ３、Ｅ４のいずれかに故障があったことを検出することができる。本実施形態に係る論理回路７０では、それぞれの論理回路Ｅ２、Ｅ３、Ｅ４はそれぞれ１のフォトリレーで多数決論理関数を実現しているので、４つのフォトリレー、つまり非常に少ない数のフォトリレーでこのような機能を実現することができる。

【0109】

なお、本発明は、多数決論理関数ではなく既に説明した実施形態に係る他の論理関数を実現する論理回路にも適用できる。

【0110】

〈ＦＴＣ化した論理回路〉
図１１はＦＴＣ化した論理回路の構成例である。

【0111】

図１１中のＸ、Ｙ、Ｚはそれぞれ多数決論理関数の変数を示しており、これら変数Ｘに対して６個のフォト・デバイス、Ｙに対して６個のフォト・デバイス、Ｚに対して６個のフォト・デバイスの入力側が対応している。例えば、変数Ｘが０ならば６個のフォト・デバイスの出力側は０であり、変数Ｘが１ならば６個のフォト・デバイスの出力側は１である。

【0112】

つまり、この論理回路８０は、入力側に多数決論理関数の第１の変数（Ｘ）が入力される第１～第４のフォト・デバイスと、入力側に多数決論理関数の第２の変数（Ｙ）が入力される第５～第８のフォト・デバイスと、入力側に多数決論理関数の第３の変数（Ｚ）が入力される第９～第１２のフォト・デバイスとを有する。

【0113】

論理回路８０は、論理回路８０の出力側の導通変数ｆ_ｉｊとしたとき、論理式として
ｆ_ｉｊ＝ＸＹＸＹ＋ＸＺＸＺ＋ＹＸＹＸ＋ＹＺＹＺ＋ＺＹＺＹ＋ＺＸＺＸ
が成立するように第１～第１２のフォト・デバイスの出力側を接続して構成される。図１１に示す論理回路８０は、この接続構成を示している。

【0114】

ここで、論理回路８０のｉｊ間に電圧が印加され、ｉからｊに電流が流れるとしたときに、電流ｉは入力側に多数決論理関数の第１の変数（Ｘ）が入力されるフォト・デバイス、入力側に多数決論理関数の第２の変数（Ｙ）が入力されるフォト・デバイス及び入力側に多数決論理関数の第３の変数（Ｚ）が入力されるフォト・デバイスの３つの出力側に入力される。これら３つの出力側の出力をそれぞれＸ、Ｙ、Ｚとする。

【0115】

Ｘは入力側に多数決論理関数の第２の変数（Ｙ）が入力されるフォト・デバイス及び入力側に多数決論理関数の第３の変数（Ｚ）が入力されるフォト・デバイスの２つの出力側に入力される。これら２つの出力側の出力をそれぞれＸＹ、ＸＺとする。

【0116】

Ｙは入力側に多数決論理関数の第１の変数（Ｘ）が入力されるフォト・デバイス及び入力側に多数決論理関数の第３の変数（Ｚ）が入力されるフォト・デバイスの２つの出力側に入力される。これら２つの出力側の出力をそれぞれＹＸ、ＹＺとする。

【0117】

Ｚは入力側に多数決論理関数の第２の変数（Ｙ）が入力されるフォト・デバイス及び入力側に多数決論理関数の第１の変数（Ｘ）が入力されるフォト・デバイスの２つの出力側に入力される。これら２つの出力側の出力をそれぞれＺＹ、ＺＸとする。

【0118】

ＸＹは入力側に多数決論理関数の第１の変数（Ｘ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＸＹＸとする。

【0119】

ＸＺは入力側に多数決論理関数の第１の変数（Ｘ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＸＺＸとする。

【0120】

ＹＸは入力側に多数決論理関数の第２の変数（Ｙ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＹＸＹとする。

【0121】

ＹＺは入力側に多数決論理関数の第２の変数（Ｙ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＹＺＹとする。

【0122】

ＺＹは入力側に多数決論理関数の第３の変数（Ｚ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＺＹＺとする。

【0123】

ＺＸは入力側に多数決論理関数の第３の変数（Ｚ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＺＸＺとする。

【0124】

ＹＸＹ及びＺＸＺは数決論理関数の第１の変数（Ｘ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＹＸＹＸ＋ＺＸＺＸとする。

【0125】

ＸＹＸ及びＺＹＺは第２の変数（Ｙ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＸＹＸＹ＋ＺＹＺＹとする。

【0126】

ＹＺＹ及びＸＺＸは多数決論理関数の第３の変数（Ｚ）が入力されるフォト・デバイスの１つの出力側に入力される。この１つの出力側の出力をＹＺＹＺ＋ＸＺＸＺとする。

【0127】

よって、ｊ側の出力はＹＸＹＸ＋ＺＸＺＸ＋ＸＹＸＹ＋ＺＹＺＹ＋ＹＺＹＺ＋ＸＺＸＺとなる。

【0128】

すなわち、このように構成された論理回路８０において、
ｆ_ｉｊ＝ＸＹＸＹ＋ＸＺＸＺ＋ＹＸＹＸ＋ＹＺＹＺ＋ＺＹＺＹ＋ＺＸＺＸ
が成立する。

【0129】

ここで、図１１に示す論理回路８０において、例えば丸で囲んだＸに対応するフォト・デバイスに断線や短絡の故障があっても、多数決論理関数としての正常な機能を維持することができる。これについては後述の〈論理回路を用いた論理回路のシミュレーション方法〉において説明する。

【0130】

リレーを使って多数決論理関数を実現する論理回路で１つの故障に耐えることができるＦＴＣは４重化で実現することが知られている。これに対して、本実施形態に係る論理回路８０では、図１１に示したようそれを３重化、つまり１８個のフォト・デバイスで構成できる。従って、フォト・デバイスの数を減少させることができる。

【0131】

なお、本発明は、電磁リレー等にも適用可能である。

【0132】

〈断線等の故障検出が可能なセンサー〉
図１２は、本発明の実施形態に係る断線等の故障検出が可能なセンサーの構成を示す回路図である。

【0133】

図１２に示すように、センサー１４０は、センサースイッチ１０１と、ケーブル１０５を介してセンサースイッチ１０１と直列接続された通常開のフォトリレー１０３とを有する。センサースイッチ１０１の一端はケーブル１０５が接続され、他端は接地されている。フォトリレー１０３の入力側の一端はケーブル１０５が接続され、他端は電源Ｅが接続されて３Ｖの直流電圧が印加されている。センサースイッチ１０１には抵抗１０２が並列に接続され、フォトリレー１０３の入力側には抵抗１０８が直列に接続されている。フォトリレー１０３の入力側にはしきい値を設定する抵抗１１０が並列に接続されている。フォトリレー１０３の入力側と並列に故障検出用の０．５ｍＡ程度で点灯するＬＥＤ１０９が介挿されている。ＬＥＤ１０９の一端が抵抗１０７を介してケーブル１０５に接続され、ＬＥＤ１０９の他端が電源Ｅに接続されている。

【0134】

センサースイッチ１０１が断のときには、フォトリレー１０３はしきい値以下の電圧が印加され、センサースイッチ１０１と同様に断となる。センサースイッチ１０１が接のときには、フォトリレー１０３はしきい値以上の電圧が印加され、センサースイッチ１０１と同様に接となる。これにより、センサー１４０は、フォトリレー１０３の出力側において例えば遠方のセンサースイッチ１０１の接／断を検出する。

【0135】

本実施形態では、電源Ｅの電圧を３Ｖとして、抵抗１０２の抵抗値を１ＫΩ、抵抗値１０８の抵抗値を１ＫΩ、抵抗１０７の抵抗値を２ｋΩ、抵抗１１０の抵抗値を２ｋΩに設定した。電源Ｅの電圧を５Ｖとした場合には、抵抗１１０の抵抗値を４７０Ωに設定した。すなわち、本実施形態では、通常開となっているセンサースイッチ１０１には高い抵抗値の抵抗１０２を並列接続しておき、低い電圧と電流で導通時状態を常時監視しておき、センサースイッチ１０１が接になった場合はフォトリレー１０３のしきい値を越す電圧と電流を加えるものである。

【0136】

本実施形態に係るセンサー１４０では、ＬＥＤ１０９が０．５ｍＡ程度で点灯することを利用して、ＬＥＤ１０９に微弱な電流を流して導通状態を確認している。すなわち、このセンサー１４０が正常な場合には、電源Ｅは抵抗１０７等を介してセンサースイッチ１０１の接地側に接続され、微弱な電流が流れＬＥＤ１０９は点灯するが、ケーブル１０５の断線故障や図示を省略したコネクタの接触不良などがあると、電源Ｅが抵抗１０７等を介しての接地がされなくなって電流が流れなくなりＬＥＤ１０９は消灯する。これにより、本実施形態に係るセンサー１４０では、ケーブル１０５の断線故障や図示を省略したコネクタの接触不良などをＬＥＤ１０９によって常時監視できる。

【0137】

上記の実施形態では、センサースイッチ１０１は通常開タイプであるが、通常閉タイプにすれば、センサースイッチ１０１の故障も検出可能であり、フォトリレー１０３系統の故障と区別可能である。

【0138】

本発明では、ＬＥＤ１０９に代え、フォトリレーを用いても構わない。また、フォトリレー１０３とＬＥＤ１０９（又はフォトリレー）とを直列に接続してもよい。

【0139】

〈論理回路のシミュレーション方法〉
本実施形態に係る導通関数シミュレータでは、典型的には、コンピュータシステムにおいて、表示部としてのその画面上でリレー素子を用いた論理回路を構成し、その論理回路のシミュレーションを実行するプログラムがコンピュータシステムに実装されている。

【0140】

本実施形態に係る導通関数シミュレータでは、リレー素子及び接続線などの回路要素がそれぞれ１つのオブジェクトとして存在し、回路要素を画面上に配置して接続線で接続することでリレー素子を用いた論理回路が構成でき、そのシミュレーションが実行できるようになっている。具体的には、以下のとおりである。

【0141】

本実施形態に係る導通関数シミュレータで扱う回路要素としては、リレー素子及び接続線の他に、電源、抵抗がある。リレー素子は、磁石式リレー及びフォトリレーがある。

【0142】

磁石式リレーには、非励磁状態で開（ａ接点）、非励磁状態で閉（ｂ接点）、非励磁／励磁で接点切替（ｃ接点）の３種があり、励磁用の端子をもつ（ｓｗ）。従って、端子としては｛ｒ、ａ、ｂ、ｓｗ｝がある。

【0143】

フォトリレーには、通常時開（タイプａ）、通常時閉（タイプｂ）がある。

【0144】

接続線は、接点間の接続を２点間の接続として処理する。
電源には、磁石式リレーの論理用（電位）［Ｚｅｒｏ,Ｔｒｕｅ］、励磁用［ＯＮ,ＯＦＦ］がある。励磁用のこの値は、ｓｗの端子が２つあり、互に相反した論理値になった時にリレーが反応する事を示す値である。実際のシミュレーションで端子ｓｗに接続線をつなぐことがない場合には、ｓｗに直接励磁用の値を入力することができる。フォトリレーで扱う値として、論理用（電位）［Ｕｎｃｅｒｔａｉｎ,Ｚｅｒｏ, Ｔｒｕｅ］の３値とし、値の評価としては、以下の素子の真理値表のとおりとする。

【0145】

【0146】

回路設計で、ｓｗ端子を個々に接続する場合には、論理値を流すことで、励磁用の値とすることができる。

【0147】

本実施形態に係る導通関数シミュレータでは、テスト用データとして、以下のものを用いる。

【0148】

接点励磁用
テストパターン数：Ｒｎ
接点名リスト ：［"Ｒ１"，"Ｒ２"，・・・，"Ｒｘ"］
入力データ ：［［接点名に対応したデータ列］×Ｒｎ]
電源用
テストパターン数：Ｐｎ
電源名リスト ：［"ＰｏｗｅｒＲ１","ＰｏｗｅｒＲ２, …,"ＰｏｗｅｒＲｘ"］
入力データ ：［［電源名に対応したデータ列］×Ｐｎ］
論理計算の概要は以下のとおりである。

【0149】

（１）リレー論理回路は、双方向に電流が流れる無向グラフのため、一般の論理シミュレータのように扱うことができない。その為、電位の高い方から電位の低い方へ電流は流れる現象を検証することとした。

【0150】

（２）検証のアルゴリズム
ア.全ての接点、接続線の各端子を初期化（Ｚｅｒｏ設定）する。

【0151】

イ.励磁データを接点に与え、電源を印加（Ｔｒｕｅ設定）する。

【0152】

ウ.ａ,ｂ,ｃ接点の区分に従い、Ｔｒｕｅの値をＺｅｒｏの値の方向に流し、Ｔｒｕｅとする。

【0153】

エ.接続線についても、Ｔｒｕｅの値をＺｅｒｏの値の方向に流し、Ｔｒｕｅとする。

【0154】

オ.リレー論理回路の接続の段数以上、ウ～エを繰り返す。

【0155】

（３）テストテータのパターン
ア.論理回路としてのデータ列は、励磁用のパターンで流す。

【0156】

イ.従って、電源の印加パターンは、回路の設計時に決めた一通りで、リレー論理回路のシミュレーションは終了する。

【0157】

ウ.回路の双方向性の検証や、故障箇所の付加には、任意の場所に電源の印加パターンを与えて検証することで実施できる。

【0158】

エ.その為、シミュレーションとしては、励磁用テストパターンＲｎ×電源用テストパターンＰｎの回数のシミュレーションを実施することとなる。

【0159】

ここで、無向グラフの回路としての有効性を評価する為に、電位が高い方から低い方へ流れるシミュレーションとした。その為、１つの状態のシミュレーションが終わると必ず、各端子の電圧をＺｅｒｏ値にクリアしなければならない。これは、無向グラフとしての電気回路のシミュレーションには必要な処置である。現実世界では、値Ｚｅｒｏを示すということは、アースされた状態を示しており、必ずＺｅｒｏにならねばならない。

【0160】

すなわち、本実施形態に係る導通関数シミュレータは、リレー素子及び接続線などの各回路要素を接続して論理回路を構成し、リレー素子の入力側に論理関数の変数に応じた電圧を入力し、各回路要素の両端子において、電位が高い端子から電位が低い端子に電流が流れものとして各回路要素の電圧印加状態を示し、リレー素子の出力側から論理関数の論理値としての導通変数を得るものである。

【0161】

従来の論理シミュレータは、ＡＮＤやＯＲの論理ゲートを用いており、電流の方向が一方向である。そのため、電流が双方に流れる磁気リレーやフォトリレーを含むリレー素子の場合には、電流の流れる方向ごとに導通関数を設定し、複数のシミュレーションを実施する必要がある。これに対して、本実施形態に係る導通関数シミュレータは、１つのシミュレーションを実施するだけでよい。また、本実施形態に係る導通関数シミュレータは、直流ばかりでなく、交流も扱うことができる。

【0162】

次に、図１１に示したＦＴＣ化した論理回路を本実施形態に係る導通関数シミュレータを使ってシミュレーションした例を説明する。

【0163】

図１３はコンピュータシステムにおいてフォトリレーを用いた論理回路のシミュレーションを実行するプログラムを起動し、図１１に示したＦＴＣ化した論理回路をその画面上で構成した状態を示している。

【0164】

図１３において、画面上部の大半の領域には構成された論理回路が示されている。この回路において、四角の箱で囲まれた領域は、それぞれ接続線を除く回路要素である。点線は接続線を示す。接続線は電圧が印加されていない状態（接地）の状態を点線で示し、電圧が印加されるとその点線が実線となる。

【0165】

画面上の下部の領域の四角の箱で囲まれた各領域は、各種命令を実行させるためのボタンである。例えば「シミュレーション」のボタンをクリックすると画面上に表示された論理回路のシミュレーションが実行される。また画面上の論理回路の所定部位をクリック後に「故障の設定」をクリックすると、当該所定の部位を故障に設定することができる。故障としては、例えば接続線やリレー素子の断線や短絡等を設定できる。

【0166】

画面上部の回路表示領域と画面下部の命令ボタン表示領域の間の領域には、シミュレーション結果が表示される。

【0167】

図１３は全ての接点、接続線の各端子を初期化（Ｚｅｒｏ設定）した状態を示している（上記の「（２）検証のアルゴリズム ア.」）。なお、この状態では、図１３のシミュレーション結果表示領域には、結果は示されていない。

【0168】

図１３に示した状態より、シミュレーションを実行する。

【0169】

つまり上記した「（２）検証のアルゴリズム」のとおり、
イ.励磁データを接点に与え、電源を印加（Ｔｒｕｅ設定）する。

【0170】

ウ.ａ,ｂ,ｃ接点の区分に従い、Ｔｒｕｅの値をＺｅｒｏの値の方向に流し、Ｔｒｕｅとする。

【0171】

エ.接続線についても、Ｔｒｕｅの値をＺｅｒｏの値の方向に流し、Ｔｒｕｅとする。

【0172】

オ.リレー論理回路の接続の段数以上、ウ～エを繰り返す。

【0173】

図１４は「X0_E-net」～「X5_E-net」、「Y0_E-net」～「Y5_E-net」、「Z0_E-net」～「Z5_E-net」の接点に励磁データを与え、電源「Y0_E-net.r」側より印加（Ｔｒｕｅ設定）する（検証のアルゴリズム イ.」）。その際に、「検証のアルゴリズム ウ.」及び「検証のアルゴリズム エ.」を実行する。図１４のシミュレーション結果である接地（Z5_E-net.a）側はＺｅｒｏである。

【0174】

図１４のシミュレーション結果表示領域に表示された
X0_E-net.sw0,Y0_E-net.sw0,Z0_E-net.sw0,Y0_E-net.r,Z5_E-net.a
Zero,Zero,Zero,True,Zero
は以上の状況を示している。

【0175】

つまり、図１４の状況は、図１１に示した多数決論理回路において、Ｘ＝０、Ｙ＝０、Ｚ＝０のとき、この多数決論理回路の論理値は０であることを示している。

【0176】

図１５はＸ＝０、Ｙ＝０、Ｚ＝１のときの結果を示している。（シミュレーション結果表示領域の一番下の行、以下同様。）
図１６はＸ＝０、Ｙ＝１、Ｚ＝０のときの結果を示している。

【0177】

図１７はＸ＝１、Ｙ＝１、Ｚ＝０のときの結果を示している。

【0178】

図１８はＸ＝０、Ｙ＝１、Ｚ＝１のときの結果を示している。

【0179】

図１９はＸ＝１、Ｙ＝０、Ｚ＝１のときの結果を示している。

【0180】

図２０はＸ＝１、Ｙ＝１、Ｚ＝１のときの結果を示している。

【0181】

以上で、「検証のアルゴリズム オ.」、つまりリレー論理回路の接続の段数以上、ウ～エを繰り返したことになる。

【0182】

以上のシミュレーション結果から図１１に示した多数決論理回路が正常に動作をしていることが確認できる。

【0183】

既述の如く例えば図１３に示した画面上の論理回路の所定部位をクリック後に「故障の設定」をクリックすると、当該所定の部位を故障に設定することができる。故障としては、例えば接続線やリレー素子の断線や短絡等を設定できる。

【0184】

図２１は接続線の１か所が断線した場合に、このＦＴＣ化したリレー素子が多数決論理回路として正常に動作するかのシミュレーションを設定した画面である。図中「０」に×を重ねた表示は０故障と呼び断線を意味する。なお、「１に×を重ねた表示は１故障と呼び短絡を意味する。

【0185】

図１４～図２０に対応するシミュレーションを図２２～図２７に示す。

【0186】

図２８はリレー素子としてのフォト・デバイスの１か所が断線した場合に、このＦＴＣ化したリレー素子が多数決論理回路として正常に動作するかのシミュレーションを設定した画面である。

【0187】

図１４～図２０に対応するシミュレーションを図２８～図３４に示す。

【0188】

図２７中のシミュレーション結果表示領域の値及び図３４中のシミュレーション結果表示領域の値は、図２０中のシミュレーション結果表示領域の値と一致していることがわかる。よって、図１１に示したＦＴＣ化したリレー素子８０において、１つの回路要素に断線や短絡の故障があっても、多数決論理関数としての正常な機能を維持することができることが本発明に係るシミュレーションによって検証できる。

【0189】

また、本発明に係る本発明に係るシミュレータは、回路要素に対応したオブジェクトを画面上に配置してシミュレーションする回路を設定でき、更にそのシミュレーションにおける電流の流れ等を画面上で把握できるので、例えば回路の設計に問題がある場合などに、その原因を視覚を通じて直感的に把握することができる。

【0190】

本発明は、上記の実施形態に限定されず、様々に変形して実施が可能であり、その実施の範囲も本発明の技術的範囲に属するものである。

【符号の説明】

【0191】

１ 論理回路
１０ フォトリレー
１１ フォトリレーの入力側
１２ フォトリレーの出力側
２０ 抵抗網
２１ 第１の抵抗群
２２ 第２の抵抗群
Ｅ 入力供給電圧
１′ 論理回路
２３ スイッチ部
２４ 抵抗
２５ 並列抵抗
２６ 可変電圧電源
３０ 論理回路
４０ 第１のフォトリレー
４１ 第１のフォトリレーの出力側
４２ 第１のフォトリレーの入力側
５０ 第２のフォトリレー
５１ 第２のフォトリレーの出力側
５２ 第２のフォトリレーの入力側
６０ 抵抗網
６１ 第１のスイッチ部
６２ 第２のスイッチ部
６３ 抵抗
６４ 抵抗
７０ 論理回路
７１ リレー群
７２ 双方向ＬＥＤ
Ｅ１ 第１の論理回路
Ｅ２ 第２の論理回路
Ｅ３ 第３の論理回路
Ｅ４ 第４の論理回路
８０ ＦＴＣ化した論理回路
１４０ センサー
１０１ センサースイッチ
１０２ 抵抗
１０３ 通常開のフォトリレー
１０５ ケーブル
１０７ 抵抗
１０８ 抵抗
１０９ ＬＥＤ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】