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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024019076
(43)【公開日】2024-02-08
(54)【発明の名称】半導体装置及びこれを含むデータ貯蔵システム
(51)【国際特許分類】
H10B 43/50 20230101AFI20240201BHJP
H10B 41/27 20230101ALI20240201BHJP
H01L 21/336 20060101ALI20240201BHJP
H01L 27/00 20060101ALI20240201BHJP
H01L 21/02 20060101ALI20240201BHJP
H01L 21/768 20060101ALI20240201BHJP
H10B 41/50 20230101ALI20240201BHJP
H10B 43/27 20230101ALI20240201BHJP
【ＦＩ】
H10B43/50
H10B41/27
H01L29/78 371
H01L27/00 301C
H01L27/00 301B
H01L21/02 B
H01L21/90 B
H10B41/50
H10B43/27
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023120863
(22)【出願日】2023-07-25
(31)【優先権主張番号】10-2022-0093317
(32)【優先日】2022-07-27
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】朴 ▲いぇ▼▲じん▼
(72)【発明者】
【氏名】金 承允
(72)【発明者】
【氏名】安 鍾善
(72)【発明者】
【氏名】金 希錫
(72)【発明者】
【氏名】沈 載煌
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033HH03
5F033HH04
5F033HH08
5F033HH11
5F033HH18
5F033HH19
5F033HH20
5F033HH21
5F033HH25
5F033HH32
5F033HH33
5F033JJ03
5F033JJ04
5F033JJ08
5F033JJ11
5F033JJ18
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5F033JJ32
5F033JJ33
5F033KK03
5F033KK04
5F033KK08
5F033KK11
5F033KK18
5F033KK19
5F033KK20
5F033KK21
5F033KK25
5F033KK32
5F033KK33
5F033MM07
5F033MM08
5F033MM11
5F033MM12
5F033MM13
5F033NN06
5F033NN07
5F033NN30
5F033NN32
5F033NN38
5F033NN40
5F033PP06
5F033QQ48
5F033RR01
5F033RR04
5F033RR06
5F033RR08
5F033VV01
5F033VV05
5F033VV06
5F033VV16
5F033WW01
5F033XX02
5F033XX03
5F083EP02
5F083EP18
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA04
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083PR06
5F083PR21
5F083PR22
5F083PR40
5F083ZA28
5F083ZA29
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH01
5F101BH02
5F101BH14
(57)【要約】
【課題】信頼性及び量産性が向上した半導体装置及びこれを含むデータ貯蔵システムを提供する。
【解決手段】本発明の実施形態による半導体装置は、基板及び基板内又は基板上の導電層を含む半導体構造物と、基板の上面に垂直な第１方向に沿って延長されて導電層と連結され、下部から順次積層された第１及び第２部分を含むコンタクトプラグと、を含み、第１部分の上面の幅は第２部分の下面の幅よりも大きく、コンタクトプラグは、バリア層、バリア層上の第１導電層、及び第１導電層上に配置され、内部にボイドを有する第２導電層を含み、バリア層、第１導電層、及び第２導電層は、第１及び第２部分において連続的に延長され、バリア層は第１厚さを有し、第２導電層は、第１厚さと同一であるか、第１厚さよりも大きい第２厚さを有し、第１導電層は、第２厚さと同一であるか、第２厚さよりも大きい第３厚さを有する。
【選択図】図３
【解決手段】本発明の実施形態による半導体装置は、基板及び基板内又は基板上の導電層を含む半導体構造物と、基板の上面に垂直な第１方向に沿って延長されて導電層と連結され、下部から順次積層された第１及び第２部分を含むコンタクトプラグと、を含み、第１部分の上面の幅は第２部分の下面の幅よりも大きく、コンタクトプラグは、バリア層、バリア層上の第１導電層、及び第１導電層上に配置され、内部にボイドを有する第２導電層を含み、バリア層、第１導電層、及び第２導電層は、第１及び第２部分において連続的に延長され、バリア層は第１厚さを有し、第２導電層は、第１厚さと同一であるか、第１厚さよりも大きい第２厚さを有し、第１導電層は、第２厚さと同一であるか、第２厚さよりも大きい第３厚さを有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
基板、前記基板上の回路素子、及び前記回路素子上の下部配線ラインを含む第１半導体構造物と、
前記第１半導体構造物上に配置されて第１領域及び第２領域を有し、ソース構造物、前記ソース構造物上において、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、前記第１領域において、前記ゲート電極を貫通して前記第１方向に沿って延長され、チャネル層をそれぞれ含むチャネル構造物、前記第２領域において、前記ゲート電極及び前記ソース構造物を貫通して前記第１方向に延長され、前記ゲート電極を前記下部配線ラインのうち一部と電気的に連結するコンタクトプラグ、及び前記第２領域において、前記ゲート電極を貫通して前記第１方向に沿って延長されるサポート構造物を含む第２半導体構造物と、を含み、
前記チャネル構造物、前記コンタクトプラグ、及び前記サポート構造物のそれぞれは、下部から順次積層された第１～第３部分を含み、
前記チャネル構造物、前記コンタクトプラグ、及び前記サポート構造物のそれぞれにおいて、前記第１部分の上面の幅は前記第２部分の下面の幅よりも大きく、前記第２部分の上面の幅は前記第３部分の下面の幅よりも大きく、
前記コンタクトプラグのそれぞれは、バリア層、前記バリア層上の第１導電層、及び前記第１導電層上に配置され、内部にボイドを有する第２導電層を含む、半導体装置。
前記第１半導体構造物上に配置されて第１領域及び第２領域を有し、ソース構造物、前記ソース構造物上において、前記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、前記第１領域において、前記ゲート電極を貫通して前記第１方向に沿って延長され、チャネル層をそれぞれ含むチャネル構造物、前記第２領域において、前記ゲート電極及び前記ソース構造物を貫通して前記第１方向に延長され、前記ゲート電極を前記下部配線ラインのうち一部と電気的に連結するコンタクトプラグ、及び前記第２領域において、前記ゲート電極を貫通して前記第１方向に沿って延長されるサポート構造物を含む第２半導体構造物と、を含み、
前記チャネル構造物、前記コンタクトプラグ、及び前記サポート構造物のそれぞれは、下部から順次積層された第１～第３部分を含み、
前記チャネル構造物、前記コンタクトプラグ、及び前記サポート構造物のそれぞれにおいて、前記第１部分の上面の幅は前記第２部分の下面の幅よりも大きく、前記第２部分の上面の幅は前記第３部分の下面の幅よりも大きく、
前記コンタクトプラグのそれぞれは、バリア層、前記バリア層上の第１導電層、及び前記第１導電層上に配置され、内部にボイドを有する第２導電層を含む、半導体装置。
【請求項2】
前記コンタクトプラグのそれぞれは、前記第１方向に延長される垂直延長部及び前記垂直延長部から前記ゲート電極のうち連結されるゲート電極に向かって水平に延長される水平延長部を含む、請求項１に記載の半導体装置。
【請求項3】
前記水平延長部は、前記バリア層及び前記第１導電層で満たされる、請求項２に記載の半導体装置。
【請求項4】
前記バリア層は第１厚さを有し、前記第１導電層は、前記第１厚さと同一であるか、前記第１厚さよりも大きい第２厚さを有し、前記第２導電層は、前記第２厚さと同一であるか、前記第２厚さよりも大きい第３厚さを有する、請求項１に記載の半導体装置。
【請求項5】
前記第１導電層はタングステン（Ｗ）を含み、前記第２導電層はタングステン（Ｗ）を含まない、請求項１に記載の半導体装置。
【請求項6】
前記第２導電層は、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、及びこれらの組み合わせの少なくとも１つを含む、請求項１に記載の半導体装置。
【請求項7】
前記コンタクトプラグのそれぞれは、前記第１部分の下に配置される第４部分をさらに含み、
前記第４部分の上面の幅は前記第１部分の下面の幅よりも大きい、請求項１に記載の半導体装置。
前記第４部分の上面の幅は前記第１部分の下面の幅よりも大きい、請求項１に記載の半導体装置。
【請求項8】
前記第1半導体構造物は、前記ソース構造物の下面から前記第１方向に沿って延長され、前記下部配線ラインの１つと連結される接地ビアをさらに含み、
前記コンタクトプラグのそれぞれの前記第４部分は、前記第１方向に垂直な第２方向において前記接地ビアと重なる、請求項７に記載の半導体装置。
前記コンタクトプラグのそれぞれの前記第４部分は、前記第１方向に垂直な第２方向において前記接地ビアと重なる、請求項７に記載の半導体装置。
【請求項9】
前記コンタクトプラグのそれぞれは、前記第２導電層上に配置されて半導体物質を含む第３導電層をさらに含む、請求項１に記載の半導体装置。
【請求項10】
前記チャネル構造物、前記コンタクトプラグ、及び前記サポート構造物において、前記第２部分は互いに同一のレベルに位置し、前記第３部分は互いに同一のレベルに位置する、請求項１に記載の半導体装置。
【請求項11】
前記第２半導体構造物は、前記ソース構造物の外側において前記第１方向に沿って延長され、前記下部配線ラインの１つと連結される貫通ビアをさらに含み、
前記貫通ビアは、前記コンタクトプラグと同一のレベルに配置され、前記コンタクトプラグと同一の形状を有する、請求項１に記載の半導体装置。
前記貫通ビアは、前記コンタクトプラグと同一のレベルに配置され、前記コンタクトプラグと同一の形状を有する、請求項１に記載の半導体装置。
【請求項12】
前記ソース構造物は、
プレート層と、
前記第１領域において前記プレート層上に配置される第１水平導電層と、
前記第１水平導電層上に配置されて前記第２領域に延長される第２水平導電層と、を含む、請求項１に記載の半導体装置。
プレート層と、
前記第１領域において前記プレート層上に配置される第１水平導電層と、
前記第１水平導電層上に配置されて前記第２領域に延長される第２水平導電層と、を含む、請求項１に記載の半導体装置。
【請求項13】
基板及び前記基板内又は前記基板上の導電層を含む半導体構造物と、
前記基板の上面に垂直な第１方向に沿って延長されて前記導電層と連結され、下部から順次積層された第１及び第２部分を含むコンタクトプラグと、を含み、
前記第１部分の上面の幅は前記第２部分の下面の幅よりも大きく、
前記コンタクトプラグは、バリア層、前記バリア層上の第１導電層、及び前記第１導電層上に配置され、内部にボイドを有する第２導電層を含み、
前記バリア層、前記第１導電層、及び前記第２導電層は、前記第１及び第２部分において連続的に延長され、
前記バリア層は第１厚さを有し、前記第２導電層は、前記第１厚さと同一であるか、前記第１厚さよりも大きい第２厚さを有し、前記第１導電層は、前記第２厚さと同一であるか、前記第２厚さよりも大きい第３厚さを有する、半導体装置。
前記基板の上面に垂直な第１方向に沿って延長されて前記導電層と連結され、下部から順次積層された第１及び第２部分を含むコンタクトプラグと、を含み、
前記第１部分の上面の幅は前記第２部分の下面の幅よりも大きく、
前記コンタクトプラグは、バリア層、前記バリア層上の第１導電層、及び前記第１導電層上に配置され、内部にボイドを有する第２導電層を含み、
前記バリア層、前記第１導電層、及び前記第２導電層は、前記第１及び第２部分において連続的に延長され、
前記バリア層は第１厚さを有し、前記第２導電層は、前記第１厚さと同一であるか、前記第１厚さよりも大きい第２厚さを有し、前記第１導電層は、前記第２厚さと同一であるか、前記第２厚さよりも大きい第３厚さを有する、半導体装置。
【請求項14】
前記第１導電層はタングステン（Ｗ）を含み、
前記バリア層及び前記第２導電層は、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、及びこれらの組み合わせの少なくとも１つを含む、請求項１３に記載の半導体装置。
前記バリア層及び前記第２導電層は、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、及びこれらの組み合わせの少なくとも１つを含む、請求項１３に記載の半導体装置。
【請求項15】
前記ボイドはフッ素（Ｆ）を含有する、請求項１３に記載の半導体装置。
【請求項16】
基板、前記基板上の回路素子、前記回路素子上の下部配線ライン、前記下部配線ライン上のプレート層、前記プレート層上において、前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、前記ゲート電極を貫通して前記第１方向に延長され、前記ゲート電極のうち第１ゲート電極を前記下部配線ラインのうち第１下部配線ラインと電気的に連結するコンタクトプラグ、及び前記回路素子と電気的に連結される入出力パッドを含む半導体貯蔵装置と、
前記入出力パッドを介して前記半導体貯蔵装置と電気的に連結され、前記半導体貯蔵装置を制御するコントローラと、を含み、
前記コンタクトプラグは、バリア層、前記バリア層上の第１導電層、及び前記第１導電層上の第２導電層を含み、
前記コンタクトプラグは、前記第１方向に延長される垂直延長部及び前記垂直延長部から前記第１ゲート電極に向かって水平に延長される水平延長部を含む、データ貯蔵システム。
前記入出力パッドを介して前記半導体貯蔵装置と電気的に連結され、前記半導体貯蔵装置を制御するコントローラと、を含み、
前記コンタクトプラグは、バリア層、前記バリア層上の第１導電層、及び前記第１導電層上の第２導電層を含み、
前記コンタクトプラグは、前記第１方向に延長される垂直延長部及び前記垂直延長部から前記第１ゲート電極に向かって水平に延長される水平延長部を含む、データ貯蔵システム。
【請求項17】
前記水平延長部は、前記バリア層及び前記第１導電層で満たされる、請求項１６に記載のデータ貯蔵システム。
【請求項18】
前記コンタクトプラグは、下部から順次積層された第１及び第２部分を含み、
前記第１部分の上面の幅は前記第２部分の下面の幅よりも大きい、請求項１６に記載のデータ貯蔵システム。
前記第１部分の上面の幅は前記第２部分の下面の幅よりも大きい、請求項１６に記載のデータ貯蔵システム。
【請求項19】
前記半導体貯蔵装置は、前記ゲート電極を貫通して前記第１方向に沿って延長され、チャネル層を含むチャネル構造物をさらに含み、
前記チャネル構造物は、下部から順次積層された第１及び第２チャネル部分を含み、
前記第１チャネル部分の上面の幅は前記第２チャネル部分の下面の幅よりも大きい、請求項１８に記載のデータ貯蔵システム。
前記チャネル構造物は、下部から順次積層された第１及び第２チャネル部分を含み、
前記第１チャネル部分の上面の幅は前記第２チャネル部分の下面の幅よりも大きい、請求項１８に記載のデータ貯蔵システム。
【請求項20】
前記半導体貯蔵装置は、前記ゲート電極を貫通して前記第１方向に沿って延長され、絶縁物質を含む分離領域をさらに含み、
前記分離領域の側面は、折曲部なしに一定の傾斜を有する、請求項１６に記載のデータ貯蔵システム。
前記分離領域の側面は、折曲部なしに一定の傾斜を有する、請求項１６に記載のデータ貯蔵システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びこれを含むデータ貯蔵システムに関するものである。
【背景技術】
【0002】
データ貯蔵（格納、記憶）を必要とするデータ貯蔵システムにおいて、高容量のデータを貯蔵することができる半導体装置が求められている。これに伴い、半導体装置のデータ貯蔵容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ貯蔵容量を増加させるための方法の１つとして、二次元的に配列されるメモリセルに代えて三次元的に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が実現しようとする技術的課題の１つは、信頼性及び量産性が向上した半導体装置を提供することである。
【0004】
本発明が実現しようとする技術的課題の１つは、信頼性及び量産性が向上した半導体装置を含むデータ貯蔵システムを提供することである。
【課題を解決するための手段】
【0005】
例示的な実施形態による半導体装置は、基板、上記基板上の回路素子、及び上記回路素子上の下部配線ラインを含む第１半導体構造物と；上記第１半導体構造物上に配置されて第１領域及び第２領域を有し、ソース構造物、上記ソース構造物上において、上記ソース構造物の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記第１領域において、上記ゲート電極を貫通して上記第１方向に沿って延長され、チャネル層をそれぞれ含むチャネル構造物、上記第２領域において、上記ゲート電極及び上記ソース構造物を貫通して上記第１方向に延長され、上記ゲート電極を上記下部配線ラインのうち一部と電気的に連結するコンタクトプラグ、及び上記第２領域において、上記ゲート電極を貫通して上記第１方向に沿って延長されるサポート構造物を含む第２半導体構造物と；を含み、上記チャネル構造物、上記コンタクトプラグ、及び上記サポート構造物のそれぞれは、下部から順次積層された第１～第３部分を含み、上記チャネル構造物、上記コンタクトプラグ、及び上記サポート構造物のそれぞれにおいて、上記第１部分の上面の幅は上記第２部分の下面の幅よりも大きく、上記第２部分の上面の幅は上記第３部分の下面の幅よりも大きく、上記コンタクトプラグのそれぞれは、バリア層、上記バリア層上の第１導電層、及び上記第１導電層上に配置され、内部にボイドを有する第２導電層を含むことができる。
【0006】
例示的な実施形態による半導体装置は、基板及び上記基板内又は上記基板上の導電層を含む半導体構造物と；上記基板の上面に垂直な第１方向に沿って延長されて上記導電層と連結され、下部から順次積層された第１及び第２部分を含むコンタクトプラグと；を含み、上記第１部分の上面の幅は上記第２部分の下面の幅よりも大きく、上記コンタクトプラグは、バリア層、上記バリア層上の第１導電層、及び上記第１導電層上に配置され、内部にボイドを有する第２導電層を含み、上記バリア層、上記第１導電層、及び上記第２導電層は、上記第１及び第２部分において連続的に延長され、上記バリア層は第１厚さを有し、上記第２導電層は、上記第１厚さと同一であるか、上記第１厚さよりも大きい第２厚さを有し、上記第１導電層は、上記第２厚さと同一であるか、上記第２厚さよりも大きい第３厚さを有することができる。
【0007】
例示的な実施形態によるデータ貯蔵システムは、基板、上記基板上の回路素子、上記回路素子上の下部配線ライン、上記下部配線ライン上のプレート層、上記プレート層上において、上記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記ゲート電極を貫通して上記第１方向に延長され、上記ゲート電極のうち第１ゲート電極を上記下部配線ラインのうち第１下部配線ラインと電気的に連結するコンタクトプラグ、及び上記回路素子と電気的に連結される入出力パッドを含む半導体貯蔵装置と；上記入出力パッドを介して上記半導体貯蔵装置と電気的に連結され、上記半導体貯蔵装置を制御するコントローラと；を含み、上記コンタクトプラグは、バリア層、上記バリア層上の第１導電層、及び上記第１導電層上の第２導電層を含み、上記コンタクトプラグは、上記第１方向に延長される垂直延長部及び上記垂直延長部から上記第１ゲート電極に向かって水平に延長される水平延長部を含むことができる。
【発明の効果】
【0008】
コンタクトプラグ内部の導電層の構造を最適化し、コンタクトプラグがチャネル構造物と同一のレベルに折曲部を有するようにすることで、信頼性及び量産性が向上した半導体装置を提供することができる。
【0009】
本発明の多様かつ有益な利点と効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でさらに容易に理解することができる。
【図面の簡単な説明】
【0010】
【図1】例示的な実施形態による半導体装置の概略的な平面図である。
【図2a】例示的な実施形態による半導体装置の概略的な断面図である。
【図2b】例示的な実施形態による半導体装置の概略的な断面図である。
【図2c】例示的な実施形態による半導体装置の概略的な断面図である。
【図3】例示的な実施形態による半導体装置の一部の領域を拡大して示す部分拡大図である。
【図4】例示的な実施形態による半導体装置の一部の構成を示す部分拡大図である。
【図5a】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図5b】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図6a】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図6b】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図7a】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図7b】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図8】例示的な実施形態による半導体装置の概略的な部分拡大図である。
【図9】例示的な実施形態による半導体装置の概略的な断面図である。
【図10a】例示的な実施形態による半導体装置の概略的な断面図である。
【図10b】例示的な実施形態による半導体装置の概略的な断面図である。
【図11a】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11b】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11c】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11d】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11e】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11f】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11g】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11h】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11i】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11j】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11k】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11l】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11m】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11n】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図12】例示的な実施形態による半導体装置を含むデータ貯蔵システムを概略的に示した図である。
【図13】例示的な実施形態による半導体装置を含むデータ貯蔵システムを概略的に示した斜視図である。
【図14】例示的な実施形態による半導体パッケージを概略的に示した断面図である。
【発明を実施するための形態】
【0011】
以下、添付の図面を参照し、本発明の好ましい実施形態について次のように説明する。
【0012】
図１は、例示的な実施形態による半導体装置の概略的な平面図である。図２ａ～図２ｃは、例示的な実施形態による半導体装置の概略的な断面図である。図２ａ～図２ｃは、それぞれ、図１のＩ－Ｉ’、ＩＩ－ＩＩ’、及びＩＩＩ－ＩＩＩ’切断線に沿った断面を示している。図３は、例示的な実施形態による半導体装置の一部の領域を拡大して示す部分拡大図である。図３は、図２ａの「Ｂ」領域を拡大して示している。図４は、例示的な実施形態による半導体装置の一部の構成を示す部分拡大図である。図４は、図２ａの「Ａ」領域のチャネル構造物ＣＨ、「Ｂ」領域のコンタクトプラグ１７０、「Ｃ」領域の貫通ビア１７５、及び図２ｃの「Ｄ」領域のサポート構造物ＤＣＨを拡大して示している。
【0013】
まず、図１～図２ｃを参照すると、半導体装置１００は、基板２０１を含む第１半導体構造物である周辺回路領域ＰＥＲＩ及びプレート層１０１を含む第２半導体構造物であるセル領域ＣＥＬＬを含むことができる。メモリセル領域ＣＥＬＬは周辺回路領域ＰＥＲＩ上に配置されることができる。例示的な実施形態において、これとは反対に、セル領域ＣＥＬＬが周辺回路領域ＰＥＲＩの下に配置されてもよい。
【0014】
周辺回路領域ＰＥＲＩは、基板２０１、基板２０１内の不純物領域２０５及び素子分離層２１０、基板２０１上に配置された回路素子２２０、周辺領域絶縁層２９０、下部保護層２９５、下部コンタクトプラグ２７０、下部配線ライン２８０、及び接地ビア２５０を含むことができる。
【0015】
基板２０１は、ｘ方向とｙ方向に延長される上面を有することができる。基板２０１には、素子分離層２１０により活性領域が定義されることができる。上記活性領域の一部には、不純物を含む不純物領域２０５が配置されることができる。基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体又はＩＩ－ＶＩ族化合物半導体を含むことができる。基板２０１はバルクウェハ又はエピタキシャル層として提供されてもよい。
【0016】
回路素子２２０は水平（ｐｌａｎａｒ）トランジスタを含むことができる。それぞれの回路素子２２０は、回路ゲート誘電層２２２、スペーサ層２２４及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側において、基板２０１内には、ソース／ドレイン領域として不純物領域２０５が配置されることができる。
【0017】
周辺領域絶縁層２９０は、基板２０１上において回路素子２２０上に配置されることができる。周辺領域絶縁層２９０は、第１及び第２周辺領域絶縁層２９２、２９４を含むことができ、第１及び第２周辺領域絶縁層２９２、２９４もそれぞれ複数の絶縁層を含むことができる。周辺領域絶縁層２９０は、絶縁性物質から構成することができる。
【0018】
下部保護層２９５は、第１及び第２周辺領域絶縁層２９２、２９４の間において、最上部の第３下部配線ライン２８６の上面上に配置されることができる。例示的な実施形態において、下部保護層２９５は、第１及び第２下部配線ライン２８２、２８４の上面上にさらに配置されることができる。下部保護層２９５は、下部に配置された下部配線ライン２８０の金属物質による汚染を防止するための層であってよい。下部保護層２９５は、周辺領域絶縁層２９０と異なる絶縁性物質から構成することができ、例えば、シリコン窒化物を含むことができる。
【0019】
下部コンタクトプラグ２７０及び下部配線ライン２８０は、回路素子２２０及び不純物領域２０５と電気的に連結される下部配線構造物をなすことができる。下部コンタクトプラグ２７０は円柱形状を有し、下部配線ライン２８０はライン形態を有することができる。下部コンタクトプラグ２７０は、第１～第３下部コンタクトプラグ２７２、２７４、２７６を含むことができる。第１下部コンタクトプラグ２７２は回路素子２２０及び不純物領域２０５上に配置され、第２下部コンタクトプラグ２７４は第１下部配線ライン２８２上に配置され、第３下部コンタクトプラグ２７６は第２下部配線ライン２８４上に配置されることができる。下部配線ライン２８０は第１～第３下部配線ライン２８２、２８４、２８６を含むことができる。第１下部配線ライン２８２は第１下部コンタクトプラグ２７２上に配置され、第２下部配線ライン２８４は第２下部コンタクトプラグ２７４上に配置され、第３下部配線ライン２８６は第３下部コンタクトプラグ２７６上に配置されることができる。下部コンタクトプラグ２７０及び下部配線ライン２８０は導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は、拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含んでもよい。但し、例示的な実施形態において、下部コンタクトプラグ２７０及び下部配線ライン２８０の層数及び配置形態は様々に変更されることができる。
【0020】
接地ビア２５０は、基板２０１とプレート層１０１とを電気的に連結するように周辺回路領域ＰＥＲＩに配置されることができる。接地ビア２５０は、プレート層１０１の下面から延長され、プレート層１０１と一体をなすことができる。接地ビア２５０は、上記下部配線構造物に対応する導電性プラグ及び導電性ラインを含む接地配線構造物を介して基板２０１と連結されることができる。接地ビア２５０は、上記接地配線構造物と共に接地構造物を形成することができる。上記接地構造物は、半導体装置１００の製造工程中に、プレート層１０１及び第２水平導電層１０４を接地させる機能を行い、アーキング（ａｒｃｉｎｇ）の発生を防止することができる。
【0021】
図２ａには１つのみ示されているが、接地ビア２５０は、半導体装置１００内において、例えば、ｙ方向に沿って一定間隔に離隔して複数個が配置されることができる。接地ビア２５０は、第２領域Ｒ２においてプレート層１０１の下に配置されることができるが、これに限定されない。接地ビア２５０と電気的に連結される不純物領域２０５は、周辺回路領域ＰＥＲＩの回路素子２２０が配置された上記活性領域のうち隣接する領域と離隔して配置されることができる。接地ビア２５０は、プレート層１０１と同一の半導体物質、例えば、シリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）の少なくとも１つを含むことができ、不純物をさらに含むこともできる。但し、実施形態によって、接地ビア２５０は、プレート層１０１と一体に形成されず、プレート層１０１と異なる物質を含んでもよい。
【0022】
メモリセル領域ＣＥＬＬは、第１～第３領域Ｒ１、Ｒ２、Ｒ３を有し、ソース構造物ＳＳ、ソース構造物ＳＳ上に積層されたゲート電極１３０、ゲート電極１３０と交互に積層される層間絶縁層１２０、第１領域Ｒ１においてゲート構造物ＧＳを貫通するチャネル構造物ＣＨ、ゲート構造物ＧＳを貫通して延長される第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂ、第２領域Ｒ２において、ゲート電極１３０のパッド領域１３０Ｐと連結され、垂直に延長されるコンタクトプラグ１７０、及び第２領域Ｒ２においてゲート構造物ＧＳを貫通するサポータ構造物ＤＣＨを含むことができる。
【0023】
メモリセル領域ＣＥＬＬは、ソース構造物ＳＳを貫通する基板絶縁層１２１、第１領域Ｒ１においてゲート電極１３０の下に配置される第１及び第２水平導電層１０２、１０４、第２領域Ｒ２において、第２水平導電層１０４と共にゲート電極１３０の下に配置される水平絶縁層１１０、ゲート電極１３０の一部を貫通する上部分離領域ＵＳ、ソース構造物ＳＳに連結される基板コンタクト１７３、メモリセル領域ＣＥＬＬから周辺回路領域ＰＥＲＩに延長される貫通ビア１７５、チャネル構造物ＣＨ及びコンタクトプラグ１７０上の上部コンタクトプラグ１８０、及びゲート構造物ＧＳを覆うセル領域絶縁層１９０をさらに含むことができる。
【0024】
メモリセル領域ＣＥＬＬにおいて、第１領域Ｒ１は、ゲート電極１３０が垂直に積層され、チャネル構造物ＣＨが配置される領域であって、メモリセルが配置される領域であることができる。第２領域Ｒ２は、ゲート電極１３０が互いに異なる長さに延長される領域であって、第３領域Ｒ３と共に上記メモリセルを周辺回路領域ＰＥＲＩと電気的に連結するための領域に該当することができる。第２領域Ｒ２は、少なくとも一方向、例えば、ｘ方向において第１領域Ｒ１の少なくとも一端に配置されることができる。第３領域Ｒ３は、第２領域Ｒ２の外側に位置し、ソース構造物ＳＳが配置されない領域であることができる。
【0025】
ソース構造物ＳＳは、第１領域Ｒ１において、順次積層されたプレート層１０１、第１水平導電層１０２、及び第２水平導電層１０４を含むことができる。ソース構造物ＳＳは、第２領域Ｒ２において、プレート層１０１及び第２水平導電層１０４から構成することができる。但し、例示的な実施形態において、ソース構造物ＳＳをなす導電層の個数は様々に変更されることができる。
【0026】
プレート層１０１はプレートの形態を有し、半導体装置１００の共通ソースラインの少なくとも一部として機能することができる。プレート層１０１は、ｘ方向とｙ方向に延長される上面を有することができる。プレート層１０１は導電性物質を含むことができる。例えば、プレート層１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体又はＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体は、シリコン、ゲルマニウム又はシリコン－ゲルマニウムを含むことができる。プレート層１０１は不純物をさらに含むことができる。プレート層１０１は、多結晶シリコン層のような多結晶半導体層又はエピタキシャル層として提供されることができる。
【0027】
第１及び第２水平導電層１０２、１０４は、第１領域Ｒ１において、プレート層１０１の上面上に順次積層して配置されることができる。第１水平導電層１０２は第２領域Ｒ２に延長されず、第２水平導電層１０４は第２領域Ｒ２に延長されることができる。第１水平導電層１０２は、半導体装置１００の共通ソースラインの一部として機能することができ、例えば、プレート層１０１と共に共通ソースラインとして機能することができる。図３の拡大図に示されているように、第１水平導電層１０２は、チャネル層１４０の周りにおいて、チャネル層１４０と直接連結されることができる。第２水平導電層１０４は、第１水平導電層１０２及び水平絶縁層１１０が配置されない第２領域Ｒ２の一部の領域においてプレート層１０１と接触することができる。
【0028】
第１及び第２水平導電層１０２、１０４は半導体物質を含むことができ、例えば、多結晶シリコンを含むことができる。この場合、少なくとも第１水平導電層１０２は、プレート層１０１と同一の導電型の不純物でドーピングされた層であることができ、第２水平導電層１０４は、ドーピングされた層であるか、第１水平導電層１０２から拡散した不純物を含む層であることができる。但し、第２水平導電層１０４の物質は半導体物質に限定されず、絶縁層に代替することも可能である。
【0029】
水平絶縁層１１０は、第２領域Ｒ２の少なくとも一部において、第１水平導電層１０２と同一のレベルでプレート層１０１上に配置されることができる。水平絶縁層１１０は、プレート層１０１の第２領域Ｒ２上に交互に積層された第１及び第２水平絶縁層１１１、１１２を含むことができる。水平絶縁層１１０は、半導体装置１００の製造工程において、一部が第１水平導電層１０２に交替（ｒｅｐｌａｃｅｍｅｎｔ）された後に残存する層であることができる。
【0030】
水平絶縁層１１０は、シリコン酸化物、シリコン窒化物、シリコン炭化物、又はシリコン酸窒化物を含むことができる。第１水平絶縁層１１１と第２水平絶縁層１１２は互いに異なる絶縁物質を含むことができる。例えば、第１水平絶縁層１１１は層間絶縁層１２０と同一の物質から構成され、第２水平絶縁層１１２は層間絶縁層１２０と異なる物質から構成することができる。
【0031】
基板絶縁層１２１は、第２及び第３領域Ｒ２、Ｒ３において、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４を貫通するように配置されることができる。基板絶縁層１２１は、第２領域Ｒ２においてコンタクトプラグ１７０をそれぞれ取り囲むように配置され、第３領域Ｒ３において貫通ビア１７５をそれぞれ取り囲むように配置されることができる。一部の実施形態において、基板絶縁層１２１は、第１領域Ｒ１にもさらに配置されることができ、例えば、貫通ビア１７５がさらに配置される領域に配置されることができる。基板絶縁層１２１の上面は、ソース構造物ＳＳの上面と実質的に共面（ｃｏｐｌａｎａｒ）をなすことができる。基板絶縁層１２１は、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、又はシリコン酸窒化物を含むことができる。
【0032】
ゲート電極１３０は、プレート層１０１上に垂直に離隔して積層され、層間絶縁層１２０と共にゲート構造物ＧＳをなすことができる。ゲート構造物ＧＳは、垂直に積層された第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３を含むことができる。但し、実施形態によって、ゲート構造物ＧＳをなす積層構造物の個数は様々に変更されることができる。例えば、一部の実施形態において、ゲート構造物ＧＳは、４つ以上の積層構造物から構成するか、単一の積層構造物から構成してもよい。第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３の間には、相対的に厚さの大きい上部層間絶縁層１２５が配置されることができる。第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３のそれぞれをなすゲート電極１３０の個数は、互いに同一であるか異なっていてもよい。
【0033】
ゲート電極１３０は、接地選択トランジスタのゲートをなす下部ゲート電極１３０Ｌ、複数のメモリセルをなすメモリゲート電極１３０Ｍ、及びストリング選択トランジスタのゲートをなす上部ゲート電極１３０Ｕを含むことができる。半導体装置１００の容量によって、メモリセルをなすメモリゲート電極１３０Ｍの個数を決定することができる。実施形態によって、上部及び下部ゲート電極１３０Ｕ、１３０Ｌは、それぞれ１つ～４つ又はそれ以上であることができ、メモリゲート電極１３０Ｍと同一又は異なる構造を有することができる。例示的な実施形態において、ゲート電極１３０は、上部ゲート電極１３０Ｕの上部及び／又は下部ゲート電極１３０Ｌの下部に配置され、ゲート誘導漏れ電流（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ，ＧＩＤＬ）現象を利用した消去動作に用いられる消去トランジスタをなすゲート電極１３０をさらに含むことができる。また、一部のゲート電極１３０、例えば、上部又は下部ゲート電極１３０Ｕ、１３０Ｌに隣接したメモリゲート電極１３０Ｍはダミーゲート電極であることができる。
【0034】
図１に示されているように、ゲート電極１３０は、第１領域Ｒ１及び第２領域Ｒ２において連続して延長される第１分離領域ＭＳ１により、ｙ方向で互いに分離して配置されることができる。一対の第１分離領域ＭＳ１間のゲート電極１３０は、１つのメモリブロックをなすことができるが、メモリブロックの範囲はこれに限定されない。ゲート電極１３０の一部、例えば、メモリゲート電極１３０Ｍは、１つのメモリブロック内でそれぞれ１つの層をなすことができる。
【0035】
ゲート電極１３０は、第１領域Ｒ１及び第２領域Ｒ２上に垂直に互いに離隔して積層され、第１領域Ｒ１から第２領域Ｒ２へ互いに異なる長さに延長されて、第２領域Ｒ２の一部において階段形態の段差構造をなすことができる。ゲート電極１３０は、ｙ方向においても互いに段差構造を有するように配置されることができる。上記段差構造により、ゲート電極１３０は、下部のゲート電極１３０が上部のゲート電極１３０よりも長く延長され、層間絶縁層１２０及び他のゲート電極１３０から上部へ上面が露出される領域をそれぞれ有することができ、上記領域はパッド領域１３０Ｐと称することができる。それぞれのゲート電極１３０において、パッド領域１３０Ｐは、ｘ方向に沿ったゲート電極１３０の端部を含む領域であることができる。ゲート電極１３０は、パッド領域１３０Ｐにおいて、コンタクトプラグ１７０とそれぞれ連結されることができる。ゲート電極１３０は、パッド領域１３０Ｐにおいて増加した厚さを有することができる。
【0036】
ゲート電極１３０は、金属物質、例えば、タングステン（Ｗ）を含むことができる。実施形態によって、ゲート電極１３０は、多結晶シリコン又は金属シリサイド物質を含むことができる。例示的な実施形態において、ゲート電極１３０は拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができ、例えば、上記拡散防止膜は、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、又はこれらの組み合わせを含むことができる。
【0037】
層間絶縁層１２０はゲート電極１３０の間に配置されることができる。層間絶縁層１２０もゲート電極１３０と同様に、プレート層１０１の上面に垂直な方向で互いに離隔してｘ方向に延長されるように配置されることができる。上部層間絶縁層１２５は、第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３の間には配置されることができ、層間絶縁層１２０の厚さと同一であるか、それよりも大きい厚さを有することができる。但し、実施形態において、層間絶縁層１２０及び上部層間絶縁層１２５の配置形態は様々に変更されることができる。層間絶縁層１２０及び上部層間絶縁層１２５は、シリコン酸化物又はシリコン窒化物のような絶縁性物質を含むことができる。
【0038】
チャネル構造物ＣＨは、それぞれ１つのメモリセルストリングをなし、第１領域Ｒ１において、プレート層１０１上に行と列をなして、互いに離隔して配置されることができる。チャネル構造物ＣＨは、ｘ－ｙ平面において、格子縞を形成するように配置されるか、一方向でジグザグ形態に配置されることができる。チャネル構造物ＣＨは、柱形状を有し、アスペクト比によってプレート層１０１に近いほど狭くなる傾斜した側面を有することができる。実施形態によって、第１領域Ｒ１の端部に配置されたチャネル構造物ＣＨは、少なくとも一部がダミーチャネルであってよい。
【0039】
図２ｂ及び図４に示されているように、チャネル構造物ＣＨのそれぞれは、垂直に積層された第１～第３チャネル部ＣＨ１、ＣＨ２、ＣＨ３を含むことができる。第１～第３チャネル部ＣＨ１、ＣＨ２、ＣＨ３は、ゲート構造物ＧＳの第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３をそれぞれ貫通することができる。チャネル構造物ＣＨは、第１チャネル部ＣＨ１と上部の第２チャネル部ＣＨ２が連結され、第２チャネル部ＣＨ２と上部の第３チャネル部ＣＨ３が連結された形態を有することができる。第１～第３チャネル部ＣＨ１、ＣＨ２、ＣＨ３は、互いに連結される領域において、上部に配置されたチャネル部の下面の幅よりも下部に配置されたチャネル部の上面の幅が大きい形態を有することができる。チャネル構造物ＣＨは、第１～第３チャネル部ＣＨ１、ＣＨ２、ＣＨ３が連結される領域において、幅の差による折曲部を有することができる。但し、実施形態によって、チャネル構造物ＣＨにおいてｚ方向に沿って積層されるチャネル部の個数は様々に変更されることができる。第１チャネル部ＣＨ１はソース構造物ＳＳをさらに貫通することができ、第１チャネル部ＣＨ１の下端はプレート層１０１内に位置することができる。
【0040】
チャネル構造物ＣＨのそれぞれは、チャネルホール内に配置されたチャネル層１４０、ゲート誘電層１４５、チャネル埋込絶縁層１４７、及びチャネルパッド１４９を含むことができる。図２ｂの拡大図に示されているように、チャネル層１４０は、内部のチャネル埋込絶縁層１４７を取り囲む環形（ａｎｎｕｌａｒ）に形成されることができるが、実施形態によって、チャネル埋込絶縁層１４７なしに円柱又は角柱のような柱形状を有してもよい。チャネル層１４０は下部において第１水平導電層１０２と連結されることができる。チャネル層１４０は、多結晶シリコン又は単結晶シリコンのような半導体物質を含むことができる。
【0041】
ゲート誘電層１４５は、ゲート電極１３０とチャネル層１４０の間に配置されることができる。具体的に示してはいないが、ゲート誘電層１４５は、チャネル層１４０から順次積層されたトンネリング層、電荷貯蔵層及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷貯蔵層にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）又はこれらの組み合わせを含むことができる。上記電荷貯蔵層は、電荷トラップ層又はフローティングゲート導電層であることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）の誘電物質又はこれらの組み合わせを含むことができる。例示的な実施形態において、ゲート誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延長されることができる。
【0042】
チャネルパッド１４９は、上部の第３チャネル部ＣＨ３の上端にのみ配置されることができる。チャネルパッド１４９は、例えば、ドーピングされた多結晶シリコンを含むことができる。
【0043】
第１～第３チャネル部ＣＨ１、ＣＨ２、ＣＨ３の間において、チャネル層１４０、ゲート誘電層１４５、及びチャネル埋込絶縁層１４７が互いに連結された状態であることができる。第１チャネル部ＣＨ１と第２チャネル部ＣＨ２との間及び第２チャネル部ＣＨ２と第３チャネル部ＣＨ３との間には、相対的に厚さの大きい上部層間絶縁層１２５がそれぞれ配置されることができる。
【0044】
サポート構造物ＤＣＨは、第２領域Ｒ２において、プレート層１０１上に行と列をなして、互いに離隔して配置されることができる。サポート構造物ＤＣＨは、ダミー構造物と称することもでき、半導体装置１００の製造工程中に、層間絶縁層１２０を支持する役割を果たすことができる。サポート構造物ＤＣＨは上部コンタクトプラグ１８０と連結されなくてよい。図１に示されているように、サポート構造物ＤＣＨは、それぞれのコンタクトプラグ１７０を４方向から取り囲むように配置されることができる。但し、実施形態において、サポート構造物ＤＣＨの配列形態は様々に変更されることができる。図２ｃに示されているように、サポート構造物ＤＣＨは柱形状を有し、アスペクト比によってプレート層１０１に近いほど狭くなる傾斜した側面を有することができる。
【0045】
サポート構造物ＤＣＨは、ｘ－ｙ平面において、円形、楕円形、又はこれと類似の形状を有することができる。サポート構造物ＤＣＨの直径又は最大幅は、チャネル構造物ＣＨよりも大きくてよいが、これに限定されない。サポート構造物ＤＣＨは、チャネル構造物ＣＨと異なる内部構造を有することができる。本明細書において、「内部構造」とは、内部を満たす層の個数及び各層の物質を意味することができる。サポート構造物ＤＣＨのそれぞれは導電層を含まなくてよく、サポート絶縁層１０８を含んでよい。サポート絶縁層１０８は、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0046】
図２ｃ及び図４に示されているように、サポート構造物ＤＣＨは、チャネル構造物ＣＨに対応する形状を有することができる。本明細書において、「対応する形状」は、具体的な形態は同一でありながら、大きさ、例えば、幅、高さなどのサイズが同一又は異なるものを意味することができる。サポート構造物ＤＣＨのそれぞれは、第１～第３サポート部ＤＣＨ１、ＤＣＨ２、ＤＣＨ３を含むことができる。第１～第３サポート部ＤＣＨ１、ＤＣＨ２、ＤＣＨ３のそれぞれは、ゲート構造物ＧＳの第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３及びセル領域絶縁層１９０の少なくとも１つを貫通し、チャネル構造物ＣＨの第１～第３チャネル部ＣＨ１、ＣＨ２、ＣＨ３のそれぞれと実質的に同一のレベルに配置されることができる。チャネル構造物ＣＨと類似するように、サポート構造物ＤＣＨも、第１～第３サポート部ＤＣＨ１、ＤＣＨ２、ＤＣＨ３が連結される領域において、幅の差による折曲部を有することができる。第１サポート部ＤＣＨ１は、第２水平導電層１０４、水平絶縁層１１０、及びプレート層１０１をさらに貫通することができ、第１サポート部ＤＣＨ１の下端はプレート層１０１内に位置することができる。
【0047】
第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、ゲート電極１３０を貫通してｘ方向に沿って延長されるように配置されることができる。図１に示されているように、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは互いに平行に配置されることができる。第１分離領域ＭＳ１はｘ方向に沿って１つに延長され、第２分離領域ＭＳ２ａ、ＭＳ２ｂは、一対の第１分離領域ＭＳ１の間で断続的に延長されるか、一部の領域にのみ配置されることができる。例えば、第２中央分離領域ＭＳ２ａは第１領域Ｒ１において１つに延長され、第２領域Ｒ２においてｘ方向に沿って断続的に延長されることができる。第２補助分離領域ＭＳ２ｂは第２領域Ｒ２にのみ配置されることができ、ｘ方向に沿って断続的に延長されることができる。但し、実施形態において、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂの配置順序、個数などは、図１に示されたものに限定されない。
【0048】
図２ｂ及び図２ｃに示されているように、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、プレート層１０１上に積層されたゲート構造物ＧＳ全体を貫通し、下の第１及び第２水平導電層１０２、１０４及び水平絶縁層１１０をさらに貫通して、プレート層１０１と連結されることができる。第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂは、高いアスペクト比によって、プレート層１０１に向かうにつれて幅が減少する形状を有することができる。例えば、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂの側面は、幅が継続的又は連続的に減少するように実質的に一定の傾斜の側面を有することができ、側面に折曲部を有さなくてよい。
【0049】
第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂのそれぞれは、分離絶縁層１０５を含むことができる。分離絶縁層１０５は、絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0050】
上部分離領域ＵＳは、図１に示されているように、第１領域Ｒ１において、第１分離領域ＭＳ１と第２中央分離領域ＭＳ２ａの間及び第２中央分離領域ＭＳ２ａの間でｘ方向に延長されることができる。上部分離領域ＵＳは、ゲート電極１３０のうち最上部の上部ゲート電極１３０Ｕを含む一部のゲート電極１３０を貫通するように、第２領域Ｒ２の一部及び第１領域Ｒ１に配置されることができる。上部分離領域ＵＳは、図２ｂに示されているように、例えば、総３つのゲート電極１３０をｙ方向で互いに分離することができる。但し、上部分離領域ＵＳによって分離されるゲート電極１３０の個数は実施形態において様々に変更されることができる。上部分離領域ＵＳは上部分離絶縁層１０３を含むことができる。上部分離絶縁層１０３は、絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含むことができる。
【0051】
コンタクトプラグ１７０は、第２領域Ｒ２において、最上部のゲート電極１３０のパッド領域１３０Ｐと連結されることができる。コンタクトプラグ１７０は、セル領域絶縁層１９０の少なくとも一部を貫通し、上部へ露出されたゲート電極１３０のパッド領域１３０Ｐのそれぞれと連結されることができる。コンタクトプラグ１７０は、パッド領域１３０Ｐの下でゲート電極１３０を貫通し、水平絶縁層１１０、第２水平導電層１０４、及びプレート層１０１を貫通して、周辺回路領域ＰＥＲＩ内の下部配線ライン２８０と連結されることができる。コンタクトプラグ１７０は、コンタクト絶縁層１６０によってパッド領域１３０Ｐの下のゲート電極１３０と離隔されることができる。コンタクトプラグ１７０は、基板絶縁層１２１によってプレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４と離隔されることができる。
【0052】
図３及び図４に示されているように、コンタクトプラグ１７０はチャネル構造物ＣＨに対応する形状を有することができる。コンタクトプラグ１７０のそれぞれは、下部から積層される第１～第３コンタクト部１７０＿１、１７０＿２、１７０＿３及び第１コンタクト部１７０＿１の下の第４コンタクト部１７０＿４を含むことができる。第１～第３コンタクト部１７０＿１、１７０＿２、１７０＿３のそれぞれは、ゲート構造物ＧＳの第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３及びセル領域絶縁層１９０の少なくとも１つを貫通することができる。第１コンタクト部１７０＿１は基板絶縁層１２１をさらに貫通することができる。第１～第４コンタクト部１７０＿１、１７０＿２、１７０＿３、１７０＿４のそれぞれは、アスペクト比によって、基板２０１に向かうにつれて幅が減少する円筒形の形状を有することができる。第１～第４コンタクト部１７０＿１、１７０＿２、１７０＿３、１７０＿４のそれぞれは、実質的に一定の傾斜を有することができる。
【0053】
第１コンタクト部１７０＿１は、チャネル構造物ＣＨの第１チャネル部ＣＨ１のレベルに配置され、且つ第１チャネル部ＣＨ１よりも下へさらに延長されることができる。第１コンタクト部１７０＿１は、ソース構造物ＳＳと同一のレベルに位置する領域を含むことができる。第１コンタクト部１７０＿１の上面のレベルは、第１チャネル部ＣＨ１の上面のレベルと実質的に同一であることができる。第２及び第３コンタクト部１７０＿２、１７０＿３は、チャネル構造物ＣＨの第２及び第３チャネル部ＣＨ２、ＣＨ３のそれぞれと実質的に同一のレベルに配置されることができる。第４コンタクト部１７０＿４は、第２周辺領域絶縁層２９４及び下部保護層２９５を貫通して、下部配線ライン２８０のうち最上部の第３下部配線ライン２８６と連結されることができる。第４コンタクト部１７０＿４は接地ビア２５０とｘ方向に沿って重なることができる。第４コンタクト部１７０＿４は接地ビア２５０と実質的に同一のレベルに配置されることができる。一部の実施形態において、第４コンタクト部１７０＿４は、第３下部配線ライン２８６の上面を一部リセスして配置されることができる。第４コンタクト部１７０＿４と連結される第３下部配線ライン２８６は、平面図上でアイランド形状を有し、隣接する第３下部配線ライン２８６と離隔して配置されることができるが、これに限定されない。
【0054】
第１～第４コンタクト部１７０＿１、１７０＿２、１７０＿３、１７０＿４は、互いに連結される領域において、上部に配置されたコンタクト部の下面の幅よりも、下部に配置されたコンタクト部の上面の幅が大きい形態を有することができる。具体的に、図３に示されているように、第１コンタクト部１７０＿１は、下端又は下面において第１直径又は第１幅Ｗ１を有し、上端又は上面において第１幅Ｗ１よりも大きい第２幅Ｗ２を有することができる。第２コンタクト部１７０＿２は、下面において第２幅Ｗ２よりも小さい第３幅Ｗ３を有し、上面において第３幅Ｗ３よりも大きい第４幅Ｗ４を有することができる。第３コンタクト部１７０＿３は、下面において第４幅Ｗ４よりも小さい第５幅Ｗ５を有し、上面において第５幅Ｗ５よりも大きい第６幅Ｗ６を有することができる。第４コンタクト部１７０＿４は、下面において第７幅Ｗ７を有し、上面において第７幅Ｗ７と同一であるか、それよりも大きく、第１幅Ｗ１よりも大きい第８幅Ｗ８を有することができる。これにより、チャネル構造物ＣＨと類似するように、コンタクトプラグ１７０も、第１～第３コンタクト部１７０＿１、１７０＿２、１７０＿３が連結される領域において、幅の差による折曲部を有することができる。コンタクトプラグ１７０は、上記折曲部において幅が急激に変更されることができ、側面が水平に延長される領域を含むことができる。第１～第３コンタクト部１７０＿１、１７０＿２、１７０＿３の上記幅Ｗ１、Ｗ２、Ｗ３、Ｗ４、Ｗ５、Ｗ６の関係は、チャネル構造物ＣＨ及びサポート構造物ＤＣにおいても同様に適用することができる。
【0055】
コンタクトプラグ１７０のそれぞれは、コンタクトホールの内側面及び底面から順次積層されたバリア層１７２、第１導電層１７４、及び第２導電層１７６を含むことができる。バリア層１７２、第１導電層１７４、及び第２導電層１７６は、第１～第４コンタクト部１７０＿１、１７０＿２、１７０＿３、１７０＿４において連続的に延長されることができる。
【0056】
バリア層１７２は第１厚さＴ１を有し、第１導電層１７４は、第１厚さＴ１と同一であるか、それよりも大きい第２厚さＴ２を有し、第２導電層１７６は、第２厚さＴ２と同一であるか、それよりも大きい第３厚さＴ３を有することができる。但し、実施形態において、第１導電層１７４の厚さと第２導電層１７６の厚さの相対的な大きさは変更されることができる。例えば、一部の実施形態において、バリア層１７２は第１厚さＴ１を有し、第２導電層１７６は、第１厚さＴ１と同一であるか、それよりも大きい第３厚さＴ３を有し、第１導電層１７４は、第３厚さＴ３と同一であるか、それよりも大きい第２厚さＴ２を有することができる。第２導電層１７６は、内部にボイド（ｖｏｉｄ）Ｓ１、Ｓ２、Ｓ３、Ｓ４を含むことができる。ボイドＳ１、Ｓ２、Ｓ３、Ｓ４は、エアギャップ又はシーム（ｓｅａｍ）と称することができる。ボイドＳ１、Ｓ２、Ｓ３、Ｓ４は、第１～第４コンタクト部１７０＿１、１７０＿２、１７０＿３、１７０＿４内にそれぞれ形成されることができ、ｚ方向で互いに離隔されることができる。
【0057】
バリア層１７２は拡散防止層として機能することができ、チタン（Ｔｉ）、チタン窒化物（ＴｉＮ）、タンタル（Ｔａ）、タンタル窒化物（ＴａＮ）、タングステン窒化物（ＷＮ）、及びこれらの組み合わせの少なくとも１つを含むことができる。
【0058】
第１導電層１７４はバリア層１７２及び第２導電層１７６と異なる物質を含むことができる。例えば、第１導電層１７４は、第２導電層１７６よりも比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）が小さい物質を含むことができる。例えば、第１導電層１７４は、バリア層１７２よりも比抵抗が小さい物質を含むことができる。例えば、第１導電層１７４は、タングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、及びアルミニウム（Ａｌ）の少なくとも１つを含むことができる。
【0059】
第２導電層１７６はタングステン（Ｗ）を含まなくてよく、チタン窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）、及びこれらの組み合わせの少なくとも１つを含むことができる。一部の実施形態において、第２導電層１７６はバリア層１７２と同一の物質を含むことができる。
【0060】
ボイドＳ１、Ｓ２、Ｓ３、Ｓ４は、少なくとも一部がフッ素（Ｆ）又はフッ化水素（ＨＦ）を含有することができる。第２導電層１７６は、ボイドＳ１、Ｓ２、Ｓ３、Ｓ４内のフッ素（Ｆ）又はフッ化水素（ＨＦ）が層間絶縁層１２０及びセル領域絶縁層１９０に拡散することを防止することができる。フッ素（Ｆ）は、例えば、第１導電層１７４がタングステンＷを含む場合、第１導電層１７４を形成するために供給されたソース物質、例えば、六フッ化タングステン（ＷＦ６）から残存するものである可能性がある。フッ素（Ｆ）が層間絶縁層１２０及びセル領域絶縁層１９０に拡散する場合、フッ素（Ｆ）は層間絶縁層１２０及びセル領域絶縁層１９０を溶かし、これにより、ゲート電極１３０とコンタクトプラグ１７０との間に電気的短絡が生じるか、コンタクトプラグ１７０の上端でコンタクトプラグ１７０物質が遺失する可能性がある。しかし、本実施形態では、第２導電層１７６が第１導電層１７４上に配置されてボイドＳ１、Ｓ２、Ｓ３、Ｓ４を取り囲み、ボイドＳ１、Ｓ２、Ｓ３、Ｓ４内のフッ素（Ｆ）の拡散を防止するため、上記のような現象を防止することができる。
【0061】
図２ａ及び図３に示されているように、コンタクトプラグ１７０のそれぞれは、ｚ方向に沿って延長される垂直延長部１７０Ｖ、及び垂直延長部１７０Ｖからｘ方向及びｙ方向に沿って水平に延長してパッド領域１３０Ｐと接する水平延長部１７０Ｈを含むことができる。水平延長部１７０Ｈは垂直延長部１７０Ｖの周りに沿って配置され、垂直延長部１７０Ｖの側面から他端部までの長さは、下のコンタクト絶縁層１６０の長さよりも短くてよい。水平延長部１７０Ｈの長さは実施形態において様々に変更されることができる。水平延長部１７０Ｈは、ゲート電極１３０が相対的に増加した厚さを有する領域と接触することができる。
【0062】
垂直延長部１７０Ｖは、上記に説明したように、順次積層されたバリア層１７２、第１導電層１７４、及び第２導電層１７６を含むことができる。これに対し、水平延長部１７０Ｈはバリア層１７２及び第１導電層１７４のみ含むことができる。水平延長部１７０Ｈは相対的に低い高さで水平に延長されるため、バリア層１７２上の第１導電層１７４で内部が完全に満たされることができる。
【0063】
基板コンタクト１７３は、ゲート電極１３０の外側に配置され、ソース構造物ＳＳと上部コンタクトプラグ１８０を電気的に連結することができる。基板コンタクト１７３は、セル領域絶縁層１９０、第２水平導電層１０４、及び水平絶縁層１１０を貫通することができる。基板コンタクト１７３は、チャネル構造物ＣＨと同一又は類似のレベルに配置されることができる。
【0064】
基板コンタクト１７３のそれぞれは、コンタクトプラグ１７０の第１～第３コンタクト部１７０＿１、１７０＿２、１７０＿３又はチャネル構造物ＣＨに対応する形状若しくは同一の形状を有することができる。基板コンタクト１７３は、コンタクトプラグ１７０及び貫通ビア１７５と同一の工程で蒸着され、コンタクトプラグ１７０及び貫通ビア１７５と同一の内部構造を有することができ、同一の物質を含むことができる。
【0065】
貫通ビア１７５は、ソース構造物ＳＳ、例えば、プレート層１０１の外側に配置され、メモリセル領域ＣＥＬＬを貫通して周辺回路領域ＰＥＲＩに延長されることができる。貫通ビア１７５は、メモリセル領域ＣＥＬＬの上部コンタクトプラグ１８０と周辺回路領域ＰＥＲＩの下部配線ライン２８０を連結するように配置されることができる。貫通ビア１７５は、セル領域絶縁層１９０、基板絶縁層１２１、及び第２周辺領域絶縁層２９４を貫通することができる。但し、一部の実施形態において、貫通ビア１７５は、ゲート電極１３０に交替されていない犠牲絶縁層１１８（図１１ｅ参考）が残存する領域において、犠牲絶縁層１１８及び層間絶縁層１２０のモールド構造物ＫＳ（図１１ｅ参考）を貫通するように配置されてもよい。貫通ビア１７５はコンタクトプラグ１７０と実質的に同一のレベルに配置されることができるが、これに限定されない。
【0066】
貫通ビア１７５は、コンタクトプラグ１７０に対応する形状又は同一の形状を有することができる。貫通ビア１７５のそれぞれは、第１～第４ビア部１７５＿１、１７５＿２、１７５＿３、１７５＿４を含むことができる。第１乃至第３ビア部１７５＿１、１７５＿２、１７５＿３はセル領域絶縁層１９０を貫通し、第４ビア部１７５＿４は第２周辺領域絶縁層２９４及び下部保護層２９５を貫通することができる。第１～第４ビア部１７５＿１、１７５＿２、１７５＿３、１７５＿４は、第１～第４コンタクト部１７０＿１、１７０＿２、１７０＿３、１７０＿４のそれぞれと実質的に同一のレベルに位置することができる。コンタクトプラグ１７０と類似するように、第１～第４ビア部１７５＿１、１７５＿２、１７５＿３、１７５＿４は、互いに連結される領域において、上部に配置されたビア部の下面の幅よりも、下部に配置されたビア部の上面の幅が大きい形態を有することができる。
【0067】
貫通ビア１７５は、コンタクトプラグ１７０と同一の工程で蒸着され、コンタクトプラグ１７０と同一の内部構造を有することができ、これにより同一の物質を含むことができる。貫通ビア１７５のそれぞれは、ビアホールの内側面及び底面から順次積層されたバリア層１７２、第１導電層１７４、及び第２導電層１７６を含むことができ、それぞれについては、上述したバリア層１７２、第１導電層１７４、及び第２導電層１７６に関する説明を同様に適用することができる。
【0068】
図４に示されているように、チャネル構造物ＣＨ、コンタクトプラグ１７０、貫通ビア１７５、及びサポート構造物ＤＣＨにおいて、第１部分である第１チャネル部ＣＨ１、第１コンタクト部１７０＿１、第１ビア部１７５＿１、及び第１サポート部ＤＣＨ１の上端又は上面は、実質的に同一のレベルに位置することができる。上記第１部分は、下端又は下面が互いに異なるレベルに位置することができる。第１チャネル部ＣＨ１及び第１サポート部ＤＣＨ１の下面は、第１コンタクト部１７０＿１及び第１ビア部１７５＿１の下面よりも高いレベルに位置することができる。第２部分である第２チャネル部ＣＨ２、第２コンタクト部１７０＿２、第２ビア部１７５＿２、及び第２サポート部ＤＣＨ２は、実質的に同一のレベルに位置することができる。第３部分である第３チャネル部ＣＨ３、第３コンタクト部１７０＿３、第３ビア部１７５＿３、及び第３サポート部ＤＣＨ３は、実質的に同一のレベルに位置することができる。図４には具体的に示していないが、基板コンタクト１７３も、チャネル構造物ＣＨ及びサポート構造物ＤＣＨに対応するレベルに配置される第１～第３部分を有することができる。
【0069】
上部コンタクトプラグ１８０は、メモリセル領域ＣＥＬＬ内のメモリセルと電気的に連結されるセル配線構造物を構成することができる。上部コンタクトプラグ１８０は、チャネル構造物ＣＨ、コンタクトプラグ１７０、基板コンタクト１７３、及び貫通ビア１７５と連結されることができる。上部コンタクトプラグ１８０はプラグ形態に示されているが、これに限定されず、ライン形態を有することもできる。例示的な実施形態において、上記セル配線構造物を構成するプラグ及び配線ラインの個数は様々に変更されることができる。上部コンタクトプラグ１８０は金属を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
【0070】
セル領域絶縁層１９０は、ゲート構造物ＧＳ、コンタクトプラグ１７０、及び基板絶縁層１２１などを覆うように配置されることができる。セル領域絶縁層１９０は、絶縁性物質から構成することができ、複数の絶縁層から構成してもよい。
【0071】
【0072】
【0073】
コンタクトプラグ１７０ａのそれぞれは、コンタクトホールの内側面及び底面から順次積層されたバリア層１７２、第１導電層１７４、第２導電層１７６、及び第３導電層１７８を含むことができる。バリア層１７２は第１厚さＴ１を有し、第１導電層１７４は、第１厚さＴ１と同一であるか、それよりも大きい第２厚さＴ２を有し、第２導電層１７６は、第２厚さＴ２と同一であるか、異なる第３厚さＴ３を有し、第３導電層１７８は、第２導電層１７６の内側で第４厚さＴ４を有することができる。第４厚さＴ４は、第３導電層１７８の幅に該当することができ、第３厚さＴ３と同一又は異なっていてもよい。
【0074】
第３導電層１７８は、バリア層１７２、第１導電層１７４、及び第２導電層１７６と異なる物質を含むことができる。第３導電層１７８はタングステンＷを含まなくてよい。第３導電層１７８は、ギャップ－フィル（ｇａｐ－ｆｉｌｌ）特性に優れた物質を含むことができる。例えば、第３導電層１７８は半導体層であることができ、例として、多結晶シリコン（Ｓｉ）を含むことができる。第３導電層１７８はボイドＳ１、Ｓ２、Ｓ３、Ｓ４（図３参照）の少なくとも一部を満たすことができ、これにより、内部にボイドＳ１、Ｓ２、Ｓ３、Ｓ４を含まないことができる。但し、一部の実施形態において、第３導電層１７８は内部にボイドＳ１、Ｓ２、Ｓ３、Ｓ４を含むこともできる。
【0075】
基板コンタクト１７３ａ及び貫通ビア１７５ａも、上述したコンタクトプラグ１７０ａと同一の内部構造を有することができる。
【0076】
【0077】
【0078】
コンタクトプラグ１７０ｂのそれぞれは、垂直に積層された第１～第３コンタクト部１７０＿１、１７０＿２、１７０＿３を含むことができ、第４コンタクト部１７０＿４（図３参照）を含まなくてよい。本実施形態において、第１コンタクト部１７０＿１は、第２周辺領域絶縁層２９４及び下部保護層２９５をさらに貫通して、下部配線ライン２８０の最上部の第３下部配線ライン２８６と連結されることができる。一部の実施形態において、第１コンタクト部１７０＿１は、第３下部配線ライン２８６の上面をリセスするように配置されることができる。
【0079】
貫通ビア１７５ｂも、上述したコンタクトプラグ１７０ｂに対応する形状を有することができる。
【0080】
【0081】
図７ａ及び図７ｂを参照すると、半導体装置１００ｃにおいては、ゲート構造物ＧＳｃ、チャネル構造物ＣＨｃ、コンタクトプラグ１７０ｃ、基板コンタクト１７３ｃ、及び貫通ビア１７５ｃの形態が図２ａ～図３の実施形態と異なってもよい。
【0082】
ゲート構造物ＧＳは、垂直に積層された第１及び第２積層構造物ＧＳ１、ＧＳ２を含むことができる。チャネル構造物ＣＨｃのそれぞれは、第１及び第２積層構造物ＧＳ１、ＧＳ２をそれぞれ貫通する第１及び第２チャネル部ＣＨ１、ＣＨ２を含むことができる。図示してはいないが、サポート構造物ＤＣＨ（図２ｃ参照）も、チャネル構造物ＣＨｃに対応する形状を有することができる。
【0083】
コンタクトプラグ１７０ｃのそれぞれは、ｚ方向に積層された第１及び第２コンタクト部１７０＿１、１７０＿２及び第１コンタクト部１７０＿１の下の第４コンタクト部１７０＿４を含むことができる。第１及び第２コンタクト部１７０＿１、１７０＿２のそれぞれは、ゲート構造物ＧＳの第１及び第２積層構造物ＧＳ１、ＧＳ２を貫通するか、第１積層構造物ＧＳ１及びセル領域絶縁層１９０を貫通することができる。第１及び第２コンタクト部１７０＿１、１７０＿２及び第４コンタクト部１７０＿４は、互いに連結される領域において、上部に配置されたコンタクト部の下面の幅よりも、下部に配置されたコンタクト部の上面の幅が大きい形態を有することができる。基板コンタクト１７３ｃ及び貫通ビア１７５ｃも、コンタクトプラグ１７０ｃに対応する形状を有することができる。
【0084】
このように、例示的な実施形態において、ゲート構造物ＧＳをなす積層構造物の個数は様々に変更されることができ、これにより、チャネル構造物ＣＨｃ、コンタクトプラグ１７０ｃ、基板コンタクト１７３ｃ、及び貫通ビア１７５ｃのそれぞれにおいてｚ方向に沿って積層された部分の個数は様々に変更されることができる。
【0085】
【0086】
【0087】
サポート構造物ＤＣＨｄは、チャネル構造物ＣＨと同一の内部構造を有することができる。これにより、サポート構造物ＤＣＨｄは、ダミーホール内に配置されたチャネル層１４０、ゲート誘電層１４５、チャネル埋込絶縁層１４７、及びチャネルパッド１４９を含むことができる。チャネル層１４０、ゲート誘電層１４５、チャネル埋込絶縁層１４７、及びチャネルパッド１４９のそれぞれについては、図１～図４を参照して上述した説明を同様に適用することができる。但し、サポート構造物ＤＣＨｄは、チャネル構造物ＣＨと異なり、下部で第１水平導電層１０２（図２ａ参照）と連結されないため、ゲート誘電層１４５が一部除去された領域を含まなくてよい。
【0088】
【0089】
図９を参照すると、半導体装置１００ｅにおいて、メモリセル領域ＣＥＬＬは図２ａ～図２ｃの実施形態と異なり、プレート層１０１上の第１及び第２水平導電層１０２、１０４を含まなくてよい。また、チャネル構造物ＣＨｅのそれぞれは、第１チャネル部ＣＨ１に位置するエピタキシャル層１０７をさらに含むことができる。
【0090】
エピタキシャル層１０７は、第１チャネル部ＣＨ１の下端においてプレート層１０１上に配置され、プレート層１０１と共にソース構造物ＳＳをなすことができる。エピタキシャル層１０７は、少なくとも１つの下部ゲート電極１３０Ｌの側面に配置されることができる。エピタキシャル層１０７は、プレート層１０１がリセスされた領域に配置されることができる。エピタキシャル層１０７の下面の高さは、最下部の下部ゲート電極１３０Ｌの上面よりも高く、その上部の下部ゲート電極１３０Ｌの下面よりも低くてよいが、図示したものに限定されない。エピタキシャル層１０７は上面を介してチャネル層１４０と連結されることができる。エピタキシャル層１０７及びエピタキシャル層１０７と接する下部ゲート電極１３０Ｌの間には、ゲート絶縁層１４１がさらに配置されることができる。
【0091】
このようなチャネル構造物ＣＨｅの形態は、他の実施形態にも適用可能である。
【0092】
【0093】
図１０ａを参照すると、半導体装置３００は、基板３０１、基板３０１内の導電層３０５、導電層３０５に連結されるコンタクトプラグ３７０、コンタクトプラグ３７０上の配線ライン３８０、及びコンタクトプラグ３７０を取り囲む絶縁層３９０を含むことができる。
【0094】
基板３０１は半導体物質を含むことができる。導電層３０５は基板３０１内に位置することができ、例えば、不純物を含む不純物領域であるか、基板３０１内の配線構造物であることができる。基板３０１及び導電層３０５は半導体構造物をなすことができ、上記半導体構造物は、メモリ素子又はロジック素子の少なくとも一部の領域を含むことができる。
【0095】
コンタクトプラグ３７０は、導電層３０５と配線ライン３８０を電気的に連結することができる。コンタクトプラグ３７０は、絶縁層３９０を貫通してｚ方向に延長されることができ、ｚ方向に沿って積層される第１～第３コンタクト部３７０＿１、３７０＿２、３７０＿３を含むことができる。第１～第３コンタクト部３７０＿１、３７０＿２、３７０＿３のそれぞれは、アスペクト比によって、基板３０１に向かうにつれて幅が減少する円筒形の形状を有することができる。第１～第３コンタクト部３７０＿１、３７０＿２、３７０＿３のそれぞれは実質的に一定の傾斜を有することができ、上記傾斜は互いに同一又は異なってもよい。第１～第３コンタクト部３７０＿１、３７０＿２、３７０＿３は、互いに連結される領域において、上部に配置されたコンタクト部の下面の幅よりも、下部に配置されたコンタクト部の上面の幅が大きい形態を有することができる。コンタクトプラグ３７０は、側面においてこのような幅の変更による折曲部を有することができる。
【0096】
コンタクトプラグ３７０は、コンタクトホールの内側面及び底面から順次積層されたバリア層３７２、第１導電層３７４、及び第２導電層３７６を含むことができる。第２導電層３７６は、内部に互いに離隔したボイドＳ１、Ｓ２、Ｓ３を含むことができる。バリア層３７２、第１導電層３７４、及び第２導電層３７６のそれぞれの厚さ、物質などについては、図１～図４を参照して上述したバリア層１７２、第１導電層１７４、及び第２導電層１７６に関する説明を同様に適用することができる。
【0097】
配線ライン３８０は、コンタクトプラグ３７０の上面と連結されることができ、導電物質を含むことができる。配線ライン３８０は、ｘ方向又はｙ方向に延長されるライン形態を有することができる。但し、配線ライン３８０を含む配線構造物の形態は、実施形態において様々に変更されることができる。例えば、一部の実施形態において、配線ライン３８０とコンタクトプラグ３７０との間には、ｚ方向に延長されるプラグがさらに配置されてもよい。
【0098】
絶縁層３９０は、コンタクトプラグ３７０及び配線ライン３８０の側面を取り囲むように配置されることができ、絶縁物質を含むことができる。
【0099】
【0100】
コンタクトプラグ３７０ａは、コンタクトホールの内側面及び底面から順次積層された第２導電層３７６上の第３導電層３７８をさらに含むことができる。第３導電層３７８は、バリア層３７２、第１導電層３７４、及び第２導電層３７６と異なる物質を含むことができる。第３導電層３７８はタングステン（Ｗ）を含まなくてよい。第３導電層３７８は、ギャップ－フィル特性に優れた物質を含むことができ、例えば、多結晶シリコン（Ｓｉ）を含むことができる。
【0101】
【0102】
図１１ａを参照すると、基板２０１上に、周辺回路領域ＰＥＲＩをなす回路素子２２０、下部配線構造物、及び周辺領域絶縁層２９０を形成し、第２周辺領域絶縁層２９４に開口部ＯＰを形成することができる。
【0103】
まず、基板２０１内に素子分離層２１０を形成し、基板２０１上に回路ゲート誘電層２２２及び回路ゲート電極２２５を順次形成することができる。素子分離層２１０は、例えば、シャロートレンチ素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ，ＳＴＩ）工程によって形成することができる。回路ゲート誘電層２２２と回路ゲート電極２２５は、原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ，ＡＬＤ）又は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）を用いて形成することができる。回路ゲート誘電層２２２はシリコン酸化物で形成され、回路ゲート電極２２５は多結晶シリコン又は金属シリサイド層の少なくとも１つで形成されることができるが、これに限定されない。次に、回路ゲート誘電層２２２と回路ゲート電極２２５の両側壁にスペーサ層２２４、及び不純物領域２０５を形成することができる。実施形態によって、スペーサ層２２４は複数の層から構成してもよい。不純物領域２０５はイオン注入工程を行うことで形成することができる。
【0104】
上記下部配線構造物のうち下部コンタクトプラグ２７０は、第１周辺領域絶縁層２９２を一部形成した後、一部をエッチングして除去し、導電性物質を埋め込むことで形成することができる。下部配線ライン２８０は、例えば、導電性物質を蒸着した後、これをパターニングすることで形成することができる。
【0105】
第１周辺領域絶縁層２９２は複数個の絶縁層から構成することができる。第１周辺領域絶縁層２９２は、上記下部配線構造物を形成する各段階において一部になることができる。第１周辺領域絶縁層２９２上には、第３下部配線ライン２８６の上面を覆う下部保護層２９５を形成することができる。下部保護層２９５上には第２周辺領域絶縁層２９４を形成することができる。これにより、周辺回路領域ＰＥＲＩが全て形成されることができる。
【0106】
次に、第２周辺領域絶縁層２９４及び下部保護層２９５を一部除去して第３下部配線ライン２８６を一部露出させる開口部ＯＰを形成することができる。開口部ＯＰは、図２ａ～図４の接地ビア２５０、コンタクトプラグ１７０の第４コンタクト部１７０＿４、及び貫通ビア１７５の第４ビア部１７５＿４が形成される領域に形成することができる。実施形態によって、開口部ＯＰを形成するに際し、下部保護層２９５はエッチング停止層として機能することもできる。
【0107】
【0108】
図１１ｂを参照すると、接地ビア２５０及びプレート層１０１を形成することができる。
【0109】
プレート層１０１をなす物質で開口部ＯＰを満たし、上部にプレート層１０１を形成することができる。これにより、開口部ＯＰには接地ビア２５０及びパッドＣＰが形成されることができる。パッドＣＰは、後続工程を通じて、図２ａ～図４のコンタクトプラグ１７０の第４コンタクト部１７０＿４及び貫通ビア１７５の第４ビア部１７５＿４に交替される層であることができる。プレート層１０１、接地ビア２５０、及びパッドＣＰは、例えば、多結晶シリコンから構成することができ、ＣＶＤ工程により形成することができる。
【0110】
図１１ｃを参照すると、プレート層１０１上に水平絶縁層１１０及び第２水平導電層１０４を形成し、基板絶縁層１２１を形成することができる。
【0111】
水平絶縁層１１０をなす第１及び第２水平絶縁層１１１、１１２は、交互にプレート層１０１上に積層することができる。水平絶縁層１１０は、後続工程を通じて、一部が第１水平導電層１０２（図２ａ参照）に交替される層であることができる。第１水平絶縁層１１１は第２水平絶縁層１１２と異なる物質を含むことができる。例えば、第１水平絶縁層１１１は層間絶縁層１２０と同一の物質から構成され、第２水平絶縁層１１２は後続の犠牲絶縁層１１８と同一の物質から構成することができる。水平絶縁層１１０は一部の領域、例えば、第２領域Ｒ２において一部がパターニング工程により除去されることができる。
【0112】
第２水平導電層１０４は水平絶縁層１１０上に形成され、水平絶縁層１１０が除去された領域においてプレート層１０１と接触することができる。これにより、第２水平導電層１０４は、水平絶縁層１１０の端部に沿って折り曲げられ、上記端部を覆ってプレート層１０１上に延長されることができる。
【0113】
基板絶縁層１２１は、パッドＣＰ上の領域及び第３領域Ｒ３において、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４を一部除去し、絶縁物質を蒸着した後、物理的・化学的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ，ＣＭＰ）のような平坦化工程を行うことで形成することができる。例えば、基板絶縁層１２１は、パッドＣＰ上においてパッドＣＰよりも大きい幅を有するように形成することができる。
【0114】
図１１ｄを参照すると、第２水平導電層１０４上に犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層して第１モールド構造物ＫＳ１を形成し、第１モールド構造物ＫＳ１を貫通する第１垂直犠牲部１１９＿１を形成することができる。
【0115】
第１モールド構造物ＫＳ１は、第１積層構造物ＧＳ１（図２ａ参照）に対応するレベルで犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層して形成することができる。犠牲絶縁層１１８は、後続工程を通じて、少なくとも一部がゲート電極１３０（図２ａ参照）に交替される層であることができる。犠牲絶縁層１１８は層間絶縁層１２０と異なる物質から構成することができ、層間絶縁層１２０に対し、特定のエッチング条件で、エッチング選択性をもってエッチング可能な物質で形成されることができる。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物の少なくとも１つから構成することができ、犠牲絶縁層１１８は、シリコン、シリコン酸化物、シリコンカーバイド及びシリコン窒化物から選択される層間絶縁層１２０と異なる物質から構成することができる。実施形態において、層間絶縁層１２０の厚さは全て同一でなくてよい。
【0116】
次に、第２領域Ｒ２において、上部の犠牲絶縁層１１８が下部の犠牲絶縁層１１８よりも短く延長されるように、マスク層を用いて犠牲絶縁層１１８に対するフォトリソグラフィー工程及びエッチング工程を繰り返し行うことができる。これにより、犠牲絶縁層１１８は、所定の単位で階段形状の段差構造をなすことができる。上記段差構造上に犠牲絶縁層１１８をさらに形成し、各領域において最上部に位置する犠牲絶縁層１１８が相対的に大きい厚さを有するようにすることができる。
【0117】
次に、第１モールド構造物ＫＳ１を覆うセル領域絶縁層１９０を形成し、第１垂直犠牲部１１９＿１を形成することができる。第１垂直犠牲部１１９＿１は、図２ａ及び図４の第１チャネル部ＣＨ１、第１コンタクト部１７０＿１、第１ビア部１７５＿１、及び第１サポート部ＤＣＨ１に対応する領域に形成することができる。第１垂直犠牲部１１９＿１は、基板コンタクト１７３の下部領域に対応する領域にも形成することができる。第１垂直犠牲部１１９＿１は、第１モールド構造物ＫＳ１を貫通するように下部チャネルホールを形成した後、上記下部チャネルホールに垂直犠牲構造物１１９をなす物質を蒸着し、平坦化工程を行うことで形成することができる。
【0118】
第１垂直犠牲部１１９＿１は互いに異なる深さを有するように形成することができる。第１垂直犠牲部１１９＿１の上面のレベルは実質的に同一であってよいが、下面のレベルは一部が互いに異なっていてもよい。第１垂直犠牲部１１９＿１の下面は、第１チャネル部ＣＨ１、第１サポート部ＤＣＨ１、及び基板コンタクト１７３の下部領域に対応する領域ではプレート層１０１内に位置し、第１コンタクト部１７０＿１、第１ビア部１７５＿１、及び基板コンタクト１７３の下部領域に対応する領域では基板絶縁層１２１を貫通してパッドＣＰと接触するように形成することができる。
【0119】
第１垂直犠牲部１１９＿１は層間絶縁層１２０及び犠牲絶縁層１１８と異なる物質を含むことができる。例えば、第１垂直犠牲部１１９＿１は、多結晶シリコンのような半導体物質、シリコン系絶縁物質、又は炭素系物質を含むことができる。
【0120】
図１１ｅを参照すると、犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層して第２及び第３モールド構造物ＫＳ２、ＫＳ３を形成し、第２及び第３モールド構造物ＫＳ２、ＫＳ３を貫通する第２及び第３垂直犠牲部１１９＿２、１１９＿３をそれぞれ形成することができる。
【0121】
上述した第１モールド構造物ＫＳ１及び第１垂直犠牲部１１９＿１と類似するように、第１モールド構造物ＫＳ１上に第２モールド構造物ＫＳ２を形成した後、第１垂直犠牲部１１９＿１上に第２垂直犠牲部１１９＿２を形成することができる。次に、第２モールド構造物ＫＳ２上に第３モールド構造物ＫＳ３を形成した後、第２垂直犠牲部１１９＿２上に第３垂直犠牲部１１９＿３を形成することができる。第２垂直犠牲部１１９＿２は互いに実質的に同一のレベルに形成され、第３垂直犠牲部１１９＿３も互いに実質的に同一のレベルに形成されることができる。
【0122】
第１～第３垂直犠牲部１１９＿１、１１９＿２、１１９＿３は、ｚ方向に沿って互いに連結されて垂直犠牲構造物１１９をなすことができる。垂直犠牲構造物１１９は、第１～第３モールド構造物ＫＳ１、ＫＳ２、ＫＳ３を含む犠牲構造物ＫＳを貫通するように配置されることができる。
【0123】
図１１ｆを参照すると、垂直犠牲構造物１１９の一部を除去してチャネル構造物ＣＨを形成することができる。
【0124】
まず、上部分離領域ＵＳ（図２ｂ参照）を形成することができる。上部分離領域ＵＳは、最上部から所定個数の犠牲絶縁層１１８及び層間絶縁層１２０を除去した後、絶縁物質を蒸着して上部分離絶縁層１０３（図２ｂ参照）を形成することで形成することができる。
【0125】
次に、垂直犠牲構造物１１９のうちチャネル構造物ＣＨが形成される領域の垂直犠牲構造物１１９のみ露出させるようにマスク層を形成した後、露出された垂直犠牲構造物１１９を選択的に除去してチャネルホールを形成することができる。上記チャネルホール内にゲート誘電層１４５の少なくとも一部、チャネル層１４０、チャネル埋込絶縁層１４７及びチャネルパッド１４９を順次形成して、チャネル構造物ＣＨを形成することができる。
【0126】
ゲート誘電層１４５は、ＡＬＤ又はＣＶＤ工程を用いて均一な厚さを有するように形成することができる。本段階において、ゲート誘電層１４５は全部又は一部が形成されることができ、チャネル構造物ＣＨに沿ってプレート層１０１に垂直に延長される部分が本段階で形成されることができる。チャネル層１４０は、上記チャネルホール内においてゲート誘電層１４５上に形成することができる。チャネル埋込絶縁層１４７は、チャネルホールを充填するように形成され、絶縁物質であることができる。チャネルパッド１４９は導電性物質から構成することができ、例えば、多結晶シリコンから構成することができる。
【0127】
チャネル構造物ＣＨを形成した後、サポート構造物ＤＣＨ（図２ｃ及び図４参照）も、類似の方式で形成することができる。例えば、サポート構造物ＤＣＨは、垂直犠牲構造物１１９の一部のみ露出させるようにマスク層を形成し、露出された垂直犠牲構造物１１９を選択的に除去してサポートホールを形成した後、上記サポートホールを絶縁物質で埋め込むことで形成することができる。一部の実施形態において、サポート構造物ＤＣＨはチャネル構造物ＣＨの形成前に形成してもよい。
【0128】
図８の実施形態は、本段階においてチャネル構造物ＣＨとサポート構造物ＤＣＨを共に形成することで製造することができる。
【0129】
図１１ｇを参照すると、残存する垂直犠牲構造物１１９を除去して、第１コンタクトホールＯＨ１を形成することができる。
【0130】
第１コンタクトホールＯＨ１は、図２ａのコンタクトプラグ１７０、基板コンタクト１７３、及び貫通ビア１７５に対応する領域に形成することができる。第１コンタクトホールＯＨ１は、コンタクトプラグ１７０、基板コンタクト１７３、及び貫通ビア１７５に対応する領域において、垂直犠牲構造物１１９を選択的に除去することで形成することができる。第１コンタクトホールＯＨ１の底面を介してパッドＣＰが露出されることができる。
【0131】
図１１ｈを参照すると、第１コンタクトホールＯＨ１に予備コンタクト絶縁層１６０ｐを形成し、垂直充填層１１９’を形成することができる。
【0132】
まず、第１コンタクトホールＯＨ１を介して露出された犠牲絶縁層１１８を一部除去することができる。犠牲絶縁層１１８を第１コンタクトホールＯＨ１の周りにおいて所定の長さに除去して、トンネル部を形成することができる。上記トンネル部は、最上部の犠牲絶縁層１１８においては相対的に短い長さに形成され、その下部の犠牲絶縁層１１８においては相対的に長い長さに形成されることができる。
【0133】
具体的に、最初は、反対に、トンネル部が最上部の犠牲絶縁層１１８において相対的に長く形成されることができる。これは、最上部の犠牲絶縁層１１８が、下の犠牲絶縁層１１８よりも相対的にエッチング速度の速い領域を含むことによるものである。次に、別途の犠牲層を第１コンタクトホールＯＨ１及び上記トンネル部内に形成することができる。上記犠牲層は、エッチング速度が犠牲絶縁層１１８よりも遅い物質から構成することができる。次に、上記犠牲層及び犠牲絶縁層１１８の一部を除去することができ、このとき、最上部では上記犠牲層が残存し、下部では上記犠牲層が除去された後に犠牲絶縁層１１８の一部が除去されることができる。これにより、最終的に上記トンネル部は、最上部の犠牲絶縁層１１８において相対的に短い長さに形成されることができる。
【0134】
第１コンタクトホールＯＨ１及び上記トンネル部内に絶縁物質を蒸着して、予備コンタクト絶縁層１６０ｐを形成することができる。予備コンタクト絶縁層１６０ｐは第１コンタクトホールＯＨ１の側壁上に形成され、上記トンネル部を満たすことができる。最上部の犠牲絶縁層１１８において、第１コンタクトホールＯＨ１は上記トンネル部を完全に満たさなくてよい。
【0135】
垂直充填層１１９’は第１コンタクトホールＯＨ１を満たし、最上部の上記トンネル部を満たすことができる。垂直充填層１１９’は予備コンタクト絶縁層１６０ｐと異なる物質を含むことができ、例えば、多結晶シリコンを含むことができる。
【0136】
図１１ｉを参照すると、第１水平導電層１０２を形成し、犠牲絶縁層１１８を除去した後、ゲート電極１３０を形成することができる。
【0137】
まず、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂ（図１参照）の位置に、犠牲絶縁層１１８及び層間絶縁層１２０を貫通してプレート層１０１に延長される開口部を形成することができる。次に、上記開口部内に別途の犠牲スペーサ層を形成しながらエッチ－バック工程を行い、第１領域Ｒ１において、水平絶縁層１１０を選択的に除去し、露出されたゲート誘電層１４５の一部も共に除去することができる。水平絶縁層１１０が除去された領域に導電性物質を蒸着して第１水平導電層１０２を形成した後、上記開口部内において上記犠牲スペーサ層を除去することができる。本工程により、第１領域Ｒ１には第１水平導電層１０２が形成されることができる。
【0138】
次に、犠牲絶縁層１１８は、例えば、湿式エッチングを用いて、層間絶縁層１２０、第２水平導電層１０４、及び予備コンタクト絶縁層１６０ｐに対して選択的に除去することができる。ゲート電極１３０は、犠牲絶縁層１１８が除去された領域に導電性物質を蒸着して形成することができる。上記導電性物質は、金属、多結晶シリコン又は金属シリサイド物質を含むことができる。一部の実施形態において、ゲート電極１３０の形成前にゲート誘電層１４５の一部を先に形成することもできる。これにより、第１～第３積層構造物ＧＳ１、ＧＳ２、ＧＳ３を含むゲート構造物ＧＳを形成することができる。
【0139】
ゲート電極１３０を形成した後、第１及び第２分離領域ＭＳ１、ＭＳ２ａ、ＭＳ２ｂの領域に形成された上記開口部内に分離絶縁層１０５を形成することができる。
【0140】
図１１ｊを参照すると、垂直充填層１１９’を除去し、露出されたパッドＣＰを除去して、第２コンタクトホールＯＨ２を形成することができる。
【0141】
垂直充填層１１９’は、層間絶縁層１２０及びゲート電極１３０に対して選択的に除去することができる。垂直充填層１１９’が除去された後、露出された予備コンタクト絶縁層１６０ｐも一部除去することができる。このとき、パッド領域１３０Ｐにおいては、予備コンタクト絶縁層１６０ｐを全て除去することができ、その下においては、残存してコンタクト絶縁層１６０をなすことができる。パッド領域１３０Ｐにおいては、予備コンタクト絶縁層１６０ｐが除去された後にゲート誘電層１４５が露出される場合、ゲート誘電層１４５も除去して、ゲート電極１３０の側面を露出させることができる。
【0142】
垂直充填層１１９’を除去することにより、下のパッドＣＰを露出することができる。パッドＣＰは、プレート層１０１、基板絶縁層１２１、及び周辺領域絶縁層２９０などに対して選択的に除去することができる。パッドＣＰは、例えば、湿式エッチングによって除去することができる。これにより、第１コンタクトホールＯＨ１よりも下に延長された形態の第２コンタクトホールＯＨ２を形成することができる。
【0143】
図１１ｋを参照すると、第２コンタクトホールＯＨ２内に予備バリア層１７２ｐを形成することができる。
【0144】
予備バリア層１７２ｐは、第２コンタクトホールＯＨ２の内側面及び底面に沿って延長されるように形成することができる。例えば、予備バリア層１７２ｐは、約５０Å（オングストローム）～約１７０Åの範囲の厚さに形成することができる。
【0145】
図１１ｌを参照すると、第２コンタクトホールＯＨ２内に第１予備導電層１７４ｐを形成することができる。
【0146】
第１予備導電層１７４ｐは予備バリア層１７２ｐ上に形成することができる。例えば、第１予備導電層１７４ｐは、約８０Å～約２２０Åの範囲の厚さに形成することができる。
【0147】
第２コンタクトホールＯＨ２内には、第１予備導電層１７４ｐのソース物質から一部の物質が残存することがある。例えば、第１予備導電層１７４ｐがタングステン（Ｗ）から構成する場合、タングステン（Ｗ）のソース物質としてフッ素（Ｆ）を含む物質、例えば、六フッ化タングステン（ＷＦ６）を使用することができる。この場合、第２コンタクトホールＯＨ２内にはフッ素（Ｆ）が一部残存することがある。
【0148】
図１１ｍを参照すると、第２コンタクトホールＯＨ２内に第２予備導電層１７６ｐを形成することができる。
【0149】
第２予備導電層１７６ｐは、第１予備導電層１７４ｐ上にそれぞれ形成することができる。例えば、第２予備導電層１７６ｐは、約８００Å～約１８００Åの範囲の厚さに形成することができる。
【0150】
第２予備導電層１７６ｐは、内部にボイドＳ１、Ｓ２、Ｓ３、Ｓ４を含むことができる。ボイドＳ１、Ｓ２、Ｓ３、Ｓ４は、ｚ方向で互いに離隔するように形成されることができる。ボイドＳ１、Ｓ２、Ｓ３、Ｓ４内には、上述した第１予備導電層１７４ｐのソース物質から一部の物質が残存することもある。但し、この場合も、第２予備導電層１７６ｐは上記物質に対する拡散バリアとして機能することができるため、上記物質が層間絶縁層１２０又はセル領域絶縁層１９０を損傷することを防止することができる。
【0151】
図１１ｎを参照すると、セル領域絶縁層１９０の上面上において、予備バリア層１７２ｐ、第１予備導電層１７４ｐ、及び第２予備導電層１７６ｐを除去して、コンタクトプラグ１７０、基板コンタクト１７３、及び貫通ビア１７５を形成することができる。
【0152】
予備バリア層１７２ｐ、第１予備導電層１７４ｐ、及び第２予備導電層１７６ｐのそれぞれは、コンタクトプラグ１７０、基板コンタクト１７３、及び貫通ビア１７５のバリア層１７２、第１導電層１７４、及び第２導電層１７６をなすことができる。コンタクトプラグ１７０、基板コンタクト１７３、及び貫通ビア１７５は、このように同一の工程段階で一緒に形成されるため、同一の内部構造を有することができる。
【0153】
次に、図２ａを共に参照すると、チャネル構造物ＣＨ、コンタクトプラグ１７０、基板コンタクト１７３、及び貫通ビア１７５の上端と連結される上部コンタクトプラグ１８０を形成して、半導体装置１００を製造することができる。本段階において、ダミーチャネル構造物ＤＣＨ（図２ｃ参照）上には、上部コンタクトプラグ１８０が形成されなくてよい。
【0154】
図１２は、例示的な実施形態による半導体装置を含むデータ貯蔵システムを概略的に示した図である。
【0155】
図１２を参照すると、データ貯蔵システム１０００は、半導体装置１１００及び半導体装置１１００と電気的に連結されるコントローラ１２００を含むことができる。データ貯蔵システム１０００は、１つ又は複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であることができる。例えば、データ貯蔵システム１０００は、１つ又は複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置又は通信装置であることができる。
【0156】
半導体装置１１００は、不揮発性メモリ装置であることができ、例えば、図１～図９を参照して上述したＮＡＮＤフラッシュメモリ装置であることができる。半導体装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含むことができる。例示的な実施形態において、第１構造物１１００Ｆは第２構造物１１００Ｓの隣に配置されてもよい。第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物であることができる。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物であることができる。
【0157】
第２構造物１１００Ｓにおいて、それぞれのメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の個数と上部トランジスタＵＴ１、ＵＴ２の個数は、実施形態によって様々に変更されることができる。
【0158】
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２は、それぞれ下部トランジスタＬＴ１、ＬＴ２のゲート電極であることができる。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であることができ、ゲート上部ラインＵＬ１、ＵＬ２は、それぞれ上部トランジスタＵＴ１、ＵＴ２のゲート電極であることができる。
【0159】
例示的な実施形態において、下部トランジスタＬＴ１、ＬＴ２は、直列連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含むことができる。上部トランジスタＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含むことができる。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ２の少なくとも１つは、ＧＩＤＬ現象を利用してメモリセルトランジスタＭＣＴに貯蔵されたデータを削除する消去動作に用いることができる。
【0160】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される第１連結配線１１１５を介してデコーダ回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される第２連結配線１１２５を介してページバッファ１１２０と電気的に連結されることができる。
【0161】
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴの少なくとも１つの選択メモリセルトランジスタに対する制御動作を実行することができる。デコーダ回路１１１０及びページバッファ１１２０はロジック回路１１３０によって制御されることができる。半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介して、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延長される入出力連結配線１１３５を介して、ロジック回路１１３０と電気的に連結されることができる。
【0162】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェース１２３０を含むことができる。実施形態によって、データ貯蔵システム１０００は複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は複数の半導体装置１１００を制御することができる。
【0163】
プロセッサ１２１０は、コントローラ１２００を含むデータ貯蔵システム１０００の動作の全般を制御することができる。プロセッサ１２１０は、所定のファームウェアによって動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するコントローラインターフェース１２２１を含むことができる。コントローラインターフェース１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み取ろうとするデータなどを転送することができる。ホストインターフェース１２３０は、データ貯蔵システム１０００と外部ホストとの間の通信機能を提供することができる。ホストインターフェース１２３０を通じて、外部ホストからの制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御することができる。
【0164】
図１３は、例示的な実施形態による半導体装置を含むデータ貯蔵システムを概略的に示した斜視図である。
【0165】
図１３を参照すると、本発明の例示的な実施形態によるデータ貯蔵システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結されることができる。
【0166】
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含むことができる。コネクタ２００６において、上記複数のピンの個数及び配置は、データ貯蔵システム２０００と上記外部ホストとの間の通信インターフェースによって変わることができる。例示的な実施形態において、データ貯蔵システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインターフェースのいずれか１つによって、外部ホストと通信することができる。例示的な実施形態において、データ貯蔵システム２０００は、コネクタ２００６を介して、外部ホストから供給される電源によって動作することができる。データ貯蔵システム２０００は、上記外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に配るＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含んでもよい。
【0167】
コントローラ２００２は、半導体パッケージ２００３にデータを記録するか、半導体パッケージ２００３からデータを読み取ることができ、データ貯蔵システム２０００の動作速度を改善することができる。
【0168】
ＤＲＡＭ２００４は、データ貯蔵空間である半導体パッケージ２００３と外部ホストの速度差を緩和するためのバッファメモリであることができる。データ貯蔵システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において、臨時的にデータを貯蔵するための空間を提供することもできる。データ貯蔵システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの他に、ＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
【0169】
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、それぞれ複数の半導体チップ２２００を含む半導体パッケージであることができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００とを電気的に連結する連結構造物２４００、及びパッケージ基板２１００上において、半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含むことができる。
【0170】
パッケージ基板２１００は、パッケージ上部パッド２１３０を含むプリント回路基板であることができる。それぞれの半導体チップ２２００は入出力パッド２２１０を含むことができる。入出力パッド２２１０は、図１２の入出力パッド１１０１に該当することができる。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャネル構造物３２２０を含むことができる。半導体チップ２２００のそれぞれは、図１～図９を参照して上述した半導体装置を含むことができる。
【0171】
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に連結するボンディングワイヤであることができる。従って、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００は、ボンディングワイヤ方式で互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によって、それぞれの第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００は、ボンディングワイヤ方式の連結構造物２４００に代えて、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ，ＴＳＶ）を含む連結構造物によって、互いに電気的に連結されることもできる。
【0172】
例示的な実施形態において、コントローラ２００２と半導体チップ２２００は、１つのパッケージに含まれてもよい。例示的な実施形態において、メイン基板と異なる別途のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線によって、コントローラ２００２と半導体チップ２２００が互いに連結されることもできる。
【0173】
図１４は、例示的な実施形態による半導体パッケージを概略的に示した断面図である。図１４は、図１３の半導体パッケージ２００３の例示的な実施形態を説明しており、図１３の半導体パッケージ２００３をＩＶ－ＩＶ’切断線に沿って切断した領域を概念的に示している。
【0174】
図１４を参照すると、半導体パッケージ２００３において、パッケージ基板２１００はプリント回路基板であることができる。パッケージ基板２１００は、パッケージ基板本体部２１２０、パッケージ基板本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１３参照）、パッケージ基板本体部２１２０の下面に配置されるか、下面を介して露出される下部パッド２１２５、及びパッケージ基板本体部２１２０の内部において、上部パッド２１３０と下部パッド２１２５とを電気的に連結する内部配線２１３５を含むことができる。下部パッド２１２５は、導電性連結部２８００を介して、図１３のようにデータ貯蔵システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。
【0175】
半導体チップ２２００のそれぞれは、半導体基板３０１０、半導体基板３０１０上に順に積層される第１構造物３１００及び第２構造物３２００を含むことができる。第１構造物３１００は、周辺配線３１１０を含む周辺回路領域を含むことができる。第２構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造物３２１０、ゲート積層構造物３２１０を貫通するチャネル構造物３２２０、チャネル構造物３２２０と電気的に連結されるビットライン３２４０、及びゲート積層構造物３２１０のワードラインＷＬ（図１２参照）と電気的に連結されるコンタクトプラグ３２３５を含むことができる。図１～図９を参照して上述したように、半導体チップ２２００のそれぞれは、第１～第４コンタクト部１７０＿１、１７０＿２、１７０＿３、１７０＿４を含むコンタクトプラグ１７０を含むことができる。コンタクトプラグ１７０は、バリア層１７２、第１導電層１７４、及び第２導電層１７６が積層された内部構造を有することができる。
【0176】
半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延長される貫通配線３２４５を含むことができる。貫通配線３２４５は、ゲート積層構造物３２１０の外側に配置されることができ、ゲート積層構造物３２１０を貫通するようにさらに配置されることができる。半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結される入出力パッド２２１０（図１０参照）をさらに含むことができる。
【0177】
本発明は、上述の実施形態及び添付の図面によって限定されるものではなく、添付の請求の範囲によって限定される。従って、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で、当技術分野における通常の知識を有する者によって多様な形態の置換、変形、及び変更と実施形態の組み合わせが可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【0178】
１０１ プレート層
１０２、１０４ 水平導電層
１０３ 上部分離絶縁層
１０５ 分離絶縁層
１０８ サポート絶縁層
１１０ 水平絶縁層
１１８ 犠牲絶縁層
１１９ 垂直犠牲構造物
１２０ 層間絶縁層
１２１ 基板絶縁層
１２５ 上部層間絶縁層
１３０ ゲート電極
１４０ チャネル層
１４５ ゲート誘電層
１４７ チャネル埋込絶縁層
１４９ チャネルパッド
１６０ コンタクト絶縁層
１７０ コンタクトプラグ
１７２ バリア層
１７３ 基板コンタクト
１７４ 第１導電層
１７５ 貫通ビア
１７６ 第２導電層
１８０ 上部コンタクトプラグ
１９０ セル領域絶縁層
１０２、１０４ 水平導電層
１０３ 上部分離絶縁層
１０５ 分離絶縁層
１０８ サポート絶縁層
１１０ 水平絶縁層
１１８ 犠牲絶縁層
１１９ 垂直犠牲構造物
１２０ 層間絶縁層
１２１ 基板絶縁層
１２５ 上部層間絶縁層
１３０ ゲート電極
１４０ チャネル層
１４５ ゲート誘電層
１４７ チャネル埋込絶縁層
１４９ チャネルパッド
１６０ コンタクト絶縁層
１７０ コンタクトプラグ
１７２ バリア層
１７３ 基板コンタクト
１７４ 第１導電層
１７５ 貫通ビア
１７６ 第２導電層
１８０ 上部コンタクトプラグ
１９０ セル領域絶縁層
【図1】
【図2a】
【図2b】
【図2c】
【図3】
【図4】
【図5a】
【図5b】
【図6a】
【図6b】
【図7a】
【図7b】
【図8】
【図9】
【図10a】
【図10b】
【図11a】
【図11b】
【図11c】
【図11d】
【図11e】
【図11f】
【図11g】
【図11h】
【図11i】
【図11j】
【図11k】
【図11l】
【図11m】
【図11n】
【図12】
【図13】
【図14】