(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024001927
(43)【公開日】2024-01-11
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20231228BHJP
H01L 21/336 20060101ALI20231228BHJP
【FI】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】10
【出願形態】OL
(21)【出願番号】P 2022100802
(22)【出願日】2022-06-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】有賀 智崇
(72)【発明者】
【氏名】北村 政幸
(72)【発明者】
【氏名】豊田 啓
【テーマコード(参考)】
5F083
5F101
【Fターム(参考)】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083MA06
5F083MA19
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BE07
5F101BH02
5F101BH14
5F101BH15
(57)【要約】
【課題】電気抵抗の差異を低減することが可能な半導体装置及びその製造方法を提供する。
【解決手段】本実施形態の半導体装置の一例は、複数の絶縁層と、前記複数の絶縁層と交互に形成された複数の導電層と、前記導電層とは異なり、六方晶系の結晶構造を有しており、少なくとも1つの前記絶縁層と少なくとも1つの前記導電層との間に形成された層間膜と、前記複数の導電層、前記層間膜、及び前記複数の絶縁層を貫通するチャネルとを備える。
【選択図】
図3
【特許請求の範囲】
【請求項1】
複数の絶縁層と、
前記複数の絶縁層と交互に形成された複数の導電層と、
前記導電層とは異なり、六方晶系の結晶構造を有しており、少なくとも1つの前記絶縁層と少なくとも1つの前記導電層との間に形成された層間膜と、
前記複数の導電層、前記層間膜、及び前記複数の絶縁層を貫通するチャネルと、
を備える半導体装置。
【請求項2】
前記導電層は、立方晶系の結晶構造を有し、
請求項1に記載の半導体装置。
【請求項3】
前記導電層は、三次元結晶構造を有し、
前記層間膜は、二次元結晶構造を有する、
請求項1に記載の半導体装置。
【請求項4】
前記導電層は、遷移元素又はカーボンを含み、
前記層間膜は、遷移元素ダイカルコゲニド又はグラフェンを含む、
請求項1に記載の半導体装置。
【請求項5】
前記導電層は、W、Mo、Ti、及びNbのうちの少なくとも何れかを含み、
前記層間膜は、WS2、MoS2、TiS2、NbS2、及びCのうちの少なくとも何れかを含む、
請求項1に記載の半導体装置。
【請求項6】
前記層間膜の厚さは、前記導電層の厚さよりも薄く、かつ、前記絶縁層の厚さよりも薄い、
請求項1に記載の半導体装置。
【請求項7】
複数の犠牲層と
複数の導電層を交互に形成し、
少なくとも1つの前記犠牲層と少なくとも1つの前記導電層との間に、前記犠牲層及び前記導電層とは異なる結晶構造を有する層間膜を形成し、
前記複数の導電層、前記層間膜、及び前記複数の犠牲層を貫通するチャネルを形成し、
前記複数の犠牲層を除去し、
前記複数の犠牲層を除去した部位に複数の絶縁層を形成する、
半導体装置の製造方法。
【請求項8】
前記犠牲層及び前記層間膜に含まれる主元素が同一であり、
前記犠牲層及び前記層間膜を同一チャンバ内で連続して形成する、
請求項7に記載の半導体装置の製造方法。
【請求項9】
前記導電層及び前記層間膜に含まれる主元素が同一であり、
前記導電層及び前記層間膜を同一チャンバ内で連続して形成する、
請求項7に記載の半導体装置の製造方法。
【請求項10】
複数の絶縁層と、
前記複数の絶縁層と交互に形成された複数の導電層と、
前記複数の導電層及び前記複数の絶縁層を貫通するチャネルと、
を備え、
少なくとも1つの前記導電層、及び、少なくとも1つの前記絶縁層の境界領域において、S、Se、Te、及びCのうちの少なくとも何れかを含む部分を有する、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置としてのNAND型フラッシュメモリを用いた半導体パッケージが知られている。このようなNAND型フラッシュメモリとして、基板上に複数の導電層(ワード線)が積層された3次元メモリデバイスが提案されている。
【先行技術文献】
【特許文献】
【0003】
【発明の概要】
【発明が解決しようとする課題】
【0004】
電気抵抗の差異を低減することが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置の一例は、複数の絶縁層と、前記複数の絶縁層と交互に形成された複数の導電層と、前記導電層とは異なり、六方晶系の結晶構造を有しており、少なくとも1つの前記絶縁層と少なくとも1つの前記導電層との間に形成された層間膜と、前記複数の導電層、前記層間膜、及び前記複数の絶縁層を貫通するチャネルとを備える。
【図面の簡単な説明】
【0006】
【
図1】本開示の一実施形態に係る半導体装置の全体構成を示す斜視図である。
【
図2】本開示の一実施形態に係る半導体装置の全体構成を示す断面図である。
【
図3】本開示の一実施形態に係る半導体装置の一部を示す拡大断面図である。
【
図4】
図1に示す半導体装置の製造例におけるプロセスフロー図である。
【
図5】
図1に示す半導体装置の製造例におけるプロセスフロー図である。
【
図6】
図1に示す半導体装置の製造例におけるプロセスフロー図である。
【
図7】
図1に示す半導体装置の製造例におけるプロセスフロー図である。
【
図8】
図1に示す半導体装置の製造例(変形例1等)におけるプロセスフロー図である。
【
図9】
図1に示す半導体装置の製造例(変形例2)におけるプロセスフロー図である。
【
図10】
図1に示す半導体装置の製造例(変形例5)におけるプロセスフロー図である。
【
図11】半導体装置の製造例(比較例)におけるプロセスフロー図である。
【発明を実施するための形態】
【0007】
以下、本開示の一例に係る実施形態について、図面を参照して説明する。但し、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図ではない。すなわち、本開示の一例は、その趣旨を逸脱しない範囲で種々変形して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、図面は模式的なものであって、必ずしも実際の寸法や比率等とは一致しない。さらに、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。また、以下に説明する実施形態等は本開示の一部の実施形態等であって全ての実施形態ではない。さらに、本開示の実施形態等に基づいて、当業者が創造性のある行為を必要とせずに得られる他の実施形態等は、いずれも本開示の保護範囲に含まれる。
【0008】
また、本開示において、1つの「層」、「膜」、「部」、「装置」(「機」、「器」、「手段」、「機構」、「システム」等と言い換えることも可能な概念である。以下同様。)、及びそれらの構成部品や構成要素が有する機能が、2つ以上の物理的手段や装置等によって実現されてもよく、或いは、2つ以上のそれらが1つの物理的手段や装置等によって実現されてもよい。これは、「工程」や「ステップ」についても同様である。また、以下に示す実施形態又は例では、「半導体装置」としてメモリセルアレイを例示するが、本開示の技術は、メモリセルアレイ以外の適宜の半導体装置(例えば、CPU、ディスプレイ、インターポーザ等)に適用することができる。
【0009】
さらに、以下に示す実施形態又は例において、基板からメモリセルに向かう方向を「上」、「上方」又は「上部」という。逆に、メモリセルから基板に向かう方向を「下」、「下方」又は「下部」という。このように、説明の便宜上、上、上方若しくは上部、又は、下、下方若しくは下部という語句を用いることがあるが、それらは相対的な配置又は位置関係を示し、例えば、基板とメモリセルとの上下関係が図示と逆になるように配置されてももちろんよいし、これは、図面視の左右の方向についても同様である。また、以下の説明において、例えば基板上のメモリセルといった表現は、上記の如く、基板とメモリセルとの相対的な上下関係を示しているに過ぎず、すなわち、基板とメモリセルとの間に他の部材が配置されていてもよい。さらに、「αは、A、B又はCを含む」、「αは、A,B及びCの(少なくとも)何れかを含む」、「αは、A、B及びCからなる群から選択される(少なくとも)一つを含む」といった表現は、特に明示がない限り、αがA~Cのうちの複数の組み合わせを含む場合を排除しないし、また、αがA~C以外の他の要素を含む場合も排除しない。
【0010】
[メモリセルアレイの構成例1]
図1及び
図2は、それぞれ、本開示の一実施形態に係る半導体装置(メモリセルアレイ)の全体構成を模式的に示す斜視図及び断面図である。これらの図において、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向という。これらX方向及びY方向の双方に対して直交する方向をZ方向(積層方向)という。
【0011】
メモリセルアレイ1は、基板10と、基板10上に設けられたソース層SLと、ソース層SL上に設けられた積層体100と、複数の柱状部CLと、積層体100の上に設けられた複数のビット線BLとを有する。基板10は、例えばSi(ケイ素)基板である。また、ビット線BL及びソース層SLは導電性を有する。複数のビット線BLはX方向に互いに分離されており、それぞれのビット線BLはY方向に延びている。
【0012】
積層体100には、互いに絶縁された複数の導電層70、及び当該複数の導電層70に共通する複数の開口OP1,OP2が形成されている。換言すれば、積層体100は、ソース層SLを介して基板10上に積層された複数の導電層70を有する。開口OP1,OP2は、積層方向(Z方向)に延び、ソース層SLに達する。また、開口OP1は、X方向に延び、積層体100をY方向に複数のブロックに分離している。さらに、開口OP2には、後述する柱状部CLが形成されている(
図2参照)。
【0013】
この柱状部CLは、積層体100内を積層方向(Z方向)に延びる円柱又は楕円柱状に形成されており、複数の柱状部CLが、
図1に示すように、例えば千鳥状に、又は、X方向及びY方向に沿って正方格子状に配列されている。また、開口OP1によってY方向に分離されたそれぞれのブロックから1つずつ選択された複数の柱状部CLにおける半導体層20の上端が、コンタクト部Cbを介して、共通の1本のビット線BLに接続されている。
【0014】
また、柱状部CLの上端部にはドレイン側選択トランジスタSTDが設けられ、柱状部CLの下端部にはソース側選択トランジスタSTSが設けられている。例えば、最下層の導電層70は、ソース側選択トランジスタSTSのコントロールゲートとして機能し、最上層の導電層70は、ドレイン側選択トランジスタSTDのコントロールゲートとして機能する。ドレイン側選択トランジスタSTDと、ソース側選択トランジスタSTSとの間には、複数のメモリセルMCが設けられている。それら複数のメモリセルMC、ドレイン側選択トランジスタSTD、及びソース側選択トランジスタSTSは、半導体層20を通じて直列接続され、1つのメモリストリングを構成する。このメモリストリングが、X-Y面に対して平行な面方向に配置され、複数のメモリセルMCがX方向、Y方向、及びZ方向に3次元的に設けられている。
【0015】
ここで、
図2に示すように、開口OP1には絶縁層40が形成されており、積層体100の上には絶縁層42,43,48が形成されているが、説明の便宜上、
図1ではこれらの絶縁層が省略されている。また、複数の導電層70は、基板10の主面に対して垂直な方向(積層方向:Z方向)に、複数の絶縁層40と交互に周期的に積層されている。換言すれば、積層方向(Z方向)に隣接する導電層70間に、絶縁層40が形成されている。また、ソース層SLと最下層の導電層70との間にも絶縁層40が形成されている。最上層の導電層70上に、前述した絶縁層42が設けられ、その絶縁層42上に絶縁層43が設けられている。さらに、導電層70と絶縁層40との間には、それらの厚さに比して薄い厚さを有する層間膜60が形成されており、言わば、導電層70と絶縁層40とが層間膜60を介して繰り返し積層された構造が画成されている。また、開口OP1に形成された絶縁層40は、積層方向に隣接する導電層70の間に形成された絶縁層40と連設されている。なお、
図2において、層間膜60は導電層70と絶縁層40との間の全てで図示されているが、層間膜60は一部の導電層70と一部の絶縁層40の間に形成されていてもよい。
【0016】
導電層70は、例えば遷移元素を含んでおり、それらの元素のなかでも、主成分としては、例えば、W(タングステン)、Mo(モリブデン)、Ti(チタン)、及びNb(ニオブ)のうちの少なくとも何れかが挙げられる。これらの元素を主として含む導電層70は、成膜時に結晶成長し、その結晶は、立方晶系の格子構造を有し、三次元結晶構造を示す傾向にある。また、導電層70は、例えば金属単体でもよいし、その主成分元素よりも少ない含有割合で、副成分として他の遷移元素や典型元素を含んでいてもよく、低抵抗化の観点から、主成分と全率固溶体を形成するものが副成分として好ましい。
【0017】
一方、絶縁層40としては、SiO2(酸化ケイ素)、SiN(窒化ケイ素)、Al2O3(酸化アルミニウム)、AlN(窒化アルミニウム)等の無機酸化物や窒化物から主としてなり、また、TEOS(オルトケイ酸テトラエチル)を原料としたCVD(化学気相堆積)法によって形成された酸化ケイ素層を用いてもよい。
【0018】
他方、層間膜60は、六方晶系の層状をなす二次元結晶構造を有する。層間膜60は、例えば遷移元素ダイカルコゲニド又はグラフェンを含んでおり、遷移元素ダイカルコゲニドの化合物のなかでも、主成分としては、例えば、WS2(硫化タングステン)、MoS2(硫化モリブデン)、TiS2(硫化チタン)、及びNbS2(硫化ニオブ)のうちの少なくとも何れかが挙げられる。なお、本開示における遷移元素ダイカルコゲニドに含まれるカルコゲン元素とは、硫黄族元素、すなわち、S(硫黄)、Se(セレン)、又はTe(テルル)を示す。
【0019】
ここで、
図3は、
図2の一部を示す拡大断面図である。前述の如く、開口OP2には柱状部CLが形成されている。この柱状部CLは、それぞれ、積層体100の積層方向に連続して延びる半導体層20、メモリ層30、及び絶縁性のコア層50を含む構造体である。コア層50は、開口OP2の中心付近において柱状に設けられている。半導体層20は、コア層50の周囲に円筒状に設けられている。メモリ層30は、半導体層20の周囲に円筒状に設けられており、開口OP2の側壁(周期的に積層された導電層70、層間膜60、及び絶縁層40)に接している。換言すれば、半導体層20は、積層体100を貫通して設けられており、メモリ層30は、導電層70と半導体層20との間に設けられている。なお、半導体層20の上端は、
図1に示すように、コンタクト部Cbを介してビット線BLに接続されており、半導体層20の下端は、
図2に示すように、ソース層SLに接続されている。
【0020】
また、メモリ層30は、トンネル絶縁層31と、電荷蓄積層32と、ブロック絶縁層33とを有する。これらのトンネル絶縁層31、電荷蓄積層32、及びブロック絶縁層33は、半導体層20側から導電層70側に向かって、その順に設けられている。換言すれば、トンネル絶縁層31が半導体層20に接しており、ブロック絶縁層33が導電層70に接しており、電荷蓄積層32が、それらのトンネル絶縁層31とブロック絶縁層33との間に設けられている。これらの半導体層20、メモリ層30、及び導電層70から、縦型トランジスタ構造を有する不揮発性メモリとしてのメモリセルMCが構成される(
図3において、1つのメモリセルMCを矩形破線枠で模式的に示す)。
【0021】
このメモリセルMCにおいて、半導体層20はチャネルとして機能し、ブロック絶縁層33付近の導電層70はコントロールゲートとして機能し、電荷蓄積層32は半導体層20から注入される電荷を蓄積するデータ記憶層(電荷蓄積層)として機能する。また、複数のメモリセルMCは複数の導電層70の積層方向に並んでおり、それらの複数の導電層70は、複数のメモリセルMCに接続されたワード線としても機能する。
【0022】
また、メモリセルMCは、例えばチャージトラップ型のメモリセルである。トンネル絶縁層31は、例えばSiO2を含み、半導体層20から電荷蓄積層32に電荷が注入される際、又は、電荷蓄積層32に蓄積された電荷が半導体層20の方向へ拡散する際に電位障壁となる。電荷蓄積層32は、例えばSiNを含み、絶縁層の中に電荷を捕獲するトラップサイトを多数有する。ブロック絶縁層33は、電荷蓄積層32に蓄積された電荷が導電層70へ拡散することを防止し、また、消去動作時における導電層70からの電子のバックトンネリングを抑制する。さらに、ブロック絶縁層33は、第1ブロック層34と第2ブロック層35とを有する。第1ブロック層34は、例えばSiO2からなり、電荷蓄積層32に接する。一方、第2ブロック層35は、例えばAl2O3又はHfO2(酸化ハフニウム)からなり、第1ブロック層34と導電層70との間に設けられ、導電層70に接している。
【0023】
[メモリセルアレイの製造方法例]
次に、メモリセルアレイ1の製造方法の一例について説明する。
図4~
図7は、
図1に示すメモリセルアレイ1を製造している状態の一例を模式的に示すプロセスフロー図(断面図)である。
【0024】
図4に示すように、まず、基板10上にソース層SLを形成し、ソース層SL上に積層体100を形成する。積層体100の形成手順は以下のとおりである。すなわち、ソース層SLの表面に犠牲層71を形成し、犠牲層71の上(一面側)に層間膜60を形成し、さらに、その層間膜60の上に導電層70を形成する。それ以降、犠牲層71と層間膜60と導電層70とを1層ずつ交互に積層する工程を繰り返し実施する。それから、最上層の導電層70上に絶縁層42を形成する。最上層の導電層70は、最上層の層間膜60及び犠牲層71と、絶縁層42との間に形成されることとなる。
【0025】
次に、
図4に示す状態の構造体に、必要に応じて熱処理を施す。次いで、
図5に示すように、複数の導電層70、複数の層間膜60、複数の犠牲層71、及び絶縁層42を有する積層体100に、最終的に開口OP2を構成するための複数のメモリホールMHを形成する。このとおり、メモリホールMHは、複数の導電層70、複数の層間膜60、及び複数の犠牲層71に共通して形成される。このメモリホールMHの形成は、図示しない適宜のマスクを用い、例えばCl(塩素)を含むガスによるRIE(反応性イオンエッチング)法によって行うことができる。このように、複数の導電層70、複数の層間膜60、及び複数の犠牲層71を一括でエッチングする場合、それらの材料として、RIE法によるエッチングレートの差が小さい材料(RIEの使用ガスとの化合物の融点がほぼ同等の材料)が用いられる。
【0026】
それから、
図6に示すように、メモリホールMHの内部に、適宜の手法により、メモリ層30、半導体層20、及びコア層50を堆積させ、導電層70、層間膜60、及び犠牲層71が積層される方向に並んだ複数のメモリセルMCを含む柱状部CLを形成する。なお、半導体層20は、カバー層21及び半導体層22を含んで構成することができ、これらのカバー層21及び半導体層22は、例えばα-Si(アモルファスシリコン)層として形成された後、熱処理により多結晶シリコン層に結晶化することができる。その後、絶縁層42上に、柱状部CLを構成する積層構造の上端を覆う絶縁層43を形成する。さらに、同図に示すように、図示しない適宜のマスクを用いたRIE法により、絶縁層43、絶縁層42、複数の導電層70、複数の層間膜60、及び複数の犠牲層71を含む積層体100に、複数の開口OP1を形成する。このとおり、開口OP1は、複数の導電層70、複数の層間膜60、及び複数の犠牲層71に共通して形成される。また、開口OP1は、柱状部CLの近傍で積層体100を貫通し、ソース層SLに達する。
【0027】
次に、開口OP1を通してエッチャント(エッチング液又はエッチングガス)を供給することにより、
図7に示すように、犠牲層71を除去する。これにより、積層方向に隣接する導電層70及び層間膜60の積層構造の間に、開口OP1と連通する空隙44が形成される。従って、犠牲層71としては、導電層70に対してエッチング選択性(エッチングレート選択比)が得られる材料を用いることが好ましい。犠牲層71は、例えばMoやW等の金属を含む。また、換言すれば、犠牲層71を除去するエッチャントとしては、導電層70及び層間膜60、絶縁層42,43、メモリ層30の第2ブロック層35(
図3参照)に対する犠牲層71のエッチング選択性が大きい薬剤を用いることができる。これにより、導電層70及び層間膜60、並びに、柱状部CLのエッチングが防止される。
【0028】
そして、
図2に示すように、犠牲層71の除去によって画成された空隙44に、例えば、TEOSを原料ガスとして用いたCVD法により、SiO
2を含む絶縁層40を形成する。このとき、開口OP1を介して原料ガスを空隙44に浸入させることにより、空隙44及び開口OP1に絶縁層40を堆積させることができる。それから、絶縁層40が形成された積層体100上に絶縁層48を更に形成してメモリセルアレイ1を得る。このようなメモリセルアレイ1の構成により、チャネルに形成されるメモリセルMCのコントロールゲートとしても機能する導電層70間の配線容量が低減され、また、導電層70間の寄生容量の変動(干渉)が抑制されるので、メモリセルMCの高速動作に寄与することができる。
【0029】
[比較例]
ここで、
図11(A)~(C)は、メモリセルアレイ1の積層体100を本開示とは異なる方法により製作している状態の一部を模式的に示すプロセスフロー図(断面図)である。
図11(A)は、下層から上層に向かって、犠牲層71と導電層70を交互に繰り返し(周期的に)積層形成した状態を示す。導電層70の材料としては、前述の如く、W、Mo、Ti、又はNb等の遷移金属が挙げられ、犠牲層71も同様である。これらの犠牲層及び導電層70は、スパッタリングや真空蒸着等のPVD(物理気相堆積)法やCVD法によって成膜することができる。
【0030】
また、
図11(B)は、
図11(A)に示す積層体から、適宜のエッチャントにより犠牲層71を除去した状態を示す。前述の如く、犠牲層71は、導電層70に対して大きなエッチング選択性が得られ、かつ、高スループットを確保するために、導電層70と同一チャンバ内での成膜が可能な金属が望ましく、この点において、上記の遷移金属のなかでもMoやWを好ましく使用することができる。さらに、
図11(C)は、
図11(B)に示す積層体の空隙44に絶縁層40を形成した状態を示す。なお、
図11(A)~(C)は、それぞれ
図6、
図7、及び
図2に対応する(但し、説明の便宜上、
図11においては、開口OP1や柱状部CL等の構造の図示を省略した。後述する
図8~
図10において同様とする。)。
【0031】
また、これらの
図11(A)~(C)における犠牲層71及び導電層70の各層に表した実線は、その層における金属結晶の粒界(粒子界面)を模式的に表現したものである。このとおり、本開示とは異なり、犠牲層71と導電層70との間に層間膜60を設けない比較例の場合、本出願人の知見によれば、
図11(A)に示すように、最下層の犠牲層71から最上層の導電層70に向かって結晶粒径が徐々に大きくなる傾向にあることが確認された。
【0032】
これは、犠牲層71及び導電層70がMoやWの場合、それらの結晶構造はともに立方晶系(体心立方系)の三次元結晶構造を示すため、下層の結晶粒界が起点となって上層の結晶成長が促進されることに起因するものと推察される。そして、各層の結晶状態は、絶縁層40が隣接形成された後の状態の導電層70にも引き継がれ、
図11(C)に示すように、比較的下層の導電層70の結晶粒径P1よりも、比較的上層の導電層70の結晶粒径P2の方が大きくなる傾向にある。こうなると、比較的上層の導電層70では、結晶粒界自体が減少するので、結晶界面における電子の散乱が減少し、電気抵抗が比較的小さくなる傾向にある。このような上層と下層の導電層70における電気抵抗の差異は、導電層70の積層数が多くなるほど顕著となり、その結果、メモリセルアレイ1の動作にばらつきが生じてしまうおそれがある。よって、このような事象は、半導体装置の高集積化における重大な課題であるといえる。
【0033】
[変形例1]
図8(A)~(C)は、メモリセルアレイ1の積層体100を本開示による半導体装置の製造方法の変形例1により製作している状態の一部を模式的に示すプロセスフロー図(断面図)である。この変形例1は、
図8(A)~(C)に示す各層を構成する材料として、以下のものを用いる例である。
・犠牲層71:Mo
・層間膜60:MoS
2
・導電層70:W
・絶縁層40:SiO
2
【0034】
図8(A)は、下層から上層に向かって、犠牲層71、層間膜60、及び導電層70を、この順で交互に積層形成した状態を示す。また、
図8(B)は、
図8(A)に示す積層体から、犠牲層71を除去した状態を示し、
図8(C)は、
図8(B)に示す積層体の空隙44に絶縁層40を形成した状態を示す。
【0035】
この変形例1では、犠牲層71に含まれる主元素と層間膜60に含まれる主元素がMoである。これらの層は、例えばPVD法によって成膜することができる。より具体的には、犠牲層71は、例えば、MoターゲットとArガスを用いた非反応性スパッタリングにより、また、導電層70は、例えば、WターゲットとArガスを用いた非反応性スパッタリングにより、成膜することができる。一方、層間膜60は、例えば、Moターゲット、Arガス、及び、H2SガスやCS2ガス等のS(硫黄)を含むガスを用いた反応性スパッタリングや、MoS2ターゲットとArガスを用いた非反応性スパッタリングによって成膜することができる。或いは、犠牲層71の成膜後に、又は、成膜途中から、同一成膜チャンバ内にSを含むガスを導入して犠牲層71の表面を硫化することにより、主としてMoS2からなる層間膜60を連続的に形成してもよい。その際、硫化反応を促進するために、基板10を高温化させたり、高周波等によりプラズマを発生させたりしても好適である。
【0036】
この変形例1では、犠牲層71(Mo)及び導電層70(W)の結晶構造が立方晶系の三次元結晶構造を示すのに対し、層間膜60(MoS
2)の結晶構造は六方晶系の層状をなす二次元結晶構造を示す。このように犠牲層71及び導電層70と層間膜60とで結晶構造が異なるので、犠牲層71上に形成される層間膜60には、犠牲層71の結晶粒界を起点とする結晶成長は生じにくくなる。よって、その層間膜60上に更に形成される導電層70には、犠牲層71の結晶粒界を起点とする結晶成長は伝播し難く、先に示した比較例のような導電層70の過剰な結晶成長は、抑制又は阻害される(
図8(A)参照)。
【0037】
このとおり、層間膜60により、導電層70の結晶成長が言わば一旦リセットされる効果が奏される。その結果、
図8(C)に示すように、比較的下層の導電層70の結晶粒径P1と、比較的上層の導電層70の結晶粒径P2は、同等程度の大きさとなる。従って、導電層70内部の結晶界面における電子の散乱の程度も同等となり、上層と下層の導電層70における電気抵抗に差異が生じてしまうことを有効に抑止することができる。また、これにより、メモリセルアレイ1の動作のばらつきを抑制し、半導体装置の高集積化に資することができる。
【0038】
また、層間膜60の結晶が二次元層状構造を有するので、層間膜60表面の平坦性が向上する(ラフネスが小さくなる)。よって、犠牲層71及び導電層70の多層積層構造において各層のラフネスが積み重なったとしても、比較的上層の導電層70における平坦性の悪化を防止することができる。さらに、層間膜60の結晶のような二次元層状構造は、膜の緻密性が高く、薄膜であってもピンホールが形成されにくいため、導電層70と絶縁層40間のバリア性を高めることができる。これにより、導電層70のWが、例えばピンホールを通して絶縁層40中へ拡散することが抑止され、絶縁層40の絶縁性が劣化してしまうことを防ぐことができる。
【0039】
また、層間膜60(MoS2)の結晶が二次元層状構造を有し、また、S-S結合はMo-S結合よりも弱いため、層間膜60を構成する結晶層間でズレが生じ易い。これにより、積層体100に膜応力が発生した場合でも、層間膜60の内部のズレによって、その応力が緩和される効果が得られる。しかも、層間膜60のような二次元層状構造は、界面での結合終端性が高いため、導電層70と層間膜60との界面による電子の散乱、及び、絶縁層40と層間膜60との界面による電子の散乱の両方が抑制され、導電層70の電気抵抗を更に低減することができる。さらに、犠牲層71(Mo)と導電層70(W)の組み合わせを用いることにより、高いエッチング選択性が得られるとともに、W自体の導電性が高いため、導電層70の電気抵抗を十分に小さく抑えて、メモリ動作の高速化に寄与することができる。
【0040】
加えて、犠牲層71及び層間膜60の主元素がともにMoであり、犠牲層71の成膜後に、又は、成膜途中から、その一面側に層間膜60を容易にかつ連続して形成可能であり、スループット及び操作性を向上させることができる。また、層間膜60の結晶構造の特徴及びその機能(結晶成長のリセット)からすれば、層間膜60の厚さは、導電層70の厚さよりも薄く、かつ、絶縁層40の厚さよりも薄くすることができる。これにより、積層体100全体の高さを低減することができ、開口OP1,OP2を穿設するときのエッチングアスペクト比が小さくされ、それらのエッチングを簡易に実施することができる。また、積層方向(膜厚方向)の集積度の向上にも寄与し得る。
【0041】
[変形例2]
図9(A)~(C)は、メモリセルアレイ1の積層体100を本開示による半導体装置の製造方法の変形例2により製作している状態の一部を模式的に示すプロセスフロー図(断面図)である。この変形例2は、
図9(A)~(C)に示す各層を構成する材料として、以下のものを用いる例である。
・犠牲層71:Mo
・層間膜60:WS
2
・導電層70:W
・絶縁層40:SiO
2
【0042】
図9(A)は、下層から上層に向かって、犠牲層71、導電層70、及び層間膜60を、この順で交互に積層形成した状態を示す。また、
図9(B)は、
図9(A)に示す積層体から、犠牲層71を除去した状態を示し、
図9(C)は、
図9(B)に示す積層体の空隙44に絶縁層40を形成した状態を示す。
【0043】
この変形例2では、導電層70に含まれる主元素と層間膜60に含まれる主元素がWである。これらの層も、変形例1と同様に、例えばPVD法によって成膜することができる。より具体的には、犠牲層71及び導電層70は、変形例1と同様に成膜することができる。一方、層間膜60は、例えば、Wターゲット、Arガス、及びH2SガスやCS2ガス等のSを含むガスを用いた反応性スパッタリングや、WS2ターゲットとArガスを用いた非反応性スパッタリングによって成膜することができる。或いは、導電層70の成膜後に、又は、成膜途中に、同一成膜チャンバ内にSを含むガスを導入して導電層70の表面を硫化することにより、WS2からなる層間膜60を連続的に形成してもよい。その際、硫化反応を促進するために、基板10を高温化させたり、高周波等によりプラズマを発生させたりしても好適である。
【0044】
この変形例2によれば、導電層70上に形成される層間膜60に、導電層70の結晶粒界を起点とする結晶成長は生じにくくなる。よって、その層間膜60上に更に形成される犠牲層71には、導電層70の結晶粒界を起点とする結晶成長は伝播し難く、更にその上に形成される導電層70の過剰な結晶成長も、抑制又は阻害される(
図9(A)参照)。その結果、
図9(C)に示すように、比較的下層の導電層70の結晶粒径P1と、比較的上層の導電層70の結晶粒径P2は、同等程度の大きさとなる。従って、上層と下層の導電層70における電気抵抗に差異が生じてしまうことを有効に抑止することができる。また、これにより、メモリセルアレイ1の動作のばらつきを抑制し、半導体装置の高集積化に資することができる。
【0045】
また、導電層70及び層間膜60の主元素がともにWであり、導電層70の成膜後に、又は、成膜途中から、その一面側に層間膜60を容易にかつ連続して形成可能であり、スループット及び操作性を向上させることができる。加えて、変形例2においても、層間膜60の機能により、上述した変形例1が奏するのと同等のその他の作用効果も奏される(冗長な説明を避けるためここでの詳細な説明は省略する。以下、他の変形例についても同様とする。)。
【0046】
[変形例3]
変形例3は、変形例1で示した
図8(A)~(C)に示す各層を構成する材料として、変形例2と同じく、以下のものを用いる例である。
・犠牲層71:Mo
・層間膜60:WS
2
・導電層70:W
・絶縁層40:SiO
2
【0047】
この変形例3に対応する
図8(A)も、変形例1と同様に下層から上層に向かって、犠牲層71、層間膜60、及び導電層70を、この順で交互に積層形成した状態を示す。また、変形例3に対応する
図8(B)及び(C)は、変形例1の場合と同様の状態を示す。
【0048】
この変形例3でも、導電層70に含まれる主元素と層間膜60に含まれる主元素がWである。これらの層も、変形例1と同様に、例えばPVD法によって成膜することができる。より具体的には、犠牲層71及び導電層70は、変形例1と同様に成膜することができる。一方、層間膜60は、変形例2と同様に、例えば、Wターゲット、Arガス、及びH2SガスやCS2ガス等のSを含むガスを用いた反応性スパッタリングや、WS2ターゲットとArガスを用いた非反応性スパッタリングによって成膜することができる。その際、硫化反応を促進するために、基板10を高温化させたり、高周波等によりプラズマを発生させたりしても好適である。また、層間膜60の成膜後に、又は、成膜途中から、同一成膜チャンバへのSを含むガスの導入を停止して、Wターゲット及びArガスを用いた非反応性スパッタリングにより、導電層70を連続的に形成してもよい。
【0049】
この変形例3によれば、変形例1と同様に、犠牲層71上に形成される層間膜60に、犠牲層71の結晶粒界を起点とする結晶成長は生じにくくなる。よって、その層間膜60上に更に形成される導電層70には、犠牲層71の結晶粒界を起点とする結晶成長は伝播し難く、導電層70の過剰な結晶成長も抑制又は阻害される(
図9(A)参照)。その結果、
図9(C)に示すように、比較的下層の導電層70の結晶粒径P1と、比較的上層の導電層70の結晶粒径P2は、同等程度の大きさとなる。従って、上層と下層の導電層70における電気抵抗に差異が生じてしまうことを有効に抑止することができる。また、これにより、メモリセルアレイ1の動作のばらつきを抑制し、半導体装置の高集積化に資することができる。
【0050】
[変形例4]
変形例4は、変形例1で示した
図8(A)~(C)に示す各層を構成する材料として、以下のものを用いる例である。
・犠牲層71:W
・層間膜60:WS
2
・導電層70:Mo
・絶縁層40:SiO
2
【0051】
この変形例4に対応する
図8(A)も、変形例1と同様に下層から上層に向かって、犠牲層71、層間膜60、及び導電層70を、この順で交互に積層形成した状態を示す。また、変形例4に対応する
図8(B)及び(C)も、変形例1の場合と同様の状態を示す。
【0052】
この変形例4は、犠牲層71に含まれる主元素と層間膜60に含まれる主元素がWである。これらの層も、変形例1と同様に、例えばPVD法によって成膜することができる。より具体的には、犠牲層71及び導電層70は、変形例1と同様に成膜することができる。一方、層間膜60は、例えば、Wターゲット、Arガス、及びH2SガスやCS2ガス等のSを含むガスを用いた反応性スパッタリングや、WS2ターゲットとArガスを用いた非反応性スパッタリングによって成膜することができる。或いは、犠牲層71の成膜後に、又は、成膜途中に、同一成膜チャンバ内にSを含むガスを導入して犠牲層71の表面を硫化することにより、WS2からなる層間膜60を連続的に形成してもよい。その際、硫化反応を促進するために、基板10を高温化させたり、高周波等によりプラズマを発生させたりしても好適である。
【0053】
この変形例4によれば、変形例1と同様に、犠牲層71上に形成される層間膜60に、犠牲層71の結晶粒界を起点とする結晶成長は生じにくくなる。よって、その層間膜60上に更に形成される導電層70には、犠牲層71の結晶粒界を起点とする結晶成長は伝播し難く、導電層70の過剰な結晶成長も抑制又は阻害される(
図9(A)参照)。その結果、
図9(C)に示すように、比較的下層の導電層70の結晶粒径P1と、比較的上層の導電層70の結晶粒径P2は、同等程度の大きさとなる。従って、上層と下層の導電層70における電気抵抗に差異が生じてしまうことを有効に抑止することができる。また、これにより、メモリセルアレイ1の動作のばらつきを抑制し、半導体装置の高集積化に資することができる。
【0054】
[変形例5]
図10(A)~(C)は、メモリセルアレイ1の積層体100を本開示による半導体装置の製造方法の変形例5により製作している状態の一部を模式的に示すプロセスフロー図(断面図)である。この変形例5は、
図10(A)~(C)に示す各層を構成する材料として、変形例1と同じく、以下のものを用いる例であり、導電層70と絶縁層40の積層構造の2周期に1つの層間膜60を形成すること以外は、変形例1と同様に構成された製法である。
・犠牲層71:Mo
・層間膜60:MoS
2
・導電層70:W
・絶縁層40:SiO
2
【0055】
この変形例5によれば、上述した変形例1等が奏する作用効果に加え、導電層70積層時の結晶成長が比較的小さい場合には、導電層70の過度な結晶成長を抑制するための層間膜60の形成数を少なくすることが可能である。このように層間膜60の形成数を低減すれば、積層体100全体の高さが低くなり、開口OP1,OP2を穿設するときのエッチングアスペクト比が小さくされ、それらのエッチングを容易ならしめることができる。また、積層方向(膜厚方向)の集積度が高められる効果も得られる。
【0056】
[メモリセルアレイの構成例2]
メモリセルアレイの構成例1、及び、変形例1~5では、導電層70と絶縁層40との間に、製造過程において成膜した層間膜60が介在している例について説明した。しかし、層間膜60の厚さが極めて薄い場合等には、その後の熱処理等により、層間膜60の結晶構造が保持されず、層間膜60と導電層70及び絶縁層40との境界が明瞭に把握できない可能性がある。但し、そのような場合であっても、層間膜60の構成成分(元素)が、導電層70及び絶縁層40側に拡散移動し、両者の境界部分(境界領域)に含まれているといえる。従って、本開示に係るメモリセルアレイの構成例2としては、層間膜60が明別することができずとも、複数の絶縁層40と、それらと交互に形成された複数の導電層70と、それらの複数の導電層70及び複数の絶縁層40を貫通するチャネル(柱状部CLの一部)とを備え、絶縁層及び前記導電層が、カルコゲン元素(S、Se、又はTe)を含む部分を有するメモリセルアレイを挙げることができる。
【0057】
以上、本開示の一例としての上記実施形態及び変形例について詳細に説明してきたが、上述したとおり、前述した説明はあらゆる点において本開示の一例を示すに過ぎず、本開示の範囲を逸脱することなく種々の改良や変形を行うことができることはいうまでもない。また、上記実施形態は、部分的に置換、削除、又は組み合わせて構成することも可能である。例えば、基板10とソース層SLとの間には、適宜の絶縁層が設けられてもよい。また、積層方向に隣接する導電層70は互いに絶縁されていればよく、隣接する導電層70の間が空隙(エアギャップ)であってもよい。すなわち、そのような空隙の層も本開示における「絶縁層」に相当する。
【0058】
さらに、開口OP1には、絶縁層40が形成されていなくてもよく、開口OP1に円筒状の絶縁層40が形成された構造であってもよい。その際、開口OP1の円筒状の中空部に、配線を兼ねる導電層が形成されていてもよい。また、変形例5における層間膜60の形成周期は、導電層70と絶縁層40の積層構造の3周期以上でもよく、複数の周期が混在していてもよい。さらに、犠牲層71及び層間膜60を同一チャンバ内で連続して形成する場合、順序は限定されず、導電層70及び層間膜60を同一チャンバ内で連続して形成する場合にも、順序は限定されない。
【符号の説明】
【0059】
1…メモリセルアレイ、10…基板、20…半導体層、21…カバー層、22…半導体層、30…メモリ層、31…トンネル絶縁層、32…電荷蓄積層、33…ブロック絶縁層、34…第1ブロック層、35…第2ブロック層、40,42,43,48…絶縁層、44…空隙、50…コア層、60…層間膜、70…導電層、71…犠牲層、100…積層体、BL…ビット線、Cb…コンタクト部、CL…柱状部、MC…メモリセル、MH…メモリホール、OP1,OP2…開口、P1,P2…結晶粒径、SL…ソース層、STD…ドレイン側選択トランジスタ、STS…ソース側選択トランジスタ。