特開 2024-19749 メモリデバイス、及び不揮発性メモリのセキュアプログミングのための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024019749

(43)【公開日】2024-02-13

(54)【発明の名称】メモリデバイス、及び不揮発性メモリのセキュアプログミングのための方法

(51)【国際特許分類】

   G06F 21/75 20130101AFI20240205BHJP

   G06F 21/55 20130101ALI20240205BHJP

【ＦＩ】

G06F21/75

G06F21/55 380

【審査請求】有

【請求項の数】8

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023114122

(22)【出願日】2023-07-12

(31)【優先権主張番号】17/877,953

(32)【優先日】2022-07-31

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100147485

【弁理士】

【氏名又は名称】杉村 憲司

(74)【代理人】

【識別番号】230118913

【弁護士】

【氏名又は名称】杉村 光嗣

(72)【発明者】

【氏名】厄瑞 ▲カ▼路茲尼

(57)【要約】      （修正有）

【課題】悪意ある攻撃者がチップ内に格納されたデータを取得するためにフラッシュメモリをハッキングすることを防止するメモリデバイスを提供する。
【解決手段】サイドチャネル攻撃１００の対象となるセキュア組み込みフラッシュ集積回路（ＩＣ）１０２は、フラッシュアレイ（ＮＶＭ）１０６と、セキュアプログラミング回路（ＳＰＣ）１０８と、を含む。ＳＰＣは、所与のデータワードをＮＶＭの所与のロケーションにプログラムするようＮＶＭプログラム命令を受け取り、ＮＶＭプログラム命令に応じて、所与のデータワードのビットをランダムな順序でＮＶＭにプログラムする。
【選択図】図１

【特許請求の範囲】

【請求項1】

不揮発性メモリ（ＮＶＭ）と、
所与のデータワードを前記ＮＶＭの所与のロケーションにプログラムするようＮＶＭプログラム命令を受け取り、
前記ＮＶＭプログラム命令に応じて、前記所与のデータワードのビットを前記ＮＶＭにランダムな順序でプログラムする
よう構成された
セキュアプログラミング回路（ＳＰＣ）と
を含む、
メモリデバイス。

【請求項2】

前記所与のワードデータは２のＮ乗個のビットから成り、
前記ＳＰＣは、２のＮ乗個の値のランダム順列を生成し、前記所与のデータワードの前記ビットを前記ランダム順列に従った順序でプログラムするよう構成される、
請求項１に記載のメモリデバイス。

【請求項3】

前記ＳＰＣは、
可逆バイナリ行列を各カウントのビットを含むベクトルで乗算して積を生成し、
前記積にランダムビットのベクトルを加算する
ことにより前記ランダム順列を生成するよう構成される、
請求項２に記載のメモリデバイス。

【請求項4】

前記可逆バイナリ行列は、主対角線と、第１の三角形と、第２の三角形とを含む三角バイナリ行列であり、前記主対角線は「１」の値を含み、前記第１の三角形は「０」の値を含み、前記第２の三角形はランダムビットを含む、
請求項３に記載のメモリデバイス。

【請求項5】

不揮発性メモリ（ＮＶＭ）のセキュアプログラミングのための方法であって、
所与のデータワードを前記ＮＶＭの所与のロケーションにプログラムするためＮＶＭプログラム命令を受け取ることと、
前記ＮＶＭプログラム命令に応じて、前記所与のデータワードのビットを前記ＮＶＭにランダムな順序でプログラムすることと
を含む、
ＮＶＭのセキュアプログラミングのための方法。

【請求項6】

前記所与のワードデータは２のＮ乗個のビットから成り、
前記データワードをプログラムすることは、２のＮ乗個の値のランダム順列を生成することと、前記所与のデータワードの前記ビットを前記ランダム順列に従った順序でプログラムすることとを含む、
請求項５に記載のＮＶＭのセキュアプログラミングのための方法。

【請求項7】

前記ランダム順列を生成することは、
積を生成するため可逆バイナリ行列を各カウントのビットを含むベクトルで乗算することと、
前記積にランダムビットのベクトルを加算することと
を含む、
請求項６に記載のＮＶＭのセキュアプログラミングのための方法。

【請求項8】

前記可逆バイナリ行列は、主対角線と、第１の三角形と、第２の三角形とを含む三角バイナリ行列であり、前記主対角線は「１」の値を含み、前記第１の三角形は「０」の値を含み、前記第２の三角形はランダムビットを含む、
請求項７に記載のＮＶＭのセキュアプログラミングのための方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は不揮発性メモリに関するものであり、特に、フラッシュメモリデバイスのセキュアプログラミングのための方法に関する。

【背景技術】

【0002】

フラッシュメモリと、特に組み込みフラッシュメモリは、機密データを格納する可能性があり、よって盗聴（「ハッキング」）から保護する必要がある。

【0003】

米国特許第１１，１８８，２３７号は、フラッシュメモリのセキュリティを向上させてハッキングを防止するためのいくつかの実施形態を説明している。該実施形態は、悪意ある攻撃者がチップ内に格納されたデータを取得するためにフラッシュメモリをハッキングすることを防止する。該実施形態は、障害検出回路、アドレススクランブリング、ダミーアレイ、パスワード保護、改善された製造技術、及び他の機構の使用を含んでいる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、悪意ある攻撃者がチップ内に格納されたデータを取得するためにフラッシュメモリをハッキングすることを防止する。

【課題を解決するための手段】

【0005】

ここで説明する本発明の１つの実施形態は、不揮発性メモリ（ＮＶＭ）とセキュアプログラミング回路（ＳＰＣ）とを含むメモリデバイスを提供する。ＳＰＣは、ＮＶＭの所与のロケーションに所与のデータワードをプログラムするようＮＶＭプログラム命令を受け取り、受け取ったＮＶＭプログラム命令に応じて、所与のデータワードのビットをランダムな順序でＮＶＭにプログラムするよう構成される。

【0006】

いくつかの実施形態において、所与のデータワードは２のＮ乗個のビットから成り、ＳＰＣは２のＮ乗個の値のランダム順列を生成し、所与のデータワードのビットをランダム順列に従った順序でプログラムするよう構成される。１つの実施形態において、ＳＰＣは、可逆バイナリ行列を各カウントのビットを含むベクトルで乗算して積を生成して、ランダムビットのベクトルを積に加算することにより、ランダム順列を生成するよう構成される。例示的な実施形態において、可逆行列は、主対角線と、第１の三角形と、第２の三角形とを含む三角バイナリ行列であり、主対角線は「１」の値を含み、第１の三角形は「０」の値を含み、第２の三角形はランダムビットを含む。

【0007】

本発明の１つの実施形態は、不揮発性メモリ（ＮＶＭ）のセキュアプログラミングのための方法を提供する。該方法は、所与のデータワードをＮＶＭの所与のロケーションにプログラムするようＮＶＭプログラム命令を受け取ることと、ＮＶＭプログラム命令に応じて、所与のデータワードのビットをランダムな順序でＮＶＭにプログラムすることとを含む。

【発明の効果】

【0008】

本発明の方法及びシステムは、ＮＶＭをサイドチャネル攻撃から保護するために適用することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の１つの実施形態によるセキュア組み込みフラッシュ集積回路（ＩＣ）を概略的に表すブロック図である。

【図2】本発明の１つの実施形態によるセキュアフラッシュプログラミングのための方法を概略的に表すフロー図である。

【図3】本発明の１つの実施形態による順列マップを生成するための方法を概略的に表すフロー図である。

【発明を実施するための形態】

【0010】

ハッカーは、サイドチャネル攻撃、例えば、電力消費又は放射された電磁エネルギーを監視することにより、ＮＶＭ（又はその一部）の内容を取得しようとすることがある。

【0011】

具体的には、フラッシュメモリ及びフラッシュメモリを読み込み及び書き込みするためのリード／ライト回路の両方を含む集積回路（例えば、組み込みフラッシュを有するプロセッサ）は、通常、リード／ライト回路とＮＶＭとの間のデータ交換が集積回路の外部ピン上で直接可視ではないことから、直接的方法によりハッキングすることは困難である。

【0012】

フラッシュメモリによってはビットシリアルプログラミング技術を採用しており、データワードのビットはＮＶＭストレージアレイにシリアルに書き込まれる。消去の後、フラッシュセルは典型的に所与の論理値（例えば、論理１）にあり、よって論理１値のプログラミングは電力を消費せず、論理０のプログラミングは相当量の電力を消費する。電源電流を監視することにより、ハッカーはいつ論理０又は論理１がプログラムされたか検出することができる可能性がある。ビットが所与の順序（例えば、ＬＳＢからＭＳＢ、又はその逆）で書き込まれる場合、ハッカーはプログラムされたワードを容易に再構成することができる。

【0013】

ここで開示する本発明の実施形態は、ＮＶＭをサイドチャネル攻撃から保護するための回路及び方法を提供する。１つの実施形態において、ＩＣはセキュアプログラミング回路（ＳＰＣ）を含み、ＳＰＣはワードをランダムなビット順序でフラッシュアレイにプログラムするよう構成され、よってサイドチャネル攻撃が再構築できるのはプログラムされたワードビットの役に立たないランダムなシャッフルである。

【0014】

いくつかの実施形態において、ＳＰＣは、プログラムすべきワードを格納するよう構成されたプログラミングワードレジスタと、プログラムされるビットを計数するよう構成されたカウンタと、カウントのランダム順列を生成するよう構成されたスクランブラと、カウントのランダム順列に応じてプログラミングワードレジスタのビットを選択するよう構成されたマルチプレクサと、フラッシュアレイにおけるビットをマルチプレクサにより選択された値でプログラムするよう構成されたシリアルプログラミング回路とを含む。

【0015】

いくつかの実施形態において、スクランブラは、ランダムビットの可逆（例えば、三角）行列をカウントのバイナリ表現で乗算し、積にランダムビットのベクトルを加算することによりカウントのランダム順列を生成する。

【0016】

図１は、本発明の１つの実施形態による、サイドチャネル攻撃１００の対象となるセキュア組み込みフラッシュ集積回路（ＩＣ）１０２を概略的に表すブロック図である。

【0017】

ＩＣ１０２は、プロセッサ１０４と、フラッシュメモリアレイ１０６とを含む（いくつかの実施形態において、他のタイプの不揮発性メモリが用いられてよい）。１つの実施形態において、フラッシュメモリアレイ１０６は複数のバンクを含み、各バンクは複数のワードを含み、各ワードは複数の個別の不揮発性セルを含む。いくつかの実施形態において、各セルは１ビットを格納する。

【0018】

プロセッサ１０４がバンクを消去するとき、バンクにおける全てのセルが既知の論理値にセットされる。従来、消去値は任意的に論理１として表され、このため消去されたバンクにおいて論理１をプログラムするためには如何なる動作も必要としない。

【0019】

フラッシュメモリアレイ１０６の消去されたバンクにワード（例えば、３２ビット）をプログラムするため、プロセッサ１０４はセキュアプログラミング回路（ＳＰＣ）１０８にプログラミング命令を送る。プログラミング命令は、ＳＰＣがプログラミングアドレスレジスタ１１０に格納するアドレスフィールドと、ＳＰＣがプログラミングデータレジスタ１１２に格納するデータフィールドとを含んでよい。マルチプレクサ１１４は、プログラミングデータレジスタのビットを順次選択し、選択されたビットをビットプログラマ回路１１６に転送し、ビットプログラマ回路１１６はプログラミングアドレスレジスタ１１０により指し示されたフラッシュメモリアレイワードで一度に１ビットづつプログラムするよう構成される。上述したように、プログラミングは論理０でのプログラミングデータレジスタビットのみに行われる。

【0020】

ハッカー１１８は、プログラマ回路１１６がフラッシュメモリアレイ１０６にプログラムするデータを読み出そうとする。ハッカーは、サイドチャネル攻撃を用いて、オシロスコープ１２２に入力される電流プローブ１２０を用いてＩＣ１０２が消費する電源電流Ｉｄｄを観察する。言及したように、ＩＣ１０２の電流消費は、プログラミング回路が論理０をプログラムするときのほうが論理１がプログラムされるときよりも高い。このため、オシロスコープスクリーンに表示される波形１２４を観察することにより、ハッカーはいつ論理０がプログラムされたかが分かる。

【0021】

しかし、図１に表した例示的実施形態によると、プログラムされたビットの順序はランダムであり、ハッカーは書き込まれたデータワードを再構築することができない。例えば、ＩＣ１０２がフラッシュメモリアレイ１０６にセキュリティキーをプログラムする場合、ハッカーが読み出すキーはビットスクランブルされている。

【0022】

プログラミングデータレジスタ１１２のビットがプログラムされる順序をランダム化するため、ＳＰＣ１０８は、プログラムされたビットを計数するよう構成されたカウンタ１２６と、一対一のランダムマッピングを用いてカウンタの出力をランダムにスクランブルするスクランブラ１３０とを更に含む。マルチプレクサ１１４はスクランブラ１３０の出力に結合され、このためプログラムすべきプログラミングデータレジスタ１１２のビットをランダムに選択する。例えば、８ビットプログラミングデータレジスタと仮定し、スクランブラ１３０はシーケンス２、７、０、１、５、３、４、６を出力してよく、これはプログラミング回路がフラッシュメモリにワードをプログラムする順序である。スクランブラ１３０の出力は、プログラミング回路１１６のビットアドレス入力でもある。

【0023】

本明細書及び特許請求の範囲において、様々な文法形式での用語「ランダム」（例えば、「ランダムな順序」、「ランダムなビット」、「ランダムな順列」等で用いられる）は、真にランダムな又は疑似ランダムの値又はイベントの両方を指す。

【0024】

サイドチャネル攻撃１００の構成、及び図１に表され上記で説明したＳＰＣ１０８を含むＳＰＣ１０２の構成は、概念の明確化のために挙げた例である。代替的な実施形態において他の構成が用いられてよい。例えば、１つの実施形態において、ハッカーが用いるサイドチャネル攻撃は、Ｖｄｄピン（未図示）へのリターン電流であり得る。もう１つの実施形態において、ハッカーはプリント回路中の抵抗経路又は誘導経路にわたる電圧降下を測定し得る。いくつかの実施形態において、ハッカーはＩＣ１０２から放射される電磁波を測定し、更に他の実施形態において、ハッカーは、マイクロフォン、赤外線検知器等といった他の手段を用い得る。

【0025】

１つの実施形態において、カウンタ１２６、スクランブラ１３０、プログラミングデータレジスタ１１２、及びマルチプレクサ１２８は必要でない。代わりに、プロセッサ１０４はスクランブルされた順序でビットをプログラミング回路１１６に送る。

【0026】

いくつかの実施形態において、フラッシュメモリアレイはセル毎に２つ以上のビットを格納する。例えば、１つの実施形態において、フラッシュメモリセルは、プログラムされない、軽度にプログラムされる、中程度にプログラムされる、又は強くプログラムされてよい。該４つの状態は、典型的に、それぞれ値００、０１、１０、１１を有する２つの格納されたビットを表す（「弱く」、「中程度に」、「強く」は、フラッシュセルの浮遊ゲートにトラップされた電荷の測定値に関係する）。ハッカーは、Ｖｄｄ電源からの電流を観察することにより、００、０１、１０、又は１１がフラッシュメモリセルにプログラムされたか分かる。しかし、１つの実施形態において、ビットペアの順序はスクランブルされており、ハッカーはビットペアのスクランブルされた集合を取得することとなる。

【0027】

図２は、本発明の１つの実施形態によるセキュアなフラッシュプログラミングのための方法を概略的に表すフロー図２００である。該フロー図は、ＳＰＣ１０８（図１を参照）により実行される。

【0028】

該フロー図はプログラミングワード受け取り動作２０２で始まり、ＳＰＣはフラッシュメモリアレイ１０６（図１を参照）にプログラムすべきアドレスワードとデータワードを含む（例えば、図１におけるプロセッサ１０４から）プログラミング命令を受け取る。データワードは、例えば暗号化キーといった機密であってよい。

【0029】

次に、ランダム順列動作２０４において、ＩＣはプログラミングワードの全ビットの順列マップを生成する。そのような順列マップは、ランダムな一対一マッピングを用いてプログラミングワードの各ビット位置を一意の位置にマッピングする。

【0030】

次いで、ＳＰＣはシリアルプログラミング動作２０６で、プログラミングデータワードのビットを、並べ替えられた順序に従ってプログラミング命令により指定されたアドレスで、フラッシュメモリアレイに順次プログラムする。例えば、プログラミングデータワードのビット０、１、２、３は２、１、０、３にマッピングされ、ＳＰＣは先ずプログラミングデータワードのビット２をプログラムし、次いでビット１、続いてビット０と３をプログラムする。動作２０６を実行した後、フロー図は終了する。

【0031】

このため、図２に表す例示的なフロー図によると、ＳＰＣはプログラミングデータワードのビットを、プログラム命令により指示されたアドレスにランダムなビット順序で、フラッシュメモリアレイにプログラムし、サイドチャネル攻撃を困難にする。

【0032】

図２に表して上記で説明したフロー図は、例として挙げたものである。他の適切なフロー図が、代替的な実施形態において用いられてよい。例えば、いくつかの実施形態において、ＳＰＣ１０８はプログラム命令を受け取る前に順列マップを準備する。１つの実施形態において、プログラミングデータワードのビットをプログラムしつつ、未だプログラムされていないビットからプログラムすべき次のランダムビットを決定する。

【0033】

順列方法

【0034】

実施形態において、順列マップを生成するための複数の方法が用いられてよい。

【0035】

図３は、本発明の１つの実施形態による順列マップを生成するための方法を概略的に表すフロー図３００である。該フロー図は、スクランブラ１３０（図１を参照）により実行される。

【0036】

該フロー図は、ランダムベクトル生成動作３０２で開始され、スクランブラは、ｒｎｄ_０～ｒｎｄ_Ｎ－１で示すＮ個のランダムビット（以下にＮ＝８について示す）のベクトルＶを生成する。

【0037】

次に、行列Ｍ生成動作３０４で、ＳＰＣは可逆Ｎ×Ｎ行列を生成し、本例においては、主対角線に「１」の値、２つの三角形のうちの一方（主対角線上方の三角形又は主対角線下方の三角形）にランダムビット（Ｒ_ｉ）、他方の三角形に「０」の値を有する、Ｎ×Ｎの三角行列Ｍである。例えば、下記のように（Ｎ＝８について）、右上の三角形に乱数ｒｎｄ_ｉ、左下の三角形に「０」を有する右上対角行列が用いられてよい。

【0038】

ここで、ＳＰＣはカウントクリア動作３０６に進み、カウントレジスタをクリアし、これは第１のビット（０から開始）がこれからプログラムされることを示す。

【0039】

次に、ＳＰＣはＶｃ生成動作３０８に進み、カウントのビットを含むベクトルＶｃを生成する（以下にＮ＝８について示す）。

【0040】

次いで、順列ベクトル生成動作３１０で、ＳＰＣは下記に基づいて順列ベクトルＶｐを生成する。

【0041】

Ｖｐ＝Ｖｎ＋Ｍ×Ｖｃ

【0042】

ここで、加算はバイナリ排他的論理和である、又は、乗算はバイナリＡＮＤ関数である。以下にＮ＝８について動作３１０を示す。

【0043】

次いで、ＳＰＣはカウントチェック完了動作３１２で、最後のビット位置（カウント＝２^Ｎ－ｌに対応）の順列が並べ替えられたか否かをチェックし、並べ替えられた場合はフロー図を終了する。動作３１２において、カウントが完了していない場合、ＳＰＣはカウントインクリメント動作３１４に進み、カウントをインクリメントし、次いでカウントの次の値を並べ替えるため動作３０８に再び進む。

【0044】

図３に表して上記で説明したフロー図３００の構成は、例として挙げたものである。代替的な実施形態において、他の構成が用いられてよい。例えば、代替的な実施形態において、三角形に限らず、他の適切なタイプの可逆行列が用いられてよい。もう１つの例として、いくつかの実施形態において、Ｓａｔｔｏｌｏアルゴリズムが用いられる（例えば、Ｍ． Ｗｉｌｓｏｎによる「Ｏｖｅｒｖｉｅｗ ｏｆ Ｓａｔｔｏｌｏ’ｓ Ａｌｇｏｒｉｔｈｍ」，Ａｌｇｏｒｉｔｈｍｓ Ｓｅｍｉｎａｒ ２００２－２００４，Ｆ．Ｃｈｙｚａｋ（ｅｄ．），ＩＮＲＩＡ，（２００５），ｐｐ．１０５１０８を参照）。（ただし、Ｓａｔｔｏｌｏアルゴリズムはシーケンシャルではないため、使用する場合は順列ビットを１つずつ出力する適切な回路を追加する必要がある。）

【0045】

ＳＰＣ１０８を含むＩＣ１０２の構成は例示的な構成であり、図１～図３に表して上記で説明したフロー図２００及び３００は概念を明確化するためにのみ示すフロー図である。代替的な実施形態において、任意の他の構成及びフロー図が用いられてよい。

【0046】

ＳＰＣ１０８を含むＩＣ１０２の異なるサブユニットが、１つ以上の特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）といった適切なハードウェア、ソフトウェア、又はハードウェアとソフトウェア要素の組合せを用いて実装されてよい。

【0047】

プロセッサ１０４及び／又はＳＰＣ１０８（図１を参照）は、ここで説明する機能を行うためソフトウェアにおいてプログラムされる１つ以上の汎用プロセッサを含んでよい。ソフトウェアは、例えばネットワーク上又はホストからの電子形態でプロセッサにダウンロードされてよい、又は、代替的又は追加的に磁気、光学、又は電子メモリといった非一時的な有形媒体に提供及び／又は格納されてよい。

【0048】

ここで説明する実施形態は主にセキュアＮＶＭプログラミングを対象としているが、ここで説明する方法及びシステムは他の応用にも用いることができる。

【0049】

よって、上述した実施形態は例として挙げたものであり、本発明は特に上記で示し説明したものに限定されないことを理解されたい。むしろ、本発明の範囲は、上述した様々な特徴の組合せ及び副次的な組合せの両方、並びに上記説明を読んで当業者が想到するであろう、先行技術には開示されていない、変形及び改変を含む。本特許出願に参照により組み込まれた文書は、本発明において参照により組み込まれた文献は、本明細書において明示的又は黙示的に行った定義と矛盾する形でこれらの組み込まれた文献内で定義された用語を除き、本願の不可欠な部分と見なされ、用語は本明細書における定義を考慮すべきである。

【産業上の利用可能性】

【0050】

本発明の方法及びシステムは、フラッシュメモリデバイスのセキュアプログラミングに応用されることができる。

【符号の説明】

【0051】

１００：サイドチャネル攻撃
１０２：集積回路（ＩＣ）
１０４：プロセッサ
１０６：フラッシュメモリアレイ
１０８：セキュアプログラミング回路（ＳＰＣ）
１１０：プログラミングアドレスレジスタ
１１２：プログラミングデータレジスタ
１１４、１２８：マルチプレクサ
１１６：ビットプログラマ回路
１１８：ハッカー
１２０：現在のプローブ
１２２：オシロスコープ
１２４：波形
１２６：カウンタ
１３０：スクランブラ
２００、３００：フロー図
２０２：プログラミングワード受け取り動作
２０４：ランダム順列動作
２０６：シリアルプログラミング動作
３０２：ランダムベクトル動作
３０４：行列生成動作
３０６：カウンタクリア動作
３０８：Ｖｃ生成動作
３１０：順列ベクトル生成動作
３１２：カウント完了チェック動作
Ｉｄｄ：電源電流
Ｖ：ベクトル
ＶＤＤ：電源

【図1】

【図2】

【図3】

【外国語明細書】