(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024001978
(43)【公開日】2024-01-11
(54)【発明の名称】回路設計装置、回路設計方法、及び、プログラム
(51)【国際特許分類】
G06F 30/394 20200101AFI20231228BHJP
【ＦＩ】
G06F30/394
【審査請求】有
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022100876
(22)【出願日】2022-06-23
(11)【特許番号】
(45)【特許公報発行日】2023-10-03
(71)【出願人】
【識別番号】000227205
【氏名又は名称】ＮＥＣプラットフォームズ株式会社
(74)【代理人】
【識別番号】100080816
【弁理士】
【氏名又は名称】加藤 朝道
(74)【代理人】
【識別番号】100098648
【弁理士】
【氏名又は名称】内田 潔人
(72)【発明者】
【氏名】小野澤 章
【テーマコード（参考）】
5B146
【Ｆターム（参考）】
5B146AA22
5B146GE03
5B146GE04
(57)【要約】
【課題】部品の未結線の入力端子を自動的に処理することを可能とする回路設計装置を提供する。
【解決手段】回路設計装置は、回路図生成部と、回路図記憶部と、処理部を含み、回路図生成部は、回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、各部品について各端子の入出力属性と各端子の電圧レベルを含む部品情報を格納した部品データベース内に、回路図生成部によって配置された部品の端子の入出力属性が入力であることを示し、且つ、部品の端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、処理部は、回路図上の部品の端子に対してプルアップ接続処理又はプルダウン接続処理を行う。
【選択図】図１
【解決手段】回路設計装置は、回路図生成部と、回路図記憶部と、処理部を含み、回路図生成部は、回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、各部品について各端子の入出力属性と各端子の電圧レベルを含む部品情報を格納した部品データベース内に、回路図生成部によって配置された部品の端子の入出力属性が入力であることを示し、且つ、部品の端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、処理部は、回路図上の部品の端子に対してプルアップ接続処理又はプルダウン接続処理を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
回路図生成部と、
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行う、回路設計装置。
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行う、回路設計装置。
【請求項2】
前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行される、請求項１に記載の回路設計装置。
【請求項3】
前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行される、請求項１に記載の回路設計装置。
【請求項4】
前記回路図生成部が、前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記処理部は、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行する、請求項１に記載の回路設計装置。
【請求項5】
前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、請求項４に記載の回路設計装置。
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、請求項４に記載の回路設計装置。
【請求項6】
前記処理部は、前記プルアップ抵抗及び前記プルダウン抵抗に、前記プルアップ抵抗又は前記プルダウン抵抗を識別する識別符号を付与し、削除する前記プルアップ抵抗又は前記プルダウン抵抗を、前記識別符号に基づいて、決定する、請求項５に記載の回路設計装置。
【請求項7】
前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、請求項４に記載の回路設計装置。
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、請求項４に記載の回路設計装置。
【請求項8】
前記処理部は、前記配線及び前記他の配線に、前記配線又は前記他の配線を識別する識別符号を付与し、削除する前記配線又は前記他の配線を、前記識別符号に基づいて、決定する、請求項７に記載の回路設計装置。
【請求項9】
コンピュータによって実行される、
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップを含む、回路設計方法。
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップを含む、回路設計方法。
【請求項10】
コンピュータに、
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を実行させる、プログラム。
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を実行させる、プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路設計装置、回路設計方法、及び、プログラムに関する。
【背景技術】
【0002】
回路設計における部品の端子のプルアップ、またはプルダウンに関する技術については、例えば、以下のようなものがある。
【0003】
特許文献１は、組み立て時にプルアップまたはプルダウンの処理を要する電子回路を備えた電子機器に関するものである。
【0004】
特許文献２は、半導体集積回路製造後に、論理信号配線を切断して論理変更をする場合に、オープンとなっている入力端子に論理変更用未使用ゲートの出力端子を接続する、半導体集積回路の補修方法に関するものである。
【0005】
特許文献３は、設計対象回路の回路データが自動生成される、回路の自動設計方法に関するものである。
【0006】
特許文献４は、ＣＭＯＳ系ディジタルＩＣにおける空き入力端子を自動的に判定する、空き入力端子検出回路に関するものである。
【0007】
特許文献５は、インサーキット・エミュレータ用プローブ終端装置に関するものである。
【0008】
特許文献６は、ＣＡＤシステムにおける回路図入力装置に関するものである。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開２０１０－０５６９７４号公報
【特許文献2】特開平０７－０７８８７８号公報
【特許文献3】特開平０６－２７４５５８号公報
【特許文献4】特開平０５－３３３１０９号公報
【特許文献5】特開平０５－２５７７３１号公報
【特許文献6】特開平０３－００９４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
以下の分析は、本発明者によって与えられたものである。
【0011】
ＣＡＤツールを利用した回路設計において、部品の未使用の入力端子（または入力設定した入出力端子）に対しては、プルアップ抵抗、またはプルダウン抵抗を付けることが推奨される。ＣＭＯＳテクノロジデバイスの入力ピン（入力端子）などは、必ず接続、結線しなければ回路動作が不安定となるため、ＣＡＤツールを利用した回路設計のルールチェックを行う際には、部品のピン（端子）が未結線（オープン）となっていないかをチェックする。ピンの結線必須情報は、部品データシート等を参照し部品ライブラリの属性の１つとして定義されており、このチェックにより回路設計段階から、部品の入力端子がオープンのまま残ってしまう問題を未然に防ぐ技術が存在する。
【0012】
即ち、部品の入力端子がオープンのまま残ってしまうと、次のような問題が発生する可能性がある。
【0013】
第１に、部品の入力端子がオープンのままでは、部品の誤動作、故障、破壊の原因となる。入力端子がオープンのままで使用すると、その入力端子を有する回路の出力が不安定となり、貫通電流による消費電流の増加や誤動作につながるという問題がある。
【0014】
第２に、部品の入力端子がオープンとなっていることは、ＣＡＤシステムのルールチェックを行うことにより検出することができるが、ルールチェックは、その結果をエラーレポートとして表示するのみであり、入力端子にプルアップ抵抗又はプルダウン抵抗を追加する等により回路自体を修正することは、回路設計者が行わなくてはならないという問題がある。
【0015】
本発明は、部品の未結線の入力端子を自動的に処理することを可能とすることに貢献する、回路設計装置、回路設計方法、及び、プログラムを提供することを目的とする。
【課題を解決するための手段】
【0016】
本発明の第１の視点によれば、回路図生成部と、
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行う、回路設計装置を、提供できる。
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行う、回路設計装置を、提供できる。
【0017】
本発明の第２の視点によれば、コンピュータによって実行される、
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップを含む、回路設計方法を、提供できる。本方法は、回路設計方法を行うコンピュータという、特定の機械に結びつけられている。
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップを含む、回路設計方法を、提供できる。本方法は、回路設計方法を行うコンピュータという、特定の機械に結びつけられている。
【0018】
本発明の第３の視点によれば、コンピュータに、
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を実行させる、プログラム、を提供できる。
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を実行させる、プログラム、を提供できる。
【0019】
なお、これらのプログラムは、コンピュータが読み取り可能な記憶媒体に記録することができる。記憶媒体は、半導体メモリ、ハードディスク、磁気記録媒体、光記録媒体等の非トランジェント（ｎｏｎ－ｔｒａｎｓｉｅｎｔ）なものとすることができる。本発明は、コンピュータプログラム製品として具現することも可能である。
【発明の効果】
【0020】
本発明によれば、部品の未結線の入力端子を自動的に処理することを可能とすることに貢献する、回路設計装置、回路設計方法、及び、プログラムを提供することができる。
【図面の簡単な説明】
【0021】
【図1】本発明の一実施形態の回路設計装置の構成の一例を示す図である。
【図2】本発明の第１の実施形態の回路設計装置の構成の一例を示す図である。
【図3】本発明の第１の実施形態の部品データベースに格納された部品情報の一例を示す図である。
【図4】本発明の第１の実施形態の回路設計装置の動作の一例のフローチャートである。
【図5】本発明の第１の実施形態の回路図生成部により生成された回路図の一例を示す図である。
【図6】本発明の第１の実施形態のプルアップ接続処理の一例を示す図である。
【図7】本発明の第１の実施形態のプルダウン接続処理の一例を示す図である。
【図8】本発明の第１の実施形態のＣＭＯＳ入力端子の結線判定処理の過程の一例を示す図である。
【図9】本発明の第１の実施形態のＣＭＯＳ入力端子の結線判定処理の過程の一例を示す図である。
【図10】本発明の第１の実施形態のＣＭＯＳ入力端子のプルアップ接続処理の結果を削除する処理の一例を示す図である。
【図11】本発明の第２の実施形態のプルアップ接続処理の一例を示す図である。
【図12】本発明の第２の実施形態のプルダウン接続処理の一例を示す図である。
【図13】本発明の回路設計装置を構成するコンピュータの構成の一例を示す図である。
【発明を実施するための形態】
【0022】
はじめに、本発明の一実施形態の概要について図面を参照して説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。また、以降の説明で参照する図面等のブロック間の接続線は、双方向及び単方向の双方を含む。一方向矢印については、主たる信号（データ）の流れを模式的に示すものであり、双方向性を排除するものではない。
【0023】
図１は、本発明の一実施形態の回路設計装置の構成の一例を示す図である。なお、本発明の一実施形態の回路設計装置は、回路設計ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄａｄ Ｄｅｓｉｇｎ）ソフトウェアをインストールした端末上にて実現されてもよい。図１を参照すると、本発明の一実施形態の回路設計装置１００は、回路図生成部２００と、回路図記憶部３００と、処理部４００を含む。
【0024】
回路図生成部２００は、回路図記憶部３００に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置する。回路図生成部２００によって回路図上に部品が配置されると、回路図生成部２００は部品データベース５００を参照し、各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース５００内に、回路図生成部２００によって配置された部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、処理部４００は、回路図上の部品の端子に対してプルアップ接続処理又はプルダウン接続処理を行う。なお、図１においては、部品データベース５００は、回路設計装置１００の外部に配置されているが、回路設計装置１００の内部に配置されてもよい。
【0025】
本発明の一実施形態によれば、部品の未結線の入力端子を自動的に処理することにより、ＣＭＯＳ電圧レベルの入力端子のオープン状態を未然に防ぐことができ、回路設計の信頼性を向上することができる。
【0026】
従って、本発明の一実施形態によれば、部品の未結線の入力端子を自動的に処理することを可能とすることに貢献する、回路設計装置を提供することができる。また、本発明の一実施形態によれば、部品の未結線の入力端子を自動的に処理することにより、回路設計の信頼性を向上することができる。
【0027】
［第１の実施形態］
次に、本発明の第１の実施形態の回路設計装置について、図面を参照して説明する。なお、本発明の第１の実施形態の回路設計装置は、回路設計ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄａｄ Ｄｅｓｉｇｎ）ソフトウェアをインストールした端末上にて実現されてもよい。図２は、本発明の第１の実施形態の回路設計装置の構成の一例を示す図である。図２において、図１と同一の参照符号を付した構成要素は、同一の構成要素を示すものとする。
次に、本発明の第１の実施形態の回路設計装置について、図面を参照して説明する。なお、本発明の第１の実施形態の回路設計装置は、回路設計ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄａｄ Ｄｅｓｉｇｎ）ソフトウェアをインストールした端末上にて実現されてもよい。図２は、本発明の第１の実施形態の回路設計装置の構成の一例を示す図である。図２において、図１と同一の参照符号を付した構成要素は、同一の構成要素を示すものとする。
【0028】
図２を参照すると、本発明の第１の実施形態の回路設計装置１００は、回路図生成部２００と、回路図記憶部３００と、処理部４００を含む。処理部４００は、各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース５００に接続される。回路図記憶部３００は回路図表示部６００に接続され、回路図表示部６００は、回路図記憶部３００に記憶された回路図を、画像により表示する。回路図生成部２００は、回路設計者により、回路図上に部品を配置し、部品の端子を接続し、部品の入力端子からＶＣＣレベルに接続するプルアップ抵抗、または、部品の入力端子からＧＮＤレベルに接続するプルダウン抵抗を配置する機能を含む。
【0029】
図３は、本発明の第１の実施形態の部品データベースに格納された部品情報の一例を示す図である。図３を参照すると、部品データベース５００に格納された部品情報５５０は、部品名５５１、ピン番号５５２、ピン名５５３、ＩＯ属性（入出力属性）５５４、入力電圧５５５、結線必須５５６、ピンタイプ５５７、電圧レベル５５８を含む例が示されている。なお、ピン番号５５２及びピン名５５３は、以下で、端子番号５５２及び端子名５５３とも称する場合もあるものとする。
【0030】
【0031】
次に、ステップＳ１００１で、回路設計者が回路図上に部品を配置するか、又は部品の結線を行う。図２を参照すると、回路図生成部２００は、回路設計者から部品配置接続指示１１０を受信し、回路図記憶部３００に記憶された各部品の配置情報と接続情報を含む回路図上に、配置接続指示１２０を送ることにより、部品を配置し、又は部品の結線を行う。回路図生成部２００は、回路図に部品を配置すると、処理部４００へ接続１２６を介して、部品の配置を通知する。回路図生成部２００は、回路図上で、部品の結線が行われた場合には、処理部４００へ接続１２６を介して、部品の結線が行われたこと通知する。
【0032】
次に、ステップＳ１００２で、回路設計者が、回路図上に部品を配置した場合には（Ｓ１００２Ｙ）、ステップＳ１００３へ進む。回路設計者が、回路図上で、部品の結線処理をした場合には（Ｓ１００２Ｎ）、ステップＳ１００７へ進む。
【0033】
なお、一例として、回路図生成部２００は、接続１２５を介して回路図表示部６００に接続され、回路図表示部６００上に、回路図記憶部３００に記憶された回路図と共に、配置する部品、接続線、ＶＣＣレベルに接続するプルアップ抵抗、または、部品の入力端子からＧＮＤレベルに接続するプルダウン抵抗等を表示するようにしてもよい。回路設計者は、回路図表示部６００上に表示された、部品、接続線、プルアップ抵抗、または、プルダウン抵抗等を、回路図生成部２００に接続されたマウスや入力ペン等を用いて選択して回路図上へドラッグ等を行って配置し、マウスや入力ペン等を用いて回路図上に配置された部品間の結線を行うことにより、回路図生成部２００へ部品配置接続指示１１０を入力し、回路図生成部２００が回路図を生成する構成とすることができる。
【0034】
図５は、本発明の第１の実施形態の回路図生成部２００により生成された回路図の一例を示す図である。図５を参照すると、回路図生成部２００によって、端子２１を有する部品２０が配置された回路図１０が生成され、回路図表示部６００上で、画像により表示される。図５は、回路図記憶部３００に記憶された、部品２０が配置された回路図１０が、回路図表示部６００上で表示された場合の画像を示している。以下の説明において、回路図１０を示す図面は、回路図記憶部３００に記憶された回路図１０が、回路図表示部６００上で表示された場合の画像を示すものとする。
【0035】
次に、ステップＳ１００３で、処理部４００は、回路図１０に配置された部品２０の端子２１について、部品データベース５００を参照する。
【0036】
なお、図５に示す回路図１０上に配置された部品２０は、一例として、図３に記載の部品情報５５０の部品名５５１により識別され、部品２０の端子２１は、図３に記載の部品情報５５０のピン番号５５２により識別されることが可能である。部品データベース５００には、部品名５５１がＣＰＵ０００１、ピン番号５５２がＦ１２、電圧レベル５５８がＣＭＯＳである、行５５９が示す部品情報が格納されている。本発明の第１の実施形態では、以下で、部品２０の部品名は、ＣＰＵ０００１であり、端子２１は、ＣＰＵ０００１のピン番号Ｆ１２の端子であるものとする。
【0037】
ステップＳ１００４で、部品２０の端子２１の入出力属性（ＩＯ情属性）を、部品データベース５００を参照して判定する。部品２０の端子２１の入出力属性（ＩＯ情属性）が、例えば、ＯＵＴＰＵＴ（出力）、ＢＩＤＩＲＥＣＴ（ＢＩＤＩＲＥＣＴＩＯＮ、双方向）、ＰＯＷＥＲ（電源）、ＧＲＯＵＮＤ（グランド）等のような、「ＩＮＴＰＵＴ（入力）」以外の場合（Ｓ１００４Ｎ）には、ステップＳ１００９に進み、部品配置又は結線処理が終了の場合には、ステップＳ１０１０に進み、処理を終了する。部品配置又は結線処理が継続する場合には、ステップＳ１００１へ戻り、部品配置又は結線処理を継続する。部品２０の端子２１の入出力属性（ＩＯ情属性）が、「ＩＮＴＰＵＴ（入力）」である場合（Ｓ１００４Ｙ）には、処理は次のステップＳ１００５へ進む。
【0038】
図３に示すように、部品データベース５００には、部品名５５１がＣＰＵ０００１であり、ピン番号５５２がＦ１２の端子のＩＯ属性５５４が、「ＩＮＰＵＴ（入力）」であることを示す部品情報が部品データベース５００の行５５９に格納されている。従って、部品２０の端子２１の入出力属性（ＩＯ属性）が、「ＩＮＴＰＵＴ（入力）」であることを示す部品情報が、部品データベース５００に格納されているので、処理は次のステップＳ１００５へ進む。
【0039】
ステップＳ１００５で、部品２０の端子２１の電圧レベルを、部品データベース５００を参照して判定する。部品２０の端子２１の電圧レベルがＣＭＯＳの場合（Ｓ１００５Ｙ）は、処理は次のステップＳ１００６に進む。部品２０の端子２１の電圧レベルがＣＭＯＳ以外の場合（Ｓ１００５Ｎ）、例えば、ＴＴＬ等の場合には、ステップＳ１００９へ進み、部品配置又は結線処理が終了の場合には、ステップＳ１０１０に進み、処理を終了する。部品配置又は結線処理が継続する場合には、ステップＳ１００１へ戻り、部品配置又は結線処理を継続する。
【0040】
部品データベース５００には、部品名５５１がＣＰＵ０００１でありピン番号５５２がＦ１２の端子の電圧レベル５５８が「ＣＭＯＳ」を示す部品情報が行５５９に格納されている。従って、部品２０の端子２１の電圧レベルが、「ＣＭＯＳ」であることを示す部品情報が、部品データベース５００に格納されているので、処理は次のステップＳ１００６へ進む。
【0041】
【0042】
図６は、本発明の第１の実施形態のプルアップ接続処理の一例を示す図であり、図７は、本発明の第１の実施形態のプルダウン接続処理の一例を示す図である。図６を参照すると、プルアップ接続処理は、処理部４００が、回路図１０上で、プルアップ抵抗４０を介して部品２０の端子２１を電源（ＶＣＣ）へ接続することより自動的に実行される。図７を参照すると、プルダウン接続処理は、回路図１０上で、処理部４００が、プルダウン抵抗５０を介して部品２０の端子２１をグランド（ＧＮＤ）へ接続することにより自動的に実行される。すなわち、プルアップ接続処理又はプルダウン接続処理は、回路設計者が、回路図生成部２００に、個々のプルアップ抵抗又はプルダウン抵抗を配置接続する部品配置接続指示１１０を入力することなく、処理部４００によって、自動的に実行される。
【0043】
【0044】
あるいは、回路図１０上に、幾つかの部品の配置及び結線（配線部品の配置）が行われた後に、回路設計者から、回路図生成部２００に対して、プルアップ接続処理及びプルダウン接続処理命令が部品配置接続指示１１０として入力された場合に、一括して、回路図上の全ての部品に対して、上記のステップＳ１００２からステップＳ１００６の処理を実行するように構成してもよい。この場合、回路図生成部２００を介して接続１２６により処理部４００に対し、或いは、処理部４００に対して直接、回路設計者から、プルアップ接続処理及びプルダウン接続処理命令を入力するように、構成することも可能である。
【0045】
ステップＳ１００６が終了すると、ステップＳ１００９に進み、部品配置又は結線処理が終了の場合には、ステップＳ１０１０に進み、処理は終了する。部品配置又は結線処理が継続する場合には、ステップＳ１００１へ戻り、部品配置又は結線処理を継続する。
【0046】
次に、ＣＭＯＳ入力端子の結線判定処理について、説明する。上述したように、回路設計者が、回路図１０上で、部品の結線の処理をした場合には（Ｓ１００２Ｎ）、ステップＳ１００７へ進む。
【0047】
ステップＳ１００７で、処理部４００は、ＣＭＯＳ入力端子の結線判定を行う。ＣＭＯＳ入力端子の結線判定処理について、図８から図１０を参照して、説明する。図８から図１０は、本発明の第１の実施形態のＣＭＯＳの電圧レベルを有する入力端子の結線判定処理の過程の一例を示す図である。
【0048】
図８を参照すると、回路図１０上で、プルアップ抵抗４０を介して部品２０の端子２１を電源（ＶＣＣ）へ接続されたプルアップ接続処理が行われた後に、回路設計者が、回路図生成部２００により、回路図１０上に、出力端子３１を有する部品３０を配置した状態が示されている。
【0049】
次に、回路設計者が、回路図生成部２００により、回路図１０上で、プルアップ抵抗４０を介して電源（ＶＣＣ）へ接続された部品２０の端子２１と、部品３０の出力端子３１を接続する。図９を参照すると、回路図１０上で、プルアップ抵抗４０を介して電源（ＶＣＣ）へ接続された部品２０の端子２１と、部品３０の出力端子３１を接続した状態が示されている。
【0050】
図９に示されたように、回路図生成部２００により、回路図１０上で、プルアップ接続処理又はプルダウン接続処理（なお、本第１の実施形態では、プルアップ接続処理）が行われた部品２０の端子２１に、別の部品３０の出力端子３１を接続したので（ステップＳ１００１及びＳ１００２Ｎ）、接続１２６を介して処理部４００に接続が行われたことが通知され、ステップＳ１００７で、処理部４００は、ＣＭＯＳの電圧レベルを有する入力端子に出力端子の結線が行われた（Ｓ１００７Ｙ）との結線判定を行い、次のステップＳ１００８へ進む。なお、出力端子の結線が行われた入力端子が、ＣＭＯＳの電圧レベルを有する入力端子ではない場合（Ｓ１００７Ｎ）には、ステップＳ１００９に進み、部品配置又は結線処理が終了の場合には、ステップＳ１０１０に進み、処理は終了する。部品配置処理が継続する場合には、ステップＳ１００１へ戻り、部品配置又は結線処理を継続する。
【0051】
なお、出力端子の結線が行われた端子が、ＣＭＯＳの電圧レベルを有する入力端子であるかどうかは、上記のステップＳ１００３からＳ１００５を再度繰り返すことにより、判定することができる。
【0052】
また、処理部４００は、ステップＳ１００６のプルアップ接続処理又はプルダウン接続処理において、プルアップ抵抗及びプルダウン抵抗に、プルアップ抵抗又はプルダウン抵抗を識別する識別符号を付与すれば、識別符号に基づいて、出力端子が接続された入力端子に接続された抵抗が、削除するプルアップ抵抗又はプルダウン抵抗か、或いは、回路設計者が、回路図生成部２００により配置した抵抗部品かを、容易に区別することができる。従って、端子２１に出力端子３１の結線が行われたときに、端子２１に接続された抵抗４０に、プルアップ抵抗又はプルダウン抵抗を識別する識別符号が付与されている場合には、処理部４００は、ＣＭＯＳの電圧レベルを有する端子２１に出力端子３１の結線が行われた（Ｓ１００７Ｙ）との結線判定を容易に行うことができる。これにより、削除するプルアップ抵抗又はプルダウン抵抗を、識別符号に基づいて決定することができる。
【0053】
本発明の第１の実施形態では、上述のように、ステップＳ１００７で、処理部４００は、ＣＭＯＳの電圧レベルを有する入力端子に出力端子の結線が行われた（Ｓ１００７Ｙ）との結線判定を行い、次のステップＳ１００８へ進む。ステップＳ１００８では、処理部４００は、回路図１０から、出力端子３１の接続された部品２０の端子２１のプルアップ接続処理又はプルダウン接続処理（なお、本第１の実施形態では、プルアップ接続処理）の結果を削除する処理を自動的に実行する。なお、プルアップ接続処理又はプルダウン接続処理の結果を削除する処理は、回路図１０上で、プルアップ抵抗４０又はプルダウン抵抗５０を削除することにより自動的に行う。すなわち、プルアップ接続処理又はプルダウン接続処理の結果を削除する処理は、回路設計者が、回路図生成部２００に、個々のプルアップ抵抗又はプルダウン抵抗を削除する部品配置接続指示１１０を入力することなく、処理部４００によって、自動的に実行される。
【0054】
図１０は、本発明の第１の実施形態のＣＭＯＳ入力端子のプルアップ接続処理の結果を削除する処理の一例を示す図である。図９に示されたように、回路図１０上で、プルアップ抵抗４０が接続された部品２０の端子２１に、別の部品３０の出力端子３１を接続されたので、図１０に示すように、処理部４００により、回路図１０上で、プルアップ抵抗４０は削除された。
【0055】
なお、図８から図１０を参照した一例の説明では、部品２０の端子２１に、別の部品３０の出力端子３１が接続された例を示しているが、部品２０の端子２１に、部品２０の出力端子が接続された場合にも、同様に、プルアップ接続処理又はプルダウン接続処理の結果を削除する処理を実行する。プルアップ接続処理又はプルダウン接続処理の結果を削除する処理が終了の場合には、ステップＳ１００９に進み、部品配置処理が終了の場合には、ステップＳ１０１０に進み、処理は終了する。部品配置又は結線処理が継続する場合には、ステップＳ１００１へ戻り、部品配置又は結線処理を継続する。
【0056】
なお、上記のステップＳ１００７からステップＳ１００８の処理は、接続処理又はプルダウン接続処理のなされた部品の入力端子に、回路図生成部２００により、回路図１０上で部品の出力端子が結線されるたびに（即ち、ステップＳ１００２で、配線部品が配置されるたびに）、接続１２６を介して処理部４００に接続が行われたことが通知されて、実行されるので、回路図１０上の全ての部品について、実行される。
【0057】
あるいは、回路図１０上に、幾つかの部品の配置及び結線（配線部品の配置）が行われた後に、回路設計者から、回路図生成部２００に対して、結線判定処理命令が部品配置接続指示１１０として入力された場合に、一括して、回路図上の全ての部品に対して、出力端子が結線されている入力端子について、上記のステップＳ１００７からステップＳ１００８の処理を実行するように構成してもよい。この場合、回路図生成部２００を介して接続１２６により処理部４００に対し、或いは、処理部４００に対して直接、回路設計者から、結線判定処理命令を入力するように、構成することも可能である。
【0058】
以上説明したように、本発明の第１の実施形態によれば、部品の未結線の入力端子を自動的に処理することにより、ＣＭＯＳ電圧レベルの入力端子のオープン状態を未然に防ぐことができ、回路設計の信頼性を向上することができる。また、回路設計者が、ＣＭＯＳ電圧レベルの入力端子を別の部品又は自部品等の出力端子に結線した場合には、プルアップ接続処理又はプルダウン接続処理の削除処理を自動的に行うので、回路設計者の負担を軽減することができる。
【0059】
従って、本発明の第１の実施形態によれば、部品の未結線の入力端子を自動的に処理することを可能とすることに貢献する、回路設計装置を提供することができる。また、本発明の第１の実施形態によれば、部品の未結線の入力端子を自動的に処理することにより、回路設計の信頼性を向上し、かつ、出力端子に接続されたＣＭＯＳ電圧レベルの入力端子のプルアップ接続処理又はプルダウン接続処理を自動的に削除するので、回路設計者の負担を軽減することにより操作性の向上を図ることができる。
【0060】
［第２の実施形態］
次に、本発明の第２の実施形態について、図面を参照して説明する。なお、本発明の一実施形態の回路設計装置は、回路設計ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄａｄ Ｄｅｓｉｇｎ）ソフトウェアをインストールした端末上にて実現されてもよい。本発明の第２の実施形態の回路設計装置の構成の一例は、図２に示す本発明の第１の実施形態の回路設計装置１００の構成の一例と同一であるので、その構成の説明を省略する。
次に、本発明の第２の実施形態について、図面を参照して説明する。なお、本発明の一実施形態の回路設計装置は、回路設計ＣＡＤ（Ｃｏｍｐｕｔｅｒ Ａｉｄａｄ Ｄｅｓｉｇｎ）ソフトウェアをインストールした端末上にて実現されてもよい。本発明の第２の実施形態の回路設計装置の構成の一例は、図２に示す本発明の第１の実施形態の回路設計装置１００の構成の一例と同一であるので、その構成の説明を省略する。
【0061】
次に、本発明の第２の実施形態の回路設計装置の動作について、図面を参照して説明する。本発明の第２の実施形態の回路設計装置の動作が、本発明の第１の実施形態の回路設計装置の動作と異なる点は、本発明の第１の実施形態において、図４を参照して説明したステップＳ１００６のプルアップ接続処理又はプルダウン接続処理の方法である。本発明の第１の実施形態では、図６を参照して説明した、プルアップ接続処理は、回路図１０上で、プルアップ抵抗４０を介して部品２０の端子２１を電源（ＶＣＣ）へ接続することより実行される。また、本発明の第１の実施形態では、図７を参照して説明した、プルダウン接続処理は、回路図１０上で、プルダウン抵抗５０を介して部品２０の端子２１をグランド（ＧＮＤ）へ接続することにより実行される。
【0062】
これに対して、図１１は、本発明の第２の実施形態のプルアップ接続処理の一例を示す図であり、図１２は、本発明の第２の実施形態のプルダウン接続処理の一例を示す図である。本発明の第２の実施形態においては、図１１を参照すると、プルアップ接続処理は、回路図１０上で、配線４５を介して部品２０の端子２１を電源（ＶＣＣ）へ直接接続することにより実行される。図１２を参照すると、プルダウン接続処理は、回路図１０上で、他の配線５５を介して部品２０の端子２１をグランド（ＧＮＤ）へ直接接続することにより実行される。
【0063】
なお、本発明の第１の実施形態において、図４を参照して説明したステップＳ１００８のプルアップ接続処理又はプルダウン接続処理の結果を削除する処理方法も、本発明の第２の実施形態においては、以下のように実行される。
【0064】
即ち、本発明の第２の実施形態においては、処理部４００は、回路図１０から、出力端子３１の結線された部品２０の端子２１のプルアップ接続処理又はプルダウン接続処理の結果を削除する処理では、回路図１０上で、配線４５又は他の配線５５を削除することにより行う。配線４５又は他の配線５５を削除しない場合には、出力端子３１が、電源（ＶＣＣ）又はグランド（ＧＮＤ）へ、直接接続されることとなるので、配線４５又は他の配線５５を削除する処理は、必須の処理となる。
【0065】
以上説明したように、本発明の第２の実施形態によれば、部品の未結線の入力端子を自動的に処理することを可能とすることに貢献する、回路設計装置を提供することができる。また、本発明の第２の実施形態によれば、部品の未結線の入力端子を自動的に処理することにより、回路設計の信頼性を向上し、かつ、出力端子に接続されたＣＭＯＳ電圧レベルの入力端子のプルアップ接続処理又はプルダウン接続処理を自動的に削除するので、回路設計者の負担を軽減することにより操作性の向上を図ることができる。
【0066】
以上、本発明の各実施形態を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で、更なる変形・置換・調整を加えることができる。例えば、各図面に示したネットワーク構成、各要素の構成、メッセージの表現形態は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。また、「Ａ及び／又はＢ」は、Ａ又はＢの少なくともいずれかという意味で用いる。
【0067】
また、上記した第１から第２の実施形態に示した手順は、本発明の回路設計装置として機能するコンピュータ（図１３の９０００）に、回路設計装置としての機能を実現させるプログラムにより実現可能である。このようなコンピュータは、図１３のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）９０１０、通信インタフェース９０２０、メモリ９０３０、補助記憶装置９０４０を備える構成に例示される。すなわち、図１３のＣＰＵ９０１０にて、回路設計装置の制御プログラムを実行し、その補助記憶装置９０４０等に保持された各計算パラメータの更新処理を実施させればよい。
【0068】
メモリ９０３０は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等である。
【0069】
即ち、上記した第１から第２の実施形態に示した回路設計装置の各部（処理手段、機能）は、上記コンピュータのプロセッサに、そのハードウェアを用いて、上記した各処理を実行させるコンピュータプログラムにより実現することができる。
【0070】
最後に、本発明の好ましい形態を要約する。
［第１の形態］
（上記第１の視点による回路設計装置を参照）
［第２の形態］
第１の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行される、ことが好ましい。
［第３の形態］
第１の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行される、ことが好ましい。
［第４の形態］
第１の形態の回路設計装置は、前記回路図生成部が、前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記処理部は、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行する、ことが好ましい。
［第５の形態］
第４の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、ことが好ましい。
［第６の形態］
第５の形態の回路設計装置は、前記処理部は、前記プルアップ抵抗及び前記プルダウン抵抗に、前記プルアップ抵抗又は前記プルダウン抵抗を識別する識別符号を付与し、削除する前記プルアップ抵抗又は前記プルダウン抵抗を、前記識別符号に基づいて、決定する、ことが好ましい。
［第７の形態］
第４の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、ことが好ましい。
［第８の形態］
第７の形態の回路設計装置は、前記処理部は、前記配線及び前記他の配線に、前記配線又は前記他の配線を識別する識別符号を付与し、削除する前記配線又は前記他の配線を、前記識別符号に基づいて、決定する、ことが好ましい。
［第９の形態］
（上記第２の視点による回路設計方法を参照）
［第１０の形態］
（上記第３の視点によるプログラムを参照）
なお、上記第９から１０の形態は、第１の形態と同様に、第２から第８の形態に展開することが可能である。
［第１の形態］
（上記第１の視点による回路設計装置を参照）
［第２の形態］
第１の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行される、ことが好ましい。
［第３の形態］
第１の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行される、ことが好ましい。
［第４の形態］
第１の形態の回路設計装置は、前記回路図生成部が、前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記処理部は、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行する、ことが好ましい。
［第５の形態］
第４の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、ことが好ましい。
［第６の形態］
第５の形態の回路設計装置は、前記処理部は、前記プルアップ抵抗及び前記プルダウン抵抗に、前記プルアップ抵抗又は前記プルダウン抵抗を識別する識別符号を付与し、削除する前記プルアップ抵抗又は前記プルダウン抵抗を、前記識別符号に基づいて、決定する、ことが好ましい。
［第７の形態］
第４の形態の回路設計装置は、前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、ことが好ましい。
［第８の形態］
第７の形態の回路設計装置は、前記処理部は、前記配線及び前記他の配線に、前記配線又は前記他の配線を識別する識別符号を付与し、削除する前記配線又は前記他の配線を、前記識別符号に基づいて、決定する、ことが好ましい。
［第９の形態］
（上記第２の視点による回路設計方法を参照）
［第１０の形態］
（上記第３の視点によるプログラムを参照）
なお、上記第９から１０の形態は、第１の形態と同様に、第２から第８の形態に展開することが可能である。
【0071】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【0072】
１０ 回路図
２０ 部品
２１ 端子
３０ 別の部品
３１ 出力端子
４０ プルアップ抵抗
４５ 配線
５０ プルダウン抵抗
５５ 他の配線
１００ 回路設計装置
２００ 回路図生成部
３００ 回路図記憶部
４００ 処理部
５００ 部品データベース
６００ 回路図表示部
９０００ コンピュータ
９０１０ ＣＰＵ
９０２０ 通信インタフェース
９０３０ メモリ
９０４０ 補助記憶装置
２０ 部品
２１ 端子
３０ 別の部品
３１ 出力端子
４０ プルアップ抵抗
４５ 配線
５０ プルダウン抵抗
５５ 他の配線
１００ 回路設計装置
２００ 回路図生成部
３００ 回路図記憶部
４００ 処理部
５００ 部品データベース
６００ 回路図表示部
９０００ コンピュータ
９０１０ ＣＰＵ
９０２０ 通信インタフェース
９０３０ メモリ
９０４０ 補助記憶装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2023-08-02
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
回路図生成部と、
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行い、
前記回路図生成部が、前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記処理部は、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行する、回路設計装置。
回路図記憶部と、
処理部を含み、
前記回路図生成部は、前記回路図記憶部に記憶された各部品の配置情報と接続情報を含む回路図上に、部品を配置し、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、前記回路図生成部によって配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記処理部は、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行い、
前記回路図生成部が、前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記処理部は、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行する、回路設計装置。
【請求項2】
前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行される、請求項１に記載の回路設計装置。
【請求項3】
前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行される、請求項１に記載の回路設計装置。
【請求項4】
前記プルアップ接続処理は、前記回路図上で、プルアップ抵抗を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、プルダウン抵抗を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、請求項１に記載の回路設計装置。
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記プルアップ抵抗又は前記プルダウン抵抗を削除することにより行う、請求項１に記載の回路設計装置。
【請求項5】
前記処理部は、前記プルアップ抵抗及び前記プルダウン抵抗に、前記プルアップ抵抗又は前記プルダウン抵抗を識別する識別符号を付与し、削除する前記プルアップ抵抗又は前記プルダウン抵抗を、前記識別符号に基づいて、決定する、請求項４に記載の回路設計装置。
【請求項6】
前記プルアップ接続処理は、前記回路図上で、配線を介して前記端子を電源へ接続することにより実行され、及び、前記プルダウン接続処理は、前記回路図上で、他の配線を介して前記端子をグランドへ接続することにより実行され、及び、
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、請求項１に記載の回路設計装置。
前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理は、前記回路図上で、前記配線又は前記他の配線を削除することにより行う、請求項１に記載の回路設計装置。
【請求項7】
前記処理部は、前記配線及び前記他の配線に、前記配線又は前記他の配線を識別する識別符号を付与し、削除する前記配線又は前記他の配線を、前記識別符号に基づいて、決定する、請求項６に記載の回路設計装置。
【請求項8】
コンピュータによって実行される、
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップと、
前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行するステップを含む、回路設計方法。
各部品の配置情報と接続情報を含む回路図上に、部品を配置するステップと、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理を行うステップと、
前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行するステップを含む、回路設計方法。
【請求項9】
コンピュータに、
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理と、
前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行させる、プログラム。
各部品の配置情報と接続情報を含む回路図上に、部品を配置する処理と、
各部品について各端子の入出力属性と前記各端子の電圧レベルを含む部品情報を格納した部品データベース内に、配置された前記部品の端子の入出力属性が入力であることを示し、且つ、前記部品の前記端子の電圧レベルがＣＭＯＳであることを示す部品情報が格納されている場合には、前記回路図上の前記部品の前記端子に対してプルアップ接続処理又はプルダウン接続処理と、
前記回路図上で、前記プルアップ接続処理又は前記プルダウン接続処理が行われた前記部品の前記端子に、別の部品の出力端子を接続した場合には、前記回路図から、前記出力端子の接続された前記部品の前記端子の前記プルアップ接続処理又は前記プルダウン接続処理の結果を削除する処理を実行させる、プログラム。