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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024019886
(43)【公開日】2024-02-14
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/50 20230101AFI20240206BHJP
H10B 43/27 20230101ALI20240206BHJP
H01L 21/336 20060101ALI20240206BHJP
H10B 43/10 20230101ALI20240206BHJP
【ＦＩ】
H01L27/11575
H01L27/11582
H01L29/78 371
H01L27/11565
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2022122636
(22)【出願日】2022-08-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】永嶋 賢史
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER23
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083LA12
5F083LA16
5F083LA20
5F083LA21
5F083MA06
5F083MA16
5F083MA20
5F083PR05
5F083PR06
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH01
5F101BH15
(57)【要約】
【課題】メモリデバイスの歩留りを向上させる。
【解決手段】一実施形態のメモリデバイスは、第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、第１方向に見て第２導電体層が第１導電体層と重なる領域において、第１方向に延び、第１導電体層と交差する第１部分が第１メモリセルとして機能し、第２導電体層と交差する第２部分が第２メモリセルとして機能するメモリピラーと、第１方向に見て第２導電体層が第１導電体層と重ならない領域において、第１導電体層と第２導電体層との間に設けられる第１絶縁部材と、第１方向に見て第１絶縁部材と重なる領域において、第１導電体層と交差するように第１方向に延びる第２絶縁部材と、を備える。第２絶縁部材の上端は、第１絶縁部材の下端と離れている。
【選択図】図８
【解決手段】一実施形態のメモリデバイスは、第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、第１方向に見て第２導電体層が第１導電体層と重なる領域において、第１方向に延び、第１導電体層と交差する第１部分が第１メモリセルとして機能し、第２導電体層と交差する第２部分が第２メモリセルとして機能するメモリピラーと、第１方向に見て第２導電体層が第１導電体層と重ならない領域において、第１導電体層と第２導電体層との間に設けられる第１絶縁部材と、第１方向に見て第１絶縁部材と重なる領域において、第１導電体層と交差するように第１方向に延びる第２絶縁部材と、を備える。第２絶縁部材の上端は、第１絶縁部材の下端と離れている。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１方向に互いに離れて並ぶ第１導電体層及び第２導電体層と、
前記第１方向に見て前記第２導電体層が前記第１導電体層と重なる領域において、前記第１方向に延び、前記第１導電体層と交差する第１部分が第１メモリセルとして機能し、前記第２導電体層と交差する第２部分が第２メモリセルとして機能するメモリピラーと、
前記第１方向に見て前記第２導電体層が前記第１導電体層と重ならない領域において、前記第１導電体層と前記第２導電体層との間に設けられる第１絶縁部材と、
前記第１方向に見て前記第１絶縁部材と重なる領域において、前記第１導電体層と交差するように前記第１方向に延びる第２絶縁部材と、
を備え、
前記第２絶縁部材の上端は、前記第１絶縁部材の下端と離れている、
メモリデバイス。
前記第１方向に見て前記第２導電体層が前記第１導電体層と重なる領域において、前記第１方向に延び、前記第１導電体層と交差する第１部分が第１メモリセルとして機能し、前記第２導電体層と交差する第２部分が第２メモリセルとして機能するメモリピラーと、
前記第１方向に見て前記第２導電体層が前記第１導電体層と重ならない領域において、前記第１導電体層と前記第２導電体層との間に設けられる第１絶縁部材と、
前記第１方向に見て前記第１絶縁部材と重なる領域において、前記第１導電体層と交差するように前記第１方向に延びる第２絶縁部材と、
を備え、
前記第２絶縁部材の上端は、前記第１絶縁部材の下端と離れている、
メモリデバイス。
【請求項2】
前記第１方向に見て、前記第２導電体層が前記第１導電体層と重なる領域において、前記第１導電体層と前記第２導電体層との間に設けられる第３絶縁部材と、
前記第１方向に見て前記第３絶縁部材と重なる領域において、前記第１導電体層と交差するように前記第１方向に延びる第４絶縁部材と、
を更に備え、
前記第４絶縁部材の上端は、前記第３絶縁部材の下端と接続される、
請求項１記載のメモリデバイス。
前記第１方向に見て前記第３絶縁部材と重なる領域において、前記第１導電体層と交差するように前記第１方向に延びる第４絶縁部材と、
を更に備え、
前記第４絶縁部材の上端は、前記第３絶縁部材の下端と接続される、
請求項１記載のメモリデバイス。
【請求項3】
前記第１方向に見て前記第３絶縁部材と重なる領域において、前記第２導電体層と交差するように前記第１方向に延びる第５絶縁部材を更に備え、
前記第５絶縁部材の下端は、前記第３絶縁部材の上端と接続される、
請求項２記載のメモリデバイス。
前記第５絶縁部材の下端は、前記第３絶縁部材の上端と接続される、
請求項２記載のメモリデバイス。
【請求項4】
前記第１絶縁部材の前記第１方向と交差する第１面に沿った断面積は、前記第２絶縁部材の前記第１面に沿った断面積より大きい、
請求項１記載のメモリデバイス。
請求項１記載のメモリデバイス。
【請求項5】
前記第３絶縁部材の前記第１方向と交差する第１面に沿った断面積は、前記第４絶縁部材の前記第１面に沿った断面積より大きい、
請求項２記載のメモリデバイス。
請求項２記載のメモリデバイス。
【請求項6】
前記第３絶縁部材の前記第１方向と交差する第１面に沿った断面積は、前記第５絶縁部材の前記第１面に沿った断面積より大きい、
請求項３記載のメモリデバイス。
請求項３記載のメモリデバイス。
【請求項7】
前記第１絶縁部材は、内部に第１ボイドを有し、
前記第２絶縁部材は、内部に第２ボイドを有し、
前記第２ボイドは、前記第１ボイドと離れている、
請求項１記載のメモリデバイス。
前記第２絶縁部材は、内部に第２ボイドを有し、
前記第２ボイドは、前記第１ボイドと離れている、
請求項１記載のメモリデバイス。
【請求項8】
前記第３絶縁部材は、内部に第３ボイドを有し、
前記第４絶縁部材は、内部に第４ボイドを有し、
前記第４ボイドは、前記第３ボイドと離れている、
請求項２記載のメモリデバイス。
前記第４絶縁部材は、内部に第４ボイドを有し、
前記第４ボイドは、前記第３ボイドと離れている、
請求項２記載のメモリデバイス。
【請求項9】
前記第３絶縁部材は、内部に第３ボイドを有し、
前記第５絶縁部材は、内部に第５ボイドを有し、
前記第５ボイドは、前記第３ボイドと離れている、
請求項３記載のメモリデバイス。
前記第５絶縁部材は、内部に第５ボイドを有し、
前記第５ボイドは、前記第３ボイドと離れている、
請求項３記載のメモリデバイス。
【請求項10】
前記メモリピラーは、前記第１部分と前記第２部分とを接続する第３部分を更に含み、
前記第３部分の前記第１方向と交差する第１面に沿った断面積は、前記第１部分の前記第１面に沿った断面積より大きく、
前記第３部分の前記第１面に沿った断面積は、前記第２部分の前記第１面に沿った断面積より大きい、
請求項１記載のメモリデバイス。
前記第３部分の前記第１方向と交差する第１面に沿った断面積は、前記第１部分の前記第１面に沿った断面積より大きく、
前記第３部分の前記第１面に沿った断面積は、前記第２部分の前記第１面に沿った断面積より大きい、
請求項１記載のメモリデバイス。
【請求項11】
前記第１導電体層に対して前記第２導電体層と反対側において、前記第１方向に前記第１導電体層と互いに離れて並ぶ第３導電体層を更に備え、
前記メモリピラーは、前記第３導電体層と接しかつ前記第１部分に接続される第４部分を更に含み、
前記第４部分の前記第１方向と交差する第１面に沿った断面積は、前記第１部分の前記第１面に沿った断面積より大きい、
請求項１記載のメモリデバイス。
前記メモリピラーは、前記第３導電体層と接しかつ前記第１部分に接続される第４部分を更に含み、
前記第４部分の前記第１方向と交差する第１面に沿った断面積は、前記第１部分の前記第１面に沿った断面積より大きい、
請求項１記載のメモリデバイス。
【請求項12】
前記第３導電体層と接しかつ前記第２絶縁部材に接続される第６絶縁部材を更に備え、
前記第６絶縁部材の前記第１面に沿った断面積は、前記第２絶縁部材の前記第１面に沿った断面積より大きい、
請求項１１記載のメモリデバイス。
前記第６絶縁部材の前記第１面に沿った断面積は、前記第２絶縁部材の前記第１面に沿った断面積より大きい、
請求項１１記載のメモリデバイス。
【請求項13】
前記第１絶縁部材の側面と、前記第２絶縁部材の側面の延長とは、互いにずれている、
請求項１記載のメモリデバイス。
請求項１記載のメモリデバイス。
【請求項14】
前記第３絶縁部材の側面と、前記第４絶縁部材の側面の延長とは、互いにずれている、
請求項２記載のメモリデバイス。
請求項２記載のメモリデバイス。
【請求項15】
前記第３絶縁部材の側面と、前記第５絶縁部材の側面の延長とは、互いにずれている、
請求項３記載のメモリデバイス。
請求項３記載のメモリデバイス。
【請求項16】
前記第３部分の側面と、前記第１部分の側面の延長とは、互いにずれており、
前記第３部分の側面と、前記第２部分の側面の延長とは、互いにずれている、
請求項１０記載のメモリデバイス。
前記第３部分の側面と、前記第２部分の側面の延長とは、互いにずれている、
請求項１０記載のメモリデバイス。
【請求項17】
前記第１方向に見て前記第２導電体層が前記第１導電体層と重ならない領域のうち、前記第２絶縁部材と重ならない領域において、前記第１導電体層と接し、前記第２導電体層と交差するように前記第１方向に延びるコンタクトを更に備える、
請求項１記載のメモリデバイス。
請求項１記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９７８０３４１号明細書
【特許文献2】米国特許第９９７８７６６号明細書
【特許文献3】特開２０２０－１４５３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの歩留りを向上させる。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１導電体層及び第２導電体層と、メモリピラーと、第１絶縁部材と、第２絶縁部材と、を備える。上記第１導電体層及び上記第２導電体層は、第１方向に互いに離れて並ぶ。上記メモリピラーは、上記第１方向に見て上記第２導電体層が上記ｆ第１導電体層と重なる領域において、上記第１方向に延び、上記第１導電体層と交差する第１部分が第１メモリセルとして機能し、上記第２導電体層と交差する第２部分が第２メモリセルとして機能する。上記第１絶縁部材は、上記第１方向に見て上記第２導電体層が上記第１導電体層と重ならない領域において、上記第１導電体層と上記第２導電体層との間に設けられる。上記第２絶縁部材は、上記第１方向に見て上記第１絶縁部材と重なる領域において、上記第１導電体層と交差するように上記第１方向に延びる。上記第２絶縁部材の上端は、上記第１絶縁部材の下端と離れている。
【図面の簡単な説明】
【0006】
【図1】実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。
【図2】実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】実施形態に係るメモリデバイスが備えるメモリセルアレイを含む領域の平面レイアウトの一例を示す平面図。
【図4】実施形態に係るメモリデバイスのメモリ領域における詳細な平面レイアウトの一例を示す平面図。
【図7】実施形態に係るメモリデバイスの引出領域における詳細な平面レイアウトの一例を示す平面図。
【図9】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図10】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図11】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図12】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図13】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図14】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図15】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図16】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図17】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図18】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図19】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図20】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図21】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図22】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図23】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図24】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図25】実施形態に係るメモリデバイスのテラス領域におけるコンタクトのマージンの例を示す平面図。
【図26】比較例に係るメモリデバイスのテラス領域におけるコンタクトのマージンの例を示す平面図。
【図27】実施形態に係るメモリデバイスの引出領域における断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【0008】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0009】
１． 構成
１．１ メモリシステム
図１は、実施形態に係るメモリシステムの構成を説明するためのブロック図である。メモリシステムは、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
１．１ メモリシステム
図１は、実施形態に係るメモリシステムの構成を説明するためのブロック図である。メモリシステムは、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステムは、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【0010】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。
【0011】
メモリデバイス３は、不揮発にデータを記憶するメモリである。メモリデバイス３は、例えば、ＮＡＮＤフラッシュメモリである。
【0012】
メモリコントローラ２とメモリデバイス３との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0013】
１．２ メモリデバイス
引き続き、図１に示すブロック図を参照して、実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
引き続き、図１に示すブロック図を参照して、実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
【0014】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【0015】
コマンドレジスタ１１は、メモリデバイス３がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１３に読出し動作、書込み動作、消去動作等を実行させる命令を含む。
【0016】
アドレスレジスタ１２は、メモリデバイス３がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0017】
シーケンサ１３は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【0018】
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0019】
ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１個のブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0020】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0021】
１．３ メモリセルアレイの回路構成
図２は、実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。
図２は、実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。
【0022】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積膜を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0023】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0024】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
【0025】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0026】
１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0027】
なお、実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
【0028】
１．４ メモリセルアレイの構造
以下に、実施形態に係るメモリデバイスが備えるメモリセルアレイの構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。ＸＹ平面は、メモリデバイス３の形成に使用される半導体基板２０の表面に対応する。Ｚ方向は、ＸＹ平面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
以下に、実施形態に係るメモリデバイスが備えるメモリセルアレイの構造の一例について説明する。なお、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。ＸＹ平面は、メモリデバイス３の形成に使用される半導体基板２０の表面に対応する。Ｚ方向は、ＸＹ平面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
【0029】
１．４．１ 平面レイアウトの概要
図３は、実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。図３では、４個のブロックＢＬＫ０～ＢＬＫ３に対応する領域が示される。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２に分割される。また、メモリセルアレイ１０は、複数の部材ＳＬＴ及びＳＨＥを含む。
図３は、実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。図３では、４個のブロックＢＬＫ０～ＢＬＫ３に対応する領域が示される。図３に示すように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、メモリ領域ＭＡ、並びに引出領域ＨＡ１及びＨＡ２に分割される。また、メモリセルアレイ１０は、複数の部材ＳＬＴ及びＳＨＥを含む。
【0030】
メモリ領域ＭＡは、引出領域ＨＡ１と引出領域ＨＡ２との間に配置される。メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含む領域である。引出領域ＨＡ１及びＨＡ２のそれぞれは、積層配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１５との間の接続に使用される領域である。
【0031】
複数の部材ＳＬＴは、各々がＸ方向に延び、Ｙ方向に並ぶ。各部材ＳＬＴは、隣り合うブロックＢＬＫの間の境界領域において、Ｘ方向にメモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２を横切る。また、各部材ＳＬＴは、例えば、絶縁体や板状のコンタクトが埋め込まれた構造を有する。そして、各部材ＳＬＴは、当該部材ＳＬＴを介して隣り合う積層配線を分断する。
【0032】
複数の部材ＳＨＥは、各々がＸ方向に沿って延び、Ｙ方向に並ぶ。本例では、４つの部材ＳＨＥが、隣り合う部材ＳＬＴの間のそれぞれに配置されている。各部材ＳＨＥは、Ｘ方向にメモリ領域ＭＡを横切る。各部材ＳＨＥの両端はそれぞれ、引出領域ＨＡ１及びＨＡ２に含まれる。また、各部材ＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。そして、各部材ＳＨＥは、当該部材ＳＨＥを介して隣り合う選択ゲート線ＳＧＤを分断する。
【0033】
以上で説明されたメモリセルアレイ１０の平面レイアウトでは、部材ＳＬＴによって区切られた領域のそれぞれが、１個のブロックＢＬＫに対応する。また、部材ＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１個のストリングユニットＳＵに対応する。そして、メモリセルアレイ１０には、例えば図３に示されたレイアウトが、Ｙ方向に繰り返し配置される。
【0034】
尚、実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材ＳＬＴの間に配置される部材ＳＨＥの数は、任意の数に設計され得る。隣り合う部材ＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合う部材ＳＬＴの間に配置された部材ＳＨＥの数に基づいて変更され得る。
【0035】
１．４．２ メモリ領域
（平面レイアウト）
図４は、実施形態に係るメモリデバイスのメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示す平面図である。図４では、１個のブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域と、当該ブロックを挟む２個の部材ＳＬＴが示される。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。また、各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
（平面レイアウト）
図４は、実施形態に係るメモリデバイスのメモリ領域ＭＡにおける詳細な平面レイアウトの一例を示す平面図である。図４では、１個のブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域と、当該ブロックを挟む２個の部材ＳＬＴが示される。図４に示すように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。また、各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
【0036】
メモリピラーＭＰの各々は、例えば１個のＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２個の部材ＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１個の部材ＳＨＥが重なっている。
【0037】
複数のビット線ＢＬは、それぞれがＹ方向に延び、Ｘ方向に並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１個のメモリピラーＭＰと重なるように配置される。図４の例では、２本のビット線ＢＬが、１個のメモリピラーＭＰと重なるように配置される場合が示される。メモリピラーＭＰと重なる複数のビット線ＢＬのうち１本のビット線ＢＬと、対応する１個のメモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0038】
例えば、部材ＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
【0039】
コンタクトＬＩは、ＸＺ平面内に広がる導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。言い換えると、コンタクトＬＩは、平面視においてスペーサＳＰに囲まれる。
【0040】
（断面構造）
図５は、実施形態に係るメモリデバイスのメモリ領域ＭＡにおける断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２６、及び絶縁体層３０～３７を更に含む。
図５は、実施形態に係るメモリデバイスのメモリ領域ＭＡにおける断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、メモリセルアレイ１０は、半導体基板２０、導電体層２１～２６、及び絶縁体層３０～３７を更に含む。
【0041】
半導体基板２０は、例えばＰ型の半導体である。半導体基板２０の上面上に、絶縁体層３０が設けられる。半導体基板２０及び絶縁体層３０は、図示せぬ回路を含む。半導体基板２０及び絶縁体層３０に含まれる回路は、ロウデコーダモジュール１５やセンスアンプモジュール１６等に対応する。絶縁体層３０の上面上には、導電体層２１が設けられる。
【0042】
導電体層２１は、例えばＸＹ平面に沿って広がる板状の導電体である。導電体層２１は、ソース線ＳＬとして使用される。導電体層２１は、例えばリンがドープされたシリコンを含む。
【0043】
導電体層２１の上面上には、絶縁体層３１及び導電体層２２がこの順に積層される。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含む。絶縁体層３１は、例えば酸化シリコンを含む。
【0044】
導電体層２２の上面上には、絶縁体層３２及び導電体層２３がこの順に交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ３として使用される。導電体層２３は、例えばタングステンを含む。絶縁体層３２は、例えば酸化シリコンを含む。
【0045】
最上層の導電体層２３の上面上には、絶縁体層３３が設けられる。絶縁体層３３の膜厚は、絶縁体層３２よりも厚い。絶縁体層３３は、例えば、酸化シリコンを含む。
【0046】
絶縁体層３３の上面上には、絶縁体層３４と導電体層２４とがこの順に交互に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２４は、半導体基板２０側から順に、それぞれワード線ＷＬ４～ＷＬ７として使用される。導電体層２４は、例えばタングステンを含む。絶縁体層３４は、例えば酸化シリコンを含む。
【0047】
最上層の導電体層２４の上面上には、絶縁体層３５、導電体層２５、及び絶縁体層３６がこの順に積層される。導電体層２５は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２５は、選択ゲート線ＳＧＤとして使用される。導電体層２５は、例えばタングステンを含む。絶縁体層３５及び３６は、例えば酸化シリコンを含む。
【0048】
絶縁体層３６の上面上には、絶縁体層３７を介して導電体層２６が設けられる。導電体層２６は、例えばＹ方向に延びるライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層２６が、Ｘ方向に並ぶ。導電体層２６は、例えば銅を含む。絶縁体層３７は、導電体層２６の上方を覆う。絶縁体層３７は、例えば酸化シリコンを含む。
【0049】
各メモリピラーＭＰは、底部ＢＭＰ、下部ＬＭＰ、結合部ＪＭＰ、及び上部ＵＭＰを含む。底部ＢＭＰは、導電体層２１内に設けられる。下部ＬＭＰは、底部ＢＭＰの上端に接続され、導電体層２２及び２３と交差するようにＺ方向に延びる。結合部ＪＭＰは、下部ＬＭＰの上端に接続され、絶縁体層３３内に設けられる。上部ＵＭＰは、結合部ＪＭＰの上端に接続され、導電体層２４及び２５と交差するようにＺ方向に延びる。上部ＵＭＰの上端は、絶縁体層３６の上面と揃う。
【0050】
底部ＢＭＰをＸＹ平面で切った断面積（ＸＹ断面積）は、下部ＬＭＰの下端のＸＹ断面積より大きい。結合部ＪＭＰのＸＹ断面積は、下部ＬＭＰの上端のＸＹ断面積、及び上部ＵＭＰの下端のＸＹ断面積より大きい。
【0051】
底部ＢＭＰの側面は、下部ＬＭＰの側面の延長とは、互いにずれており、一致しない。結合部ＪＭＰの側面は、下部ＬＭＰの側面の延長、及び上部ＵＭＰの側面の延長とは、互いにずれており、一致しない。このような側面のずれは、図５に示したＹＺ断面内に限らず、Ｚ方向を含む任意の断面において生じる。
【0052】
また、各メモリピラーＭＰは、例えばコア膜４０、半導体膜４１、及び積層膜４２を含む。コア膜４０は、Ｚ方向に延びる。例えば、コア膜４０の上端は、導電体層２５よりも上層に位置し、コア膜４０の下端は、導電体層２１と同層に位置する。半導体膜４１は、コア膜４０の周囲を覆う。底部ＢＭＰにおいて、半導体膜４１の側面が、導電体層２１に接する。積層膜４２は、半導体膜４１と導電体層２１とが接触した部分を除いて、半導体膜４１の側面及び底面を覆う。コア膜４０は、例えば酸化シリコン等の絶縁体を含む。半導体膜４１は、例えばシリコンを含む。
【0053】
メモリピラーＭＰと導電体層２２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１個の導電体層２３又は１個の導電体層２４とが交差した部分が、１個のメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２５とが交差した部分が、選択トランジスタＳＴ１として機能する。
【0054】
メモリピラーＭＰ内の半導体膜４１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、部材ＳＬＴ及びＳＨＥによって区切られた断面領域のそれぞれにおいて２個のメモリピラーＭＰのうち、１個のメモリピラーＭＰにそれぞれ対応する１個のコンタクトＣＶが表示される。メモリ領域ＭＡにおいて、部材ＳＨＥと重ならず、かつコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域において、対応するコンタクトＣＶが接続される。
【0055】
コンタクトＣＶの上面には、１個の導電体層２６、すなわち１本のビット線ＢＬが接する。１個の導電体層２６は、部材ＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１個のコンタクトＣＶと接する。つまり、導電体層２６の各々には、隣り合う部材ＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２個の部材ＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
【0056】
部材ＳＬＴは、導電体層２２～２５を分離する。部材ＳＬＴ内のコンタクトＬＩは、スペーサＳＰに沿って設けられる。コンタクトＬＩの上端は、導電体層２５と導電体層２６との間の層に位置する。コンタクトＬＩの下端は、導電体層２１と接する。スペーサＳＰは、コンタクトＬＩと導電体層２２～２５との間に設けられる。コンタクトＬＩと、導電体層２２～２５との間は、スペーサＳＰによって離隔及び絶縁される。
【0057】
部材ＳＨＥは、導電体層２５を分離する。部材ＳＨＥの上端は、導電体層２５と導電体層２６との間の層に位置する。部材ＳＨＥの下端は、最上層の導電体層２４と導電体層２５との間の層に位置する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。部材ＳＨＥの上端と部材ＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、部材ＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。また、各導電体層２２～２５は、任意の数を取り得る。例えば、導電体層２５が複数設けられる場合、部材ＳＨＥの下端は、最上層の導電体層２４と最下層の導電体層２５との間に位置する。すなわち、部材ＳＨＥの下端は、導電体層２５の数に応じて深くなる。
【0058】
図６は、実施形態に係るメモリデバイスにおけるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。より具体的には、図６は、ＸＹ平面に平行且つ導電体層２３を含む層におけるメモリピラーＭＰの断面構造を示す。図６に示すように、積層膜４２は、例えばトンネル絶縁膜４３、電荷蓄積膜４４、及びブロック絶縁膜４５を含む。
【0059】
導電体層２３を含む断面において、コア膜４０は、例えばメモリピラーＭＰの中央部に設けられる。半導体膜４１は、コア膜４０の側面を囲む。トンネル絶縁膜４３は、半導体膜４１の側面を囲む。電荷蓄積膜４４は、トンネル絶縁膜４３の側面を囲む。ブロック絶縁膜４５は、電荷蓄積膜４４の側面を囲む。導電体層２３は、ブロック絶縁膜４５の側面を囲む。
【0060】
半導体膜４１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜４３及びブロック絶縁膜４５のそれぞれは、例えば酸化シリコンを含む。電荷蓄積膜４４は、電荷を蓄積する機能を有し、例えば窒化シリコンを含む。これにより、各メモリピラーＭＰは、１個のＮＡＮＤストリングＮＳとして機能し得る。
【0061】
１．４．３ 引出領域
（平面レイアウト）
実施形態に係るメモリデバイス３では、引出領域ＨＡ１における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ２における奇数番号のブロックＢＬＫの構造と類似している。また、引出領域ＨＡ２における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ１における奇数番号のブロックＢＬＫの構造と類似している。
（平面レイアウト）
実施形態に係るメモリデバイス３では、引出領域ＨＡ１における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ２における奇数番号のブロックＢＬＫの構造と類似している。また、引出領域ＨＡ２における偶数番号のブロックＢＬＫの構造が、引出領域ＨＡ１における奇数番号のブロックＢＬＫの構造と類似している。
【0062】
具体的には、例えば、引出領域ＨＡ２におけるブロックＢＬＫ０の平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫ１の構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。引出領域ＨＡ２におけるブロックＢＬＫ１の平面レイアウトは、引出領域ＨＡ１におけるブロックＢＬＫ０の構造をＸ方向及びＹ方向のそれぞれに反転させたレイアウトと同様である。以下では、偶数番号のブロックＢＬＫのことを“ＢＬＫｅ”と呼び、奇数番号のブロックＢＬＫのことを“ＢＬＫｏ”と呼ぶ。
【0063】
図７は、実施形態に係るメモリデバイスの引出領域における詳細な平面レイアウトの一例を示す平面図である。図７では、引出領域ＨＡ１における隣り合うブロックＢＬＫｅ及びＢＬＫｏに対応する領域に加え、近傍のメモリ領域ＭＡの一部も示される。以下に、図７に示された引出領域ＨＡ１におけるブロックＢＬＫｅ及びＢＬＫｏの平面レイアウトに基づいて、引出領域ＨＡ１及びＨＡ２におけるブロックＢＬＫの平面レイアウトについて説明する。
【0064】
図７に示すように、引出領域ＨＡ１において、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれは、積層配線のうち上層の配線層（導電体層）と重ならない部分（テラス部分）を有する。また、引出領域ＨＡ１においてメモリセルアレイ１０は、複数のコンタクトＣＣ、及び複数の支持ピラーＨＲを含む。
【0065】
引出領域ＨＡ１において上層の配線層と重ならない部分の形状は、階段（step）、段丘（terrace）、畦石（rimstone）等と類似している。具体的には、選択ゲート線ＳＧＳとワード線ＷＬ０との間、ワード線ＷＬ０とワード線ＷＬ１との間、・・・、ワード線ＷＬ６とワード線ＷＬ７との間、ワード線ＷＬ７と選択ゲート線ＳＧＤとの間に、それぞれ段差が設けられる。図７の例では、ワード線ＷＬ０～ＷＬ７の端部が、Ｙ方向に１段の段差を有し、かつＸ方向に複数の段差が形成された２列の階段状に設けられる場合が示される。
【0066】
引出領域ＨＡ１とブロックＢＬＫｅとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上にそれぞれ設けられる。また、引出領域ＨＡ１とブロックＢＬＫｏとが重なる領域では、積層配線に対する複数のコンタクトＣＣが省略される。
【0067】
一方で、図示が省略されているが、引出領域ＨＡ２とブロックＢＬＫｏとが重なる領域では、複数のコンタクトＣＣが、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれのテラス部分の上にそれぞれ設けられる。また、引出領域ＨＡ２とブロックＢＬＫｅとが重なる領域では、積層配線に対する複数のコンタクトＣＣが省略される。
【0068】
選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれは、対応するコンタクトＣＣを介してロウデコーダモジュール１５に電気的に接続される。つまり、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ０～ＳＧＤ４のそれぞれには、例えば引出領域ＨＡ１及びＨＡ２のいずれか一方に配置されたコンタクトＣＣから電圧が印加される。尚、各配線層には、引出領域ＨＡ１と、引出領域ＨＡ２とのそれぞれにコンタクトＣＣが接続されても良い。この場合、例えばワード線ＷＬは、引出領域ＨＡ１内のコンタクトＣＣと引出領域ＨＡ２内のコンタクトＣＣとの両側から電圧が印加される。
【0069】
引出領域ＨＡ１及びＨＡ２において、複数の支持ピラーＨＲは、部材ＳＬＴ及びコンタクトＣＣが形成される部分を除いた領域に適宜配置される。
【0070】
（断面構造）
図８は、実施形態に係るメモリデバイスの備えるメモリセルアレイの引出領域及びメモリ領域における断面構造の一例を示す、図８のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。なお、図８では、説明の便宜上、導電体層２１より下方の構造については省略されて図示される。
図８は、実施形態に係るメモリデバイスの備えるメモリセルアレイの引出領域及びメモリ領域における断面構造の一例を示す、図８のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。なお、図８では、説明の便宜上、導電体層２１より下方の構造については省略されて図示される。
【0071】
図８に示すように、引出領域ＨＡ１には、複数の導電体層２７が設けられる。そして、選択ゲート線ＳＧＳに対応する導電体層２２の端部と、ワード線ＷＬに対応する複数の導電体層２３及び２４の端部と、選択ゲート線ＳＧＤに対応する導電体層２５の端部とが、階段状に設けられる。導電体層２２及び２３のテラス領域の上面上には、絶縁体層３８が設けられる。導電体層２４のテラス領域の上面上には、絶縁体層３９が設けられる。
【0072】
複数のコンタクトＣＣは、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれのテラス部分の上に、それぞれ設けられる。各コンタクトＣＣの上には、１個の導電体層２７が設けられる。各導電体層２７は、ロウデコーダモジュール１５と電気的に接続され、例えば導電体層２６と同じ層に含まれている。これにより、導電体層２２～２５のそれぞれと、ロウデコーダモジュール１５との間が、コンタクトＣＣ及び導電体層２７を介して電気的に接続される。導電体層２２～２５のそれぞれと、ロウデコーダモジュール１５とは、導電体層２７よりも上層の配線層（図示せず）を更に介して電気的に接続されてもよい。
【0073】
各支持ピラーＨＲは、絶縁体が埋め込まれた構造を有する。支持ピラーＨＲは、底部ＢＨＲ、下部ＬＨＲ、結合部ＪＨＲ、及び上部ＵＨＲを含む。底部ＢＨＲは、導電体層２１内に設けられる。下部ＬＨＲは、底部ＢＨＲの上端に接続され、絶縁体層３１から絶縁体層３３までの間でＺ方向に延びる。結合部ＪＨＲは、絶縁体層３３内に設けられる。上部ＵＨＲは、結合部ＪＨＲの上端に接続され、絶縁体層３３から絶縁体層３６までの間でＺ方向に延びる。各支持ピラーＨＲは、底部ＢＨＲ、下部ＬＨＲ、結合部ＪＨＲ、及び上部ＵＨＲの各々において、互いに離間したボイドＶＯを有し得る。
【0074】
底部ＢＨＲのＸＹ断面積は、下部ＬＨＲの下端のＸＹ断面積より大きい。結合部ＪＨＲのＸＹ断面積は、下部ＬＨＲの上端のＸＹ断面積、及び上部ＵＨＲの下端のＸＹ断面積より大きい。
【0075】
底部ＢＨＲの側面は、下部ＬＨＲの側面の延長とは、互いにずれており、一致しない。結合部ＪＨＲの側面は、下部ＬＨＲの側面の延長、及び上部ＵＨＲの側面の延長とは、互いにずれており、一致しない。このような側面のずれは、図８に示したＸＺ断面内に限らず、Ｚ方向を含む任意の断面において生じる。
【0076】
支持ピラーＨＲは、設けられる位置に応じて、３種類の支持ピラーＨＲａ、ＨＲｂ、及びＨＲｃに分類される。支持ピラーＨＲａは、Ｚ方向に見て導電体層２５と重複する位置に設けられる支持ピラーＨＲである。支持ピラーＨＲｂは、Ｚ方向に見て導電体層２４のテラス領域又は最上層の導電体層２３のテラス領域と重複する位置に設けられる支持ピラーＨＲである。支持ピラーＨＲｃは、Ｚ方向に見て最上層の導電体層２４を除く導電体層２４のテラス領域と重複する位置に設けられる支持ピラーＨＲである。以下、支持ピラーＨＲａ、ＨＲｂ、及びＨＲｃを互いに区別しない場合には、単に「支持ピラーＨＲ」と記載するものとする。
【0077】
支持ピラーＨＲａの下部ＬＨＲは、導電体層２２及び２３と交差するようにＺ方向に延びる。支持ピラーＨＲａの結合部ＪＨＲは、支持ピラーＨＲａの下部ＬＨＲの上端に接続される。支持ピラーＨＲａの上部ＵＨＲは、導電体層２４及び２５と交差するようにＺ方向に延びる。支持ピラーＨＲａの上部ＵＨＲの上端は、絶縁体層３６の上面と揃う。
【0078】
支持ピラーＨＲｂの下部ＬＨＲは、導電体層２２及び２３と交差するようにＺ方向に延びる。支持ピラーＨＲｂの結合部ＪＨＲは、支持ピラーＨＲｂの下部ＬＨＲの上端に接続される。支持ピラーＨＲｂの上部ＵＨＲは、対応するテラス領域の１層上方の導電体層２４又は２５の下面までＺ方向に延びる。すなわち、支持ピラーＨＲｂの上部ＵＨＲは、対応するテラス領域より上方の導電体層２４及び２５とは交差しない。
【0079】
支持ピラーＨＲｃの下部ＬＨＲは、対応するテラス領域の１層上方の導電体層２３の下面までＺ方向に延びる。すなわち、支持ピラーＨＲｃの下部ＬＨＲは、対応するテラス領域より上方の導電体層２３とは交差しない。支持ピラーＨＲｃの結合部ＪＨＲは、支持ピラーＨＲｃの下部ＬＨＲの上端とは離間する。支持ピラーＨＲｃの上部ＵＨＲは、最下層の導電体層２５の下面までＺ方向に延びる。すなわち、支持ピラーＨＲｃの上部ＵＨＲは、導電体層２４及び２５とは交差しない。
【0080】
２． メモリデバイスの製造方法
図９～図２４の各々は、実施形態に係るメモリデバイスの製造途中の平面レイアウト又は断面構造の一例を示す。図示された断面構造は、図８に対応する。以下に、メモリデバイス３における、メモリセルアレイ１０の製造工程の一例について説明する。
図９～図２４の各々は、実施形態に係るメモリデバイスの製造途中の平面レイアウト又は断面構造の一例を示す。図示された断面構造は、図８に対応する。以下に、メモリデバイス３における、メモリセルアレイ１０の製造工程の一例について説明する。
【0081】
まず、図９に示すように、半導体基板２０の上面上に、絶縁体層３０が形成される。絶縁体層３０の上面上に、半導体層５１、絶縁体層５２、犠牲層５３、絶縁体層５４、及び半導体層５５がこの順に積層される。半導体層５１及び５５は、例えば、ポリシリコンを含む。絶縁体層５２及び５４は、例えば、酸化シリコンを含む。犠牲層５３は、例えば、アモルファスシリコンを含む。続いて、フォトリソグラフィ等によって、メモリピラーＭＰの底部ＢＭＰ及び支持ピラーＨＲの底部ＢＨＲに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば半導体層５５、絶縁体層５４、犠牲層５３、及び絶縁体層５２を貫通する複数のホールＨ０及びＨ１が形成される。ホールＨ０及びＨ１はそれぞれ、メモリピラーＭＰの底部ＢＭＰ及び支持ピラーＨＲの底部ＢＨＲに対応する。複数のホールＨ０及びＨ１の各々の底部において、半導体層５１の一部が露出する。当該異方性エッチング工程には、例えば、ＲＩＥ（Reactive Ion Etching）が使用される。
【0082】
次に、図１０に示すように、複数のホールＨ０及びＨ１の内部に犠牲層５６が埋め込まれる。犠牲層５６は、例えば、カーボンを含む。積層構造の上面は、例えばＣＭＰ（Chemical Mechanical Polishing）によって平坦化される。その後、半導体層５５及び犠牲層５６の上面上に、絶縁体層３１及び犠牲層５７がこの順に積層される。犠牲層５７の上面上に、絶縁体層３２及び犠牲層５８がこの順に繰り返し積層される。最上層の犠牲層５８の上面上に、絶縁体層３３が形成される。犠牲層５７及び５８は、例えば、窒化シリコンを含む。
【0083】
次に、図１１に示すように、フォトリソグラフィ等によって、メモリピラーＭＰの下部ＬＭＰ及び支持ピラーＨＲの下部ＬＨＲに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３１、３２、及び３３、並びに犠牲層５７及び５８のそれぞれを貫通する複数のホールＨ２及びＨ３が形成される。ホールＨ２及びＨ３はそれぞれ、メモリピラーＭＰの下部ＬＭＰ及び支持ピラーＨＲの下部ＬＨＲに対応する。複数のホールＨ２及びＨ３の各々の底部において、犠牲層５６の一部が露出する。なお、当該異方性エッチング工程において、犠牲層５６は、絶縁体層３１、３２、及び３３、並びに犠牲層５７及び５８よりもエッチングレートの低いストップ材として機能する。当該異方性エッチング工程には、例えば、ＲＩＥが使用される。
【0084】
次に、図１２に示すように、複数のホールＨ２及びＨ３を介して、犠牲層５６が除去される。複数のホールＨ２は、レジスト層５９によって覆われる。そして、複数のホールＨ３が、絶縁体層６０によって埋め込まれる。絶縁体層６０は、例えば、酸化シリコンを含む。絶縁体層６０の内部には、例えば、底部ＢＨＲに対応する領域、及び下部ＬＨＲに対応する領域にそれぞれ離間したボイドＶＯが形成される。複数のホールＨ３が絶縁体層６０によって埋め込まれた後、レジスト層５９は除去される。
【0085】
次に、図１３に示すように、複数のホールＨ２が、犠牲層６１によって埋め込まれる。犠牲層６１は、例えば、カーボンを含む。積層構造の上面は、例えばＣＭＰによって平坦化される。その後、絶縁体層３３及び６０、並びに犠牲層６１の上面上に、絶縁体層６２が形成される。絶縁体層６２は、例えば、酸化シリコンを含む。
【0086】
次に、図１４に示すように、積層された犠牲層５７及び５８の端部が、引出領域ＨＡ１及びＨＡ２内で階段状に加工される。当該工程によって、支持ピラーＨＲｃに対応する絶縁体層６０のうち、テラス領域の上方の部分が除去される。その後、引出領域ＨＡ１及びＨＡ２内の階段部分が絶縁体層３８によって埋め込まれる。積層構造の上面は、例えばＣＭＰによって平坦化される。
【0087】
次に、図１５に示すように、フォトリソグラフィ等によって、支持ピラーＨＲの結合部ＪＨＲに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層６２を貫通する複数のホールＨ４が形成される。ホールＨ４は、支持ピラーＨＲの結合部ＪＨＲに対応する。支持ピラーＨＲａ及びＨＲｂに対応する複数のホールＨ４の各々の底部において、絶縁体層６０の一部が露出する。支持ピラーＨＲｃに対応する複数のホールＨ４の各々の底部において、絶縁体層３８の一部が露出する。当該異方性エッチング工程には、例えば、ＲＩＥが使用される。
【0088】
次に、図１６に示すように、絶縁体層６２がエッチバックされることにより、犠牲層６１が露出する。続いて、露出した犠牲層６１の一部がエッチバックされることにより、複数のホールＨ５が形成される。ホールＨ５は、メモリピラーＭＰの結合部ＪＭＰに対応する。その後、複数のホールＨ４及びＨ５が、例えば、ウェットエッチングによって、拡張される。これにより、複数のホールＨ４及びＨ５の各々の径が拡大する。なお、当該ウェットエッチング工程の後におけるホールＨ５の底部は、例えば、ホールＨ４の底部と同様に、犠牲層５８の上方に位置する。
【0089】
次に、図１７に示すように、複数のホールＨ４及びＨ５が、犠牲層６３によって埋め込まれる。犠牲層６３は、例えば、カーボンを含む。積層構造の上面は、例えばＣＭＰによって平坦化される。
【0090】
次に、図１８に示すように、絶縁体層３３及び３８、並びに犠牲層６３の上面上に、絶縁体層３４及び犠牲層６４がこの順に積層される。犠牲層６４の上面上に、絶縁体層３５及び犠牲層６５がこの順に繰り返し積層される。最上層の犠牲層６５の上面上に、絶縁体層３６が形成される。犠牲層６４及び６５は、例えば、窒化シリコンを含む。
【0091】
次に、図１９に示すように、フォトリソグラフィ等によって、メモリピラーＭＰの上部ＵＭＰ及び支持ピラーＨＲの上部ＵＨＲに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３４、３５、及び３６、並びに犠牲層６４及び６５のそれぞれを貫通する複数のホールＨ６及びＨ７が形成される。ホールＨ６及びＨ７はそれぞれ、メモリピラーＭＰの上部ＵＭＰ及び支持ピラーＨＲの上部ＵＨＲに対応する。複数のホールＨ６及びＨ７の各々の底部において、犠牲層６３の一部が露出する。なお、当該異方性エッチング工程において、犠牲層６３は、絶縁体層３４、３５、及び３６、並びに犠牲層６４及び６５よりもエッチングレートの低いストップ材として機能する。当該異方性エッチング工程には、例えば、ＲＩＥが使用される。
【0092】
次に、図２０に示すように、複数のホールＨ６を介して犠牲層６１及び６３が除去されると同時に、複数のホールＨ７を介して犠牲層６３が除去される。複数のホールＨ６は、レジスト層６６によって覆われる。そして、複数のホールＨ７が、絶縁体層６７によって埋め込まれる。絶縁体層６７は、例えば、酸化シリコンを含む。絶縁体層６７の内部には、例えば、結合部ＪＨＲに対応する領域、及び上部ＵＨＲに対応する領域にそれぞれ離間したボイドＶＯが形成される。複数のホールＨ７が絶縁体層６７によって埋め込まれた後、レジスト層６６は除去される。
【0093】
次に、図２１に示すように、複数のホールＨ６内に、ブロック絶縁膜４５、電荷蓄積膜４４、トンネル絶縁膜４３、半導体膜４１、及びコア膜４０がこの順に形成される。複数のホールＨ６は、コア膜４０によって埋め込まれる。それから、ホールＨ６の上部に設けられたコア膜４０の一部が除去され、当該部分に半導体膜４１が形成される。積層構造の上面は、例えばＣＭＰによって平坦化される。
【0094】
次に、図２２に示すように、積層された犠牲層６４及び６５の端部が、引出領域ＨＡ１及びＨＡ２内で階段状に加工される。当該工程によって、支持ピラーＨＲｂ及びＨＲｃに対応する絶縁体層６７のうち、テラス領域の上方の部分が除去される。その後、引出領域ＨＡ１及びＨＡ２内の階段部分が絶縁体層３９によって埋め込まれる。積層構造の上面は、例えばＣＭＰによって平坦化された後、絶縁体層３７が形成される。これにより、支持ピラーＨＲａ、ＨＲｂ、及びＨＲｃが形成される。
【0095】
次に、図２３に示すように、置換処理が実行される。置換処理では、ソース線ＳＬへの置換処理と、選択ゲート線ＳＧＳ及びＳＧＤ、並びにワード線ＷＬ０～ＷＬ７への置換処理とが順に実行される。
【0096】
ソース線ＳＬへの置換処理では、まず、フォトリソグラフィ等によって、部材ＳＬＴに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３１～３７、並びに犠牲層５７、５８、６４及び６５のそれぞれを貫通する複数のスリット（図示せず）が形成される。犠牲層５３が当該スリットを介して、例えば、ウェットエッチングによって選択的に除去される。続けて、例えばウェットエッチングによって、絶縁体層５２及び５４と、積層膜４２の一部とが、スリットを介して選択的に除去される。そして、半導体層（例えば、シリコン）が、犠牲層５３、並びに絶縁体層５２及び５４に形成された空間に埋め込まれる。当該半導体層と、半導体層５１及び５５とによって、ソース線ＳＬとして機能する導電体層２１が形成される。導電体層２１は、半導体膜４１の側面と接することにより、半導体膜４１と電気的に接続される。これにより、メモリピラーＭＰが形成される。
【0097】
ワード線ＷＬ０～ＷＬ７への置換処理では、熱リン酸等によるウェットエッチングによって、犠牲層５７、５８、６４、及び６５が、スリットを介して選択的に除去される。そして、導電体が、スリットを介して、犠牲層５７、５８、６４、及び６５が除去された空間に埋め込まれる。本工程における導電体の形成には、例えば、ＣＶＤ（Chemical Vapor Deposition）が使用される。その後、スリット内部に形成された導電体がエッチバック処理によって除去される。これにより、スリット内部に形成された導電体が、複数の導電体層に分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２２と、それぞれがワード線ＷＬ０～ＷＬ３として機能する複数の導電体層２３と、それぞれがワード線ＷＬ４～ＷＬ７として機能する複数の導電体層２４と、選択ゲート線ＳＧＤとして機能する導電体層２５とが形成される。本工程において形成される導電体層２２、２３、２４、及び２５は、バリアメタルを含んでいてもよい。この場合、犠牲層５７、５８、６４、及び６５の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
【0098】
次に、図２４に示すように、フォトリソグラフィ等によって、複数のコンタクトＣＣに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層３２～３９のそれぞれを貫通する複数のホールＨ８が形成される。ホールＨ８は、コンタクトＣＣに対応する。複数のホールＨ８の各々の底部において、導電体層２２～２５の一部が露出する。当該異方性エッチング工程には、例えば、ＲＩＥが使用される。その後、ホールＨ８が、導電体によって埋め込まれることにより、コンタクトＣＣが形成される。
【0099】
以上で説明した製造工程によって、メモリセルアレイ１０が形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。
【0100】
３． 本実施形態に係る効果
実施形態によれば、支持ピラーＨＲｃは、上部ＵＨＲよりもＸＹ断面積の大きい結合部ＪＨＲを有する。結合部ＪＨＲに対応するホールＨ４には、犠牲層６３が埋め込まれる。犠牲層６３の材料には、上部ＵＨＲに対応するホールＨ７を形成する際の絶縁体層３４、３５、及び３６、並びに犠牲層６４及び６５に対してエッチングレートが低くなるカーボンが選択される。これにより、ホールＨ７を形成する際に、ホールＨ７が犠牲層６３の下方に達することを抑制できる。このため、導電体層２１及び２２のテラス領域において、支持ピラーＨＲｃの結合部ＪＨＲと下部ＬＨＲとが接続されることを抑制できる。したがって、導電体層２１及び２２のテラス領域におけるコンタクトＣＣの支持ピラーＨＲに対するマージンを確保することができる。以下に、図２５及び図２６を用いて、本効果について説明する。
実施形態によれば、支持ピラーＨＲｃは、上部ＵＨＲよりもＸＹ断面積の大きい結合部ＪＨＲを有する。結合部ＪＨＲに対応するホールＨ４には、犠牲層６３が埋め込まれる。犠牲層６３の材料には、上部ＵＨＲに対応するホールＨ７を形成する際の絶縁体層３４、３５、及び３６、並びに犠牲層６４及び６５に対してエッチングレートが低くなるカーボンが選択される。これにより、ホールＨ７を形成する際に、ホールＨ７が犠牲層６３の下方に達することを抑制できる。このため、導電体層２１及び２２のテラス領域において、支持ピラーＨＲｃの結合部ＪＨＲと下部ＬＨＲとが接続されることを抑制できる。したがって、導電体層２１及び２２のテラス領域におけるコンタクトＣＣの支持ピラーＨＲに対するマージンを確保することができる。以下に、図２５及び図２６を用いて、本効果について説明する。
【0101】
図２５は、実施形態に係るメモリデバイスのコンタクトのマージンの例を示す平面図である。図２６は、比較例に係るメモリデバイスのコンタクトのマージンの例を示す平面図である。図２５の例が、支持ピラーＨＲの上部ＵＨＲと下部ＬＨＲとの間に結合部ＪＨＲが形成される場合に対応するのに対し、図２６の例は、支持ピラーＨＲの上部ＵＨＲと下部ＬＨＲとの間に結合部ＪＨＲが形成されない場合に対応する。図２５及び図２６では、導電体層２１及び２２のテラス領域における、支持ピラーＨＲの下部ＬＨＲと、上部ＵＨＲと、コンタクトＣＣに対応するホールＨ９との位置関係の例が示される。図２５（Ａ）及び図２６（Ａ）では、支持ピラーＨＲの下部ＬＨＲと上部ＵＨＲとの間の位置ずれが小さい場合が示される。図２５（Ｂ）及び図２６（Ｂ）では、支持ピラーＨＲの下部ＬＨＲと上部ＵＨＲとの間の位置ずれが大きい場合が示される。
【0102】
図２６（Ａ）及び図２６（Ｂ）に示されるように、比較例では、導電体層２１及び２２のテラス領域までホールＨ７が達する。これにより、支持ピラーＨＲの下部ＬＨＲと上部ＵＨＲとの間に大きな位置ずれがある場合、コンタクトＣＣの支持ピラーＨＲに対するマージンＣＭ’は、マージンＣＭよりも小さくなる。また、仮にコンタクトＣＣに対応するホールＨ７が導電体層２１及び２２のテラス領域の上面上で支持ピラーＨＲと接触してしまった場合、ホールＨ７が支持ピラーＨＲを介して導電体層２１及び２２の下方の導電体層に達し得る。このように、比較例では、コンタクトＣＣを介して複数のワード線ＷＬがショートしてしまう可能性が高まり、好ましくない。
【0103】
これに対して、図２５（Ａ）及び図２５（Ｂ）に示されるように、実施形態では、犠牲層６３によって、導電体層２１及び２２のテラス領域までホールＨ７が達することが抑制される。これにより、支持ピラーＨＲの下部ＬＨＲと上部ＵＨＲとの間の位置ずれの有無に関わらず、コンタクトＣＣの支持ピラーＨＲに対するマージンＣＭは変化しない。このため、コンタクトＣＣに対応するホールＨ７が導電体層２１及び２２のテラス領域の上面上で支持ピラーＨＲと接触してしまう可能性の増加を抑制できる。したがって、実施形態では、コンタクトＣＣを介して複数のワード線ＷＬがショートしてしまう可能性が低くすることができ、メモリデバイス３の歩留まりを向上させることができる。
【0104】
４． 変形例等
上述の実施形態では、支持ピラーＨＲｃの結合部ＪＨＲ及び上部ＵＨＲが残存する場合について説明したが、これに限られない。例えば、支持ピラーＨＲｃの結合部ＪＨＲ及び上部ＵＨＲは、製造されなくてもよい。
上述の実施形態では、支持ピラーＨＲｃの結合部ＪＨＲ及び上部ＵＨＲが残存する場合について説明したが、これに限られない。例えば、支持ピラーＨＲｃの結合部ＪＨＲ及び上部ＵＨＲは、製造されなくてもよい。
【0105】
【0106】
図２７に示すように、Ｘ方向に並ぶ支持ピラーＨＲのうち、導電体層２４と貫通する上部ＵＨＲを有する支持ピラーＨＲｂから複数個（例えば、２個）離れた支持ピラーＨＲｃ’は、結合部ＪＨＲ及び上部ＵＨＲを有していなくてもよい。これは、当該支持ピラーＨＲｃ’が仮に結合部ＪＨＲ及び上部ＵＨＲを有していたとしても、当該結合部ＪＨＲ及び上部ＵＨＲが導電体層２２～２５の置換処理の際に積層構造を支持する機能を有していないためである。
【0107】
なお、Ｘ方向に並ぶ支持ピラーＨＲのうち、導電体層２４と貫通する上部ＵＨＲを有する支持ピラーＨＲｂと隣り合う複数個（例えば、２個）の支持ピラーＨＲｃは、結合部ＪＨＲ及び上部ＵＨＲを有した形で残存させる。これは、同時加工される複数の支持ピラーＨＲのうち端部に位置する支持ピラーＨＲは、加工性が悪化することによって寸法及び形状の要求を満たせなくなる可能性があるためである。このように、導電体層２４と貫通する上部ＵＨＲを有する支持ピラーＨＲｂと隣り合う複数個（例えば、２個）の支持ピラーＨＲｃを複数の支持ピラーＨＲの端部として残存させることにより、置換処理の際に積層構造を支持する機能を有する支持ピラーＨＲｂの上部ＵＨＲの加工性が悪化することを抑制できる。
【0108】
また、上述の実施形態では、支持ピラーＨＲ内にボイドＶＯが形成される場合を例に説明したが、これに限られない。例えば、支持ピラーＨＲは、内部にボイドＶＯが形成されないように設けられてもよい。
【0109】
また、上述の実施形態では、部材ＳＬＴがコンタクトＬＩを含む構造を有する場合を例に説明したが、これに限られない。例えば、部材ＳＬＴは、コンタクトＬＩを含まずに絶縁体で埋め込まれる構造を有していてもよい。
【0110】
また、上記各実施形態では、メモリデバイス３が１個のチップ上に構成される構造を有する場合を例に説明したが、これに限られない。例えば、メモリデバイス３は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
【0111】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0112】
１…メモリシステム
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
２０…半導体基板
２１～２７…導電体層
３０～３９，５２，５４，６０，６２，６７…絶縁体層
４０…コア膜
４１…半導体膜
４２…積層膜
４３…トンネル絶縁膜
４４…電荷蓄積膜
４５…ブロック絶縁膜
５１，５５…半導体層
５３，５６～５８，６１，６３～６５…犠牲層
５９，６６…レジスト層
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
２０…半導体基板
２１～２７…導電体層
３０～３９，５２，５４，６０，６２，６７…絶縁体層
４０…コア膜
４１…半導体膜
４２…積層膜
４３…トンネル絶縁膜
４４…電荷蓄積膜
４５…ブロック絶縁膜
５１，５５…半導体層
５３，５６～５８，６１，６３～６５…犠牲層
５９，６６…レジスト層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
