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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024019928
(43)【公開日】2024-02-14
(54)【発明の名称】半導体装置とその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20240206BHJP
H01L 29/12 20060101ALI20240206BHJP
H01L 29/06 20060101ALI20240206BHJP
H01L 21/265 20060101ALI20240206BHJP
H01L 21/336 20060101ALI20240206BHJP
【ＦＩ】
H01L29/78 652H
H01L29/78 652T
H01L29/06 301D
H01L29/06 301V
H01L29/78 653A
H01L29/78 652F
H01L21/265 V
H01L29/78 658E
H01L29/78 658A
H01L21/265 F
H01L29/78 658G
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022122706
(22)【出願日】2022-08-01
(71)【出願人】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(71)【出願人】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(71)【出願人】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】金原 啓道
(57)【要約】
【課題】半導体装置の電気的特性の悪化を抑えるための技術を提供する。
【解決手段】半導体装置１は、下側繰り返し層１３Ａと、上側繰り返し層１３Ｂと、を有している。第２導電型カラム下側部分１５Ａと第２導電型カラム上側部分１５Ｂの少なくともいずれか一方は、中央部分４２，４８と、下側繰り返し層と上側繰り返し層の間の境界面と中央部分の間に設けられている端部４４，４６と、を含む。繰り返し方向に沿って測定される境界面における端部分の幅Ｌｐａ２，Ｌｐｂ２は、繰り返し方向に沿って測定される中央部分の幅Ｌｐａ１，Ｌｐｂ１よりも小さい。
【選択図】図２
【解決手段】半導体装置１は、下側繰り返し層１３Ａと、上側繰り返し層１３Ｂと、を有している。第２導電型カラム下側部分１５Ａと第２導電型カラム上側部分１５Ｂの少なくともいずれか一方は、中央部分４２，４８と、下側繰り返し層と上側繰り返し層の間の境界面と中央部分の間に設けられている端部４４，４６と、を含む。繰り返し方向に沿って測定される境界面における端部分の幅Ｌｐａ２，Ｌｐｂ２は、繰り返し方向に沿って測定される中央部分の幅Ｌｐａ１，Ｌｐｂ１よりも小さい。
【選択図】図２
【特許請求の範囲】
【請求項1】
半導体基板（１０）を平面視したときに、第１導電型カラム（１４）と第２導電型カラム（１５）が少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層（１３）を有する半導体装置（１）の製造方法であって、
前記繰り返し層を形成する工程、を備えており、
前記繰り返し層を形成する工程は、
第１導電型の下側エピ層（１１４Ａ）内の一部を第２導電型の領域に置換することにより、第１導電型カラム下側部分（１４Ａ）と第２導電型カラム下側部分（１５Ａ）が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層（１３Ａ）を形成する工程と、
前記下側繰り返し層上に上側繰り返し層（１３Ｂ）を形成する工程であって、第１導電型の上側エピ層（１１４Ｂ）内の一部を第２導電型の領域に置換することにより、第１導電型カラム上側部分（１４Ｂ）と第２導電型カラム上側部分（１５Ｂ）が前記繰り返し方向に沿って交互に繰り返された前記上側繰り返し層を形成する工程と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分（４２，４８）と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分（４４，４６）と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅（Ｌｐａ２，Ｌｐｂ２）は、前記繰り返し方向に沿って測定される前記中央部分の幅（Ｌｐａ１，Ｌｐｂ１）よりも小さい、半導体装置の製造方法。
前記繰り返し層を形成する工程、を備えており、
前記繰り返し層を形成する工程は、
第１導電型の下側エピ層（１１４Ａ）内の一部を第２導電型の領域に置換することにより、第１導電型カラム下側部分（１４Ａ）と第２導電型カラム下側部分（１５Ａ）が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層（１３Ａ）を形成する工程と、
前記下側繰り返し層上に上側繰り返し層（１３Ｂ）を形成する工程であって、第１導電型の上側エピ層（１１４Ｂ）内の一部を第２導電型の領域に置換することにより、第１導電型カラム上側部分（１４Ｂ）と第２導電型カラム上側部分（１５Ｂ）が前記繰り返し方向に沿って交互に繰り返された前記上側繰り返し層を形成する工程と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分（４２，４８）と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分（４４，４６）と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅（Ｌｐａ２，Ｌｐｂ２）は、前記繰り返し方向に沿って測定される前記中央部分の幅（Ｌｐａ１，Ｌｐｂ１）よりも小さい、半導体装置の製造方法。
【請求項2】
前記中央部分と前記端部分は、製造条件を変えた複数回のイオン注入によって成形される、請求項１に記載の半導体装置の製造方法。
【請求項3】
前記中央部分と前記端部分は、結晶成長とイオン注入の組合せによって形成される、請求項１に記載の半導体装置の製造方法。
【請求項4】
前記繰り返し方向に沿って測定される前記第１導電型カラムの幅であって、前記第２導電型カラムの前記中央部分に隣接する部分の幅（Ｌｎａ１，Ｌｎｂ１）が、１．０μｍ未満である、請求項１に記載の半導体装置の製造方法。
【請求項5】
前記第２導電型カラム下側部分と第２導電型カラム上側部分の双方が、前記中央部分と前記端部分と、を含む、請求項１に記載の半導体装置の製造方法。
【請求項6】
前記端部分の前記繰り返し方向に対向する側面はいずれも、前記中央部分の前記繰り返し方向に対向する側面よりも内側に位置する、請求項１に記載の半導体装置の製造方法。
【請求項7】
前記端部分の前記第２導電型不純物の濃度は、前記中央部分の前記第２導電型不純物の濃度よりも濃い、請求項１に記載の半導体装置の製造方法。
【請求項8】
前記半導体基板を平面視したときに、前記第１導電型カラムと前記第２導電型カラムはいずれも、前記繰り返し方向に直交する方向に沿って延びており、
前記半導体基板を平面視したときに、前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に直交する方向に沿って変化する、請求項１に記載の半導体装置の製造方法。
前記半導体基板を平面視したときに、前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に直交する方向に沿って変化する、請求項１に記載の半導体装置の製造方法。
【請求項9】
前記繰り返し層がＳＪ層である、請求項１～８のいずれか一項に記載の半導体装置の製造方法。
【請求項10】
半導体装置（１）であって、
半導体基板（１０）を平面視したときに、第１導電型カラム（１４）と第２導電型カラム（１５）が少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層（１３）を備えており、
前記繰り返し層は、
前記第１導電型カラム下側部分（１４Ａ）と前記第２導電型カラム下側部分（１５Ａ）が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層（１３Ａ）と、
第１導電型カラム上側部分（１４Ｂ）と第２導電型カラム上側部分（１５Ｂ）が前記繰り返し方向に沿って交互に繰り返された上側繰り返し層（１３Ｂ）と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分（４２，４８）と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分（４４，４６）と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅（Ｌｐａ２，Ｌｐｂ２）は、前記繰り返し方向に沿って測定される前記中央部分の幅（Ｌｐａ１，Ｌｐｂ１）よりも小さい、半導体装置。
半導体基板（１０）を平面視したときに、第１導電型カラム（１４）と第２導電型カラム（１５）が少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層（１３）を備えており、
前記繰り返し層は、
前記第１導電型カラム下側部分（１４Ａ）と前記第２導電型カラム下側部分（１５Ａ）が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層（１３Ａ）と、
第１導電型カラム上側部分（１４Ｂ）と第２導電型カラム上側部分（１５Ｂ）が前記繰り返し方向に沿って交互に繰り返された上側繰り返し層（１３Ｂ）と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分（４２，４８）と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分（４４，４６）と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅（Ｌｐａ２，Ｌｐｂ２）は、前記繰り返し方向に沿って測定される前記中央部分の幅（Ｌｐａ１，Ｌｐｂ１）よりも小さい、半導体装置。
【請求項11】
前記繰り返し方向に沿って測定される前記第１導電型カラムの幅であって、前記第２導電型カラムの前記中央部分に隣接する部分の幅（Ｌｎａ１，Ｌｎｂ１）が、１．０μｍ未満である、請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書が開示する技術は、半導体装置とその製造方法に関する。
【0002】
半導体装置は、半導体基板内にｎ型カラムとｐ型カラムが交互に繰り返し配置された繰り返し層を備えていることがある。このような繰り返し層は様々な理由で必要とされている。例えば、半導体装置の低オン抵抗化と高耐圧化を両立するために、スーパージャンクション層（以下、「ＳＪ層」という）と称される繰り返し層が開発されている。特許文献１には、ＳＪ層を備えた半導体装置の一例が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－５５８１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
このような繰り返し層の厚みを大きくしたいことがある。例えば、繰り返し層がＳＪ層の場合、ＳＪ層の厚みを大きくすることで、半導体装置の低オン抵抗化と高耐圧化の間のトレードオフ関係をさらに改善することができる。しかしながら、厚みの大きい繰り返し層は、ｎ型カラム及びｐ型カラムのアスペクト比が大きくなるので、繰り返し層の全体を一括で作成することが困難となる。そこで、複数の積層工程を経て繰り返し層の全体を形成する製造方法が提案されている。
【0005】
しかしながら、積層したときに下側繰り返し層と上側繰り返し層の間で位置ズレが生じると、下側繰り返し層と上側繰り返し層の境界面でカラム間に狭窄部分が形成され、半導体装置の電気的特性を悪化させる虞がある。本明細書は、半導体装置の電気的特性の悪化が抑えるための技術を提供する。
【課題を解決するための手段】
【0006】
本明細書は、半導体基板（１０）を平面視したときに、第１導電型カラム（１４）と第２導電型カラム（１５）が少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層（１３）を有する半導体装置（１）の製造方法を開示する。この製造方法は、前記繰り返し層を形成する工程、を備えることができる。前記繰り返し層を形成する工程は、第１導電型の下側エピ層（１１４Ａ）内の一部を第２導電型の領域に置換することにより、第１導電型カラム下側部分（１４Ａ）と第２導電型カラム下側部分（１５Ａ）が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層（１３Ａ）を形成する工程と、前記下側繰り返し層上に上側繰り返し層（１３Ｂ）を形成する工程であって、第１導電型の上側エピ層（１１４Ｂ）内の一部を第２導電型の領域に置換することにより、第１導電型カラム上側部分（１４Ｂ）と第２導電型カラム上側部分（１５Ｂ）が前記繰り返し方向に沿って交互に繰り返された前記上側繰り返し層を形成する工程と、を有することができる。前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分（４２，４８）と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分（４４，４６）と、を含むことができる。前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅（Ｌｐａ２，Ｌｐｂ２）は、前記繰り返し方向に沿って測定される前記中央部分の幅（Ｌｐａ１，Ｌｐｂ１）よりも小さい。前記半導体装置の種類は、特に限定されるものではないが、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）又はＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【0007】
上記製造方法を実施すると、前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方の前記端部分の幅が狭くなった半導体装置が製造される。換言すると、前記下側繰り返し層と前記上側繰り返し層の間の前記境界面において、前記第１導電型カラム下側部分と前記第１導電型カラム上側部分が広い面積で接続可能な半導体装置が製造される。このため、前記下側繰り返し層上に前記上側繰り返し層を積層したときに位置ズレが生じたとしても、前記境界面において前記第１導電型カラム下側部分と第１導電型カラム上側部分が良好に接続される。このため、上記製造方法で製造される半導体装置は、電気的特性の悪化が抑えられる。
【0008】
本明細書が開示する半導体装置（１）は、半導体基板（１０）を平面視したときに、第１導電型カラム（１４）と第２導電型カラム（１５）が少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層（１３）を備えている。前記繰り返し層は、前記第１導電型カラム下側部分（１４Ａ）と前記第２導電型カラム下側部分（１５Ａ）が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層（１３Ａ）と、第１導電型カラム上側部分（１４Ｂ）と第２導電型カラム上側部分（１５Ｂ）が前記繰り返し方向に沿って交互に繰り返された上側繰り返し層（１３Ｂ）と、を有することができる。前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分（４２，４８）と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分（４４，４６）と、を含むことができる。前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅（Ｌｐａ２，Ｌｐｂ２）は、前記繰り返し方向に沿って測定される前記中央部分の幅（Ｌｐａ１，Ｌｐｂ１）よりも小さい。
【0009】
上記半導体装置では、前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方の前記端部分の幅が狭くなっている。換言すると、上記半導体装置では、前記下側繰り返し層と前記上側繰り返し層の間の前記境界面において、前記第１導電型カラム下側部分と前記第１導電型カラム上側部分が広い面積で接続可能である。このため、前記下側繰り返し層上に前記上側繰り返し層を積層したときに位置ズレが生じたとしても、前記境界面において前記第１導電型カラム下側部分と前記第１導電型カラム上側部分が良好に接続される。このため、上記半導体装置は、電気的特性の悪化が抑えられる構造を備えている。
【図面の簡単な説明】
【0010】
【図1】本実施形態の半導体装置の断面斜視図を模式的に示す。
【図2】本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図5】従来の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す図であり、下側繰り返し層と上側繰り返し層の間で位置ズレが生じたときに電流経路が狭窄される様子を説明する図を示す。
【図6】本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す図であり、下側繰り返し層と上側繰り返し層の間で位置ズレが生じたときに電流経路が確保される様子を説明する図を示す。
【図7】本実施形態の半導体装置の変形例が備える繰り返し層の要部拡大断面図を模式的に示す。
【図8】本実施形態の半導体装置の変形例が備える繰り返し層の要部拡大断面図を模式的に示す。
【図9】本実施形態の半導体装置の変形例が備える繰り返し層の要部拡大断面図を模式的に示す。
【図10】本実施形態の半導体装置の変形例が備える繰り返し層の要部拡大断面図を模式的に示す。
【図11】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図12】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図13】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図14】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図15】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図16】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図17】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図18】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図19】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図20】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図21】第１の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図22】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図23】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図24】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図25】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図26】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図27】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図28】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図29】第２の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図30】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図31】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図32】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図33】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図34】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図35】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図36】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図37】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図38】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図39】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図40】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図41】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図42】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図43】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図44】第３の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図45】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図46】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図47】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図48】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図49】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図50】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図51】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図52】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【図53】第４の製造方法の製造過程における、本実施形態の半導体装置が備える繰り返し層の要部拡大断面図を模式的に示す。
【発明を実施するための形態】
【0011】
以下、図面を参照して本明細書が開示する実施形態について説明する。なお、図示明瞭化を目的として、繰り返し配置されている構成要素については、その一部のみに符号を付す。
【0012】
図１に示されるように、半導体装置１は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）と称される種類のパワーデバイスであり、半導体基板１０を備えている。半導体基板１０は、特に限定されるものではないが、例えば炭化シリコン（ＳｉＣ）で構成されていてもよい。この例に代えて、半導体基板１０は、シリコン、窒化ガリウム、酸化ガリウム等の他の半導体材料で構成されていてもよい。
【0013】
半導体基板１０の下面１０ａにはドレイン電極２２が形成されており、半導体基板１０の上面１０ｂにはソース電極２４が形成されている。このように、半導体装置１は、電流が半導体基板１０の厚み方向に流れる縦型のパワーデバイスである。ここで、半導体基板１０の厚み方向がｚ方向であり、半導体基板１０の上面１０ｂに平行な一方向（即ち、ｚ方向に直交する一方向）がｘ方向であり、ｚ方向及びｘ方向に直交する方向がｙ方向である。
【0014】
半導体基板１０は、ドレイン領域１１と、ドリフト領域１２と、繰り返し層１３と、ボディ領域１６と、ソース領域１７と、ボディコンタクト領域１８と、を有している。
【0015】
ドレイン領域１１は、半導体基板１０の下面１０ａに露出する位置に配置されており、ｎ型不純物を高濃度に含むｎ+型領域である。ドレイン領域１１は、ドレイン電極２２にオーミック接触している。
【0016】
ドリフト領域１２は、ドレイン領域１１と繰り返し層１３の間に配置されており、ドレイン領域１１と繰り返し層１３を隔てている。ドリフト領域１２は、ドレイン領域１１よりもｎ型不純物の濃度が薄いｎ型領域である。
【0017】
繰り返し層１３は、ドリフト領域１２とボディ領域１６の間に配置されており、ドリフト領域１２とボディ領域１６を隔てている。繰り返し層１３は、複数のｎ型カラム１４と、複数のｐ型カラム１５と、を有している。繰り返し層１３は、半導体基板１０の上面１０ｂに対して直交する方向（即ち、ｚ方向）から見たときに（以下、「平面視したときに」という）、ｎ型カラム１４とｐ型カラム１５が繰り返し方向（この例ではｙ方向）に沿って交互に繰り返し配置されて構成されている。
【0018】
複数のｎ型カラム１４の各々は、下端がドリフト領域１２に接しており、上端がボディ領域１６に接している。ｎ型カラム１４のｎ型不純物の濃度は、ドリフト領域１２のｎ型不純物の濃度よりも濃い。複数のｐ型カラム１５の各々も、下端がドリフト領域１２に接しており、上端がボディ領域１６に接している。ｐ型カラム１５のｐ型不純物の濃度は、ボディ領域１６のｐ型不純物の濃度よりも濃い。複数のｎ型カラム１４と複数のｐ型カラム１５の組合せは、半導体装置１がオフしたときに電荷がバランスするように構成されており、ＳＪ層を構成している。
【0019】
ボディ領域１６は、繰り返し層１３上に配置されており、繰り返し層１３とソース領域１７、及び、繰り返し層１３とボディコンタクト領域１８を隔てている。ボディ領域１６は、半導体装置１がオンしたときにチャネルが形成される領域である。
【0020】
ソース領域１７は、半導体基板１０の上面１０ｂに露出する位置に配置されており、ｎ型不純物を高濃度に含むｎ+型領域である。ソース領域１７は、ソース電極２４にオーミック接触している。
【0021】
ボディコンタクト領域１８は、半導体基板１０の上面１０ｂに露出する位置に配置されており、ｐ型不純物を高濃度に含むｐ+型領域である。ボディコンタクト領域１８は、ソース電極２４にオーミック接触している。
【0022】
半導体装置１はさらに、複数のトレンチゲート３０を備えている。複数のトレンチゲート３０の各々は、半導体基板１０の上面１０ｂからソース領域１７及びボディ領域１６を貫通して繰り返し層１３に達するように形成されている。また、複数のトレンチゲート３０の各々は、半導体基板１０を平面視したときに、繰り返し層１３の繰り返し方向（即ち、ｙ方向）と平行に延びている。
【0023】
複数のトレンチゲート３０の各々は、ゲート電極３２と、ゲート絶縁膜３４と、を有している。ゲート電極３２は、ゲート絶縁膜３４によって半導体基板１０から絶縁されており、層間絶縁膜によってソース電極２４からも絶縁されている。ソース領域１７及びボディ領域１６は、トレンチゲート３０の側面に接している。繰り返し層１３を構成するｎ型カラム１４及びｐ型カラム１５は、トレンチゲート３０の側面及び底面に接している。
【0024】
図２に、繰り返し方向（即ち、ｙ方向）と厚み方向（即ち、ｚ方向）に平行な面（即ち、ｙｚ平面）で切断して得られる繰り返し層１３の要部拡大断面図を示す。繰り返し層１３は、下側繰り返し層１３Ａと、上側繰り返し層１３Ｂと、を有している。後述する製造方法で詳細するように、下側繰り返し層１３Ａと上側繰り返し層１３Ｂの各々は、繰り返し層１３を形成するときの積層単位である。この例では、２回の積層工程を経て繰り返し層１３が形成されている。この例に代えて、３回以上の積層工程を経て繰り返し層１３が形成されてもよい。
【0025】
複数のｎ型カラム１４の各々は、下側繰り返し層１３Ａに対応するｎ型カラム下側部分１４Ａと、上側繰り返し層１３Ｂに対応するｎ型カラム上側部分１４Ｂと、を有している。同様に、複数のｐ型カラム１５の各々は、下側繰り返し層１３Ａに対応するｐ型カラム下側部分１５Ａと、上側繰り返し層１３Ｂに対応するｐ型カラム上側部分１５Ｂと、を有している。このように、下側繰り返し層１３Ａは、ｎ型カラム下側部分１４Ａとｐ型カラム下側部分１５Ａが繰り返し方向（即ち、ｙ方向）に沿って交互に繰り返し配置されて構成されている。同様に、上側繰り返し層１３Ｂは、ｎ型カラム上側部分１４Ｂとｐ型カラム上側部分１５Ｂが繰り返し方向（即ち、ｙ方向）に沿って交互に繰り返し配置されて構成されている。なお、以下で「幅」についての説明があるときは、繰り返し方向（即ち、ｙ方向）に沿って測定される幅のことをいう。
【0026】
ｐ型カラム下側部分１５Ａは、中央部分４２と、端部分４４と、を有している。中央部分４２は、ｐ型カラム下側部分１５Ａのうちの中央側に位置する部分であり、幅Ｌｐａ１が厚み方向（即ち、ｚ方向）に概ね一定の部分である。より詳細には、中央部分４２は、繰り返し方向（即ち、ｙ方向）に対向する一対の側面が厚み方向（即ち、ｚ方向）に平行となっている部分であり、ｐ型カラム下側部分１５Ａのうちの最大幅を含む部分である。端部分４４は、ｐ型カラム下側部分１５Ａのうちの端部側に位置する部分であり、下側繰り返し層１３Ａと上側繰り返し層１３Ｂの間の境界面（破線で示す）と中央部分４２の間に設けられている部分である。端部分４４の繰り返し方向（即ち、ｙ方向）に対向する側面はいずれも、中央部分４２の繰り返し方向（即ち、ｙ方向）に対向する側面よりも内側に位置している。この例では、端部分４４が、中央部分４２から境界面に向けて先細りの形状を備えている。したがって、境界面における端部分４４の幅Ｌｐａ２は、中央部分４２の幅Ｌｐａ１よりも小さい。
【0027】
ｐ型カラム上側部分１５Ｂは、中央部分４８と、端部分４６と、を有している。中央部分４８は、ｐ型カラム上側部分１５Ｂのうちの中央側に位置する部分であり、幅Ｌｐｂ１が厚み方向（即ち、ｚ方向）に概ね一定の部分である。より詳細には、中央部分４８は、繰り返し方向（即ち、ｙ方向）に対向する一対の側面が厚み方向（即ち、ｚ方向）に平行となっている部分であり、ｐ型カラム上側部分１５Ｂのうちの最大幅を含む部分である。端部分４６は、ｐ型カラム上側部分１５Ｂのうちの端部側に位置する部分であり、下側繰り返し層１３Ａと上側繰り返し層１３Ｂの間の境界面（破線で示す）と中央部分４８の間に設けられている部分である。端部分４６の繰り返し方向（即ち、ｙ方向）に対向する側面はいずれも、中央部分４８の繰り返し方向（即ち、ｙ方向）に対向する側面よりも内側に位置している。この例では、端部分４６が、中央部分４８から境界面に向けて先細りの形状を備えている。したがって、境界面における端部分４６の幅Ｌｐｂ２は、中央部分４８の幅Ｌｐｂ１よりも小さい。
【0028】
ｎ型カラム下側部分１４Ａは、後述する製造方法で説明するように、ｐ型カラム下側部分１５Ａを形成した残部として形成され、隣接するｐ型カラム下側部分１５Ａの形状に対応した形状を有している。したがって、ｎ型カラム下側部分１４Ａでは、ｐ型カラム下側部分１５Ａの中央部分４２に隣接する部分が一定の幅Ｌｎａ１で構成されており、ｐ型カラム下側部分１５Ａの端部分４４に隣接する部分が境界面に向けて幅が漸増して構成されている。
【0029】
ｎ型カラム上側部分１４Ｂも同様に、隣接するｐ型カラム上側部分１５Ｂの形状に対応した形状を有している。ｎ型カラム上側部分１４Ｂでは、ｐ型カラム上側部分１５Ｂの中央部分４８に隣接する部分が一定の幅Ｌｎｂ１で構成されており、ｐ型カラム上側部分１５Ｂの端部分４６に隣接する部分が境界面に向けて幅が漸増して構成されている。
【0030】
ｎ型カラム下側部分１４Ａの幅Ｌｎａ１及びｎ型カラム上側部分１４Ｂの幅Ｌｎｂ１はいずれも、ｐ型カラム１５の端部分４４，４６の幅Ｌｐａ２，Ｌｐｂ２よりも大きい。また、ｎ型カラム下側部分１４Ａの幅Ｌｎａ１及びｎ型カラム上側部分１４Ｂの幅Ｌｎｂ１はいずれも、特に限定されるものではないが、例えば０．１～１．０μｍの範囲であってもよい。
【0031】
図３に、下側繰り返し層１３Ａと上側繰り返し層１３Ｂの間の境界面、即ち、図２のIII-III線で切断して得られる繰り返し層１３の要部拡大断面図を示す。図３に示すように、ｐ型カラム１５の端部分４４，４６の幅Ｌｐａ２，Ｌｐｂ２はいずれも、ｐ型カラム１５の長手方向（即ち、ｘ方向）に沿って一定である。
【0032】
この例に代えて、図４に示すように、ｐ型カラム１５の端部分４４，４６の幅Ｌｐａ２，Ｌｐｂ２はいずれも、ｐ型カラム１５の長手方向（即ち、ｘ方向）に沿って変化してもよい。換言すると、ｐ型カラム１５の端部分４４，４６は、ｐ型カラム１５の長手方向（即ち、ｘ方向）に沿って分散して配置された幅の広い部分を有していてもよい。この例に示されるように、ｐ型カラム１５の端部分４４，４６の幅広な部分は、ｐ型カラム１５の長手方向（即ち、ｘ方向）に沿って周期的に配置されていてもよい。また、ｐ型カラム１５の端部分４４，４６の幅広な部分は、中央部分４２，４８の幅Ｌｐａ１，Ｌｐｂ１と同一の幅を有していてもよい。
【0033】
ｐ型カラム１５の端部分４４，４６がこのような幅広な部分を有していると、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂが広い面積で接することができる。このため、半導体装置１の内蔵ダイオードがターンオフしたときに、ドリフト領域１２に蓄積していた正孔キャリアをソース電極２４まで効率的に排出することができる。なお、この例では、複数のｐ型カラム１５の各々の端部分４４，４６の幅広な部分が、繰り返し方向（即ち、ｙ方向）に一致するように配置されている。この例に代えて、複数のｐ型カラム１５の各々の端部分４４，４６の幅広な部分は、繰り返し方向（即ち、ｙ方向）に一致せずに配置されていてもよい。また、隣り合うｐ型カラム１５の各々の端部分４４，４６の幅広な部分が接続されていてもよい。
【0034】
次に、半導体装置１の動作について説明する。半導体装置１は、ドレイン電極２２にソース電極２４よりも高い電位が印加された状態で使用される。ゲート電極３２にゲート閾値以上の電位が印加されると、ゲート絶縁膜３４の近傍のボディ領域１６にチャネルが形成され、ソース領域１７とｎ型カラム１４がチャネルを介して接続される。これにより、ソース領域１７からチャネル、ｎ型カラム１４、及び、ドリフト領域１２を経由してドレイン領域１１へ電子が流れる。ゲート電極３２の電位をゲート閾値以上の値からゲート閾値未満の値へ引き下げると、チャネルが消失し、電子の流れが停止する。このように、半導体装置１は、スイッチング素子として動作することができる。
【0035】
図５及び図６を参照し、半導体装置１の作用効果について説明する。なお、図示明瞭化を目的として、符号については省略して図示している。図５及び図６は、図２に対応した断面図であり、図５が比較例の半導体装置の繰り返し層を示しており、図６が本実施形態の半導体装置の繰り返し層を示している。図５及び図６は、下側繰り返し層上に上側繰り返し層を積層したときに、繰り返し方向（即ち、ｙ方向）に沿って位置ズレが生じたときの様子を示している。
【0036】
図５に示す比較例は、繰り返し層１３を構成するｎ型カラム及びｐ型カラムの幅がいずれも、厚み方向に一定で構成されている。このような比較例では、位置ズレが生じたときに、境界面においてｎ型カラム下側部分とｎ型カラム上側部分の間に狭窄部分（破線で示す）が形成される。ｎ型カラム下側部分とｎ型カラム上側部分は、半導体装置１がオンしたときに電流が流れる経路である。このため、位置ズレが生じてｎ型カラム下側部分とｎ型カラム上側部分の間に狭窄部分が形成されると、半導体装置１のオン抵抗が大幅に増加してしまう。
【0037】
一方、図６に示す本実施形態では、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々が幅の狭い端部分４４，４６を有している。換言すると、ｎ型カラム下側部分とｎ型カラム上側部分の各々は、境界面において幅広に形成されている。このため、ｎ型カラム下側部分とｎ型カラム上側部分は、境界面において広い面積で接続することができる。したがって、位置ズレが生じたとしても、境界面においてｎ型カラム下側部分１４Ａとｎ型カラム上側部分１４Ｂの間に狭窄部分が形成されず、両者の接続が良好に維持される。この結果、半導体装置１は、位置ズレに対するロバスト性が高く、電気的特性の悪化が抑えられる構造を備えている。
【0038】
下側繰り返し層１３Ａと上側繰り返し層１３Ｂの間の位置ズレによる電気的特性の悪化は、ｎ型カラム１４の幅が小さいときに顕在化する。例えば、ｎ型カラムの幅Ｌｎａ１，Ｌｎｂ１が１．０μｍ未満になると、位置ズレによる電気的特性の悪化が顕在化する。したがって、本明細書が開示する技術は、ｎ型カラムの幅Ｌｎａ１，Ｌｎｂ１が１．０μｍ未満のときに特に有用である。
【0039】
下側繰り返し層１３Ａと上側繰り返し層１３Ｂの間の位置ズレは、アライメントマークの位置ズレ量に大きく影響を受ける。半導体基板１０に炭化珪素が用いられている場合、アライメントマーク上にエピ成長したときに、半導体基板のオフ角（例えば４度）の影響でアライメントマークの位置ズレ量が増大することが知られている。このようなアライメントマークの位置ズレは、下側繰り返し層１３Ａ上に上側繰り返し層１３Ｂを形成するときに生じ得る。したがって、本明細書が開示する技術は、半導体基板１０に炭化珪素が用いられている場合に特に有用である。
【0040】
上記本実施形態では、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々が幅の狭い端部分４４，４６を有している。この例に代えて、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂのいずれか一方が、幅の狭い端部分を有していてもよい。この場合でも、位置ズレが生じたときの電気的特性の悪化を抑えることができる。
【0041】
上記実施形態では、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々の端部分４４，４６が、境界面に向けて先細りの形状を備えていた。端部分４４，４６の形状は、境界面における端部分４４，４６の幅Ｌｐａ２，Ｌｐｂ２が中央部分４２，４８の幅Ｌｐａ１，Ｌｐｂ１よりも小さい限りにおいて、様々な形状を採用することができる。
【0042】
例えば、端部分４４，４６を構成する一対の側面の形状が対称でなくてもよい。また、図７に示すように、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々の端部分４４，４６は、その幅が厚み方向（即ち、ｚ方向）に沿って一定となるような形状を備えていてもよい。また、図８に示すように、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々の端部分４４，４６が、境界面に向けて丸みを帯びた形状を備えていてもよい。また、図９に示すように、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々の端部分４４，４６は、一方の側面のみが中央部分４２，４８の側面よりも内側に位置するような形状を備えていてもよい。換言すると、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々の端部分４４，４６は、一方の側面が中央部分４２，４８の側面と面一であってもよい。なお、図９に示す構造では、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂは、境界面に対して非対称に構成されている。この例に代えて、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂは、境界面に対して対称に構成されていてもよい。
【0043】
上記実施形態では、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々の端部分４４，４６のｐ型不純物の濃度については特に言及されていない。図１０に示すように、ｐ型カラム下側部分１５Ａとｐ型カラム上側部分１５Ｂの各々の端部分４４，４６のｐ型不純物の濃度が、中央部分４２，４８のｐ型不純物の濃度よりも濃く形成されていてもよい。ｐ型カラム１５の端部分４４，４６のｐ型不純物の濃度が濃く形成されていると、幅の狭い端部分４４，４６による抵抗の増加を抑えることができる。このため、半導体装置１の内蔵ダイオードがターンオフしたときに、ドリフト領域１２に蓄積していた正孔キャリアをソース電極２４まで効率的に排出することができる。
【0044】
次に、半導体装置１を製造する方法のうちの繰り返し層を形成するためのいくつかの方法について説明する。
【0045】
（第１の製造方法）
第１の製造方法は、図２の断面に示される繰り返し層１３を形成する方法である。まず、図１１に示すように、ドリフト領域１２上にｎ型下側エピ層１１４Ａを成膜する。次に、ｎ型下側エピ層１１４Ａ上にマスク膜５１とフォトレジスト膜５２を成膜する。
第１の製造方法は、図２の断面に示される繰り返し層１３を形成する方法である。まず、図１１に示すように、ドリフト領域１２上にｎ型下側エピ層１１４Ａを成膜する。次に、ｎ型下側エピ層１１４Ａ上にマスク膜５１とフォトレジスト膜５２を成膜する。
【0046】
次に、図１２に示すように、フォトレジスト膜５２をパターニングした後に、ドライエッチング技術を利用して、マスク膜５１に開口５３を形成する。開口５３の底面には、ｎ型下側エピ層１１４Ａの上面が露出している。
【0047】
次に、図１３及び図１４に示すように、イオン注入技術を利用して、マスク膜５１の開口５３を介してｎ型下側エピ層１１４Ａにｐ型イオンを注入する。イオン注入角度は、ｎ型下側エピ層１１４Ａの上面に対して斜め方向である。
【0048】
次に、図１５に示すように、イオン注入技術を利用して、マスク膜５１の開口５３を介してｎ型下側エピ層１１４Ａにｐ型イオンを注入する。イオン注入角度は、ｎ型下側エピ層１１４Ａの上面に対して垂直方向である。このように、イオン注入条件を変えた複数回のイオン注入を実施することにより、ｎ型下側エピ層１１４Ａ内に複数のｐ型カラム下側部分１５Ａが形成される。また、ｎ型下側エピ層１１４Ａのうちの複数のｐ型カラム下側部分１５Ａを形成した残部に複数のｎ型カラム下側部分１４Ａが形成される。この結果、複数のｐ型カラム下側部分１５Ａと複数のｎ型カラム下側部分１４Ａを備えた下側繰り返し層１３Ａが形成される。
【0049】
次に、図１６に示すように、マスク膜５１を除去した後に、エピタキシャル成長技術を利用して、下側繰り返し層１３Ａ上にｎ型上側エピ層１１４Ｂを成膜する。上記したように、このステップにおいて、アライメントマークの位置ズレ量が増大することがある。
【0050】
次に、図１７に示すように、ｎ型上側エピ層１１４Ｂ上にマスク膜５４とフォトレジスト膜５５を成膜する。
【0051】
次に、図１８に示すように、フォトレジスト膜５５をパターニングした後に、ドライエッチング技術を利用して、マスク膜５４に開口５６を形成する。ただし、この段階では、開口５６の底面にはマスク膜５４が残存している。
【0052】
次に、図１９に示すように、ウェットエッチング技術を利用して、開口５６の底面にｎ型上側エピ層１１４Ｂの上面が露出するように、マスク膜５４の開口５６を拡大する。なお、このステップは、等方性エッチングのために、マスク膜５４の開口５６の底部を画定する側壁は、丸みを帯びるように形成され得る。
【0053】
次に、図２０に示すように、フォトレジスト膜５５を除去する。
【0054】
次に、図２１に示すように、イオン注入技術を利用して、マスク膜５４の開口５６を介してｎ型上側エピ層１１４Ｂにｐ型イオンを注入する。イオン注入角度は、ｎ型上側エピ層１１４Ｂの上面に対して垂直方向である。ｎ型上側エピ層１１４Ｂ内にはマスク膜５４の開口５６の形状に対応してｐ型イオンが注入され、複数のｐ型カラム上側部分１５Ｂが形成される。また、ｎ型上側エピ層１１４Ｂのうちの複数のｐ型カラム上側部分１５Ｂを形成した残部に複数のｎ型カラム上側部分１４Ｂが形成される。この結果、複数のｐ型カラム上側部分１５Ｂと複数のｎ型カラム上側部分１４Ｂを備えた上側繰り返し層１３Ｂが形成される。これらの工程を経て、下側繰り返し層１３Ａと上側繰り返し層１３Ｂが積層した繰り返し層１３を形成することができる。
【0055】
（第２の製造方法）
第２の製造方法は、図７の断面に示される繰り返し層１３を形成する方法である。ｎ型下側エピ層１１４Ａ上にマスク膜をパターニングするまでのステップは、第１の製造方法のステップ（即ち、図１１及び図１２）と同様とすることができる。ここで、第２の製造方法では、ｎ型下側エピ層１１４Ａ上にパターニングされるマスク膜を「６１」とし、その開口を「６２」とする。
第２の製造方法は、図７の断面に示される繰り返し層１３を形成する方法である。ｎ型下側エピ層１１４Ａ上にマスク膜をパターニングするまでのステップは、第１の製造方法のステップ（即ち、図１１及び図１２）と同様とすることができる。ここで、第２の製造方法では、ｎ型下側エピ層１１４Ａ上にパターニングされるマスク膜を「６１」とし、その開口を「６２」とする。
【0056】
次に、図２２に示すように、イオン注入技術を利用して、マスク膜６１の開口６２を介してｎ型下側エピ層１１４Ａにｐ型イオンを注入する。イオン注入角度は、ｎ型下側エピ層１１４Ａの上面に対して垂直方向である。
【0057】
次に、図２３に示すように、ウェットエッチング技術を利用して、マスク膜６１の開口６２を画定する側面をエッチングし、マスク膜６１の開口６２を拡大する。
【0058】
次に、図２４に示すように、イオン注入技術を利用して、マスク膜６１の開口６２を介してｎ型下側エピ層１１４Ａにｐ型イオンを注入する。イオン注入角度は、ｎ型下側エピ層１１４Ａの上面に対して垂直方向である。また、イオン注入エネルギーを調整することにより、ｎ型下側エピ層１１４Ａの上層部の除く部分にｐ型イオンを選択的に注入する。このように、イオン注入条件を変えた複数回のイオン注入を実施することにより、ｎ型下側エピ層１１４Ａ内に複数のｐ型カラム下側部分１５Ａが形成される。また、ｎ型下側エピ層１１４Ａのうちの複数のｐ型カラム下側部分１５Ａを形成した残部に複数のｎ型カラム下側部分１４Ａが形成される。この結果、複数のｐ型カラム下側部分１５Ａと複数のｎ型カラム下側部分１４Ａを備えた下側繰り返し層１３Ａが形成される。
【0059】
次に、図２５に示すように、マスク膜６１を除去した後に、エピタキシャル成長技術を利用して、下側繰り返し層１３Ａ上にｎ型上側エピ層１１４Ｂを成膜する。上記したように、このステップにおいて、アライメントマークの位置ズレ量が増大することがある。次に、ｎ型上側エピ層１１４Ｂ上にマスク膜６３を成膜する。
【0060】
次に、図２６に示すように、ドライエッチング技術を利用して、マスク膜６３に開口６４を形成する。開口６４の底面には、ｎ型上側エピ層１１４Ｂの上面が露出している。
【0061】
次に、図２７に示すように、イオン注入技術を利用して、マスク膜６３の開口６４を介してｎ型上側エピ層１１４Ｂにｐ型イオンを注入する。イオン注入角度は、ｎ型上側エピ層１１４Ｂの上面に対して垂直方向である。
【0062】
次に、図２８に示すように、ウェットエッチング技術を利用して、マスク膜６３の開口６４を画定する側面をエッチングし、マスク膜６３の開口６４を拡大する。
【0063】
次に、図２９に示すように、イオン注入技術を利用して、マスク膜６３の開口６４を介してｎ型上側エピ層１１４Ｂにｐ型イオンを注入する。イオン注入角度は、ｎ型上側エピ層１１４Ｂの上面に対して垂直方向である。また、イオン注入エネルギーを調整することにより、ｎ型上側エピ層１１４Ｂの下層部を除く部分にｐ型イオンを選択的に注入する。このように、イオン注入条件を変えた複数回のイオン注入を実施することにより、ｎ型上側エピ層１１４Ｂ内に複数のｐ型カラム上側部分１５Ｂが形成される。また、ｎ型上側エピ層１１４Ｂのうちの複数のｐ型カラム上側部分１５Ｂを形成した残部に複数のｎ型カラム上側部分１４Ｂが形成される。この結果、複数のｐ型カラム上側部分１５Ｂと複数のｎ型カラム上側部分１４Ｂを備えた上側繰り返し層１３Ｂが形成される。これらの工程を経て、下側繰り返し層１３Ａと上側繰り返し層１３Ｂが積層した繰り返し層１３を形成することができる。
【0064】
（第３の製造方法）
第３の製造方法は、図７の断面に示される繰り返し層１３を形成する方法である。まず、図３０に示すように、ドリフト領域１２上にｎ型下側エピ層１１４Ａを成膜する。次に、ｎ型下側エピ層１１４Ａ上にマスク膜７１を成膜する。
第３の製造方法は、図７の断面に示される繰り返し層１３を形成する方法である。まず、図３０に示すように、ドリフト領域１２上にｎ型下側エピ層１１４Ａを成膜する。次に、ｎ型下側エピ層１１４Ａ上にマスク膜７１を成膜する。
【0065】
次に、図３１に示すように、ドライエッチング技術を利用して、マスク膜７１に開口７２を形成する。開口７２の底面には、ｎ型下側エピ層１１４Ａの上面が露出している。
【0066】
次に、図３２に示すように、ドライエッチング技術を利用して、ｎ型下側エピ層１１４ＡにトレンチＴ１を形成する。
【0067】
次に、図３３に示すように、エピタキシャル成長技術を利用して、トレンチＴ１内が充填されるように、ｐ型エピ層１１５Ａを形成する。
【0068】
次に、図３４に示すように、研磨技術を利用して、ｎ型下側エピ層１１４Ａ上に成膜されたｐ型エピ層１１５Ａを除去し、ｎ型下側エピ層１１４Ａの上面を露出させる。
【0069】
次に、図３５に示すように、ｎ型下側エピ層１１４Ａ及びｐ型エピ層１１５Ａ上にマスク膜７３を成膜する。
【0070】
次に、図３６に示すように、ドライエッチング技術を利用して、マスク膜７３に開口７４を形成する。開口７４の底面には、ｐ型エピ層１１５Ａの上面の一部が露出している。
【0071】
次に、図３７に示すように、イオン注入技術を利用して、マスク膜７３の開口７４を介してｐ型エピ層１１５Ａにｎ型イオンをカウンタードーピングで注入する。イオン注入角度は、ｐ型エピ層１１５Ａの上面に対して垂直方向である。また、イオン注入エネルギーを調整することにより、ｐ型エピ層１１５Ａの上層部のみにｎ型イオンを選択的に注入する。このように、エピタキシャル成長とイオン注入を組み合わせて実施することにより、ｎ型下側エピ層１１４Ａ内に複数のｐ型カラム下側部分１５Ａが形成される。また、ｎ型下側エピ層１１４Ａのうちの複数のｐ型カラム下側部分１５Ａを形成した残部に複数のｎ型カラム下側部分１４Ａが形成される。この結果、複数のｐ型カラム下側部分１５Ａと複数のｎ型カラム下側部分１４Ａを備えた下側繰り返し層１３Ａが形成される。
【0072】
次に、図３８に示すように、マスク膜７３を除去した後に、エピタキシャル成長技術を利用して、下側繰り返し層１３Ａ上にｎ型上側エピ層１１４Ｂを成膜する。上記したように、このステップにおいて、アライメントマークの位置ズレ量が増大することがある。次に、ｎ型上側エピ層１１４Ｂ上にマスク膜７５を成膜する。
【0073】
次に、図３９に示すように、ドライエッチング技術を利用して、マスク膜７５に開口７６を形成する。開口７６の底面には、ｎ型上側エピ層１１４Ｂの上面が露出している。
【0074】
次に、図４０に示すように、ドライエッチング技術を利用して、ｎ型上側エピ層１１４ＢにトレンチＴ２を形成する。トレンチＴ２は、ｎ型上側エピ層１１４Ｂの上層部に浅く形成される。
【0075】
次に、図４１に示すように、ウェットエッチング技術を利用して、マスク膜７５の開口７６を画定する側面をエッチングし、マスク膜７５の開口７６を拡大する。
【0076】
次に、図４２に示すように、ドライエッチング技術を利用して、ｎ型上側エピ層１１４Ｂに形成されていたトレンチＴ２を深く加工する。トレンチＴ２は、先端が凸状を維持しながら深く加工される。
【0077】
次に、図４３に示すように、マスク膜７５を除去した後に、エピタキシャル成長技術を利用して、トレンチＴ２内が充填されるように、ｐ型エピ層１１５Ｂを形成する。
【0078】
次に、図４４に示すように、研磨技術を利用して、ｎ型上側エピ層１１４Ｂ上に成膜されたｐ型エピ層１１５Ｂを除去し、ｎ型上側エピ層１１４Ｂの上面を露出させる。このように、複数回のトレンチ加工とエピタキシャル成長を組み合わせて実施することにより、ｎ型上側エピ層１１４Ｂ内に複数のｐ型カラム上側部分１５Ｂが形成される。また、ｎ型上側エピ層１１４Ｂのうちの複数のｐ型カラム上側部分１５Ｂを形成した残部に複数のｎ型カラム上側部分１４Ｂが形成される。この結果、複数のｐ型カラム上側部分１５Ｂと複数のｎ型カラム上側部分１４Ｂを備えた上側繰り返し層１３Ｂが形成される。これらの工程を経て、下側繰り返し層１３Ａと上側繰り返し層１３Ｂが積層した繰り返し層１３を形成することができる。
【0079】
（第４の製造方法）
第４の製造方法は、図９の断面に示される繰り返し層１３を形成する方法である。ｎ型下側エピ層１１４Ａ内に斜めイオン注入を行うまでのステップは、第１の製造方法のステップ（即ち、図１１、図１２及び図１３）と同様とすることができる。ここで、第４の製造方法では、ｎ型下側エピ層１１４Ａ上にパターニングされるマスク膜を「８１」とし、その開口を「８２」とする。
第４の製造方法は、図９の断面に示される繰り返し層１３を形成する方法である。ｎ型下側エピ層１１４Ａ内に斜めイオン注入を行うまでのステップは、第１の製造方法のステップ（即ち、図１１、図１２及び図１３）と同様とすることができる。ここで、第４の製造方法では、ｎ型下側エピ層１１４Ａ上にパターニングされるマスク膜を「８１」とし、その開口を「８２」とする。
【0080】
次に、図４５に示すように、イオン注入技術を利用して、マスク膜８１の開口８２を介してｎ型下側エピ層１１４Ａにｐ型イオンを注入する。イオン注入角度は、ｎ型下側エピ層１１４Ａの上面に対して垂直方向である。このように、イオン注入条件を変えた複数回のイオン注入を実施することにより、ｎ型下側エピ層１１４Ａ内に複数のｐ型カラム下側部分１５Ａが形成される。また、ｎ型下側エピ層１１４Ａのうちの複数のｐ型カラム下側部分１５Ａを形成した残部に複数のｎ型カラム下側部分１４Ａが形成される。この結果、複数のｐ型カラム下側部分１５Ａと複数のｎ型カラム下側部分１４Ａを備えた下側繰り返し層１３Ａが形成される。
【0081】
次に、図４６に示すように、マスク膜８１を除去した後に、エピタキシャル成長技術を利用して、下側繰り返し層１３Ａ上にｎ型上側エピ層１１４Ｂを成膜する。上記したように、このステップにおいて、アライメントマークの位置ズレ量が増大することがある。
【0082】
次に、図４７に示すように、ｎ型上側エピ層１１４Ｂ上にマスク膜８３とフォトレジスト膜８４を成膜する。
【0083】
次に、図４８に示すように、フォトレジスト膜８４をパターニングした後に、ドライエッチング技術を利用して、マスク膜８３に開口８５を形成する。ただし、この段階では、開口８５の底面にはマスク膜８３が残存している。
【0084】
次に、図４９に示すように、ウェットエッチング技術を利用して、開口８５の底面にｎ型上側エピ層１１４Ｂの上面が露出するように、マスク膜８３の開口８５を拡大する。なお、このステップは、等方性エッチングのために、マスク膜８３の開口８５の底部を画定する側壁は、丸みを帯びるように形成され得る。
【0085】
次に、図５０に示すように、フォトレジスト膜８４を除去した後に、マスク膜８３上に新たにフォトレジスト膜８６を成膜し、ドライエッチング技術を利用して、フォトレジスト膜８６に開口８７を形成する。開口８７が形成されたフォトレジスト膜８６は、マスク膜８３の一対の側面のうちの一方を被覆し、他方を露出するように加工される。
【0086】
次に、図５１に示すように、ドライエッチング技術を利用して、フォトレジスト膜８６の開口８７内に突出するマスク膜８３の底部の一部を除去する。
【0087】
次に、図５２に示すように、フォトレジスト膜８６を除去する。
【0088】
次に、図５３に示すように、イオン注入技術を利用して、マスク膜８３の開口８５を介してｎ型上側エピ層１１４Ｂにｐ型イオンを注入する。イオン注入角度は、ｎ型上側エピ層１１４Ｂの上面に対して垂直方向である。ｎ型上側エピ層１１４Ｂ内にはマスク膜８３の開口８５の形状に対応してｐ型イオンが注入され、複数のｐ型カラム上側部分１５Ｂが形成される。また、ｎ型上側エピ層１１４Ｂのうちの複数のｐ型カラム上側部分１５Ｂを形成した残部に複数のｎ型カラム上側部分１４Ｂが形成される。この結果、複数のｐ型カラム上側部分１５Ｂと複数のｎ型カラム上側部分１４Ｂを備えた上側繰り返し層１３Ｂが形成される。これらの工程を経て、下側繰り返し層１３Ａと上側繰り返し層１３Ｂが積層した繰り返し層１３を形成することができる。
【0089】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
【0090】
（特徴１）
半導体基板を平面視したときに、第１導電型カラムと第２導電型カラムが少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層を有する半導体装置の製造方法であって、
前記繰り返し層を形成する工程、を備えており、
前記繰り返し層を形成する工程は、
第１導電型の下側エピ層内の一部を第２導電型の領域に置換することにより、第１導電型カラム下側部分と第２導電型カラム下側部分が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層を形成する工程と、
前記下側繰り返し層上に上側繰り返し層を形成する工程であって、第１導電型の上側エピ層内の一部を第２導電型の領域に置換することにより、第１導電型カラム上側部分と第２導電型カラム上側部分が前記繰り返し方向に沿って交互に繰り返された前記上側繰り返し層を形成する工程と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に沿って測定される前記中央部分の幅よりも小さい、半導体装置の製造方法。
半導体基板を平面視したときに、第１導電型カラムと第２導電型カラムが少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層を有する半導体装置の製造方法であって、
前記繰り返し層を形成する工程、を備えており、
前記繰り返し層を形成する工程は、
第１導電型の下側エピ層内の一部を第２導電型の領域に置換することにより、第１導電型カラム下側部分と第２導電型カラム下側部分が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層を形成する工程と、
前記下側繰り返し層上に上側繰り返し層を形成する工程であって、第１導電型の上側エピ層内の一部を第２導電型の領域に置換することにより、第１導電型カラム上側部分と第２導電型カラム上側部分が前記繰り返し方向に沿って交互に繰り返された前記上側繰り返し層を形成する工程と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に沿って測定される前記中央部分の幅よりも小さい、半導体装置の製造方法。
【0091】
（特徴２）
前記中央部分と前記端部分は、製造条件を変えた複数回のイオン注入によって成形される、特徴１に記載の半導体装置の製造方法。
前記中央部分と前記端部分は、製造条件を変えた複数回のイオン注入によって成形される、特徴１に記載の半導体装置の製造方法。
【0092】
（特徴３）
前記中央部分と前記端部分は、結晶成長とイオン注入の組合せによって形成される、特徴１に記載の半導体装置の製造方法。
前記中央部分と前記端部分は、結晶成長とイオン注入の組合せによって形成される、特徴１に記載の半導体装置の製造方法。
【0093】
（特徴４）
前記繰り返し方向に沿って測定される前記第１導電型カラムの幅であって、前記第２導電型カラムの前記中央部分に隣接する部分の幅が、１．０μｍ未満である、特徴１～３のいずれか１つに記載の半導体装置の製造方法。
前記繰り返し方向に沿って測定される前記第１導電型カラムの幅であって、前記第２導電型カラムの前記中央部分に隣接する部分の幅が、１．０μｍ未満である、特徴１～３のいずれか１つに記載の半導体装置の製造方法。
【0094】
（特徴５）
前記第２導電型カラム下側部分と第２導電型カラム上側部分の双方が、前記中央部分と前記端部分と、を含む、特徴１～４のいずれか１つに記載の半導体装置の製造方法。
前記第２導電型カラム下側部分と第２導電型カラム上側部分の双方が、前記中央部分と前記端部分と、を含む、特徴１～４のいずれか１つに記載の半導体装置の製造方法。
【0095】
（特徴６）
前記端部分の前記繰り返し方向に対向する側面はいずれも、前記中央部分の前記繰り返し方向に対向する側面よりも内側に位置する、特徴１～５のいずれか１つに記載の半導体装置の製造方法。
前記端部分の前記繰り返し方向に対向する側面はいずれも、前記中央部分の前記繰り返し方向に対向する側面よりも内側に位置する、特徴１～５のいずれか１つに記載の半導体装置の製造方法。
【0096】
（特徴７）
前記端部分の前記第２導電型不純物の濃度は、前記中央部分の前記第２導電型不純物の濃度よりも濃い、特徴１～６のいずれか１つに記載の半導体装置の製造方法。
前記端部分の前記第２導電型不純物の濃度は、前記中央部分の前記第２導電型不純物の濃度よりも濃い、特徴１～６のいずれか１つに記載の半導体装置の製造方法。
【0097】
（特徴８）
前記半導体基板を平面視したときに、前記第１導電型カラムと前記第２導電型カラムはいずれも、前記繰り返し方向に直交する方向に沿って延びており、
前記半導体基板を平面視したときに、前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に直交する方向に沿って変化する、特徴１～７のいずれか１つに記載の半導体装置の製造方法。
前記半導体基板を平面視したときに、前記第１導電型カラムと前記第２導電型カラムはいずれも、前記繰り返し方向に直交する方向に沿って延びており、
前記半導体基板を平面視したときに、前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に直交する方向に沿って変化する、特徴１～７のいずれか１つに記載の半導体装置の製造方法。
【0098】
（特徴９）
前記繰り返し層がＳＪ層である、特徴１～８のいずれか１つに記載の半導体装置の製造方法。
前記繰り返し層がＳＪ層である、特徴１～８のいずれか１つに記載の半導体装置の製造方法。
【0099】
（特徴１０）
半導体装置であって、
半導体基板を平面視したときに、第１導電型カラムと第２導電型カラムが少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層を備えており、
前記繰り返し層は、
前記第１導電型カラム下側部分と前記第２導電型カラム下側部分が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層と、
第１導電型カラム上側部分と第２導電型カラム上側部分が前記繰り返し方向に沿って交互に繰り返された上側繰り返し層と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に沿って測定される前記中央部分の幅よりも小さい、半導体装置。
半導体装置であって、
半導体基板を平面視したときに、第１導電型カラムと第２導電型カラムが少なくとも１つの繰り返し方向に沿って交互に繰り返し配置された繰り返し層を備えており、
前記繰り返し層は、
前記第１導電型カラム下側部分と前記第２導電型カラム下側部分が前記繰り返し方向に沿って交互に繰り返された下側繰り返し層と、
第１導電型カラム上側部分と第２導電型カラム上側部分が前記繰り返し方向に沿って交互に繰り返された上側繰り返し層と、を有しており、
前記第２導電型カラム下側部分と第２導電型カラム上側部分の少なくともいずれか一方は、中央部分と、前記下側繰り返し層と前記上側繰り返し層の間の境界面と前記中央部分の間に設けられている端部分と、を含み、
前記繰り返し方向に沿って測定される前記境界面における前記端部分の幅は、前記繰り返し方向に沿って測定される前記中央部分の幅よりも小さい、半導体装置。
【0100】
（特徴１１）
前記繰り返し方向に沿って測定される前記第１導電型カラムの幅であって、前記第２導電型カラムの前記中央部分に隣接する部分の幅が、１．０μｍ未満である、特徴１０に記載の半導体装置。
前記繰り返し方向に沿って測定される前記第１導電型カラムの幅であって、前記第２導電型カラムの前記中央部分に隣接する部分の幅が、１．０μｍ未満である、特徴１０に記載の半導体装置。
【0101】
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
【符号の説明】
【0102】
１：半導体装置、 １０：半導体基板、 １１：ドレイン領域、 １２：ドリフト領域、 １３：繰り返し層、 １３Ａ：下側繰り返し層、 １３Ｂ：上側繰り返し層、 １４：ｎ型カラム、 １４Ａ：ｎ型カラム下側部分、 １４Ｂ：ｎ型カラム上側部分、 １５：ｐ型カラム、 １５Ａ：ｐ型カラム下側部分、 １５Ｂ：ｐ型カラム上側部分、 １６：ボディ領域、 １７：ソース領域、 １８：ボディコンタクト領域、 ２２：ドレイン電極、 ２４：ソース電極、 ３０：トレンチゲート、 ３２：ゲート電極、 ３４：ゲート絶縁膜、 ４２，４８：中央部分、 ４４，４６：端部分
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【手続補正書】
【提出日】2023-05-22
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【0003】
【特許文献1】再表２０２０／１１０５１４号公報