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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024002003
(43)【公開日】2024-01-11
(54)【発明の名称】メモリデバイス及びメモリシステム
(51)【国際特許分類】
G11C 13/00 20060101AFI20231228BHJP
G11C 11/16 20060101ALI20231228BHJP
【ＦＩ】
G11C13/00 400H
G11C11/16 230
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022100915
(22)【出願日】2022-06-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】穂谷 克彦
(57)【要約】
【課題】メモリデバイスの動作特性を向上する。
【解決手段】実施形態のメモリデバイスは、第１のメモリセルを含む第１のバンクＢＫ＜ｉ＞と、第２のメモリセルを含む第２のバンクＢＫ＜ｊ＞と、データを一時的に記憶するバッファ回路と、を含み、第１のメモリセルに対する読み出しシーケンス時において、第１のバンクＢＫ＜ｉ＞は、第１のメモリセルから第１の信号をセンスし、第１の信号がセンスされた後、第１のメモリセルをリセット状態に設定し、リセット状態の前記第１のメモリセルから第２の信号をセンスし、第１の信号と前記第２の信号とに基づいて、第１のメモリセルが記憶する第１のデータを確定し、第１のデータを、バッファ回路に格納し、第２のバンクＢＫ＜ｊ＞は、バッファ回路内の第１のデータを、第２のメモリセルに書き込む。
【選択図】 図１１
【解決手段】実施形態のメモリデバイスは、第１のメモリセルを含む第１のバンクＢＫ＜ｉ＞と、第２のメモリセルを含む第２のバンクＢＫ＜ｊ＞と、データを一時的に記憶するバッファ回路と、を含み、第１のメモリセルに対する読み出しシーケンス時において、第１のバンクＢＫ＜ｉ＞は、第１のメモリセルから第１の信号をセンスし、第１の信号がセンスされた後、第１のメモリセルをリセット状態に設定し、リセット状態の前記第１のメモリセルから第２の信号をセンスし、第１の信号と前記第２の信号とに基づいて、第１のメモリセルが記憶する第１のデータを確定し、第１のデータを、バッファ回路に格納し、第２のバンクＢＫ＜ｊ＞は、バッファ回路内の第１のデータを、第２のメモリセルに書き込む。
【選択図】 図１１
【特許請求の範囲】
【請求項1】
第１のメモリセルを含む第１のバンクと、
第２のメモリセルを含む第２のバンクと、
データを一時的に記憶するバッファ回路と、
を具備し、
前記第１のメモリセルに対する読み出しシーケンス時において、
前記第１のバンクは、
前記第１のメモリセルから第１の信号をセンスし、
前記第１の信号がセンスされた後、前記第１のメモリセルをリセット状態に設定し、
前記リセット状態の前記第１のメモリセルから第２の信号をセンスし、
前記第１の信号と前記第２の信号とに基づいて、前記第１のメモリセルが記憶する第１のデータを確定し、
前記第１のデータを、前記バッファ回路に格納し、
前記第２のバンクは、
前記バッファ回路内の前記第１のデータを、前記第２のメモリセルに書き込む、
メモリデバイス。
第２のメモリセルを含む第２のバンクと、
データを一時的に記憶するバッファ回路と、
を具備し、
前記第１のメモリセルに対する読み出しシーケンス時において、
前記第１のバンクは、
前記第１のメモリセルから第１の信号をセンスし、
前記第１の信号がセンスされた後、前記第１のメモリセルをリセット状態に設定し、
前記リセット状態の前記第１のメモリセルから第２の信号をセンスし、
前記第１の信号と前記第２の信号とに基づいて、前記第１のメモリセルが記憶する第１のデータを確定し、
前記第１のデータを、前記バッファ回路に格納し、
前記第２のバンクは、
前記バッファ回路内の前記第１のデータを、前記第２のメモリセルに書き込む、
メモリデバイス。
【請求項2】
前記第１のデータをコントローラに出力するインターフェイス回路を、
さらに具備し、
前記第２のバンクは、前記インターフェイス回路が前記バッファ回路内の前記第１のデータを前記コントローラへ出力する前に、前記第１のデータを前記第２のメモリセルに書き込む、
請求項１に記載のメモリデバイス。
さらに具備し、
前記第２のバンクは、前記インターフェイス回路が前記バッファ回路内の前記第１のデータを前記コントローラへ出力する前に、前記第１のデータを前記第２のメモリセルに書き込む、
請求項１に記載のメモリデバイス。
【請求項3】
前記第１のバンクに関する第１のアドレスと、前記読み出しシーケンスの実行を示す第１のコマンドと、前記第２のバンクに関する第２のアドレスと、を受けるインターフェイス回路を、
さらに具備する請求項１に記載のメモリデバイス。
さらに具備する請求項１に記載のメモリデバイス。
【請求項4】
前記インターフェイス回路は、前記第２のアドレスの受信の後、前記第１のデータの出力を示す第２のコマンドを受け、
前記インターフェイス回路は、前記第２のコマンドに応じて、前記バッファ回路内の前記第１のデータをコントローラに出力する、
請求項３に記載のメモリデバイス。
前記インターフェイス回路は、前記第２のコマンドに応じて、前記バッファ回路内の前記第１のデータをコントローラに出力する、
請求項３に記載のメモリデバイス。
【請求項5】
前記インターフェイス回路は、前記第１のアドレスを受ける前に、ウェアレベリング処理の実行を示す第２のコマンドを受ける、
請求項３に記載のメモリデバイス。
請求項３に記載のメモリデバイス。
【請求項6】
前記第２のバンクは、前記第１のバンクが前記第１のメモリセルを前記リセット状態に設定するのと並行して、前記第２のメモリセルを前記リセット状態に設定する、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項7】
前記第２のメモリセルに対する前記第１のデータの書き込みは、ウェアレベリング処理及びライトバック動作である、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項8】
前記第１のメモリセルは、前記読み出しシーケンスの完了の後、前記リセット状態を維持する、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項9】
前記第１のメモリセルは、磁気抵抗効果素子と、前記磁気抵抗効果素子に接続されたスイッチング素子と、を含む、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項10】
複数の第１のメモリセルを含む第１のバンクと、複数の第２のメモリセルを含む第２のバンクと、データを一時的に記憶するバッファ回路と、を含むメモリデバイスと、
前記メモリデバイスに対して読み出しシーケンスを命令するコントローラと、
を具備し、
前記コントローラは、前記第１のバンクに対する前記読み出しシーケンスを前記メモリデバイスに命令する時、前記第１のバンクに関する第１のアドレスと、前記読み出しシーケンスを命令する第１のコマンドと、前記第２のバンクに関する第２のアドレスと、を前記メモリデバイスに送り、
前記メモリデバイスは、
前記第１のコマンドに応じて、第１のデータを、前記複数の第１のメモリセルのうち前記第１のアドレスに対応する１つ以上のメモリセルから前記バッファ回路に送り、
前記第１のデータを前記バッファ回路から前記コントローラに送る前に、前記バッファ回路内の前記第１のデータを、前記複数の第２のメモリセルのうち前記第２のアドレスに対応する１つ以上のメモリセルに書き込む、
メモリシステム。
前記メモリデバイスに対して読み出しシーケンスを命令するコントローラと、
を具備し、
前記コントローラは、前記第１のバンクに対する前記読み出しシーケンスを前記メモリデバイスに命令する時、前記第１のバンクに関する第１のアドレスと、前記読み出しシーケンスを命令する第１のコマンドと、前記第２のバンクに関する第２のアドレスと、を前記メモリデバイスに送り、
前記メモリデバイスは、
前記第１のコマンドに応じて、第１のデータを、前記複数の第１のメモリセルのうち前記第１のアドレスに対応する１つ以上のメモリセルから前記バッファ回路に送り、
前記第１のデータを前記バッファ回路から前記コントローラに送る前に、前記バッファ回路内の前記第１のデータを、前記複数の第２のメモリセルのうち前記第２のアドレスに対応する１つ以上のメモリセルに書き込む、
メモリシステム。
【請求項11】
前記第１のバンクは、前記読み出しシーケンス時において、
前記第１のメモリセルから第１の信号をセンスし、
前記第１の信号がセンスされた後、前記第１のメモリセルをリセット状態に設定し、
前記リセット状態の前記第１のメモリセルから第２の信号をセンスし、
前記第１の信号と前記第２の信号とに基づいて、前記第１のメモリセルの前記第１のデータを判別し、
前記第１のデータを、前記バッファ回路に格納する、
請求項１０に記載のメモリシステム。
前記第１のメモリセルから第１の信号をセンスし、
前記第１の信号がセンスされた後、前記第１のメモリセルをリセット状態に設定し、
前記リセット状態の前記第１のメモリセルから第２の信号をセンスし、
前記第１の信号と前記第２の信号とに基づいて、前記第１のメモリセルの前記第１のデータを判別し、
前記第１のデータを、前記バッファ回路に格納する、
請求項１０に記載のメモリシステム。
【請求項12】
前記第２のバンクは、前記第１のバンクが前記第１のメモリセルを前記リセット状態に設定するのと並行して、前記第２のメモリセルを前記リセット状態に設定する、
請求項１１に記載のメモリシステム。
請求項１１に記載のメモリシステム。
【請求項13】
前記コントローラは、前記第２のアドレスを前記メモリデバイスに送った後、前記第１のデータの転送を命令する第２のコマンドを前記メモリデバイスに送り、
前記メモリデバイスは、前記第２のコマンドに応じて、前記バッファ回路内の前記第１のデータを、前記コントローラに送る、
請求項１０に記載のメモリシステム。
前記メモリデバイスは、前記第２のコマンドに応じて、前記バッファ回路内の前記第１のデータを、前記コントローラに送る、
請求項１０に記載のメモリシステム。
【請求項14】
前記コントローラは、前記第１のアドレスを送る前に、ウェアレベリング処理の実行を命令する第３のコマンドを前記メモリデバイスに送り、
前記メモリデバイスは、前記第３のコマンドに応じて、前記第１のデータを、前記第２のアドレスに対応する前記１つ以上のメモリセルに書き込む、
請求項１０に記載のメモリシステム。
前記メモリデバイスは、前記第３のコマンドに応じて、前記第１のデータを、前記第２のアドレスに対応する前記１つ以上のメモリセルに書き込む、
請求項１０に記載のメモリシステム。
【請求項15】
前記第２のアドレスに対応する前記１つ以上のメモリセルに対する前記第１のデータの書き込みは、ウェアレベリング処理及び自己参照読み出しにおけるライトバック動作である、
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【請求項16】
前記第１のアドレスに対する前記１つ以上のメモリセルは、前記読み出しシーケンスの完了の後、前記第１のデータと異なる第２のデータを記憶する、
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【請求項17】
前記コントローラは、ウェアレベリングのための第１の情報を記憶するメモリを、さらに具備し、
前記コントローラは、前記第１の情報に基づいて、前記第２のアドレスを生成する、
請求項１０に記載のメモリシステム。
前記コントローラは、前記第１の情報に基づいて、前記第２のアドレスを生成する、
請求項１０に記載のメモリシステム。
【請求項18】
前記コントローラは、前記第１のコマンドに応じて、データの転送の準備が完了したことを示す第１の信号を、前記コントローラと通信するホストデバイスに送る、
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【請求項19】
前記複数の第１のメモリセルのそれぞれは、磁気抵抗効果素子と、前記磁気抵抗効果素子に接続されたスイッチング素子と、を含む、
請求項１０に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリデバイス及びメモリシステムに関する。
【背景技術】
【0002】
磁気抵抗効果素子のような可変抵抗素子をメモリ素子に用いたメモリデバイスが、知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－５１９０２号公報
【特許文献2】特開２０２２－５００１６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの動作特性を向上する。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１のメモリセルを含む第１のバンクと、第２のメモリセルを含む第２のバンクと、データを一時的に記憶するバッファ回路と、を含み、前記第１のメモリセルに対する読み出しシーケンス時において、前記第１のバンクは、前記第１のメモリセルから第１の信号をセンスし、前記第１の信号がセンスされた後、前記第１のメモリセルをリセット状態に設定し、前記リセット状態の前記第１のメモリセルから第２の信号をセンスし、前記第１の信号と前記第２の信号とに基づいて、前記第１のメモリセルが記憶する第１のデータを確定し、前記第１のデータを、前記バッファ回路に格納し、前記第２のバンクは、前記バッファ回路内の前記第１のデータを、前記第２のメモリセルに書き込む。
【図面の簡単な説明】
【0006】
【図1】実施形態のメモリシステムの構成例を示すブロック図。
【図2】実施形態のメモリデバイスの構成例を示すレイアウト図。
【図3】実施形態のメモリデバイスの構成例を示すブロック図。
【図4】実施形態のメモリデバイスの構成例を示す回路図。
【図5】実施形態のメモリデバイスの構造例を示す鳥瞰図。
【図6】実施形態のメモリデバイスの構造例を示す断面図。
【図7】実施形態のメモリデバイスの構造例を示す断面図。
【図8】実施形態のメモリデバイスの動作例を示すフローチャート。
【図9】実施形態のメモリデバイスの動作例を示す図。
【図10】実施形態のメモリシステム及びメモリデバイスの動作例を示すシーケンス図。
【図11】実施形態のメモリデバイスの動作例を示すタイミングチャート。
【図12】実施形態のメモリデバイスの動作例を示す図。
【図13】実施形態のメモリデバイスの変形例を示す図。
【図14】実施形態のメモリデバイスの比較例を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【0008】
【0009】
【0010】
（１－１）全体構成
図１は、本実施形態のメモリシステムを説明するための模式図である。
図１は、本実施形態のメモリシステムを説明するための模式図である。
【0011】
図１に示されるように、本実施形態のメモリシステム（以下では、メモリモジュールともよばれる）ＭＭは、ホストデバイス９に電気的に接続される。
【0012】
本実施形態のメモリデバイス１は、メモリモジュールＭＭ内において、コントローラ（メモリコントローラ又は単にコントローラともよばれる）２に電気的に接続される。
メモリデバイス１は、データを記憶する。
メモリデバイス１は、データを記憶する。
【0013】
コントローラ２は、データの書き込み、データの読み出し、及びデータの消去を、メモリデバイス１に命令できる。コントローラ２は、メモリデバイス１内のメモリ空間（アドレス空間）を管理する。例えば、コントローラ２は、メモリデバイス１のメモリ空間内の複数のアドレスを管理するための情報（以下では、管理テーブルとよばれる）ＴＢＬを保持する。例えば、コントローラ２は、管理テーブルＴＢＬを記憶するメモリ２００を含む。
【0014】
例えば、コントローラ２は、メモリデバイス１は、コマンドに応じた各アドレスの書き込み回数（及び読み出し回数）を、モニタしている。コントローラ２は、モニタの結果を、管理テーブルＴＢＬに反映する。
【0015】
ホストデバイス９は、メモリモジュールＭＭに、メモリデバイス１に対するデータの書き込み、メモリデバイス１からのデータの読み出し、及びメモリデバイス１内のデータの消去などを、要求及び命令できる。
【0016】
例えば、メモリモジュールＭＭは、ホストデバイス９との間でデータ等の通信を行う。
【0017】
ホストデバイス９は、メモリモジュールＭＭに要求する動作に応じて、コマンドアドレス信号ＣＡをコントローラ２に送る。
コントローラ２は、コマンドアドレス信号ＣＡに応じて、ホストデバイス９から要求された動作（実行すべき動作）及び動作の対象（アドレス）を認識できる。
コントローラ２は、コマンドアドレス信号ＣＡに応じて、ホストデバイス９から要求された動作（実行すべき動作）及び動作の対象（アドレス）を認識できる。
【0018】
メディアコントローラ２は、レスポンス信号ＲＳＰを、ホストデバイス９に送る。レスポンス信号ＲＳＰは、メモリモジュールＭＭ及びメモリデバイス１の動作の状態を示す。例えば、読み出しシーケンスにおいて、ホストデバイス９は、レスポンス信号ＲＳＰに応じて、メモリモジュールＭＭからのデータの読み出しを要求できる。
【0019】
データＤＱ１が、コントローラ２とホストデバイス９との間において、転送される。データＤＱ１は、１ビットの信号の集合である。
【0020】
例えば、誤り検出及び訂正に関する各種の信号（情報）が、データＤＱ１と共に、コントローラ２とホストデバイス９との間において、転送される。
【0021】
コントローラ２は、ホストデバイス９からのコマンドアドレス信号ＣＡに基づいて、コマンドＣＭＤ及びアドレスＡＤＲを生成する。コントローラ２は、コマンドＣＭＤ及びアドレスＡＤＲを、メモリデバイス１に送る。
【0022】
メモリデバイス１は、コマンドＣＭＤに基づく動作を、アドレスＡＤＲに示される動作対象に対して実行する。
【0023】
データＤＱ２が、メモリデバイス１とコントローラ２との間において、転送される。データＤＱ２は、１ビットの信号の集合である。
【0024】
本実施形態のメモリデバイス１は、不揮発性ランダムアクセスメモリである。例えば、本実施形態のメモリデバイス１は、ＭＲＡＭ（Magnetoresistive RAM）である。
【0025】
【0026】
図２は、本実施形態のメモリデバイス１のチップの内部レイアウトを示す平面図である。
【0027】
図２に示されるように、本実施形態のメモリデバイス１は、複数のバンクＢＫ（ＢＫ＜０＞，ＢＫ＜１＞，・・・，ＢＫ＜１５＞）、周辺回路ＰＥＲＩ及び入出力領域ＩＯを含む。
【0028】
各バンクＢＫは、データを記憶する。複数のバンクＢＫのそれぞれは、各バンクＢＫが互いに独立に動作を実行可能なように、構成される。
各バンクＢＫは、配線領域ＩＡを挟む２つの領域Ｒ１，Ｒ２に分割されて、チップ内に設けられている。各バンクＢＫの２つの領域Ｒ１，Ｒ２は、配線領域ＩＡ内の配線を介して、電気的に接続されている。
各バンクＢＫは、配線領域ＩＡを挟む２つの領域Ｒ１，Ｒ２に分割されて、チップ内に設けられている。各バンクＢＫの２つの領域Ｒ１，Ｒ２は、配線領域ＩＡ内の配線を介して、電気的に接続されている。
【0029】
以下において、各バンクＢＫは、コア回路ともよばれる。複数のバンクＢＫの集合は、メモリコアともよばれる。
【0030】
配線領域ＩＡは、複数のバンクＢＫと周辺回路ＰＥＲＩとを接続する複数の配線を含む。
【0031】
周辺回路ＰＥＲＩは、バンクＢＫの動作を制御するための複数の回路を含む。例えば、周辺回路ＰＥＲＩは、バンクバッファ回路１７を含む。
【0032】
バンクバッファ回路１７は、バンクＢＫに入力されるデータ、及び、バンクＢＫから出力されるデータを、一時的に記憶する。バンクバッファ回路１７は、バンクＢＫの近傍に設けられている。バンクバッファ回路１７は、複数のバンクＢＫに共通に接続されている。バンクバッファ回路１７は、バンクＢＫに対応するように分割された２つの回路領域Ｒａ，Ｒｂを含む。
【0033】
入出力領域ＩＯは、メモリデバイス１がコントローラ２と通信するための複数の端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６を含む。
【0034】
複数の端子Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６のそれぞれに、対応する信号ＣＭＤ，ＡＤＲ，ＤＱ２，ＣＬＫ及び電圧ＶＤＤ，ＶＳＳが、供給される。
【0035】
図３は、本実施形態のメモリデバイス１の内部構成の一例を示すブロック図である。
【0036】
図３に示されるように、メモリデバイス１は、複数のバンクＢＫの動作を制御するための周辺回路（ＣＭＯＳ回路）ＰＥＲＩとして、インターフェイス回路１１、ロウデコーダ１２、カラムデコーダ１３、電圧生成回路１５、クロック生成回路１６、バンクバッファ回路１７、及び制御回路１９などを含む。
【0037】
複数のバンクＢＫ（ＢＫ＜０＞，ＢＫ＜１＞，・・・，ＢＫ＜ｍ－１＞）のそれぞれは、メモリセルアレイ１００を少なくとも含む。ｍは、２以上の整数である。例えば、ｍは、１６である。メモリセルアレイ１００は、複数のメモリセルＭＣ、複数のワード線ＷＬ及び複数のビット線ＢＬを含む。メモリセルＭＣは、ワード線ＷＬ及びビット線ＢＬに接続されている。メモリセルＭＣは、１ビット以上のデータを記憶できる。
バンク１０及びメモリセルアレイ１００の内部構成の詳細は、後述される。
バンク１０及びメモリセルアレイ１００の内部構成の詳細は、後述される。
【0038】
インターフェイス回路１１は、メモリデバイス１とコントローラ２との間のインターフェイスとして機能する。
【0039】
インターフェイス回路１１は、コマンドＣＭＤ及びアドレスＡＤＲを、コントローラ２から受ける。インターフェイス回路１１は、コマンドＣＭＤを制御回路１９に送る。インターフェイス回路１１は、アドレスＡＤＲを、ロウデコーダ１２及びカラムデコーダ１３に送る。
【0040】
インターフェイス回路１１は、メモリセルアレイ１００に書き込まれるデータを、コントローラ２から受ける。インターフェイス回路１１は、メモリセルアレイ１００から読み出されたデータを、コントローラ２に送る。
以下において、メモリセルアレイ１００に書き込まれるデータは、書き込みデータとよばれる。メモリセルアレイ１００から読み出されたデータは、読み出しデータとよばれる。
以下において、メモリセルアレイ１００に書き込まれるデータは、書き込みデータとよばれる。メモリセルアレイ１００から読み出されたデータは、読み出しデータとよばれる。
【0041】
ロウデコーダ１２は、インターフェイス回路１１からのアドレスＡＤＲを受ける。ロウデコーダ１２は、アドレスＡＤＲに含まれるロウアドレスを、デコードする。ロウデコーダ１２は、ロウアドレスのデコード結果を示すデコード信号を、バンクＢＫに送る。
【0042】
カラムデコーダ１３は、インターフェイス回路１１からのアドレスＡＤＲを受ける。カラムデコーダ１３は、アドレスＡＤＲに含まれるカラムアドレスを、デコードする。カラムデコーダ１３は、カラムアドレスのデコード結果を示すデコード信号を、バンクＢＫに送る。
【0043】
電圧生成回路１５は、メモリデバイス１の動作シーケンスの実行のために用いられる各種の電圧を、生成する。電圧生成回路１５は、生成した電圧を、対応するバンクＢＫ及び各回路１１，１２，１３，１６，１７，１９に供給する。
【0044】
クロック生成回路１６は、コントローラ２（又は、ホストデバイス９）からの外部クロックＣＬＫを受ける。
【0045】
クロック生成回路１６は、外部クロックＣＬＫに基づいて、メモリデバイス１の内部で用いられる内部クロックＣＬＫｉを生成する。クロック生成回路１６は、生成された内部クロックＣＬＫｉを、制御回路１９及び／又は各回路１１，１２，１３，１７に送る。
【0046】
バンクバッファ回路１７は、各バンクＢＫから読み出されたデータ及び各バンクＢＫに書き込まれるデータを、一時的に記憶できる。例えば、バンクバッファ回路１７は、少なくとも１ページ分のデータサイズのデータを記憶できる。例えば、バンクバッファ回路１７は、複数のバッファ１７１を含む。各バッファ１７１は、１ビットのデータを記憶できる。バンクバッファ回路１７は、バッファ回路、又は、ページバッファ回路ともよばれる。
【0047】
制御回路（シーケンサ、ステートマシン又は内部コントローラともよばれる）１９は、メモリデバイス１内の各回路ＢＫ，１１，１２，１３，１５，１６，１７の動作を制御する。制御回路１９は、インターフェイス回路１１からのコマンドＣＭＤをデコードできる。制御回路１９は、コマンドＣＭＤに示される動作シーケンスを実行するために、内部クロックＣＬＫｉに同期して、各回路ＢＫ，１１，１２，１３，１５，１６，１７を動作させる。
【0048】
【0049】
図４は、本実施形態のメモリデバイス１における、或るバンクＢＫの内部構成を示すブロック図である。
【0050】
図４に示されるように、バンクＢＫは、メモリセルアレイ１００、ロウ制御回路１１０、カラム制御回路１２０、ドライバ回路１３０、及びセンスアンプ回路１４０などを含む。
【0051】
複数のメモリセルＭＣは、メモリセルアレイ１００内においてマトリクス状に配置されている。各メモリセルＭＣは、１つのビット線ＢＬと１つのワード線ＷＬとの間に設けられている。各メモリセルＭＣは、複数のビット線ＢＬ（ＢＬ＜０＞，ＢＬ＜１＞，・・・，ＢＬ＜ｐ－１＞）のうち対応する１つ、及び、複数のワード線ＷＬ（ＷＬ＜０＞、ＷＬ＜１＞，・・・，ＷＬ＜ｑ－１＞）のうち対応する１つ、に接続されている。ｐ及びｑは、２以上の整数である。
【0052】
各メモリセルＭＣは、メモリ素子２０及びセレクタ３０を含む。
【0053】
メモリ素子２０は、例えば、可変抵抗素子である。メモリ素子２０の抵抗状態は、供給された電圧（又は電流）によって、複数の抵抗状態（例えば、低抵抗状態及び高抵抗状態）のうちいずれか１つの抵抗状態に変わる。メモリ素子２０は、その素子２０の抵抗状態とデータ（例えば、“０”データ及び“１”データ）との関連付けによって、データを記憶できる。
【0054】
セレクタ３０は、メモリセルＭＣの選択素子（スイチッング素子）として機能する。セレクタ３０は、対応するメモリ素子２０に対するデータの書き込み時及び対応するメモリ素子２０からのデータの読み出し時において、メモリ素子２０に対する電流（又は電圧）の供給を制御する機能を有する。例えば、セレクタ３０は、メモリ素子２０に対して、ビット線ＢＬからワード線ＷＬに向かう方向、及び、ワード線ＷＬからビット線ＢＬに向かう方向に、電流を流すことができる。
【0055】
例えば、セレクタ３０は、２端子型のスイッチング素子である。以下において、セレクタ３０は、スイッチング素子３０とよばれる。スイッチング素子３０の２端子間に印加される電圧がスイッチング素子３０の閾値電圧未満である場合、スイッチング素子３０は、オフ状態（高抵抗状態、電気的に非導通状態）に設定される。スイッチング素子３０の２端子間に印加される電圧がスイッチング素子３０の閾値電圧以上である場合、スイッチング素子３０は、オン状態（低抵抗状態、電気的に導通状態）に設定される。２端子型のスイッチング素子３０は、印加される電圧がどちらの極性（例えば、正の極性及び負の極性）を有していても、上述の機能を有していてもよい。
【0056】
スイッチング素子３０は、メモリセルＭＣ内に印加される電圧の極性（メモリセルＭＣ内を流れる電流の方向）に依らずに、メモリセルＭＣに印加される電圧の大きさに応じて、メモリセルＭＣ内に電流を流すか流さないかを切り替えることが可能である。
【0057】
メモリセルアレイ１００の構造は、後述される。
【0058】
ロウ制御回路１１０は、メモリセルアレイ１００のロウを制御する。ロウ制御回路１１０は、ロウデコーダ１２からのデコード信号に基づいて、メモリセルアレイ１００内のロウ（ワード線ＷＬ）を選択する。ロウ制御回路１１０は、選択されたワード線ＷＬ及び非選択のワード線ＷＬを制御できる。
例えば、ロウ制御回路１１０は、ロウスイッチ回路（ワード線スイッチ回路）を含む。
例えば、ロウ制御回路１１０は、ロウスイッチ回路（ワード線スイッチ回路）を含む。
【0059】
カラム制御回路１２０は、メモリセルアレイ１００のカラムを制御する。カラム制御回路１２０は、カラムデコーダ１３からのデコード信号に基づいて、メモリセルアレイ１００内のカラム（ビット線ＢＬ）を選択する。カラム制御回路１２０は、選択されたビット線ＢＬ及び非選択のビット線ＢＬを制御できる。
例えば、カラム制御回路１２０は、カラムスイッチ回路（ビット線スイッチ回路）を含む。
例えば、カラム制御回路１２０は、カラムスイッチ回路（ビット線スイッチ回路）を含む。
【0060】
ドライバ回路１３０は、電圧生成回路１５から供給された電圧又は供給された電圧を用いて生成された電流を、ロウ制御回路１１０及びカラム制御回路１２０を介して、メモリセルアレイ１００に供給する。
【0061】
書き込みシーケンス時、ドライバ回路１３０は、データの書き込みのための書き込み電流（又は書き込み電圧）を、ロウ制御回路１１０及びカラム制御回路１２０を介して、メモリセルアレイ１００内の選択されたアドレスＡＤＲに対応する１つ以上のメモリセルＭＣに供給する。
例えば、ドライバ回路１３０は、書き込み電流（又は書き込み電圧）を生成するための書き込みドライバ（図示せず）を含む。書き込みドライバは、電流源（又は電圧源）及び電流シンク（又はグランド端子）を有する。
例えば、ドライバ回路１３０は、書き込み電流（又は書き込み電圧）を生成するための書き込みドライバ（図示せず）を含む。書き込みドライバは、電流源（又は電圧源）及び電流シンク（又はグランド端子）を有する。
【0062】
読み出しシーケンス時、ドライバ回路１３０は、データの読み出しのための読み出し電流（又は読み出し電圧）を、ロウ制御回路１１０及びカラム制御回路１２０を介して、メモリセルアレイ１００内の選択されたアドレスＡＤＲに対応する１つ以上のメモリセルＭＣに、供給する。
例えば、ドライバ回路１３０は、読み出し電流（又は読み出し電圧）を生成するための読み出しドライバ（図示せず）を含む。読み出しドライバは、電流源（又は電圧源）及び電流シンク（又はグランド端子）を有する。
例えば、ドライバ回路１３０は、読み出し電流（又は読み出し電圧）を生成するための読み出しドライバ（図示せず）を含む。読み出しドライバは、電流源（又は電圧源）及び電流シンク（又はグランド端子）を有する。
【0063】
ドライバ回路１３０は、非選択電圧を、ロウ制御回路１１０及びカラム制御回路１２０を介して、メモリセルアレイ１００内の非選択のワード線ＷＬ及び非選択のビット線ＢＬに対して、供給する。
【0064】
以下において、選択されたアドレスＡＤＲに対応するメモリセル（選択されたワード線ＷＬ及び選択されたビット線ＢＬに接続されたメモリセル）ＭＣは、選択セルとよばれる。
以下において、非選択のワード線ＷＬに接続されたメモリセルＭＣ、及び、非選択のビット線に接続されたメモリセル（選択セル以外のメモリセル）ＭＣは、非選択セルとよばれる。
以下において、非選択のワード線ＷＬに接続されたメモリセルＭＣ、及び、非選択のビット線に接続されたメモリセル（選択セル以外のメモリセル）ＭＣは、非選択セルとよばれる。
【0065】
センスアンプ回路１４０は、読み出しシーケンス時において、メモリセルアレイ１００から出力された信号を、センス及び増幅する。
例えば、センスアンプ回路１４０は、読み出しシーケンス時において、ビット線ＢＬの電位又はビット線ＢＬを流れる電流を、センスする。センスアンプ回路１４０は、センス結果に応じた信号を増幅する。センスアンプ回路１４０は、増幅された信号に基づいて、メモリセルＭＣ内に記憶されるデータを、判別する。判別された結果が、読み出しデータとして、メモリデバイス１から読み出される。
例えば、センスアンプ回路１４０は、読み出しシーケンス時において、ビット線ＢＬの電位又はビット線ＢＬを流れる電流を、センスする。センスアンプ回路１４０は、センス結果に応じた信号を増幅する。センスアンプ回路１４０は、増幅された信号に基づいて、メモリセルＭＣ内に記憶されるデータを、判別する。判別された結果が、読み出しデータとして、メモリデバイス１から読み出される。
【0066】
尚、センスアンプ回路１４０は、書き込みデータを一時的に保持する機能（ラッチ回路）を有していてもよい。
【0067】
バンクＢＫは、制御回路１９の制御によって、上述の各回路１００，１１０，１２０，１３０，１４０を動作させる。
【0068】
【0069】
図５乃至図７は、本実施形態のメモリデバイス１のメモリセルアレイ１００の構造例を説明するための図である。図５は、メモリセルアレイ１００の構造例を説明するための鳥瞰図である。図６は、メモリセルアレイ１００のＸ方向（Ｘ軸）に沿う断面構造を示す模式的な断面図である。図７は、メモリセルアレイ１００のＹ方向（Ｙ軸）に沿う断面構造を示す模式的な断面図である。
【0070】
【0071】
Ｘ方向は、基板８０の上面に対して平行な方向である。Ｙ方向は、基板８０の上面に対して平行で、Ｘ方向に交差する方向である。以下において、基板８０の上面に対して平行な面は、Ｘ－Ｙ平面とよばれる。Ｘ－Ｙ平面に垂直な方向（軸）は、Ｚ方向（Ｚ軸）とする。Ｘ方向とＺ方向とからなる面に平行な面は、Ｘ－Ｚ平面とよばれる。Ｙ方向とＺ方向とからなる面に平行な面は、Ｙ－Ｚ平面とよばれる。
【0072】
メモリセルアレイ１００は、例えば、Ｚ方向に複数の層が積層されている構造を有する。
【0073】
複数の配線（導電層）５０は、Ｚ方向において、基板８０上の絶縁層８１を介して、基板８０の上面の上方に設けられる。複数の配線５０は、Ｙ方向に沿って並ぶ。各配線５０は、Ｘ方向に沿って延びる。複数の配線５０のそれぞれは、例えば、ワード線ＷＬとして機能する。
【0074】
複数の配線（導電層）５１は、Ｚ方向において、複数の配線５０の上方に設けられている。複数の配線５１は、Ｘ方向に沿って並ぶ。各配線５１は、Ｙ方向に沿って延びる。複数の配線５１のそれぞれは、例えば、ビット線ＢＬとして機能する。
【0075】
複数のメモリセルＭＣが、複数の配線５０と複数の配線５１との間に、設けられている。複数のメモリセルＭＣは、Ｘ－Ｙ平面内において、マトリクス状に配列されている。
【0076】
Ｘ方向に並ぶ複数のメモリセルＭＣは、Ｚ方向において１つの配線５０上に設けられている。Ｘ方向に並ぶ複数のメモリセルＭＣは、共通のワード線ＷＬに接続される。
Ｙ方向に並ぶ複数のメモリセルＭＣは、Ｚ方向において１つの配線５１下に設けられている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。
Ｙ方向に並ぶ複数のメモリセルＭＣは、Ｚ方向において１つの配線５１下に設けられている。Ｙ方向に並ぶ複数のメモリセルＭＣは、共通のビット線ＢＬに接続される。
【0077】
メモリセルアレイ１００は、絶縁層（図示せず）に覆われる。例えば、絶縁層が、メモリセルＭＣ間のスペース内、配線５０間のスペース内、及び配線５１間のスペース内に設けられている。
【0078】
メモリセルアレイ１００が図４の回路構成を有する場合、スイッチング素子３０は、Ｚ方向においてメモリ素子２０の下方に設けられている。スイッチング素子３０は、メモリ素子２０と配線５０との間に設けられている。メモリ素子２０は、配線５１とスイッチング素子３０との間に設けられている。
【0079】
このように、積層型のメモリセルアレイ１００において、各メモリセルＭＣは、メモリ素子２０とスイッチング素子３０との積層体である。
【0080】
図６及び図７において、絶縁層８１が、複数の配線５０と基板８０との間に設けられた例が示されている。基板８０が半導体基板である場合、１つ以上の電界効果トランジスタ（図示せず）が、基板８０の上面の半導体領域上に設けられてもよい。電界効果トランジスタは、絶縁層８１に覆われる。基板８０上の電界効果トランジスタは、メモリデバイス１内の周辺回路ＰＥＲＩの構成素子である。このように、Ｚ方向におけるメモリセルアレイ１００の下方に、メモリセルアレイ１００の動作の制御のための回路が設けられてもよい。尚、基板８０が絶縁性基板であれば、複数の配線５０は、絶縁層８１無しに、基板８０の上面上に直接設けられてもよい。
【0081】
積層型のメモリセルアレイ１００の回路構成及び構造は、図４乃至図７に示された例に限定されない。ビット線ＢＬ及びワード線ＷＬに対するメモリ素子２０及びスイッチング素子３０の接続関係に応じて、メモリセルアレイ１００の回路構成及び構造は、適宜変形され得る。
【0082】
【0083】
スイッチング素子３０は、以下のような構成を有する。
【0084】
図６及び図７に示されるように、スイッチング素子３０は、少なくとも、可変抵抗層（セレクタ層又はスイッチ層ともよばれる）３０１と２つの電極３０２（３０２Ａ，３０２Ｂ）とを含む。可変抵抗層３０１は、Ｚ方向において２つの電極（導電層）３０２Ａ，３０２Ｂの間に設けられている。
【0085】
図６及び図７の例において、電極（以下では、下部電極ともよばれる）３０２Ａは、Ｚ方向において可変抵抗層３０１の下方に設けられ、電極（以下では、上部電極ともよばれる）３０２Ｂは、Ｚ方向において可変抵抗層３０１の上方に設けられている。例えば、電極３０２Ａは、配線５０と可変抵抗層３０１との間に設けられている。電極３０２Ｂは、可変抵抗層３０１とメモリ素子２０との間に設けられている。
【0086】
スイッチング素子３０は、電極３０２Ａを介して、配線５０に接続されている。スイッチング素子３０は、電極３０２Ｂを介して、メモリ素子２０に接続されている。
【0087】
可変抵抗層３０１の抵抗状態（抵抗値）は、変化する。可変抵抗層３０１は、複数の抵抗状態を有し得る。
スイッチング素子３０（メモリセルＭＣ）に印加される電圧に応じて、可変抵抗層３００の抵抗状態は、高抵抗状態（非導通状態）又は低抵抗状態（導通状態）になる。可変抵抗層３０１の抵抗状態が高抵抗状態である場合、スイッチング素子３０は、オフしている。可変抵抗層３０１の抵抗状態が低抵抗状態である場合、スイッチング素子３０は、オンしている。
スイッチング素子３０（メモリセルＭＣ）に印加される電圧に応じて、可変抵抗層３００の抵抗状態は、高抵抗状態（非導通状態）又は低抵抗状態（導通状態）になる。可変抵抗層３０１の抵抗状態が高抵抗状態である場合、スイッチング素子３０は、オフしている。可変抵抗層３０１の抵抗状態が低抵抗状態である場合、スイッチング素子３０は、オンしている。
【0088】
メモリセルＭＣが選択状態に設定される場合、スイッチング素子３０がオンするため、可変抵抗層３０１の抵抗状態は、低抵抗状態となっている。この場合において、スイッチング素子３０は、電流（又は電圧）を、メモリ素子２０に供給する。メモリセルＭＣが非選択状態に設定される場合、スイッチング素子３０がオフするため、可変抵抗層３０１の抵抗状態は、高抵抗状態となっている。この場合において、スイッチング素子３０は、メモリ素子２０に対する電流（又は電圧）の供給を、遮断する。
【0089】
尚、可変抵抗層３０１の材料に応じて、可変抵抗層３０１の抵抗状態の変化は、スイッチング素子３０内を流れる電流（例えば、電流の大きさ）に依存する場合もある。
【0090】
スイッチング素子３０の可変抵抗層３０１は、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、ヒ素（Ａｓ）、リン（Ｐ）及びアンチモン（Ｓｂ）からなる群から選択された少なくとも１種以上の元素を含む。
【0091】
スイッチング素子３０は、例えば、ドーパント（不純物）を含む絶縁体を、可変抵抗層３０１内に含んでもよい。絶縁体に添加されるドーパントは、絶縁体内における電気伝導に寄与する不純物である。このスイッチング素子３０の可変抵抗層３０１に用いられる絶縁体の一例は、酸化シリコンである。可変抵抗層３０１の材料が酸化シリコンである場合、酸化シリコンに添加されるドーパントに、例えば、リン又はヒ素が用いられる。但し、可変抵抗層３０１の酸化シリコンに添加されるドーパントの種類は、上述の例に限定されない。また、スイッチング素子３０は、スナップバック特性を有する材料から構成されていてもよい。
【0092】
メモリ素子２０は、以下のような構成を有する。
メモリデバイス１がＭＲＡＭである場合、メモリ素子２０は、磁気抵抗効果素子２０である。
メモリデバイス１がＭＲＡＭである場合、メモリ素子２０は、磁気抵抗効果素子２０である。
【0093】
図６及び図７に示されるように、磁気抵抗効果素子２０は、２つの磁性層２０１，２０３と非磁性層２０２とを含む。非磁性層２０２は、Ｚ方向において２つの磁性層２０１，２０３の間に設けられている。図５及び図６の例において、配線（例えばワード線ＷＬ）５０側から配線（例えばビット線ＢＬ）５１側に向かって、磁性層２０１、非磁性層２０２、及び磁性層２０３の順に、複数の層２０１，２０２，２０３がＺ方向に並んでいる。
【0094】
２つの磁性層２０１，２０３及び非磁性層２０２は、磁気トンネル接合を成す。以下において、磁気トンネル接合を含む磁気抵抗効果素子２０は、ＭＴＪ素子２０とよばれる。ＭＴＪ素子２０における非磁性層２０２は、トンネルバリア層とよばれる。
【0095】
各磁性層２０１，２０３は、例えば、コバルト（Ｃｏ）、鉄（Ｆｅ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を含む強磁性層である。また、磁性層２０１，２０３は、ボロン（Ｂ）を更に含んでいてもよい。より具体的には、例えば、磁性層２０１，２０３は、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。磁性層２０１，２０３は、単層膜（例えば、合金膜）でもよいし、多層膜（例えば、人工格子膜）でもよい。
【0096】
トンネルバリア層２０２は、例えば、酸素（Ｏ）及びマグネシウム（Ｍｇ）を含む絶縁層（例えば、酸化マグネシウム層）である。トンネルバリア層２０２は、単層膜でもよいし、多層膜でもよい。尚、トンネルバリア層２０２は、酸素及びマグネシウム以外の元素をさらに含んでもよい。
【0097】
本実施形態において、ＭＴＪ素子２０は、垂直磁化型の磁気抵抗効果素子である。
【0098】
例えば、各磁性層２０１，２０３は、垂直磁気異方性を有する。各磁性層２０１，２０３は、磁性層２０１，２０３の層面に対して垂直な磁化を有する。
【0099】
２つの磁性層２０１，２０３のうち、一方の磁性層は、磁化の向きが可変であり、他方の磁性層は、磁化の向きが不変である。ＭＴＪ素子２０は、一方の磁性層の磁化の向きと他方の磁性層の磁化の向きとの相対的な関係（磁化配列）に応じて、複数の抵抗状態（抵抗値）を有し得る。
【0100】
図６及び図７の例において、磁性層２０３の磁化の向きは、可変である。磁性層２０１の磁化の向きは、不変（固定状態）である。以下において、磁化の向きが可変な磁性層２０３は、記憶層とよばれる。以下において、磁化の向きが不変な磁性層２０１は、参照層とよばれる。尚、記憶層２０３は、自由層、磁化自由層、又は、磁化可変層とよばれる場合もある。参照層２０１は、ピン層、ピンド層、磁化不変層、又は、磁化固定層とよばれる場合もある。
【0101】
本実施形態において、「参照層（磁性層）の磁化の向きが不変である」、又は、「参照層（磁性層）の磁化の向きが固定状態である」とは、記憶層２０３の磁化の向きを変えるための電流（又は電圧）がＭＴＪ素子２０に供給された場合において、参照層２０１の磁化の向きが、電流（又は電圧）の供給の前後で変化しないことを、意味する。
【0102】
記憶層２０３の磁化の向きが、参照層２０１の磁化の向きと同じである場合（ＭＴＪ素子２０の磁化配列状態が平行配列状態である場合）、ＭＴＪ素子２０の抵抗状態は、第１の抵抗状態である。記憶層２０３の磁化の向きが、参照層２０１の磁化の向きと異なる場合（ＭＴＪ素子２０の磁化配列状態が反平行配列状態である場合）、ＭＴＪ素子２０の抵抗状態は、第１の抵抗状態と異なる第２の抵抗状態である。例えば、第２の抵抗状態（反平行配列状態）のＭＴＪ素子２０の抵抗値は、第１の抵抗状態（平行配列状態）のＭＴＪ素子２０の抵抗値より高い。
【0103】
以下において、ＭＴＪ素子２０の磁化配列状態に関して、平行配列状態はＰ（Parallel）状態とも表記され、反平行配列状態はＡＰ（Anti-Parallel）状態とも表記される。
【0104】
尚、メモリセルアレイ１００の回路構成に応じて、参照層がＺ方向においてトンネルバリア層２０２の上方に設けられ、記憶層がＺ方向においてトンネルバリア層２０２の下方に設けられる場合もある。
【0105】
例えば、ＭＴＪ素子２０は、導電層（電極）２０７Ａ，２０７Ｂを含む。磁性層２０１，２０３及びトンネルバリア層２０２は、Ｚ方向において、２つの導電層２０７Ａ，２０７Ｂ間に設けられている。尚、導電層２０７Ａ及び電極３０２Ｂは、連続する１つの導電体であってもよい。
【0106】
例えば、シフトキャンセル層２０４が、ＭＴＪ素子２０内に設けられてもよい。この場合において、シフトキャンセル層２０４は、参照層２０１と導電層２０７Ａとの間に設けられる。シフトキャンセル層２０４は、参照層２０１の漏れ磁場の影響を緩和するための磁性層である。ＭＴＪ素子２０がシフトキャンセル層２０４を含む場合、非磁性層２０５が、シフトキャンセル層２０４と参照層２０１との間に設けられる。非磁性層２０５は、例えば、ルテニウム層などの金属層である。シフトキャンセル層２０４は、非磁性層２０５を介して参照層２０１と反強磁性的に結合する。これによって、参照層２０１及びシフトキャンセル層２０４を含む積層体は、ＳＡＦ（Synthetic antiferromagnetic）構造を形成する。ＳＡＦ構造において、シフトキャンセル層２０４の磁化の向きは、参照層２０１の磁化の向きと反対になる。ＳＡＦ構造によって、参照層２０１の磁化の向きは、より安定的に固定状態となり得る。尚、ＳＡＦ構造を形成する２つの磁性層２０１，２０４及び非磁性層２０５の集合が、参照層とよばれる場合もある。
【0107】
例えば、下地層とよばれる非磁性層（図示せず）が、シフトキャンセル層２０４と導電層２０７Ａとの間に、設けられてもよい。下地層は、下地層に接する磁性層（ここでは、シフトキャンセル層２０４）の特性（例えば、結晶性及び磁気特性）を改善するための層である。例えば、キャップ層とよばれる非磁性層（図示せず）が、記憶層２０３と導電層２０７Ｂとの間に、設けられてもよい。キャップ層は、キャップ層に接する磁性層（ここでは、記憶層２０３）の特性（例えば、結晶性及び磁気特性）を改善するための層である。
【0108】
本実施形態のメモリデバイス１及びメモリモジュールＭＭは、後述の動作（制御方法）によって、読み出しシーケンス中に、ウェアレベリング処理のための書き込み動作を実行する。
例えば、コントローラ２は、ウェアレベリング処理のための管理テーブルＴＢＬを保持する。
例えば、コントローラ２は、ウェアレベリング処理のための管理テーブルＴＢＬを保持する。
【0109】
ウェアレベリング処理は、データの書き込みが特定のアドレスに集中しないように、データの書き込み対象となるアドレスを可能な限り均等に分散させる技術である。これによって、メモリ空間内における複数のメモリセルＭＣのデータの書き込み回数が、平滑化され得る。この結果として、メモリデバイス１及びメモリモジュールＭＭの寿命が、延びる。
【0110】
読み出しシーケンス中におけるウェアレベリング処理の実行によって、本実施形態のメモリデバイス１及びメモリモジュールＭＭの動作期間は、短縮され得る。
これによって、本実施形態のメモリデバイス１及びメモリモジュールＭＭは、メモリデバイスの動作特性を改善できる。
これによって、本実施形態のメモリデバイス１及びメモリモジュールＭＭは、メモリデバイスの動作特性を改善できる。
【0111】
（２）動作例
図８乃至図１２を参照して、本実施形態のメモリデバイス１及びメモリモジュールＭＭの動作例について、説明する。本実施形態のメモリデバイス１の動作例は、メモリデバイスの制御方法を含む。本実施形態のメモリモジュール（メモリシステム）ＭＭの動作例は、メモリモジュールの制御方法を含む。
図８乃至図１２を参照して、本実施形態のメモリデバイス１及びメモリモジュールＭＭの動作例について、説明する。本実施形態のメモリデバイス１の動作例は、メモリデバイスの制御方法を含む。本実施形態のメモリモジュール（メモリシステム）ＭＭの動作例は、メモリモジュールの制御方法を含む。
【0112】
以下において、本実施形態のメモリデバイス１及びメモリモジュールＭＭの読み出しシーケンスについて、説明する。
【0113】
本実施形態において、ＭＲＡＭを含むメモリデバイス１の読み出しシーケンスは、自己参照読み出しを用いて、実行される。
【0114】
尚、本実施形態のメモリデバイス１及びメモリモジュールＭＭの書き込みシーケンスは、周知の技術によって、実行される。それゆえ、本実施形態において、メモリデバイス１の書き込みシーケンスの説明は省略される。
例えば、本実施形態のメモリデバイス１がＭＲＡＭである場合、書き込みシーケンスは、ＳＳＴ（Spin torque transfer）方式によって、実行される。
例えば、本実施形態のメモリデバイス１がＭＲＡＭである場合、書き込みシーケンスは、ＳＳＴ（Spin torque transfer）方式によって、実行される。
【0115】
【0116】
図８は、本実施形態のメモリデバイス１の読み出しシーケンスにおける、自己参照読み出しのフローチャートである。図９は、本実施形態のメモリデバイスの読み出しシーケンスにおける、自己参照読み出しを説明するための模式図である。
【0117】
＜Ｓ１＞
自己参照読み出しを用いた読み出しシーケンスにおいて、メモリデバイス１は、供給された読み出しコマンドＣＭＤ及びアドレスＡＤＲに基づいて、第１の読み出し動作を実行する。第１の読み出し動作は、第１のデータ読み出し、セルデータ読み出し、又は、第１のセンス動作ともよばれる。
自己参照読み出しを用いた読み出しシーケンスにおいて、メモリデバイス１は、供給された読み出しコマンドＣＭＤ及びアドレスＡＤＲに基づいて、第１の読み出し動作を実行する。第１の読み出し動作は、第１のデータ読み出し、セルデータ読み出し、又は、第１のセンス動作ともよばれる。
【0118】
アドレスＡＤＲに基づいて、バンクＢＫ内の或るデータ（セルデータ）を記憶するメモリセルＭＣ－Ｓが、データの読み出しの対象（選択セル）として選択される。
【0119】
読み出しシーケンスの第１の読み出し動作において、ドライバ回路１３０は、選択セルＭＣ－Ｓに選択電圧を印加する。例えば、ドライバ回路１３０は、選択ビット線ＢＬに或る正の電圧を印加し、選択ワード線ＷＬに０Ｖの電圧（グランド電圧）を印加する。
【0120】
選択電圧によって、選択セルＭＣ－Ｓ内のスイッチング素子３０は、オンする。
これによって、図９の（ａ）に示されるように、読み出し電流ＩＲＤ１が、選択ビット線ＢＬから選択ワード線ＷＬへ向かって、選択セルＭＣ－Ｓ内を流れる。読み出し電流ＩＲＤ１は、ＭＴＪ素子２０内において、例えば、記憶層２０３から参照層２０１へ流れる。
これによって、図９の（ａ）に示されるように、読み出し電流ＩＲＤ１が、選択ビット線ＢＬから選択ワード線ＷＬへ向かって、選択セルＭＣ－Ｓ内を流れる。読み出し電流ＩＲＤ１は、ＭＴＪ素子２０内において、例えば、記憶層２０３から参照層２０１へ流れる。
【0121】
センスアンプ回路１４０は、ある時点におけるビット線ＢＬの電位（又は、ビット線ＢＬを流れる電流の電流値）をセンスする。これによって、センスアンプ回路１４０は、第１の読み出し動作において選択セルＭＣ－Ｓから出力されるセンス信号を取得する。
【0122】
ＭＴＪ素子２０の抵抗状態が低抵抗状態である場合（ＭＴＪ素子２０がＰ状態である場合）における或る時点のビット線ＢＬの電位は、ＭＴＪ素子２０の抵抗状態が高抵抗状態である場合（ＭＴＪ素子２０がＡＰ状態である場合）における或る時点のビット線ＢＬの電位と異なる。それゆえ、ＭＴＪ素子２０に記憶されているデータに応じて、センスアンプ回路１４０がセンスするビット線ＢＬの電位（センス信号）は、異なる。
【0123】
尚、第１の読み出し動作時において、非選択電圧が、非選択のワード線又は非選択のビット線に接続された非選択セルに、印加される。
【0124】
＜Ｓ２＞
自己参照読み出しを用いた読み出しシーケンスにおいて、メモリデバイス１は、第１の読み出し動作の後、リセット動作を、選択セルに対して実行する。リセット動作は、参照データを選択セルに書き込む動作である。リセット動作は、参照データ書き込み、又はリセット書き込みともよばれる。
自己参照読み出しを用いた読み出しシーケンスにおいて、メモリデバイス１は、第１の読み出し動作の後、リセット動作を、選択セルに対して実行する。リセット動作は、参照データを選択セルに書き込む動作である。リセット動作は、参照データ書き込み、又はリセット書き込みともよばれる。
【0125】
図９の（ｂ）に示されるように、参照データの書き込み動作において、ドライバ回路１３０は、書き込み電流ＩＷＲ１を、選択セルＭＣ－Ｓに流す。
【0126】
例えば、参照データが“０”データである場合、書き込み電流ＩＷＲ１は、選択ビット線ＢＬ（ＭＴＪ素子２０の記憶層２０３）から選択ワード線ＷＬ（ＭＴＪ素子２０の参照層２０１）へ向かって、選択セルＭＣ－Ｓ内を流れる。
【0127】
尚、メモリセルアレイ１００内の回路構成に応じて、“０”データの書き込み時における書き込み電流ＩＷＲ１が流れる向きは、変わる。
【0128】
書き込み電流ＩＷＲ１の供給によって、“０”データが、選択セルＭＣ－Ｓに書き込まれる。選択セルＭＣ－Ｓは、自己参照読み出しにおけるリセット状態（“０”データ保持状態）に設定される。
【0129】
尚、リセット動作時において、非選択電圧が、非選択のワード線又は非選択のビット線に接続された非選択セルに、印加される。
【0130】
＜Ｓ３＞
自己参照読み出しを用いた読み出しシーケンスにおいて、メモリデバイス１は、参照データが選択セルＭＣ－Ｓに書き込まれた後、第２の読み出し動作を、リセット状態の選択セルＭＣ－Ｓに対して実行する。第２の読み出し動作は、第２のデータ読み出し、参照データ読み出し、又は、第２のセンス動作ともよばれる。
自己参照読み出しを用いた読み出しシーケンスにおいて、メモリデバイス１は、参照データが選択セルＭＣ－Ｓに書き込まれた後、第２の読み出し動作を、リセット状態の選択セルＭＣ－Ｓに対して実行する。第２の読み出し動作は、第２のデータ読み出し、参照データ読み出し、又は、第２のセンス動作ともよばれる。
【0131】
第２の読み出し動作において、第１の読み出し動作と実質的に同様に、ドライバ回路１３０は、選択電圧を、選択セルＭＣ－Ｓに印加する。
これによって、図９の（ｃ）に示されるように、読み出し電流ＩＲＤ２は、選択セルＭＣ－Ｓを介してビット線ＢＬからワード線ＷＬへ流れる。このように、読み出し電流ＩＲＤ２（及び読み出し電流ＩＲＤ１）が選択セルＭＣ－Ｓ内を流れる方向は、書き込み電流ＩＷＲ１が選択セルＭＣ－Ｓ内を流れる方向と同じである。
これによって、図９の（ｃ）に示されるように、読み出し電流ＩＲＤ２は、選択セルＭＣ－Ｓを介してビット線ＢＬからワード線ＷＬへ流れる。このように、読み出し電流ＩＲＤ２（及び読み出し電流ＩＲＤ１）が選択セルＭＣ－Ｓ内を流れる方向は、書き込み電流ＩＷＲ１が選択セルＭＣ－Ｓ内を流れる方向と同じである。
【0132】
センスアンプ回路１４０は、ある時点におけるビット線ＢＬの電位をセンスする。これによって、センスアンプ回路１４０は、第２の読み出し動作におけるリセット状態の選択セルＭＣ－Ｓから出力されるセンス信号（以下では、参照信号ともよばれる）を、取得する。
【0133】
尚、第２の読み出し動作時において、非選択電圧が、非選択のワード線又は非選択のビット線に接続された非選択セルに、印加される。
【0134】
＜Ｓ４＞
メモリデバイス１は、第１の読み出し動作のセンス結果（センス信号）と第２の読み出し動作のセンス結果（センス信号）とに基づいて、選択セルＭＣ－Ｓのデータを判別する。
メモリデバイス１は、第１の読み出し動作のセンス結果（センス信号）と第２の読み出し動作のセンス結果（センス信号）とに基づいて、選択セルＭＣ－Ｓのデータを判別する。
【0135】
例えば、メモリデバイス１は、第１の読み出し動作のセンス信号と第２の読み出し動作のセンス信号とを比較する。
【0136】
例えば、２つのセンス信号の差が、或る閾値以下である場合、センスアンプ回路１４０は、選択セルＭＣ－Ｓ内のデータが、第１のデータ（例えば、“０”データ）であると判定する。センスアンプ回路１４０は、第１のデータを示す信号を出力する。
【0137】
これに対して、２つのセンス信号の差が、或る閾値より大きい場合、センスアンプ回路１４０は、選択セルＭＣ－Ｓ内のデータが、第１のデータと異なる第２のデータ（例えば、“１”データ）であると判定する。センスアンプ回路１４０は、第２のデータを示す信号を出力する。
【0138】
このように、第１及び第２の読み出し動作の２つのセンス信号に基づいて、選択セルＭＣ－Ｓ内のデータが、確定される。
【0139】
確定されたデータが、選択セルＭＣ－Ｓからの読み出しデータとして、バンクバッファ回路１７に出力される。
【0140】
＜Ｓ５＞
自己参照読み出しにおいて、メモリセルＭＣ内のセルデータは、第１の読み出し動作後の参照データの書き込みによって破壊される。
それゆえ、破壊されたセルデータの復元のために、データのライトバック動作が、実行される。
自己参照読み出しにおいて、メモリセルＭＣ内のセルデータは、第１の読み出し動作後の参照データの書き込みによって破壊される。
それゆえ、破壊されたセルデータの復元のために、データのライトバック動作が、実行される。
【0141】
自己参照読み出しを用いた読み出しシーケンスにおいて、メモリデバイス１は、読み出しデータを破壊される前のセルデータとして、ライトバック動作によって、メモリセルＭＣ－Ｗに書き込む。
【0142】
ドライバ回路１３０は、ビット線ＢＬ及びワード線ＷＬの電位を制御する。
これによって、図９の（ｄ）に示されるように、ライトバック動作のための書き込み電流ＩＷＲ（ＩＷＲ１，ＩＷＲ２）が、ライトバック動作の対象のメモリセルＭＣ－Ｗを流れる。
これによって、図９の（ｄ）に示されるように、ライトバック動作のための書き込み電流ＩＷＲ（ＩＷＲ１，ＩＷＲ２）が、ライトバック動作の対象のメモリセルＭＣ－Ｗを流れる。
【0143】
書き込み電流ＩＷＲがメモリセルＭＣ－Ｗ内を流れる方向は、メモリセルＭＣ－Ｗに書き込まれるデータに応じる。例えば、“０”データがメモリセルＭＣに書き込まれる場合、図９の（ｃ）の例と同様に、ビット線ＢＬ（ＭＴＪ素子２０の記憶層２０３）からワード線ＷＬ（ＭＴＪ素子２０の参照層２０１）へ流れる書き込み電流ＩＷＲ１が、メモリセルＭＣ－Ｗに供給される。例えば、“１”データがメモリセルＭＣに書き込まれる場合、ワード線ＷＬ（ＭＴＪ素子２０の参照層２０１）からビット線ＢＬ（ＭＴＪ素子２０の記憶層２０３）へ流れる書き込み電流ＩＷＲ２が、メモリセルＭＣ－Ｗに供給される。
【0144】
尚、セルデータの値が参照データの値と同じである場合、ライトバック動作における“０”データを書き込むための書き込み電流ＩＷＲ１は、メモリセルＭＣ－Ｗに供給されない場合もある。
【0145】
本実施形態において、ライトバック動作は、データの読み出しの対象のメモリセルＭＣ－Ｓとは異なるメモリセルＭＣ－Ｗに対して、実行される。例えば、ライトバック動作の対象のメモリセルＭＣ－Ｗを含むバンクＢＫは、データの読み出しの対象のメモリセルＭＣ－Ｓを含むバンクＢＫと異なる。
以下において、データの読み出しの対象のメモリセルＭＣ－Ｓを含むバンクは、読み出しバンクともよばれる。以下において、ライトバック動作の対象のメモリセルＭＣ－Ｗを含むバンクは、書き込みバンク又はライトバックバンクともよばれる。
以下において、データの読み出しの対象のメモリセルＭＣ－Ｓを含むバンクは、読み出しバンクともよばれる。以下において、ライトバック動作の対象のメモリセルＭＣ－Ｗを含むバンクは、書き込みバンク又はライトバックバンクともよばれる。
【0146】
これによって、本実施形態のメモリデバイス１は、自己参照読み出しにおけるライトバック動作によって、ウェアレベリング処理のデータのコピーを実行できる。
【0147】
このように、本実施形態のメモリデバイス１において、ウェアレベリング処理は、ライトバック動作との共通化によって、読み出しシーケンス内に含まれる。
尚、本実施形態のメモリデバイス１において、ウェアレベリング処理は、自己参照読み出し（読み出しシーケンス）に連続する又は並行するとも言うことができる。
尚、本実施形態のメモリデバイス１において、ウェアレベリング処理は、自己参照読み出し（読み出しシーケンス）に連続する又は並行するとも言うことができる。
【0148】
【0149】
図１０は、本実施形態のメモリデバイス１の読み出しシーケンスを説明するためのシーケンス図である。図１１は、本実施形態のメモリデバイス１の読み出しシーケンスを説明するためのタイミングチャートである。図１１において、読み出しシーケンスにおける、メモリデバイス１内の動作対象のバンクＢＫ＜ｉ＞，ＢＫ＜ｊ＞のアクティブ状態（及び非アクティブ状態）の時間変化が示されている。図１２は、本実施形態のメモリデバイス１の読み出しシーケンスを説明するための模式図である。図１２において、読み出しシーケンスにおける、メモリデバイス１内におけるデータの移動が模式的に示されている。
【0150】
＜時刻ｔ０＞
図１０に示されるように、ホストデバイス９は、本実施形態のメモリデバイス１を含むメモリモジュールＭＭにデータの読み出しを命令する。ホストデバイス９は、時刻ｔ０において、コマンドアドレス信号ＣＡとして、コマンドＸＲＥＡＤ及びアドレスＸＡＤＲを、クロック信号ＣＬＫに同期したタイミングにおいて、メモリモジュールＭＭ内のコントローラ２に送る。
図１０に示されるように、ホストデバイス９は、本実施形態のメモリデバイス１を含むメモリモジュールＭＭにデータの読み出しを命令する。ホストデバイス９は、時刻ｔ０において、コマンドアドレス信号ＣＡとして、コマンドＸＲＥＡＤ及びアドレスＸＡＤＲを、クロック信号ＣＬＫに同期したタイミングにおいて、メモリモジュールＭＭ内のコントローラ２に送る。
【0151】
コントローラ２は、クロック信号ＣＬＫに同期したタイミングにおいて、ホストデバイス９からの読み出しコマンドＸＲＥＡＤを、受ける。
コントローラ２は、コマンドＸＲＥＡＤを受けた後、アドレスＸＡＤＲを受ける。
コントローラ２は、コマンドＸＲＥＡＤを受けた後、アドレスＸＡＤＲを受ける。
【0152】
コントローラ２は、アドレスＸＡＤＲに基づいて、メモリデバイス１に対する読み出しアドレス（以下において、選択アドレスともよばれる）ＡＤＲ１を生成する。
【0153】
読み出しアドレスＡＤＲ１は、データの読み出し対象のバンクＢＫ＜ｉ＞に関するアドレス情報である。読み出しアドレスＡＤＲ１は、バンクアドレス、ロウアドレス、及びカラムアドレスを含む。
【0154】
コントローラ２は、コマンドＸＲＥＡＤに基づいて、メモリデバイス１に対する読み出しコマンド（ＲＤ）ＣＭＤ１を生成する。
読み出しコマンドＣＭＤ１は、メモリデバイス１に読み出しシーケンスの実行を命令する信号セットである。
読み出しコマンドＣＭＤ１は、メモリデバイス１に読み出しシーケンスの実行を命令する信号セットである。
【0155】
＜時刻ｔ１＞
コントローラ２は、時刻ｔ１において、生成された読み出しアドレスＡＤＲ１及び読み出しコマンドＣＭＤ１を、メモリデバイス１に送る。
コントローラ２は、時刻ｔ１において、生成された読み出しアドレスＡＤＲ１及び読み出しコマンドＣＭＤ１を、メモリデバイス１に送る。
【0156】
本実施形態において、コントローラ２は、メモリデバイス１に対して、アドレスAＤＲ１とは異なるアドレスＡＤＲ２を発行する。
【0157】
コントローラ２は、読み出しアドレスＡＤＲ１及び読み出しコマンドＣＭＤ１の送信に連続して、アドレスＡＤＲ２を、メモリデバイス１に送る。以下において、コマンドＣＭＤ１及びアドレスＡＤＲ１（及びアドレスＡＤＲ２）の集合は、コマンドセットともよばれる。
【0158】
アドレスＡＤＲ２は、ライトバックされるデータが書き込まれるバンクＢＫに関するアドレス情報である。アドレスＡＤＲ２は、ウェアレベリング処理におけるライトバックされるデータの書き込み先のアドレスを示す。以下において、区別化のために、アドレスＡＤＲ２は、ライトバックアドレス（又はウェアレベリングアドレス）ＡＤＲ２ともよばれる。
【0159】
コントローラ２は、ウェアレベリングに関する管理情報を含むテーブルＴＢＬに基づいて、ライトバックアドレスＡＤＲ２を生成する。例えば、テーブルＴＢＬは、バンクアドレス毎、ロウアドレス毎、又はカラムアドレス毎の、データの書き込み回数に関する情報を含む。
【0160】
本実施形態において、ライトバックアドレスＡＤＲ２に含まれるバンクアドレスの値は、読み出しアドレスＡＤＲ１に含まれるバンクアドレスの値と異なる。
例えば、ライトバックアドレスＡＤＲ２に含まれるロウアドレス及びカラムアドレスは、読み出しアドレスＡＤＲ１に含まれるロウアドレス及びカラムアドレスと同じあってもよい。ライトバックアドレスＡＤＲ２に含まれるロウアドレス及びカラムアドレスは、読み出しアドレスＡＤＲ１に含まれるロウアドレス及びカラムアドレスと異なってもよい。
例えば、ライトバックアドレスＡＤＲ２に含まれるロウアドレス及びカラムアドレスは、読み出しアドレスＡＤＲ１に含まれるロウアドレス及びカラムアドレスと同じあってもよい。ライトバックアドレスＡＤＲ２に含まれるロウアドレス及びカラムアドレスは、読み出しアドレスＡＤＲ１に含まれるロウアドレス及びカラムアドレスと異なってもよい。
【0161】
コントローラ２は、テーブルＴＢＬ内の各アドレスの書き込み回数に基づいて、比較的書き込み回数の少ないバンクＢＫ＜ｊ＞内のアドレスを、ウェアレベリング処理を伴うライトバック動作におけるデータの書き込み先（データのコピー先）のアドレスに指定する。
【0162】
コマンドＣＭＤ１の送信後に送信（及び受信）されるアドレスＡＤＲ２は、メモリデバイス１においてウェアレベリング処理を含むライトバック動作の実行のためのトリガ信号として機能する。
【0163】
メモリデバイス１は、インターフェイス回路１１によって、読み出しアドレスＡＤＲ１及び読み出しコマンドＣＭＤ１を受ける。これによって、メモリデバイス１は、自己参照読み出しＳＲＲによる動作シーケンスを開始する。
【0164】
メモリデバイス１は、読み出しコマンドＣＭＤ１に基づく読み出しシーケンスを、読み出しアドレスＡＤＲ１に示される複数のメモリセルＭＣに対して、実行する。例えば、１ページ（例えば、１２８ビット）分のデータに対応する複数のメモリセルＭＣが、読み出しシーケンスの対象として選択される。
【0165】
ロウデコーダ１２及びカラムデコーダ１３のそれぞれは、読み出しアドレスＡＤＲ１をデコードする。ロウデコーダ１２及びカラムデコーダ１３のそれぞれは、読み出しアドレスＡＤＲ１に示されるバンク（以下では、選択バンクとよばれる）ＢＫ＜ｉ＞に、ロウアドレスのデコード結果、カラムアドレスのデコード結果を送る。選択バンクＢＫ＜ｉ＞内において、ロウ制御回路１１０及びカラム制御回路１２０は、アドレスＡＲＤ１のデコード結果に基づいて、メモリセルアレイ１００のロウ及びカラムを、それぞれ制御する。
【0166】
これによって、バンクＢＫ、メモリセルアレイ１００のロウ（１つ以上のワード線ＷＬ）、及び、メモリセルアレイ１００のカラム（１つ以上のビット線ＢＬ）が、選択される。
【0167】
＜時刻ｔ１０＞
図１１に示されるように、時刻ｔ１０において、読み出しアドレスＡＤＲ１に対応する選択バンクＢＫ＜ｉ＞は、アクティブ状態に設定される。
図１１に示されるように、時刻ｔ１０において、読み出しアドレスＡＤＲ１に対応する選択バンクＢＫ＜ｉ＞は、アクティブ状態に設定される。
【0168】
メモリデバイス１は、アクティブ状態の選択バンクＢＫ＜ｉ＞に対して、第１の読み出し動作（セルデータ読み出し）を実行する。上述の図９の（ａ）のように、読み出し電流ＩＲＤ１が、ドライバ回路１３０によって、各選択セルＭＣ－Ｓに供給される。
【0169】
これによって、複数のセンス信号が、センスアンプ回路１４０によって、アクティブ状態の選択バンクＢＫ＜ｉ＞内の複数の選択セルＭＣ－Ｓから、それぞれ取得される。
【0170】
＜時刻ｔ１１ａ＞
第１の読み出し動作の完了の後、時刻ｔ１１ａにおいて、メモリデバイス１は、アクティブ状態のバンクＢＫ＜ｉ＞に対して、リセット動作を実行する。上述の図９の（ｂ）のように、書き込み電流ＩＷＤ１が、ドライバ回路１３０によって、各選択セルＭＣ－Ｓに供給される。
第１の読み出し動作の完了の後、時刻ｔ１１ａにおいて、メモリデバイス１は、アクティブ状態のバンクＢＫ＜ｉ＞に対して、リセット動作を実行する。上述の図９の（ｂ）のように、書き込み電流ＩＷＤ１が、ドライバ回路１３０によって、各選択セルＭＣ－Ｓに供給される。
【0171】
これによって、参照データが、各選択セルＭＣ－Ｓに書き込まれる。この結果として、アクティブ状態の選択バンクＢＫ＜ｉ＞内の複数の選択セルＭＣ－Ｓのそれぞれは、リセット状態に設定される。
【0172】
＜時刻ｔ１２＞
リセット動作の完了の後、時刻ｔ１２において、メモリデバイス１は、アクティブ状態の選択バンクＢＫ＜ｉ＞に対して、第２の読み出し動作（参照データ読み出し）を実行する。上述の図９の（ｃ）のように、読み出し電流ＩＲＤ２が、ドライバ回路１３０によって、各選択セルＭＣ－Ｓに供給される。
リセット動作の完了の後、時刻ｔ１２において、メモリデバイス１は、アクティブ状態の選択バンクＢＫ＜ｉ＞に対して、第２の読み出し動作（参照データ読み出し）を実行する。上述の図９の（ｃ）のように、読み出し電流ＩＲＤ２が、ドライバ回路１３０によって、各選択セルＭＣ－Ｓに供給される。
【0173】
これによって、複数のセンス信号（参照信号）が、センスアンプ回路１４０によって、アクティブ状態の選択バンクＢＫ＜ｉ＞内の複数の選択セルＭＣ－Ｓから、それぞれ取得される。
【0174】
第２の読み出し動作（時刻ｔ）の後、選択バンクＢＫ＜ｉ＞内において、センスアンプ回路１４０は、各選択セルＭＣの２つのセンス信号に基づいて、選択セルＭＣ－Ｓの記憶しているデータを、判別する。
【0175】
図１２に示されるように、判別されたデータが、選択バンクＢＫ＜ｉ＞からバンクバッファ回路１７に転送される。バンクバッファ回路１７内の各バッファ１７１は、各選択セルＭＣから転送された１ビットのデータを、一時的に記憶する。
これによって、１ページ分のデータＤＴが、バンクバッファ回路１７内に格納される。
これによって、１ページ分のデータＤＴが、バンクバッファ回路１７内に格納される。
【0176】
＜時刻ｔ１１ｂ＞
上述のように、本実施形態において、メモリデバイス１は、読み出しコマンドＣＭＤ１の後に、インターフェイス回路１１によって、ライトバックアドレス（ウェアレベリングアドレス）ＡＤＲ２を受ける。
この場合において、メモリデバイス１は、ライトバックアドレスＡＤＲ２に基づいて、ウェアレベリング処理を含むライトバック動作が、ライトバックアドレスＡＲＤ２に示されるバンクＢＫ＜ｊ＞に対して実行されることを、認知する。
上述のように、本実施形態において、メモリデバイス１は、読み出しコマンドＣＭＤ１の後に、インターフェイス回路１１によって、ライトバックアドレス（ウェアレベリングアドレス）ＡＤＲ２を受ける。
この場合において、メモリデバイス１は、ライトバックアドレスＡＤＲ２に基づいて、ウェアレベリング処理を含むライトバック動作が、ライトバックアドレスＡＲＤ２に示されるバンクＢＫ＜ｊ＞に対して実行されることを、認知する。
【0177】
それゆえ、メモリデバイス１が、読み出しコマンドＣＭＤ１の後にライトバックアドレスＡＤＲ２を受けた場合、メモリデバイス１は、ライトバックアドレスＡＤＲ２に示されるバンクＢＫ＜ｊ＞内の複数のメモリセルＭＣに対して、リセット処理を実行する。
【0178】
例えば、図１１に示されるように、メモリデバイス１は、時刻ｔ１１ｂにおいて、読み出しアドレスＡＤＲ１の選択セルＭＣに対するリセット処理の後に、ライトバックアドレスＡＤＲ２のメモリセルＭＣに対して、リセット処理を実行する。
【0179】
上述のように、各バンクＢＫは、互いに独立に動作できる。
それゆえ、バンク（書き込みバンク）ＢＫ＜ｊ＞に対するリセット処理が、バンク（読み出しバンク）ＢＫ＜ｉ＞に対する第２のデータ読み出しと、部分的に並行に実行され得る。
それゆえ、バンク（書き込みバンク）ＢＫ＜ｊ＞に対するリセット処理が、バンク（読み出しバンク）ＢＫ＜ｉ＞に対する第２のデータ読み出しと、部分的に並行に実行され得る。
【0180】
＜時刻ｔ２＞
図１０に示されるように、コントローラ２は、時刻ｔ２において、データの転送の準備の完了が見込まれるタイミングにおいて、データの読み出しに関するレスポンス信号ＲＳＰｒを、ＮＶＤＩＭＭ規格に基づくレスポンスピンを介して、ホストデバイス９に送る。
図１０に示されるように、コントローラ２は、時刻ｔ２において、データの転送の準備の完了が見込まれるタイミングにおいて、データの読み出しに関するレスポンス信号ＲＳＰｒを、ＮＶＤＩＭＭ規格に基づくレスポンスピンを介して、ホストデバイス９に送る。
【0181】
コントローラ２は、メモリデバイス１内におけるデータの転送の準備の状態（例えば、バンクバッファ回路１７内におけるデータの格納）に応じて、レスポンス信号ＲＳＰｒを、“Ｈ”レベルから“Ｌ”レベルに変える。
コントローラ２は、“Ｌ”レベルのレスポンス信号ＲＳＰｒによって、データの転送が可能であることを、ホストデバイス９に通知する。尚、“Ｌ”レベルのレスポンス信号ＲＳＰｒは、レディ信号ともよばれる。
コントローラ２は、“Ｌ”レベルのレスポンス信号ＲＳＰｒによって、データの転送が可能であることを、ホストデバイス９に通知する。尚、“Ｌ”レベルのレスポンス信号ＲＳＰｒは、レディ信号ともよばれる。
【0182】
ホストデバイス９は、“Ｌ”レベルのレスポンス信号ＲＳＰｒを受ける。
【0183】
図１０の例において、ライトバックアドレスＡＤＲ２は、レスポンス信号ＲＳＰｒの信号レベルが“Ｈ”レベルである期間中に、コントローラ２からメモリデバイス１へ転送される。但し、ライトバックアドレスＡＤＲ２は、レスポンス信号ＲＳＰｒの信号レベルが“Ｌ”レベルである期間中に、コントローラ２からメモリデバイス１へ転送されてもよい。
【0184】
＜時刻ｔ３＞
ホストデバイス９は、“Ｌ”レベルのレスポンス信号ＲＳＰｒに応じて、コマンドＳＥＮＤを、コントローラ２に送る。コマンドＳＥＮＤは、ホストデバイス９に対するデータの転送を、メモリモジュールＭＭに命令するコマンドである。
ホストデバイス９は、“Ｌ”レベルのレスポンス信号ＲＳＰｒに応じて、コマンドＳＥＮＤを、コントローラ２に送る。コマンドＳＥＮＤは、ホストデバイス９に対するデータの転送を、メモリモジュールＭＭに命令するコマンドである。
【0185】
＜時刻ｔ４＞
コントローラ２は、コマンドＳＥＮＤを受ける。コントローラ２は、コマンドＳＥＮＤに基づいて、コマンド（ＢＲＤ）ＣＭＤ２を、メモリデバイス１に対して発行する。コマンドＣＭＤ２は、バンクバッファ回路１７内のデータの転送をメモリデバイス１に命令する信号セットである。
コントローラ２は、コマンドＳＥＮＤを受ける。コントローラ２は、コマンドＳＥＮＤに基づいて、コマンド（ＢＲＤ）ＣＭＤ２を、メモリデバイス１に対して発行する。コマンドＣＭＤ２は、バンクバッファ回路１７内のデータの転送をメモリデバイス１に命令する信号セットである。
【0186】
メモリデバイス１は、インターフェイス回路１１によって、コマンドＣＭＤ２を受ける。メモリデバイス１は、コマンドＣＭＤ２に応じて、データ転送のための内部処理を実行する。例えば、コマンドＣＭＤ２は、選択バンクＢＫ＜ｉ＞内において第２の読み出し動作の実行中又は実行後のタイミングで、メモリデバイス１に供給される。
【0187】
＜時刻ｔ５＞
メモリデバイス１は、時刻ｔ５において、コマンドＣＭＤ２に応じたデータ転送を開始する。
図１２に示されるように、メモリデバイス１は、コマンドＣＭＤ２に基づいて、バンクバッファ回路１７内のデータＤＴを、読み出しデータＤＱ２として、インターフェイス回路１１を介してコントローラ２に転送する。
メモリデバイス１は、時刻ｔ５において、コマンドＣＭＤ２に応じたデータ転送を開始する。
図１２に示されるように、メモリデバイス１は、コマンドＣＭＤ２に基づいて、バンクバッファ回路１７内のデータＤＴを、読み出しデータＤＱ２として、インターフェイス回路１１を介してコントローラ２に転送する。
【0188】
例えば、１ページのデータのデータサイズが、１２８ビットである場合、データＤＱは、１サイクル当たり８ビット（１バイト）ずつ、１６サイクルにわたって、メモリデバイス１からコントローラ２に転送される。
【0189】
＜時刻ｔ１３＞
メモリデバイス１は、コマンドＣＭＤ２の受信（時刻ｔ４）とデータＤＱ２の転送の開始（時刻ｔ５）との間の期間において、バンクバッファ回路１７内のデータを用いたライトバック動作ＷＢを実行する。本実施形態において、自己参照読み出しＳＲＲのライトバック動作ＷＢは、ウェアレベリング処理ＬＶを含む。
メモリデバイス１は、コマンドＣＭＤ２の受信（時刻ｔ４）とデータＤＱ２の転送の開始（時刻ｔ５）との間の期間において、バンクバッファ回路１７内のデータを用いたライトバック動作ＷＢを実行する。本実施形態において、自己参照読み出しＳＲＲのライトバック動作ＷＢは、ウェアレベリング処理ＬＶを含む。
【0190】
図１１に示されるように、メモリデバイス１は、時刻ｔ１３において、ライトバックアドレスＡＤＲ２に対応するバンクＢＫ＜ｊ＞をアクティブ状態に設定する。
【0191】
図１２に示されるように、コマンドＣＭＤ２の受信の後、メモリデバイス１は、バンクバッファ回路１７内のデータＤＴを、アドレスＡＤＲ２に示されるバンクＢＫ＜ｊ＞内の複数のメモリセルＭＣに、書き込む。書き込み電流ＩＷＲが、バンクＢＫ＜ｊ＞内の複数のメモリセルＭＣ－Ｗに供給される。アドレスＡＤＲ２に示されるバンクＢＫ＜ｊ＞は、ウェアレベリング処理ＬＶにおけるデータのコピー先のバンク（書き込みバンク）である。
【0192】
上述のように、バンクＢＫ＜ｊ＞内のアドレスＡＤＲ２に対応する複数のメモリセルＭＣは、リセット状態（“０”データ保持状態）である。それゆえ、例えば、書き込み電流ＩＷＲ１をバンクＢＫ＜ｊ＞に供給すること無しに、書き込み電流ＩＷＲ２のみが、バンクＢＫ＜ｊ＞内の“１”データが書き込まれるメモリセルＭＣに、供給されてもよい。
【0193】
このように、或るバンクＢＫ＜ｉ＞内の選択セルＭＣから取得されたデータＤＴが、ライトバック動作ＷＢによって別のバンクＢＫ＜ｊ＞内の複数のメモリセルＭＣに書き戻されるとともに、２つのバンクＢＫ＜ｉ＞，ＢＫ＜ｊ＞間におけるウェアレベリング処理ＬＶによって、バンクＢＫ＜ｉ＞からバンクＢＫ＜ｊ＞にコピーされる。
【0194】
例えば、ライトバック動作ＷＢによるバンクＢＫ＜ｊ＞に対するデータＤＴの書き込みは、時刻ｔ５の後において、コントローラ２に対するデータＤＱ２の転送と実質的に同時に（並行に）、実行されてもよい。
【0195】
読み出しアドレスＡＤＲ１に対応する選択バンクＢＫ＜ｉ＞内の選択セルＭＣ－Ｓは、バンクＢＫ＜ｊ＞に対するライトバック動作の後において、読み出しコマンドＣＭＤ１に応じたデータの書き戻し無しに、リセット状態を維持する。それゆえ、読み出しシーケンスの完了後において、読み出しアドレスＡＤＲ１に対応する全ての選択セルＭＣ－Ｓは、参照データ（例えば、“０”データ）を記憶する。
【0196】
尚、ウェアレベリング処理ＬＶを含むライトバック動作ＷＢは、コマンドＳＥＮＤに対する応答、及び／又は、コマンドＣＭＤ２の送受信の前に、メモリデバイス１内で実行されてもよい。
【0197】
＜時刻ｔ６＞
コントローラ２は、メモリデバイス１から転送されたデータＤＱ２を受ける。コントローラ２は、データＤＱ２に対して、エラーの検出及び訂正のような各種の処理を施す。
コントローラ２は、時刻ｔ６において、データＤＱ２に対応したデータＤＱ１をホストデバイス９に転送する。エラーの検出及び訂正に関する情報（ＥＣＣ情報）が、データＤＱ１と共に、ホストデバイス９に転送されてもよい。
コントローラ２は、メモリデバイス１から転送されたデータＤＱ２を受ける。コントローラ２は、データＤＱ２に対して、エラーの検出及び訂正のような各種の処理を施す。
コントローラ２は、時刻ｔ６において、データＤＱ２に対応したデータＤＱ１をホストデバイス９に転送する。エラーの検出及び訂正に関する情報（ＥＣＣ情報）が、データＤＱ１と共に、ホストデバイス９に転送されてもよい。
【0198】
ホストデバイス９は、データＤＱ１（及びＥＣＣ情報）を、コントローラ２から受ける。例えば、ホストデバイス９に対するデータＤＱ１の転送は、１サイクル当たり８ビットずつ１６サイクルにわたって、実行される。
【0199】
以上のように、本実施形態のメモリデバイス１及びメモリモジュール（メモリシステム）ＭＭの読み出しシーケンスが、終了する。
【0200】
上述のように、実施形態のメモリデバイス１は、読み出しコマンドＣＭＤ１の受信後に、アドレス（ライトバックアドレス）ＡＤＲ２を受けた場合に、読み出しシーケンスにおけるウェアレベリング処理ＬＶを実行する。読み出しコマンドＣＭＤ１の受信後にアドレスＡＤＲ２の受信（及び送信）が無い場合、実施形態のメモリデバイス１は、ウェアレベリング処理ＬＶなしに、読み出しアドレスＡＤＲ１から取得されたデータを、通常のライトバック動作ＷＢによって、読み出しアドレスＡＤＲ１に書き戻してもよい。この場合において、ライトバック動作ＷＢは、バンクバッファ回路１７内のデータＤＴを用いずに、センスアンプ回路１４０内に保持されたデータを用いて実行されてもよい。
【0201】
【0202】
図１３に示されるように、読み出しシーケンス中におけるウェアレベリング処理ＬＶが実行される場合、コントローラ２は、プリフィックスコマンドＣＭＤｘを、本実施形態のメモリデバイス１に供給してもよい。
【0203】
プリフィックスコマンドＣＭＤｘは、読み出しアドレスＡＤＲ1の前に、コントローラ２からメモリデバイス１に送られる。
【0204】
プリフィックスコマンドＣＭＤｘは、ライトバック動作ＷＢの対象のデータに対するウェアレベリング処理ＬＶの実行（データのコピーの実行）を、メモリデバイス１に通知する。
【0205】
メモリデバイス１は、プリフィックスコマンドＣＭＤｘの受信によって、読み出しアドレスＡＤＲ１及び読み出しコマンドＣＭＤ１の後に、ライトバックアドレスＡＤＲ２が送信されることを、認識できる。
【0206】
図１３に示されるように、ライトバックアドレスＡＤＲ２のメモリセルＭＣに対するリセット動作は、読み出しアドレスＡＤＲのメモリセルに対するリセット動作と実質的に同時に実行されてもよい。
尚、ライトバックアドレスＡＤＲ２において、ライトバック動作ＷＢの前のリセット動作は、実行されなくともよい。
尚、ライトバックアドレスＡＤＲ２において、ライトバック動作ＷＢの前のリセット動作は、実行されなくともよい。
【0207】
本実施形態において、読み出しシーケンスにおけるウェアレベリング処理時、バンクＢＫ＜ｉ＞の或るアドレスから取得されたデータが、別のバンクＢＫ＜ｊ＞に書き戻される例が示されている。但し、本実施形態において、バンクＢＫ＜ｉ＞の或るアドレスから読み出されたデータが、ウェアレベリング処理によって、同じバンクＢＫ＜ｉ＞内の別のアドレスに書き戻されてもよい。この場合において、バンクＢＫ＜ｊ＞内におけるライトバック動作の対象のロウアドレス及びカラムアドレスの少なくとも一方は、バンクＢＫ＜ｉ＞内における読み出し動作の対象のロウアドレス及びカラムアドレスと異なる。
【0208】
（４）まとめ
自己参照読み出しを含む読み出しシーケンスが、ＭＲＡＭのようなメモリデバイスに用いられた場合、メモリセル内のデータが、参照データの書き込み動作によって破壊される。さらに、自己参照読み出しにおいて、破壊されたデータの復元のために、データの書き戻し（ライトバック動作）が、メモリセルに対して実行される。
自己参照読み出しを含む読み出しシーケンスが、ＭＲＡＭのようなメモリデバイスに用いられた場合、メモリセル内のデータが、参照データの書き込み動作によって破壊される。さらに、自己参照読み出しにおいて、破壊されたデータの復元のために、データの書き戻し（ライトバック動作）が、メモリセルに対して実行される。
【0209】
このように、読み出しシーケンスにおいてもデータの書き込みが発生する場合、メモリデバイスのメモリ空間内における書き込み回数は、より増加する。
【0210】
書き込み動作によって、メモリセル内のＭＴＪ素子は、劣化する可能性がある。それゆえ、或るメモリセルに書き込み動作が集中した場合、メモリデバイスの使用の寿命が、短くなる。
【0211】
したがって、メモリセルの摩耗の平滑化のために、ウェアレベリング処理が、書き込み動作を含む読み出しシーケンスを実行するメモリデバイスに対して適用されることが好ましい。
【0212】
書き込み動作を含む読み出しシーケンスに対してウェアレベリング処理が適用される場合、一般的なメモリデバイスは、ウェアレベリング処理を、ユーザーからのコマンドに応じた読み出しシーケンスに連続して実行する。
【0213】
このため、一般的なメモリデバイスにおいて、或るコマンドに応じた読み出しシーケンス及びウェアレベリング処理が完了するまでの期間が、長期化する。
【0214】
また、読み出しシーケンスにウェアレベリング処理が適用された場合、一般的なメモリデバイスは、ユーザーからの読み出しコマンドに応じた読み出しシーケンスの実行回数と同じ回数のウェアレベリング処理を実行することになる。このため、一般的なメモリデバイスは、消費電力が増大する。
【0215】
さらに、一般的なメモリデバイスにおいて、ウェアレベリング処理の頻度が高くなると、メモリデバイスがビジー状態になる頻度が高くなる。ウェアレベリング処理の実行時、ユーザーからのコマンドに応じた動作シーケンスとは別途に、ウェアレベリング処理のためのデータの読み出し、及び、データの書き込みが、実行される。このため、一般的なメモリデバイスにおいて、ユーザーからのコマンドに対する応答性が、劣化する。
【0216】
本実施形態のメモリデバイス１及びメモリシステムＭＭは、読み出しシーケンス中に、データの書き戻し（ライトバック動作）と共通化されたウェアレベリング処理を、実行する。
【0217】
図１４は、実施形態のメモリデバイス１の比較例を説明するための模式図である。
図１４の（ａ）は、一般的なメモリデバイスの読み出しシーケンス及びウェアレベリングシーケンスを示している。
図１４の（ｂ）は、本実施形態のメモリデバイス１のウェアレベリング処理を含む読み出しシーケンスを示している。
図１４の（ａ）は、一般的なメモリデバイスの読み出しシーケンス及びウェアレベリングシーケンスを示している。
図１４の（ｂ）は、本実施形態のメモリデバイス１のウェアレベリング処理を含む読み出しシーケンスを示している。
【0218】
図１４の（ａ）に示されるように、一般的なメモリデバイスは、時刻ｔａにおいて、読み出しシーケンスを開始する。
一般的なメモリデバイスは、或る期間内において、読み出しコマンド及び読み出しアドレスを受ける。
一般的なメモリデバイスは、或る期間内において、読み出しコマンド及び読み出しアドレスを受ける。
【0219】
一般的なメモリデバイスは、コマンド及びアドレスに基づいて、自己参照読み出しによるデータのセンス及び確定のための動作を、実行する。この後、一般的なメモリデバイスは、読み出しアドレスに対してライトバック動作を実行する。
【0220】
一般的なメモリデバイスは、得られた読み出しデータを、コントローラに送る。
これによって、時刻ｔｂにおいて、読み出しシーケンスが、終了する。
これによって、時刻ｔｂにおいて、読み出しシーケンスが、終了する。
【0221】
このように、時刻ｔａから時刻ｔｂまでの期間Ｔ１において、一般的なメモリデバイスにおける読み出しシーケンスが、実行される。
【0222】
一般的なメモリデバイスは、読み出しシーケンスが完了した後（例えば、時刻ｔｂ）において、ウェアレベリングシーケンスを、開始する。
【0223】
一般的なウェアレベリングシーケンスにおいて、一般的なメモリデバイスは、書き込みアドレス（ウェアレベリングアドレス）、書き込みコマンド及び書き込みデータを、或る期間に受ける。
【0224】
一般的なメモリデバイスは、書き込みコマンドに応じて、書き込みデータを、書き込みアドレスに指定されたメモリセル内に書き込む。ウェアレベリングシーケンスによって、データが、読み出しアドレスとは別の書き込みアドレスに書き込まれる。
これによって、ウェアレベリングシーケンスは、時刻ｔｃにおいて、終了する。
これによって、ウェアレベリングシーケンスは、時刻ｔｃにおいて、終了する。
【0225】
このように、時刻ｔｂから時刻ｔｃまでの期間Ｔ２において、一般的なウェアレベリングが、実行される。
【0226】
一般的なメモリデバイスは、読み出しシーケンスの開始からウェアレベリングの終了まで、期間Ｔ１と期間Ｔ２との合計の期間Ｔａを要する。
【0227】
図１４の（ｂ）に示されるように、本実施形態のメモリシステムＭＭにおいて、本実施形態のメモリデバイス１は、読み出しシーケンス時において、読み出しコマンドＣＭＤ１及び読み出しアドレスＡＤＲ１と共に、読み出しアドレスＡＤＲ１とは異なるライトバックアドレスＡＤＲ２を、コントローラ２から受ける。
【0228】
本実施形態のメモリデバイス１は、読み出しコマンドＣＭＤ１及び読み出しアドレスＡＤＲ１に基づいて、自己参照読み出しにおけるデータのセンス及び確定のための動作を実行する。
【0229】
例えば、ライトバックアドレスＡＤＲ２は、自己参照読み出しの実行と並行して、メモリデバイス１に送られる。それゆえ、本実施形態において、ライトバックアドレスＡＤＲ２の受信のために追加される期間は、読み出しシーケンス中に発生しない。
【0230】
データの確定後において、本実施形態のメモリデバイス１は、ウェアレベリング処理を含むライトバック動作を、読み出しアドレスＡＤＲ１とは異なるライトバックアドレスＡＤＲ２に対して実行する。
それゆえ、本実施形態において、ウェアレベリング処理（ウェアレベリングシーケンス）のための期間が、読み出しシーケンスの期間とは別途に発生しない。
それゆえ、本実施形態において、ウェアレベリング処理（ウェアレベリングシーケンス）のための期間が、読み出しシーケンスの期間とは別途に発生しない。
【0231】
また、本実施形態のメモリデバイス１は、自己参照読み出しによって読み出され且つバンクバッファ回路１７に保持されたデータを、ウェアレベリング処理の書き込みデータに用いる。
それゆえ、本実施形態において、ウェアレベリング処理の書き込みデータの転送のための期間は、発生しない。
それゆえ、本実施形態において、ウェアレベリング処理の書き込みデータの転送のための期間は、発生しない。
【0232】
このように、本実施形態のメモリデバイス１は、ライトバック動作を実行しつつ、ウェアレベリング処理を実行する。
【0233】
例えば、ウェアレベリング処理を含むライトバック動作の実行後、メモリデバイス１は、データの送信を実行する。データの送信は、ライトバック動作と並行して実行されてもよい。
ある時刻において、データの送信は、終了する。
ある時刻において、データの送信は、終了する。
【0234】
本実施形態のメモリデバイス１は、ウェアレベリング処理及び読み出しシーケンスを、期間Ｔａ（＝Ｔ１＋Ｔ２）より短い期間Ｔｂにおいて、実行及び終了する。例えば、期間Ｔｂは、一般的なメモリデバイスの読み出しシーケンスの実行期間Ｔ１と実質的に同じ長さである。
【0235】
以上のように、本実施形態のメモリデバイス１及びメモリシステムＭＭは、読み出しシーケンス及びウェアレベリング処理を含む動作の長期化を、回避できる。
【0236】
また、一般的なメモリデバイスは、読み出しシーケンスとウェアレベリングシーケンスとを互い異なるシーケンスとして実行する。それゆえ、一般的なメモリデバイスにおいて、ライトバック動作とウェアレベリング処理のデータの書き込みとのそれぞれで、書き込み動作に起因する消費電力が発生する。このため、一般的なメモリデバイスにおいて、読み出しシーケンスとウェアレベリングシーケンスとを含む動作シーケンスの消費電力は、比較的大きくなる。
【0237】
本実施形態のメモリデバイス１は、ウェアレベリング処理のデータの書き込み（データのコピー）を、読み出しシーケンスにおけるライトバック動作を用いて実行する。
それゆえ、本実施形態において、ウェアレベリング処理の書き込み動作（データのコピー）は、ライトバック動作に包含される。したがって、本実施形態において、ウェアレベリング処理のための書き込み動作が、読み出しシーケンス中に行われる書き込み動作から独立に発生することはない。
それゆえ、本実施形態において、ウェアレベリング処理の書き込み動作（データのコピー）は、ライトバック動作に包含される。したがって、本実施形態において、ウェアレベリング処理のための書き込み動作が、読み出しシーケンス中に行われる書き込み動作から独立に発生することはない。
【0238】
この結果として、本実施形態のメモリデバイス１及びメモリシステムＭＭは、ライトバック動作とウェアレベリング処理との併用によって、書き込み回数の増加、及び、消費電力の増加を、抑制できる。
【0239】
以上のように、本実施形態のメモリデバイス及びメモリシステムは、動作特性を改善できる。
【0240】
（５）その他
実施形態において、メモリデバイス１が、ＭＲＡＭである場合について、例示されている。但し、実施形態のメモリデバイス１は、ＭＲＡＭ以外のメモリデバイスでもよい。例えば、実施形態のメモリデバイス１は、遷移金属酸化物素子をメモリ素子に用いた抵抗変化メモリ（例えば、ＲｅＲＡＭ）、相変化素子をメモリ素子に用いた相変化メモリ（例えば、ＰＣＲＡＭ）、強誘電体素子をメモリ素子に用いた強誘電体メモリ（例えば、ＦｅＲＡＭ）でもよい。
実施形態において、メモリデバイス１が、ＭＲＡＭである場合について、例示されている。但し、実施形態のメモリデバイス１は、ＭＲＡＭ以外のメモリデバイスでもよい。例えば、実施形態のメモリデバイス１は、遷移金属酸化物素子をメモリ素子に用いた抵抗変化メモリ（例えば、ＲｅＲＡＭ）、相変化素子をメモリ素子に用いた相変化メモリ（例えば、ＰＣＲＡＭ）、強誘電体素子をメモリ素子に用いた強誘電体メモリ（例えば、ＦｅＲＡＭ）でもよい。
【0241】
実施形態のメモリデバイス１において、ウェアレベリング処理を含むライトバック動作が実行されるバンクＢＫを含む半導体チップが、データが読み出されるバンクＢＫを含む半導体チップと異なってもよい。また、ウェアレベリング処理を含むライトバック動作が実行されるバンクＢＫが、データが読み出されるバンクＢＫを含むメモリデバイスと異なるメモリデバイス内に、設けられてもよい。
【0242】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0243】
１：メモリデバイス、２：コントローラ、９：ホストデバイス、ＢＫ：バンク、１７：バンクバッファ回路、１００：メモリセルアレイ、ＭＣ：メモリセル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
