特開2024-20689 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ ソニーセミコンダクタソリューションズ株式会社の特許一覧

特開2024-20689記憶装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024020689

(43)【公開日】2024-02-15

(54)【発明の名称】記憶装置

(51)【国際特許分類】

G11C 14/00 20060101AFI20240207BHJP

G11C 11/16 20060101ALI20240207BHJP

H10B 61/00 20230101ALI20240207BHJP

H10N 50/10 20230101ALI20240207BHJP

H01L 29/82 20060101ALI20240207BHJP

【ＦＩ】

G11C14/00 230

G11C11/16 240

G11C11/16 230

H01L27/105 447

H01L43/08 Z

H01L29/82 Z

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022123051

(22)【出願日】2022-08-02

(71)【出願人】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100112955

【弁理士】

【氏名又は名称】丸島敏一

(72)【発明者】

【氏名】阪井塁

(72)【発明者】

【氏名】平賀啓三

(72)【発明者】

【氏名】肥後豊

(72)【発明者】

【氏名】細見政功

【テーマコード（参考）】

4M119

5F092

【Ｆターム（参考）】

4M119BB01

4M119CC05

4M119DD05

4M119DD09

4M119DD32

4M119JJ03

4M119JJ04

5F092AB08

5F092AC12

5F092AD03

5F092AD23

5F092AD25

5F092AD30

5F092BB23

5F092BB24

5F092BB34

5F092BB43

5F092BB44

5F092BC03

5F092BC08

5F092CA02

5F092CA03

(57)【要約】

【課題】揮発性記憶部に保持されているデータを電圧駆動に基づいて不揮発性記憶部にストア可能とする。
【解決手段】記憶装置は、データを相補的に保持する揮発性記憶部と、揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子とを備える。揮発性記憶部と電圧制御型磁気抵抗効果素子との間に接続され、揮発性記憶部と電圧制御型磁気抵抗効果素子との間の抵抗が可変な可変抵抗素子をさらに備えてもよい。可変抵抗素子は、電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させてもよい。
【選択図】図１

【特許請求の範囲】

【請求項1】

データを相補的に保持する揮発性記憶部と、
前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と
を具備する記憶装置。

【請求項2】

前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な可変抵抗素子をさらに具備する
請求項１記載の記憶装置。

【請求項3】

前記可変抵抗素子は、前記電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させる
請求項２記載の記憶装置。

【請求項4】

前記可変抵抗素子は、ゲート電圧に基づいてオン抵抗が変化する電界効果トランジスタである
請求項２記載の記憶装置。

【請求項5】

前記電界効果トランジスタは、前記可変抵抗素子として用いられるだけでなく、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアするストアトランジスタおよび前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアするリストアトランジスタとしても用いられる
請求項４記載の記憶装置。

【請求項6】

前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に前記電界効果トランジスタに印加される第１ゲート電圧と、前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に前記電界効果トランジスタに印加される第２ゲート電圧とを切り替えるゲート電圧切替部を
さらに具備する請求項４記載の記憶装置。

【請求項7】

前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記電圧制御型磁気抵抗効果素子に印加され、
前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記電圧制御型磁気抵抗効果素子に印加され、
前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧が前記電圧制御型磁気抵抗効果素子に印加され、
前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記電圧制御型磁気抵抗効果素子に印加される
請求項６記載の記憶装置。

【請求項8】

ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果に基づいて前記電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加する電圧ドライバを
さらに具備する請求項６記載の記憶装置。

【請求項9】

前記電圧制御型磁気抵抗効果素子は、前記電圧制御型磁気抵抗効果素子に印加される同一極性の電圧の段階的な変化に基づいて、前記揮発性記憶部に相補的に保持されたデータに応じた低抵抗状態および高抵抗状態がそれぞれストアされる
請求項８記載の記憶装置。

【請求項10】

前記電圧制御型磁気抵抗効果素子は、前記揮発性記憶部に相補的に保持されるデータに応じて互いに異なる抵抗状態が設定される第１電圧制御型磁気抵抗効果素子および第２電圧制御型磁気抵抗効果素子を備え、
前記電圧ドライバは、前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に対し、前記揮発性記憶部に相補的に保持されるデータに対応したノード電圧に応じて第１駆動電圧を印加した後に第２駆動電圧を印加し、
前記第１駆動電圧は、前記第１電圧制御型磁気抵抗効果素子に反転電圧が印加されるとともに、前記第２電圧制御型磁気抵抗効果素子の垂直磁気異方性が増大するように設定され、
前記第２駆動電圧は、前記第２電圧制御型磁気抵抗効果素子に反転電圧が印加されるとともに、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加されるように設定される
請求項８記載の記憶装置。

【請求項11】

前記第１電圧制御型磁気抵抗効果素子に前記反転電圧が印加されるときに、前記ノード電圧の差分だけ前記反転電圧よりも高い電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子に前記反転電圧が印加されるときに、前記ノード電圧の差分だけ前記反転電圧よりも低い電圧が前記第１電圧制御型磁気抵抗効果素子に印加される
請求項１０記載の記憶装置。

【請求項12】

前記反転電圧よりも小さな電圧は０Ｖである
請求項１０記載の記憶装置。

【請求項13】

前記電圧制御型磁気抵抗効果素子は、
磁化方向が固定されたピン層と、
電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、
前記ピン層と前記フリー層との間に挟まれたトンネルバリア層と
を備える請求項１０記載の記憶装置。

【請求項14】

前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加された後、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加される
請求項１３記載の記憶装置。

【請求項15】

前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加された後、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも高い電圧が前記フリー層に印加される
請求項１３記載の記憶装置。

【請求項16】

前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加された後、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加される
請求項１３記載の記憶装置。

【請求項17】

前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加された後、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも高い電圧が前記ピン層に印加される
請求項１３記載の記憶装置。

【請求項18】

前記揮発性記憶部はラッチ回路である
請求項１記載の記憶装置。

【請求項19】

前記揮発性記憶部はフリップフロップである
請求項１記載の記憶装置。

【請求項20】

前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）である
請求項１記載の記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、記憶装置に関する。詳しくは、本技術は、不揮発性記憶部が揮発性記憶部に設けられた記憶装置に関する。

【背景技術】

【0002】

電源異常や電源断が発生しても、揮発性記憶部に保持されたデータが消失しないようにするために、揮発性記憶部が設けられたメモリセルに不揮発性記憶部を追加した記憶装置がある。このような記憶装置として、例えば、データを記憶する双安定回路と、双安定回路に記憶されたデータを不揮発的にストアし、不揮発的にストアされたデータを双安定回路にリストアする不揮発性素子とを備える構成がある（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１３／１７２０６６号

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上述の従来技術では、不揮発性素子にデータをストアする場合、不揮発性素子を電流駆動し、ストアされるデータに応じて互いに逆向きの電流を不揮発性素子に流していた。このため、不揮発性素子によっては、データのストア時に流れる電流が大きくなり、消費電力の増大を招くおそれがあった。

【0005】

本技術はこのような状況に鑑みて生み出されたものであり、揮発性記憶部に保持されているデータを電圧駆動に基づいて不揮発性記憶部にストア可能とすることを目的とする。

【課題を解決するための手段】

【0006】

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、データを相補的に保持する揮発性記憶部と、前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子とを具備する記憶装置である。これにより、揮発性記憶部に保持されているデータが電圧駆動に基づいて不揮発性記憶部にストアされるという作用をもたらす。

【0007】

また、第１の側面において、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な可変抵抗素子をさらに具備してもよい。これにより、電圧制御型磁気抵抗効果素子の低抵抗書込み時の低抵抗状態を維持しつつ、高抵抗状態から低抵抗状態に遷移されるとともに、高抵抗書込み時の高抵抗状態を維持しつつ、低抵抗状態から高抵抗状態に遷移されるという作用をもたらす。

【0008】

また、第１の側面において、前記可変抵抗素子は、前記電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させてもよい。これにより、電圧制御型磁気抵抗効果素子に印加される同一極性のセル電圧に基づいて電圧制御型磁気抵抗効果素子にデータが書込まれるという作用をもたらす。

【0009】

また、第１の側面において、前記可変抵抗素子は、ゲート電圧に基づいてオン抵抗が変化する電界効果トランジスタでもよい。これにより、電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに等しくなるという作用をもたらす。

【0010】

また、第１の側面において、前記電界効果トランジスタは、前記可変抵抗素子として用いられるだけでなく、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアするストアトランジスタおよび前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアするリストアトランジスタとしても用いられてもよい。これにより、回路構成の簡易化を図りつつ、電圧制御型磁気抵抗効果素子と揮発性記憶部との間のストアおよびリストアが可能になるという作用をもたらす。

【0011】

また、第１の側面において、前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に前記電界効果トランジスタに印加される第１ゲート電圧と、前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に前記電界効果トランジスタに印加される第２ゲート電圧とを切り替えるゲート電圧切替部をさらに具備してもよい。これにより、ゲート電圧の切り替えに基づいて、電圧制御型磁気抵抗効果素子の低抵抗状態および高抵抗状態の書込みが実施されるという作用をもたらす。

【0012】

また、第１の側面において、前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記電圧制御型磁気抵抗効果素子に印加され、前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記電圧制御型磁気抵抗効果素子に印加され、前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧が前記電圧制御型磁気抵抗効果素子に印加され、前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記電圧制御型磁気抵抗効果素子に印加されてもよい。これにより、電圧制御型磁気抵抗効果素子に印加される同一極性のセル電圧に基づいて電圧制御型磁気抵抗効果素子に相補的にデータが書込まれるという作用をもたらす。

【0013】

また、第１の側面において、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果に基づいて前記電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加する電圧ドライバをさらに具備してもよい。これにより、ＶＣＭＡ効果に基づいて電圧制御型磁気抵抗効果素子にデータが書込まれるという作用をもたらす。

【0014】

また、第１の側面において、前記電圧制御型磁気抵抗効果素子は、前記電圧制御型磁気抵抗効果素子に印加される同一極性の電圧の段階的な変化に基づいて、前記揮発性記憶部に相補的に保持されたデータに応じた低抵抗状態および高抵抗状態がそれぞれストアされてもよい。これにより、電圧制御型磁気抵抗効果素子に印加される同一極性のセル電圧に基づいて、電圧制御型磁気抵抗効果素子に低抵抗状態および高抵抗状態がそれぞれストアされるという作用をもたらす。

【0015】

また、第１の側面において、前記電圧制御型磁気抵抗効果素子は、前記揮発性記憶部に相補的に保持されるデータに応じて互いに異なる抵抗状態が設定される第１電圧制御型磁気抵抗効果素子および第２電圧制御型磁気抵抗効果素子を備え、前記電圧ドライバは、前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に対し、前記揮発性記憶部に相補的に保持されるデータに対応したノード電圧に応じて第１駆動電圧を印加した後に第２駆動電圧を印加し、前記第１駆動電圧は、前記第１電圧制御型磁気抵抗効果素子に反転電圧が印加されるとともに、前記第２電圧制御型磁気抵抗効果素子の垂直磁気異方性が増大するように設定され、前記第２駆動電圧は、前記第２電圧制御型磁気抵抗効果素子に反転電圧が印加されるとともに、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加されるように設定されてもよい。これにより、第１駆動電圧に基づいて第１電圧制御型磁気抵抗効果素子に書込まれたデータが破壊されることなく、第２駆動電圧に基づいて第２電圧制御型磁気抵抗効果素子にデータが書込まれるという作用をもたらす。

【0016】

また、第１の側面において、前記第１電圧制御型磁気抵抗効果素子に前記反転電圧が印加されるときに、前記ノード電圧の差分だけ前記反転電圧よりも高い電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、前記第２電圧制御型磁気抵抗効果素子に前記反転電圧が印加されるときに、前記ノード電圧の差分だけ前記反転電圧よりも低い電圧が前記第１電圧制御型磁気抵抗効果素子に印加されてもよい。これにより、揮発性記憶部に相補的に保持されるデータに対応したノード電圧に応じて第１電圧制御型磁気抵抗効果素子に書込まれたデータが破壊されることなく、第２電圧制御型磁気抵抗効果素子にデータが書込まれるという作用をもたらす。

【0017】

また、第１の側面において、前記反転電圧よりも小さな電圧は０Ｖでもよい。これにより、第２電圧制御型磁気抵抗効果素子にデータが書込まれるときに、第１電圧制御型磁気抵抗効果素子の磁化方向の反転が防止されるという作用をもたらす。

【0018】

また、第１の側面において、前記電圧制御型磁気抵抗効果素子は、磁化方向が固定されたピン層と、電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、前記ピン層と前記フリー層との間に挟まれたトンネルバリア層とを備えてもよい。これにより、電圧駆動に基づいて、電圧制御型磁気抵抗効果素子の磁化方向が反転されるという作用をもたらす。

【0019】

また、第１の側面において、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加された後、前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加され、前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加されてもよい。これにより、低抵抗書込み時の低抵抗状態が破壊されることなく、低抵抗書込み後に高抵抗書込みが実施されるという作用をもたらす。

【0020】

また、第１の側面において、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加された後、前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加され、前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、前記ピン層に印加される電圧よりも高い電圧が前記フリー層に印加されてもよい。これにより、高抵抗書込み時の高抵抗状態が破壊されることなく、高抵抗書込み後に低抵抗書込みが実施されるとともに、垂直磁気異方性が増大するようにリストア時に電圧がかかるという作用をもたらす。

【0021】

また、第１の側面において、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加された後、前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加され、前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加されてもよい。これにより、負電圧なしで高抵抗書込みを可能としつつ、高抵抗書込み時の高抵抗状態が破壊されることなく、高抵抗書込み後に低抵抗書込みが実施されるとともに、垂直磁気異方性が増大するようにリストア時に電圧がかかるという作用をもたらす。

【0022】

また、第１の側面において、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加された後、前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加され、前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、前記フリー層に印加される電圧よりも高い電圧が前記ピン層に印加されてもよい。これにより、負電圧なしで低抵抗書込みを可能としつつ、低抵抗書込み時の低抵抗状態が破壊されることなく、低抵抗書込み後に高抵抗書込みが実施されるという作用をもたらす。

【0023】

また、第１の側面において、前記揮発性記憶部はラッチ回路でもよい。これにより、ラッチ回路に不揮発性記憶機能が付加されるという作用をもたらす。

【0024】

また、第１の側面において、前記揮発性記憶部はフリップフロップでもよい。これにより、フリップフロップに不揮発性記憶機能が付加されるという作用をもたらす。

【0025】

また、第１の側面において、前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）でもよい。これにより、ＳＲＡＭに不揮発性記憶機能が付加されるという作用をもたらす。

【図面の簡単な説明】

【0026】

【図1】第１の実施の形態に係る記憶装置の構成例を示す図である。

【図2】第１の実施の形態に係る記憶装置のラッチ動作の一例を示す図である。

【図3】第１の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【図4】第１の実施の形態に係る記憶装置の第２ストア動作およびリストア動作の一例を示す図である。

【図5】第１の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。

【図6】第１の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。

【図7】第２の実施の形態に係る記憶装置の構成例を示す図である。

【図8】第２の実施の形態に係る記憶装置のラッチ動作の一例を示す図である。

【図9】第２の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【図10】第２の実施の形態に係る記憶装置の第２ストア動作の一例を示す図である。

【図11】第２の実施の形態に係る記憶装置のリストア動作の一例を示す図である。

【図12】第２の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。

【図13】第２の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。

【図14】第３の実施の形態に係る記憶装置の構成例を示す図である。

【図15】第３の実施の形態に係る記憶装置のラッチ動作の一例を示す図である。

【図16】第３の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【図17】第３の実施の形態に係る記憶装置の第２ストア動作の一例を示す図である。

【図18】第３の実施の形態に係る記憶装置のリストア動作の一例を示す図である。

【図19】第３の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。

【図20】第３の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。

【図21】第４の実施の形態に係る記憶装置の構成例を示す図である。

【図22】第４の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【図23】第４の実施の形態に係る記憶装置の第２ストア動作の一例を示す図である。

【図24】第４の実施の形態に係る記憶装置のリストア動作の一例を示す図である。

【図25】第４の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。

【図26】第４の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。

【図27】第５の実施の形態に係る記憶装置の構成例を示す図である。

【図28】第５の実施の形態に係る記憶装置の変形例を示す図である。

【図29】第６の実施の形態に係る記憶装置の全体的な構成例を示すブロック図である。

【図30】第６の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。

【発明を実施するための形態】

【0027】

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のフリー層に駆動電圧を印加し、ラッチ回路の順論理を電圧制御型磁気抵抗効果素子にストアした例）
２．第２の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のフリー層に駆動電圧を印加し、ラッチ回路の逆論理を電圧制御型磁気抵抗効果素子にストアした例）
３．第３の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のピン層に駆動電圧を印加し、ラッチ回路の順論理を電圧制御型磁気抵抗効果素子にストアした例）
４．第４の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のピン層に駆動電圧を印加し、ラッチ回路の逆論理を電圧制御型磁気抵抗効果素子にストアした例）
５．第５の実施の形態（フリップフロップに電圧制御型磁気抵抗効果素子を設けた例）
６．第６の実施の形態（ＳＲＡＭに電圧制御型磁気抵抗効果素子を設けた例）

【0028】

＜１．第１の実施の形態＞
図１は、第１の実施の形態に係る記憶装置の構成例を示す図である。

【0029】

同図において、記憶装置１００は、ラッチセル１０１、ゲート電圧切替部１０５および電圧ドライバ１０６を備える。ラッチセル１０１は、ラッチ回路１０２と、可変抵抗回路１０３と、電圧制御型磁気抵抗効果素子１１４および１２４と、インバータ１０４とを備える。

【0030】

なお、ラッチ回路１０２は、特許請求の範囲に記載の揮発性記憶部の一例である。各電圧制御型磁気抵抗効果素子１１４および１２４は、不揮発性記憶部の一例である。このとき、不揮発性記憶部は、揮発性記憶部に揮発的に保持されているデータを不揮発的に保持することができる。また、不揮発性記憶部は、不揮発性記憶部が不揮発的に保持しているデータを揮発性記憶部に書き戻すことができる。なお、ここで言う揮発的は、データの保持に電力を要することを言う。また、ここで言う不揮発的は、データの保持に電力を要しないことを言う。

【0031】

なお、本明細書では、揮発性記憶部に保持されているデータを不揮発性記憶部に書込む処理をストア、不揮発性記憶部に保持されているデータを揮発性記憶部に書き戻す処理をリストアと言う。

【0032】

ラッチ回路１０２は、データを相補的に保持する。このとき、ラッチ回路１０２は、双安定回路として動作し、データを揮発的に保持することができる。ラッチ回路１０２は、データを相補的に保持する揮発性記憶ノードＮおよびＮＢを備える。各揮発性記憶ノードＮおよびＮＢは、データを揮発的に保持する。このとき、ラッチ回路１０２は、入力データＩＮをラッチし、その入力データＩＮに応じた論理値を各揮発性記憶ノードＮおよびＮＢに相補的に保持し、インバータ１０４を介して出力データＯＵＴとして出力することができる。なお、ここで言う相補的は、揮発性記憶ノードＮにデータ‘０’が保持されるときは、揮発性記憶ノードＮＢにデータ‘１’が保持され、揮発性記憶ノードＮにデータ‘１’が保持されるときは、揮発性記憶ノードＮＢにデータ‘０’が保持される関係を言う。

【0033】

ラッチ回路１０２は、インバータ１１２および１２２を備える。各インバータ１１２および１２２は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタで構成することができる。例えば、各インバータ１１２および１２２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの直列接続にて構成してもよい。

【0034】

インバータ１１２の入力はインバータ１２２の出力に接続され、インバータ１２２の入力はインバータ１１２の出力に接続される。このとき、インバータ１１２の入力とインバータ１２２の出力との接続点に揮発性記憶ノードＮを設け、インバータ１２２の入力とインバータ１１２の出力との接続点に揮発性記憶ノードＮＢを設けることができる。

【0035】

各電圧制御型磁気抵抗効果素子１１４および１２４は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持つ。このとき、各電圧制御型磁気抵抗効果素子１１４および１２４は、ＶＣ－ＭＲＡＭ（Voltage Controlled Magnetoresistive Random Access Memory）として動作することができる。ここで、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態は、低抵抗状態と高抵抗状態とをとることができる。このとき、各電圧制御型磁気抵抗効果素子１１４および１２４は、ＶＣＭＡ効果に基づいて磁化方向を反転させることで、低抵抗状態と高抵抗状態との間を遷移することができる。

【0036】

各電圧制御型磁気抵抗効果素子１１４および１２４は、ピン層１４１、トンネルバリア層１４２およびフリー層１４３を備える。トンネルバリア層１４２は、ピン層１４１とフリー層１４３との間に挟まれている。各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１は、ＭＯＳトランジスタ１１３および１２３にそれぞれ接続される。各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３は、駆動端子ＮＤに接続される。

【0037】

ピン層１４１は、磁気異方性を有するとともに磁化方向が不変の層である。このピン層１４１は、例えば、ＣｏＦｅＢ、ＣｏＦｅＣ合金、ＮｉＦｅＢ合金及びＮｉＦｅＣ合金等により構成することができる。また、ピン層１４１は、非磁性層を介して複数の強磁性層を積層した積層フェリピン構造でもよい。この積層フェリピン構造の磁化固定層を構成する強磁性層の材料としては、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。また、非磁性層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ等を用いることができる。

【0038】

ピン層１４１は、反強磁性層および強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成にすることができる。反強磁性層の材料としては、ＦｅＭｎ合金、ＰｔＭｎ合金、ＰｔＣｒＭｎ合金、ＮｉＭｎ合金、ＩｒＭｎ合金、ＮｉＯ及びＦｅ_２Ｏ_３等の磁性体を挙げることができる。また、これらの磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加することもできる。

【0039】

トンネルバリア層１４２は、フリー層１４３に電界を掛けて電圧制御磁気異方性効果を付与する。このトンネルバリア層１４２は、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の酸化物、もしくはＭｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の窒化物により構成することができる。また、ＭｇＦ_２、ＣａＦ、ＳｒＴｉＯ_２、ＡｌＬａＯ_３、ＡｌＮＯ等の絶縁体、誘電体および半導体を用いて構成してもよい。これらの層を積層してもよい。なお、トンネルバリア層１４２の厚さは、０．６ｎｍ以上に構成すると好適である。

【0040】

フリー層１４３は、磁気異方性を有するとともに、電圧に基づいて誘起された磁気の磁化方向が反転可能である。また、フリー層１４３は、ＶＣＭＡ効果を有する層である。フリー層１４３の磁化方向がピン層１４１の磁化方向と同じ状態および異なる状態は、それぞれ平行状態及び反平行状態と称される。各電圧制御型磁気抵抗効果素子１１４および１２４は、平行状態の時に低抵抗状態になり、反平行状態の時に高抵抗状態になる。フリー層１４３は、各電圧制御型磁気抵抗効果素子１１４および１２４への電圧印加に基づいて磁化方向を変化させることができる。

【0041】

また、フリー層１４３は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、Ｆｅ、ホウ化鉄（ＦｅＢ）等により構成することができる。また、フリー層１４３は、遷移金属（Ｈｆ、Ｔａ、ＶＷｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ）等を含んでもよい。また、フリー層１４３は、窒化物や酸化物を含んでもよい。また、磁性体への近接磁気モーメント誘起を起こす材料として、イリジウム（Ｉｒ）やオスミウム（Ｏｓ）を使用することができる。なお、フリー層１４３に重金属を添加してＶＣＭＡ効果を向上させてもよい。各電圧制御型磁気抵抗効果素子１１４および１２４にＶＣＭＡ効果を持たせるために、フリー層１４３の厚さは、３．０ｎｍ以下に構成すると好適である。

【0042】

また、フリー層１４３は、非磁性層を介して複数の強磁性層が積層された積層構造を有してもよい。このとき、非磁性層を介して隣接する２つの強磁性層は、交換結合してもよい。この非磁性層には、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａ、ＶＷｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｖ、Ｍｎ、Ｎｉ及びＣｕ等により構成することができる。

【0043】

ピン層１４１、トンネルバリア層１４２およびフリー層１４３の形成は、スパッタリング法、イオンビーム堆積法、真空蒸着法などのＰＶＤ（Physical Vapor Deposition）法でもよいし、ＡＬＤ（Atomic Layer Deposition）法でもよいし、ＣＶＤ（Chemical Vapor Deposition）法でもよい。また、ピン層１４１、トンネルバリア層１４２およびフリー層１４３のパターニングには、ＲＩＥ（Reactive Ion Etching）法を用いてもよいし、イオンミリング法を用いてもよい。

【0044】

可変抵抗回路１０３は、各電圧制御型磁気抵抗効果素子１１４および１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とでセル電圧が互いに略等しくなるように抵抗を変化させる。なお、互いに略等しいは、互いに等しい場合だけでなく、数％程度のずれがある場合も含む。このときのセル電圧は反転電圧に等しい。反転電圧は、ＶＣＭＡ効果に基づいて各電圧制御型磁気抵抗効果素子１１４および１２４の磁化方向を反転させる電圧である。各電圧制御型磁気抵抗効果素子１１４および１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで反転電圧は互いに略等しい。各電圧制御型磁気抵抗効果素子１１４および１２４に反転電圧が印加されると、各電圧制御型磁気抵抗効果素子１１４および１２４の垂直磁気異方性は０になる。可変抵抗回路１０３は、各電圧制御型磁気抵抗効果素子１１４および１２４と、ラッチ回路１０２との間に配置される。

【0045】

可変抵抗回路１０３は、ＭＯＳトランジスタ１１３および１２３を備える。各ＭＯＳトランジスタ１１３および１２３は、ゲート電圧Ｖｇに基づいてオン抵抗が変化する。ＭＯＳトランジスタ１１３は、電圧制御型磁気抵抗効果素子１１４と揮発性記憶ノードＮとの間に接続される。ＭＯＳトランジスタ１２３は、電圧制御型磁気抵抗効果素子１２４と揮発性記憶ノードＮＢとの間に接続される。このとき、ＭＯＳトランジスタ１１３は、可変抵抗素子としてだけでなく、ラッチ回路１０２から電圧制御型磁気抵抗効果素子１１４にデータをストアするストアトランジスタおよび電圧制御型磁気抵抗効果素子１１４からラッチ回路１０２にデータをリストアするリストアトランジスタとしても用いることができる。また、ＭＯＳトランジスタ１２３は、可変抵抗素子としてだけでなく、ラッチ回路１０２から電圧制御型磁気抵抗効果素子１２４にデータをストアするストアトランジスタおよび電圧制御型磁気抵抗効果素子１２４からラッチ回路１０２にデータをリストアするリストアトランジスタとしても用いることができる。なお、ＭＯＳトランジスタ１１３および１２３は、特許請求の範囲に記載の可変抵抗素子の一例である。

【0046】

ゲート電圧切替部１０５は、電圧Ｖｇ０、Ｖｇ１およびＶｇ２の間でゲート電圧Ｖｇを切り替える。電圧Ｖｇ０は、各ＭＯＳトランジスタ１１３および１２３がオフするように設定される。電圧Ｖｇ０は、例えば、グランド電圧である。電圧Ｖｇ１は、各電圧制御型磁気抵抗効果素子１１４および１２４が低抵抗書込みされる場合に各電圧制御型磁気抵抗効果素子１１４および１２４に印加されるセル電圧が反転電圧に等しくなるように設定される。電圧Ｖｇ２は、各電圧制御型磁気抵抗効果素子１１４および１２４が高抵抗書込みされる場合に各電圧制御型磁気抵抗効果素子１１４および１２４に印加されるセル電圧が反転電圧に等しくなるように設定される。このとき、ゲート電圧切替部１０５は、ストア時に低抵抗書込みが実施された後に高抵抗書込みが実施されるようにゲート電圧Ｖｇを切り替える。

【0047】

ゲート電圧切替部１０５は、抵抗制御スイッチ１１５を備える。抵抗制御スイッチ１１５は、切替信号Ｔｇ１に基づいて、電圧Ｖｇ０、Ｖｇ１およびＶｇ２を切り替える。このとき、切替信号Ｔｇ１は、抵抗制御スイッチ１１５に対し、ラッチ動作時には電圧Ｖｇ０を選択させることができる。切替信号Ｔｇ１は、抵抗制御スイッチ１１５に対し、低抵抗書込み時には電圧Ｖｇ１を選択させ、高抵抗書込み時には電圧Ｖｇ２を選択させることができる。このとき、切替信号Ｔｇ１は、ストア時にＶｇ１→Ｖｇ２という順序でゲート電圧Ｖｇを切り替える。抵抗制御スイッチ１１５は、ＭＯＳトランジスタで構成してもよい。

【0048】

ここで、各電圧制御型磁気抵抗効果素子１１４および１２４が低抵抗書込みされる場合に高抵抗状態にある場合、ゲート電圧Ｖｇ１に基づいて、反転電圧が各電圧制御型磁気抵抗効果素子１１４および１２４に印加される。各電圧制御型磁気抵抗効果素子１１４および１２４が低抵抗書込みされる場合に低抵抗状態にある場合、ゲート電圧Ｖｇ１に基づいて、反転電圧よりも小さな電圧が各電圧制御型磁気抵抗効果素子１１４および１２４に印加される。この反転電圧よりも小さな電圧は、０Ｖでもよい。各電圧制御型磁気抵抗効果素子１１４および１２４が高抵抗書込みされる場合に低抵抗状態にある場合、ゲート電圧Ｖｇ２に基づいて、反転電圧が各電圧制御型磁気抵抗効果素子１１４および１２４に印加される。各電圧制御型磁気抵抗効果素子１１４および１２４が高抵抗書込みされる場合に高抵抗状態にある場合、ゲート電圧Ｖｇ２に基づいて、反転電圧よりも大きな電圧が各電圧制御型磁気抵抗効果素子１１４および１２４に印加される。

【0049】

電圧ドライバ１０６は、各電圧制御型磁気抵抗効果素子１１４および１２４に反転電圧が印加可能になるように各電圧制御型磁気抵抗効果素子１１４および１２４を駆動する。ここで、電圧ドライバ１０６は、駆動端子ＮＤを介し各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に駆動電圧Ｖｘを印加することができる。このとき、電圧ドライバ１０６は、ストア時に駆動電圧Ｖｘ１およびＶｘ２の間で駆動電圧Ｖｘを切り替えることができる。ここで、電圧ドライバ１０６は、ストア時に駆動電圧Ｖｘ１を選択した後、駆動電圧Ｖｘ２に切り替える。

【0050】

駆動電圧Ｖｘ１は、電圧制御型磁気抵抗効果素子１１４および１２４の一方に反転電圧が印加されるとともに、電圧制御型磁気抵抗効果素子１１４および１２４の他方の垂直磁気異方性が増大するように設定される。駆動電圧Ｖｘ２は、電圧制御型磁気抵抗効果素子１１４および１２４の他方に反転電圧が印加されるとともに、反転電圧よりも小さな電圧が電圧制御型磁気抵抗効果素子１１４および１２４の一方に印加されるように設定される。そして、電圧ドライバ１０６は、各電圧制御型磁気抵抗効果素子１１４および１２４に対し、各揮発性記憶ノードＮおよびＮＢに保持されるデータに対応したノード電圧ＶＡおよびＶＢに応じて駆動電圧Ｖｘ１を印加した後に駆動電圧Ｖｘ２を印加する。

【0051】

駆動電圧Ｖｘ１の印加に基づいて電圧制御型磁気抵抗効果素子１１４および１２４の一方に反転電圧が印加されるときに、ノード電圧ＶＡおよびＶＢの差分だけ反転電圧よりも高い電圧が電圧制御型磁気抵抗効果素子１１４および１２４の他方に印加されてもよい。駆動電圧Ｖｘ２の印加に基づいて電圧制御型磁気抵抗効果素子１１４および１２４の他方に反転電圧が印加されるときに、ノード電圧ＶＡおよびＶＢの差分だけ反転電圧よりも低い電圧が電圧制御型磁気抵抗効果素子１１４および１２４の一方に印加されてもよい。

【0052】

電圧ドライバ１０６は、電圧切替スイッチ１１６を備える。電圧切替スイッチ１１６は、切替信号Ｔｘ１に基づいて、駆動電圧Ｖｘ１およびＶｘ２を切り替える。このとき、切替信号Ｔｘ１は、電圧切替スイッチ１１６に対し、低抵抗書込みでは駆動電圧Ｖｘ１を選択させ、高抵抗書込みでは駆動電圧Ｖｘ２を選択させることができる。また、切替信号Ｔｘ１は、電圧切替スイッチ１１６に対し、リストア時に駆動電圧Ｖｘ２を選択させることができる。電圧切替スイッチ１１６は、ＭＯＳトランジスタで構成してもよい。

【0053】

ここで、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４および１２４にデータを相補的にストアする場合、電圧制御型磁気抵抗効果素子１１４および１２４に印加される同一極性の電圧が段階的に変化される。この電圧の段階的に変化に基づいて、第１ストア動作と、その後の第２ストア動作が実施される。

【0054】

第１ストア動作では、各ＭＯＳトランジスタ１１３および１２３にゲート電圧Ｖｇ１が印加されている時に駆動電圧Ｖｘ１が電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加される。このとき、電圧制御型磁気抵抗効果素子１１４および１２４の一方に反転電圧が印加され、電圧制御型磁気抵抗効果素子１１４および１２４の一方が低抵抗書込みされるとともに、電圧制御型磁気抵抗効果素子１１４および１２４の他方の垂直磁気異方性が増大する。電圧制御型磁気抵抗効果素子１１４および１２４の他方の垂直磁気異方性が増大したときに、電圧制御型磁気抵抗効果素子１１４および１２４の他方の磁化方向は反転してもよい。第１ストア動作で電圧制御型磁気抵抗効果素子１１４および１２４の他方の磁化方向が反転した場合においても、その後の第２ストア動作で電圧制御型磁気抵抗効果素子１１４および１２４の他方の磁化方向を正しく設定することができる。

【0055】

第２ストア動作では、各ＭＯＳトランジスタ１１３および１２３にゲート電圧Ｖｇ２が印加されている時に駆動電圧Ｖｘ２が電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加される。このとき、電圧制御型磁気抵抗効果素子１１４および１２４の他方に反転電圧が印加され、電圧制御型磁気抵抗効果素子１１４および１２４の一方が高抵抗書込みされるとともに、反転電圧よりも小さな電圧が電圧制御型磁気抵抗効果素子１１４および１２４の一方に印加される。ここで、電圧制御型磁気抵抗効果素子１１４および１２４の一方には反転電圧よりも小さな電圧がかかるので、電圧制御型磁気抵抗効果素子１１４および１２４の一方の低抵抗状態は維持される。

【0056】

例えば、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合、電圧制御型磁気抵抗効果素子１１４は低抵抗状態に設定され、電圧制御型磁気抵抗効果素子１２４は高抵抗状態に設定される。一方、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合、電圧制御型磁気抵抗効果素子１１４は高抵抗状態に設定され、電圧制御型磁気抵抗効果素子１２４は低抵抗状態に設定される。このような揮発性記憶ノードＮおよびＮＢの論理値と、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態との関係を順論理と言う。

【0057】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータを相補的にリストアする場合、ピン層１４１に印加される電圧よりも低い電圧がフリー層１４３に印加される。このとき、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態に応じてラッチ回路１０２に元のデータが書き戻されるとともに、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態が維持される。

【0058】

以下、記憶装置１００のラッチ動作、ストア動作およびリストア動作について説明する。なお、以下の説明では、説明を簡単化するために、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持され、そのときのノード電圧ＶＡが０Ｖ、ノード電圧ＶＢが１Ｖである場合を例にとる。また、駆動電圧Ｖｘ１は－１Ｖ、駆動電圧Ｖｘ２は０Ｖに設定されている場合を例にとる。なお、ノード電圧ＶＡおよびＶＢと、駆動電圧Ｖｘ１およびＶｘ２とは、これらの値に限定されない。

【0059】

図２は、第１の実施の形態に係る記憶装置のラッチ動作の一例を示す図である。

【0060】

同図において、ラッチ動作では、ゲート電圧ＶｇはＶｇ０＝０Ｖに設定される。このため、各ＭＯＳトランジスタ１１３および１２３はオフし、ラッチ回路１０２は、各電圧制御型磁気抵抗効果素子１１４および１２４から切り離される。

【0061】

このとき、入力データＩＮの論理値が‘０’の場合、揮発性記憶ノードＮには論理値‘０’が保持され、揮発性記憶ノードＮＢには論理値‘１’が保持される。入力データＩＮの論理値が‘１’の場合、揮発性記憶ノードＮには論理値‘１’が保持され、揮発性記憶ノードＮＢには論理値‘０’が保持される。

【0062】

図３は、第１の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【0063】

同図において、第１ストア動作では、ゲート電圧ＶｇはＶｇ１に設定され、駆動電圧ＶｘはＶｘ１＝－１Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、１Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、２Ｖの電圧が印加される。このとき、揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１１３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１１３のオン抵抗にて揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧が分圧されたときに、高抵抗状態の電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧が反転電圧に一致するように設定される。

【0064】

ここで、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１１４は高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合に比べて、ＭＯＳトランジスタ１１３のオン抵抗への分圧比が増大する。このため、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧は反転電圧より小さくなり、電圧制御型磁気抵抗効果素子１１４の垂直磁気異方性により電圧制御型磁気抵抗効果素子１１４の低抵抗状態が維持される。

【0065】

一方、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には２Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１２４のセル電圧は、電圧制御型磁気抵抗効果素子１１４のセル電圧より大きくなる。ただし、電圧制御型磁気抵抗効果素子１２４については、第２ストア動作で書込みが実施されるので、電圧制御型磁気抵抗効果素子１２４の抵抗状態は任意でよい。

【0066】

図４は、第１の実施の形態に係る記憶装置の第２ストア動作およびリストア動作の一例を示す図である。

【0067】

同図において、第２ストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ２＝０Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、０Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、１Ｖの電圧が印加される。このとき、揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１２３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１２３のオン抵抗にて揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧が分圧されたときに、低抵抗状態の電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧が反転電圧に一致するように設定される。

【0068】

ここで、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１２４は低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合に比べて、ＭＯＳトランジスタ１２３のオン抵抗への分圧比が低下する。このため、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧は反転電圧より大きくなり、電圧制御型磁気抵抗効果素子１２４の面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、電圧制御型磁気抵抗効果素子１２４の高抵抗状態が維持される。

【0069】

なお、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合は、高抵抗状態にある場合に比べて、電圧制御型磁気抵抗効果素子１２４の分圧比が低下する。このため、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある時と高抵抗状態にある時とで反転電圧を略等しくするために、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合は、高抵抗状態にある場合に比べて、ＭＯＳトランジスタ１２３のオン抵抗を減少させる。ＭＯＳトランジスタ１２３のオン抵抗を減少させるために、ゲート電圧Ｖｇ１に比べてゲート電圧Ｖｇ２を増大させる。

【0070】

一方、揮発性記憶ノードＮと駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１１４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１１４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１１４の低抵抗状態は維持される。

【0071】

同図において、リストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ２＝０Ｖに設定される。ここで、電圧制御型磁気抵抗効果素子１１４が低抵抗状態、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にあるものとする。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0072】

ここで、揮発性記憶ノードＮに論理値‘０’がリストアされると、ノード電圧ＶＡが０Ｖになり、電圧制御型磁気抵抗効果素子１１４には電圧がかからないので、電圧制御型磁気抵抗効果素子１１４の低抵抗状態は維持される。一方、揮発性記憶ノードＮＢに論理値‘１’がリストアされると、ノード電圧ＶＢが１Ｖになり、電圧制御型磁気抵抗効果素子１２４には１Ｖの電圧がかかる。このとき、ゲート電圧ＶｇはＶｇ２に設定され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にあるときは、電圧制御型磁気抵抗効果素子１２４の高抵抗状態はそのまま維持される。

【0073】

なお、上述の第１の実施の形態の第１ストア動作、第２ストア動作およびリストア動作の説明では、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合を例にとった。第１の実施の形態の第１ストア動作、第２ストア動作およびリストア動作は、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合も同様である。

【0074】

図５は、第１の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合のストア時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合のストア時の各部の電圧波形を示す。

【0075】

同図におけるａにおいて、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値‘１’に設定される（ｔ１）。

【0076】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ１＝－１Ｖが選択される（ｔ２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。

【0077】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ２＝０Ｖが選択される（ｔ３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。

【0078】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ４）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。

【0079】

次に、記憶装置１００は、パワーオフされる（ｔ５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0080】

同図におけるｂにおいて、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値‘０’に設定される（ｔ１）。

【0081】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ１＝－１Ｖが選択される（ｔ２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。

【0082】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ２＝０Ｖが選択される（ｔ３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。

【0083】

【0084】

次に、記憶装置１００は、パワーオフされる（ｔ５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0085】

このように、記憶装置１００のストア動作では、ラッチ回路１０２からの出力データＯＵＴが論理値‘０’であっても、論理値‘１’であっても、第１ストア動作で低抵抗書込みを実施し、第２ストア動作で高抵抗書込みを実施する。

【0086】

図６は、第１の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’をリストアする時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’をリストア時の各部の電圧波形を示す。

【0087】

同図におけるａにおいて、電圧制御型磁気抵抗効果素子１１４および１２４へのストア後に記憶装置１００のパワーオフによってラッチ回路１０２の電荷は放電されているものとする。このとき、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を保持しているものとする。

【0088】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ２＝０Ｖが選択される（ｔ１１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより高くなり（ｔ１２）、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’がリストアされる。

【0089】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ１３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0090】

同図におけるｂにおいて、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を保持しているものとする。

【0091】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ２＝０Ｖが選択される（ｔ１１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり（ｔ１２）、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0092】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ１３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0093】

このように、上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４および１２４を設ける。これにより、ラッチ回路１０２に保持されているデータを電圧駆動に基づいて電圧制御型磁気抵抗効果素子１１４および１２４にストアすることができる。このため、ラッチ回路１０２に保持されたデータが電圧制御型磁気抵抗効果素子１１４および１２４にストアされるときの消費電力の増大を抑制しつつ、不揮発性記憶機能をラッチ回路１０２に付加することができる。

【0094】

また、ラッチ回路１０２と各電圧制御型磁気抵抗効果素子１１４および１２４との間の抵抗が可変なＭＯＳトランジスタ１１３、１２３をラッチ回路１０２と各電圧制御型磁気抵抗効果素子１１４および１２４との間に接続する。これにより、各電圧制御型磁気抵抗効果素子１１４および１２４は、低抵抗書込み時の低抵抗状態を維持しつつ、高抵抗状態から低抵抗状態に遷移可能となるとともに、高抵抗書込み時の高抵抗状態を維持しつつ、低抵抗状態から高抵抗状態に遷移可能となる。

【0095】

このとき、各ＭＯＳトランジスタ１１３、１２３は、各電圧制御型磁気抵抗効果素子１１４および１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とでセル電圧が互いに略等しくなるように抵抗を変化させることができる。これにより、各電圧制御型磁気抵抗効果素子１１４および１２４に印加される同一極性のセル電圧に基づいて各電圧制御型磁気抵抗効果素子１１４および１２４にデータを書込むことができる。

【0096】

また、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４および１２４にデータをストアする場合、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ１が印加されている時に駆動電圧Ｖｘ１を各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加する。その後、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ２が印加されている時に駆動電圧Ｖｘ２を各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加する。

【0097】

これにより、電圧制御型磁気抵抗効果素子１１４および１２４の一方の低抵抗書込み時の低抵抗状態を破壊することなく、その低抵抗書込み後に電圧制御型磁気抵抗効果素子１１４および１２４の他方の高抵抗書込みを実施することができる。このため、ラッチ回路１０２の論理値‘０’を低抵抗状態として電圧制御型磁気抵抗効果素子１１４および１２４の一方に保持させ、ラッチ回路１０２の論理値‘１’を高抵抗状態として電圧制御型磁気抵抗効果素子１１４および１２４の他方に保持させることができる。

【0098】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアする場合、各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に印加される電圧よりも低い電圧をフリー層１４３に印加する。これにより、各電圧制御型磁気抵抗効果素子１１４および１２４に保持されているデータを破壊することなく、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアすることができる。

【0099】

＜２．第２の実施の形態＞
上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４および１２４を設け、各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に駆動電圧Ｖｘを印加し、ラッチ回路１０２の順論理をストアした。この第２の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４および１２４を設け、電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に駆動電圧Ｖｘを印加し、ラッチ回路１０２の逆論理をストアする。

【0100】

図７は、第２の実施の形態に係る記憶装置の構成例を示す図である。

【0101】

同図において、記憶装置２００は、上述の第１の実施の形態のゲート電圧切替部１０５および電圧ドライバ１０６に代えて、ゲート電圧切替部２０５および電圧ドライバ２０６を備える。第２の実施の形態の記憶装置２００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。

【0102】

ゲート電圧切替部２０５は、電圧Ｖｇ０、Ｖｇ１およびＶｇ２の間でゲート電圧Ｖｇを切り替える。このとき、ゲート電圧切替部２０５は、ストア時に高抵抗書込みが実施された後に低抵抗書込みが実施されるようにゲート電圧Ｖｇを切り替える。

【0103】

ゲート電圧切替部２０５は、抵抗制御スイッチ２１５を備える。抵抗制御スイッチ２１５は、切替信号Ｔｇ２に基づいて、電圧Ｖｇ０、Ｖｇ１およびＶｇ２を切り替える。このとき、切替信号Ｔｇ２は、抵抗制御スイッチ２１５に対し、ラッチ動作時には電圧Ｖｇ０を選択させることができる。切替信号Ｔｇ２は、抵抗制御スイッチ２１５に対し、低抵抗書込み時には電圧Ｖｇ１を選択させ、高抵抗書込み時には電圧Ｖｇ２を選択させることができる。このとき、切替信号Ｔｇ２は、ストア時にＶｇ２→Ｖｇ１という順序でゲート電圧Ｖｇを切り替える。

【0104】

電圧ドライバ２０６は、各電圧制御型磁気抵抗効果素子１１４および１２４に反転電圧が印加可能になるように各電圧制御型磁気抵抗効果素子１１４および１２４を駆動する。ここで、電圧ドライバ２０６は、駆動端子ＮＤを介し各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に駆動電圧Ｖｘを印加することができる。このとき、電圧ドライバ２０６は、ストア時に駆動電圧Ｖｘ４およびＶｘ５の間で駆動電圧Ｖｘを切り替えることができる。また、電圧ドライバ２０６は、リストア時に駆動電圧Ｖｘを駆動電圧Ｖ３に切り替えることができる。

【0105】

駆動電圧Ｖｘ４は、電圧制御型磁気抵抗効果素子１１４および１２４の一方に反転電圧が印加されるとともに、電圧制御型磁気抵抗効果素子１１４および１２４の他方の垂直磁気異方性が増大するように設定される。駆動電圧Ｖｘ５は、電圧制御型磁気抵抗効果素子１１４および１２４の他方に反転電圧が印加されるとともに、反転電圧よりも小さな電圧が電圧制御型磁気抵抗効果素子１１４および１２４の一方に印加されるように設定される。駆動電圧Ｖｘ３は、リストア時にピン層１４１に印加される電圧よりも高い電圧がフリー層１４３に印加されるように設定される。

【0106】

そして、電圧ドライバ２０６は、各電圧制御型磁気抵抗効果素子１１４および１２４に対し、各揮発性記憶ノードＮおよびＮＢに保持されるデータに対応したノード電圧ＶＡおよびＶＢに応じて駆動電圧Ｖｘ４を印加した後に駆動電圧Ｖｘ５を印加する。また、電圧ドライバ２０６は、リストア時に駆動電圧Ｖｘ３を印加する。

【0107】

電圧ドライバ２０６は、電圧切替スイッチ２１６を備える。電圧切替スイッチ２１６は、切替信号Ｔｘ２に基づいて、駆動電圧Ｖｘ３、Ｖｘ４およびＶｘ５を切り替える。このとき、切替信号Ｔｘ２は、電圧切替スイッチ２１６に対し、高抵抗書込みでは駆動電圧Ｖｘ４を選択させ、低抵抗書込みでは駆動電圧Ｖｘ５を選択させることができる。また、切替信号Ｔｘ２は、電圧切替スイッチ２１６に対し、リストア時に駆動電圧Ｖｘ３を選択させることができる。

【0108】

ここで、第１の実施の形態では、第１ストア動作で低抵抗書込みを実施した後、第２ストア動作で高抵抗書込みを実施した。第２の実施の形態では、第１ストア動作で高抵抗書込みを実施した後、第２ストア動作で低抵抗書込みを実施する。このとき、第２の実施の形態では、ラッチ回路１０２の逆論理を電圧制御型磁気抵抗効果素子１１４および１２４をストアする。

【0109】

例えば、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合、電圧制御型磁気抵抗効果素子１１４は高抵抗状態に設定され、電圧制御型磁気抵抗効果素子１２４は低抵抗状態に設定される。一方、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合、電圧制御型磁気抵抗効果素子１１４は低抵抗状態に設定され、電圧制御型磁気抵抗効果素子１２４は高抵抗状態に設定される。このような揮発性記憶ノードＮおよびＮＢの論理値と、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態との関係を逆論理と言う。

【0110】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータを相補的にリストアする場合、駆動電圧Ｖｘ３がフリー層１４３に印加される。なお、ゲート電圧Ｖｇは、各ＭＯＳトランジスタ１１３および１２３がオンすれば、どのような電圧でもよい。このとき、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態に応じてラッチ回路１０２に元のデータが書き戻される。また、リストア時には、ピン層１４１に印加される電圧よりも高い電圧がフリー層１４３に印加される。このため、各電圧制御型磁気抵抗効果素子１１４および１２４には、それらの垂直磁気異方性が増大するように電圧がかかり、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態が維持される。

【0111】

以下、記憶装置２００のラッチ動作、ストア動作およびリストア動作について説明する。なお、以下の説明では、説明を簡単化するために、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持され、そのときのノード電圧ＶＡが０Ｖ、ノード電圧ＶＢが１Ｖである場合を例にとる。また、駆動電圧Ｖｘ３は１Ｖ、駆動電圧Ｖｘ４は０Ｖ、駆動電圧Ｖｘ５は－１Ｖに設定されている場合を例にとる。なお、ノード電圧ＶＡおよびＶＢと、駆動電圧Ｖｘ３、Ｖｘ４およびＶｘ５とは、これらの値に限定されない。

【0112】

図８は、第２の実施の形態に係る記憶装置のラッチ動作の一例を示す図である。

【0113】

【0114】

図９は、第２の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【0115】

同図において、第１ストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ５＝－１Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、１Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、２Ｖの電圧が印加される。このとき、揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１１３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１１３のオン抵抗にて揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧が分圧されたときに、低抵抗状態の電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧が反転電圧に一致するように設定される。

【0116】

ここで、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１１４は低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合に比べて、ＭＯＳトランジスタ１１３のオン抵抗への分圧比が低下する。このため、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧は反転電圧より大きくなり、電圧制御型磁気抵抗効果素子１１４の垂直磁気異方性により電圧制御型磁気抵抗効果素子１１４の高抵抗状態が維持される。

【0117】

【0118】

図１０は、第２の実施の形態に係る記憶装置の第２ストア動作の一例を示す図である。

【0119】

同図において、第２ストア動作では、ゲート電圧ＶｇはＶｇ１に設定され、駆動電圧ＶｘはＶｘ４＝０Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、０Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、１Ｖの電圧が印加される。このとき、揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１２３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１２３のオン抵抗にて揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧が分圧されたときに、高抵抗状態の電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧が反転電圧に一致するように設定される。

【0120】

ここで、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１２４は高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合に比べて、ＭＯＳトランジスタ１２３のオン抵抗への分圧比が増大する。このため、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧は反転電圧より小さくなり、電圧制御型磁気抵抗効果素子１２４の面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、電圧制御型磁気抵抗効果素子１２４の低抵抗状態が維持される。

【0121】

一方、揮発性記憶ノードＮと駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１１４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１１４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１１４の高抵抗状態は維持される。

【0122】

図１１は、第２の実施の形態に係る記憶装置のリストア動作の一例を示す図である。

【0123】

同図において、リストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ３＝１Ｖに設定される。なお、リストア動作では、ゲート電圧ＶｇはＶｇ２に限定されることなく、各ＭＯＳトランジスタ１１３、１２３がオンすれば、どのような電圧でもよい。ここで、電圧制御型磁気抵抗効果素子１１４が高抵抗状態、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にあるものとする。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0124】

ここで、揮発性記憶ノードＮに論理値‘０’がリストアされると、ノード電圧ＶＡが０Ｖになり、電圧制御型磁気抵抗効果素子１１４には１Ｖの電圧がかかる。ただし、電圧制御型磁気抵抗効果素子１１４に１Ｖの電圧がかかる方向は、ピン層１４１の電圧よりもフリー層１４３の電圧の方が高くなる方向である。この場合、電圧制御型磁気抵抗効果素子１１４の垂直磁気異方性は増大し、電圧制御型磁気抵抗効果素子１１４の高抵抗状態はそのまま維持される。一方、揮発性記憶ノードＮＢに論理値‘１’がリストアされると、ノード電圧ＶＢが１Ｖになり、電圧制御型磁気抵抗効果素子１２４には電圧がかからないので、電圧制御型磁気抵抗効果素子１２４の低抵抗状態は維持される。

【0125】

なお、上述の第２の実施の形態の第１ストア動作、第２ストア動作およびリストア動作の説明では、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合を例にとった。第２の実施の形態の第１ストア動作、第２ストア動作およびリストア動作は、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合も同様である。

【0126】

図１２は、第２の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合のストア時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合のストア時の各部の電圧波形を示す。

【0127】

同図におけるａにおいて、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値‘１’に設定される（ｔ２１）。

【0128】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ５＝－１Ｖが選択される（ｔ２２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。

【0129】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ４＝０Ｖが選択される（ｔ２３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。

【0130】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ２４）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。

【0131】

次に、記憶装置１００は、パワーオフされる（ｔ２５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0132】

同図におけるｂにおいて、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値‘０’に設定される（ｔ２１）。

【0133】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ５＝－１Ｖが選択される（ｔ２２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。

【0134】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ４＝０Ｖが選択される（ｔ２３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。

【0135】

【0136】

次に、記憶装置１００は、パワーオフされる（ｔ２５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0137】

このように、記憶装置２００のストア動作では、ラッチ回路１０２からの出力データＯＵＴが論理値‘０’であっても、論理値‘１’であっても、第１ストア動作で高抵抗書込みを実施し、第２ストア動作で低抵抗書込みを実施する。

【0138】

図１３は、第２の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’をリストアする時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’をリストア時の各部の電圧波形を示す。

【0139】

同図におけるａにおいて、電圧制御型磁気抵抗効果素子１１４および１２４へのストア後に記憶装置２００のパワーオフによってラッチ回路１０２の電荷は放電されているものとする。このとき、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を保持しているものとする。

【0140】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ３＝１Ｖが選択される（ｔ３１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより高くなり（ｔ３２）、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’がリストアされる。

【0141】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ３３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0142】

同図におけるｂにおいて、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を保持しているものとする。

【0143】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ３＝１Ｖが選択される（ｔ３１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり（ｔ３２）、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0144】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ３３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0145】

このように、上述の第２の実施の形態では、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４および１２４にデータをストアする場合、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ２が印加されている時に駆動電圧Ｖｘ５を各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加する。その後、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ１が印加されている時に駆動電圧Ｖｘ４を各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加する。

【0146】

これにより、電圧制御型磁気抵抗効果素子１１４および１２４の一方の高抵抗書込み時の高抵抗状態を破壊することなく、その高抵抗書込み後に電圧制御型磁気抵抗効果素子１１４および１２４の他方の低抵抗書込みを実施することができる。このため、ラッチ回路１０２の論理値‘０’を高抵抗状態として電圧制御型磁気抵抗効果素子１１４および１２４の一方に保持させ、ラッチ回路１０２の論理値‘１’を低抵抗状態として電圧制御型磁気抵抗効果素子１１４および１２４の他方に保持させることができる。

【0147】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアする場合、各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に印加される電圧よりも高い電圧をフリー層１４３に印加する。これにより、リストア時に各電圧制御型磁気抵抗効果素子１１４および１２４の垂直磁気異方性が増大するように電圧をかけることができる。このため、各電圧制御型磁気抵抗効果素子１１４および１２４に保持されているデータを破壊することなく、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアすることができる。

【0148】

＜３．第３の実施の形態＞
上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４および１２４を設け、各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に駆動電圧Ｖｘを印加し、ラッチ回路１０２の順論理をストアした。この第３の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４および１２４を設け、電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に駆動電圧Ｖｘを印加し、ラッチ回路１０２の順論理をストアする。

【0149】

図１４は、第３の実施の形態に係る記憶装置の構成例を示す図である。

【0150】

同図において、記憶装置３００は、上述の第２の実施の形態のラッチセル１０１および電圧ドライバ２０６に代えて、ラッチセル３０１および電圧ドライバ３０６を備える。第３の実施の形態の記憶装置３００のそれ以外の構成は、上述の第２の実施の形態の記憶装置２００の構成と同様である。

【0151】

上述の第２の実施の形態のラッチセル１０１では、各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３が駆動端子ＮＤに接続されていた。第３の実施の形態のラッチセル３０１では、各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１が駆動端子ＮＤに接続される。第３の実施の形態のラッチセル３０１のそれ以外の構成は、上述の第２の実施の形態のラッチセル１０１の構成と同様である。

【0152】

電圧ドライバ３０６は、各電圧制御型磁気抵抗効果素子１１４および１２４に反転電圧が印加可能になるように各電圧制御型磁気抵抗効果素子１１４および１２４を駆動する。ここで、電圧ドライバ３０６は、駆動端子ＮＤを介し各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に駆動電圧Ｖｘを印加することができる。このとき、電圧ドライバ３０６は、ストア時に駆動電圧Ｖｘ７およびＶｘ８の間で駆動電圧Ｖｘを切り替えることができる。また、電圧ドライバ３０６は、リストア時に駆動電圧Ｖｘを駆動電圧Ｖ６に切り替えることができる。

【0153】

駆動電圧Ｖｘ８は、電圧制御型磁気抵抗効果素子１１４および１２４の一方に反転電圧が印加されるとともに、電圧制御型磁気抵抗効果素子１１４および１２４の他方の垂直磁気異方性が増大するように設定される。駆動電圧Ｖｘ７は、電圧制御型磁気抵抗効果素子１１４および１２４の他方に反転電圧が印加されるとともに、反転電圧よりも小さな電圧が電圧制御型磁気抵抗効果素子１１４および１２４の一方に印加されるように設定される。駆動電圧Ｖｘ６は、リストア時にフリー層１４３に印加される電圧よりも低い電圧がピン層１４１に印加されるように設定される。駆動電圧Ｖｘ６は、グランド電位に設定してもよい。

【0154】

そして、電圧ドライバ３０６は、各電圧制御型磁気抵抗効果素子１１４および１２４に対し、各揮発性記憶ノードＮおよびＮＢに保持されるデータに対応したノード電圧ＶＡおよびＶＢに応じて駆動電圧Ｖｘ８を印加した後に駆動電圧Ｖｘ７を印加する。また、電圧ドライバ３０６は、リストア時に駆動電圧Ｖｘ６を印加する。

【0155】

電圧ドライバ３０６は、電圧切替スイッチ３１６を備える。電圧切替スイッチ３１６は、切替信号Ｔｘ３に基づいて、駆動電圧Ｖｘ６、Ｖｘ７およびＶｘ８を切り替える。このとき、切替信号Ｔｘ３は、電圧切替スイッチ３１６に対し、高抵抗書込みでは駆動電圧Ｖｘ８を選択させ、低抵抗書込みでは駆動電圧Ｖｘ７を選択させることができる。また、切替信号Ｔｘ３は、電圧切替スイッチ３１６に対し、リストア時に駆動電圧Ｖｘ６を選択させることができる。

【0156】

ここで、第３の実施の形態では、第２の実施の形態と同様に、第１ストア動作で高抵抗書込みを実施した後、第２ストア動作で低抵抗書込みを実施する。このとき、第３の実施の形態では、第１の実施の形態と同様に、ラッチ回路１０２の順論理を電圧制御型磁気抵抗効果素子１１４および１２４をストアする。

【0157】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータを相補的にリストアする場合、駆動電圧Ｖｘ６がピン層１４１に印加される。このとき、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態に応じてラッチ回路１０２に元のデータが書き戻される。また、リストア時には、フリー層１４３に印加される電圧よりも低い電圧がピン層１４１に印加される。このため、各電圧制御型磁気抵抗効果素子１１４および１２４には、それらの垂直磁気異方性が増大するように電圧がかかり、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態が維持される。

【0158】

以下、記憶装置３００のラッチ動作、ストア動作およびリストア動作について説明する。なお、以下の説明では、説明を簡単化するために、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持され、そのときのノード電圧ＶＡが０Ｖ、ノード電圧ＶＢが１Ｖである場合を例にとる。また、駆動電圧Ｖｘ６は０Ｖ、駆動電圧Ｖｘ７は１Ｖ、駆動電圧Ｖｘ８は２Ｖに設定されている場合を例にとる。なお、ノード電圧ＶＡおよびＶＢと、駆動電圧Ｖｘ６、Ｖｘ７およびＶｘ８とは、これらの値に限定されない。

【0159】

図１５は、第３の実施の形態に係る記憶装置のラッチ動作の一例を示す図である。

【0160】

【0161】

図１６は、第３の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【0162】

同図において、第１ストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ８＝２Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、２Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、１Ｖの電圧が印加される。このとき、揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１２３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１２３のオン抵抗にて揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧が分圧されたときに、低抵抗状態の電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧が反転電圧に一致するように設定される。

【0163】

ここで、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１２４は低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合に比べて、ＭＯＳトランジスタ１２３のオン抵抗への分圧比が低下する。このため、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧は反転電圧より大きくなり、電圧制御型磁気抵抗効果素子１２４の垂直磁気異方性により電圧制御型磁気抵抗効果素子１２４の高抵抗状態が維持される。

【0164】

一方、揮発性記憶ノードＮと駆動端子ＮＤとの間には２Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１１４のセル電圧は、電圧制御型磁気抵抗効果素子１２４のセル電圧より大きくなる。ただし、電圧制御型磁気抵抗効果素子１１４については、第２ストア動作で書込みが実施されるので、電圧制御型磁気抵抗効果素子１１４の抵抗状態は任意でよい。

【0165】

図１７は、第３の実施の形態に係る記憶装置の第２ストア動作の一例を示す図である。

【0166】

同図において、第２ストア動作では、ゲート電圧ＶｇはＶｇ１に設定され、駆動電圧ＶｘはＶｘ７＝１Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、１Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、０Ｖの電圧が印加される。このとき、揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１１３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１１３のオン抵抗にて揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧が分圧されたときに、高抵抗状態の電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧が反転電圧に一致するように設定される。

【0167】

ここで、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１１４は高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合に比べて、ＭＯＳトランジスタ１１３のオン抵抗への分圧比が増大する。このため、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧は反転電圧より小さくなり、電圧制御型磁気抵抗効果素子１１４の面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、電圧制御型磁気抵抗効果素子１１４の低抵抗状態が維持される。

【0168】

一方、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１２４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１２４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１２４の高抵抗状態は維持される。

【0169】

図１８は、第３の実施の形態に係る記憶装置のリストア動作の一例を示す図である。

【0170】

同図において、リストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ６＝０Ｖに設定される。ここで、電圧制御型磁気抵抗効果素子１１４が高抵抗状態、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にあるものとする。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0171】

ここで、揮発性記憶ノードＮＢに論理値‘１’がリストアされると、ノード電圧ＶＢが１Ｖになり、電圧制御型磁気抵抗効果素子１２４には１Ｖの電圧がかかる。ただし、電圧制御型磁気抵抗効果素子１２４に１Ｖの電圧がかかる方向は、ピン層１４１の電圧よりもフリー層１４３の電圧の方が高くなる方向である。この場合、電圧制御型磁気抵抗効果素子１２４の垂直磁気異方性は増大し、電圧制御型磁気抵抗効果素子１２４の高抵抗状態はそのまま維持される。一方、揮発性記憶ノードＮに論理値‘０’がリストアされると、ノード電圧ＶＡが０Ｖになり、電圧制御型磁気抵抗効果素子１１４には電圧がかからないので、電圧制御型磁気抵抗効果素子１１４の低抵抗状態は維持される。

【0172】

なお、上述の第３の実施の形態の第１ストア動作、第２ストア動作およびリストア動作の説明では、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合を例にとった。第３の実施の形態の第１ストア動作、第２ストア動作およびリストア動作は、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合も同様である。

【0173】

図１９は、第３の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合のストア時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合のストア時の各部の電圧波形を示す。

【0174】

同図におけるａにおいて、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値‘１’に設定される（ｔ４１）。

【0175】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ８＝２Ｖが選択される（ｔ４２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。

【0176】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ７＝１Ｖが選択される（ｔ４３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。

【0177】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ４４）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。

【0178】

次に、記憶装置１００は、パワーオフされる（ｔ４５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0179】

同図におけるｂにおいて、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値‘０’に設定される（ｔ４１）。

【0180】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ８＝２Ｖが選択される（ｔ４２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。

【0181】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ７＝１Ｖが選択される（ｔ４３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。

【0182】

【0183】

次に、記憶装置１００は、パワーオフされる（ｔ４５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0184】

このように、記憶装置３００のストア動作では、ラッチ回路１０２からの出力データＯＵＴが論理値‘０’であっても、論理値‘１’であっても、第１ストア動作で高抵抗書込みを実施し、第２ストア動作で低抵抗書込みを実施する。

【0185】

図２０は、第３の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’をリストアする時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’をリストア時の各部の電圧波形を示す。

【0186】

同図におけるａにおいて、電圧制御型磁気抵抗効果素子１１４および１２４へのストア後に記憶装置３００のパワーオフによってラッチ回路１０２の電荷は放電されているものとする。このとき、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を保持しているものとする。

【0187】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ６＝０Ｖが選択される（ｔ５１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより高くなり（ｔ５２）、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’がリストアされる。

【0188】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ５３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0189】

同図におけるｂにおいて、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を保持しているものとする。

【0190】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ６＝０Ｖが選択される（ｔ５１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり（ｔ５２）、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0191】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ５３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0192】

このように、上述の第３の実施の形態では、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４および１２４にデータをストアする場合、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ２が印加されている時に駆動電圧Ｖｘ８を各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に印加する。その後、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ１が印加されている時に駆動電圧Ｖｘ７を各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に印加する。

【0193】

これにより、電圧制御型磁気抵抗効果素子１１４および１２４の一方の高抵抗書込み時の高抵抗状態を破壊することなく、その高抵抗書込み後に電圧制御型磁気抵抗効果素子１１４および１２４の他方の低抵抗書込みを実施することができる。このため、ラッチ回路１０２の論理値‘０’を低抵抗状態として電圧制御型磁気抵抗効果素子１１４および１２４の一方に保持させ、ラッチ回路１０２の論理値‘１’を高抵抗状態として電圧制御型磁気抵抗効果素子１１４および１２４の他方に保持させることができる。このとき、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４および１２４にデータをストアするために、駆動電圧Ｖｘ７およびＶｘ８を正電圧に設定すればよく、負電圧を不要とすることができる。

【0194】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアする場合、各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加される電圧よりも低い電圧をピン層１４１に印加する。これにより、リストア時に各電圧制御型磁気抵抗効果素子１１４および１２４の垂直磁気異方性が増大するように電圧をかけることができる。このため、各電圧制御型磁気抵抗効果素子１１４および１２４に保持されているデータを破壊することなく、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアすることができる。

【0195】

＜４．第４の実施の形態＞
上述の第３の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４および１２４を設け、各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に駆動電圧Ｖｘを印加し、ラッチ回路１０２の順論理をストアした。この第４の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４および１２４を設け、電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に駆動電圧Ｖｘを印加し、ラッチ回路１０２の逆論理をストアする。

【0196】

図２１は、第４の実施の形態に係る記憶装置の構成例を示す図である。

【0197】

同図において、記憶装置４００は、上述の第３の実施の形態のゲート電圧切替部２０５および電圧ドライバ３０６に代えて、ゲート電圧切替部１０５および電圧ドライバ４０６を備える。第４の実施の形態の記憶装置４００のそれ以外の構成は、上述の第３の実施の形態の記憶装置３００の構成と同様である。

【0198】

電圧ドライバ３０６および４０６の違いは、電圧ドライバ３０６では、リストア時に駆動電圧Ｖｘを駆動電圧Ｖ６に切り替えるが、電圧ドライバ４０６では、リストア時に駆動電圧Ｖｘを駆動電圧Ｖ７に切り替える。ストア時では、電圧ドライバ４０６は、電圧ドライバ３０６と同様に動作する。このとき、電圧ドライバ４０６は、各電圧制御型磁気抵抗効果素子１１４および１２４に対し、各揮発性記憶ノードＮおよびＮＢに保持されるデータに対応したノード電圧ＶＡおよびＶＢに応じて駆動電圧Ｖｘ８を印加した後に駆動電圧Ｖｘ７を印加する。ただし、電圧ドライバ３０６は、低抵抗書込み時に駆動電圧Ｖｘ７を選択し、高抵抗書込み時に駆動電圧Ｖｘ８を選択する。電圧ドライバ４０６は、高抵抗書込み時に駆動電圧Ｖｘ７を選択し、低抵抗書込み時に駆動電圧Ｖｘ８を選択する。

【0199】

電圧ドライバ４０６は、電圧切替スイッチ４１６を備える。電圧切替スイッチ４１６は、切替信号Ｔｘ４に基づいて、駆動電圧Ｖｘ６、Ｖｘ７およびＶｘ８を切り替える。このとき、切替信号Ｔｘ４は、電圧切替スイッチ４１６に対し、高抵抗書込みでは駆動電圧Ｖｘ７を選択させ、低抵抗書込みでは駆動電圧Ｖｘ８を選択させることができる。また、切替信号Ｔｘ４は、電圧切替スイッチ４１６に対し、リストア時に駆動電圧Ｖｘ７を選択させることができる。

【0200】

ここで、第４の実施の形態では、第１の実施の形態と同様に、第１ストア動作で低抵抗書込みを実施した後、第２ストア動作で高抵抗書込みを実施する。このとき、第４の実施の形態では、第１の実施の形態と同様に、ラッチ回路１０２の順論理を電圧制御型磁気抵抗効果素子１１４および１２４をストアする。

【0201】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータを相補的にリストアする場合、駆動電圧Ｖｘ７がピン層１４１に印加される。このとき、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態に応じてラッチ回路１０２に元のデータが書き戻されるとともに、各電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態が維持される。

【0202】

以下、記憶装置４００のラッチ動作、ストア動作およびリストア動作について説明する。なお、以下の説明では、説明を簡単化するために、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持され、そのときのノード電圧ＶＡが０Ｖ、ノード電圧ＶＢが１Ｖである場合を例にとる。また、駆動電圧Ｖｘ６は０Ｖ、駆動電圧Ｖｘ７は１Ｖ、駆動電圧Ｖｘ８は２Ｖに設定されている場合を例にとる。なお、ノード電圧ＶＡおよびＶＢと、駆動電圧Ｖｘ６、Ｖｘ７およびＶｘ８とは、これらの値に限定されない。

【0203】

ラッチ動作では、図１５に示すように、ゲート電圧ＶｇはＶｇ０＝０Ｖに設定される。このため、各ＭＯＳトランジスタ１１３および１２３はオフし、ラッチ回路１０２は、各電圧制御型磁気抵抗効果素子１１４および１２４から切り離される。

【0204】

図２２は、第４の実施の形態に係る記憶装置の第１ストア動作の一例を示す図である。

【0205】

同図において、第１ストア動作では、ゲート電圧ＶｇはＶｇ１に設定され、駆動電圧ＶｘはＶｘ８＝２Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、２Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、１Ｖの電圧が印加される。このとき、揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１２３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１２３のオン抵抗にて揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧が分圧されたときに、高抵抗状態の電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧が反転電圧に一致するように設定される。

【0206】

ここで、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１２４は高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合に比べて、ＭＯＳトランジスタ１２３のオン抵抗への分圧比が低下する。このため、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧は反転電圧より大きくなり、電圧制御型磁気抵抗効果素子１２４の垂直磁気異方性により電圧制御型磁気抵抗効果素子１２４の低抵抗状態が維持される。

【0207】

【0208】

図２３は、第４の実施の形態に係る記憶装置の第２ストア動作の一例を示す図である。

【0209】

同図において、第２ストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ７＝１Ｖに設定される。このため、揮発性記憶ノードＮと駆動端子ＮＤとの間には、１Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、０Ｖの電圧が印加される。このとき、揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１１３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧とに分圧される。そして、ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１１３のオン抵抗にて揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧が分圧されたときに、低抵抗状態の電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧が反転電圧に一致するように設定される。

【0210】

ここで、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１１４は低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合に比べて、ＭＯＳトランジスタ１１３のオン抵抗への分圧比が増大する。このため、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧は反転電圧より小さくなり、電圧制御型磁気抵抗効果素子１１４の面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、電圧制御型磁気抵抗効果素子１１４の高抵抗状態が維持される。

【0211】

一方、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１２４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１２４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１２４の低抵抗状態は維持される。

【0212】

図２４は、第４の実施の形態に係る記憶装置のリストア動作の一例を示す図である。

【0213】

同図において、リストア動作では、ゲート電圧ＶｇはＶｇ２に設定され、駆動電圧ＶｘはＶｘ７＝１Ｖに設定される。ここで、電圧制御型磁気抵抗効果素子１１４が高抵抗状態、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にあるものとする。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0214】

ここで、揮発性記憶ノードＮＢに論理値‘１’がリストアされると、ノード電圧ＶＢが１Ｖになり、電圧制御型磁気抵抗効果素子１２４には電圧がかからないので、電圧制御型磁気抵抗効果素子１２４の低抵抗状態は維持される。一方、揮発性記憶ノードＮに論理値‘０’がリストアされると、ノード電圧ＶＡが０Ｖになり、電圧制御型磁気抵抗効果素子１１４には１Ｖの電圧がかかる。このとき、ゲート電圧ＶｇはＶｇ２に設定され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にあるときは、電圧制御型磁気抵抗効果素子１１４の高抵抗状態はそのまま維持される。

【0215】

なお、上述の第４の実施の形態の第１ストア動作、第２ストア動作およびリストア動作の説明では、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合を例にとった。第４の実施の形態の第１ストア動作、第２ストア動作およびリストア動作は、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合も同様である。

【0216】

図２５は、第４の実施の形態に係る記憶装置のストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されている場合のストア時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されている場合のストア時の各部の電圧波形を示す。

【0217】

同図におけるａにおいて、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値‘１’に設定される（ｔ６１）。

【0218】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ８＝２Ｖが選択される（ｔ６２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。

【0219】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ７＝１Ｖが選択される（ｔ６３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。

【0220】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ６４）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。

【0221】

次に、記憶装置１００は、パワーオフされる（ｔ６５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0222】

同図におけるｂにおいて、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値‘０’に設定される（ｔ６１）。

【0223】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ８＝２Ｖが選択される（ｔ６２）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。

【0224】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ１が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ７＝１Ｖが選択される（ｔ６３）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。

【0225】

【0226】

次に、記憶装置１００は、パワーオフされる（ｔ６５）。このとき、ラッチ回路１０２に保持されていたデータは消失する。一方、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0227】

このように、記憶装置４００のストア動作では、ラッチ回路１０２からの出力データＯＵＴが論理値‘０’であっても、論理値‘１’であっても、第１ストア動作で低抵抗書込みを実施し、第２ストア動作で高抵抗書込みを実施する。

【0228】

図２６は、第４の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。なお、同図におけるａは、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’をリストアする時の各部の電圧波形を示す。同図におけるｂは、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’をリストア時の各部の電圧波形を示す。

【0229】

同図におけるａにおいて、電圧制御型磁気抵抗効果素子１１４および１２４へのストア後に記憶装置３００のパワーオフによってラッチ回路１０２の電荷は放電されているものとする。このとき、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を保持しているものとする。

【0230】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ７＝１Ｖが選択される（ｔ７１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより高くなり（ｔ７２）、揮発性記憶ノードＮに論理値‘１’、揮発性記憶ノードＮＢに論理値‘０’がリストアされる。

【0231】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ７３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。

【0232】

【0233】

ここで、リストア時には、ゲート電圧Ｖｇとして電圧Ｖｇ２が選択されるとともに、駆動電圧Ｖｘとして電圧Ｖｘ７＝１Ｖが選択される（ｔ７１）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより低くなり（ｔ７２）、揮発性記憶ノードＮに論理値‘０’、揮発性記憶ノードＮＢに論理値‘１’がリストアされる。

【0234】

次に、ゲート電圧Ｖｇとして電圧Ｖｇ０が選択される（ｔ７３）。このとき、電圧制御型磁気抵抗効果素子１１４および１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。

【0235】

このように、上述の第４の実施の形態では、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４および１２４にデータをストアする場合、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ１が印加されている時に駆動電圧Ｖｘ８を各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に印加する。その後、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ２が印加されている時に駆動電圧Ｖｘ７を各電圧制御型磁気抵抗効果素子１１４および１２４のピン層１４１に印加する。

【0236】

【0237】

また、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアする場合、各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３に印加される電圧よりも高い電圧をピン層１４１に印加する。これにより、各電圧制御型磁気抵抗効果素子１１４および１２４に保持されているデータを破壊することなく、各電圧制御型磁気抵抗効果素子１１４および１２４からラッチ回路１０２にデータをリストアすることができる。

【0238】

＜５．第５の実施の形態＞
上述の第１の実施の形態では、電圧制御型磁気抵抗効果素子１１４および１２４をラッチ回路１０２に設けた。この第５の実施の形態では、電圧制御型磁気抵抗効果素子１１４および１２４をフリップフロップに設ける。

【0239】

図２７は、第５の実施の形態に係る記憶装置の構成例を示す図である。なお、第５の実施の形態では、上述の第１の実施の形態のラッチ回路１０２に代えて、フリップフロップを設けた例を示す。

【0240】

同図において、記憶装置５００は、上述の第１の実施の形態のラッチセル１０１に代えて、ＦＦ（Flip Flop）セル５０１を備える。第５の実施の形態の記憶装置５００のそれ以外の構成は、上述の第１の実施の形態の記憶装置１００の構成と同様である。

【0241】

ＦＦセル５０１は、上述の第１の実施の形態のラッチ回路１０２に代えて、フリップフロップ５０２を備える。なお、フリップフロップ５０２は、特許請求の範囲に記載の揮発性記憶部の一例である。

【0242】

フリップフロップ５０２は、データを相補的に保持する。このとき、フリップフロップ５０２は、双安定回路として動作し、データを揮発的に保持することができる。フリップフロップ５０２は、データを相補的に保持する揮発性記憶ノードＮおよびＮＢを備える。各揮発性記憶ノードＮおよびＮＢは、データを揮発的に保持する。このとき、フリップフロップ５０２は、入力データＤに応じた論理値を各揮発性記憶ノードＮおよびＮＢに相補的に保持し、出力データＱとして出力する。

【0243】

フリップフロップ５０２は、インバータ５２１、５２３、５２８および５３０と、ＮＡＮＤ回路５２４および５２７と、トランスファーゲート５２２、５２５、５２６および５２９とを備える。

【0244】

インバータ５２１、トランスファーゲート５２２、インバータ５２３、トランスファーゲート５２６、ＮＡＮＤ回路５２４およびインバータ５３０は、順次直列接続される。インバータ５２１には、入力データＤが入力される。インバータ５３０からは、出力データＱが出力される。

【0245】

また、インバータ５２３の出力は、ＮＡＮＤ回路５２４に入力され、ＮＡＮＤ回路５２４の出力は、トランスファーゲート５２５を介してインバータ５２３に入力される。ＮＡＮＤ回路５２４の出力は、インバータ５２８に入力され、インバータ５２８の出力は、トランスファーゲート５２９を介してＮＡＮＤ回路５２７に入力される。また、各ＮＡＮＤ回路５２４および５２７には、リセット信号ＲＢが入力される。

【0246】

また、各トランスファーゲート５２２および５２９の反転入力と、各トランスファーゲート５２５および５２６の非反転入力には、非反転クロック信号Ｃが入力される。各トランスファーゲート５２２および５２９の非反転入力と、各トランスファーゲート５２５および５２６の反転入力には、反転クロック信号ＣＢが入力される。反転クロック信号ＣＢは、インバータ５０８を介してクロック信号ＣＬＫを反転させることで生成することができる。非反転クロック信号Ｃは、インバータ５０８および５０９を順次介してクロック信号ＣＬＫを２回反転させることで生成することができる。トランスファーゲート５２９には、リセットトランジスタ５０７が並列に接続される。リセットトランジスタ５０７は、ＭＯＳトランジスタでもよい。

【0247】

電圧制御型磁気抵抗効果素子１１４は、ＭＯＳトランジスタ１１３を介してフリップフロップ５０２の揮発性記憶ノードＮに接続される。電圧制御型磁気抵抗効果素子１２４は、ＭＯＳトランジスタ１２３を介してフリップフロップ５０２の揮発性記憶ノードＮＢに接続される。各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３は駆動端子ＮＤに接続される。駆動端子ＮＤには、電圧ドライバ１０６から駆動電圧Ｖｘが印加される。ＭＯＳトランジスタ１１３および１２３のゲートと、リセットトランジスタ５０７のゲートとには、ゲート電圧切替部１０５からゲート電圧Ｖｇが印加される。

【0248】

図２８は、第５の実施の形態に係る記憶装置の変形例を示す図である。

【0249】

同図において、記憶装置５１０は、複数のＦＦセル５０１－１から５０１－Ｎ（Ｎは２以上の整数）と、ゲート電圧切替部１０５と、電圧ドライバ１０６とを備える。各ＦＦセル５０１－１から５０１－Ｎは、ＦＦセル５０１と同様に構成することができる。ゲート電圧切替部１０５は、複数のＦＦセル５０１－１から５０１－Ｎにゲート電圧Ｖｇを供給する。電圧ドライバ１０６は、複数のＦＦセル５０１－１から５０１－Ｎに駆動電圧Ｖｘを供給する。

【0250】

このように、上述の第５の実施の形態では、フリップフロップ５０２に電圧制御型磁気抵抗効果素子１１４および１２４を設ける。これにより、フリップフロップ５０２に保持されたデータが電圧制御型磁気抵抗効果素子１１４および１２４にストアされるときの消費電力の増大を抑制しつつ、不揮発性記憶機能をフリップフロップ５０２に付加することができる。

【0251】

なお、上述の第５の実施の形態では、上述の第１の実施の形態のラッチ回路１０２に代えて、フリップフロップ５０２を設けた例を示したが、上述の第２の実施の形態のラッチ回路１０２に代えて、フリップフロップ５０２を設けてもよい。また、上述の第３の実施の形態のラッチ回路１０２に代えて、フリップフロップ５０２を設けてもよいし、上述の第４の実施の形態のラッチ回路１０２に代えて、フリップフロップ５０２を設けてもよい。

【0252】

＜６．第６の実施の形態＞
上述の第１の実施の形態では、電圧制御型磁気抵抗効果素子１１４および１２４をラッチ回路１０２に設けた。この第６の実施の形態では、電圧制御型磁気抵抗効果素子１１４および１２４をＳＲＡＭに設ける。

【0253】

図２９は、第６の実施の形態に係る記憶装置の構成例を示す図である。

【0254】

同図において、記憶装置６００は、メモリセルアレイ６７１、ワード線デコーダ６７２、ワード線ドライバ６７３、ビット線デコーダ６７４およびビット線ドライバ６７５を備える。また、記憶装置６００は、ストア／リストア制御回路６７６、センスアンプ６７７および制御回路６７８を備える。

【0255】

メモリセルアレイ６７１は、メモリセル６０１が、ロウ方向およびカラム方向にマトリックス状に配置されている。各メモリセル６０１には、揮発性記憶部と不揮発性記憶部とが設けられる。揮発性記憶部としてＳＲＡＭが設けられる。不揮発性記憶部として電圧制御型磁気抵抗効果素子１１４および１２４が設けられる。ＳＲＡＭと各電圧制御型磁気抵抗効果素子１１４および１２４との間には、ＭＯＳトランジスタ１１３および１２３がそれぞれ接続される。このとき、各メモリセル６０１は、ＮＶ（Non Volatile）ＳＲＡＭを構成することができる。また、メモリセルアレイ６７１には、ワード線ＷＬがロウごとに設けられるとともに、ビット線ＢＬおよびＢＬＢがカラムごとに設けられる。さらに、メモリセルアレイ６７１には、電圧切替線ＳＲＬおよび電圧駆動線ＣＴＬが設けられる。電圧切替線ＳＲＬは、電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態の設定に用いられる電圧を各ＭＯＳトランジスタ１１３および１２３に供給する。電圧駆動線ＣＴＬは、ストア時およびリストア時に用いられる駆動電圧を各電圧制御型磁気抵抗効果素子１１４および１２４に供給する。なお、以下の説明では、ＳＲＡＭへのデータの書込みをライト、ＳＲＡＭからのデータの読出しをリードと言う。

【0256】

ワード線デコーダ６７２は、コマンドおよびロウアドレスを解釈し、リードまたはライトの対象となるメモリセル６０１が接続されたワード線ＷＬを選択する。ワード線ドライバ６７３は、ワード線デコーダ６７２にて選択されたワード線ＷＬを駆動する。

【0257】

ビット線デコーダ６７４は、コマンドおよびロウアドレスを解釈し、リードまたはライトの対象となるメモリセル６０１が接続されたビット線ＢＬおよびＢＬＢを選択する。ビット線ドライバ６７５は、ビット線デコーダ６７４にて選択されたビット線ＢＬおよびＢＬＢを駆動する。

【0258】

ストア／リストア制御回路６７６は、メモリセルアレイ６７１に含まれるメモリセル６０１のストアおよびリストアを制御する。このとき、ストア／リストア制御回路６７６は、ストア時に電圧制御型磁気抵抗効果素子１１４および１２４の抵抗状態の設定に用いられる電圧を電圧切替線ＳＲＬに印加する。また、ストア／リストア制御回路６７６は、ストア時およびリストア時に用いられる駆動電圧を電圧駆動線ＣＴＬに印加する。

【0259】

センスアンプ６７７は、ビット線デコーダ６７４にて選択されたビット線ＢＬおよびＢＬＢの電位に基づいて、メモリセルアレイ６７１から読み出されたデータを検出する。制御回路６７８は、センスアンプ６７７で検出されたデータが入力され、ビット線デコーダ６７４、ワード線デコーダ６７２およびストア／リストア制御回路６７６の動作を制御する。

【0260】

図３０は、第６の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。

【0261】

同図において、メモリセル６０１は、上述の第１の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を備える。なお、ＳＲＡＭ６０２は、特許請求の範囲に記載の揮発性記憶部の一例である。

【0262】

ＳＲＡＭ６０２は、データを相補的に保持する。このとき、ＳＲＡＭ６０２は、双安定回路として動作し、データを揮発的に保持することができる。ＳＲＡＭ６０２は、データを相補的に保持する揮発性記憶ノードＮおよびＮＢを備える。各揮発性記憶ノードＮおよびＮＢは、データを揮発的に保持する。

【0263】

ＳＲＡＭ６０２は、アクセストランジスタ６３３および６４３がラッチ回路１０２に追加されている。アクセストランジスタ６３３および６４３は、ＭＯＳトランジスタでもよい。アクセストランジスタ６３３は、ビット線ＢＬと揮発性記憶ノードＮとの間に接続されている。アクセストランジスタ６４３は、ビット線ＢＬＢと揮発性記憶ノードＮＢとの間に接続されている。各アクセストランジスタ６３３および６４３のゲートは、ワード線ＷＬに接続されている。

【0264】

電圧制御型磁気抵抗効果素子１１４は、ＭＯＳトランジスタ１１３を介してＳＲＡＭ６０２の揮発性記憶ノードＮに接続される。電圧制御型磁気抵抗効果素子１２４は、ＭＯＳトランジスタ１２３を介してＳＲＡＭ６０２の揮発性記憶ノードＮＢに接続される。各電圧制御型磁気抵抗効果素子１１４および１２４のフリー層１４３は駆動端子ＮＤに接続される。駆動端子ＮＤには、電圧駆動線ＣＴＬを介して電圧ドライバ１０６から駆動電圧Ｖｘが印加される。ＭＯＳトランジスタ１１３および１２３のゲートには、電圧切替線ＳＲＬを介してゲート電圧切替部１０５からゲート電圧Ｖｇが印加される。

【0265】

このように、上述の第６の実施の形態では、ＳＲＡＭ６０２を含む各メモリセル６０１に電圧制御型磁気抵抗効果素子１１４および１２４を設ける。これにより、ＳＲＡＭに保持されたデータが電圧制御型磁気抵抗効果素子１１４および１２４にストアされるときの消費電力の増大を抑制しつつ、不揮発性記憶機能をＳＲＡＭに付加することができる。

【0266】

なお、上述の第６の実施の形態では、上述の第１の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けた例を示したが、上述の第２の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けてもよい。また、上述の第３の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けてもよいし、上述の第４の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けてもよい。

【0267】

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

【0268】

なお、本技術は以下のような構成もとることができる。
（１）データを相補的に保持する揮発性記憶部と、
前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と
を具備する記憶装置。
（２）前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な可変抵抗素子をさらに具備する
前記（１）記載の記憶装置。
（３）前記可変抵抗素子は、前記電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させる
前記（２）記載の記憶装置。
（４）前記可変抵抗素子は、ゲート電圧に基づいてオン抵抗が変化する電界効果トランジスタである
前記（２）または（３）に記載の記憶装置。
（５）前記電界効果トランジスタは、前記可変抵抗素子として用いられるだけでなく、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアするストアトランジスタおよび前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアするリストアトランジスタとしても用いられる
前記（４）記載の記憶装置。
（６）前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に前記電界効果トランジスタに印加される第１ゲート電圧と、前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に前記電界効果トランジスタに印加される第２ゲート電圧とを切り替えるゲート電圧切替部を
さらに具備する前記（４）記載の記憶装置。
（７）前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記電圧制御型磁気抵抗効果素子に印加され、
前記電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記電圧制御型磁気抵抗効果素子に印加され、
前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧が前記電圧制御型磁気抵抗効果素子に印加され、
前記電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記電圧制御型磁気抵抗効果素子に印加される
前記（６）記載の記憶装置。
（８）ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果に基づいて前記電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧を印加する電圧ドライバを
さらに具備する前記（６）または（７）に記載の記憶装置。
（９）前記電圧制御型磁気抵抗効果素子は、前記電圧制御型磁気抵抗効果素子に印加される同一極性の電圧の段階的な変化に基づいて、前記揮発性記憶部に相補的に保持されたデータに応じた低抵抗状態および高抵抗状態がそれぞれストアされる
前記（８）記載の記憶装置。
（１０）前記電圧制御型磁気抵抗効果素子は、前記揮発性記憶部に相補的に保持されるデータに応じて互いに異なる抵抗状態が設定される第１電圧制御型磁気抵抗効果素子および第２電圧制御型磁気抵抗効果素子を備え、
前記電圧ドライバは、前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に対し、前記揮発性記憶部に相補的に保持されるデータに対応したノード電圧に応じて第１駆動電圧を印加した後に第２駆動電圧を印加し、
前記第１駆動電圧は、前記第１電圧制御型磁気抵抗効果素子に反転電圧が印加されるとともに、前記第２電圧制御型磁気抵抗効果素子の垂直磁気異方性が増大するように設定され、
前記第２駆動電圧は、前記第２電圧制御型磁気抵抗効果素子に反転電圧が印加されるとともに、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加されるように設定される
前記（８）または（９）に記載の記憶装置。
（１１）前記第１電圧制御型磁気抵抗効果素子に前記反転電圧が印加されるときに、前記ノード電圧の差分だけ前記反転電圧よりも高い電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子に前記反転電圧が印加されるときに、前記ノード電圧の差分だけ前記反転電圧よりも低い電圧が前記第１電圧制御型磁気抵抗効果素子に印加される
前記（１０）記載の記憶装置。
（１２）前記反転電圧よりも小さな電圧は０Ｖである
前記（１０）または（１１）に記載の記憶装置。
（１３）前記電圧制御型磁気抵抗効果素子は、
磁化方向が固定されたピン層と、
電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、
前記ピン層と前記フリー層との間に挟まれたトンネルバリア層と
を備える前記（１０）から（１２）のいずれかに記載の記憶装置。
（１４）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加された後、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加される
前記（１３）記載の記憶装置。
（１５）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加された後、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のフリー層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも高い電圧が前記フリー層に印加される
前記（１３）記載の記憶装置。
（１６）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加された後、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加される
前記（１３）記載の記憶装置。
（１７）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記第１駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加された後、
前記電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記第２駆動電圧が前記電圧制御型磁気抵抗効果素子のピン層に印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも高い電圧が前記ピン層に印加される
前記（１３）記載の記憶装置。
（１８）前記揮発性記憶部はラッチ回路である
前記（１）から（１７）のいずれかに記載の記憶装置。
（１９）前記揮発性記憶部はフリップフロップである
前記（１）から（１７）のいずれかに記載の記憶装置。
（２０）前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）である
前記（１）から（１７）のいずれかに記載の記憶装置。

【符号の説明】

【0269】

１００から６００記憶装置
１０１ラッチセル
１０２ラッチ回路
１１２、１２２インバータ
１０３可変抵抗回路
１１３、１２３ＭＯＳトランジスタ
１１４、１２４電圧制御型磁気抵抗効果素子
１４１ピン層
１４２トンネルバリア層
１４３フリー層
１０５ゲート電圧切替部
１１５抵抗制御スイッチ
１０６電圧ドライバ
１１６電圧切替スイッチ

【図1】