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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024021004
(43)【公開日】2024-02-15
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/34 20060101AFI20240207BHJP
G11C 16/04 20060101ALI20240207BHJP
H10B 43/27 20230101ALI20240207BHJP
H10B 43/40 20230101ALI20240207BHJP
H01L 21/336 20060101ALI20240207BHJP
H10B 41/70 20230101ALI20240207BHJP
H10B 41/40 20230101ALI20240207BHJP
【ＦＩ】
G11C16/34 103
G11C16/04 170
H01L27/11582
H01L27/11573
H01L29/78 371
H01L27/1156
H01L27/11526
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022123623
(22)【出願日】2022-08-02
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】佐野 京佑
(72)【発明者】
【氏名】池上 一隆
(72)【発明者】
【氏名】前田 高志
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225BA19
5B225CA11
5B225DC03
5B225DC08
5B225DC10
5B225DE20
5B225EA05
5B225FA02
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA10
5F083GA11
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA13
5F083KA18
5F083LA03
5F083LA05
5F083LA10
5F083MA06
5F083MA16
5F083MA20
5F083ZA21
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BF05
(57)【要約】
【課題】メモリセルへの書き込み動作後の閾値分布の広がりを抑制すること。
【解決手段】一実施形態に係る半導体記憶装置は、第１ワード線と第２ワード線とによって挟まれ、第３ワード線と第４ワード線とによって挟まれ、第５ワード線と第６ワード線とによって挟まれ、第１ワード線に対向する第１メモリセル、第２ワード線に対向する第２メモリセル、第３ワード線に対向する第３メモリセル、第４ワード線に対向する第４メモリセル、第５ワード線に対向する第５メモリセル、及び第６ワード線に対向する第６メモリセルを含むと共に、第１ビット線に電気的に接続される第１のメモリピラーと、ロジック制御回路と、を含み、ロジック制御回路は、第１メモリセル乃至第６メモリセルに対して消去動作を実行可能に制御し、第１メモリセルに対する１次書き込み動作と第２メモリセルに対する１次書き込み動作とを異なるタイミングで実行可能に制御する。
【選択図】図１７
【解決手段】一実施形態に係る半導体記憶装置は、第１ワード線と第２ワード線とによって挟まれ、第３ワード線と第４ワード線とによって挟まれ、第５ワード線と第６ワード線とによって挟まれ、第１ワード線に対向する第１メモリセル、第２ワード線に対向する第２メモリセル、第３ワード線に対向する第３メモリセル、第４ワード線に対向する第４メモリセル、第５ワード線に対向する第５メモリセル、及び第６ワード線に対向する第６メモリセルを含むと共に、第１ビット線に電気的に接続される第１のメモリピラーと、ロジック制御回路と、を含み、ロジック制御回路は、第１メモリセル乃至第６メモリセルに対して消去動作を実行可能に制御し、第１メモリセルに対する１次書き込み動作と第２メモリセルに対する１次書き込み動作とを異なるタイミングで実行可能に制御する。
【選択図】図１７
【特許請求の範囲】
【請求項1】
第１方向に配置され、前記第１方向に交差する第２方向に延在する第１ビット線と、
前記第１方向及び前記第２方向に延在する第１層に設けられた第１ワード線と、
前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
前記第１方向及び前記第２方向に延在し、前記第１層に隣接する第２層に設けられた第３ワード線と、
前記第２層に設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
前記第１方向及び前記第２方向に延在し、前記第１層に対して前記第２層が隣接する側と反対側に隣接する第３層に設けられた第５ワード線と、
前記第３層に設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、前記第２ワード線に対向する第２メモリセル、前記第３ワード線に対向する第３メモリセル、前記第４ワード線に対向する第４メモリセル、前記第５ワード線に対向する第５メモリセル、及び前記第６ワード線に対向する第６メモリセルを含み、前記第１方向及び第２方向と交差する第３方向に延在し、前記第１ビット線に電気的に接続される第１のメモリピラーと、
前記第３メモリセル、前記第１メモリセル及び前記第５メモリセルに電気的に直列に接続する第１選択トランジスタと、
前記第４メモリセル、前記第２メモリセル及び前記第６メモリセルに電気的に直列に接続する第２選択トランジスタと、
前記第３方向に積層され、前記第１方向に延在し、前記第１選択トランジスタに電気的に接続された第１セレクトゲート線と、
前記第３方向に積層され、前記第１方向に延在し、前記第２選択トランジスタに電気的に接続された第２セレクトゲート線と、
前記第１メモリセル乃至前記第６メモリセルに対して、消去状態の閾値電圧を読み出し動作時に供給される最低電圧以上にする消去動作、及び、前記消去動作のあとの１次書き込み動作、前記１次書き込み動作のあとの２次書き込み動作、及び前記２次書き込み動作のあとの３次書き込みを実行可能に制御するロジック制御回路と、
を含み、
前記ロジック制御回路は、
前記第１メモリセル乃至前記第６メモリセルに対して前記消去動作を実行可能に制御し、
前記第１メモリセルに対する前記１次書き込み動作と、前記第２メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御し、
前記第３メモリセルに対する前記１次書き込み動作と、前記第４メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御し、
前記第５メモリセルに対する前記１次書き込み動作と、前記第６メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御する、
半導体記憶装置。
前記第１方向及び前記第２方向に延在する第１層に設けられた第１ワード線と、
前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、
前記第１方向及び前記第２方向に延在し、前記第１層に隣接する第２層に設けられた第３ワード線と、
前記第２層に設けられ、前記第３ワード線とは独立して制御される第４ワード線と、
前記第１方向及び前記第２方向に延在し、前記第１層に対して前記第２層が隣接する側と反対側に隣接する第３層に設けられた第５ワード線と、
前記第３層に設けられ、前記第５ワード線とは独立して制御される第６ワード線と、
前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、前記第２ワード線に対向する第２メモリセル、前記第３ワード線に対向する第３メモリセル、前記第４ワード線に対向する第４メモリセル、前記第５ワード線に対向する第５メモリセル、及び前記第６ワード線に対向する第６メモリセルを含み、前記第１方向及び第２方向と交差する第３方向に延在し、前記第１ビット線に電気的に接続される第１のメモリピラーと、
前記第３メモリセル、前記第１メモリセル及び前記第５メモリセルに電気的に直列に接続する第１選択トランジスタと、
前記第４メモリセル、前記第２メモリセル及び前記第６メモリセルに電気的に直列に接続する第２選択トランジスタと、
前記第３方向に積層され、前記第１方向に延在し、前記第１選択トランジスタに電気的に接続された第１セレクトゲート線と、
前記第３方向に積層され、前記第１方向に延在し、前記第２選択トランジスタに電気的に接続された第２セレクトゲート線と、
前記第１メモリセル乃至前記第６メモリセルに対して、消去状態の閾値電圧を読み出し動作時に供給される最低電圧以上にする消去動作、及び、前記消去動作のあとの１次書き込み動作、前記１次書き込み動作のあとの２次書き込み動作、及び前記２次書き込み動作のあとの３次書き込みを実行可能に制御するロジック制御回路と、
を含み、
前記ロジック制御回路は、
前記第１メモリセル乃至前記第６メモリセルに対して前記消去動作を実行可能に制御し、
前記第１メモリセルに対する前記１次書き込み動作と、前記第２メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御し、
前記第３メモリセルに対する前記１次書き込み動作と、前記第４メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御し、
前記第５メモリセルに対する前記１次書き込み動作と、前記第６メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御する、
半導体記憶装置。
【請求項2】
前記ロジック制御回路は、
前記第１メモリセルに対する前記１次書き込み動作と、前記第２メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第３メモリセルに対する前記１次書き込み動作と、前記第４メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第５メモリセルに対する前記１次書き込み動作と、前記第６メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御する、
請求項１に記載の半導体記憶装置。
前記第１メモリセルに対する前記１次書き込み動作と、前記第２メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第３メモリセルに対する前記１次書き込み動作と、前記第４メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第５メモリセルに対する前記１次書き込み動作と、前記第６メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御する、
請求項１に記載の半導体記憶装置。
【請求項3】
第１方向に配置され、前記第１方向に交差する第２方向に延在する第２ビット線と、
前記第１方向及び第２方向と交差する第３方向に延在し、前記第２ビット線に電気的に接続された第２メモリピラーと、
前記第３方向に積層され、前記第１方向に延在する第３セレクトゲート線と、
をさらに含み、
前記第２メモリピラーは、
前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第１ワード線に対向する第７メモリセルと、前記第２ワード線に対向する第８メモリセルと、前記第３ワード線に対向する第９メモリセルと、前記第４ワード線に対向する第１０メモリセルと、前記第５ワード線に対向する第１１メモリセルと、及び前記第６ワード線に対向する第１２メモリセルと、
前記第２セレクトゲート線に電気的に接続し、前記第１０メモリセル、前記第８メモリセル及び前記第１２メモリセルに電気的に直列に接続する第３選択トランジスタと、
前記第３セレクトゲート線に電気的に接続し、前記第９メモリセル、前記第７メモリセル及び前記第１１メモリセルに電気的に直列に接続する第４選択トランジスタと、
を含み、
前記ロジック制御回路は、
前記第７メモリセル乃至前記第１２メモリセルに対して前記消去動作を実行し、
前記第７メモリセルに対する前記１次書き込み動作と、前記第８メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第９メモリセルに対する前記１次書き込み動作と、前記第１０メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第１１メモリセルに対する前記１次書き込み動作と、前記第１２メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御する、
請求項２に記載の半導体記憶装置。
前記第１方向及び第２方向と交差する第３方向に延在し、前記第２ビット線に電気的に接続された第２メモリピラーと、
前記第３方向に積層され、前記第１方向に延在する第３セレクトゲート線と、
をさらに含み、
前記第２メモリピラーは、
前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第１ワード線に対向する第７メモリセルと、前記第２ワード線に対向する第８メモリセルと、前記第３ワード線に対向する第９メモリセルと、前記第４ワード線に対向する第１０メモリセルと、前記第５ワード線に対向する第１１メモリセルと、及び前記第６ワード線に対向する第１２メモリセルと、
前記第２セレクトゲート線に電気的に接続し、前記第１０メモリセル、前記第８メモリセル及び前記第１２メモリセルに電気的に直列に接続する第３選択トランジスタと、
前記第３セレクトゲート線に電気的に接続し、前記第９メモリセル、前記第７メモリセル及び前記第１１メモリセルに電気的に直列に接続する第４選択トランジスタと、
を含み、
前記ロジック制御回路は、
前記第７メモリセル乃至前記第１２メモリセルに対して前記消去動作を実行し、
前記第７メモリセルに対する前記１次書き込み動作と、前記第８メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第９メモリセルに対する前記１次書き込み動作と、前記第１０メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御し、
前記第１１メモリセルに対する前記１次書き込み動作と、前記第１２メモリセルに対する前記１次書き込み動作とを、交互に実行可能に制御する、
請求項２に記載の半導体記憶装置。
【請求項4】
前記１次書き込み動作はベリファイ動作及びプログラム動作を含み、
前記ロジック制御回路は、前記消去動作を完了したのち、前記１次書き込み動作、前記２次書き込み動作及び前記３次書き込み動作を一連の動作として実行可能に制御する、請求項３に記載の半導体記憶装置。
前記ロジック制御回路は、前記消去動作を完了したのち、前記１次書き込み動作、前記２次書き込み動作及び前記３次書き込み動作を一連の動作として実行可能に制御する、請求項３に記載の半導体記憶装置。
【請求項5】
前記ロジック制御回路は、前記第１メモリセル及び前記第２メモリセルに対して前記１次書き込み動作を実行したのち、前記第１メモリセルに対して２次書き込み動作を実行可能に制御する、
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項6】
前記ロジック制御回路は、
前記第５メモリセル、前記第６メモリセル、前記第３メモリセル、及び前記第４メモリセルに前記１次書き込み動作を実行したのち、
前記第２ワード線、前記第４ワード線及び前記第６ワード線に負電圧を印加し、前記第１ワード線に第１電圧を印加し、前記第１メモリセルに対する前記ベリファイ動作を実行し、
前記第２ワード線乃至前記第６ワード線に第２電圧を印加し、前記第１ワード線に第３電圧を印加し、前記第１メモリセルに対する前記２次書き込み動作を実行したのち、前記第１メモリセルに対する前記３次書き込み動作を実行可能に制御する、
請求項５に記載の半導体記憶装置。
前記第５メモリセル、前記第６メモリセル、前記第３メモリセル、及び前記第４メモリセルに前記１次書き込み動作を実行したのち、
前記第２ワード線、前記第４ワード線及び前記第６ワード線に負電圧を印加し、前記第１ワード線に第１電圧を印加し、前記第１メモリセルに対する前記ベリファイ動作を実行し、
前記第２ワード線乃至前記第６ワード線に第２電圧を印加し、前記第１ワード線に第３電圧を印加し、前記第１メモリセルに対する前記２次書き込み動作を実行したのち、前記第１メモリセルに対する前記３次書き込み動作を実行可能に制御する、
請求項５に記載の半導体記憶装置。
【請求項7】
前記ロジック制御回路は、
前記第５メモリセル、及び前記第６メモリセルに前記１次書き込み動作を実行したのち、
前記第２ワード線及び前記第６ワード線に負電圧を印加し、前記第１ワード線に第１電圧を印加し、前記第１メモリセルに対する前記ベリファイ動作を実行し、
前記第２ワード線乃至前記第６ワード線に第２電圧を印加し、前記第１ワード線に第３電圧を印加し、前記第１メモリセルに対する前記２次書き込み動作を実行したのち、
前記第１メモリセルに対する前記３次書き込み動作を実行可能に制御する、
請求項５に記載の半導体記憶装置。
前記第５メモリセル、及び前記第６メモリセルに前記１次書き込み動作を実行したのち、
前記第２ワード線及び前記第６ワード線に負電圧を印加し、前記第１ワード線に第１電圧を印加し、前記第１メモリセルに対する前記ベリファイ動作を実行し、
前記第２ワード線乃至前記第６ワード線に第２電圧を印加し、前記第１ワード線に第３電圧を印加し、前記第１メモリセルに対する前記２次書き込み動作を実行したのち、
前記第１メモリセルに対する前記３次書き込み動作を実行可能に制御する、
請求項５に記載の半導体記憶装置。
【請求項8】
前記ロジック制御回路は、前記第３層及び前記第１層に設けられたワード線に対向するメモリセルに対して前記１次書き込みを実行したのち、前記第１層に設けられたワード線に対向するメモリセルに対して２次書き込み動作を実行可能に制御する、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項9】
前記ロジック制御回路は、前記第１セレクトゲート線を制御した状態で、前記第１メモリセル及び前記第２メモリセルの各々に対して前記１次書き込み動作を実行可能に制御する、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項10】
前記ロジック制御回路は、
前記第５メモリセル及び前記第６メモリセルに対して前記１次書き込み動作を実行したのち、前記第２ワード線、前記第４ワード線及び前記第６ワード線に負電圧を印加し、前記第１ワード線に第１電圧を印加し、前記第１メモリセルに対して前記ベリファイ動作を実行し、前記ベリファイ動作を実行したのち、前記第３メモリセルに対して前記プログラム動作を実行することによって、前記１次書き込み動作を実行可能に制御し、
前記１次書き込み動作を実行したのち、前記第６メモリセルに前記２次書き込み動作を実行可能に制御する、
請求項１に記載の半導体記憶装置。
前記第５メモリセル及び前記第６メモリセルに対して前記１次書き込み動作を実行したのち、前記第２ワード線、前記第４ワード線及び前記第６ワード線に負電圧を印加し、前記第１ワード線に第１電圧を印加し、前記第１メモリセルに対して前記ベリファイ動作を実行し、前記ベリファイ動作を実行したのち、前記第３メモリセルに対して前記プログラム動作を実行することによって、前記１次書き込み動作を実行可能に制御し、
前記１次書き込み動作を実行したのち、前記第６メモリセルに前記２次書き込み動作を実行可能に制御する、
請求項１に記載の半導体記憶装置。
【請求項11】
前記１次書き込み動作はベリファイ動作及びプログラム動作を含み、
前記第１ビット線に電気的に接続されると共に、第１回目の前記ベリファイ動作及び前記第１回目のベリファイ動作に続く２回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧を保持可能な第１のラッチ回路、及び、前記第２メモリセルから読み出された閾値電圧を保持可能な第２のラッチ回路を含むセンスアンプモジュールをさらに含む、
請求項１に記載の半導体記憶装置。
前記第１ビット線に電気的に接続されると共に、第１回目の前記ベリファイ動作及び前記第１回目のベリファイ動作に続く２回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧を保持可能な第１のラッチ回路、及び、前記第２メモリセルから読み出された閾値電圧を保持可能な第２のラッチ回路を含むセンスアンプモジュールをさらに含む、
請求項１に記載の半導体記憶装置。
【請求項12】
前記１次書き込み動作はベリファイ動作及びプログラム動作を含み、
前記第１ビット線に電気的に接続されると共に、第１回目の前記ベリファイ動作及び前記第１回目のベリファイ動作に続く２回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧、及び、前記第２メモリセルから読み出された閾値電圧を保持可能なラッチ回路を含むセンスアンプモジュールをさらに含み、
前記ロジック制御回路は、前記第２回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧、及び、前記第２メモリセルから読み出された閾値電圧を前記ラッチ回路に保持するまえに、前記ラッチ回路に保持された、前記第１回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧、及び、前記第２メモリセルから読み出された閾値電圧をリセットする、
請求項１に記載の半導体記憶装置。
前記第１ビット線に電気的に接続されると共に、第１回目の前記ベリファイ動作及び前記第１回目のベリファイ動作に続く２回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧、及び、前記第２メモリセルから読み出された閾値電圧を保持可能なラッチ回路を含むセンスアンプモジュールをさらに含み、
前記ロジック制御回路は、前記第２回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧、及び、前記第２メモリセルから読み出された閾値電圧を前記ラッチ回路に保持するまえに、前記ラッチ回路に保持された、前記第１回目の前記ベリファイ動作において、前記第１メモリセルから読み出された閾値電圧、及び、前記第２メモリセルから読み出された閾値電圧をリセットする、
請求項１に記載の半導体記憶装置。
【請求項13】
前記１次書き込み動作はベリファイ動作及びプログラム動作を含み、
前記ロジック制御回路は、前記ベリファイ動作を前記プログラム動作より前に実行可能に制御する、請求項３に記載の半導体記憶装置。
前記ロジック制御回路は、前記ベリファイ動作を前記プログラム動作より前に実行可能に制御する、請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体記憶装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１６４０７０号公報
【特許文献2】特開２０１７－１６８１６３号公報
【特許文献3】特開２０２０－１９８１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリセルへの書き込み動作後の閾値分布の広がりを抑制可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一実施形態に係る半導体記憶装置は、第１方向に配置され、前記第１方向に交差する第２方向に延在する第１ビット線と、前記第１方向及び前記第２方向に延在する第１層に設けられた第１ワード線と、前記第１層に設けられ、前記第１ワード線とは独立して制御される第２ワード線と、前記第１方向及び前記第２方向に延在し、前記第１層に隣接する第２層に設けられた第３ワード線と、前記第２層に設けられ、前記第３ワード線とは独立して制御される第４ワード線と、前記第１方向及び前記第２方向に延在し、前記第１層に対して前記第２層が隣接する側と反対側に隣接する第３層に設けられた第５ワード線と、前記第３層に設けられ、前記第５ワード線とは独立して制御される第６ワード線と、前記第１ワード線と前記第２ワード線とによって挟まれ、前記第３ワード線と前記第４ワード線とによって挟まれ、前記第５ワード線と前記第６ワード線とによって挟まれ、前記第１ワード線に対向する第１メモリセル、前記第２ワード線に対向する第２メモリセル、前記第３ワード線に対向する第３メモリセル、前記第４ワード線に対向する第４メモリセル、前記第５ワード線に対向する第５メモリセル、及び前記第６ワード線に対向する第６メモリセルを含み、前記第１方向及び第２方向と交差する第３方向に延在し、前記第１ビット線に電気的に接続される第１のメモリピラーと、前記第３メモリセル、前記第１メモリセル及び前記第５メモリセルに電気的に直列に接続する第１選択トランジスタと、前記第４メモリセル、前記第２メモリセル及び前記第６メモリセルに電気的に直列に接続する第２選択トランジスタと、前記第３方向に積層され、前記第１方向に延在し、前記第１選択トランジスタに電気的に接続された第１セレクトゲート線と、前記第３方向に積層され、前記第１方向に延在し、前記第２選択トランジスタに電気的に接続された第２セレクトゲート線と、前記第１メモリセル乃至前記第６メモリセルに対して、消去状態の閾値電圧を読み出し動作時に供給される最低電圧以上にする消去動作、及び、前記消去動作のあとの１次書き込み動作、前記１次書き込み動作のあとの２次書き込み動作、及び前記２次書き込み動作のあとの３次書き込みを実行可能に制御するロジック制御回路と、を含み、前記ロジック制御回路は、前記第１メモリセル乃至前記第６メモリセルに対して前記消去動作を実行可能に制御し、前記第１メモリセルに対する前記１次書き込み動作と、前記第２メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御し、前記第３メモリセルに対する前記１次書き込み動作と、前記第４メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御し、前記第５メモリセルに対する前記１次書き込み動作と、前記第６メモリセルに対する前記１次書き込み動作とを、異なるタイミングで実行可能に制御する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。
【図3】第１実施形態に係るセレクトゲート線、ビット線、及びメモリピラーの平面レイアウトを示す図である。
【図4】第１実施形態に係るワード線及びメモリピラーの平面レイアウトを示す図である。
【図7】第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線又はワード線の電気的接続を説明するための図である。
【図12】第１実施形態に係る半導体記憶装置において、隣接するストリングの等価回路を示す図である。
【図13】第１実施形態に係るメモリセルトランジスタの閾値分布を示す図である。
【図14】第１実施形態に係る半導体記憶装置のプログラム動作におけるプログラム電圧を説明する図である。
【図15】比較例に係る半導体記憶装置におけるベリファイ動作を説明する図である。
【図16】比較例に係る半導体記憶装置におけるプログラム動作を説明する図である。
【図17】第１実施形態に係る半導体記憶装置における１次書き込み動作を説明する図である。
【図18】第１実施形態に係る半導体記憶装置における１次書き込み動作後のメモリセルトランジスタの閾値分布を説明する図である。
【図19】第１実施形態に係る半導体記憶装置における２ステージ書き込み動作を説明する図である。
【図20】第１実施形態に係る半導体記憶装置における３層カットオフ読み出し動作を説明する図である。
【図21】第１実施形態に係る半導体記憶装置の書き込み動作を示すフローチャートである。
【図22】第１実施形態に係る半導体記憶装置の１次書き込み動作を説明するための図である。
【図23】第１実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した１次書き込み動作を説明する図である。
【図24】第１実施形態に係る半導体記憶装置の隣接するストリングの等価回路を参照した１次書き込み動作を示す図である。
【図25】第１実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照したる１次書き込み動作を説明する図である。
【図26】第１実施形態に係る半導体記憶装置の隣接するストリングの等価回路を参照した１次書き込み動作を示す図である。
【図27】第１実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照したる１次書き込み動作を説明する図である。
【図28】第１実施形態に係る半導体記憶装置の隣接するストリングの等価回路を参照した１次書き込み動作を示す図である。
【図29】第１実施形態に係る半導体記憶装置の書き込み順序を示す図である。
【図30】第１実施形態に係る半導体記憶装置におけるＥＰベリファイ動作時における、各種信号のタイミングチャートを示す図である。
【図31】第１実施形態に係る半導体記憶装置におけるＥＰプログラム動作時における、各種信号のタイミングチャートを示す図である。
【図32】第１実施形態に係る半導体記憶装置の書き込みシーケンスを示す図である。
【図34】第２実施形態に係る半導体記憶装置における２層カットオフ読み出し動作を説明する図である。
【図35】第２実施形態に係る半導体記憶装置の書き込み順序を示す図である。
【図36】第２実施形態に係る半導体記憶装置におけるＥＰベリファイ動作時における、各種信号のタイミングチャートを示す図である。
【図37】第３実施形態に係る半導体記憶装置の１次書き込み動作を説明するための図である。
【図38】第３実施形態に係る半導体記憶装置の書き込み順序を示す図である。
【図39】第３実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図40】第３実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図41】第３実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図42】第３実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図43】第３実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図44】第３実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図45】第４実施形態に係る半導体記憶装置の１次書き込み動作を説明するための図である。
【図46】第４実施形態に係る半導体記憶装置の書き込み順序を示す図である。
【図47】第４実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図48】第４実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図49】第４実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図50】第４実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図51】第４実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図52】第４実施形態に係る半導体記憶装置のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。
【図53】第４実施形態に係る半導体記憶装置の書き込みシーケンスを示す図である。
【図54】第５実施形態に係る半導体記憶装置の１次書き込み動作を説明するための図である。
【図55】第５実施形態に係る半導体記憶装置の書き込み順序を示す図である。
【図56】第６実施形態に係るセンスアンプユニットの回路構成の一例を示す回路図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。
【0008】
以下の説明では、信号Ｘ＜ｐ：０＞（ｐは自然数）とは、（ｐ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｐ＞の集合を意味する。構成要素Ｙ＜ｐ：０＞とは、信号Ｘ＜ｐ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｐ＞の集合を意味する。
【0009】
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【0010】
＜１－１．構成例＞
＜１－１―１．メモリシステム＞
図１は、半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。図１に示されるように、メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
＜１－１―１．メモリシステム＞
図１は、半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。図１に示されるように、メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
【0011】
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し動作、半導体記憶装置１へのデータの書き込み動作、及び半導体記憶装置１のデータの消去動作を制御する。第１実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。
【0012】
＜１－１－２．半導体記憶装置の構成＞
図１に示されるように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。
図１に示されるように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、及びロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。
【0013】
メモリセルアレイ２１は、例えば、センスアンプモジュール７０、ロウデコーダ２９、及びドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。メモリグループＭＧの各々は、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを含む。ブロックＢＬＫは、例えばデータの消去単位となる。同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴｅ０～ＭＴｅ７及びＭＴｏ０～ＭＴｏ７（図２）の保持するデータは、一括して消去される。なお、半導体記憶装置１では、メモリセルトランジスタＭＴは、単にメモリセルといわれる場合がある。
【0014】
半導体記憶装置１では、例えば、ＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに、３ビット（８値）のデータが保持されてよく、２ビット（４値）以下のデータが保持されてよく、５ビット以上のデータが保持されてもよい。
【0015】
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、及びセンスアンプモジュール７０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
【0016】
データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、及びステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイスから、メモリコントローラ２を介して、半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴ又は半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線及びワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレス及びロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作及び読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
【0017】
具体的には、入出力回路２２は、入力回路及び出力回路を備え、入力回路及び出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプモジュール７０に送信し、受信したアドレス情報ＡＤＤ及びコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプモジュール７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳ及び読み出しデータＤＡＴを、メモリコントローラ２に送信する。
【0018】
ロジック制御回路２３は、例えば、メモリコントローラ２及びシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２及びシーケンサ２４を制御する。
【0019】
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎ及びリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力及び出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を半導体記憶装置１に指示するための信号である。
【0020】
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプモジュール７０、及びドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、及びドライバセット２８等を制御して、書き込み動作、読み出し動作、及び消去動作等の各種動作を実行する。
【0021】
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。
【0022】
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、又は命令を受け付けないビジー状態にあるかを通知するための信号である。
【0023】
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作及び読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
【0024】
ドライバセット２８は、例えば、偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ａ（図７）、及び奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ｂ（図７）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプモジュール７０、及びロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧、又はシーケンサ２４から供給される制御信号に基づいて、例えば、読み出し動作及び書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）、ソース線ＳＬ（図２）、及びビット線ＢＬ（図２）等に供給する各種電圧又は各種制御信号を生成する。ドライバセット２８は、生成した電圧又は制御信号を、センスアンプモジュール７０、ロウデコーダ２９、ソース線ＳＬなどに供給する。
【0025】
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作及び書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。
【0026】
センスアンプモジュール７０は、例えば、アドレスレジスタからカラムアドレスを受信し、カラムアドレスに基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプモジュール７０は、例えば、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）毎に設けられたセンスアンプユニットＳＡＵ（図５６）を含む。詳細は後述するが、センスアンプユニットＳＡＵはビット線ＢＬに電圧を供給可能に電気的に接続される。また、センスアンプモジュール７０は、読み出し動作に係る命令に基づき、メモリセルアレイ２１から読み出されたデータ（閾値電圧）をセンスし、読み出されたデータ（閾値電圧）を一時的に保持することが可能である。また、センスアンプモジュール７０は、一時的に保存したデータに基づき、論理演算をすることが可能である。また、センスアンプモジュール７０は、読み出されたデータ（読み出しデータ）ＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。さらに、センスアンプモジュール７０は、書き込み動作に係る命令に基づき、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
【0027】
入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。
【0028】
ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。
【0029】
＜１－１－３．メモリセルアレイ＞
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。図２の説明において、図１と同一、又は類似する構成の説明は省略されることがある。
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。図２の説明において、図１と同一、又は類似する構成の説明は省略されることがある。
【0030】
図２に示されるように、ブロックＢＬＫは、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３、・・・）を含む。本実施形態では、メモリグループＭＧの各々は、複数のメモリストリング５０を含む。例えば、メモリグループＭＧ０及びＭＧ２は、複数のメモリストリング５０ｅを含み、メモリグループＭＧ１及びＭＧ３は、複数のメモリストリング５０ｏを含む。
【0031】
メモリストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。
【0032】
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４（図３）、ＳＧＤ５（図３）、・・・）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、・・・）の各々における選択トランジスタＳＴ２のゲートは、例えば、偶数セレクトゲート線ＳＧＳｅに接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、・・・）の各々における選択トランジスタＳＴ２のゲートは、例えば奇数セレクトゲート線ＳＧＳｏに接続される。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。
【0033】
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴｅ０～ＭＴｅ７）の制御ゲートは、それぞれ偶数ワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のメモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴｏ０～ＭＴｏ７）の制御ゲートは、それぞれ奇数ワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。偶数ワード線ＷＬｅ及び奇数ワード線ＷＬｏは、ロウデコーダ２９によって独立に制御される。
【0034】
各メモリグループＭＧは、複数のワード線ＷＬにそれぞれ対応する複数のページを含む。例えば、メモリグループＭＧ０又はメモリグループＭＧ２においては、偶数ワード線ＷＬｅ０～ＷＬｅ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。また、メモリグループＭＧ１又はメモリグループＭＧ３においては、奇数ワード線ＷＬｏ０～ＷＬｏ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。書き込み動作及び読み出し動作は、ページを単位として実行される。
【0035】
メモリセルアレイ２１内において同一列にあるメモリストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でメモリストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から電圧を供給される。また、半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７及びドライバセット２８の制御により、電圧生成回路２７又はドライバセット２８から互いに異なる電圧を供給されてもよい。
【0036】
メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたメモリストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。
【0037】
＜１－１－４．メモリセルアレイの平面レイアウト＞
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤ、ビット線ＢＬ、及びメモリピラーＭＰの平面レイアウトを示す図である。図３に示されるように、半導体記憶装置１では、例えば、１つのブロックＢＬＫ内に６つのセレクトゲート線ＳＧＤが含まれる。図３の説明において、図１及び図２と同一、又は類似する構成の説明は省略されることがある。
図３は、あるブロックＢＬＫのソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤ、ビット線ＢＬ、及びメモリピラーＭＰの平面レイアウトを示す図である。図３に示されるように、半導体記憶装置１では、例えば、１つのブロックＢＬＫ内に６つのセレクトゲート線ＳＧＤが含まれる。図３の説明において、図１及び図２と同一、又は類似する構成の説明は省略されることがある。
【0038】
図３に示されるように、半導体記憶装置１では、例えば、Ｘ方向に延びる配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－０ｄを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に設けられる。配線層１０－０ａと配線層１０－０ｂとは、配線層１０－１ａを挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に設けられる。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。
【0039】
Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に設けられている。配線層１０－１ｂは、配線層１０－０ｂと配線層１０－２ａとの間に設けられる。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
【0040】
Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄを用いて接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に設けられる。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に設けられる。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。
【0041】
Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄを用いて接続される。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に設けられる。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に設けられる。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
【0042】
Ｘ方向に延びる配線層１０－４ａ、１０－４ｂは、Ｙ方向に延びる第１接続部１０－４ｄを用いて接続される。配線層１０－４ａは、配線層１０－３ｂと配線層１０－５ａとの間に設けられる。配線層１０－４ｂは、配線層１０－５ａと配線層１０－５ｂとの間に設けられる。第１接続部１０－４ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。２つの配線層１０－４ａ、１０－４ｂがセレクトゲート線ＳＧＤ４として機能する。
【0043】
Ｘ方向に延びる配線層１０－５ａ、１０－５ｂは、Ｙ方向に延びる第２接続部１０－５ｄを用いて接続される。配線層１０－５ａは、配線層１０－４ａと配線層１０－４ｂとの間に設けられる。配線層１０－５ｂは、配線層１０－４ｂと配線層１０－０ｃとの間に設けられる。第２接続部１０－５ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－５ａ、１０－５ｂがセレクトゲート線ＳＧＤ５として機能する。
【0044】
第１実施形態では、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、１０－４ｄ、又は第２接続部１０－１ｄ、１０－３ｄ、１０－５ｄを用いて接続された構成が例示されるが、各々の配線層の構成は第１実施形態で示される構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給され、配線層１０－４ａ、１０－４ｂに同じ電圧が供給され、配線層１０－５ａ、１０－５ｂに同じ電圧が供給されるように制御されてもよい。
【0045】
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２という。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。また、メモリセルアレイ２１内には、例えば、図３に示されるブロックＢＬＫがＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１という。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。
【0046】
Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ２３）が設けられる。複数のメモリピラーＭＰはメモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ ｓｅｃｔｉｏｎ）に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。第１実施形態において、例えば、Ｙ方向はＸ方向に直交、又は略直交する方向であり、Ｚ方向は、Ｘ方向及びＹ方向に直交、又は略直交する方向であり、ソース線層に平行な方向に対して垂直、又は略垂直な方向である。第１実施形態において、メモリピラーＭＰは「半導体ピラー」といわれる場合があり、Ｘ方向は「第１方向」といわれる場合があり、Ｙ方向は「第２方向」といわれる場合があり、Ｚ方向は「第３方向」といわれる場合がある。
【0047】
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ６、ＭＰ１８が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ１２が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ７、ＭＰ１９が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ１３が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ８、ＭＰ２０が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１４が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ９、ＭＰ２１が設けられる。配線層１０－３ｂ、１０－４ａの間にはメモリピラーＭＰ３、ＭＰ１５が設けられる。配線層１０－４ａ、１０－５ａの間にはメモリピラーＭＰ１０、ＭＰ２２が設けられる。配線層１０－５ａ、１０－４ｂの間にはメモリピラーＭＰ４、ＭＰ１６が設けられる。配線層１０－４ｂ、１０－５ｂの間にはメモリピラーＭＰ１１、ＭＰ２３が設けられる。配線層１０－５ｂ、１０－０ｃの間にはメモリピラーＭＰ５、ＭＰ１７が設けられる。
【0048】
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
【0049】
メモリピラーＭＰ０～ＭＰ５は、Ｙ方向に沿って配置される。メモリピラーＭＰ１２～ＭＰ１７は、メモリピラーＭＰ０～ＭＰ５にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ５と、メモリピラーＭＰ１２～ＭＰ１７とが並行に配置される。
【0050】
メモリピラーＭＰ６～ＭＰ１１及びメモリピラーＭＰ１８～ＭＰ２３は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ６～ＭＰ１１は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ５とメモリピラーＭＰ１２～ＭＰ１７との間に位置する。メモリピラーＭＰ１８～ＭＰ２３は、Ｘ方向において、メモリピラーＭＰ６～ＭＰ１１と共にメモリピラーＭＰ１２～ＭＰ１７を挟むように位置する。すなわち、メモリピラーＭＰ６～ＭＰ１１と、メモリピラーＭＰ１８～ＭＰ２３とが並行に配置される。
【0051】
メモリピラーＭＰ０～ＭＰ５の上方には、２つのビット線ＢＬ０及びＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１、ＭＰ３及びＭＰ５に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０、ＭＰ２及びＭＰ４に共通に接続される。メモリピラーＭＰ６～ＭＰ１１の上方には、２つのビット線ＢＬ２及びＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ７、ＭＰ９及びＭＰ１１に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ６、ＭＰ８、及びＭＰ１０に共通に接続される。
【0052】
メモリピラーＭＰ１２～ＭＰ１７の上方には、２つのビット線ＢＬ４及びＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ１３、ＭＰ１５及びＭＰ１７に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ１２、ＭＰ１４及びＭＰ１６に共通に接続される。メモリピラーＭＰ１８～ＭＰ２３の上方には、２つのビット線ＢＬ６及びＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１９、ＭＰ２１及びＭＰ２３に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１８、ＭＰ２０及びＭＰ２２に共通に接続される。
【0053】
半導体記憶装置１では、メモリピラーＭＰ１、ＭＰ３、及びＭＰ５に接続されたビット線ＢＬ０、並びに、メモリピラーＭＰ１３、ＭＰ１５及びＭＰ１７に接続されたビット線ＢＬ４を第１グループＧＲ１といわれる場合がある。メモリピラーＭＰ０、ＭＰ２、ＭＰ４、及びＭＰ６～１１に接続されたビット線ＢＬ１～ＢＬ３、並びに、メモリピラーＭＰ１２、ＭＰ１４、ＭＰ１６、及びＭＰ１８～ＭＰ２３に接続されたビット線ＢＬ５～ＢＬ７を第２グループＧＲ２といわれる場合がある。
【0054】
上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられると共に、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
【0055】
なお、スリットＳＬＴ１を挟んで隣り合う配線層１０－０ａと配線層１０－０ｃとの間の領域には、メモリピラーＭＰは設けられない。ただし、プロセス安定性の観点から、当該領域に、ＢＬに接続されないダミーのメモリピラーＭＰが設けられてもよい。
【0056】
図４は、ＸＹ平面におけるワード線ＷＬ、ビット線ＢＬ、及びメモリピラーＭＰの平面レイアウトを示す図である。図４に示されるレイアウトは、図３の１ブロック分の領域のレイアウトに対応し、図３に示される配線層１０よりも下層に設けられる配線層１１のレイアウトである。図４の説明において、図１～図３と同一、又は類似する構成の説明は省略されることがある。
【0057】
図４に示されるように、Ｘ方向に延びる９個の配線層１１（配線層１１－０ａ、１１‐０ｂ、及び１１－１～１１－１１）が、Ｙ方向に沿って配置される。配線層１１－０ａ、１１－０ｂ、及び１１－１～１１－１１は、Ｚ方向に対して配線層１０－０～１０－７の下層に配置される。配線層１１－０ａ、１１－０ｂ、及び１１－１～１１－１１と配線層１０－０～１０－７との間には、絶縁膜が設けられる。
【0058】
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成及び機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、及び１１－０ｂが偶数ワード線ＷＬｅ７として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、及び１１－０ｂは、Ｙ方向に延びる第１接続部１１－１２を用いて接続される。第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－１２はＸ方向の一端に設けられる。配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、及び１１－０ｂは、第１接続部１１－１２を用いてロウデコーダ２９に接続される。半導体記憶装置１では、第１接続部１１－１２及び配線層１１－０ａ、１１－２、１１－４、１１－６、１１－８、１１－１０、１１－０ｂをまとめて配線層１１ｅという場合がある。
【0059】
また、配線層１１－１、１１－３、１１－５、１１－７、１１－９、及び１１－１１が、奇数ワード線ＷＬｏ７として機能する。配線層１１－１、１１－３、１１－５、１１－７、１１－９、及び１１－１１は、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－１３を用いて接続される。第２接続部１１－１３は、Ｘ方向において第１接続部１１－１２の反対側の他端に設けられる。配線層１１－１、１１－３、１１－５、１１－７、１１－９、及び１１－１１は、第２接続部１１－１３を用いてロウデコーダ２９に接続される。半導体記憶装置１では、第２接続部１１－１３及び配線層１１－１、１１－３、１１－５、１１－７、１１－９、及び１１－１１をまとめて配線層１１ｏという場合がある。
【0060】
メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ ｓｅｃｔｉｏｎ）が第１接続部１１－１２と第２接続部１１－１３との間に設けられる。メモリセル部では、Ｙ方向で隣り合う配線層１１は、図３に示されるスリットＳＬＴ２によって離隔される。また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ２３を含む。
【0061】
セレクトゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ６は、図４に示すワード線ＷＬ７と同様の構成及び機能を有する。
【0062】
【0063】
図５に示されるように、配線層１２が、Ｚ方向に沿って半導体基板１３のｐ型ウェル領域（ｐ－ｗｅｌｌ）の上方に設けられる。半導体基板１３は、例えば、ソース線ＳＬとして機能する。配線層１２はセレクトゲート線ＳＧＳとして機能する。８層の配線層１１が、Ｚ方向に沿って配線層１２の上方に積層される。また、８層の配線層１１は、ワード線ＷＬ０～ＷＬ７に１対１で対応する。図４がワード線ＷＬとして機能する配線層１１の平面レイアウトを示す図であり、図３がセレクトゲート線ＳＧＤとして機能する配線層１０の平面レイアウトを示す図である。セレクトゲート線ＳＧＳとして機能する配線層１２の平面レイアウトは、例えば、図４に示すセレクトゲート線ＳＧＤとして機能する配線層１０を、セレクトゲート線ＳＧＳとして機能する配線層１２に置き換えたレイアウトである。
【0064】
配線層１２は、偶数セレクトゲート線ＳＧＳｅ又は奇数セレクトゲート線ＳＧＳｏとして機能する。偶数セレクトゲート線ＳＧＳｅ、及び奇数セレクトゲート線ＳＧＳｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数セレクトゲート線ＳＧＳｅと奇数セレクトゲート線ＳＧＳｏとの間にはメモリピラーＭＰが設けられる。なお、偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、電気的に独立に駆動される必要はない。偶数セレクトゲート線ＳＧＳｅ及び奇数セレクトゲート線ＳＧＳｏは、電気的に接続されてもよい。
【0065】
配線層１１は、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏとして機能する。偶数ワード線ＷＬｅ、及び奇数ワード線ＷＬｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数ワード線ＷＬｅ、及び奇数ワード線ＷＬｏの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰと偶数ワード線ＷＬｅとの間、及びメモリピラーＭＰと奇数ワード線ＷＬｏとの間には後述するメモリセルが設けられる。
【0066】
Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。スリットＳＬＴ１には、例えば、絶縁層が設けられる。スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅と略同じ大きさである。
【0067】
半導体記憶装置１では、ソース線ＳＬは、半導体基板１３の主面上に設けられる。ソース線ＳＬは、パターニングされていない導電層がメモリセルアレイ２１の領域に広がった構成であってよく、線状にパターニングされた導電層が当該領域に広がった構成であってもよい。換言すると、ソース線ＳＬは、Ｘ方向及びＹ方向に広がっている。
【0068】
メモリピラーＭＰ上には、ビット線ＢＬ１、及びＢＬ２が設けられている。コンタクトプラグ１６が各メモリピラーＭＰとビット線ＢＬとの間に設けられる。コンタクトプラグ１６が各メモリピラーＭＰとビット線ＢＬとを接続する。例えば、メモリピラーＭＰ０、メモリピラーＭＰ２、メモリピラーＭＰ４、及びビット線ＢＬ１が、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ７、メモリピラーＭＰ７、メモリピラーＭＰ９、メモリピラーＭＰ１１、及びビット線ＢＬ２が、コンタクトプラグ１６を介して接続される。その他のメモリピラーＭＰは、図５に示される断面以外の領域で、コンタクトプラグ１６を介して、ビット線ＢＬ０、又はビット線ＢＬ３～ビット線ＢＬ７と接続されている。
【0069】
図６は、図４に示される半導体記憶装置１のＢ１－Ｂ２断面を示す図である。図６の説明において、図１～図５と同一、又は類似する構成の説明は省略されることがある。配線層１２、配線層１１、及び配線層１０の積層構造、メモリセル部の構成は図５を用いて説明した通りであるため、ここでの説明は省略する。なお、図６では、Ｂ１－Ｂ２断面の奥行き方向に存在する構成が点線で描かれている。
【0070】
図６に示されるように、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１７ｄでは、配線層１０、配線層１１、及び配線層１２が階段状に形成されている。すなわち、ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第１接続部１７ｄにおいて露出される。第１接続部１７ｄにおいて露出された配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、偶数セレクトゲート線ＳＧＤ０、ＳＧＤ２及びＳＧＤ４として機能する配線層１０、偶数ワード線ＷＬｅとして機能する配線層１１、及び偶数セレクトゲート線ＳＧＳｅとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ２８Ａ及びに電気的に接続される。
【0071】
第１接続部１７ｄと同様に、第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１９ｄでは、配線層１０、配線層１１、及び配線層１２が、階段状に形成されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１及び配線層１２のそれぞれの端部の上面が第２接続部１９ｄにおいて露出される。第２接続部１９ｄにおいて露出された配線層１０の端部の上面、８層の配線層１１及び配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、奇数セレクトゲート線ＳＧＤ１、ＳＧＤ３及びＳＧＤ５、奇数ワード線ＷＬｏとして機能する配線層１１、及び奇数セレクトゲート線ＳＧＳｏとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、奇数ワード線ドライバ２８Ｂに電気的に接続される。
【0072】
配線層１０は、第１接続部１７ｄの代わりに第２接続部１９ｄを介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続部１７ｄ及び第２接続部１９ｄの両方を介してロウデコーダ２９、又は、偶数ワード線ドライバ２８Ａ及び奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。
【0073】
図７は、第１実施形態に係る電圧生成回路２７、ドライバセット２８、セレクトゲート線ＳＧＤ又はワード線ＷＬの電気的接続を説明するための図である。図７の説明において、図１～図６と同一、又は類似する構成の説明は省略されることがある。
【0074】
図７に示されるように、偶数ワード線ＷＬｅとして機能する配線層１１は偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１は奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。「１－１－２．半導体記憶装置の構成」において説明した通り、偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。偶数ワード線ドライバ２８Ａ、及び奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成し、偶数ワード線ドライバ２８Ａは生成した電圧を偶数ワード線ＷＬｅに供給し、奇数ワード線ドライバ２８Ｂは、生成した電圧を奇数ワード線ＷＬｏに供給してもよい。
【0075】
＜１－１－６．メモリピラーＭＰ及びメモリセルトランジスタＭＴの断面＞
＜１－１－６－１．第１の例＞
メモリセルトランジスタＭＴの構造には、図８及び図９に示される第１の例の構造が用いられる。図８は図５のＣ１－Ｃ２線に沿った断面を示す図であり、図９は図８に示されるメモリセルトランジスタＭＴのＤ１－Ｄ２線に沿った断面を示す図である。図８及び図９は、２つのメモリセルトランジスタＭＴを含む領域を示す断面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。第１の例では、メモリセルトランジスタＭＴがフローティングゲート型のメモリセルトランジスタＭＴである。図８及び図９の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
＜１－１－６－１．第１の例＞
メモリセルトランジスタＭＴの構造には、図８及び図９に示される第１の例の構造が用いられる。図８は図５のＣ１－Ｃ２線に沿った断面を示す図であり、図９は図８に示されるメモリセルトランジスタＭＴのＤ１－Ｄ２線に沿った断面を示す図である。図８及び図９は、２つのメモリセルトランジスタＭＴを含む領域を示す断面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。第１の例では、メモリセルトランジスタＭＴがフローティングゲート型のメモリセルトランジスタＭＴである。図８及び図９の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
【0076】
図８及び図９に示されるように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８及び絶縁層４３、半導体層４０、絶縁層４１、導電層４２、及び絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で連続して設けられ、メモリセルトランジスタＭＴ間で分離されない。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
【0077】
半導体層４０は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図８及び図９において、互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）及び右側のメモリセルトランジスタＭＴ（第３メモリセル）において、第１メモリセルで形成されるチャネル（第１チャネル）及び第３メモリセルで形成されるチャネル（第２チャネル）は、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。半導体記憶装置１では、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、又は２つのメモリセルトランジスタＭＴが対向する、という場合がある。
【0078】
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図８に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。
【0079】
導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。
【0080】
絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａ及び絶縁層４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、絶縁層４６ｂ、及び絶縁層４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、スリットＳＬＴ２内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。
【0081】
メモリピラーＭＰの第１の例の周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。第１実施形態に係るメモリピラーＭＰの配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0082】
図８及び図９に示すメモリセルトランジスタＭＴの構成では、１つのメモリピラーＭＰ内には、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１及びＳＴ２はメモリセルトランジスタＭＴと同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタＭＴ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、絶縁層４６によって、導電層４２は個々のメモリセルトランジスタＭＴ毎に絶縁されている。
【0083】
＜１－１－６－２．第２の例＞
メモリセルトランジスタＭＴには、図１０及び図１１に示される第２の例の構造が用いられてもよい。図１０は図５のＣ１－Ｃ２線に沿った断面を示す図であり、図１１は図１０に示すメモリセルトランジスタＭＴのＥ１－Ｅ２断面を示す図である。図１０及び図１１は、２つのメモリセルトランジスタＭＴを含む領域を示す断面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。第２の例では、メモリセルトランジスタＭＴがＭＯＮＯＳ型のメモリセルトランジスタＭＴである図１０及び図１１の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
メモリセルトランジスタＭＴには、図１０及び図１１に示される第２の例の構造が用いられてもよい。図１０は図５のＣ１－Ｃ２線に沿った断面を示す図であり、図１１は図１０に示すメモリセルトランジスタＭＴのＥ１－Ｅ２断面を示す図である。図１０及び図１１は、２つのメモリセルトランジスタＭＴを含む領域を示す断面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。第２の例では、メモリセルトランジスタＭＴがＭＯＮＯＳ型のメモリセルトランジスタＭＴである図１０及び図１１の説明において、図１～図７と同一、又は類似する構成の説明は省略されることがある。
【0084】
図１０及び図１１に示されるように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、絶縁層３２、絶縁層３３、及び絶縁層３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
【0085】
絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。
【0086】
第２の例に係るメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0087】
第１の例と同様に、第２の例に係る１つのメモリピラーＭＰは、Ｙ方向に沿って２つのメモリセルトランジスタＭＴを含む。１つのメモリピラーＭＰと同様に、選択トランジスタＳＴ１及びＳＴ２はＹ方向に沿って２つのトランジスタを含む。
【0088】
【0089】
図１２に示されるように、１つのメモリピラーＭＰには、２つのメモリストリング５０ｅ、５０ｏが形成されている。具体的には、メモリピラーＭＰの第１側（第３側）にメモリストリング５０ｏが設けられている。メモリピラーＭＰの第２側（第４側）にメモリストリング５０ｅが設けられている。
【0090】
メモリストリング５０ｏは、電気的に直列に接続された選択トランジスタＳＴｏ１、ｉ（ｉは２以上の整数）個のメモリセルトランジスタＭＴｏ、及び選択トランジスタＳＴｏ２を有する。また、メモリストリング５０ｅは、電気的に直列に接続された選択トランジスタＳＴｅ１、ｉ個のメモリセルトランジスタＭＴｅ、及び選択トランジスタＳＴｅ２を有する。
【0091】
メモリストリング５０ｅ及びメモリストリング５０ｏは対向するように設けられる。よって、メモリストリング５０ｅに含まれる選択トランジスタＳＴｅ１、メモリセルトランジスタＭＴｅ０～ＭＴｅ７、及び選択トランジスタＳＴｏ２と、メモリストリング５０ｏに含まれる選択トランジスタＳＴｏ１、メモリセルトランジスタＭＴｏ０～ＭＴｏ７、及び選択トランジスタＳＴｏ２とは、１対１で対向するように設けられる。
【0092】
ソース線ＳＬに対してＺ方向に、１層の奇数セレクトゲート線ＳＧＳｏ、偶数セレクトゲート線ＳＧＳｅ、ｉ層の奇数ワード線ＷＬｏ、ｉ層の偶数ワード線ＷＬｅ、及び１層のセレクトゲート線ＳＧＤ０、ＳＧＤ１が設けられている。
【0093】
第１実施形態では、ｉは８である。８個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、選択トランジスタＳＴｏ１と選択トランジスタＳＴｏ２の間に電気的に接続され、８個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、選択トランジスタＳＴｅ１と選択トランジスタＳＴｅ１との間に電気的に接続され、奇数ワード線ＷＬｏ０～ＷＬｏ７及び偶数ワード線ＷＬｅ０～ＷＬｅ７が設けられている。
【0094】
半導体記憶装置１では、例えば、メモリストリング５０ｏ、５０ｅを区別する必要がない場合は、単に「メモリストリング５０」という場合がある。メモリストリング５０に含まれる部材及び当該部材に接続された配線についても、メモリストリング５０ｏ、５０ｅを区別する場合と同様に表現する。例えば、メモリセルトランジスタＭＴｏ、ＭＴｅを区別する必要がない場合は、単に「メモリセルトランジスタＭＴ」という場合がある。
【0095】
メモリストリング５０ｏの選択トランジスタＳＴｏ１は、例えば、セレクトゲート線ＳＧＤ１に接続される。メモリストリング５０ｅの選択トランジスタＳＴｅ１は、例えば、セレクトゲート線ＳＧＤ０に接続される。選択トランジスタＳＴｏ１及びＳＴｅ１は、２ｎ個のセレクトゲート線ＳＧＤ０～ＳＧＤ５のうち、いずれかのセレクトゲート線ＳＧＤに接続される。
【0096】
メモリストリング５０ｏのメモリセルトランジスタＭＴｏ０～ＭＴｏ７は、電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層の奇数ワード線ＷＬｏ０～ＷＬｏ７にそれぞれ接続される。メモリストリング５０ｅのメモリセルトランジスタＭＴｅ０～ＭＴｅ７は、電気的に直列に接続され、Ｚ方向に沿って配置され、ｉ層の偶数ワード線ＷＬｅ０～ＷＬｅ７にそれぞれ接続される。メモリストリング５０ｏの選択トランジスタＳＴｏ２は、例えば、奇数セレクトゲート線ＳＧＳｏに接続される。メモリストリング５０ｅの選択トランジスタＳＴｅ２は、例えば、偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰにおいて、ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第１メモリセル）及びｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第２メモリセル）、選択トランジスタＳＴｏ１及びＳＴｅ１、並びに、選択トランジスタＳＴｏ２及びＳＴｅ２は半導体層を共有する。第１メモリピラーＭＰと同様に、第２メモリピラーＭＰにおいても、ｉ個のメモリセルトランジスタＭＴｏ０～ＭＴｏ７（第３メモリセル）及びｉ個のメモリセルトランジスタＭＴｅ０～ＭＴｅ７（第４メモリセル）、選択トランジスタＳＴｏ１及びＳＴｅ１、並びに、選択トランジスタＳＴｏ２及びＳＴｅ２は半導体層を共有する。
【0097】
メモリストリング５０ｅ、５０ｏにおいて、対向する選択トランジスタＳＴｏ１及びＳＴｅ１のソース同士及びドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴｏ０～ＭＴｏ７及びメモリセルトランジスタＭＴｅ０～ＭＴｅ７のソース同士及びドレイン同士は電気的に接続され、対向する選択トランジスタＳＴｏ２及びＳＴｅ２のソース同士及びドレイン同士は電気的に接続される。上述した電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
【0098】
同一のメモリピラーＭＰ内の２つのメモリストリング５０ｅ、５０ｏは、同一のビット線ＢＬ及び同一のソース線ＳＬに接続される。
【0099】
８層の奇数ワード線ＷＬｏ０～ＷＬｏ７（第１ワード線）のうち１番目の奇数ワード線ＷＬｏ０の位置がソース線ＳＬの位置に最も近いと共にビット線ＢＬの位置から最も遠く、８番目の奇数ワード線ＷＬｏ７の位置がソース線ＳＬの位置から最も遠いと共にビット線ＢＬの位置に最も近い。同様に、８層の偶数ワード線ＷＬｅ０～ＷＬｅ７（第２ワード線）のうち１番目の偶数ワード線ＷＬｅ０の位置がソース線ＳＬの位置に最も近いと共にビット線ＢＬの位置から最も遠く、８番目の偶数ワード線ＷＬｅ７の位置がソース線ＳＬの位置から最も遠いと共にビット線ＢＬの位置に最も近い。
【0100】
＜１－１－８．メモリセルトランジスタＭＴの閾値分布＞
図１３を用いて、メモリセルトランジスタＭＴの閾値電圧分布の一例として、Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＴＬＣ）について説明する。メモリシステム３では、Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ （ＱＬＣ）、Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ （ＭＬＣ）、Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＳＬＣ）が用いられてもよい。
図１３を用いて、メモリセルトランジスタＭＴの閾値電圧分布の一例として、Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＴＬＣ）について説明する。メモリシステム３では、Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ （ＱＬＣ）、Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ （ＭＬＣ）、Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ （ＳＬＣ）が用いられてもよい。
【0101】
図１３は、メモリセルトランジスタＭＴの閾値電圧分布、データの割り付け、読み出し電圧、及びベリファイ電圧の一例をそれぞれ示す。図１３に示す閾値電圧分布の縦軸はメモリセルトランジスタＭＴの個数（Ｎｕｍｂｅｒ ｏｆ ｃｅｌｌｓ）に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈ（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）に対応している。
【0102】
図１３に示すように、ＴＬＣ方式において複数のメモリセルトランジスタは、８個の閾値電圧分布を形成する。メモリシステム３では、８個の閾値電圧分布を書き込みレベルという場合がある。当該書き込みレベルを、閾値電圧の低い方から順に“Ｅｒ”レベル、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、“Ｇ”レベルと称する。これらの書き込みレベルには、例えば以下に示すような、それぞれ異なる３ビットデータが割り当てられる。この３ビットデータを下位ビット（Ｌｏｗｅｒ）、中位ビット（Ｍｉｄｄｌｅ）、上位ビット（Ｕｐｐｅｒ）という。
【0103】
“Ｅｒ”レベル：“１１１”データ
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“１０１”データ
なお、上記のデータは、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒの順で表記されている。
“Ａ”レベル：“１１０”データ
“Ｂ”レベル：“１００”データ
“Ｃ”レベル：“０００”データ
“Ｄ”レベル：“０１０”データ
“Ｅ”レベル：“０１１”データ
“Ｆ”レベル：“００１”データ
“Ｇ”レベル：“１０１”データ
なお、上記のデータは、Ｕｐｐｅｒ、Ｍｉｄｄｌｅ、Ｌｏｗｅｒの順で表記されている。
【0104】
同一ワード線に接続されたメモリセルトランジスタＭＴが保持するＬｏｗｅｒビットの集合をＬｏｗｅｒページといい、Ｍｉｄｄｌｅビットの集合をＭｉｄｄｌｅページといい、Ｕｐｐｅｒビットの集合をＵｐｐｅｒページという。データの書き込み動作及び読み出し動作は、上記のページ単位で行われる。
【0105】
書き込み動作では、プログラム動作及びベリファイ動作が繰り返し実行される。プログラム動作は、メモリセルトランジスタＭＴの閾値電圧を所定の電圧ずつ高電圧化する動作である。プログラム動作が実行される度にベリファイ動作が実行され、プログラム動作後のメモリセルトランジスタＭＴの閾値電圧が読み出され、所望の閾値電圧に達しているか否かが評価される。ベリファイ動作によって、所望の閾値電圧に達していないと判断された場合、再度プログラム動作が実行される。メモリシステム３では、所定の電圧を電圧ステップ幅という。
【0106】
隣接する閾値電圧分布の間には、それぞれのベリファイ動作における判断基準となるベリファイ電圧が設定される。具体的には、“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルにそれぞれ対応して、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶが設定される。
【0107】
例えば、ベリファイ電圧ＡＶは、“Ｅｒ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。メモリセルトランジスタにベリファイ電圧ＡＶが印加されると、閾値電圧が“Ｅｒ”レベルに含まれるメモリセルトランジスタがオン状態になり、閾値電圧が“Ａ”レベル以上の閾値電圧分布に含まれるメモリセルトランジスタが非導通状態（オフ状態）になる。
【0108】
その他のベリファイ電圧ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶもベリファイ電圧ＡＶと同様に設定される。ベリファイ電圧ＢＶは、“Ａ”レベルと“Ｂ”レベルとの間に設定される。ベリファイ電圧ＣＶは、“Ｂ”レベルと“Ｃ”レベルとの間に設定される。ベリファイ電圧ＤＶは、“Ｃ”レベルと“Ｄ”レベルとの間に設定される。ベリファイ電圧ＥＶは、“Ｄ”レベルと“Ｅ”レベルとの間に設定される。ベリファイ電圧ＦＶは、“Ｅ”レベルと“Ｆ”レベルとの間に設定される。ベリファイ電圧ＧＶは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0109】
例えば、ベリファイ電圧ＡＶは０．８Ｖに設定され、ベリファイ電圧ＢＶは１．６Ｖに設定され、ベリファイ電圧ＣＶは２．４Ｖに設定され、ベリファイ電圧ＤＶは３．１Ｖに設定され、ベリファイ電圧ＥＶは３．８Ｖに設定され、ベリファイ電圧ＦＶは４．６Ｖに設定され、ベリファイ電圧ＧＶは５．６Ｖに設定されてもよい。しかし、これらのベリファイ電圧ＡＶ～ＧＶは、上記の電圧値に限定されない。ベリファイ電圧ＡＶ～ＧＶは、例えば、０．０Ｖ～７．０Ｖの範囲で、適宜、段階的に設定されてもよい。
【0110】
隣接する閾値電圧分布の間には、それぞれの読み出し動作で使用される読み出し電圧が設定される。例えば、メモリセルトランジスタＭＴの閾値電圧が“Ｅｒ”レベルに含まれるのか、“Ａ”レベル以上に含まれるのかを判定する読み出し電圧ＡＲは、“Ｅｒ”レベルにおける最大の閾値電圧と“Ａ”レベルにおける最小の閾値電圧との間に設定される。
【0111】
その他の読み出し電圧ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲも読み出し電圧ＡＲと同様に、隣接するレベル間に設定される。例えば、読み出し電圧ＢＲは、“Ａ”レベルと“Ｂ”レベルとの間に設定される。読み出し電圧ＣＲは、“Ｂ”レベルと“Ｃ”レベルとの間に設定される。読み出し電圧ＤＲは、“Ｃ”レベルと“Ｄ”レベルとの間に設定される。読み出し電圧ＥＲは、“Ｄ”レベルと“Ｅ”レベルとの間に設定される。読み出し電圧ＦＲは、“Ｅ”レベルと“Ｆ”レベルとの間に設定される。読み出し電圧ＧＲは、“Ｆ”レベルと“Ｇ”レベルとの間に設定される。
【0112】
読み出し動作時に非選択ＷＬに印可する電圧ＶＲＥＡＤは、最も高い閾値電圧分布（例えば“Ｇ”レベル）の最大の閾値電圧よりも高い電圧値に設定される。ＶＲＥＡＤがゲートに印加されたメモリセルトランジスタＭＴは、記憶するデータに依らずにオン状態になる。
【0113】
ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、及びＧＶは、それぞれ読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲよりも高い電圧に設定される。すなわち、ベリファイ電圧ＡＶ～ＧＶは、それぞれ“Ａ”レベル、“Ｂ”レベル、“Ｃ”レベル、“Ｄ”レベル、“Ｅ”レベル、“Ｆ”レベル、及び“Ｇ”レベルの閾値電圧分布の下裾近傍に設定される。
【0114】
上記のデータの割り付けが適用された場合、読み出し動作において下位ビットの１ページデータ（Ｌｏｗｅｒページのデータ）は、読み出し電圧ＡＲ及びＥＲを用いた読み出し結果によって確定する。中位ビットの１ページデータ（Ｍｉｄｄｌｅページのデータ）は、読み出し電圧ＢＲ、ＤＲ、及びＦＲを用いた読み出し結果によって確定する。上位ビットの１ページデータ（Ｕｐｐｅｒページのデータ）は、読み出し電圧ＣＲ及びＧＲを用いた読み出し結果によって確定する。このように、Ｌｏｗｅｒページ、Ｍｉｄｄｌｅページ、及びＵｐｐｅｒページのデータが、それぞれ２回、３回、及び２回の読み出し動作によって確定するため、このデータの割り付けは“２－３－２コード”と称される。
【0115】
＜１－１－９．消去状態の閾値電圧分布＞
図１３及び図１４を用いて、書き込み動作が実行されたメモリセルトランジスタＭＴに対して消去動作が実行された直後の閾値電圧分布を説明する。消去動作（Ｅｒａｓｅ）が実行されると、消去対象の全てのメモリセルトランジスタＭＴは、“Ｅｒ０”状態に遷移する。“Ｅｒ０”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＶＦＹＥＲ未満であり、電圧ＶＶＦＹＭＩＮ以上である。電圧ＶＶＦＹＥＲは、電圧ＡＶ以下であり且つ電圧ＶＮＥＧより高い電圧（例えば、０Ｖ）である。電圧ＶＶＦＹＭＩＮは、消去動作によってメモリセルトランジスタＭＴが取り得る最低の閾値電圧であり、電圧ＶＮＥＧより低い電圧である。電圧ＶＮＥＧは、例えば、負電圧（＜０Ｖ）であり、半導体記憶装置１内で生成可能な最低の電圧である。図１３に示す“Ｅｒ０”状態は電圧Ｖｎｎ未満の閾値電圧を有する状態を含む。一方、“Ｅｒ”状態は電圧Ｖｎｎ未満の閾値電圧を有する状態を含まない。上記の点において、“Ｅｒ０”状態と“Ｅｒ”状態とは相違する。
図１３及び図１４を用いて、書き込み動作が実行されたメモリセルトランジスタＭＴに対して消去動作が実行された直後の閾値電圧分布を説明する。消去動作（Ｅｒａｓｅ）が実行されると、消去対象の全てのメモリセルトランジスタＭＴは、“Ｅｒ０”状態に遷移する。“Ｅｒ０”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＶＦＹＥＲ未満であり、電圧ＶＶＦＹＭＩＮ以上である。電圧ＶＶＦＹＥＲは、電圧ＡＶ以下であり且つ電圧ＶＮＥＧより高い電圧（例えば、０Ｖ）である。電圧ＶＶＦＹＭＩＮは、消去動作によってメモリセルトランジスタＭＴが取り得る最低の閾値電圧であり、電圧ＶＮＥＧより低い電圧である。電圧ＶＮＥＧは、例えば、負電圧（＜０Ｖ）であり、半導体記憶装置１内で生成可能な最低の電圧である。図１３に示す“Ｅｒ０”状態は電圧Ｖｎｎ未満の閾値電圧を有する状態を含む。一方、“Ｅｒ”状態は電圧Ｖｎｎ未満の閾値電圧を有する状態を含まない。上記の点において、“Ｅｒ０”状態と“Ｅｒ”状態とは相違する。
【0116】
“Ｅｒ０”状態に属するメモリセルトランジスタＭＴは、閾値電圧が電圧ＶＶＦＹＥＲ以下に制御されるため、“Ａ”状態～“Ｇ”状態のいずれの状態にも属さない。当該メモリセルトランジスタＭＴは、電圧ＶＮＥＧよりも低い閾値電圧を有するため、半導体記憶装置１内で生成可能な電圧のうち最低電圧がワード線ＷＬに印加された場合であっても、当該メモリセルトランジスタＭＴはオン状態となる。
【0117】
以下、閾値電圧が電圧ＶＮＥＧより低いメモリセルトランジスタＭＴを、「過消去セル」という。過消去セルの閾値電圧は読み出し動作時に供給される最低電圧よりも低い。すなわち、ワード線ＷＬに最低電圧を印加しても過消去セルをオフ状態に制御することができないため、誤書き込み及び誤読み出しの原因となり得る。メモリシステム３では、過消去セルの数を低減するために、過消去セルであると判定されたメモリセルトランジスタＭＴに対して、過消去セルの閾値電圧を高電圧化させるプログラム動作が行われる。メモリシステム３では、過消去セルの数を低減するために実行されるプログラム動作を、通常の書き込み動作時のプログラム動作と区別して「過消去セル用プログラム動作（１次書き込み動作）」という。また、メモリシステム３では、通常の書き込み動作におけるプログラム動作及びベリファイ動作と区別するために、１次書き込み動作におけるプログラム動作及びベリファイ動作を「ＥＰプログラム動作（ＥＰ Ｐｒｏｇｒａｍ）」及び「ＥＰベリファイ動作（ＥＰ Ｖｅｒｉｆｙ）」という。
【0118】
メモリシステム３では、全てのメモリセルトランジスタＭＴに対して消去動作及び１次書き込み動作が一連の動作として実行されたのち、２次書き込み動作及び３次書き込み動作が実行されてよい。また、全てのメモリセルトランジスタＭＴに対して消去動作が完了したのち、１次書き込み動作、２次書き込み動作及び３次書き込み動作が一連の動作として実行されてよい。例えば、第１実施形態に係るメモリシステム３の書き込み動作は、１次書き込み動作、２次書き込み動作及び３次書き込み動作を含むものとする。また、例えば、第１実施形態に係るメモリシステム３では、全てのメモリセルトランジスタＭＴに対して消去動作及び１次書き込み動作が一連の動作として実行されたのち、２次書き込み動作及び３次書き込み動作が実行される動作を、第１の動作とし、全てのメモリセルトランジスタＭＴに対して消去動作が完了したのち、１次書き込み動作、２次書き込み動作及び３次書き込み動作が一連の動作として実行される動作を、第２の動作とする。第1の動作では、消去動作及び１次書き込み動作が一連の動作として実行されるため、第１の動作の消去動作に要する時間は、例えば、消去動作の時間に、セレクトゲート線ＳＧＤ０～ＳＧＤ５に属する全てのメモリセルトランジスタＭＴの１次書き込み動作の時間を加算した時間と見なされる。一方、第２の動作では、消去動作が実行されたのち、１次書き込み動作、２次書き込み動作及び３次書き込み動作一連の動作として実行されるため、第１実施形態に係るメモリシステム３の消去動作＋書き込み動作に要する時間は、セレクトゲート線ＳＧＤに属する全てのメモリセルトランジスタＭＴごとの時間と見なすことができる。例えば、第２の動作では、第１実施形態に係るメモリシステム３の消去動作＋書き込み動作に要する時間は、セレクトゲート線ＳＧＤ０に属する全てのメモリセルトランジスタＭＴの消去動作に要する時間に、１次書き込み動作、２次書き込み動作及び３次書き込み動作一連の動作に要する時間を加算した時間と見なすことができる。その結果、メモリシステム３では、第２の動作を用いた場合には、消去動作、並びに、１次書き込み動作、２次書き込み動作及び３次書き込み動作一連の動作に要する時間のオーバヘッドを抑制可能である。
【0119】
１次書き込み動作において、メモリセルトランジスタＭＴの閾値電圧を高くするためにメモリセルトランジスタＭＴに印加される電圧をプログラム電圧という。１次書き込み動作におけるＥＰプログラム動作はＥＰベリファイ動作と交互に行われ、プログラム電圧はＥＰプログラム動作の度に所定の電圧幅（ΔＶＰＧＭ）で段階的に高くなる（図１４参照）。図１４において、横軸（ｔｉｍｅ）はプログラム動作を行う回数であり、縦軸（ｖｏｌｔａｇｅ）はメモリセルトランジスタＭＴに印加されるプログラム電圧である。
【0120】
＜１－１－１０．１次書き込み動作＞
メモリシステム３のように対向するメモリセルトランジスタＭＴにおいて、メモリセルトランジスタＭＴｏ４が過消去セルである場合、メモリセルトランジスタＭＴｏ４をオフ状態にすることができないため、メモリセルトランジスタＭＴｏ４に対してＥＰベリファイ動作を行っても、メモリセルトランジスタＭＴｅ４に対してＥＰベリファイ動作を行ってもメモリセルトランジスタＭＴｏ４を介して電流が流れてしまう。そのため、対向するメモリセルトランジスタＭＴのうち、どちらのメモリセルトランジスタＭＴが過消去セルであるのかを判定することは困難である。
メモリシステム３のように対向するメモリセルトランジスタＭＴにおいて、メモリセルトランジスタＭＴｏ４が過消去セルである場合、メモリセルトランジスタＭＴｏ４をオフ状態にすることができないため、メモリセルトランジスタＭＴｏ４に対してＥＰベリファイ動作を行っても、メモリセルトランジスタＭＴｅ４に対してＥＰベリファイ動作を行ってもメモリセルトランジスタＭＴｏ４を介して電流が流れてしまう。そのため、対向するメモリセルトランジスタＭＴのうち、どちらのメモリセルトランジスタＭＴが過消去セルであるのかを判定することは困難である。
【0121】
はじめに、図１５及び図１６を用いて、比較例に係る１次書き込み動作（１ｓｔ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）について説明する。図１５は、比較例に係るＥＰベリファイ動作及びＥＰベリファイ動作後のメモリセルトランジスタＭＴの閾値分布を説明するための図である。図１６は、比較例に係るＥＰプログラム動作及び１次書き込み動作後のメモリセルトランジスタＭＴの閾値分布説明する図である。なお、図１５及び図１６に示される閾値電圧分布の上側の縦軸は、メモリストリング５０ｏに含まれるメモリセルトランジスタＭＴｏの個数（５０ｏ Ｎｕｍｂｅｒ ｏｆ ｃｅｌｌｓ）に対応し、図１５及び図１６に示される閾値電圧分布の下側の縦軸は、メモリストリング５０ｅに含まれるメモリセルトランジスタＭＴｅの個数（５０ｅ Ｎｕｍｂｅｒ ｏｆ ｃｅｌｌｓ）に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧Ｖｔｈ（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）に対応している。
【0122】
比較例に係る１次書き込み動作は、１回の１次書き込み動作によって過消去セルを解消する動作である。過消去セルの問題を解消するために、対向するメモリセルトランジスタＭＴに対して一括でＥＰベリファイ動作が行われる。具体的には、図１５に示されるように、対向するメモリセルトランジスタＭＴの両方（例えば、ＭＴｏ４及びＭＴｅ４）に対してベリファイ電圧ＶＰＶＦＹが供給され、それ以外のメモリセルトランジスタＭＴには電圧ＶＲＥＡＤが供給される。半導体記憶装置１では、電圧ＶＰＶＦＹは「第１電圧」という場合がある。
【0123】
上記の比較例に係るＥＰベリファイ動作において過消去セルが検出された場合、対向するメモリセルトランジスタＭＴに対して一括でＥＰプログラム動作が行われる。具体的には、ＥＰプログラム動作が行われるメモリセルトランジスタＭＴに対して過消去セル用プログラム電圧（ＥＰ電圧）ＶＰＧＭが供給され、それ以外のメモリセルトランジスタＭＴには電圧ＶＰＡＳＳが供給される。半導体記憶装置１では、電圧ＶＰＡＳＳは「第２電圧」という場合がある。
【0124】
上述のとおり、１次書き込み動作は、過消去セルであると判定されたメモリセルトランジスタＭＴに対して、閾値電圧を高電圧化させるプログラム動作である。比較例に係る１次書き込み動作によって、例えば図１５に示される“Ｅｒ”状態の閾値電圧分布のうち、電圧ＶＮＥＧよりも低い閾値電圧を有するメモリセルトランジスタＭＴの閾値電圧が高電圧化される。その結果、図１６に示されるように、メモリセルトランジスタＭＴの閾値電圧が全て電圧ＶＮＮＶＦＹより高くなる。
【0125】
比較例に係るＥＰベリファイ動作において、対向するメモリセルトランジスタＭＴの両方に同時にベリファイ電圧ＶＰＶＦＹが供給される。例えば、メモリセルトランジスタＭＴｏ４が過消去セルであり、メモリセルトランジスタＭＴｏ４に対向するメモリセルトランジスタＭＴｅ４が過消去セルでない場合であっても、メモリセルトランジスタＭＴｏ４及びＭＴｅ４に同時にベリファイ電圧ＶＰＶＦＹが供給される。したがって、メモリセルトランジスタＭＴｏ４の閾値電圧は電圧ＶＮＥＧより大きくなり、過消去な状態が改善される。しかしながら、過消去セルでないメモリセルトランジスタＭＴｅ４には、過剰な電圧が書き込まれるため、メモリセルトランジスタＭＴｅ４の閾値電圧がさらに大きくなる。
【0126】
対向するメモリセルトランジスタＭＴの両方の閾値が電圧ＶＮＮＶＦＹ超えるまで、１次書き込み動作（ＥＰプログラム動作及びＥＰベリファイ動作）が実行される。即ち、対向するメモリセルトランジスタＭＴの閾値電圧分布は、閾値電圧が低いメモリセルトランジスタＭＴに制約される。したがって、比較例に係る１次書き込み動作後の閾値電圧分布の形状は、ＥＰプログラム動作における電圧幅に加えて、Ｅｒ状態の閾値電圧分布に依存した形状になる。図１６に示される閾値電圧分布では、（Ａ）の範囲のプロファイルは、ＥＰプログラム動作における電圧幅に依存するプロファイルであり、相対的に幅の小さい分布である。一方、（Ｂ）の範囲のプロファイルは、比較例に係る１次書き込み動作を行う前の“Ｅｒ”状態の閾値電圧分布（図１５参照）に依存するプロファイルであり、相対的に幅の大きい分布である。
【0127】
上記のように、比較例では、１次書き込み動作が、対向するメモリセルトランジスタＭＴに対して一括で行われるため、過消去セルではないメモリセルトランジスタＭＴにも１次書き込み動作が行われる。その結果、上記の（Ｂ）の範囲のプロファイルが形成され、１次書き込み動作後に閾値電圧分布の幅を小さくすることが難しい。
【0128】
詳細は後述するが、ここでは、図１７及び図１８を用いて、本実施形態に係る１次書き込み動作（１ｓｔ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ）を簡単に説明する。図１７は半導体記憶装置１における１次書き込み動作を説明する図である。図１８は、半導体記憶装置１における１次書き込み動作後のメモリセルトランジスタＭＴの閾値分布を説明する図である。図１７に示されるように、本実施形態に係る１次書き込み動作では、メモリストリング５０ｅに含まれるメモリセルトランジスタＭＴに対する１次書き込み動作（ＥＰベリファイ動作及びＥＰプログラム動作）と、メモリストリング５０ｏに含まれるメモリセルトランジスタＭＴに対する１次書き込み動作（ＥＰベリファイ動作及びＥＰプログラム動作）とが交互に複数回実行される。複数回は例えばＮ回であり、数値Ｎは２以上の整数である。
【0129】
例えば、メモリセルトランジスタＭＴｅ４が電圧ＶＰＶＦＹを印加されると共に、メモリセルトランジスタＭＴｅ４に対向するメモリセルトランジスタＭＴｏ４が電圧ＶＮＥＧを印加され、メモリストリング５０ｅに含まれるメモリセルトランジスタＭＴｅ４に対してＥＰベリファイ動作が実行され、メモリセルトランジスタＭＴｅ４が電圧ＶＰＲＧを印加されると共に、メモリセルトランジスタＭＴｅ４に対向するメモリセルトランジスタＭＴｏ４が電圧ＶＰＡＳＳを印加され、メモリストリング５０ｅに含まれるメモリセルトランジスタＭＴｅ４に対してＥＰプログラム動作が実行される。続いて、メモリセルトランジスタＭＴｏ４が電圧ＶＰＶＦＹを印加されると共に、メモリセルトランジスタＭＴｏ４に対向するメモリセルトランジスタＭＴｅ４が電圧ＶＮＥＧを印加され、メモリストリング５０ｏに含まれるメモリセルトランジスタＭＴｏ４に対してＥＰベリファイ動作が実行され、メモリセルトランジスタＭＴｏ４が電圧ＶＰＲＧを印加されると共に、メモリストリング５０ｏに含まれるメモリセルトランジスタＭＴｏ４に対向するメモリセルトランジスタＭＴｅ４が電圧ＶＰＡＳＳを印加され、メモリセルトランジスタＭＴｏ４に対してＥＰプログラム動作が実行される。半導体記憶装置１では、電圧ＶＰＲＧは「第３電圧」という場合がある。
【0130】
本実施形態に係る１次書き込み動作では、例えば、メモリセルトランジスタＭＴｏ４が過消去セルであり、メモリセルトランジスタＭＴｏ４に対向するメモリセルトランジスタＭＴｅ４が過消去セルでない場合であっても、メモリセルトランジスタＭＴｏ４に対する１次書き込み動作と、メモリセルトランジスタＭＴｅ４に対する１次書き込み動作とが交互に実行されるため、比較例のように一括で同一の電圧が印加されることが無い。その結果、メモリセルトランジスタＭＴｏ４の過消去な状態を低減しつつ、１次書き込み動作後の閾値電圧分布の幅を小さくすることができる。
【0131】
＜１－１－１１．２ステージ書き込み動作＞
図１９を用いて、半導体記憶装置１に係る２ステージ書き込み動作を説明する。メモリシステム３では、１つのメモリセルに対する書き込み動作が複数回の書き込み動作によって実現される。このような書き込み動作をマルチステージ書き込み動作という。書き込み動作のステージ数によって、書き込み動作は異なる。
図１９を用いて、半導体記憶装置１に係る２ステージ書き込み動作を説明する。メモリシステム３では、１つのメモリセルに対する書き込み動作が複数回の書き込み動作によって実現される。このような書き込み動作をマルチステージ書き込み動作という。書き込み動作のステージ数によって、書き込み動作は異なる。
【0132】
メモリシステム３（半導体記憶装置１）では、１次書き込み動作の後に、２ステージ書き込み動作が実行される。２ステージ書き込み動作は、第１ステージ（１ｓｔ ｓｔａｇｅ）の書き込み動作（２次書き込み動作（２ｎｄ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ））と第２ステージ（２ｎｄ ｓｔａｇｅ）の書き込み動作（３次書き込み動作（３ｒｄ ｗｒｉｔｅ ｏｐｅｒａｔｉｏｎ））とを含む。
【0133】
１次書き込み動作と同様に、２次書き込み動作は、プログラム動作及びベリファイ動作を含む。２次書き込み動作のプログラム動作は、“Ｅｒ１”レベル、“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルに応じた電圧をメモリセルトランジスタＭＴにプログラムする動作である。２次書き込み動作のベリファイ動作は、“Ｅｒ１”レベル、“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルのそれぞれのプログラム動作後に、メモリセルトランジスタＭＴの閾値電圧がそれぞれのレベルに到達していることを確認するための動作である。１次書き込み動作と同様に、“Ｅｒ１”レベル、“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルに応じた電圧が、メモリセルトランジスタＭＴにプログラムされていない場合、“Ｅｒ１”レベル、“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルに応じた電圧が、メモリセルトランジスタＭＴにプログラムされるまで、２次書き込み動作が複数回実行される。２次書き込み動作によって、“Ｅｒ１”レベル、“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルが形成される。
【0134】
１次書き込み動作と同様に、３次書き込み動作は、プログラム動作及びベリファイ動作を含む。３次書き込み動作のプログラム動作は、“Ｅｒ”レベル～“Ｇ”レベルに応じた電圧をメモリセルトランジスタＭＴにプログラムする動作である。３次書き込み動作のベリファイ動作では、“Ｅｒ”レベル～“Ｇ”レベルのそれぞれのプログラム動作後に、メモリセルトランジスタＭＴの閾値電圧がそれぞれのレベルに到達していることを確認するための動作である。１次書き込み動作と同様に、“Ｅｒ”レベル～“Ｇ”レベルに応じた電圧が、メモリセルトランジスタＭＴにプログラムされていない場合、“Ｅｒ”レベル～“Ｇ”レベルに応じた電圧が、メモリセルトランジスタＭＴにプログラムされるまで、３次書き込み動作が複数回実行される。２次書き込み動作の後の３次書き込み動作によって、“Ｅｒ”レベル～“Ｇ”レベルが形成される。
【0135】
２次書き込み動作後の“Ｂ１”レベル、“Ｄ１”レベル、及び“Ｆ１”レベルは、それぞれ３次書き込み動作後の“Ｂ”レベル、“Ｄ”レベル、及び“Ｆ”レベルよりも閾値電圧分布の幅が大きい。２次書き込み動作後の書き込みレベル数（４）は、３次書き込み動作後の書き込みレベル数（８）よりも小さい。なお、干渉効果及びプログラムディスターブの影響に起因する意図しない閾値電圧の上昇によって、３次書き込み動作後の“Ｅｒ”レベルは２次書き込み動作後の“Ｅｒ１”レベルよりも閾値電圧分布の幅が大きい。
【0136】
２ステージ書き込み動作では、２次書き込み動作でラフな書き込み動作を行い、３次書き込み動作で詳細な書き込み動作を行う。具体的には、最終的な書き込みレベル（３次書き込み動作後の書き込みレベル）が“Ｅｒ”レベル又は“Ａ”レベルである場合、２次書き込み動作によって“Ｅｒ１”レベルに書き込まれた後に、３次書き込み動作によって“Ｅｒ”レベル又は“Ａ”レベルに書き込まれる。
【0137】
上記と同様に、２次書き込み動作によって“Ｂ１”レベルに書き込まれた後に、３次書き込み動作によって“Ｂ”レベル又は“Ｃ”レベルに書き込まれる。同様に、２次書き込み動作によって“Ｄ１”レベルに書き込まれた後に、３次書き込み動作によって“Ｄ”レベル又は“Ｅ”レベルに書き込まれる。同様に、２次書き込み動作によって“Ｆ１”レベルに書き込まれた後に、３次書き込み動作によって“Ｆ”レベル又は“Ｇ”レベルに書き込まれる。
【0138】
２次書き込み動作後の１つのレベルから分離した３次書き込み動作後の複数のレベルのうち最も小さいレベルにおける閾値分布の上端は、分離前のレベル（２次書き込み動作後のレベル）における閾値分布の上端よりも高電圧側に位置している。具体的には、“Ｂ”レベルにおける閾値分布の上端は、“Ｂ１”レベルにおける閾値分布の上端よりも高電圧側に位置している。各ステージにおける書き込み動作では、閾値電圧を高くすることしかできないため、上記のような書き込み動作を行う。
【0139】
半導体記憶装置１に含まれるメモリセルトランジスタＭＴでは、書き込み済みのメモリセルトランジスタＭＴ（対象のメモリセルトランジスタＭＴ）の閾値電圧は、当該メモリセルトランジスタＭＴの書き込み動作の後に行われる他のメモリセルトランジスタＭＴの書き込み動作によって変化する。このように、対象のメモリセルトランジスタＭＴの閾値電圧が他のメモリセルトランジスタＭＴの書き込み動作によって変化することを、干渉が発生するという場合がある。
【0140】
書き込み動作を複数のステージに分けて行うことで、他のメモリセルトランジスタＭＴへの書き込み動作による干渉の影響を小さくすることができる。
【0141】
＜１－１－１２．３層カットオフ＞
図２０を用いて、３層カットオフを説明する。図１２に示されるように、対向するメモリセルトランジスタＭＴのチャネルはメモリピラーＭＰの一部を共有する。すなわち、対向するメモリセルトランジスタＭＴのソース同士及びドレイン同士は電気的に接続されている。例えば、図２０に示されるように、メモリストリング５０ｅのメモリセルトランジスタＭＴｅ４に対して、ＥＰベリファイ動作を行う場合、少なくともメモリストリング５０ｏのメモリセルトランジスタＭＴｏ４を強制的にオフ状態にしておく必要がある。これによって、メモリセルトランジスタＭＴｏ４のカットオフ特性を向上させることができる。
図２０を用いて、３層カットオフを説明する。図１２に示されるように、対向するメモリセルトランジスタＭＴのチャネルはメモリピラーＭＰの一部を共有する。すなわち、対向するメモリセルトランジスタＭＴのソース同士及びドレイン同士は電気的に接続されている。例えば、図２０に示されるように、メモリストリング５０ｅのメモリセルトランジスタＭＴｅ４に対して、ＥＰベリファイ動作を行う場合、少なくともメモリストリング５０ｏのメモリセルトランジスタＭＴｏ４を強制的にオフ状態にしておく必要がある。これによって、メモリセルトランジスタＭＴｏ４のカットオフ特性を向上させることができる。
【0142】
理想的には、ＥＰベリファイ動作を行うメモリセルトランジスタＭＴに対向するメモリセルトランジスタＭＴだけを強制的にオフ状態にすればよい。しかしながら、例えば、メモリセルトランジスタのゲート長が短いと、当該対向するメモリセルトランジスタＭＴのカットオフ特性では、当該対向するメモリセルトランジスタＭＴから当該書き込み動作を行うメモリセルトランジスタＭＴに流れる電流を十分に抑制できない場合があり得る。その場合は、当該対向するメモリセルトランジスタＭＴだけでなく、その上下に位置するメモリセルトランジスタＭＴ又はその上下の一方に位置するメモリセルトランジスタＭＴも強制的にオフ状態にすることでカットオフ特性を補うことができる。当該対向するメモリセルトランジスタＭＴ及びその上下に位置するメモリセルトランジスタＭＴを強制的にオフ状態にする場合、３層のワード線に属するメモリセルトランジスタＭＴがオフ状態になるため、「３層カットオフ」という。
【0143】
図２０は、一例として、３層カットオフのＥＰベリファイ動作を示す。ＥＰベリファイ対象である、メモリセルトランジスタＭＴｅ４のゲートには、メモリセルトランジスタＭＴのデータを読み出す電圧ＶＰＶＦＹが供給されている。メモリセルトランジスタＭＴｅ０～ＭＴｅ３及びＭＴｅ５～ＭＴｅ７のゲートには、各メモリセルトランジスタＭＴを強制的にオン状態にするＶＲＥＡＤが供給されている。メモリセルトランジスタＭＴｏ３～ＭＴｏ５のゲートには、メモリセルトランジスタＭＴを強制的にオフ状態にする電圧ＶＮＥＧが供給されている。メモリセルトランジスタＭＴｏ０～ＭＴｏ２及びＭＴｏ６～ＭＴｏ７のゲートには、電圧ＶＲＥＡＤが供給されている。すなわち、上記のように、３層カットオフのＥＰベリファイ動作では、ＥＰベリファイ対象のメモリセルトランジスタＭＴに対向するメモリセルトランジスタＭＴ及びその上下に隣接する層に設けられたメモリセルトランジスタＭＴが強制的にオフ状態になる。
【0144】
＜１－２．書き込み動作＞
図２１～図３３を用いて、第１実施形態に係る半導体記憶装置１の書き込み動作の順を説明する。第１実施形態に係る半導体記憶装置１の書き込み動作は、「１－１―１．メモリシステム」及び「１－１－２．半導体記憶装置の構成」で説明したとおり、メモリコントローラ２から半導体記憶装置１に送信される信号等に基づき、シーケンサ２４を用いて制御される。また、第１実施形態に係る半導体記憶装置１の書き込み動作は、１次書き込み動作、２次書き込み動作、及び３次書き込み動作を含む。図２１、又は、図２２では、「ＳＧＤ０」～「ＳＧＤ５」は、図３に示されるセレクトゲート線ＳＧＤ０～ＳＧＤ５に相当し、「ＧＲ１」及び「ＧＲ２」は、図３に示される第１グループＧＲ１及び第２グループＧＲ２に相当し、「ＷＬ０」～「ＷＬ７」、「ＷＬｅ」、「ＷＬｏ」は、図５及び図１３に示される奇数ワード線ＷＬｏ０～ＷＬｏ７、偶数ワード線ＷＬｅ０～ＷＬｅ７に相当する。図２９に示される「１ｓｔ」、「２ｎｄ」及び「３ｒｄ」は、「１－１１－１０．１次書き込み動作」、及び「１－１－１２．２ステージ書き込み動作」に示される、１次書き込み動作、２次書き込み動作、及び３次書き込み動作に相当する。図２１～図３３の説明において、図１～図２０と同一、又は類似する構成の説明は省略されることがある。
図２１～図３３を用いて、第１実施形態に係る半導体記憶装置１の書き込み動作の順を説明する。第１実施形態に係る半導体記憶装置１の書き込み動作は、「１－１―１．メモリシステム」及び「１－１－２．半導体記憶装置の構成」で説明したとおり、メモリコントローラ２から半導体記憶装置１に送信される信号等に基づき、シーケンサ２４を用いて制御される。また、第１実施形態に係る半導体記憶装置１の書き込み動作は、１次書き込み動作、２次書き込み動作、及び３次書き込み動作を含む。図２１、又は、図２２では、「ＳＧＤ０」～「ＳＧＤ５」は、図３に示されるセレクトゲート線ＳＧＤ０～ＳＧＤ５に相当し、「ＧＲ１」及び「ＧＲ２」は、図３に示される第１グループＧＲ１及び第２グループＧＲ２に相当し、「ＷＬ０」～「ＷＬ７」、「ＷＬｅ」、「ＷＬｏ」は、図５及び図１３に示される奇数ワード線ＷＬｏ０～ＷＬｏ７、偶数ワード線ＷＬｅ０～ＷＬｅ７に相当する。図２９に示される「１ｓｔ」、「２ｎｄ」及び「３ｒｄ」は、「１－１１－１０．１次書き込み動作」、及び「１－１－１２．２ステージ書き込み動作」に示される、１次書き込み動作、２次書き込み動作、及び３次書き込み動作に相当する。図２１～図３３の説明において、図１～図２０と同一、又は類似する構成の説明は省略されることがある。
【0145】
＜１－２－１．書き込み動作の概要＞
図２１に示されるように、第１実施形態に係る半導体記憶装置１の書き込み動作が開始されると、１次書き込み動作、２次書き込み動作、及び３次書き込み動作が、繰り返し実行される。３次書き込み動作が終了すると、半導体記憶装置１の書き込み動作は完了する。なお、半導体記憶装置１では、ワード線ＷＬ７、ワード線ＷＬ６、ワード線ＷＬ５、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０の順に、１次書き込み動作を実行する。
図２１に示されるように、第１実施形態に係る半導体記憶装置１の書き込み動作が開始されると、１次書き込み動作、２次書き込み動作、及び３次書き込み動作が、繰り返し実行される。３次書き込み動作が終了すると、半導体記憶装置１の書き込み動作は完了する。なお、半導体記憶装置１では、ワード線ＷＬ７、ワード線ＷＬ６、ワード線ＷＬ５、ワード線ＷＬ４、ワード線ＷＬ３、ワード線ＷＬ２、ワード線ＷＬ１、ワード線ＷＬ０の順に、１次書き込み動作を実行する。
【0146】
１次書き込み動作は、ステップ１（ＳＴＥＰ１）、ステップ２（ＳＴＥＰ２）、及びステップ３（ＳＴＥＰ３）を含む。１次書き込み動作のシーケンスでは、例えば、ステップ２はステップ１の後に実行され、ステップ３はステップ２の後に実行される。ステップ１は、ステップ１Ａ（ＳＴＥＰ１Ａ）、ステップ１Ｂ（ＳＴＥＰ１Ｂ）、ステップ１Ｃ（ＳＴＥＰ１Ｃ）、及びステップ１Ｄ（ＳＴＥＰ１Ｄ）を含み、ステップ２は、ステップ２Ａ（ＳＴＥＰ２Ａ）、ステップ２Ｂ（ＳＴＥＰ２Ｂ）、ステップ２Ｃ（ＳＴＥＰ２Ｃ）、及びステップ２Ｄ（ＳＴＥＰ２Ｄ）を含み、ステップ３は、ステップ３Ａ（ＳＴＥＰ３Ａ）、ステップ３Ｂ（ＳＴＥＰ３Ｂ）、ステップ３Ｃ（ＳＴＥＰ３Ｃ）、及びステップ３Ｄ（ＳＴＥＰ３Ｄ）を含む。具体的には、ＳＴＥＰ１では、ＳＴＥＰ１Ａ及びＳＴＥＰ１Ｂが複数回実行されたのち、ＳＴＥＰ１Ｃ及びＳＴＥＰ１Ｄが複数回実行される。ＳＴＥＰ２では、ＳＴＥＰ２Ａ及びＳＴＥＰ２Ｂが複数回実行されたのち、ＳＴＥＰ２Ｃ及びＳＴＥＰ２Ｄが複数回実行される。ＳＴＥＰ３では、ＳＴＥＰ３Ａ及びＳＴＥＰ３Ｂが複数回実行されたのち、ＳＴＥＰ３Ｃ及びＳＴＥＰ３Ｄが複数回実行される。なお、ＳＴＥＰ１Ａ、ＳＴＥＰ１Ｂ、ＳＴＥＰ１Ｃ、ＳＴＥＰ１Ｄ、ＳＴＥＰ２Ａ、ＳＴＥＰ２Ｂ、ＳＴＥＰ２Ｃ、ＳＴＥＰ２Ｄ、ＳＴＥＰ３Ａ、ＳＴＥＰ３Ｂ、ＳＴＥＰ３Ｃ及びＳＴＥＰ３Ｃの各ステップはＥＰベリファイ動作及びＥＰプログラム動作を含む。
【0147】
詳細は後述されるが、各ステップでは、ＥＰベリファイ動作及びＥＰプログラム動作が、例えば、Ｎ回実行される。
【0148】
１次書き込み動作に続けて、「１－１－１２．２ステージ書き込み動作」で説明された２次書き込み動作、及び３次書き込み動作が、それぞれ複数回実行される。複数回は、例えば、Ｎ回である。なお、１次書き込み動作の実行回数がＮ回であるが、１次書き込み動作のＮ回は、２次書き込み動作、及び３次書き込み動作のＮ回と同じであってよく、異なっていてもよい。書き込み対象のメモリセルトランジスタＭＴの閾値電圧が、所定のレベルに設定される書き込み動作であれば、１次書き込み動作、２次書き込み動作、及び３次書き込み動作のそれぞれの実行回数は、同じであってよく、異なっていてもよい。
【0149】
図２２は、第１実施形態に係る半導体記憶装置１の１次書き込み動作の各ステップの概略を説明するための図である。以下の「１－２－２．ステップ１Ａ及びステップ１Ｂ」、「１－２－３．ステップ１Ｃ及びステップ１Ｄ」では、各ステップの動作が図２２を用いて説明される。図２２では、「ＥＰＶ」は、ＥＰベリファイ動作（ＥＰ Ｖｅｒｉｆｙ）に相当し、「ＥＰＰ」は、ＥＰプログラム動作（ＥＰ Ｐｒｏｇｒａｍ）に相当する。「ＶＦＹ」は電圧ＶＳＧＶＦＹに相当し、ＥＰベリファイ動作を実行するセレクトゲート線ＳＧＤ０～ＳＧＤ５に対して印加される電圧であり、「Ｖ」は電圧ＶＰＶＦＹに相当し、ＥＰベリファイ動作を実行するワード線ＷＬｅ及びＷＬｏに対して印加される電圧であり、「Ｐ」は電圧ＶＰＧＭに相当し、ＥＰプログラム動作を実行するワード線ＷＬｅ及びＷＬｏに対して印加される電圧である。「Ｓ」は「ＳＥＬＥＣＴ」を示し、「ＵＳ」は「ＵＮＳＥＬＥＣＴ」を示す。各ステップにおいて「Ｓ」が記載された第１グループＧＲ１、又は第２グループＧＲ２では、ＥＰベリファイ動作、又はＥＰプログラム動作が実行され、各ステップにおいて「ＵＳ」が記載された第１グループＧＲ１、又は第２グループＧＲ２では、ＥＰベリファイ動作、又はＥＰプログラム動作が実行されない。
【0150】
＜１－２－１－１．ステップ１Ａ及びステップ１Ｂ＞
第１実施形態に係る半導体記憶装置１では、ステップ１Ａ及びステップ１Ｂを１セット（第１番目のセット）として、第１番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第２グループＧＲ２に属する３本のビット線ＢＬ１～ＢＬ３に属するメモリセルトランジスタＭＴ、又は、３本のビット線ＢＬ５～ＢＬ７に属するメモリセルトランジスタＭＴに対して、第１番目のセットが実行される。また、第１番目のセットでは、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
第１実施形態に係る半導体記憶装置１では、ステップ１Ａ及びステップ１Ｂを１セット（第１番目のセット）として、第１番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第２グループＧＲ２に属する３本のビット線ＢＬ１～ＢＬ３に属するメモリセルトランジスタＭＴ、又は、３本のビット線ＢＬ５～ＢＬ７に属するメモリセルトランジスタＭＴに対して、第１番目のセットが実行される。また、第１番目のセットでは、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
【0151】
具体的には、ステップ１Ａでは、ワード線ＷＬｅ及び第２グループＧＲ２は選択（Ｓ）であり、セレクトゲート線ＳＧＤ０の第２グループＧＲ２に属すると共に、ワード線ＷＬｅに属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。ワード線ＷＬｏ及び第１グループＧＲ１は非選択（ＵＳ）であり、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作は実行されない。ＥＰベリファイ動作では、セレクトゲート線ＳＧＤ０は電圧ＶＳＧＶＦＹを印加され、セレクトゲート線ＳＧＤ１～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｅは電圧ＶＰＶＦＹを印加される。ＥＰプログラム動作では、セレクトゲート線ＳＧＤ０は電圧ＶＳＧを印加され、セレクトゲート線ＳＧＤ１～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｅは電圧ＶＰＲＧを印加される。第２グループＧＲ２、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８及びＭＰ１９のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0152】
ステップ１Ｂでは、セレクトゲート線ＳＧＤ１の第２グループＧＲ２に属すると共に、ワード線ＷＬｏに属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。ワード線ＷＬｅ及び第１グループＧＲ１は非選択（ＵＳ）であり、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作は実行されない。ＥＰベリファイ動作では、セレクトゲート線ＳＧＤ１は電圧ＶＳＧＶＦＹを印加され、セレクトゲート線ＳＧＤ０、及びＳＧＤ２～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｏは電圧ＶＰＶＦＹを印加される。ＥＰプログラム動作では、セレクトゲート線ＳＧＤ１は電圧ＶＳＧを印加され、セレクトゲート線ＳＧＤ０、及びＳＧＤ２～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｏは電圧ＶＰＲＧを印加される。第２グループＧＲ２、セレクトゲート線ＳＧＤ１及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８及びＭＰ１９のワード線ＷＬｏに対向するメモリセルトランジスタＭＴである。
【0153】
＜１－２－１－２．ステップ１Ｃ及びステップ１Ｄ＞
第１実施形態に係る半導体記憶装置１では、ステップ１Ｃ及びステップ１Ｄを１セット（第２番目のセット）として、第２番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第１グループＧＲ１に属する１本のビット線ＢＬ０に属するメモリセルトランジスタＭＴ、又は、１本のビット線ＢＬ４に属するメモリセルトランジスタＭＴに対して、第２番目のセットが実行される。また、第２番目のセットでは、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
第１実施形態に係る半導体記憶装置１では、ステップ１Ｃ及びステップ１Ｄを１セット（第２番目のセット）として、第２番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第１グループＧＲ１に属する１本のビット線ＢＬ０に属するメモリセルトランジスタＭＴ、又は、１本のビット線ＢＬ４に属するメモリセルトランジスタＭＴに対して、第２番目のセットが実行される。また、第２番目のセットでは、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
【0154】
具体的には、ステップ１Ｃでは、ワード線ＷＬｅ及び第１グループＧＲ１は選択（Ｓ）であり、セレクトゲート線ＳＧＤ０の第１グループＧＲ１に属すると共に、ワード線ＷＬｅに属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。ワード線ＷＬｏ及び第１グループＧＲ１は非選択（ＵＳ）であり、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作は実行されない。ステップ１Ｃでは、ステップ１Ａの第２グループＧＲ２を、第１グループＧＲ１に置き換えた動作が実行される。ここでは、主にステップ１Ａと異なる点が説明される。第１グループＧＲ１、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ５、及びＭＰ１７のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0155】
ステップ１Ｄでは、セレクトゲート線ＳＧＤ５の第１グループＧＲ１に属すると共に、ワード線ＷＬｏに属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。ワード線ＷＬｅ及び第２グループＧＲ２は非選択（ＵＳ）であり、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作は実行されない。ＥＰベリファイ動作では、セレクトゲート線ＳＧＤ５は電圧ＶＳＧＶＦＹを印加され、セレクトゲート線ＳＧＤ０～ＳＧＤ４は電圧ＶＳＳを印加され、所定のワード線ＷＬｏは電圧ＶＰＶＦＹを印加される。ＥＰプログラム動作では、セレクトゲート線ＳＧＤ５は電圧ＶＳＧを印加され、セレクトゲート線ＳＧＤ０～ＳＧＤ４は電圧ＶＳＳを印加され、所定のワード線ＷＬｏは電圧ＶＰＲＧを印加される。セレクトゲート線ＳＧＤ５及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ５、及びＭＰ１７のワード線ＷＬｏに対向するメモリセルトランジスタＭＴである。
【0156】
＜１－２－１－３．ステップ２Ａ及びステップ２Ｂ＞
第１実施形態に係る半導体記憶装置１では、ステップ２Ａ及びステップ２Ｂを１セット（第３番目のセット）として、第３番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第１番目のセットと同様に、第２グループＧＲ２に属する３本のビット線ＢＬ１～ＢＬ３に属するメモリセルトランジスタＭＴ、又は、３本のビット線ＢＬ５～ＢＬ７に属するメモリセルトランジスタＭＴに対して、第３番目のセットが実行される。また、第３番目のセットでは、第１番目のセットと同様に、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
第１実施形態に係る半導体記憶装置１では、ステップ２Ａ及びステップ２Ｂを１セット（第３番目のセット）として、第３番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第１番目のセットと同様に、第２グループＧＲ２に属する３本のビット線ＢＬ１～ＢＬ３に属するメモリセルトランジスタＭＴ、又は、３本のビット線ＢＬ５～ＢＬ７に属するメモリセルトランジスタＭＴに対して、第３番目のセットが実行される。また、第３番目のセットでは、第１番目のセットと同様に、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
【0157】
具体的には、ステップ２Ａでは、ステップ１Ａのセレクトゲート線ＳＧＤ０を、セレクトゲート線ＳＧＤ２に置き換えた動作が実行される。ここでは、主にステップ１Ａと異なる点が説明される。第１グループＧＲ２、セレクトゲート線ＳＧＤ２及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１４、ＭＰ２０及びＭＰ２１のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0158】
ステップ２Ｂでは、ステップ１Ｂのセレクトゲート線ＳＧＤ１を、セレクトゲート線ＳＧＤ３に置き換えた動作が実行される。ここでは、主にステップ１Ｂと異なる点が説明される。第２グループＧＲ２、セレクトゲート線ＳＧＤ３及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１４、ＭＰ２０及びＭＰ２１のワード線ＷＬｏに対向するメモリセルトランジスタＭＴである。
【0159】
＜１－２－１－４．ステップ２Ｃ及びステップ２Ｄ＞
第１実施形態に係る半導体記憶装置１では、ステップ２Ｃ及びステップ２Ｄを１セット（第４番目のセット）として、第４番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第２番目のセットと同様に、第１グループＧＲ１に属する１本のビット線ＢＬ０に属するメモリセルトランジスタＭＴ、又は、１本のビット線ＢＬ４に属するメモリセルトランジスタＭＴに対して、第４番目のセットが実行される。また、第４番目のセットでは、第２番目のセットと同様に、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
第１実施形態に係る半導体記憶装置１では、ステップ２Ｃ及びステップ２Ｄを１セット（第４番目のセット）として、第４番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第２番目のセットと同様に、第１グループＧＲ１に属する１本のビット線ＢＬ０に属するメモリセルトランジスタＭＴ、又は、１本のビット線ＢＬ４に属するメモリセルトランジスタＭＴに対して、第４番目のセットが実行される。また、第４番目のセットでは、第２番目のセットと同様に、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
【0160】
具体的には、ステップ２Ｃでは、ステップ１Ｃのセレクトゲート線ＳＧＤ０を、セレクトゲート線ＳＧＤ２に置き換えた動作が実行される。ここでは、主にステップ１Ｃと異なる点が説明される。第１グループＧＲ１、セレクトゲート線ＳＧＤ２及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ１、及びＭＰ１３のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0161】
ステップ２Ｄでは、ステップ１Ｄのセレクトゲート線ＳＧＤ５を、セレクトゲート線ＳＧＤ１に置き換えた動作が実行される。ここでは、主にステップ１Ｄと異なる点が説明される。セレクトゲート線ＳＧＤ１及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ１、及びＭＰ１３のワード線ＷＬｏに対向するメモリセルトランジスタＭＴである。
【0162】
＜１－２－１－５．ステップ３Ａ及びステップ３Ｂ＞
第１実施形態に係る半導体記憶装置１では、ステップ３Ａ及びステップ３Ｂを１セット（第５番目のセット）として、第５番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第１番目のセットと同様に、第２グループＧＲ２に属する３本のビット線ＢＬ１～ＢＬ３に属するメモリセルトランジスタＭＴ、又は、３本のビット線ＢＬ５～ＢＬ７に属するメモリセルトランジスタＭＴに対して、第５番目のセットが実行される。また、第５番目のセットでは、第１番目のセットと同様に、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
第１実施形態に係る半導体記憶装置１では、ステップ３Ａ及びステップ３Ｂを１セット（第５番目のセット）として、第５番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第１番目のセットと同様に、第２グループＧＲ２に属する３本のビット線ＢＬ１～ＢＬ３に属するメモリセルトランジスタＭＴ、又は、３本のビット線ＢＬ５～ＢＬ７に属するメモリセルトランジスタＭＴに対して、第５番目のセットが実行される。また、第５番目のセットでは、第１番目のセットと同様に、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
【0163】
具体的には、ステップ３Ａでは、ステップ１Ａのセレクトゲート線ＳＧＤ０を、セレクトゲート線ＳＧＤ４に置き換えた動作が実行される。ここでは、主にステップ１Ａと異なる点が説明される。第１グループＧＲ２、セレクトゲート線ＳＧＤ４及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１６、ＭＰ２２及びＭＰ２３のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0164】
ステップ３Ｂでは、ステップ１Ｂのセレクトゲート線ＳＧＤ１を、セレクトゲート線ＳＧＤ５に置き換えた動作が実行される。ここでは、主にステップ１Ｂと異なる点が説明される。第２グループＧＲ２、セレクトゲート線ＳＧＤ５及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１６、ＭＰ２２及びＭＰ２３のワード線ＷＬｏに対向するメモリセルトランジスタＭＴである。
【0165】
＜１－２－１－６．ステップ３Ｃ及びステップ３Ｄ＞
第１実施形態に係る半導体記憶装置１では、ステップ３Ｃ及びステップ３Ｄを１セット（第６番目のセット）として、第６番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第２番目のセットと同様に、第１グループＧＲ１に属する１本のビット線ＢＬ０に属するメモリセルトランジスタＭＴ、又は、１本のビット線ＢＬ４に属するメモリセルトランジスタＭＴに対して、第６番目のセットが実行される。また、第６番目のセットでは、第２番目のセットと同様に、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
第１実施形態に係る半導体記憶装置１では、ステップ３Ｃ及びステップ３Ｄを１セット（第６番目のセット）として、第６番目のセットがＮ回実行される。４本のビット線ＢＬ０～ＢＬ３又はＢＬ４～ＢＬ７に着目した場合、第２番目のセットと同様に、第１グループＧＲ１に属する１本のビット線ＢＬ０に属するメモリセルトランジスタＭＴ、又は、１本のビット線ＢＬ４に属するメモリセルトランジスタＭＴに対して、第６番目のセットが実行される。また、第６番目のセットでは、第２番目のセットと同様に、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作と、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対する動作とが交互に実行される。
【0166】
具体的には、ステップ３Ｃでは、ステップ１Ｃのセレクトゲート線ＳＧＤ０を、セレクトゲート線ＳＧＤ４に置き換えた動作が実行される。ここでは、主にステップ１Ｃと異なる点が説明される。第１グループＧＲ１、セレクトゲート線ＳＧＤ４及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ３、及びＭＰ１５のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0167】
ステップ３Ｄでは、ステップ１Ｄのセレクトゲート線ＳＧＤ５を、セレクトゲート線ＳＧＤ３に置き換えた動作が実行される。ここでは、主にステップ１Ｄと異なる点が説明される。セレクトゲート線ＳＧＤ３及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ３、及びＭＰ１５のワード線ＷＬｏに対向するメモリセルトランジスタＭＴである。
【0168】
＜１－２－２．１次書き込み動作の一例＞
図３、図２３～図２８、図３０及び図３１を用いて、１次書き込み動作のステップ１（ＳＴＥＰ１）、ステップ２（ＳＴＥＰ２）、及びステップ３（ＳＴＥＰ３）のうち、ステップ１のシーケンスの例を説明する。図２３、図２５、図２７及び図２８は、半導体記憶装置１の１次書き込み動作を説明する図であり、図２４及び図２６は、半導体記憶装置１の隣接するストリングの等価回路を参照した書き込み動作を説明する図である。図３０は、第１実施形態に係る半導体記憶装置１のＥＰベリファイ動作時における、各種信号のタイミングチャートを示す図であり、図３１は第１実施形態に係る半導体記憶装置のＥＰプログラム動作時における、各種信号のタイミングチャートを示す図である。
図３、図２３～図２８、図３０及び図３１を用いて、１次書き込み動作のステップ１（ＳＴＥＰ１）、ステップ２（ＳＴＥＰ２）、及びステップ３（ＳＴＥＰ３）のうち、ステップ１のシーケンスの例を説明する。図２３、図２５、図２７及び図２８は、半導体記憶装置１の１次書き込み動作を説明する図であり、図２４及び図２６は、半導体記憶装置１の隣接するストリングの等価回路を参照した書き込み動作を説明する図である。図３０は、第１実施形態に係る半導体記憶装置１のＥＰベリファイ動作時における、各種信号のタイミングチャートを示す図であり、図３１は第１実施形態に係る半導体記憶装置のＥＰプログラム動作時における、各種信号のタイミングチャートを示す図である。
【0169】
＜１－２－２－１．１次書き込み動作の概要＞
１次書き込み動作が行われる場合、図３に示されるセレクトゲート線ＳＧＤ０～ＳＧＤ５のいずれかが選択される。選択されたセレクトゲート線に対応する選択トランジスタＳＴ１と同じメモリストリング５０ｏ又は５０ｅに属するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
１次書き込み動作が行われる場合、図３に示されるセレクトゲート線ＳＧＤ０～ＳＧＤ５のいずれかが選択される。選択されたセレクトゲート線に対応する選択トランジスタＳＴ１と同じメモリストリング５０ｏ又は５０ｅに属するメモリセルトランジスタＭＴに対して書き込み動作が行われる。
【0170】
なお、図２３、図２５、図２７及び図２８では、メモリピラーＭＰ（ＭＰ０～ＭＰ２３）及びワード線ＷＬ（最上層のワード線ＷＬｅ７、ＷＬｏ７）が示されている。メモリピラーＭＰとワード線ＷＬとが対向する領域にメモリセルトランジスタＭＴが形成される。
【0171】
各セレクトゲート線に対応する１つの配線層１０－０～１０－３には、選択トランジスタＳＴ１がビット線ＢＬに供給される電圧に応じてオン状態又はオフ状態となる電圧が供給される。
【0172】
各ワード線ＷＬ０～７のうち、書き込み動作の対象となるメモリセルトランジスタＭＴに対応する配線層１１ｅ又は１１ｏには、メモリセルトランジスタＭＴに書き込み動作を行うための電圧（例えば、チャネルとしての半導体層３１から電荷蓄積層としての絶縁層３３へ電子を注入させるための電圧）が供給される。
【0173】
セレクトゲート線ＳＧＤ０（配線層１０－０）が選択され、最上層のワード線ＷＬｅ７に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ０、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１７、ＭＰ１８、ＭＰ１９におけるメモリストリング５０ｅのうち最上層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0174】
セレクトゲート線ＳＧＤ１（配線層１０－１）が選択され、最上層のワード線ＷＬｏ７に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ０、ＭＰ１、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１３、ＭＰ１８、ＭＰ１９におけるメモリストリング５０ｏのうち最上層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0175】
セレクトゲート線ＳＧＤ２（配線層１０－２）が選択され、最上層のワード線ＷＬｅ７に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０、ＭＰ２１におけるメモリストリング５０ｅのうち最上層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0176】
セレクトゲート線ＳＧＤ３（配線層１０－３）が選択され、最上層のワード線ＷＬｏ７に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ２、ＭＰ３、ＭＰ８、ＭＰ９、ＭＰ１４、ＭＰ１５、ＭＰ２０、ＭＰ２１におけるメモリストリング５０ｏのうち最上層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0177】
セレクトゲート線ＳＧＤ４（配線層１０－４）が選択され、最上層のワード線ＷＬｅ７に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ３、ＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２、ＭＰ２３におけるメモリストリング５０ｅのうち最上層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0178】
セレクトゲート線ＳＧＤ５（配線層１０－５）が選択され、最上層のワード線ＷＬｏ７に書き込み動作を行うための電圧が供給された場合、メモリピラーＭＰ４、ＭＰ５、ＭＰ１０、ＭＰ１１、ＭＰ１６、ＭＰ１７、ＭＰ２２、ＭＰ２３におけるメモリストリング５０ｏのうち最上層に位置するメモリセルトランジスタＭＴに対する書き込み動作がなされる。
【0179】
ブロックＢＬＫにおいて、同時に書き込み動作の対象となるメモリセルトランジスタＭＴのグループのことを「ページ」という場合がある。
【0180】
セレクトゲート線ＳＧＤ０は「第１セレクトゲート線」といわれる場合があり、セレクトゲート線ＳＧＤ１は「第２セレクトゲート線」といわれる場合があり、セレクトゲート線ＳＧＤ２は「第３セレクトゲート線」といわれる場合があり、セレクトゲート線ＳＧＤ３は「第４セレクトゲート線」といわれる場合があり、セレクトゲート線ＳＧＤ４は「第５セレクトゲート線」といわれる場合があり、セレクトゲート線ＳＧＤ５は「第６セレクトゲート線といわれる場合がある。
【0181】
セレクトゲート線ＳＧＤ０に接続された選択トランジスタＳＴ１は「第１選択トランジスタ」といわれる場合があり、セレクトゲート線ＳＧＤ１に接続された選択トランジスタＳＴ１は「第２選択トランジスタ」といわれる場合があり、セレクトゲート線ＳＧＤ２に接続された選択トランジスタＳＴ１は「第３選択トランジスタ」といわれる場合があり、セレクトゲート線ＳＧＤ３に接続された選択トランジスタＳＴ１は「第４選択トランジスタ」といわれる場合があり、セレクトゲート線ＳＧＤ４に接続された選択トランジスタＳＴ１は「第５選択トランジスタ」といわれる場合があり、セレクトゲート線ＳＧＤ５に接続された選択トランジスタＳＴ１は「第６選択トランジスタ」といわれる場合がある。
【0182】
配線層１１ｅに設けられたワード線ＷＬｅを「第１ワード線」という場合がある。配線層１１ｏに設けられたワード線ＷＬｏを「第２ワード線」という場合がある。第１ワード線及び第２ワード線が設けられた配線層を「第１層」という場合がある。第１ワード線と第２ワード線とは互いに独立して制御される。各メモリピラーＭＰはワード線ＷＬｅ（第１ワード線）とワード線ＷＬｏ（第２ワード線）とによって挟まれている。メモリピラーＭＰに設けられたメモリセルトランジスタＭＴのうち、ワード線ＷＬｅ（第１ワード線）と対向するメモリセルトランジスタを「第１メモリセル」又は「第７メモリセル」といい、ワード線ＷＬｏ（第２ワード線）と対向するメモリセルトランジスタを「第２メモリセル」又は「第８メモリセル」という。複数のメモリピラーＭＰは、Ｚ方向に延在し、Ｘ方向及びＹ方向に配置されている。例えば、第１ワード線はワード線ＷＬｅ５であり、第２ワード線はワード線ＷＬｏ５である。
【0183】
上記の「第１層」の上方向に隣接する「第２層」の配線層１１ｅに設けられたワード線ＷＬｅを「第３ワード線」という場合がある。「第２層」の配線層１１ｏに設けられたワード線ＷＬｏを「第４ワード線」という場合がある。「第１１層」の下方向に隣接する「第３層」の配線層１１ｅに設けられたワード線ＷＬｅを「第５ワード線」という場合がある。「第３層」の配線層１１ｏに設けられたワード線ＷＬｏを「第６ワード線」という場合がある。例えば、第３ワード線はワード線ＷＬｅ６であり、第４ワード線はワード線ＷＬｏ６であり、第５ワード線はワード線ＷＬｅ４であり、第６ワード線はワード線ＷＬｏ４である。
【0184】
第３ワード線と第４ワード線とは互いに独立して制御される。第５ワード線と第６ワード線とは互いに独立して制御される。各メモリピラーＭＰは、ワード線ＷＬｅ（第３ワード線）とワード線ＷＬｏ（第４ワード線）とによって挟まれ、ワード線ＷＬｅ（第５ワード線）とワード線ＷＬｏ（第６ワード線）とによって挟まれている。
【0185】
メモリピラーＭＰに設けられたメモリセルトランジスタＭＴのうち、第３ワード線と対向するメモリセルトランジスタを「第３メモリセル」又は「第９メモリセル」という。第４ワード線と対向するメモリセルトランジスタを「第４メモリセル」又は「第１０メモリセル」という。第５ワード線と対向するメモリセルトランジスタを「第５メモリセル」又は「第１１メモリセル」という。第６ワード線と対向するメモリセルトランジスタを「第６メモリセル」又は「第１２メモリセル」という。
【0186】
なお、半導体記憶装置１では、ワード線ＷＬｏと対向するメモリセルトランジスタＭＴに対して書き込み動作を行った後に、ワード線ＷＬｅと対向するメモリセルトランジスタＭＴに対して書き込み動作を行う場合、第１層、第２層、第３層のワード線ＷＬｏをそれぞれ第１ワード線、第３ワード線、第５ワード線といい、第１層、第２層、第３層のワード線ＷＬｅをそれぞれ第２ワード線、第４ワード線、第６ワード線ということができる。同様に、第１層、第２層、第３層のワード線ＷＬｏと対向するメモリセルトランジスタＭＴをそれぞれ第１メモリセル又は第７メモリセル、第３メモリセル又は第９メモリセル、第５メモリセル又は第１１メモリセルといい、第１層、第２層、第３層のワード線ＷＬｅと対向するメモリセルトランジスタＭＴをそれぞれ第２メモリセル又は第８メモリセル、第４メモリセル又は第１０メモリセル、第６メモリセル又は第１２メモリセルということができる。
【0187】
＜１－２－２－２．１次書き込み動作の一例＞
図２３を用いて、ステップ１Ａ（ＳＴＥＰ１Ａ）を説明する。ステップ１Ａでは、図３に示されるセレクトゲート線ＳＧＤ０によって選択されるメモリストリング５０ｅに属すると共に、最上層のワード線ＷＬｅ７及び第２グループＧＲ２（例えば、３本のビット線ＢＬ１～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
図２３を用いて、ステップ１Ａ（ＳＴＥＰ１Ａ）を説明する。ステップ１Ａでは、図３に示されるセレクトゲート線ＳＧＤ０によって選択されるメモリストリング５０ｅに属すると共に、最上層のワード線ＷＬｅ７及び第２グループＧＲ２（例えば、３本のビット線ＢＬ１～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0188】
具体的には、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７及び第２グループＧＲ２が選択されると、図３に示される配線層１０－０ａ及び１０－０ｂに対向する選択トランジスタＳＴ１が、ビット線ＢＬ１～ＢＬ３及びＢＬ５～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図２３において、配線層１１ｅのうち斜線のハッチングで示された領域は、図３に示された配線層１０－０ａ、１０－０ｂ、１０－０ｃが配置された領域に対応する。
【0189】
セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－０ａ及び１０－０ｂに対応するセレクトゲート線ＳＧＤ０（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８、ＭＰ１９の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図２３では、メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８、ＭＰ１９の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）は、狭い斜線で示されている。
【0190】
図２３を用いて説明されたＳＴＥＰ１ＡのＥＰベリファイ動作では、例えば、図２４の右側の等価回路、及び図３０のタイミングチャートに示されるように、各信号線及びトランジスタに電圧が印加される。図２４又は図３０に示されるように、図３０のＰＶ０期間において、選択セレクトゲート線ＳＥＬ－ＳＧＤ（ここでは、セレクトゲート線ＳＧＤ０）及びＳＧＤ０に接続された選択トランジスタＳＴｅ１、並びに、セレクトゲート線ＳＧＳｅ及びＳＧＳｅに接続された選択トランジスタＳＴｅ２、には電圧ＶＳＧＶＦＹが供給され、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（ここでは、ＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５）及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（ここでは、ＳＧＤ１）に接続された選択トランジスタＳＴｏ１、並びに、セレクトゲート線ＳＧＳｏ及びＳＧＳｏに接続された選択トランジスタＳＴｏ２には電圧ＶＳＳが供給される。選択ワード線ＳＥＬ－ＷＬｅ＿ｎ（ここでは、ＷＬｅ７）及びＷＬｅ７に接続されたメモリセルトランジスタＭＴｅ７は、電圧ＶＰＶＦＹが供給される。第１実施形態では、３層カットオフが実行されるため、選択されたワード線に対向する非選択ワード線及び非選択ワード線に接続されたメモリセルトランジスタＭＴ、並びに、非選択ワード線の下層のワード線及び当該下層のワード線に接続されたメモリセルトランジスタＭＴには電圧ＶＮＥＧ又は電圧ＶＢＢが供給される。具体的には、ワード線ＳＥＬ－ＷＬｏ＿ｎ、ｎ±１（ここでは、ＷＬｏ７及びＷＬｏ６）並びにＷＬｏ７及びＷＬｏ６に接続されたメモリセルトランジスタＭＴｏ６及びＭＴｏ７は、電圧ＶＮＥＧが供給される。非選択ワード線ＵＳＥＬ－ＷＬｅ＿ｎ（ここでは、ＷＬｅ６～ＷＬｅ０）及びＷＬｅ６～ＷＬｅ０に接続されたメモリセルトランジスタＭＴｅ６～０、並びに、ワード線ＷＬｏ＿ｎ±２以上（ここでは、ＷＬｏ５～ＷＬｏ０）及びＷＬｏ５～ＷＬｏ０に接続されたメモリセルトランジスタＭＴｏ５～０に電圧ＶＲＥＡＤが供給される。また、第２グループＧＲ２（例えば、ビット線ＢＬ１～３）には電圧ＶＢＬが供給され、ソース線ＳＬには電圧ＶＳＳが供給される。なお、図３０のＰＶ０期間以外の期間では、各信号線又は各トランジスタには、電圧ＶＳＳが供給される。
【0191】
なお、ここでは、図３０に示された選択ワード線ＳＥＬ－ＷＬｅ＿ｎのＷＬｅ４をＷＬｅ７に置き換えて、選択ワード線ＳＥＬ－ＷＬｅ＿ｎがＷＬｅ７の例を説明した。図３０に示されるように、選択ワード線ＳＥＬ－ＷＬｅ＿ｎがＷＬｅ４の場合には、ワード線ＳＥＬ－ＷＬｏ＿ｎ、ｎ±１はＷＬｏ３～ＷＬｏ５であり、非選択ワード線ＵＳＥＬ－ＷＬｅ＿ｎは、ＷＬｅ７～ＷＬｅ５及びＷＬｅ３～ＷＬｅ０であり、ワード線ＷＬｏ＿ｎ±２以上は、ＷＬｏ７、ＷＬｏ６、及びＷＬｏ２～ＷＬｏ０である。また、電圧ＶＰＶＦＹは、ＥＰベリファイ動作が実行されるメモリセルトランジスタＭＴの閾値電圧に依存し、例えば、電圧ＶＰＶＦＹＭＩＮ以上、電圧ＶＰＶＦＹ以下の電圧値に設定される。
【0192】
図２３を用いて説明されたＳＴＥＰ１ＡのＥＰプログラム動作では、例えば、図２４の左側の等価回路、及び図３１のタイミングチャートに示されるように、各信号線及びトランジスタに電圧が印加される。図２４又は図３１に示されるように、図３１のＰＰ０期間において、選択セレクトゲート線ＳＥＬ－ＳＧＤ（ここでは、ＳＧＤ０）及びＳＧＤ０に接続された選択トランジスタＳＴｅ１、並びに、非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（ここでは、ＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５）及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（ここでは、ＳＧＤ１）に接続された選択トランジスタＳＴｏ１には電圧ＶＳＧＰＣＨが供給される。セレクトゲート線ＳＧＳｅ及びＳＧＳｅに接続された選択トランジスタＳＴｅ２、並びに、セレクトゲート線ＳＧＳｏ及びＳＧＳｏに接続された選択トランジスタＳＴｏ２には電圧ＶＳＳが供給される。選択ワード線ＳＥＬ－ＷＬｅ＿ｎ（ここでは、ＷＬｅ７）及びＷＬｅ７に接続されたメモリセルトランジスタＭＴｅ７、非選択ワード線ＵＳＥＬ－ＷＬｅ＿ｎ（ここでは、ＷＬｅ６～ＷＬｅ０）及びＷＬｅ６～ＷＬｅ０に接続されたメモリセルトランジスタＭＴｅ６～０、並びに、ワード線ＷＬｏ０～７及びＷＬｏ０～７に接続されたメモリセルトランジスタＭＴｏ０～７には電圧ＶＣＨＰＣＨが供給される。
【0193】
図２４又は図３１に示されるように、図３１のＰＰ０期間に続くＰＰ１期間において、選択セレクトゲート線ＳＥＬ－ＳＧＤ（ここでは、ＳＧＤ０）及びＳＧＤ０に接続された選択トランジスタＳＴｅ１には電圧ＶＳＧが供給される。非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（ここでは、ＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５）及び非選択セレクトゲート線ＵＳＥＬ－ＳＧＤ（ここでは、ＳＧＤ１）に接続された選択トランジスタＳＴｏ１、セレクトゲート線ＳＧＳｅ及びＳＧＳｅに接続された選択トランジスタＳＴｅ２、並びに、セレクトゲート線ＳＧＳｏ及びＳＧＳｏに接続された選択トランジスタＳＴｏ２には電圧ＶＳＳが供給される。選択ワード線ＳＥＬ－ＷＬｅ＿ｎ（ここでは、ＷＬｅ７）及びＷＬｅ７に接続されたメモリセルトランジスタＭＴｅ７には電圧ＶＰＡＳＳが供給されたのち、電圧ＶＰＲＧが供給される。電圧ＶＰＲＧは電圧ＶＰＡＳＳより高い。
【0194】
なお、図２４又は図３１に示されるように、第１グループＧＲ１（例えば、非選択ビット線ＢＬ０（図３１ではＩｎｈｉｂｉｔ ＢＬ））には、図３１に示されるＰＰ０期間で電圧ＶＳＳから電圧ＶＤＤが供給され、図３１に示されるＰ１期間を過ぎて電圧ＶＤＤから電圧ＶＳＳが供給される。図３１に示される動作期間では、第２グループＧＲ２（例えば、選択されたビット線ＢＬ１～３（図３１ではＰｒｏｇｒａｍ ＢＬ））、及びソース線ＳＬには電圧ＶＳＳが供給される。図３１に示されるＰＰ０及びＰＰ１期間以外の期間では、Ｉｎｈｉｂｉｔ ＢＬ、Ｐｒｏｇｒａｍ ＢＬ、及びソース線以外の各信号線又は各トランジスタには、電圧ＶＳＳが供給される。
【0195】
なお、図２３～図３１を用いた説明では、メモリストリング５０ｅ及びメモリストリング５０ｏが説明される場合、メモリストリング５０ｅ及びメモリストリング５０ｏの構成及び機能は図１３を用いて説明した構成及び機能と同様である。
【0196】
図２５を用いて、ステップ１Ｂ（ＳＴＥＰ１Ｂ）を説明する。ステップ１Ｂでは、図３に示されるセレクトゲート線ＳＧＤ１によって選択されるメモリストリング５０ｏに属すると共に、最上層のワード線ＷＬｏ７及び第２グループＧＲ２（例えば、３本のビット線ＢＬ１～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0197】
具体的には、セレクトゲート線ＳＧＤ１、ワード線ＷＬｏ７及び第２グループＧＲ２が選択されると、図３に示される配線層１０－１ａ及び１０－１ｂに対向する選択トランジスタＳＴ１が、ビット線ＢＬ１～ＢＬ３及びＢＬ５～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図２５において、配線層１１ｏのうち斜線のハッチングで示された領域は、図３に示された配線層１０－１ａ及び１０－１ｂが配置された領域に対応する。
【0198】
セレクトゲート線ＳＧＤ１、ワード線ＷＬｏ７及び第２グループＧＲ２が選択されると、配線層１１ｏのうち配線層１０－１ａ及び１０－１ｂに対応するセレクトゲート線ＳＧＤ１（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８、ＭＰ１９の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図２５では、メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８、ＭＰ１９の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0199】
図２５を用いて説明されたＳＴＥＰ１ＢのＥＰベリファイ動作では、例えば、図２６の右側の等価回路に示される構成及び機能と同様に、各信号線及びトランジスタに電圧が印加される。なお、図２６の右側の等価回路に示される構成は、図２４及び図３０において、メモリストリング５０ｅに係る構成（例えば、選択トランジスタＳＴｅ１及びＳＴｅ２、メモリセルトランジスタＭＴｅ０～ＭＴｅ７、ワード線ＷＬｅなど）と、メモリストリング５０ｏに係る構成（例えば、選択トランジスタＳＴｏ１及びＳＴｏ２、メモリセルトランジスタＭＴｏ０～ＭＴｅ７、ワード線ＷＬｏなど）とを置き換えた構成と同様であるから、ここでの説明は省略される。
【0200】
図２５を用いて説明されたＳＴＥＰ１ＡのＥＰプログラム動作では、例えば、図２６の左側の等価回路、及び図３１のタイミングチャートに示される構成及び機能と同様に、各信号線及びトランジスタに電圧が印加される。なお、図２６の左側の等価回路、図２４及び図３１において、メモリストリング５０ｅに係る構成（例えば、選択トランジスタＳＴｅ１及びＳＴｅ２、メモリセルトランジスタＭＴｅ０～ＭＴｅ７、ワード線ＷＬｅなど）と、メモリストリング５０ｏに係る構成（例えば、選択トランジスタＳＴｏ１及びＳＴｏ２、メモリセルトランジスタＭＴｏ０～ＭＴｅ７、ワード線ＷＬｏなど）とを置き換えた構成と同様であるから、ここでの説明は省略される。
【0201】
図２７を用いて、ステップ１Ｃ（ＳＴＥＰ１Ｃ）を説明する。ステップ１Ｃでは、図３に示されるセレクトゲート線ＳＧＤ０によって選択されるメモリストリング５０ｏに属すると共に、最上層のワード線ＷＬｅ７及び第１グループＧＲ１（例えば、１本のビット線ＢＬ０）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0202】
具体的には、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７及び第１グループＧＲ１が選択されると、図３に示される配線層１０－０ｃに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０及びＢＬ４に供給される電圧に応じてオン状態又はオフ状態になる。図２７において、配線層１１ｅのうち斜線のハッチングで示された領域は、図３に示された配線層１０－０ａ、１０－０ｂ、１０－０ｃが配置された領域に対応する。
【0203】
セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７及び第１グループＧＲ１が選択されると、配線層１１ｅのうち配線層１０－０ｃに対応するセレクトゲート線ＳＧＤ０（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ５、ＭＰ１７の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図２７では、メモリピラーＭＰ５、ＭＰ１７の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）は、狭い斜線で示されている。
【0204】
図２７を用いて説明されたＳＴＥＰ１ＣのＥＰベリファイ動作では、例えば、図２４の右側の等価回路、及び図３０のタイミングチャートに示される構成及び機能と同様に、各信号線及びトランジスタに電圧が印加される。また、図２７を用いて説明されたＳＴＥＰ１ＣのＥＰプログラム動作では、例えば、図２４の左側の等価回路、及び図３１のタイミングチャートに示される構成及び機能と同様に、各信号線及びトランジスタに電圧が印加される。図２４、図３０及び図３１の説明は、上述の通りであるから、ここでの説明は省略される。
【0205】
図２８を用いて、ステップ１Ｄ（ＳＴＥＰ１Ｄ）を説明する。ステップ１Ｄでは、図３に示されるセレクトゲート線ＳＧＤ５によって選択されるメモリストリング５０ｏに属すると共に、最上層のワード線ＷＬｏ７及び第１グループＧＲ１（例えば、１本のビット線ＢＬ０）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0206】
具体的には、セレクトゲート線ＳＧＤ５、ワード線ＷＬｏ７及び第１グループＧＲ１が選択されると、図３に示される配線層１０－５ａ及び１０－５ｂに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０及びＢＬ４に供給される電圧に応じてオン状態又はオフ状態になる。図２８において、配線層１１ｏのうち斜線のハッチングで示された領域は、図３に示された配線層１０－５ａ及び１０－５ｂが配置された領域に対応する。
【0207】
セレクトゲート線ＳＧＤ５、ワード線ＷＬｏ７及び第１グループＧＲ１が選択されると、配線層１１ｏのうち配線層１０－５ａ及び１０－５ｂに対応するセレクトゲート線ＳＧＤ５（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ５、ＭＰ１７の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図２８では、メモリピラーＭＰ５、ＭＰ１７の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0208】
図２８を用いて説明されたＳＴＥＰ１ＤのＥＰベリファイ動作では、例えば、図２６の右側の等価回路、及び図３０のタイミングチャートに示される構成及び機能と同様に、各信号線及びトランジスタに電圧が印加される。また、図２８を用いて説明されたＳＴＥＰ１ＤのＥＰプログラム動作では、例えば、図２６の左側の等価回路、及び図３１のタイミングチャートに示される構成及び機能と同様に、各信号線及びトランジスタに電圧が印加される。なお、図２８を用いて説明されたＳＴＥＰ１ＤのＥＰベリファイ動作及びＥＰプログラム動作では、図２６、図３０、又は図３１の選択セレクトゲート線ＳＥＬ－ＳＧＤのＳＧＤ０をＳＧＤ５に置き換え、図２６、図３０、又は図３１の非選択セレクトゲート線ＵＳＥＬ－ＳＧＤのＳＧＤ１～ＳＧＤ５を、ＳＧＤ０～ＳＧＤ４に置き換えた構成と同様であるから、ここでの説明は省略される。
【0209】
＜１－２－３．書き込み動作の順序の一例＞
図２９は、第１実施形態に係る半導体記憶装置１の書き込み順を示す図である。図２９の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。なお、図２９の括弧書きの順序の動作は、括弧の無い順序の動作と同じ動作が実行される。例えば、「（１，２）」は、ステップ１及びステップ２の両方が実行される動作の順序を示し、セレクトゲート線ＳＧＤ１に属すると共にワード線ＷＬ７に属するメモリセルトランジスタＭＴ（メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８及びＭＰ１９に属するメモリセルトランジスタＭＴ）に対して１次書き込み動作が実行される。
図２９は、第１実施形態に係る半導体記憶装置１の書き込み順を示す図である。図２９の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。なお、図２９の括弧書きの順序の動作は、括弧の無い順序の動作と同じ動作が実行される。例えば、「（１，２）」は、ステップ１及びステップ２の両方が実行される動作の順序を示し、セレクトゲート線ＳＧＤ１に属すると共にワード線ＷＬ７に属するメモリセルトランジスタＭＴ（メモリピラーＭＰ０、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１８及びＭＰ１９に属するメモリセルトランジスタＭＴ）に対して１次書き込み動作が実行される。
【0210】
はじめに、図２９を用いて、「１」、「２」、「３」、「４」及び「５」の動作を説明する。「１」は、「１－１１－１０．１次書き込み動作」、及び「１－２．書き込み動作」～「１－２－２－２．１次書き込み動作の一例」で説明されたステップ１が実行される動作の順序を示し、「２」は、「１－１１－１０．１次書き込み動作」、及び「１－２．書き込み動作」～「１－２－１．書き込み動作の概要」、「１－２－１－３．ステップ２Ａ及びステップ２Ｂ」及び「１－２－１－４．ステップ２Ｃ及びステップ２Ｄ」で説明されたステップ２が実行される動作の順序を示し、「３」は、「１－１１－１０．１次書き込み動作」、及び「１－２．書き込み動作」～「１－２－１．書き込み動作の概要」、「１－２－１－５．ステップ３Ａ及びステップ３Ｂ」及び「１－２－１－６．ステップ３Ｃ及びステップ３Ｄ」で説明されたステップ３が実行される動作の順序を示す。「１」、「２」及び「３」によって、ワード線ＷＬ７に対する１次書き込み動作が実行される。
【0211】
「３」に続く「４」では、「１」と同様の動作が、「１」に対して実行されたワード線ＷＬ７と異なるワード線ＷＬ６に対して実行される。「４」に続く「５」では、セレクトゲート線ＳＧＤ０及びワード線ＷＬ７に属するメモリセルトランジスタに対して、２次書き込み動作（２次書き込み動作におけるベリファイ動作及びプログラム動作）が実行される。
【0212】
よって、第１実施形態に係る半導体記憶装置１では、ワード線ＷＬ６に属するメモリセルトランジスタの１次書き込み動作が実行されたのち、ワード線ＷＬ７に属するメモリセルトランジスタの２次書き込み動作が実行される。第１実施形態に係る半導体記憶装置１では、所望のワード線に属するメモリセルトランジスタの１次書き込み動作が終了し、所望のワード線に属するメモリセルトランジスタの２次書き込み動作を実行する場合、所望のワード線の下層のワード線に属するメモリセルトランジスタの１次書き込みを実行することによって、所望のワード線の下層のワード線に属するメモリセルトランジスタが過消去な状態であること、及び、過剰な電圧が書き込まれて閾値電圧がさらに大きくなった状態であることを解消することができる。換言すると、第１実施形態に係る半導体記憶装置１では、所望のワード線に属するメモリセルトランジスタの２次書き込み動作を実行する場合、所望のワード線の下層のワード線に属するメモリセルトランジスタの１次書き込みを実行することによって、所望のワード線の下層のワード線に属するメモリセルトランジスタの閾値電圧を、図１８に示されるような閾値分布内に納めることができる。その結果、誤書き込み及び誤読み出しを抑制した上で、正確な２次書き込み動作を実現することができる。
【0213】
続いて、１次書き込み動作の順序を説明する。「１３」、「２８」及び「４３」は「４」と同様の動作が実行され、「６」、「１５」、「３０」及び「４５」は「２」と同様の動作が、「２」に対して実行されたワード線ＷＬ７と異なるワード線に対して実行され、「８」、「１７」、「３２」及び「４７」は「３」と同様の動作が、「３」に対して実行されたワード線ＷＬ７と異なるワード線に対して実行される。「４」、「６」及び「８」によって、ワード線ＷＬ６に対する１次書き込み動作が実行され、「１３」、「１５」及び「１７」によって、ワード線ＷＬ５に対する１次書き込み動作が実行され、「２８」、「３０」及び「３２」によって、ワード線ＷＬ５に対する１次書き込み動作が実行され、「４３」、「４５」及び「４７」によって、ワード線ＷＬ４に対する１次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ４に対する１次書き込み動作と同様に、ワード線ＷＬ３～ＷＬ０に対しても１次書き込み動作が実行される。
【0214】
続いて、２次書き込み動作の順序を説明する。「１０」、「７」、「１１」、「９」及び「１２」では、「５」と同じワード線ＷＬ７、かつ、図２９に示される「５」と異なるセレクトゲート線ＳＧＤ（ＳＧＤ１～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「１４」、「１９」、「１６」、「２０」、「１８」及び「２１」では、ワード線ＷＬ６に対して、それぞれ異なるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。なお、「１４」、「１９」、「１６」、「２０」、「１８」及び「２１」では、それぞれ、図２９に示される「５」、「１０」、「７」、「１１」、「９」及び「１２」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に対して、２次書き込み動作が実行される。「２９」、「３４」、「３１」、「３５」、「３３」及び「３６」では、それぞれ、図２９に示される「５」、「１０」、「７」、「１１」、「９」及び「１２」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）、かつ、同じワード線ＷＬ５に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「４４」、「４９」、「４６」、「５０」、「４８」及び「５１」では、それぞれ、それぞれ、図２９に示される「５」、「１０」、「７」、「１１」、「９」及び「１２」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）、かつ、同じワード線ＷＬ４に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ４に対する２次書き込み動作と同様に、ワード線ＷＬ３～ＷＬ０に対しても２次書き込み動作が実行される。
【0215】
続いて、３次書き込み動作（３次書き込み動作のベリファイ動作及びプログラム動作）の順序を説明する。所望のワード線の３次書き込み動作は、所望のワード線の２次書き込み動作が完了し、所望のワード線の下層の２次書き込み動作が完了したのち、実行される。具体的には、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの２次書き込み動作（「５」、「１０」、「７」、「１１」、「９」及び「１２」）が完了し、ワード線ＷＬ７の下層であるワード線ＷＬ６に属する各メモリセルトランジスタＭＴの２次書き込み動作（「１４」、「１９」、「１６」、「２０」、「１８」及び「２１」）が完了したのち、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの３次書き込み動作（「２２」、「２５」、「２３」、「２６」、「２４」及び「２７」）が実行される。「３７」、「４０」、「３８」、「４１」、「３９」及び「４２」では、ワード線ＷＬ６に対して、それぞれ異なるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、３次書き込み動作が実行される。なお、「３７」、「４０」、「３８」、「４１」、「３９」及び「４２」では、それぞれ、図２９に示される「２２」、「２５」、「２３」、「２６」、「２４」及び「２７」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に対して、３次書き込み動作が実行される。「５２」、「５５」、「５３」、「５６」、「５４」及び「５７」では、それぞれ、図２９に示される「２２」、「２５」、「２３」、「２６」、「２４」及び「２７」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）、かつ、同じワード線ＷＬ５に属するメモリセルトランジスタＭＴに対して、３次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ５に対する２次書き込み動作と同様に、ワード線ＷＬ４～ＷＬ０に対しても３次書き込み動作が実行される。
【0216】
＜１－２－４．書き込み動作のシーケンスの一例＞
図３２は、第１実施形態に係る半導体記憶装置１の書き込みシーケンスを示す図であり、図３３（Ａ）、図３３（Ｂ）及び図３３（Ｃ）は、第１実施形態に係る半導体記憶装置１の１次書き込み動作のシーケンスの一例を示す図である。図３２及び図３３の説明において、図１～図３１と同一、又は類似する構成の説明は省略されることがある。
図３２は、第１実施形態に係る半導体記憶装置１の書き込みシーケンスを示す図であり、図３３（Ａ）、図３３（Ｂ）及び図３３（Ｃ）は、第１実施形態に係る半導体記憶装置１の１次書き込み動作のシーケンスの一例を示す図である。図３２及び図３３の説明において、図１～図３１と同一、又は類似する構成の説明は省略されることがある。
【0217】
図３２を用いて、第１実施形態に係る半導体記憶装置１の書き込みシーケンスを説明する。１次書き込み動作では、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｅ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、第１のＥＰベリファイ動作及びＥＰプログラム動作を１回実行すること、及び、セレクトゲート線ＳＧＤｎ＋１、ワード線ＷＬｏ及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、第２のＥＰベリファイ動作及びＥＰプログラム動作を１回実行することを一組として、Ｎ回実行し、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｅ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対して、第３のＥＰベリファイ動作及びＥＰプログラム動作を１回実行すること、及び、セレクトゲート線ＳＧＤｎ＋１、ワード線ＷＬｏ及び第１グループＧＲ１に属するメモリセルトランジスタＭＴに対して、第４のＥＰベリファイ動作及びＥＰプログラム動作を１回実行することを一組として、Ｎ回実行する。
【0218】
第１のＥＰベリファイ動作及びＥＰプログラム動作は、例えば、図２２に示されるステップ１Ａ（ＳＴＥＰ１Ａ）であり、第２のＥＰベリファイ動作及びＥＰプログラム動作は、例えば、図２２に示されるステップ１Ｂ（ＳＴＥＰ１Ｂ）であり、第３のＥＰベリファイ動作及びＥＰプログラム動作は、例えば、図２２に示されるステップ１Ｃ（ＳＴＥＰ１Ｃ）であり、第４のＥＰベリファイ動作及びＥＰプログラム動作は、例えば、図２２に示されるステップ１Ｄ（ＳＴＥＰ１Ｄ）である。セレクトゲート線ＳＧＤｎは例えばＳＧＤ０であり。セレクトゲート線ＳＧＤｎ＋１は例えばＳＧＤ１である。
【0219】
２次書き込み動作では、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、２次書き込み動作に係るベリファイ動作及びプログラム動作がＮ回実行される。２次書き込み動作に係るベリファイ動作及びプログラム動作では、例えば、セレクトゲート線ＳＧＤｎはＳＧＤ１であり、図２９に示される２次書き込み動作の「５」に相当する。
【0220】
３次書き込み動作では、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、３次書き込み動作に係るベリファイ動作及びプログラム動作がＮ回実行される。３次書き込み動作に係るベリファイ動作及びプログラム動作では、例えば、セレクトゲート線ＳＧＤｎはＳＧＤ１であり、図２９に示される３次書き込み動作の「２２」に相当する。
【0221】
【0222】
図３３（Ａ）に示される通り、半導体記憶装置１の１次書き込み動作では、第１のＥＰベリファイ動作及びＥＰプログラム動作、第２のＥＰベリファイ動作及びＥＰプログラム動作、第３のＥＰベリファイ動作及びＥＰプログラム動作は、及び、第４のＥＰベリファイ動作及びＥＰプログラム動作の、それぞれのＥＰベリファイ動作とＥＰプログラム動作の順番が図３２に示される１次書き込み動作に対して入れ替わっていてもよい。
【0223】
図３３（Ｂ）に示される通り、半導体記憶装置１の１次書き込み動作では、第１のＥＰベリファイ動作及びＥＰプログラム動作、並びに第２のＥＰベリファイ動作及びＥＰプログラム動作において、第１のＥＰベリファイ動作及び第２のベリファイ動作が実行されたのち、第１のプログラム動作及び第２のプログラム動作が実行されてよい。また、第３のＥＰベリファイ動作及びＥＰプログラム動作、並びに、第４のＥＰベリファイ動作及び第４のＥＰベリファイ動作ＥＰプログラム動作において、第３のＥＰベリファイ動作及びＥＰプログラム動作が実行されたのち、第４のＥＰプログラム動作及び第４のＥＰプログラム動作が実行されてよい。
【0224】
図３３（Ｃ）に示される通り、半導体記憶装置１の１次書き込み動作では、図３３（Ｂ）に対して、第１のＥＰベリファイ動作及びＥＰプログラム動作、並びに第２のＥＰベリファイ動作及びＥＰプログラム動作において、第１のプログラム動作及び第２のプログラム動作が実行されたのち、第１のＥＰベリファイ動作及び第２のベリファイ動作が実行されてよい。また、第３のＥＰベリファイ動作及びＥＰプログラム動作、並びに、第４のＥＰベリファイ動作及び第４のＥＰベリファイ動作ＥＰプログラム動作において、第４のＥＰプログラム動作及び第４のＥＰプログラム動作が実行されたのち、第３のＥＰベリファイ動作及びＥＰプログラム動作が実行されてよい。
【0225】
＜第２実施形態＞
第２実施形態に係る半導体記憶装置１では、第１実施形態に係る半導体記憶装置１の３層カットオフが２層カットオフに置き換わり、書き込み動作の順序が異なる例について説明する。それ以外の構成及び機能は、第１実施形態に係る半導体記憶装置１と同様であるから、第２実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態に係る半導体記憶装置１と異なる点を説明する。
第２実施形態に係る半導体記憶装置１では、第１実施形態に係る半導体記憶装置１の３層カットオフが２層カットオフに置き換わり、書き込み動作の順序が異なる例について説明する。それ以外の構成及び機能は、第１実施形態に係る半導体記憶装置１と同様であるから、第２実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態に係る半導体記憶装置１と異なる点を説明する。
【0226】
＜２－１．２層カットオフ＞
図３４を用いて、２層カットオフを説明する。図３４は第２実施形態に係る半導体記憶装置１における２層カットオフ読み出し動作を説明する図である。図２０を用いて説明した「１－１－１２．３層カットオフ」に対して、対向するメモリセルトランジスタＭＴ及びその上の一方に位置するメモリセルトランジスタＭＴを強制的にオフ状態にする場合、２層のワード線に属するメモリセルトランジスタＭＴがオフ状態になるため、「２層カットオフ」という。
図３４を用いて、２層カットオフを説明する。図３４は第２実施形態に係る半導体記憶装置１における２層カットオフ読み出し動作を説明する図である。図２０を用いて説明した「１－１－１２．３層カットオフ」に対して、対向するメモリセルトランジスタＭＴ及びその上の一方に位置するメモリセルトランジスタＭＴを強制的にオフ状態にする場合、２層のワード線に属するメモリセルトランジスタＭＴがオフ状態になるため、「２層カットオフ」という。
【0227】
図３４に示されるように、ＥＰベリファイ対象であるメモリセルトランジスタＭＴｅ４のゲートには、メモリセルトランジスタＭＴのデータを読み出す電圧ＶＰＶＦＹが供給されている。メモリセルトランジスタＭＴｅ０～ＭＴｅ３及びＭＴｅ５～ＭＴｅ７のゲートには、各メモリセルトランジスタＭＴを強制的にオン状態にするＶＲＥＡＤが供給されている。メモリセルトランジスタＭＴｏ４及びＭＴｏ５のゲートには、メモリセルトランジスタＭＴを強制的にオフ状態にする電圧ＶＮＥＧが供給されている。メモリセルトランジスタＭＴｏ０～ＭＴｏ５及びＭＴｏ６～ＭＴｏ７のゲートには、電圧ＶＲＥＡＤが供給されている。すなわち、２層カットオフのＥＰベリファイ動作では、ＥＰベリファイ対象のメモリセルトランジスタＭＴに対向するメモリセルトランジスタＭＴ及びその上に隣接する層に設けられたメモリセルトランジスタＭＴが強制的にオフ状態になる。
【0228】
＜２－２．書き込み動作の順序の一例＞
図３５は、第２実施形態に係る半導体記憶装置１の書き込み順序を示す図である。図２９と同様に、図３５の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。なお、図２９と同様に、図３５の括弧書きの順序の動作は、括弧の無い順序の動作と同じ動作が実行される。
図３５は、第２実施形態に係る半導体記憶装置１の書き込み順序を示す図である。図２９と同様に、図３５の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。なお、図２９と同様に、図３５の括弧書きの順序の動作は、括弧の無い順序の動作と同じ動作が実行される。
【0229】
はじめに、図３５を用いて、「１」、「２」、「３」、「４」及び「５」の動作を説明する。「１」は、「１－１１－１０．１次書き込み動作」、及び「１－２．書き込み動作」～「１－２－２－２．１次書き込み動作の一例」で説明されたステップ１が実行される動作の順序を示す。「２」、「４」は、２次書き込み動作（２次書き込み動作におけるベリファイ動作及びプログラム動作）が実行される順序を示す。「３」は、「１－１１－１０．１次書き込み動作」、及び「１－２．書き込み動作」～「１－２－１．書き込み動作の概要」、「１－２－１－３．ステップ２Ａ及びステップ２Ｂ」及び「１－２－１－４．ステップ２Ｃ及びステップ２Ｄ」で説明されたステップ２が実行される動作の順序を示す。「５」は、「１－１１－１０．１次書き込み動作」、及び「１－２．書き込み動作」～「１－２－１．書き込み動作の概要」、「１－２－１－５．ステップ３Ａ及びステップ３Ｂ」及び「１－２－１－６．ステップ３Ｃ及びステップ３Ｄ」で説明されたステップ３が実行される動作の順序を示す。
【0230】
第２実施形態に係る半導体記憶装置１では、「１」、「３」及び「５」によって、ワード線ＷＬ７に対する１次書き込み動作が実行される。
【0231】
第２実施形態に係る半導体記憶装置１では、第１実施形態と異なり、２層カットオフが適用されるため、例えば、所望のワード線ＷＬｅ＿ｎに属するメモリセルトランジスタＭＴの１次書き込み動作が完了し、所望のワード線ＷＬｅ＿ｎに属するメモリセルトランジスタＭＴの１次書き込み動作が完了すると、カットオフ電流は抑制されるため、所望のワード線ＷＬｅ＿ｎに属するメモリセルトランジスタＭＴの２次書き込み動作を実行することができる。
【0232】
すなわち、「１」において、セレクトゲート線ＳＧＤ０及びワード線ＷＬ７に属するメモリセルトランジスタに対して、１次書き込み動作が実行されると、「２」においてセレクトゲート線ＳＧＤ０及びワード線ＷＬ７に属するメモリセルトランジスタに対して、２次書き込み動作を実行することができる。また、同様にして、「３」において、セレクトゲート線ＳＧＤ２及びワード線ＷＬ７に属するメモリセルトランジスタに対して、１次書き込み動作が実行されると、「４」においてセレクトゲート線ＳＧＤ２及びワード線ＷＬ７に属するメモリセルトランジスタに対して、２次書き込み動作を実行することができる。
【0233】
「３」に続く「４」では、「１」と同様の動作が、「１」に対して実行されたワード線ＷＬ７と異なるワード線ＷＬ６に対して実行される。「４」に続く「５」では、セレクトゲート線ＳＧＤ０及びワード線ＷＬ７に属するメモリセルトランジスタに対して、２次書き込み動作（２次書き込み動作におけるベリファイ動作及びプログラム動作）が実行される。
【0234】
続いて、１次書き込み動作の順序を説明する。「１０」及び「２５」は「１」と同様の動作が実行され、「１２」及び「２７」は「３」と同様の動作が、「３」に対して実行されたワード線ＷＬ７と異なるワード線に対して実行され、「１４」及び「２９」は「５」と同様の動作が、「５」に対して実行されたワード線ＷＬ７と異なるワード線に対して実行される。「１０」、「１２」及び「１４」によって、ワード線ＷＬ６に対する１次書き込み動作が実行され、「２５」、「２７」及び「２９」によって、ワード線ＷＬ５に対する１次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ５に対する１次書き込み動作と同様に、ワード線ＷＬ４～ＷＬ０に対しても１次書き込み動作が実行される。
【0235】
続いて、２次書き込み動作の順序を説明する。「７」、「８」、「６」及び「９」では、「２」及び「４」と同じワード線ＷＬ７、かつ、図３５に示される「２」及び「４」と異なるセレクトゲート線ＳＧＤ（ＳＧＤ１、ＳＧＤ３～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「１１」、「１６」、「１３」、「１７」、「１５」及び「１８」では、ワード線ＷＬ６に対して、それぞれ異なるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。なお、「１１」、「１６」、「１３」、「１７」、「１５」及び「１８」では、それぞれ、図３５に示される「２」、「７」、「４」、「８」、「６」及び「９」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に対して、２次書き込み動作が実行される。「２６」、「３１」、「２８」、「３２」、「３０」及び「３３」では、それぞれ、図３５に示される「２」、「７」、「４」、「８」、「６」及び「９」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）、かつ、同じワード線ＷＬ５に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ５に対する２次書き込み動作と同様に、ワード線ＷＬ４～ＷＬ０に対しても２次書き込み動作が実行される。
【0236】
続いて、３次書き込み動作（３次書き込み動作のベリファイ動作及びプログラム動作）の順序を説明する。所望のワード線の３次書き込み動作は、第１実施形態と同様に、所望のワード線の２次書き込み動作が完了し、所望のワード線の下層の２次書き込み動作が完了したのち、実行される。具体的には、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの２次書き込み動作（「２」、「７」、「４」、「８」、「６」及び「９」）が完了し、ワード線ＷＬ７の下層であるワード線ＷＬ６に属する各メモリセルトランジスタＭＴの２次書き込み動作（「１１」、「１６」、「１３」、「１７」、「１５」及び「１８」）が完了したのち、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの３次書き込み動作（「１９」、「２２」、「２０」、「２３」、「２１」及び「２４」）が実行される。「３４」、「３７」、「３５」、「３８」、「３６」及び「３９」では、ワード線ＷＬ６に対して、それぞれ異なるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、３次書き込み動作が実行される。なお、「３４」、「３７」、「３５」、「３８」、「３６」及び「３９」では、それぞれ、図３５に示される「１９」、「２２」、「２０」、「２３」、「２１」及び「２４」と同じセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に対して、３次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ６に対する２次書き込み動作と同様に、ワード線ＷＬ５～ＷＬ０に対しても３次書き込み動作が実行される。
【0237】
＜２－３．ＥＰベリファイ動作のタイミングチャートの一例＞
図３６は、第２実施形態に係る半導体記憶装置１におけるＥＰベリファイ動作時における、各種信号のタイミングチャートを示す図である。第２実施形態に係る半導体記憶装置１におけるＥＰベリファイ動作では、図３０に示される第１実施形態に係る半導体記憶装置１におけるＥＰベリファイ動作に対して、ワード線ＷＬｏ＿ｎ及びワード線ＷＬｏ＿ｎに接続されたメモリセルトランジスタＭＴに供給される電圧が異なる。それ以外の信号線又はメモリセルトランジスタＭＴに供給される電圧は、図３０に示された電圧と同様である。
図３６は、第２実施形態に係る半導体記憶装置１におけるＥＰベリファイ動作時における、各種信号のタイミングチャートを示す図である。第２実施形態に係る半導体記憶装置１におけるＥＰベリファイ動作では、図３０に示される第１実施形態に係る半導体記憶装置１におけるＥＰベリファイ動作に対して、ワード線ＷＬｏ＿ｎ及びワード線ＷＬｏ＿ｎに接続されたメモリセルトランジスタＭＴに供給される電圧が異なる。それ以外の信号線又はメモリセルトランジスタＭＴに供給される電圧は、図３０に示された電圧と同様である。
【0238】
具体的には、図３５のＰＶ０期間において、選択ワード線ＳＥＬ－ＷＬｅ＿ｎ（ここでは、ＷＬｅ７）及びＷＬｅ７に接続されたメモリセルトランジスタＭＴｅ７は、電圧ＶＰＶＦＹが供給される。第１実施形態では、２層カットオフが実行されるため、選択されたワード線に対向する非選択ワード線及び非選択ワード線に接続されたメモリセルトランジスタＭＴには電圧ＶＮＥＧ又は電圧ＶＢＢが供給される。具体的には、ワード線ＳＥＬ－ＷＬｏ＿ｎ、ｎ＋１（ここでは、ＷＬｏ７）並びにＷＬｏ７に接続されたメモリセルトランジスタＭＴｏ７は、電圧ＶＮＥＧが供給される。ワード線ＷＬｏ＿ｎ－１以下１＋２以上（ここでは、ＷＬｏ６～ＷＬｏ０）及びＷＬｏ６～ＷＬｏ０に接続されたメモリセルトランジスタＭＴｏ６～０に電圧ＶＲＥＡＤが供給される。
【0239】
なお、ここでは、図３５に示された選択ワード線ＳＥＬ－ＷＬｅ＿ｎのＷＬｅ４をＷＬｅ７に置き換えて、選択ワード線ＳＥＬ－ＷＬｅ＿ｎがＷＬｅ７の例を説明した。図３５に示されるように、選択ワード線ＳＥＬ－ＷＬｅ＿ｎがＷＬｅ４の場合には、ワード線ＳＥＬ－ＷＬｏ＿ｎ、ｎ＋１はＷＬｏ４及びＷＬｏ５であり、ワード線ＷＬｏ＿ｎ－１以下１＋２以上は、ＷＬｏ７、ＷＬｏ６、及びＷＬｏ３～ＷＬｏ０である。
【0240】
＜第３実施形態＞
第３実施形態に係る半導体記憶装置１では、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込み、並びに、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込みが、第１実施形態に係る半導体記憶装置１における１次書き込みと異なる。それ以外の構成及び機能は、第１実施形態に係る半導体記憶装置１と同様であるから、第３実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態に係る半導体記憶装置１と異なる点を説明する。
第３実施形態に係る半導体記憶装置１では、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込み、並びに、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込みが、第１実施形態に係る半導体記憶装置１における１次書き込みと異なる。それ以外の構成及び機能は、第１実施形態に係る半導体記憶装置１と同様であるから、第３実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態に係る半導体記憶装置１と異なる点を説明する。
【0241】
＜３－１．書き込み動作の概要＞
図３７を用いて、第３実施形態に係る半導体記憶装置１の１次書き込み動作の例を説明する。図３７の説明において、図１～図３６と同一、又は類似する構成の説明は省略されることがある。
図３７を用いて、第３実施形態に係る半導体記憶装置１の１次書き込み動作の例を説明する。図３７の説明において、図１～図３６と同一、又は類似する構成の説明は省略されることがある。
【0242】
第３実施形態に係る半導体記憶装置１では、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの書き込みが実行される。すなわち、４本のビット線ＢＬ０～ＢＬ３に着目すると、第１実施形態に係る半導体記憶装置１では、３本のビット線ＢＬ２～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込みと、１本のビット線ＢＬ０に属するメモリセルトランジスタＭＴへの書き込みとが交互に実行されるのに対し、第３実施形態に係る半導体記憶装置１では、４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込みが同一のタイミングで実行される。すなわち、ページを分割すること無く、４本のビット線ＢＬ０～ＢＬ３及びワード線ＷＬｅに属するメモリストリング５０ｅへの書き込み動作と、４本のビット線ＢＬ０～ＢＬ３及びワード線ＷＬｏに属するメモリストリング５０ｏへの書き込み動作とが、交互に実行される。第３実施形態では、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）のうち、主に、４本のビット線ＢＬ０～ＢＬ３に着目して説明する。
【0243】
第３実施形態に係る半導体記憶装置１では、４本のビット線ＢＬ０～ＢＬ３を第１グループＧＲ１又は第２グループＧＲ２に分けることなく、４本のビット線ＢＬ０～ＢＬ３をまとめて、書き込みを実行することができる。
【0244】
＜３－１－１．ステップ１＞
第３実施形態に係る半導体記憶装置１のステップ１（ＳＴＥＰ１）は、第１実施形態に係る半導体記憶装置１のステップ１Ａ（ＳＴＥＰ１Ａ）及びステップ１Ｃ（ＳＴＥＰ１Ｃ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ１では、ステップ１に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第７番目のセット）として、第７番目のセットがＮ回実行される。
第３実施形態に係る半導体記憶装置１のステップ１（ＳＴＥＰ１）は、第１実施形態に係る半導体記憶装置１のステップ１Ａ（ＳＴＥＰ１Ａ）及びステップ１Ｃ（ＳＴＥＰ１Ｃ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ１では、ステップ１に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第７番目のセット）として、第７番目のセットがＮ回実行される。
【0245】
具体的には、第３実施形態に係る半導体記憶装置１のステップ１では、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２は選択（Ｓ）であり、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。ワード線ＷＬｏは非選択（ＵＳ）であり、ワード線ＷＬｏに属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作は実行されない。ＥＰベリファイ動作では、セレクトゲート線ＳＧＤ０は電圧ＶＳＧＶＦＹを印加され、セレクトゲート線ＳＧＤ１～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｅは電圧ＶＰＶＦＹを印加される。ＥＰプログラム動作では、セレクトゲート線ＳＧＤ０は電圧ＶＳＧを印加され、セレクトゲート線ＳＧＤ１～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｅは電圧ＶＰＲＧを印加される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ０、ＭＰ５、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１７、ＭＰ１８及びＭＰ１９のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0246】
＜３－１－２．ステップ２＞
第３実施形態に係る半導体記憶装置１のステップ２（ＳＴＥＰ２）は、第１実施形態に係る半導体記憶装置１のステップ２Ａ（ＳＴＥＰ２Ａ）及びステップ２Ｃ（ＳＴＥＰ２Ｃ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ２では、ステップ２に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第８番目のセット）として、第８番目のセットがＮ回実行される。
第３実施形態に係る半導体記憶装置１のステップ２（ＳＴＥＰ２）は、第１実施形態に係る半導体記憶装置１のステップ２Ａ（ＳＴＥＰ２Ａ）及びステップ２Ｃ（ＳＴＥＰ２Ｃ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ２では、ステップ２に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第８番目のセット）として、第８番目のセットがＮ回実行される。
【0247】
具体的には、第３実施形態に係る半導体記憶装置１のステップ２では、第３実施形態に係る半導体記憶装置１のステップ１に対して、セレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ２に変わった点が異なる。ここでは、主に、第３実施形態に係る半導体記憶装置１のステップ１と異なる点が説明される。第３実施形態に係る半導体記憶装置１のステップ２では、セレクトゲート線ＳＧＤ２、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ２及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０及びＭＰ２１のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0248】
＜３－１－３．ステップ３＞
第３実施形態に係る半導体記憶装置１のステップ３（ＳＴＥＰ３）は、第１実施形態に係る半導体記憶装置１のステップ３Ａ（ＳＴＥＰ３Ａ）及びステップ３Ｃ（ＳＴＥＰ３Ｃ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ３では、ステップ３に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第９番目のセット）として、第９番目のセットがＮ回実行される。
第３実施形態に係る半導体記憶装置１のステップ３（ＳＴＥＰ３）は、第１実施形態に係る半導体記憶装置１のステップ３Ａ（ＳＴＥＰ３Ａ）及びステップ３Ｃ（ＳＴＥＰ３Ｃ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ３では、ステップ３に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第９番目のセット）として、第９番目のセットがＮ回実行される。
【0249】
具体的には、第３実施形態に係る半導体記憶装置１のステップ３では、第３実施形態に係る半導体記憶装置１のステップ１に対して、セレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ４に変わった点が異なる。ここでは、主に、第３実施形態に係る半導体記憶装置１のステップ１と異なる点が説明される。第３実施形態に係る半導体記憶装置１のステップ３では、セレクトゲート線ＳＧＤ４、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ４及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ３、ＭＰ４、ＭＰ８、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２及びＭＰ２３のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0250】
＜３－１－４．ステップ４＞
第３実施形態に係る半導体記憶装置１のステップ４（ＳＴＥＰ４）は、第１実施形態に係る半導体記憶装置１のステップ１Ｂ（ＳＴＥＰ１Ｂ）及びステップ２Ｄ（ＳＴＥＰ２Ｄ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ４では、ステップ４に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１０番目のセット）として、第１０番目のセットがＮ回実行される。
第３実施形態に係る半導体記憶装置１のステップ４（ＳＴＥＰ４）は、第１実施形態に係る半導体記憶装置１のステップ１Ｂ（ＳＴＥＰ１Ｂ）及びステップ２Ｄ（ＳＴＥＰ２Ｄ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ４では、ステップ４に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１０番目のセット）として、第１０番目のセットがＮ回実行される。
【0251】
具体的には、第３実施形態に係る半導体記憶装置１のステップ４では、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２は選択（Ｓ）であり、セレクトゲート線ＳＧＤ１、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。ワード線ＷＬｅは非選択（ＵＳ）であり、ワード線ＷＬｅに属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作は実行されない。ＥＰベリファイ動作では、セレクトゲート線ＳＧＤ１は電圧ＶＳＧＶＦＹを印加され、セレクトゲート線ＳＧＤ０、及びＳＧＤ２～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｏは電圧ＶＰＶＦＹを印加される。ＥＰプログラム動作では、セレクトゲート線ＳＧＤ１は電圧ＶＳＧを印加され、セレクトゲート線ＳＧＤ０、及びＳＧＤ２～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｅは電圧ＶＰＲＧを印加される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ１及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ０、ＭＰ１、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１３、ＭＰ１８及びＭＰ１９のワード線ＷＬｏに対向するメモリセルトランジスタＭＴである。
【0252】
＜３－１－５．ステップ５＞
第３実施形態に係る半導体記憶装置１のステップ５（ＳＴＥＰ５）は、第１実施形態に係る半導体記憶装置１のステップ２Ｂ（ＳＴＥＰ２Ｂ）及びステップ３Ｄ（ＳＴＥＰ３Ｄ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ５では、ステップ５に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１１番目のセット）として、第１１番目のセットがＮ回実行される。
第３実施形態に係る半導体記憶装置１のステップ５（ＳＴＥＰ５）は、第１実施形態に係る半導体記憶装置１のステップ２Ｂ（ＳＴＥＰ２Ｂ）及びステップ３Ｄ（ＳＴＥＰ３Ｄ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ５では、ステップ５に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１１番目のセット）として、第１１番目のセットがＮ回実行される。
【0253】
具体的には、第３実施形態に係る半導体記憶装置１のステップ５では、第３実施形態に係る半導体記憶装置１のステップ４に対して、セレクトゲート線ＳＧＤ１がセレクトゲート線ＳＧＤ３に変わった点が異なる。ここでは、主に、第３実施形態に係る半導体記憶装置１のステップ４と異なる点が説明される。第３実施形態に係る半導体記憶装置１のステップ５では、セレクトゲート線ＳＧＤ３、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ３及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ２、ＭＰ３、ＭＰ８、ＭＰ９、ＭＰ１４、ＭＰ１５、ＭＰ２０及びＭＰ２１のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0254】
＜３－１－６．ステップ６＞
第３実施形態に係る半導体記憶装置１のステップ６（ＳＴＥＰ６）は、第１実施形態に係る半導体記憶装置１のステップ１Ｄ（ＳＴＥＰ１Ｄ）及びステップ３Ｂ（ＳＴＥＰ３Ｂ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ６では、ステップ６に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１２番目のセット）として、第１２番目のセットがＮ回実行される。
第３実施形態に係る半導体記憶装置１のステップ６（ＳＴＥＰ６）は、第１実施形態に係る半導体記憶装置１のステップ１Ｄ（ＳＴＥＰ１Ｄ）及びステップ３Ｂ（ＳＴＥＰ３Ｂ）を組み合わせた動作である。第３実施形態に係る半導体記憶装置１のステップ６では、ステップ６に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１２番目のセット）として、第１２番目のセットがＮ回実行される。
【0255】
具体的には、第３実施形態に係る半導体記憶装置１のステップ６では、第３実施形態に係る半導体記憶装置１のステップ４に対して、セレクトゲート線ＳＧＤ１がセレクトゲート線ＳＧＤ５に変わった点が異なる。ここでは、主に、第３実施形態に係る半導体記憶装置１のステップ１と異なる点が説明される。第３実施形態に係る半導体記憶装置１のステップ６では、セレクトゲート線ＳＧＤ５、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ５及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ４、ＭＰ５、ＭＰ１０、ＭＰ１１、ＭＰ１６、ＭＰ１７、ＭＰ２２及びＭＰ２３のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0256】
＜３－２．書き込み動作の順序の一例＞
図３８は、第３実施形態に係る半導体記憶装置１の書き込み順序を示す図である。第１実施形態に係る半導体記憶装置１の書き込み順序が示される図２９と同様に、図３８の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。
図３８は、第３実施形態に係る半導体記憶装置１の書き込み順序を示す図である。第１実施形態に係る半導体記憶装置１の書き込み順序が示される図２９と同様に、図３８の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。
【0257】
はじめに、図３８を用いて、「１」～「９」の動作を説明する。「１」は「３－１－１．ステップ１」で説明されたステップ１が実行される動作の順序を示し、「２」は「３－１－２．ステップ２」で説明されたステップ２が実行される動作の順序を示し、「３」は「３－１－３．ステップ３」で説明されたステップ３が実行される動作の順序を示す。「４」及び「７」は「３－１－４．ステップ４」で説明されたステップ４が実行される動作の順序を示し、「５」は「３－１－５．ステップ５」で説明されたステップ５が実行される動作の順序を示し、「６」及び「８」は「３－１－６．ステップ６」で説明されたステップ３が実行される動作の順序を示す。「１」～「６」によって、ワード線ＷＬ７に対する１次書き込み動作が実行される。
【0258】
「６」に続く「７」では、「４」と同様の動作が、「４」に対して実行されたワード線ＷＬｏ７の下層のワード線ＷＬｏ６に対して実行される。具体的には、４本のビット線ＢＬ０～ＢＬ３、セレクトゲート線ＳＧＤ０及びＷＬｅ６に属するメモリセルトランジスタＭＴに対向するセレクトゲート線ＳＧＤ１及びＷＬｏ６に属するメモリセルトランジスタＭＴに対して、１次書き込み動作が実行される。
【0259】
「７」に続く「８」では、「６」と同様の動作が、「６」に対して実行されたワード線ＷＬｏ７の下層のワード線ＷＬｏ６に対して実行される。具体的には、４本のビット線ＢＬ０～ＢＬ３、セレクトゲート線ＳＧＤ０及びＷＬｅ６に属するメモリセルトランジスタＭＴに対向するセレクトゲート線ＳＧＤ５及びＷＬｏ６に属するメモリセルトランジスタＭＴに対して、１次書き込み動作が実行される。
【0260】
「８」に続く「９」では、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅ７に属するメモリセルトランジスタＭＴに対して、２次書き込み動作（２次書き込み動作におけるベリファイ動作及びプログラム動作）が実行される。
【0261】
第３実施形態では、ワード線ＷＬｅに属するメモリセルトランジスタの１次書き込み動作が終了し、ワード線ＷＬｅに属するメモリセルトランジスタの２次書き込み動作を実行する場合、ワード線ＷＬｅの下層のワード線ＷＬｅに対向するワード線ＷＬｏに属するメモリセルトランジスタの１次書き込みを実行する。
【0262】
よって、第３実施形態に係る半導体記憶装置１では、「７」～「９」において説明したとおり、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅ７に属するメモリセルトランジスタに対して、２次書き込み動作を実行する場合、４本のビット線ＢＬ０～ＢＬ３、セレクトゲート線ＳＧＤ１及びＷＬｏ６に属するメモリセルトランジスタＭＴに対して、１次書き込み動作が実行される。また、４本のビット線ＢＬ０～ＢＬ３、セレクトゲート線ＳＧＤ０及びＷＬｅ７に属するメモリセルトランジスタＭＴに対向する、セレクトゲート線ＳＧＤ５及びＷＬｏ６に属するメモリセルトランジスタＭＴに対して、１次書き込み動作が実行される。
【0263】
こうして、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅ７に属するメモリセルトランジスタに対して２次書き込み動作を実行する場合、セレクトゲート線ＳＧＤ１及びＷＬｏ７に属するメモリセルトランジスタＭＴ、並びに、セレクトゲート線ＳＧＤ５及びＷＬｏ７に属するメモリセルトランジスタＭＴに、電圧ＶＮＥＧを供給することができる。このとき、「４」及び「６」において、セレクトゲート線ＳＧＤ１及びワード線ＷＬｏ７に属するメモリセルトランジスタ、並びに、セレクトゲート線ＳＧＤ５及びＷＬｏ７に属するメモリセルトランジスタＭＴに対して、１次書き込み動作は実行済みである。よって、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅ７に属するメモリセルトランジスタに対して２次書き込み動作を実行する場合、セレクトゲート線ＳＧＤ１及びワード線ＷＬｏ７に属するメモリセルトランジスタ、並びに、セレクトゲート線ＳＧＤ５及びＷＬｏ７に属するメモリセルトランジスタＭＴに対して、電圧ＶＮＥＧを供給することができる。その結果、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅ７に属するメモリセルトランジスタに対して２次書き込み動作を実行する場合、３層カットオフに相当する動作が実行される。
【0264】
第３実施形態に係る半導体記憶装置１では、ページを分割すること無く、４本のビット線ＢＬ０～ＢＬ３及びワード線ＷＬｅに属するメモリセルトランジスタＭＴへの１次書き込み動作、及び、４本のビット線ＢＬ０～ＢＬ３及びワード線ＷＬｏに属するメモリセルトランジスタＭＴへの１次書き込み動作を実行することができると共に、所望のワード線の下層のワード線に属するメモリセルトランジスタが過消去な状態であること、及び、過剰な電圧が書き込まれて閾値電圧がさらに大きくなった状態であることを解消した上で、所望のワード線に属するメモリセルトランジスタの２次書き込み動作を実行することができる。よって、第３実施形態に係る半導体記憶装置１では、ページを分割した場合より高速で、１次書き込み動作及び２次書き込み動作を実行することができる。
【0265】
続いて、１次書き込み動作の順序を説明する。「１３」、「２５」、「４３」及び「６１」は「１」と同様の動作が実行され、「１４」、「２６」、「４４」及び「６２」は「２」と同様の動作が、「２」に対して実行されたワード線ＷＬ７と異なるワード線に対して実行され、「１６」、「２８」、「４６」及び「６４」は「３」と同様の動作が「３」に対して実行されたワード線ＷＬ７と異なるワード線に対して実行され、「１９」、「３７」及び「５５」は「４」及び「７」と同様の動作が「４」に対して実行されたワード線ＷＬ７及び「７」に対して実行されたワード線ＷＬ６と異なるワード線に対して実行され、「１０」、「２２」、「４０」及び「５８」は「５」と同様の動作が「５」に対して実行されたワード線ＷＬ７と異なるワード線に対して実行され、「２０」、「３８」及び「５６」は「６」及び「８」と同様の動作が「６」に対して実行されたワード線ＷＬ７及び「８」に対して実行されたワード線ＷＬ６と異なるワード線に対して実行される。
【0266】
「１３」、「７」、「１４」、「１０」、「１６」及び「８」によって、ワード線ＷＬ６に対する１次書き込み動作が実行され、「２５」、「１９」、「２６」、「２２」、「２８」及び「２０」によって、ワード線ＷＬ５に対する１次書き込み動作が実行され、「４３」、「３７」、「４４」、「４０」、「４６」及び「３８」によって、ワード線ＷＬ４に対する１次書き込み動作が実行され、「６１」、「５５」、「６２」、「５８」、「６４」及び「５６」によって、ワード線ＷＬ３に対する１次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ３に対する１次書き込み動作と同様に、ワード線ＷＬ２～ＷＬ０に対しても１次書き込み動作が実行される。
【0267】
続いて、２次書き込み動作の順序を説明する。「１５」、「１１」、「１７」、「１２」及び「１８」では、「９」と同じワード線ＷＬ７、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ１～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「２１」、「２７」、「２３」、「２９」、「２４」及び「３０」では、ワード線ＷＬ６に対して、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「３９」、「４５」、「４１」、「４７」、「４２」及び「４８」では、ワード線ＷＬ５、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「５７」、「６３」、「５９」、「６５」、「６０」及び「６６」では、ワード線ＷＬ４、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ４に対する２次書き込み動作と同様に、ワード線ＷＬ３～ＷＬ０に対しても２次書き込み動作が実行される。
【0268】
続いて、３次書き込み動作（３次書き込み動作のベリファイ動作及びプログラム動作）の順序を説明する。所望のワード線の３次書き込み動作は、所望のワード線の２次書き込み動作が完了し、所望のワード線の下層の２次書き込み動作が完了したのち、実行される。具体的には、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの２次書き込み動作（「９」、「１５」、「１１」、「１７」、「１２」及び「１８」）が完了し、ワード線ＷＬ７の下層であるワード線ＷＬ６に属する各メモリセルトランジスタＭＴの２次書き込み動作（「２１」、「２７」、「２３」、「２９」、「２４」及び「３０」）が完了したのち、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの３次書き込み動作（「３１」、「３４」、「３２」、「３５」、「３３」及び「３６」）が実行される。「４９」、「５２」、「５０」、「５３」、「５１」及び「５４」では、ワード線ＷＬ６、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、３次書き込み動作が実行される。「６７」、「７０」、「６８」、「７１」、「６９」及び「７２」では、ワード線ＷＬ５、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、３次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ５に対する２次書き込み動作と同様に、ワード線ＷＬ４～ＷＬ０に対しても３次書き込み動作が実行される。
【0269】
第３実施形態に係る半導体記憶装置１では、最上層のワード線ＷＬ７では無く、ワード線ＷＬ７より下層のワード線（例えば、ワード線ＷＬ５、ＷＬ４など）の定常状態において、ある２次書き込み動作を実行する直前に実行される１次書き込み動作の数が「２回、１回、０回」となる。例えば、図３８に示されるように、ワード線ＷＬ５に属するメモリセルトランジスタＭＴに対して２次書き込み動作が実行される場合、２次書き込み動作の「３９」の直前では、「３７」及び「３８」で示される２回の１次書き込み動作が実行され、２次書き込み動作の「４１」の直前では、「４０」で示される１回の１次書き込み動作が実行され、２次書き込み動作の「４２」の直前では、１次書き込み動作が実行されず（すなわち、０回）、２次書き込み動作の「４５」の直前では、「４３」及び「４４」で示される２回の１次書き込み動作が実行され、２次書き込み動作の「４７」の直前では、「４６」で示される１回の１次書き込み動作が実行され、２次書き込み動作の「４８」の直前では、１次書き込み動作が実行されない（すなわち、０回）。
【0270】
＜３－３．書き込み動作の一例＞
図３、図３９～図４４を用いて、「３７」～「４２」を例に、第３実施形態に係る半導体記憶装置１の定常状態における１次書き込み動作及び２次書き込み動作を説明する。図３９～図４４は、第３実施形態に係る半導体記憶装置１のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。なお、図３９～図４４の説明では、「１－２－２－１．１次書き込み動作の概要」で説明した構成と同様の構成を使用することができる。図３９～図４４の説明では、図１～図３８と同一、又は類似する構成の説明は省略されることがある。
図３、図３９～図４４を用いて、「３７」～「４２」を例に、第３実施形態に係る半導体記憶装置１の定常状態における１次書き込み動作及び２次書き込み動作を説明する。図３９～図４４は、第３実施形態に係る半導体記憶装置１のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。なお、図３９～図４４の説明では、「１－２－２－１．１次書き込み動作の概要」で説明した構成と同様の構成を使用することができる。図３９～図４４の説明では、図１～図３８と同一、又は類似する構成の説明は省略されることがある。
【0271】
図３及び図３９を用いて、「３７」に係る１次書き込み動作を説明する。「３７」に係る１次書き込み動作では、図３に示されるセレクトゲート線ＳＧＤ１によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0272】
具体的には、セレクトゲート線ＳＧＤ１、ワード線ＷＬｏ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－１ａ及び１０－１ｂに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図３９において、配線層１１ｏのうち斜線のハッチングで示された領域は、図３に示された配線層１０－１ａ及び１０－１ｂが配置された領域に対応する。
【0273】
セレクトゲート線ＳＧＤ１、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｏのうち配線層１０－１ａ及び１０－１ｂに対応するセレクトゲート線ＳＧＤ１（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ０、ＭＰ１、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１３、ＭＰ１８、ＭＰ１９の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図３９では、メモリピラーＭＰ０、ＭＰ１、ＭＰ６、ＭＰ７、ＭＰ１２、ＭＰ１３、ＭＰ１８、ＭＰ１９の各々のワード線ＷＬｏ４側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0274】
図３及び図４０を用いて、「３８」に係る１次書き込み動作を説明する。「３８」に係る１次書き込み動作では、図３に示されるセレクトゲート線ＳＧＤ５によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0275】
具体的には、セレクトゲート線ＳＧＤ５、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－５ａ及び１０－５ｂに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図４０において、配線層１１ｏのうち斜線のハッチングで示された領域は、図３に示された配線層１０－５ａ及び１０－５ｂが配置された領域に対応する。
【0276】
セレクトゲート線ＳＧＤ５、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｏのうち配線層１０－５ａ及び１０－５ｂに対応するセレクトゲート線ＳＧＤ５（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ４、ＭＰ５、ＭＰ１０、ＭＰ１１、ＭＰ１６、ＭＰ１７、ＭＰ２２、ＭＰ２３の各々のワード線ＷＬｏ４側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図４０では、メモリピラーＭＰ４、ＭＰ５、ＭＰ１０、ＭＰ１１、ＭＰ１６、ＭＰ１７、ＭＰ２２、ＭＰ２３の各々のワード線ＷＬｏ４側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0277】
図３及び図４１を用いて、「３９」に係る２次書き込み動作を説明する。「３９」に係る２次書き込み動作では、図３に示されるセレクトゲート線ＳＧＤ０によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｅ５、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作におけるベリファイ動作及びプログラム動作が実行される。
【0278】
具体的には、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ５、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－０ｃに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図４１において、配線層１１ｅのうち斜線のハッチングで示された領域は、図３に示された配線層１０－０ａ、１０－０ｂ、１０－０ｃが配置された領域に対応する。
【0279】
セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ５、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－０ｃに対応するセレクトゲート線ＳＧＤ０（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９の各々のワード線ＷＬｅ５側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図４１では、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９の各々のワード線ＷＬｅ５側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）は、狭い斜線で示されている。
【0280】
図３及び図４２を用いて、「４０」に係る１次書き込み動作を説明する。「４０」に係る１次書き込み動作では、図３に示されるセレクトゲート線ＳＧＤ３によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0281】
具体的には、セレクトゲート線ＳＧＤ３、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－３ａ及び１０－３ｂに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図４２において、配線層１１ｏのうち斜線のハッチングで示された領域は、図３に示された配線層１０－３ａ及び１０－３ｂが配置された領域に対応する。
【0282】
セレクトゲート線ＳＧＤ３、ワード線ＷＬｏ４、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｏのうち配線層１０－３ａ及び１０－３ｂに対応するセレクトゲート線ＳＧＤ３（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ２、ＭＰ３、ＭＰ８、ＭＰ９、ＭＰ１４、ＭＰ１５、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図４２では、メモリピラーＭＰ２、ＭＰ３、ＭＰ８、ＭＰ９、ＭＰ１４、ＭＰ１５、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｏ４側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0283】
図３及び図４３を用いて、「４１」に係る２次書き込み動作を説明する。「４１」に係る２次書き込み動作では、図３に示されるセレクトゲート線ＳＧＤ２によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｅ５、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作におけるベリファイ動作及びプログラム動作が実行される。
【0284】
具体的には、セレクトゲート線ＳＧＤ２、ワード線ＷＬｅ５、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－０ｃに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図４１において、配線層１１ｅのうち斜線のハッチングで示された領域は、図３に示された配線層１０－２ａ、１０－２ｂが配置された領域に対応する。
【0285】
セレクトゲート線ＳＧＤ２、ワード線ＷＬｅ５、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－２ａ、１０－２ｂに対応するセレクトゲート線ＳＧＤ２（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｅ５側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）に対して２次書き込み動作のベリファイ動作及びプログラム動作が実行される。図４３では、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｅ５側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）は、狭い斜線で示されている。
【0286】
なお、第３実施形態に係る半導体記憶装置１の１次書き込み動作のＥＰベリファイ動作では、書き込みが実行されるワード線ＷＬｅ（例えば、ＷＬｅ４）に対向する３層のワード線ＷＬｏ（例えば、ＷＬｏ３、ＷＬｏ４、ＷＬｏ５）に負電圧（電圧ＶＮＥＧ）が供給される例（３層カットオフの例）を説明した。第３実施形態に係る半導体記憶装置１の１次書き込み動作のＥＰベリファイ動作では、第２実施形態に係る半導体記憶装置１の１次書き込み動作のＥＰベリファイ動作に示した２層カットオフの例と同様に、書き込みが実行されるワード線ＷＬｅ（例えば、ＷＬｅ４）に対向する２層のワード線ＷＬｏ（例えば、ＷＬｏ４、ＷＬｏ５）に負電圧（電圧ＶＮＥＧ）が供給されてもよい。この場合、図３８に示された１次書き込み動作、２次書き込み動作、及び３次書き込み動作の順番は、適宜、調整される。
【0287】
＜第４実施形態＞
第４実施形態に係る半導体記憶装置１では、偶数セレクトゲート線ＳＧＤｅ、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込みと、偶数セレクトゲート線ＳＧＤｅ、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込みとが、交互に実行される。それ以外の構成及び機能は、第１実施形態に係る半導体記憶装置１と同様であるから、第４実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態に係る半導体記憶装置１と異なる点を説明する。
第４実施形態に係る半導体記憶装置１では、偶数セレクトゲート線ＳＧＤｅ、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込みと、偶数セレクトゲート線ＳＧＤｅ、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリセルトランジスタＭＴへの１次書き込みとが、交互に実行される。それ以外の構成及び機能は、第１実施形態に係る半導体記憶装置１と同様であるから、第４実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態に係る半導体記憶装置１と異なる点を説明する。
【0288】
＜４－１．書き込み動作の概要＞
図４５を用いて、第４実施形態に係る半導体記憶装置１の１次書き込み動作の例を説明する。図４５の説明において、図１～図４４と同一、又は類似する構成の説明は省略されることがある。
図４５を用いて、第４実施形態に係る半導体記憶装置１の１次書き込み動作の例を説明する。図４５の説明において、図１～図４４と同一、又は類似する構成の説明は省略されることがある。
【0289】
第４実施形態に係る半導体記憶装置１では、同一のメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴがチャネル共有する。換言すると、同一のメモリピラーＭＰに含まれる２つのメモリセルトランジスタＭＴが対向する。この特性を利用し、奇数セレクトゲート線ＳＧＤｏを選択せずに、偶数セレクトゲート線ＳＧＤｅを選択することによって、偶数セレクトゲート線ＳＧＤｅ、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）に属するメモリストリング５０ｅ及び５０ｏに含まれるメモリセルトランジスタＭＴへの書き込みが実行される。その結果、書き込み動作を高速化することができる。
【0290】
また、第４実施形態に係る半導体記憶装置１では、第３実施形態に係る半導体記憶装置１と同様に、４本のビット線ＢＬ０～ＢＬ３に着目すると、４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込みが同一のタイミングで実行される。
【0291】
すなわち、第４実施形態に係る半導体記憶装置１では、奇数セレクトゲート線ＳＧＤｏを選択せずに、偶数セレクトゲート線ＳＧＤｅのみを選択することによって、ワード線ＷＬｅ及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、ワード線ＷＬｏ及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、を交互に実行することができる。なお、第４実施形態では、第１グループＧＲ１及び第２グループＧＲ２（ビット線ＢＬ０～ＢＬ７）のうち、主に、４本のビット線ＢＬ０～ＢＬ３に着目して説明する。
【0292】
＜４－１－１．ステップ１＞
第４実施形態に係る半導体記憶装置１のステップ１（ＳＴＥＰ１）は、ステップ１Ｅ（ＳＴＥＰ１Ｅ）及びステップ１Ｆ（ＳＴＥＰ１Ｆ）を含む。ステップ１Ｅは、第１実施形態に係る半導体記憶装置１のステップ１Ａ（ＳＴＥＰ１Ａ）及びステップ１Ｃ（ＳＴＥＰ１Ｃ）を組み合わせた動作である。第４実施形態に係る半導体記憶装置１のステップ１では、ステップ１に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１３番目のセット）として、第１３番目のセットがＮ回実行される。
第４実施形態に係る半導体記憶装置１のステップ１（ＳＴＥＰ１）は、ステップ１Ｅ（ＳＴＥＰ１Ｅ）及びステップ１Ｆ（ＳＴＥＰ１Ｆ）を含む。ステップ１Ｅは、第１実施形態に係る半導体記憶装置１のステップ１Ａ（ＳＴＥＰ１Ａ）及びステップ１Ｃ（ＳＴＥＰ１Ｃ）を組み合わせた動作である。第４実施形態に係る半導体記憶装置１のステップ１では、ステップ１に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１３番目のセット）として、第１３番目のセットがＮ回実行される。
【0293】
具体的には、第４実施形態に係る半導体記憶装置１のステップ１Ｅでは、第１グループＧＲ１及び第２グループＧＲ２は選択（Ｓ）であり、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。ワード線ＷＬｏは非選択（ＵＳ）であり、ワード線ＷＬｏに属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作は実行されない。ＥＰベリファイ動作では、セレクトゲート線ＳＧＤ０は電圧ＶＳＧＶＦＹを印加され、セレクトゲート線ＳＧＤ１～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｅは電圧ＶＰＶＦＹを印加される。ＥＰプログラム動作では、セレクトゲート線ＳＧＤ０は電圧ＶＳＧを印加され、セレクトゲート線ＳＧＤ１～ＳＧＤ５は電圧ＶＳＳを印加され、所定のワード線ＷＬｅは電圧ＶＰＲＧを印加される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ０及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0294】
第４実施形態に係る半導体記憶装置１のステップ１Ｆでは、ステップ１Ｅに係るワード線ＷＬｅをワード線ＷＬｏに置き換えた動作であるから、ここでの、詳細な説明は省略される。第４実施形態に係る半導体記憶装置１のステップ１Ｆでは、セレクトゲート線ＳＧＤ０、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ０及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0295】
＜４－１－２．ステップ２＞
第４実施形態に係る半導体記憶装置１のステップ２（ＳＴＥＰ２）は、ステップ２Ｅ（ＳＴＥＰ２Ｅ）及びステップ２Ｆ（ＳＴＥＰ２Ｆ）を含む。ステップ２Ｅは、第１実施形態に係る半導体記憶装置１のステップ２Ａ（ＳＴＥＰ２Ａ）及びステップ２Ｃ（ＳＴＥＰ１Ｃ）を組み合わせた動作である。第４実施形態に係る半導体記憶装置１のステップ２では、ステップ２に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１４番目のセット）として、第１４番目のセットがＮ回実行される。
第４実施形態に係る半導体記憶装置１のステップ２（ＳＴＥＰ２）は、ステップ２Ｅ（ＳＴＥＰ２Ｅ）及びステップ２Ｆ（ＳＴＥＰ２Ｆ）を含む。ステップ２Ｅは、第１実施形態に係る半導体記憶装置１のステップ２Ａ（ＳＴＥＰ２Ａ）及びステップ２Ｃ（ＳＴＥＰ１Ｃ）を組み合わせた動作である。第４実施形態に係る半導体記憶装置１のステップ２では、ステップ２に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１４番目のセット）として、第１４番目のセットがＮ回実行される。
【0296】
具体的には、第４実施形態に係る半導体記憶装置１のステップ２では、第４実施形態に係る半導体記憶装置１のステップ１に対して、セレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ２に変わった点が異なる。ここでは、主に、第４実施形態に係る半導体記憶装置１のステップ１と異なる点が説明される。第４実施形態に係る半導体記憶装置１のステップ２Ｅでは、セレクトゲート線ＳＧＤ２、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ２及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０及びＭＰ２１のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0297】
具体的には、第４実施形態に係る半導体記憶装置１のステップ２Ｆでは、セレクトゲート線ＳＧＤ２、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ２及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０及びＭＰ２１のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0298】
＜４－１－３．ステップ３＞
第４実施形態に係る半導体記憶装置１のステップ３（ＳＴＥＰ３）は、ステップ３Ｅ（ＳＴＥＰ３Ｅ）及びステップ３Ｆ（ＳＴＥＰ３Ｆ）を含む。ステップ３Ｅは、第１実施形態に係る半導体記憶装置１のステップ３Ａ（ＳＴＥＰ３Ａ）及びステップ３Ｃ（ＳＴＥＰ３Ｃ）を組み合わせた動作である。第４実施形態に係る半導体記憶装置１のステップ３では、ステップ３に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１５番目のセット）として、第１５番目のセットがＮ回実行される。
第４実施形態に係る半導体記憶装置１のステップ３（ＳＴＥＰ３）は、ステップ３Ｅ（ＳＴＥＰ３Ｅ）及びステップ３Ｆ（ＳＴＥＰ３Ｆ）を含む。ステップ３Ｅは、第１実施形態に係る半導体記憶装置１のステップ３Ａ（ＳＴＥＰ３Ａ）及びステップ３Ｃ（ＳＴＥＰ３Ｃ）を組み合わせた動作である。第４実施形態に係る半導体記憶装置１のステップ３では、ステップ３に係るＥＰベリファイ動作及びＥＰプログラム動作を１セット（第１５番目のセット）として、第１５番目のセットがＮ回実行される。
【0299】
具体的には、第４実施形態に係る半導体記憶装置１のステップ３では、第４実施形態に係る半導体記憶装置１のステップ１に対して、セレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ４に変わった点が異なる。ここでは、主に、第４実施形態に係る半導体記憶装置１のステップ１と異なる点が説明される。第４実施形態に係る半導体記憶装置１のステップ３Ｅでは、セレクトゲート線ＳＧＤ４、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ４及びワード線ＷＬｅに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ３、ＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２及びＭＰ２３のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0300】
第４実施形態に係る半導体記憶装置１のステップ３Ｆでは、セレクトゲート線ＳＧＤ４、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。第１グループＧＲ１、第２グループＧＲ２、セレクトゲート線ＳＧＤ４及びワード線ＷＬｏに属するメモリセルトランジスタＭＴは、メモリピラーＭＰ３、ＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２及びＭＰ２３のワード線ＷＬｅに対向するメモリセルトランジスタＭＴである。
【0301】
＜４－２．書き込み動作の順序の一例＞
図４６は、第４実施形態に係る半導体記憶装置１の書き込み順序を示す図である。第１実施形態に係る半導体記憶装置１の書き込み順序が示される図２９と同様に、図４６の各項目に記載された数値は書き込み動作が行われる順序を示す。なお、第４実施形態に係る半導体記憶装置１の書き込み順序は、第１実施形態に係る半導体記憶装置１の書き込み順序と同じである。第４実施形態に係る半導体記憶装置１の書き込み順序の説明では、主に、第１実施形態に係る半導体記憶装置１の書き込み順序と異なる点が説明される。
図４６は、第４実施形態に係る半導体記憶装置１の書き込み順序を示す図である。第１実施形態に係る半導体記憶装置１の書き込み順序が示される図２９と同様に、図４６の各項目に記載された数値は書き込み動作が行われる順序を示す。なお、第４実施形態に係る半導体記憶装置１の書き込み順序は、第１実施形態に係る半導体記憶装置１の書き込み順序と同じである。第４実施形態に係る半導体記憶装置１の書き込み順序の説明では、主に、第１実施形態に係る半導体記憶装置１の書き込み順序と異なる点が説明される。
【0302】
はじめに、図４６を用いて、「１」～「５」の動作を説明する。「１」は「４－１－１．ステップ１」で説明されたステップ１が実行される動作の順序を示し、「２」は「４－１－２．ステップ２」で説明されたステップ２が実行される動作の順序を示し、「３」は「４－１－３．ステップ３」で説明されたステップ３が実行される動作の順序を示す。
【0303】
「１」では、セレクトゲート線ＳＧＤ１及びＳＧＤ５は電圧ＶＳＳを供給され選択されていない。しかし、セレクトゲート線ＳＧＤ０が電圧ＶＳＧＶＦＹ又はＶＳＧを供給され選択されることによって、ワード線ＷＬｅ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、ワード線ＷＬｏ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、を交互に実行することができる。
【0304】
「１」と同様に、「２」では、セレクトゲート線ＳＧＤ１及びＳＧＤ３は電圧ＶＳＳを供給され選択されていない。しかし、セレクトゲート線ＳＧＤ２が電圧ＶＳＧＶＦＹ又はＶＳＧを供給され選択されることによって、ワード線ＷＬｅ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、ワード線ＷＬｏ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、を交互に実行することができる。
【0305】
「１」と同様に、「３」では、セレクトゲート線ＳＧＤ３及びＳＧＤ５は電圧ＶＳＳを供給され選択されていない。しかし、セレクトゲート線ＳＧＤ４が電圧ＶＳＧＶＦＹ又はＶＳＧを供給され選択されることによって、ワード線ＷＬｅ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、ワード線ＷＬｏ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの書き込み動作と、を交互に実行することができる。
【0306】
「１」～「３」によって、ワード線ＷＬ７に対する１次書き込み動作が実行される。「３」に続く「４」では、「１」と同様の動作が、「１」に対して実行されたワード線ＷＬ７と異なるワード線ＷＬ６に対して実行される。「４」に続く「５」では、セレクトゲート線ＳＧＤ０及びワード線ＷＬ７に属するメモリセルトランジスタに対して、２次書き込み動作（２次書き込み動作におけるベリファイ動作及びプログラム動作）が実行される。
【0307】
第４実施形態に係る半導体記憶装置１の「６」以降の動作は、上述の第４実施形態に係る半導体記憶装置１の「１」～「５」、及び第１実施形態に係る半導体記憶装置１と同様であるから、ここでの説明は省略される。
【0308】
＜４－３．書き込み動作の一例＞
図３、図４７～図５２を用いて、１次書き込み動作のステップ１（ＳＴＥＰ１）、ステップ２（ＳＴＥＰ２）、及びステップ３（ＳＴＥＰ３）のシーケンスの例を説明する。図４７～図５２は、第４実施形態に係る半導体記憶装置１のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。なお、図４７～図５２の説明では、「１－２－２－１．１次書き込み動作の概要」で説明した構成と同様の構成を使用することができる。図４７～図５２の説明では、図１～図４６と同一、又は類似する構成の説明は省略されることがある。
図３、図４７～図５２を用いて、１次書き込み動作のステップ１（ＳＴＥＰ１）、ステップ２（ＳＴＥＰ２）、及びステップ３（ＳＴＥＰ３）のシーケンスの例を説明する。図４７～図５２は、第４実施形態に係る半導体記憶装置１のワード線及びメモリピラーのレイアウトを参照した書き込み動作を説明する図である。なお、図４７～図５２の説明では、「１－２－２－１．１次書き込み動作の概要」で説明した構成と同様の構成を使用することができる。図４７～図５２の説明では、図１～図４６と同一、又は類似する構成の説明は省略されることがある。
【0309】
図３及び図４７を用いて、ステップ１Ｅを説明する。ステップ１Ｅでは、図３に示されるセレクトゲート線ＳＧＤ０によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0310】
具体的には、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－０ｃに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図４７において、配線層１１ｅのうち斜線のハッチングで示された領域は、図３に示された配線層１０－０ａ、１０－０ｂ、１０－０ｃが配置された領域に対応する。
【0311】
セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－０ｃに対応するセレクトゲート線ＳＧＤ０（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図４７では、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）は、狭い斜線で示されている。
【0312】
図３及び図４８を用いて、ステップ１Ｆを説明する。ステップ１Ｆでは、ステップ１Ｅのワード線ＷＬｅ７をワード線ＷＬｏ７に置き換えた構成と同様である。ここでは、主に、図３及び図４７を用いて説明されたステップ１Ｅの構成と異なる点が説明される。
【0313】
ステップ１Ｆでは、セレクトゲート線ＳＧＤ０、ワード線ＷＬｏ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－０ｃに対応するセレクトゲート線ＳＧＤ０（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図４８では、メモリピラーＭＰ０、ＭＰ５～ＭＰ７、ＭＰ１２、ＭＰ１７～ＭＰ１９の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0314】
図３及び図４９を用いて、ステップ２Ｅを説明する。ステップ２Ｅでは、図３に示されるセレクトゲート線ＳＧＤ２によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0315】
具体的には、セレクトゲート線ＳＧＤ２、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－２ｃに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図４１において、配線層１１ｅのうち斜線のハッチングで示された領域は、図３に示された配線層１０－２ａ、１０－２ｂが配置された領域に対応する。
【0316】
セレクトゲート線ＳＧＤ２、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－２ａ及び１０－２ｂに対応するセレクトゲート線ＳＧＤ２（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図４９では、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）は、狭い斜線で示されている。
【0317】
図３及び図５０を用いて、ステップ２Ｆを説明する。ステップ２Ｆでは、ステップ２Ｅのワード線ＷＬｅ７をワード線ＷＬｏ７に置き換えた構成と同様である。ここでは、主に、図３及び図４９を用いて説明されたステップ２Ｅの構成と異なる点が説明される。
【0318】
ステップ２Ｆでは、セレクトゲート線ＳＧＤ２、ワード線ＷＬｏ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－２ａ、１０－２ｂに対応するセレクトゲート線ＳＧＤ２（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図５０では、メモリピラーＭＰ１、ＭＰ２、ＭＰ８、ＭＰ９、ＭＰ１３、ＭＰ１４、ＭＰ２０、ＭＰ２１の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0319】
図３及び図５１を用いて、ステップ３Ｅを説明する。ステップ３Ｅでは、図３に示されるセレクトゲート線ＳＧＤ４によって選択されるメモリストリング５０ｏに属すると共に、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２（例えば、４本のビット線ＢＬ０～ＢＬ３）に属するメモリセルトランジスタＭＴに対して、ＥＰベリファイ動作及びＥＰプログラム動作が実行される。
【0320】
具体的には、セレクトゲート線ＳＧＤ４、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、図３に示される配線層１０－４ａ及び１０－４ｂに対向する選択トランジスタＳＴ１が、ビット線ＢＬ０～ＢＬ７に供給される電圧に応じてオン状態又はオフ状態になる。図５１において、配線層１１ｅのうち斜線のハッチングで示された領域は、図３に示された配線層１０－４ａ及び１０－４ｂが配置された領域に対応する。
【0321】
セレクトゲート線ＳＧＤ４、ワード線ＷＬｅ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－４ａ及び１０－４ｂに対応するセレクトゲート線ＳＧＤ４（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ３、ＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２、ＭＰ２３の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図５１では、メモリピラーＭＰ３、ＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２、ＭＰ２３の各々のワード線ＷＬｅ７側に設けられたメモリセルトランジスタＭＴ（第１メモリセル）は、狭い斜線で示されている。
【0322】
図３及び図５２を用いて、ステップ３Ｆを説明する。ステップ３Ｆでは、ステップ３Ｅのワード線ＷＬｅ７をワード線ＷＬｏ７に置き換えた構成と同様である。ここでは、主に、図３及び図５１を用いて説明されたステップ３Ｅの構成と異なる点が説明される。
【0323】
ステップ３Ｆでは、セレクトゲート線ＳＧＤ４、ワード線ＷＬｏ７、第１グループＧＲ１及び第２グループＧＲ２が選択されると、配線層１１ｅのうち配線層１０－４ａ、１０－４ｂに対応するセレクトゲート線ＳＧＤ４（図３参照）に接続された選択トランジスタＳＴ１が選択され、メモリピラーＭＰ３、ＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２、ＭＰ２３の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）に対してＥＰベリファイ動作及びＥＰプログラム動作が実行される。図５２では、メモリピラーＭＰ３、ＭＰ４、ＭＰ１０、ＭＰ１１、ＭＰ１５、ＭＰ１６、ＭＰ２２、ＭＰ２３の各々のワード線ＷＬｏ７側に設けられたメモリセルトランジスタＭＴ（第２メモリセル）は、広い斜線で示されている。
【0324】
＜４－４．書き込み動作のシーケンスの一例＞
図５３は、第４実施形態に係る半導体記憶装置１の書き込みシーケンスを示す図である。図５３の説明において、図１～図５２と同一、又は類似する構成の説明は省略されることがある。
図５３は、第４実施形態に係る半導体記憶装置１の書き込みシーケンスを示す図である。図５３の説明において、図１～図５２と同一、又は類似する構成の説明は省略されることがある。
【0325】
図５３を用いて、第４実施形態に係る半導体記憶装置１の書き込みシーケンスを説明する。１次書き込み動作では、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｅ、ページ分割をすることなく第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、第５のＥＰベリファイ動作及びＥＰプログラム動作を１回実行すること、及び、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｏ、ページ分割をすることなく第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、第６のＥＰベリファイ動作及びＥＰプログラム動作を１回実行することを一組として、Ｎ回実行する。すなわち、第４実施形態に係る半導体記憶装置１では、ワード線ＷＬｅに属するメモリセルトランジスタＭＴに対するＥＰベリファイ動作及びＥＰプログラム動作、及び、ワード線ＷＬｏに属するメモリセルトランジスタＭＴに対するＥＰベリファイ動作及びＥＰプログラム動作が、ページ分割をすることなく、同一のセレクトゲート線ＳＧＤｎを選択し、実行される。第４実施形態に係る半導体記憶装置１では、少なくともこの点が、第１実施形態に係る半導体記憶装置１と異なる。
【0326】
第５のＥＰベリファイ動作及びＥＰプログラム動作は、例えば、図４５に示されるステップ１Ｅ（ＳＴＥＰ１Ｅ）であり、第６のＥＰベリファイ動作及びＥＰプログラム動作は、例えば、図４５に示されるステップ１Ｆ（ＳＴＥＰ１Ｆ）である。セレクトゲート線ＳＧＤｎは例えばＳＧＤ０である。
【0327】
２次書き込み動作では、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、２次書き込み動作に係るベリファイ動作及びプログラム動作がＮ回実行される。２次書き込み動作に係るベリファイ動作及びプログラム動作では、例えば、セレクトゲート線ＳＧＤｎはＳＧＤ０であり、図４６に示される２次書き込み動作の「５」に相当する。
【0328】
３次書き込み動作では、セレクトゲート線ＳＧＤｎ、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対して、３次書き込み動作に係るベリファイ動作及びプログラム動作がＮ回実行される。３次書き込み動作に係るベリファイ動作及びプログラム動作では、例えば、セレクトゲート線ＳＧＤｎはＳＧＤ０であり、図４５に示される３次書き込み動作の「２２」に相当する。
【0329】
なお、第４実施形態に係る半導体記憶装置１の１次書き込み動作のＥＰベリファイ動作では、第１実施形態に係る半導体記憶装置１の１次書き込み動作のＥＰベリファイ動作に示した３層カットオフの例と同様に、書き込みが実行されるワード線ＷＬｅ（例えば、ＷＬｅ４）に対向する３層のワード線ＷＬｏ（例えば、ＷＬｏ３、ＷＬｏ４、ＷＬｏ５）に負電圧（電圧ＶＮＥＧ）が供給されてよい。また、第３実施形態に係る半導体記憶装置１の１次書き込み動作のＥＰベリファイ動作では、第２実施形態に係る半導体記憶装置１の１次書き込み動作のＥＰベリファイ動作に示した２層カットオフの例と同様に、書き込みが実行されるワード線ＷＬｅ（例えば、ＷＬｅ４）に対向する２層のワード線ＷＬｏ（例えば、ＷＬｏ４、ＷＬｏ５）に負電圧（電圧ＶＮＥＧ）が供給されてもよい。この場合、図４６に示された１次書き込み動作、２次書き込み動作、及び３次書き込み動作の順番は、適宜、調整される。
【0330】
＜第５実施形態＞
第５実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１の１次書き込み動作に対して、第３実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１（ＳＴＥＰ１）～ステップ６（ＳＴＥＰ６）の各ステップを１回実行することを１セットとして、当該１セットをＮ回実行する点が異なる。具体的には、第５実施形態に係る半導体記憶装置１では、第３実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１（ＳＴＥＰ１）～ステップ６（ＳＴＥＰ６）のそれぞれが、ステップ１Ｅ（ＳＴＥＰ１Ｅ）、ステップ２Ｅ（ＳＴＥＰ２Ｅ）、ステップ３Ｅ（ＳＴＥＰ３Ｅ）、ステップ４Ｅ（ＳＴＥＰ４Ｅ）、ステップ５Ｅ（ＳＴＥＰ５Ｅ）及びステップ６Ｅ（ＳＴＥＰ６Ｅ）に対応し、ステップ１Ｅ、ステップ２Ｅ、ステップ３Ｅ、ステップ４Ｅ、ステップ５Ｅ及びステップ６Ｅがこの順序で実行される。第５実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１Ｅ～ステップ６Ｅは、第３実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１～ステップ６と同様であるから、第５実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１Ｅ～ステップ６Ｅの説明は省略される。第５実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態～第４実施形態に係る半導体記憶装置１と異なる点を説明する。
第５実施形態に係る半導体記憶装置１は、第３実施形態に係る半導体記憶装置１の１次書き込み動作に対して、第３実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１（ＳＴＥＰ１）～ステップ６（ＳＴＥＰ６）の各ステップを１回実行することを１セットとして、当該１セットをＮ回実行する点が異なる。具体的には、第５実施形態に係る半導体記憶装置１では、第３実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１（ＳＴＥＰ１）～ステップ６（ＳＴＥＰ６）のそれぞれが、ステップ１Ｅ（ＳＴＥＰ１Ｅ）、ステップ２Ｅ（ＳＴＥＰ２Ｅ）、ステップ３Ｅ（ＳＴＥＰ３Ｅ）、ステップ４Ｅ（ＳＴＥＰ４Ｅ）、ステップ５Ｅ（ＳＴＥＰ５Ｅ）及びステップ６Ｅ（ＳＴＥＰ６Ｅ）に対応し、ステップ１Ｅ、ステップ２Ｅ、ステップ３Ｅ、ステップ４Ｅ、ステップ５Ｅ及びステップ６Ｅがこの順序で実行される。第５実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１Ｅ～ステップ６Ｅは、第３実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１～ステップ６と同様であるから、第５実施形態に係る半導体記憶装置１の１次書き込み動作のステップ１Ｅ～ステップ６Ｅの説明は省略される。第５実施形態に係る半導体記憶装置１の説明では、主に、第１実施形態～第４実施形態に係る半導体記憶装置１と異なる点を説明する。
【0331】
＜５－１．書き込み動作の概要＞
図５４を用いて、第５実施形態に係る半導体記憶装置１の１次書き込み動作の例を説明する。図５４の説明において、図１～図５３と同一、又は類似する構成の説明は省略されることがある。
図５４を用いて、第５実施形態に係る半導体記憶装置１の１次書き込み動作の例を説明する。図５４の説明において、図１～図５３と同一、又は類似する構成の説明は省略されることがある。
【0332】
図５４に示される通り、第５実施形態に係る半導体記憶装置１では、ステップ１Ｅ～ステップ６Ｅのそれぞれのステップを１回実行することを１セット（第１６番目のセット）として、第１６番目のセットがＮ回実行される。
【0333】
図５４に示されるとおり、第５実施形態に係る半導体記憶装置１の１次書き込み動作では、ワード線ＷＬｅ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する１次書き込み動作（ステップ１Ｅ～ステップ３Ｅ）が実行されたのち、ワード線ＷＬｏ、第１グループＧＲ１及び第２グループＧＲ２に属するメモリセルトランジスタＭＴに対する１次書き込み動作（ステップ４Ｅ～ステップ６Ｅ）が実行される。すなわち、第５実施形態に係る半導体記憶装置１の書き込み動作では、ページ分割をすることが無いと共に、偶数ワード線ＷＬｅに属するメモリセルトランジスタＭＴに対する１次書き込み動作をまとめて実行すること、及び、奇数ワード線ＷＬｏに属するメモリセルトランジスタＭＴに対する１次書き込み動作をまとめて実行することを交互に実行することができる。第５実施形態に係る半導体記憶装置１では、ページ分割をすることなく、偶数ワード線ＷＬｅ又は奇数ワード線ＷＬｏに属するメモリセルトランジスタの１次書き込み動作をまとめて実行しない場合と比較して、高速で動作させることができる。
【0334】
＜５－２．書き込み動作の順序の一例＞
図５５は、第５実施形態に係る半導体記憶装置１の書き込み順序を示す図である。第１実施形態に係る半導体記憶装置１の書き込み順序が示される図２９と同様に、図５５の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。なお、図２９と同様に、図５５の括弧書きの順序の動作は、括弧の無い順序の動作と同じ動作が実行される。
図５５は、第５実施形態に係る半導体記憶装置１の書き込み順序を示す図である。第１実施形態に係る半導体記憶装置１の書き込み順序が示される図２９と同様に、図５５の各項目に記載された数値は書き込み動作が行われる順序を示す。すなわち、「１」→「２」→「３」→「４」→「５」・・・の順序で書き込み動作が実行される。なお、図２９と同様に、図５５の括弧書きの順序の動作は、括弧の無い順序の動作と同じ動作が実行される。
【0335】
はじめに、図５５を用いて、「１」～「９」の動作を説明する。「１」及び「２」は、「３－１－１．ステップ１」、「３－１－２．ステップ２」、「３－１－３．ステップ３」、「３－１－４．ステップ４」、「３－１－５．ステップ５」、「３－１－６．ステップ６」で説明されたステップ１～ステップ６（１次書き込み動作）に対応する「５－１．書き込み動作の概要」で説明されたステップ１Ｅ～ステップ６Ｅ（１次書き込み動作）が実行される動作の順序を示し、「３」～「８」は、２次書き込み動作が実行される動作の順序を示す。
【0336】
「１」では、セレクトゲート線ＳＧＤ０、ＳＧＤ２、及びＳＧＤ４が、この順番で、電圧ＶＳＧＶＦＹ又はＶＳＧを供給され選択されることによって、ワード線ＷＬｅ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの１次書き込み動作（ＥＰベリファイ動作及びＥＰプログラム動作）を実行したのち、セレクトゲート線ＳＧＤ１、セレクトゲート線ＳＧＤ３、及びセレクトゲート線ＳＧＤ５が、この順番で、電圧ＶＳＧＶＦＹ又はＶＳＧを供給され選択されることによって、ワード線ＷＬｏ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの１次書き込み動作（ＥＰベリファイ動作及びＥＰプログラム動作）を実行すること（第１６番目のセット）がＮ回実行される。「１」によって、ワード線ＷＬ７に属するメモリセルトランジスタＭＴへの１次書き込み動作が完了する。
【0337】
「２」では、「１」と同様の動作が、ワード線ＷＬｅ６及びワード線ＷＬｏ６に属するメモリセルトランジスタＭＴに対して実行される。「２」によって、ワード線ＷＬ６に属するメモリセルトランジスタＭＴへの１次書き込み動作が完了する。
【0338】
「３」では、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの２次書き込み動作（２次書き込み動作に係るベリファイ動作及びプログラム動作）と、セレクトゲート線ＳＧＤ０、ワード線ＷＬｅ７及び４本のビット線ＢＬ０～ＢＬ３に属するメモリセルトランジスタＭＴへの２次書き込み動作（２次書き込み動作に係るベリファイ動作及びプログラム動作）とが実行される。
【0339】
「４」では、「３」のセレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ２に置き換えらえた動作が実行される。「５」では、「３」のセレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ４に置き換えらえた動作が実行される。「６」では、「３」のセレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ１に置き換えらえた動作が実行される。「７」では、「３」のセレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ３に置き換えらえた動作が実行される。「８」では、「３」のセレクトゲート線ＳＧＤ０がセレクトゲート線ＳＧＤ５に置き換えらえた動作が実行される。「３」～「８」によって、ワード線ＷＬ７に属するメモリセルトランジスタＭＴへの２次書き込み動作が完了する。
【0340】
また、第５実施形態では、所望のワード線（例えば、ＷＬ７）の下層のワード線（例えば、ＷＬ６）に属するメモリセルトランジスタＭＴに対して１次書き込み動作が実行されたのちに、所望のワード線に属するメモリセルトランジスタＭＴに対して２次書き込み動作が実行される。
【0341】
続いて、１次書き込み動作の順序を説明する。「９」は「１」と同様の動作が、「１」に対して実行されたワード線ＷＬ７と異なるワード線ＷＬ５に対して実行される。「２２」は「１」と同様の動作が、「１」に対して実行されたワード線ＷＬ７と異なるワード線ＷＬ４に対して実行される。「３５」は「１」と同様の動作が、「１」に対して実行されたワード線ＷＬ７と異なるワード線ＷＬ３に対して実行される。ワード線ＷＬ７～ＷＬ３に対する１次書き込み動作と同様に、ワード線ＷＬ２～ＷＬ０に対しても１次書き込み動作が実行される。
【0342】
続いて、２次書き込み動作の順序を説明する。「３」、「６」、「４」、「７」、「５」、「８」及び「９」と同様に「１０」、「１３」、「１１」、「１４」、「１２」及び「１５」では、ワード線ＷＬ６に対して、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「３」、「６」、「４」、「７」、「５」、「８」及び「９」と同様に、「２３」、「２６」、「２４」、「２７」、「２５」及び「２８」では、ワード線ＷＬ５、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。「３」、「６」、「４」、「７」、「５」、「８」及び「９」と同様に、「３６」、「３９」、「３７」、「４０」、「３８」及び「４１」では、ワード線ＷＬ４、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、２次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ４に対する２次書き込み動作と同様に、ワード線ＷＬ３～ＷＬ０に対しても２次書き込み動作が実行される。
【0343】
続いて、３次書き込み動作（３次書き込み動作のベリファイ動作及びプログラム動作）の順序を説明する。所望のワード線の３次書き込み動作は、所望のワード線の２次書き込み動作が完了し、所望のワード線の下層の２次書き込み動作が完了したのち、実行される。具体的には、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの２次書き込み動作（「３」、「６」、「４」、「７」、「５」、「８」及び「９」）が完了し、ワード線ＷＬ７の下層であるワード線ＷＬ６に属する各メモリセルトランジスタＭＴの２次書き込み動作（「１０」、「１３」、「１１」、「１４」、「１２」及び「１５」）が完了したのち、ワード線ＷＬ７に属する各メモリセルトランジスタＭＴの３次書き込み動作（「１６」、「１９」、「１７」、「２０」、「１８」及び「２１」）が実行される。同様にして、「２９」、「３２」、「３０」、「３３」、「３１」及び「３４」では、ワード線ＷＬ６、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、３次書き込み動作が実行される。「４２」、「４５」、「４３」、「４６」、「４４」及び「４７」では、ワード線ＷＬ５、かつ、それぞれの動作におけるセレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ５）に属するメモリセルトランジスタＭＴに対して、３次書き込み動作が実行される。ワード線ＷＬ７～ＷＬ５に対する２次書き込み動作と同様に、ワード線ＷＬ４～ＷＬ０に対しても３次書き込み動作が実行される。
【0344】
＜第６実施形態＞
第６実施形態では、「１－１－２．半導体記憶装置の構成」で説明されたセンスアンプモジュール７０の一例を詳細に説明する。センスアンプモジュール７０は、ビット線ＢＬ０～ＢＬ（Ｌ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図５６には、１つのセンスアンプユニットＳＡＵの回路構成の一例示されている。センスアンプユニットＳＡＵの説明において、図１～図５５と同一、又は類似する構成の説明は省略されることがある。
第６実施形態では、「１－１－２．半導体記憶装置の構成」で説明されたセンスアンプモジュール７０の一例を詳細に説明する。センスアンプモジュール７０は、ビット線ＢＬ０～ＢＬ（Ｌ－１）にそれぞれ関連付けられた複数のセンスアンプユニットＳＡＵを含む。図５６には、１つのセンスアンプユニットＳＡＵの回路構成の一例示されている。センスアンプユニットＳＡＵの説明において、図１～図５５と同一、又は類似する構成の説明は省略されることがある。
【0345】
センスアンプユニットＳＡＵは、例えば、対応するビット線ＢＬに読み出された閾値電圧に対応するデータを一時的に保持することが可能である。また、センスアンプユニットＳＡＵは、一時的に保存したデータを用いて、論理演算をすることが可能である。半導体記憶装置１は、センスアンプユニットＳＡＵを用いて、読み出し動作、及び書き込み動作を実行可能である。
【0346】
図５６に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬを含んでいる。センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳによって接続される。センスアンプ部ＳＡは、電源線とノードＳＲＣとの間に接続される。ノードＳＲＣは電源線に供給される電圧より小さい電圧を供給される。電源線はセンスアンプ部ＳＡにハイレベル（Ｈｉｇｈ Ｌｅｖｅｌ）の電圧を供給する電圧供給線である。ノードＳＲＣはセンスアンプ部ＳＡにローレベル（Ｌｏｗ Ｌｅｖｅｌ）の電圧を供給するノードである。センスアンプ部ＳＡは、電源線及びノードＳＲＣに電圧を供給され、動作する。なお、電源線及びノードＳＲＣは、センスアンプユニットＳＡＵ内のセンスアンプ部ＳＡ以外の素子に電圧を供給するように構成されてもよい。ハイレベルの電圧は、例えば、電圧ＶＤＤであり、ローレベルの電圧は、例えば、電圧ＶＳＳである。
【0347】
センスアンプ部ＳＡは、例えば、読み出し動作において、対応するビット線ＢＬに読み出された読み出しデータＤＡＴ（閾値電圧）をセンスして、当該閾値電圧に対応するデータが”０“であるか”１”であるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタ１２０、ｎチャネルＭＯＳトランジスタ１２１～１２８、及びキャパシタ１２９を含んでいる。
【0348】
例えば、読み出しデータＤＡＴが、ＥＰベリファイ動作に対して読み出されたデータの場合には、センスアンプ部ＳＡは、読み出しデータＤＡＴをセンスし、当該閾値電圧が”０“であるか”１”であるかを判定する。例えば、読み出しデータＤＡＴが”０”の場合は、所望の閾値電圧に達していると判定（判断）し、センスアンプ部ＳＡは、当該読み出しデータＤＡＴを「書き込み済み」と判定し、「書き込み済み」と判定した結果を、例えば、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬに、一時的に保持してよい。また、例えば、読み出しデータＤＡＴが”１”の場合は、所望の閾値電圧に達していないと判定（判断）し、センスアンプ部ＳＡは、当該読み出しデータＤＡＴを「未書き込み」と判定し、「未書き込み」と判定した結果を、例えば、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬに、一時的に保持してよい。
【0349】
トランジスタ１２０の一端は電源線に接続され、トランジスタ１２０のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続される。トランジスタ１２１の一端はトランジスタ１２０の他端に接続され、トランジスタ１２１の他端はノードＳＣＯＭに接続され、トランジスタ１２１のゲートには制御信号ＢＬＸが入力される。トランジスタ１２２の一端はノードＳＣＯＭに接続され、トランジスタ１２２のゲートには制御信号ＢＬＣが入力される。トランジスタ１２３は、高耐圧のＭＯＳトランジスタであり、トランジスタ１２３の一端はトランジスタ１２２の他端に接続され、トランジスタ１２３の他端は対応するビット線ＢＬに接続され、トランジスタ１２３のゲートには制御信号ＢＬＳが入力される。
【0350】
トランジスタ１２４の一端はノードＳＣＯＭに接続され、トランジスタ１２４の他端はノードＳＲＣに接続され、トランジスタ１２４のゲートはノードＩＮＶに接続される。トランジスタ１２５の一端はトランジスタ１２０の他端に接続され、トランジスタ１２５の他端はノードＳＥＮに接続され、トランジスタ１２５のゲートには制御信号ＨＨＬが入力される。トランジスタ１２６の一端はノードＳＥＮに接続され、トランジスタ１２６の他端はノードＳＣＯＭに接続され、トランジスタ１２６のゲートには制御信号ＸＸＬが入力される。
【0351】
トランジスタ１２７の一端は接地され、トランジスタ１２７のゲートはノードＳＥＮに接続されている。トランジスタ１２８の一端はトランジスタ１２７の他端に接続され、トランジスタ１２８の他端はバスＬＢＵＳに接続され、トランジスタ１２８のゲートには制御信号ＳＴＢが入力される。キャパシタ１２９の一端はノードＳＥＮに接続され、キャパシタ１２９の他端にはクロックＣＬＫが入力される。例えば、クロックＣＬＫには、電圧ＶＳＳが供給される。
【0352】
制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＨＬ、ＸＸＬ、ＳＴＩ、ＳＴＬ及びＳＴＢは、例えばシーケンサ２４によって生成される。また、トランジスタ１２０の一端に接続された電源線には、例えば半導体記憶装置１の内部電源電圧である電圧ＶＤＤが供給され、ノードＳＲＣには、例えば半導体記憶装置１の接地電圧である電圧ＶＳＳが供給される。
【0353】
ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬは、読み出しデータＤＡＴを一時的に保持する。ラッチ回路ＸＤＬは、例えば、レジスタ２５に接続され、センスアンプユニットＳＡＵと入出力回路２２との間のデータの入出力に使用される。
【0354】
ラッチ回路ＳＤＬは、例えばインバータ１３０及び１３１、並びにｎチャネルＭＯＳトランジスタ１３２及び１３３を含んでいる。インバータ１３０の入力ノードはノードＬＡＴに接続され、インバータ１３０の出力ノードはノードＩＮＶに接続される。インバータ１３１の入力ノードはノードＩＮＶに接続され、インバータ１３１の出力ノードはノードＬＡＴに接続される。トランジスタ１３２の一端はノードＩＮＶに接続され、トランジスタ１３２の他端はバスＬＢＵＳに接続され、トランジスタ１３２のゲートには制御信号ＳＴＩが入力される。トランジスタ１３３の一端はノードＬＡＴに接続され、トランジスタ１３３の他端はバスＬＢＵＳに接続され、トランジスタ１３３のゲートには制御信号ＳＴＬが入力される。例えば、ノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶにおいて保持されるデータはノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。
【0355】
「１－１－８．メモリセルトランジスタＭＴの閾値分布」、「１－１－９．消去状態の閾値電圧分布」などで説明したとおり、１次書き込み動作におけるＥＰプログラム動作はＥＰベリファイ動作と交互に行われ、プログラム電圧はＥＰプログラム動作の度にΔＶＰＧＭで段階的に高くなる。例えば、メモリシステム３では、段階的に高くなることは「ステップアップ」といい、ΔＶＰＧＭはステップアップ電圧という。また、「１－１－１０．１次書き込み動作」などで説明したとおり、１次書き込み動作では、奇数ワード線ＷＬｏ（例えば、ＷＬｏ４）に属するメモリセルトランジスタＭＴｏに対する１次書き込み動作と、偶数ワード線ＷＬｅ（例えば、ＷＬｅ４）に属するメモリセルトランジスタＭＴｅに対する１次書き込み動作とが交互に実行される。
【0356】
例えば、ラッチ回路ＡＤＬは、奇数ワード線ＷＬｏに属するメモリセルトランジスタＭＴｏに対するＥＰベリファイ動作において、ステップアップ前に「書き込み済み」と判定した結果、及び、ステップアップ前に「未書き込み」と判定した結果、並びに、ステップアップ後に「書き込み済み」と判定した結果、及びステップアップ後に「未書き込み」と判定した結果を保存してよい。また、ラッチ回路ＢＤＬは、偶数ワード線ＷＬｅに属するメモリセルトランジスタＭＴｅに対するＥＰベリファイ動作において、ステップアップ前に「書き込み済み」と判定した結果、及び、ステップアップ前に「未書き込み」と判定した結果、並びに、ステップアップ後に「書き込み済み」と判定した結果、及びステップアップ後に「未書き込み」と判定した結果を保存してよい。
【0357】
すなわち、センスアンプユニットＳＡＵが、複数のラッチ回路を有することによって、奇数ワード線ＷＬｏに属するメモリセルトランジスタＭＴｏの閾値電圧のステップアップ前後の判定結果、及び、偶数ワード線ＷＬｅに属するメモリセルトランジスタＭＴｅの閾値電圧のステップアップ前後の判定結果を、それぞれ異なるラッチ回路に保持することができる。その結果、「書き込み済み」と判定した結果がリセットされないため、各メモリセルトランジスタＭＴｏにおけるステップアップ前の判定結果は、ステップアップ後に引き継ぐことができる。
【0358】
また、メモリシステム３では、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ、ＣＤＬ、及びＸＤＬに保持されたデータは、複数回実行される１次書き込み動作の各回ごとに、リセットされてもよい。この場合、奇数ワード線ＷＬｏに属するメモリセルトランジスタＭＴｏの閾値電圧の判定結果、及び、偶数ワード線ＷＬｅに属するメモリセルトランジスタＭＴｅの閾値電圧の判定結果は、常に更新され、更新されたデータがラッチ回路に保存される。よって、奇数ワード線ＷＬｏに対する判定結果及び偶数ワード線ＷＬｅに対する判定結果を、個別のラッチ回路に保持する必要がない。その結果、ラッチ回路の使用量を低減することができると共に、場合によっては、ラッチ回路の個数を低減することができる。
【0359】
センスアンプユニットＳＡＵにおいて、各センスアンプユニットＳＡＵがビット線ＢＬに読み出された閾値電圧に対応するデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。半導体記憶装置１において「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｌ”レベルから”Ｈ”レベルに変化させることに対応している。
【0360】
センスアンプユニットＳＡＵの構成は、図５６を用いて説明された構成及び機能に限定されない。例えば、センスアンプユニットＳＡＵにおいて、ゲートに制御信号ＳＴＢが入力されるトランジスタ１２８は、ｐチャネルＭＯＳトランジスタで構成されてもよい。この場合、「シーケンサ２４が制御信号ＳＴＢをアサートする」とは、シーケンサ２４が制御信号ＳＴＢを”Ｈ”レベルから”Ｌ”レベルに変化させることに対応する。
【0361】
また、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、任意の個数に設計することが可能である。この場合にラッチ回路の個数は、例えば１つのメモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。また、１つのセンスアンプユニットＳＡＵには、セレクタを介して複数のビット線ＢＬが接続されてもよい。
【0362】
上記各実施形態において、同一及び一致という表記を用いている場合、同一及び一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。
【0363】
以上、本開示の不揮発性半導体記憶装置のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で適宜組み合わせて実施してよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0364】
１：半導体記憶装置、２：メモリコントローラ、３：メモリシステム、８：配線層、１０：配線層、１０－０：配線層、１０－０ａ：配線層、１０－０ｂ：配線層、１０－０ｃ：配線層、１０－０ｄ：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１０－１：配線層、１０－１ａ：配線層、１０－１ｂ：配線層、１０－１ｄ：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１０－２：配線層、１０－２ａ：配線層、１０－２ｂ：配線層、１０－２ｃ：配線層、１０－２ｄ：第１接続部、１０－３：配線層、１０－３ａ：配線層、１０－３ｂ：配線層、１０－３ｄ：第２接続部、１０－４：配線層、１０－４ａ：配線層、１０－４ｂ：配線層、１０－４ｄ：第１接続部、１０－５：配線層、１０－５ａ：配線層、１０－５ｂ：配線層、１０－５ｄ：第２接続部、１０－６：配線層、１０－７：配線層、１１：配線層、１１－０ａ：配線層、１１－０ｂ：配線層、１１－１：配線層、１１－１０：配線層、１１－１２：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１１－１３：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１１－２：配線層、１１－３：配線層、１１－４：配線層、１１－５：配線層、１１－６：配線層、１１－７：配線層、１１－８：配線層、１１－９：配線層、１１ｅ：配線層、１１ｏ：配線層、１２：配線層、１３：半導体基板、１６：コンタクトプラグ、１７：コンタクトプラグ、１７ｄ：第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、１８：金属配線層、１９：コンタクトプラグ、１９ｄ：第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）、２０：金属配線層、２１：メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）、２２：入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）、２３：ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）、２４：シーケンサ（ｓｅｑｕｅｎｃｅｒ）、２５：レジスタ（ｒｅｇｉｓｔｅｒ）、２６：ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）、２７：電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）、２８：ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）、２８Ａ：偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）、２８Ｂ：奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）、２９：ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）、３０：絶縁層、３１：半導体層、３２：絶縁層、３３：絶縁層、３４：絶縁層、３５：ＡｌＯ層、３６：バリアメタル層、３７：絶縁層、４０：半導体層、４１：絶縁層、４２：導電層、４３：絶縁層、４５：ＡｌＯ層、４６：絶縁層、４６ａ：絶縁層、４６ｂ：絶縁層、４６ｃ：絶縁層、４７：バリアメタル層、４８：絶縁層、５０：メモリストリング、５０ｅ：メモリストリング、５０ｏ：メモリストリング、７０：センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）、７１：入出力用パッド群、７２：ロジック制御用パッド群、１２０：トランジスタ、１２１：トランジスタ、１２２：トランジスタ、１２３：トランジスタ、１２４：トランジスタ、１２５：トランジスタ、１２６：トランジスタ、１２７：トランジスタ、１２８：トランジスタ、１２９：キャパシタ、１３０：インバータ、１３１：インバータ、１３２：トランジスタ、１３３：トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図15】
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【図17】
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【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
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【図28】
【図29】
【図30】
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【図32】
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【図34】
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【図40】
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【図48】
【図49】
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【図51】
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【図53】
【図54】
【図55】
【図56】