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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024021056
(43)【公開日】2024-02-15
(54)【発明の名称】イメージセンサ
(51)【国際特許分類】
H01L 27/146 20060101AFI20240207BHJP
H01L 21/8234 20060101ALI20240207BHJP
H01L 21/336 20060101ALI20240207BHJP
H01L 29/786 20060101ALI20240207BHJP
H01L 27/00 20060101ALI20240207BHJP
H01L 27/088 20060101ALI20240207BHJP
H04N 25/70 20230101ALI20240207BHJP
H04N 25/76 20230101ALI20240207BHJP
H04N 25/79 20230101ALI20240207BHJP
【ＦＩ】
H01L27/146 F
H01L27/06 102A
H01L27/088 E
H01L27/088 C
H01L29/78 621
H01L29/78 626A
H01L29/78 626C
H01L27/00 301B
H01L27/00 301C
H01L27/088 331E
H04N25/70
H04N25/76
H04N25/79
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023117795
(22)【出願日】2023-07-19
(31)【優先権主張番号】10-2022-0096270
(32)【優先日】2022-08-02
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】沈 殷 燮
(72)【発明者】
【氏名】李 元 ソク
(72)【発明者】
【氏名】ジョン 海 旭
【テーマコード（参考）】
4M118
5C024
5F048
5F110
【Ｆターム（参考）】
4M118AA01
4M118AB01
4M118BA14
4M118CA02
4M118CA32
4M118CB01
4M118CB02
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4M118CB14
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4M118EA18
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4M118GA02
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4M118GB11
4M118GC08
4M118GD04
4M118HA21
4M118HA22
5C024CX41
5C024GX01
5C024GX04
5C024GX16
5C024GX18
5C024GY39
5C024GY41
5F048AA04
5F048AB10
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5F048AC10
5F048BA09
5F048BA16
5F048BB19
5F048BC12
5F048BD07
5F048BF15
5F048BF16
5F048BG13
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5F048CB03
5F048CB04
5F048CB07
5F110BB10
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5F110DD21
5F110DD22
5F110GG02
5F110GG03
5F110GG04
5F110HJ01
5F110QQ16
(57)【要約】
【課題】光検出性能が向上したイメージセンサを提供する。
【解決手段】本発明によるイメージセンサは、第１基板層と、第１基板層より厚い第２基板層と、第１基板層と第２基板層との間に介在する基板間絶縁層と、互いに離隔され、第１基板層の一分に配置される、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、第２基板層内に配置される光感知素子を構成するフォトダイオード領域と、第１基板層及び基板間絶縁層を貫通し、第２基板層に延長されるゲートホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、基板間絶縁層を基準として、第１基板層側に配置され、伝送トランジスタと接続されるフローティング拡散領域と、を有する。
【選択図】図１
【解決手段】本発明によるイメージセンサは、第１基板層と、第１基板層より厚い第２基板層と、第１基板層と第２基板層との間に介在する基板間絶縁層と、互いに離隔され、第１基板層の一分に配置される、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、第２基板層内に配置される光感知素子を構成するフォトダイオード領域と、第１基板層及び基板間絶縁層を貫通し、第２基板層に延長されるゲートホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、基板間絶縁層を基準として、第１基板層側に配置され、伝送トランジスタと接続されるフローティング拡散領域と、を有する。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１基板層と、
前記第１基板層より厚い第２基板層と、
前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、
互いに離隔され、前記第１基板層の一部分に配置される、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、
前記第２基板層内に配置される光感知素子を構成するフォトダイオード領域と、
前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるゲートホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、
前記基板間絶縁層を基準として、前記第１基板層側に配置され、前記伝送トランジスタと接続されるフローティング拡散領域と、を有することを特徴とするイメージセンサ。
前記第１基板層より厚い第２基板層と、
前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、
互いに離隔され、前記第１基板層の一部分に配置される、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、
前記第２基板層内に配置される光感知素子を構成するフォトダイオード領域と、
前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるゲートホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、
前記基板間絶縁層を基準として、前記第１基板層側に配置され、前記伝送トランジスタと接続されるフローティング拡散領域と、を有することを特徴とするイメージセンサ。
【請求項2】
前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるチャネルホールの側壁を覆い、前記ゲートホールを限定するチャネル層をさらに有することを特徴とする請求項１に記載のイメージセンサ。
【請求項3】
前記第１不純物領域の少なくとも一部分は、前記伝送トランジスタと接続されるように前記チャネル層と接する前記フローティング拡散領域であることを特徴とする請求項２に記載のイメージセンサ。
【請求項4】
前記第１不純物領域の厚みと、前記第１基板層の厚みとは、実質的に同一であることを特徴とする請求項３に記載のイメージセンサ。
【請求項5】
前記チャネル層と前記第１ゲート電極層との間に介在し、前記基板間絶縁層とは反対に位置する前記チャネル層の面上に延長される第１ゲート絶縁層をさらに有することを特徴とする請求項３に記載のイメージセンサ。
【請求項6】
前記チャネルホールは、前記第２基板層の一部分を挟んで、前記フォトダイオード領域と離隔されることを特徴とする請求項２に記載のイメージセンサ。
【請求項7】
前記チャネルホールは、前記第１基板層、前記基板間絶縁層、及び前記第２基板層を貫通し、前記フォトダイオード領域内に延長され、
前記チャネルホールと前記フォトダイオード領域との間に介在するフォトダイオード不純物領域をさらに有することを特徴とする請求項２に記載のイメージセンサ。
前記チャネルホールと前記フォトダイオード領域との間に介在するフォトダイオード不純物領域をさらに有することを特徴とする請求項２に記載のイメージセンサ。
【請求項8】
前記チャネル層上から前記第１不純物領域上に延長され、前記チャネル層及び前記第１不純物領域と接する第２ゲート電極層をさらに有し、
前記第２ゲート電極層の少なくとも一部分は、前記フローティング拡散領域であることを特徴とする請求項２に記載のイメージセンサ。
前記第２ゲート電極層の少なくとも一部分は、前記フローティング拡散領域であることを特徴とする請求項２に記載のイメージセンサ。
【請求項9】
前記第２ゲート電極層は、前記チャネル層上から、前記一対の第２不純物領域間の前記第１基板層の一部分上にさらに延長されることを特徴とする請求項８に記載のイメージセンサ。
【請求項10】
前記チャネル層と前記第１ゲート電極層との間に介在する第１ゲート絶縁層と、
前記一対の第２不純物領域間の前記第１基板層の一部分と前記第２ゲート電極層との間に介在する第２ゲート絶縁層と、をさらに有することを特徴とする請求項９に記載のイメージセンサ。
前記一対の第２不純物領域間の前記第１基板層の一部分と前記第２ゲート電極層との間に介在する第２ゲート絶縁層と、をさらに有することを特徴とする請求項９に記載のイメージセンサ。
【請求項11】
第１導電型の不純物を有する第１基板層と、
前記第１導電型の不純物を有する第２基板層と、
前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、
前記第１基板層の一部分に配置され、互いに離隔され、それぞれ前記第１導電型と異なる第２導電型の不純物を有する、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、
前記第２基板層内に配置され、前記第２導電型の不純物を有するフォトダイオード領域と、
前記第１基板層及び前記基板間絶縁層を貫通し、前記フォトダイオード領域に向かって延長される垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、
前記一対の第２不純物領域間の前記第１基板層の一部分上に配置される第２ゲート電極層を含むソースフォロワトランジスタと、
前記第１不純物領域と前記第３不純物領域との間の前記第１基板層の一部分上に配置され、第３ゲート電極層を含むリセットトランジスタと、を有し、
前記第１不純物領域は、前記伝送トランジスタと接続されるフローティング拡散領域、及び前記リセットトランジスタのソース領域であることを特徴とするイメージセンサ。
前記第１導電型の不純物を有する第２基板層と、
前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、
前記第１基板層の一部分に配置され、互いに離隔され、それぞれ前記第１導電型と異なる第２導電型の不純物を有する、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、
前記第２基板層内に配置され、前記第２導電型の不純物を有するフォトダイオード領域と、
前記第１基板層及び前記基板間絶縁層を貫通し、前記フォトダイオード領域に向かって延長される垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、
前記一対の第２不純物領域間の前記第１基板層の一部分上に配置される第２ゲート電極層を含むソースフォロワトランジスタと、
前記第１不純物領域と前記第３不純物領域との間の前記第１基板層の一部分上に配置され、第３ゲート電極層を含むリセットトランジスタと、を有し、
前記第１不純物領域は、前記伝送トランジスタと接続されるフローティング拡散領域、及び前記リセットトランジスタのソース領域であることを特徴とするイメージセンサ。
【請求項12】
前記第１不純物領域の上面と前記第１基板層の上面は、共面をなし、
前記第１不純物領域の下面と前記第１基板層の下面は、共面をなすことを特徴とする請求項１１に記載のイメージセンサ。
前記第１不純物領域の下面と前記第１基板層の下面は、共面をなすことを特徴とする請求項１１に記載のイメージセンサ。
【請求項13】
前記第１不純物領域、前記一対の第２不純物領域、及び前記第３不純物領域それぞれの厚みは、前記第１基板層の厚みと実質的に同一であることを特徴とする請求項１２に記載のイメージセンサ。
【請求項14】
前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるチャネルホールと、
前記チャネルホールの側壁を覆ってゲートホールを限定し、前記第１導電型の不純物を有するチャネル層と、をさらに有し、
前記第１不純物領域は、前記チャネル層と接することを特徴とする請求項１１に記載のイメージセンサ。
前記チャネルホールの側壁を覆ってゲートホールを限定し、前記第１導電型の不純物を有するチャネル層と、をさらに有し、
前記第１不純物領域は、前記チャネル層と接することを特徴とする請求項１１に記載のイメージセンサ。
【請求項15】
前記ゲートホールの底面及び側壁を覆う第１ゲート絶縁層をさらに有し、
前記第１ゲート電極層は、前記第１ゲート絶縁層を覆い、前記ゲートホールを充填することを特徴とする請求項１４に記載のイメージセンサ。
前記第１ゲート電極層は、前記第１ゲート絶縁層を覆い、前記ゲートホールを充填することを特徴とする請求項１４に記載のイメージセンサ。
【請求項16】
前記第１ゲート絶縁層は、前記チャネルホール内で前記基板間絶縁層とは反対に位置する前記チャネル層の面上に延長され、
前記第１ゲート電極層は、前記第１ゲート絶縁層を挟んで、前記チャネルホール内で前記基板間絶縁層とは反対に位置する前記チャネル層の面上に延長されることを特徴とする請求項１４に記載のイメージセンサ。
前記第１ゲート電極層は、前記第１ゲート絶縁層を挟んで、前記チャネルホール内で前記基板間絶縁層とは反対に位置する前記チャネル層の面上に延長されることを特徴とする請求項１４に記載のイメージセンサ。
【請求項17】
前記第１基板層上で、前記第１ゲート電極層、前記第２ゲート電極層、及び前記第３ゲート電極層を取り囲むゲート間絶縁層と、
複数のコンタクトパッド層、前記複数のコンタクトパッド層と接続される複数のコンタクトプラグ、及び前記複数のコンタクトパッド層を取り囲み、前記ゲート間絶縁層を覆う層間絶縁層を含むコンタクト構造体と、をさらに有し、
前記第１不純物領域と前記第２ゲート電極層とは、前記複数のコンタクトパッド層の内の少なくとも１つと、前記複数のコンタクトプラグの内の少なくとも１つと、を通じて電気的に接続されることを特徴とする請求項１１に記載のイメージセンサ。
複数のコンタクトパッド層、前記複数のコンタクトパッド層と接続される複数のコンタクトプラグ、及び前記複数のコンタクトパッド層を取り囲み、前記ゲート間絶縁層を覆う層間絶縁層を含むコンタクト構造体と、をさらに有し、
前記第１不純物領域と前記第２ゲート電極層とは、前記複数のコンタクトパッド層の内の少なくとも１つと、前記複数のコンタクトプラグの内の少なくとも１つと、を通じて電気的に接続されることを特徴とする請求項１１に記載のイメージセンサ。
【請求項18】
第１導電型の不純物を有する第１基板層と、
前記第１導電型の不純物を有する第２基板層と、
前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、
前記第１基板層の一部分に配置され、互いに離隔され、それぞれ前記第１導電型と異なる第２導電型の不純物を有する、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、
前記第２基板層内に配置され、前記第２導電型の不純物を有するフォトダイオード領域と、
前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるチャネルホールの側壁を覆い、ゲートホールを限定する前記第１導電型の不純物を有するチャネル層と、
前記ゲートホールの底面及び側壁を覆う第１ゲート絶縁層、及び前記第１ゲート絶縁層を覆い、前記チャネルホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、
第２ゲート絶縁層を挟んで、前記一対の第２不純物領域間の前記第１基板層の一部分上に配置される第２ゲート電極層を含むソースフォロワトランジスタと、
第３ゲート絶縁層を挟んで、前記第１不純物領域と前記第３不純物領域との間の前記第１基板層の一部分上に配置される第３ゲート電極層を含むリセットトランジスタと、を有し、
前記第２ゲート電極層は、前記一対の第２不純物領域間の前記第１基板層の一部分上から、チャネル層上及び前記第１不純物領域上に延長され、前記チャネル層及び前記第１不純物領域と接することを特徴とするイメージセンサ。
前記第１導電型の不純物を有する第２基板層と、
前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、
前記第１基板層の一部分に配置され、互いに離隔され、それぞれ前記第１導電型と異なる第２導電型の不純物を有する、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、
前記第２基板層内に配置され、前記第２導電型の不純物を有するフォトダイオード領域と、
前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるチャネルホールの側壁を覆い、ゲートホールを限定する前記第１導電型の不純物を有するチャネル層と、
前記ゲートホールの底面及び側壁を覆う第１ゲート絶縁層、及び前記第１ゲート絶縁層を覆い、前記チャネルホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、
第２ゲート絶縁層を挟んで、前記一対の第２不純物領域間の前記第１基板層の一部分上に配置される第２ゲート電極層を含むソースフォロワトランジスタと、
第３ゲート絶縁層を挟んで、前記第１不純物領域と前記第３不純物領域との間の前記第１基板層の一部分上に配置される第３ゲート電極層を含むリセットトランジスタと、を有し、
前記第２ゲート電極層は、前記一対の第２不純物領域間の前記第１基板層の一部分上から、チャネル層上及び前記第１不純物領域上に延長され、前記チャネル層及び前記第１不純物領域と接することを特徴とするイメージセンサ。
【請求項19】
前記第２基板層は、前記第１基板層より厚く、
前記第１不純物領域、前記一対の第２不純物領域、及び前記第３不純物領域それぞれの厚みは、前記第１基板層の厚みと実質的に同一であることを特徴とする請求項１８に記載のイメージセンサ。
前記第１不純物領域、前記一対の第２不純物領域、及び前記第３不純物領域それぞれの厚みは、前記第１基板層の厚みと実質的に同一であることを特徴とする請求項１８に記載のイメージセンサ。
【請求項20】
前記第１ゲート電極層は、前記第１基板層、前記基板間絶縁層、及び前記第２基板層を貫通し、前記フォトダイオード領域内に延長され、
前記第１ゲート絶縁層と前記フォトダイオード領域との間、及び前記第１ゲート絶縁層と前記第２基板層との間に介在し、前記第１導電型の不純物を有するフォトダイオード不純物領域をさらに有することを特徴とする請求項１８に記載のイメージセンサ。
前記第１ゲート絶縁層と前記フォトダイオード領域との間、及び前記第１ゲート絶縁層と前記第２基板層との間に介在し、前記第１導電型の不純物を有するフォトダイオード不純物領域をさらに有することを特徴とする請求項１８に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージセンサに関し、特に、伝送ゲートとフローティング拡散領域とを有するイメージセンサに関する。
【背景技術】
【0002】
イメージセンサは、複数個の単位ピクセルが二次元アレイに配列されて構成される。
一般的に、単位ピクセルは、フォトダイオードのような光感知素子と、複数のピクセルトランジスタとで構成される。
一般的に、単位ピクセルは、フォトダイオードのような光感知素子と、複数のピクセルトランジスタとで構成される。
【0003】
ここで、複数のピクセルトランジスタは、例えば、伝送トランジスタ（Ｔｒａｎｓｆｅｒ Ｔｒａｎｓｉｓｔｏｒ）、リセットトランジスタ（Ｒｅｓｅｔ Ｔｒａｎｓｉｓｔｏｒ）、ソースフォロワトランジスタ（Ｓｏｕｒｃｅ Ｆｏｌｌｏｗｅｒ Ｔｒａｎｓｉｓｔｏｒ）及び選択トランジスタ（Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）を含み、伝送トランジスタは、フォトダイオードとフローティング拡散領域とを接続する。
【0004】
しかしながら、光感知素子とフローティング拡散領域との間の寄生キャパシタンス、及びフローティング拡散領域とコンタクトパッド層との間の寄生キャパシタンスが問題となり、光検出性能に影響を与える可能性がある。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００４－２２１５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は上記従来のイメージセンサにおける課題に鑑みてなされたものであって、本発明の目的は、光検出性能が向上したイメージセンサを提供することにある。
【課題を解決するための手段】
【0007】
上記目的を達成するためになされた本発明によるイメージセンサは、第１基板層と、前記第１基板層より厚い第２基板層と、前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、互いに離隔され、前記第１基板層の一部分に配置される、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、前記第２基板層内に配置される光感知素子を構成するフォトダイオード領域と、前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるゲートホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、前記基板間絶縁層を基準として、前記第１基板層側に配置され、前記伝送トランジスタと接続されるフローティング拡散領域と、を有することを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明によるイメージセンサは、第１導電型の不純物を有する第１基板層と、前記第１導電型の不純物を有する第２基板層と、前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、前記第１基板層の一分に配置され、互いに離隔され、それぞれ前記第１導電型と異なる第２導電型の不純物を有する、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、前記第２基板層内に配置され、前記第２導電型の不純物を有するフォトダイオード領域と、前記第１基板層及び前記基板間絶縁層を貫通し、前記フォトダイオード領域に向かって延長される垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、前記一対の第２不純物領域間の前記第１基板層の一分上に配置される第２ゲート電極層を含むソースフォロワトランジスタと、前記第１不純物領域と前記第３不純物領域との間の前記第１基板層の部分上に配置配置され、第３ゲート電極層を含むリセットトランジスタと、を有し、前記第１不純物領域は、前記伝送トランジスタと接続されるフローティング拡散領域、及び前記リセットトランジスタのソース領域であることを特徴とする。
【0009】
また、上記目的を達成するためになされた本発明によるイメージセンサは、第１導電型の不純物を有する第１基板層と、前記第１導電型の不純物を有する第２基板層と、前記第１基板層と前記第２基板層との間に介在する基板間絶縁層と、前記第１基板層の一部分に配置され、互いに離隔され、それぞれ前記第１導電型と異なる第２導電型の不純物を有する、第１不純物領域、一対の第２不純物領域、及び第３不純物領域と、前記第２基板層内に配置され、前記第２導電型の不純物を有するフォトダイオード領域と、前記第１基板層及び前記基板間絶縁層を貫通し、前記第２基板層に延長されるチャネルホールの側壁を覆い、ゲートホールを限定する前記第１導電型の不純物を有するチャネル層と、前記ゲートホールの底面及び側壁を覆う第１ゲート絶縁層、及び前記第１ゲート絶縁層を覆い、前記チャネルホールを充填する垂直ゲートである第１ゲート電極層を含む伝送トランジスタと、第２ゲート絶縁層を挟んで、前記一対の第２不純物領域間の前記第１基板層の一部分上に配置される第２ゲート電極層を含むソースフォロワトランジスタと、第３ゲート絶縁層を挟んで、前記第１不純物領域と前記第３不純物領域との間の前記第１基板層の部分上に配置される第３ゲート電極層を含むリセットトランジスタと、を有し、前記第２ゲート電極層は、前記一対の第２不純物領域間の前記第１基板層の一部分上から、チャネル層上及び前記第１不純物領域上に延長され、前記チャネル層及び前記第１不純物領域と接することを特徴とする。
【発明の効果】
【0010】
本発明に係るイメージセンサによれば、光感知素子とフローティング拡散領域とが基板間絶縁層を挟んで互いに離隔され、光感知素子とフローティング拡散領域とがｐｎ接合を行わない。
また、本発明によるイメージセンサは、フローティング拡散領域上にコンタクトパッド層及びコンタクトプラグが配置されない。
したがって、光感知素子とフローティング拡散領域との間の寄生キャパシタンス、及びフローティング拡散領域とコンタクトパッド層との間の寄生キャパシタンスが最小化され、変換利得が向上し、イメージセンサの光検出性能が向上する。
また、本発明によるイメージセンサは、フローティング拡散領域上にコンタクトパッド層及びコンタクトプラグが配置されない。
したがって、光感知素子とフローティング拡散領域との間の寄生キャパシタンス、及びフローティング拡散領域とコンタクトパッド層との間の寄生キャパシタンスが最小化され、変換利得が向上し、イメージセンサの光検出性能が向上する。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。
【図2A】本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウトである。
【図2B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図2C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図3】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図4】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図5A】本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウトである。
【図5B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図6A】本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウトである。
【図6B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図7A】本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウトである。
【図7B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図8A】本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウトである。
【図8B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図8C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図9A】本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウトである。
【図9B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図9C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図10A】本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウトである。
【図10B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図10C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図11】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図12】本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。
【図13A】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図13B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図13C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図13D】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図13E】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図14】本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。
【図15A】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図15B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図15C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図16A】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図16B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図16C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図16D】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図17A】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図17B】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図17C】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図17D】本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
【図18】本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。
【図19】本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。
【図20】本発明の一実施形態によるイメージセンサの概略構成を示すブロック図である。
【図21】本発明の一実施形態によるイメージセンサの概略構成を示すブロック図である。
【図22A】本発明の一実施形態によるイメージセンサのリードアウト回路図である。
【図22B】本発明の一実施形態によるイメージセンサのリードアウト回路図である。
【発明を実施するための形態】
【0012】
次に、本発明に係るイメージセンサを実施するための形態の具体例を図面を参照しながら説明する。
【0013】
図１は、本発明の一実施形態によるイメージセンサの断面図であり、図２Ａ～図１１は、本発明の一実施形態によるイメージセンサの製造方法を説明するための平面レイアウト及び断面図である。
具体的には、図５Ｂは、図５ＡのＶＢ－ＶＢ’線に沿って切断した断面図であり、図６Ｂは、図６ＡのＶＩＢ－ＶＩＢ’線に沿って切断した断面図であり、図７Ｂは、図７ＡのＶＩＩＢ－ＶＩＩＢ’線に沿って切断した断面図であり、図８Ｂ及び図８Ｃは、図８ＡのＶＩＩＩＢ－ＶＩＩＩＢ’線及びＶＩＩＩＣ－ＶＩＩＩＣ’線に沿って切断した断面図であり、図９Ｂ及び図９Ｃは、図９ＡのＩＸＢ－ＩＸＢ’線及びＩＸＣ－ＩＸＣ’線に沿って切断した断面図であり、図１０Ｂ及び図１０Ｃは、図１０ＡのＸＢ－ＸＢ’線及びＸＣ－ＸＣ’線に沿って切断した断面図であり、図１及び図１１は、図１０ＡのＸＢ－ＸＢ’線に対応する位置に沿って切断した断面図である。
図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、及び図１０Ａに示す平面レイアウトは、主要構成を主に示すが、一構成は省略可能である。
具体的には、図５Ｂは、図５ＡのＶＢ－ＶＢ’線に沿って切断した断面図であり、図６Ｂは、図６ＡのＶＩＢ－ＶＩＢ’線に沿って切断した断面図であり、図７Ｂは、図７ＡのＶＩＩＢ－ＶＩＩＢ’線に沿って切断した断面図であり、図８Ｂ及び図８Ｃは、図８ＡのＶＩＩＩＢ－ＶＩＩＩＢ’線及びＶＩＩＩＣ－ＶＩＩＩＣ’線に沿って切断した断面図であり、図９Ｂ及び図９Ｃは、図９ＡのＩＸＢ－ＩＸＢ’線及びＩＸＣ－ＩＸＣ’線に沿って切断した断面図であり、図１０Ｂ及び図１０Ｃは、図１０ＡのＸＢ－ＸＢ’線及びＸＣ－ＸＣ’線に沿って切断した断面図であり、図１及び図１１は、図１０ＡのＸＢ－ＸＢ’線に対応する位置に沿って切断した断面図である。
図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、及び図１０Ａに示す平面レイアウトは、主要構成を主に示すが、一構成は省略可能である。
【0014】
図１を図１０Ａ～図１０Ｃと共に参照すると、イメージセンサ１は、複数の光感知素子ＰＤを有する光素子基板ＷＦＯ、光素子基板ＷＦＯ上に配置される複数のマイクロレンズ５５０、及び光素子基板ＷＦＯと複数のマイクロレンズ５５０との間に介在する複数のカラーフィルタ層５３０を含む。
【0015】
図１０Ａは、イメージセンサ１の一構成要素を示す平面レイアウトであり、図１は、図１０ＡのＸＢ－ＸＢ’線に対応する位置に沿って切断した断面図であり、図１０Ｂ及び図１０Ｃは、図１０ＡのＸＢ－ＸＢ’線及びＸＣ－ＸＣ’線に沿って切断した断面図であって、図１０Ｂ及び図１０Ｃにおいて、保護絶縁層２２０を除いた部分を上下回転し、図１に示す前面パッシベーション層５１０、ガイドパターン５２０、複数のカラーフィルタ層５３０、複数のマイクロレンズ５５０、配線構造体１７０、及びロジック基板ＷＦＬを含めば、イメージセンサ１の断面図に該当する。
【0016】
光素子基板ＷＦＯは、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板である。
光素子基板ＷＦＯは、第１基板層１００、第２基板層２００、及び第１基板層１００と第２基板層２００との間に介在する基板間絶縁層３００を含む。
第２基板層２００は、第１基板層１００よりも厚い。
例えば、第１基板層１００は、数百ｎｍの厚みを有し、第２基板層２００は、数μｍの厚みを有する。
一実施形態において、第１基板層１００は、約３００ｎｍ以下の厚みを有し、第２基板層２００は、約４μｍ以下の厚みを有する。
基板間絶縁層３００は、数十ｎｍ～数百ｎｍの厚みを有する。
例えば、基板間絶縁層３００は、酸化物を含む。
一実施形態において、基板間絶縁層３００は、シリコン酸化物を含んでもよい。
光素子基板ＷＦＯは、第１基板層１００、第２基板層２００、及び第１基板層１００と第２基板層２００との間に介在する基板間絶縁層３００を含む。
第２基板層２００は、第１基板層１００よりも厚い。
例えば、第１基板層１００は、数百ｎｍの厚みを有し、第２基板層２００は、数μｍの厚みを有する。
一実施形態において、第１基板層１００は、約３００ｎｍ以下の厚みを有し、第２基板層２００は、約４μｍ以下の厚みを有する。
基板間絶縁層３００は、数十ｎｍ～数百ｎｍの厚みを有する。
例えば、基板間絶縁層３００は、酸化物を含む。
一実施形態において、基板間絶縁層３００は、シリコン酸化物を含んでもよい。
【0017】
複数のマイクロレンズ５５０は、第２基板層２００上に配置される。
マイクロレンズ５５０は、イメージセンサ１に入射される光を光感知素子ＰＤに集光させる。
一実施形態において、マイクロレンズ５５０は、有機物層５５２、及び有機物層５５２の表面をコンフォーマルに覆う無機物層５５４を含む。
例えば、有機物層５５２は、ＴＭＲ系樹脂（東京応化工業社製）又はＭＦＲ系樹脂（日本合成ゴム社製）を含む。
マイクロレンズ５５０は、イメージセンサ１に入射される光を光感知素子ＰＤに集光させる。
一実施形態において、マイクロレンズ５５０は、有機物層５５２、及び有機物層５５２の表面をコンフォーマルに覆う無機物層５５４を含む。
例えば、有機物層５５２は、ＴＭＲ系樹脂（東京応化工業社製）又はＭＦＲ系樹脂（日本合成ゴム社製）を含む。
【0018】
複数のカラーフィルタ層５３０は、例えば、Ｒ（ｒｅｄ）フィルタ、Ｂ（ｂｌｕｅ）フィルタ及びＧ（ｇｒｅｅｎ）フィルタを含む。
又は、複数のカラーフィルタ層５３０は、Ｃ（ｃｙａｎ）フィルタ、Ｙ（ｙｅｌｌｏｗ）フィルタ、及びＭ（Ｍａｇｅｎｔａ）フィルタを含む。
各光感知素子ＰＤ上には、Ｒフィルタ、Ｂフィルタ及びＧフィルタの内の１つのカラーフィルタ層５３０、又はＣフィルタ、Ｙフィルタ及びＭフィルタの内の１つのカラーフィルタ層５３０が形成され、各光感知素子ＰＤは、分離された入射光の成分を感知し、１つの色を認識する。
又は、複数のカラーフィルタ層５３０は、Ｃ（ｃｙａｎ）フィルタ、Ｙ（ｙｅｌｌｏｗ）フィルタ、及びＭ（Ｍａｇｅｎｔａ）フィルタを含む。
各光感知素子ＰＤ上には、Ｒフィルタ、Ｂフィルタ及びＧフィルタの内の１つのカラーフィルタ層５３０、又はＣフィルタ、Ｙフィルタ及びＭフィルタの内の１つのカラーフィルタ層５３０が形成され、各光感知素子ＰＤは、分離された入射光の成分を感知し、１つの色を認識する。
【0019】
第２基板層２００と複数のカラーフィルタ層５３０との間には、前面パッシベーション層５１０が配置される。
前面パッシベーション層５１０は、酸化物、窒化物、酸窒化物、又はそれらの組み合わせを含み得る。
例えば、前面パッシベーション層５１０は、シリコン窒化物、ハフニウム酸化物、アルミニウム酸化物、及びタンタル酸化物の内の１つを含むか、あるいはそれらの積層構造を有する。
前面パッシベーション層５１０上には、ガイドパターン５２０が形成される。
平面視において、ガイドパターン５２０は、グリッド状又はメッシュ状を有する。
ガイドパターン５２０は、１つの光感知素子ＰＤに、傾斜角を有して入射する光が、隣接した光感知素子ＰＤ内に進入することを防止する。
ガイドパターン５２０は、例えば、タングステン、アルミニウム、チタン、ルテニウム、コバルト、ニッケル、銅、金、銀、又は白金の内の少なくとも１つの金属物質を含み得る。
前面パッシベーション層５１０は、酸化物、窒化物、酸窒化物、又はそれらの組み合わせを含み得る。
例えば、前面パッシベーション層５１０は、シリコン窒化物、ハフニウム酸化物、アルミニウム酸化物、及びタンタル酸化物の内の１つを含むか、あるいはそれらの積層構造を有する。
前面パッシベーション層５１０上には、ガイドパターン５２０が形成される。
平面視において、ガイドパターン５２０は、グリッド状又はメッシュ状を有する。
ガイドパターン５２０は、１つの光感知素子ＰＤに、傾斜角を有して入射する光が、隣接した光感知素子ＰＤ内に進入することを防止する。
ガイドパターン５２０は、例えば、タングステン、アルミニウム、チタン、ルテニウム、コバルト、ニッケル、銅、金、銀、又は白金の内の少なくとも１つの金属物質を含み得る。
【0020】
ガイドパターン５２０が形成された前面パッシベーション層５１０上には、カラーフィルタ層５３０が光感知素子ＰＤと垂直方向（Ｚ方向）に重畳されるように配置される。
一実施形態において、ガイドパターン５２０と複数のカラーフィルタ層５３０とは、同一垂直レベルに位置する。
例えば、複数のカラーフィルタ層５３０は、平面視において、グリッド状又はメッシュ状を有するガイドパターン５２０内に限定される空間を充填する。
一実施形態において、ガイドパターン５２０と複数のカラーフィルタ層５３０とは、同一垂直レベルに位置する。
例えば、複数のカラーフィルタ層５３０は、平面視において、グリッド状又はメッシュ状を有するガイドパターン５２０内に限定される空間を充填する。
【0021】
イメージセンサ１は、光感知素子ＰＤ、光感知素子ＰＤに接続されるフローティング拡散領域ＦＤ、光感知素子ＰＤとフローティング拡散領域ＦＤとを接続する伝送トランジスタＴＴ、フローティング拡散領域ＦＤと接続されるリセットトランジスタＲＳＴ、及びソースフォロワトランジスタＳＦを含む。
一実施形態において、フローティング拡散領域ＦＤ及びリセットトランジスタＲＳＴは、伝送トランジスタＴＴから第１水平方向（Ｘ方向）側に配置され、ソースフォロワトランジスタＳＦは、伝送トランジスタＴＴから第２水平方向（Ｙ方向）側に配置されるが、それは例示的であり、それに限定されない。
第１水平方向（Ｘ方向）と第２水平方向（Ｙ方向）とは、互いに直交である。
一実施形態において、フローティング拡散領域ＦＤ及びリセットトランジスタＲＳＴは、伝送トランジスタＴＴから第１水平方向（Ｘ方向）側に配置され、ソースフォロワトランジスタＳＦは、伝送トランジスタＴＴから第２水平方向（Ｙ方向）側に配置されるが、それは例示的であり、それに限定されない。
第１水平方向（Ｘ方向）と第２水平方向（Ｙ方向）とは、互いに直交である。
【0022】
フローティング拡散領域ＦＤは、リセットトランジスタＲＳＴのソース領域と接続される。
一実施形態において、フローティング拡散領域ＦＤとリセットトランジスタＲＳＴのソース領域とは、一体をなす。
フローティング拡散領域ＦＤは、ソースフォロワトランジスタＳＦのゲート領域、すなわち、第２ゲート電極層１４４と電気的に接続される。
例えば、フローティング拡散領域ＦＤと第２ゲート電極層１４４とは、コンタクトパッド層１６２及びコンタクトプラグ１６４を介して電気的に接続される。
イメージセンサ１は、選択トランジスタＳＥＬ（図２２Ａ又は図２２Ｂ）をさらに含み得る。
一実施形態において、フローティング拡散領域ＦＤとリセットトランジスタＲＳＴのソース領域とは、一体をなす。
フローティング拡散領域ＦＤは、ソースフォロワトランジスタＳＦのゲート領域、すなわち、第２ゲート電極層１４４と電気的に接続される。
例えば、フローティング拡散領域ＦＤと第２ゲート電極層１４４とは、コンタクトパッド層１６２及びコンタクトプラグ１６４を介して電気的に接続される。
イメージセンサ１は、選択トランジスタＳＥＬ（図２２Ａ又は図２２Ｂ）をさらに含み得る。
【0023】
基板間絶縁層３００を基準として、光感知素子ＰＤは、第２基板層２００側に位置し、フローティング拡散領域ＦＤは、第１基板層１００側に位置する。
一実施形態において、光感知素子ＰＤは、第２基板層２００内に位置し、フローティング拡散領域ＦＤは、第１基板層１００内に位置する。
第１基板層１００は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。
ＩＶ族半導体物質は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はシリコンゲルマニウム（ＳｉＧｅ）を含み得る。
ＩＩＩ－Ｖ族半導体物質は、例えば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はインジウムガリウム砒素（ＩｎＧａＡｓ）を含み得る。
ＩＩ－ＶＩ族半導体物質は、例えば、テルル化亜鉛（ＺｎＴｅ）又は硫化カドミウム（ＣｄＳ）を含み得る。
一実施形態において、光感知素子ＰＤは、第２基板層２００内に位置し、フローティング拡散領域ＦＤは、第１基板層１００内に位置する。
第１基板層１００は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。
ＩＶ族半導体物質は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）又はシリコンゲルマニウム（ＳｉＧｅ）を含み得る。
ＩＩＩ－Ｖ族半導体物質は、例えば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はインジウムガリウム砒素（ＩｎＧａＡｓ）を含み得る。
ＩＩ－ＶＩ族半導体物質は、例えば、テルル化亜鉛（ＺｎＴｅ）又は硫化カドミウム（ＣｄＳ）を含み得る。
【0024】
第１基板層１００の一部分には、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６が形成される。
例えば、第１基板層１００には、第１導電型の不純物がドーピングされ、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれには、第１導電型と異なる第２導電型の不純物がドーピングされる。
一実施形態において、第１導電型は、ｐ型であり、第２導電型は、ｎ型である。
例えば、第１導電型の不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、又は水銀（Ｈｇ）の内の１つ又はそれ以上を含み得る。
例えば、第２導電型の不純物は、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、又はポロニウム（Ｐｏ）の内の１つ又はそれ以上を含み得る。
例えば、第１基板層１００には、第１導電型の不純物がドーピングされ、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれには、第１導電型と異なる第２導電型の不純物がドーピングされる。
一実施形態において、第１導電型は、ｐ型であり、第２導電型は、ｎ型である。
例えば、第１導電型の不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、又は水銀（Ｈｇ）の内の１つ又はそれ以上を含み得る。
例えば、第２導電型の不純物は、窒素（Ｎ）、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、又はポロニウム（Ｐｏ）の内の１つ又はそれ以上を含み得る。
【0025】
第１不純物領域１２２は、チャネル層１１０に隣接して配置される。
例えば、第１不純物領域１２２は、チャネル層１１０と接するように配置される。
第３不純物領域１２６は、第１不純物領域１２２と隣接するが、第１不純物領域１２２と離隔されて配置される。
第２不純物領域１２４は、第１不純物領域１２２及び第３不純物領域１２６それぞれと離隔されて配置される。
例えば、イメージセンサ１は、複数の光感知素子ＰＤそれぞれに対応して、互いに隣接するが、離隔される一対の第２不純物領域１２４を含む。
例えば、第１不純物領域１２２は、チャネル層１１０と接するように配置される。
第３不純物領域１２６は、第１不純物領域１２２と隣接するが、第１不純物領域１２２と離隔されて配置される。
第２不純物領域１２４は、第１不純物領域１２２及び第３不純物領域１２６それぞれと離隔されて配置される。
例えば、イメージセンサ１は、複数の光感知素子ＰＤそれぞれに対応して、互いに隣接するが、離隔される一対の第２不純物領域１２４を含む。
【0026】
一実施形態において、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれは、第１基板層１００と実質的に同一の厚みを有する。
例えば、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれの上面と、第１基板層１００の上面とは、同一の垂直レベルに位置して共面（ｃｏｐｌａｎａｒ）をなし、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれの下面と、第１基板層１００の下面とは、同一の垂直レベルに位置して共面をなす。
第１不純物領域１２２は、フローティング拡散領域ＦＤ及びリセットトランジスタＲＳＴのソース領域であり、第２不純物領域１２４は、ソースフォロワトランジスタＳＦのソース領域及びドレイン領域であり、第３不純物領域１２６は、リセットトランジスタＲＳＴのドレイン領域である。
本明細書において、ある構成要素の上面と下面は、説明する図面を基準として、ある構成要素の上側面と下側面を意味し、ここで、共に参照する図１０Ａ～図１０Ｃではなく、図１を基準として、ある構成要素の上側面と下側面を称する。
例えば、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれの上面と、第１基板層１００の上面とは、同一の垂直レベルに位置して共面（ｃｏｐｌａｎａｒ）をなし、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれの下面と、第１基板層１００の下面とは、同一の垂直レベルに位置して共面をなす。
第１不純物領域１２２は、フローティング拡散領域ＦＤ及びリセットトランジスタＲＳＴのソース領域であり、第２不純物領域１２４は、ソースフォロワトランジスタＳＦのソース領域及びドレイン領域であり、第３不純物領域１２６は、リセットトランジスタＲＳＴのドレイン領域である。
本明細書において、ある構成要素の上面と下面は、説明する図面を基準として、ある構成要素の上側面と下側面を意味し、ここで、共に参照する図１０Ａ～図１０Ｃではなく、図１を基準として、ある構成要素の上側面と下側面を称する。
【0027】
チャネル層１１０は、第１基板層１００及び基板間絶縁層３００を貫通し、第２基板層２００に延長される。
一実施形態において、チャネル層１１０は、第２基板層２００と接する。
例えば、チャネル層１１０には、第１導電型の不純物がドーピングされる。
チャネル層１１０は、第１基板層１００及び基板間絶縁層３００を貫通するチャネルホールＣＨの内側壁を覆う。
例えば、チャネル層１１０は、チャネルホールＣＨの内側壁に位置する、第１基板層１００及び基板間絶縁層３００と接する。
チャネル層１１０は、チャネルホールＣＨ内にゲートホールＧＨを限定する。
ゲートホールＧＨは、チャネル層１１０を貫通する。
ゲートホールＧＨは、チャネル層１１０を挟んで、第１基板層１００及び基板間絶縁層３００を貫通して第２基板層２００に延長される。
一実施形態において、チャネル層１１０は、第２基板層２００と接する。
例えば、チャネル層１１０には、第１導電型の不純物がドーピングされる。
チャネル層１１０は、第１基板層１００及び基板間絶縁層３００を貫通するチャネルホールＣＨの内側壁を覆う。
例えば、チャネル層１１０は、チャネルホールＣＨの内側壁に位置する、第１基板層１００及び基板間絶縁層３００と接する。
チャネル層１１０は、チャネルホールＣＨ内にゲートホールＧＨを限定する。
ゲートホールＧＨは、チャネル層１１０を貫通する。
ゲートホールＧＨは、チャネル層１１０を挟んで、第１基板層１００及び基板間絶縁層３００を貫通して第２基板層２００に延長される。
【0028】
第２基板層２００は、第１基板層１００と同一物質を含む。
第２基板層２００は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。
ＩＶ族半導体物質は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）を含み得る。
ＩＩＩ－Ｖ族半導体物質は、例えば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はインジウムガリウム砒素（ＩｎＧａＡｓ）を含み得る。
ＩＩ－ＶＩ族半導体物質は、例えば、テルル化亜鉛（ＺｎＴｅ）又は硫化カドミウム（ＣｄＳ）を含み得る。
第２基板層２００は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。
ＩＶ族半導体物質は、例えば、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）を含み得る。
ＩＩＩ－Ｖ族半導体物質は、例えば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、インジウム砒素（ＩｎＡｓ）、インジウムアンチモン（ＩｎＳｂ）、又はインジウムガリウム砒素（ＩｎＧａＡｓ）を含み得る。
ＩＩ－ＶＩ族半導体物質は、例えば、テルル化亜鉛（ＺｎＴｅ）又は硫化カドミウム（ＣｄＳ）を含み得る。
【0029】
第２基板層２００内には、複数のフォトダイオード領域２１０が配置される。
複数のフォトダイオード領域２１０それぞれには、第２導電型の不純物がドーピングされる。
複数のフォトダイオード領域２１０それぞれは、光感知素子ＰＤを構成する。
一実施形態において、フォトダイオード領域２１０は、チャネル層１１０、チャネルホールＣＨ、及びゲートホールＧＨと離隔される。
例えば、フォトダイオード領域２１０と、チャネル層１１０、チャネルホールＣＨ、及びゲートホールＧＨそれぞれとの間には、第２基板層２００の部分が介在する。
複数のフォトダイオード領域２１０それぞれには、第２導電型の不純物がドーピングされる。
複数のフォトダイオード領域２１０それぞれは、光感知素子ＰＤを構成する。
一実施形態において、フォトダイオード領域２１０は、チャネル層１１０、チャネルホールＣＨ、及びゲートホールＧＨと離隔される。
例えば、フォトダイオード領域２１０と、チャネル層１１０、チャネルホールＣＨ、及びゲートホールＧＨそれぞれとの間には、第２基板層２００の部分が介在する。
【0030】
図１、図１０Ｂ及び図１０Ｃには、第２基板層２００が、複数のフォトダイオード領域２１０を完全に取り囲むものとして示しているが、それに限定されない。
例えば、図１には、複数のフォトダイオード領域２１０と前面パッシベーション層５１０との間に第２基板層２００の部分が介在するものとして示しているが、それに限定されず、複数のフォトダイオード領域２１０は、前面パッシベーション層５１０と直接接することもできる。
ピクセル分離領域ＤＴＩは、第２基板層２００内で、複数の光感知素子ＰＤそれぞれの周囲を取り囲む。
ピクセル分離領域ＤＴＩは、平面視においてグリッド状又はメッシュ状を有する。
一実施形態において、ピクセル分離領域ＤＴＩは、第２基板層２００の上面から下面まで延長されるが、それに限定されない。
例えば、ピクセル分離領域ＤＴＩは、第２基板層２００の上面及び下面の内のいずれか１つと離隔される。
ピクセル分離領域ＤＴＩは、例えば、深いトレンチ素子分離（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）である。
例えば、図１には、複数のフォトダイオード領域２１０と前面パッシベーション層５１０との間に第２基板層２００の部分が介在するものとして示しているが、それに限定されず、複数のフォトダイオード領域２１０は、前面パッシベーション層５１０と直接接することもできる。
ピクセル分離領域ＤＴＩは、第２基板層２００内で、複数の光感知素子ＰＤそれぞれの周囲を取り囲む。
ピクセル分離領域ＤＴＩは、平面視においてグリッド状又はメッシュ状を有する。
一実施形態において、ピクセル分離領域ＤＴＩは、第２基板層２００の上面から下面まで延長されるが、それに限定されない。
例えば、ピクセル分離領域ＤＴＩは、第２基板層２００の上面及び下面の内のいずれか１つと離隔される。
ピクセル分離領域ＤＴＩは、例えば、深いトレンチ素子分離（ｄｅｅｐ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）である。
【0031】
第１基板層１００上には、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３を含む複数のゲート構造体が配置される。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含む。
例えば、第１ゲート構造体ＧＳ１は、第１ゲート絶縁層１３２及び第１ゲート電極層１４２の積層構造を有し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含む。
例えば、第１ゲート構造体ＧＳ１は、第１ゲート絶縁層１３２及び第１ゲート電極層１４２の積層構造を有し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有する。
【0032】
第１ゲート電極層１４２は、伝送トランジスタＴＴを構成する伝送ゲートであり、第２ゲート電極層１４４は、ソースフォロワトランジスタＳＦを構成するソースフォロワゲートであり、第３ゲート電極層１４６は、リセットトランジスタＲＳＴを構成するリセットゲートである。
別途に図に示していないが、イメージセンサ１は、選択トランジスタを構成する選択ゲートである別途のゲート電極層をさらに含んでもよい。
一実施形態において、第１ゲート電極層１４２は、垂直ゲート（ｖｅｒｔｉｃａｌ ｇａｔｅ）であり、第２ゲート電極層１４４及び第３ゲート電極層１４６それぞれは、平面ゲート（ｐｌａｎａｒ ｇａｔｅ）である。
第１ゲート構造体ＧＳ１は、ゲートホールＧＨを充填し、チャネル層１１０の下面上に延長される。
第２ゲート構造体ＧＳ２及び第３ゲート構造体ＧＳ３は、第１基板層１００の下面上にも配置される。
別途に図に示していないが、イメージセンサ１は、選択トランジスタを構成する選択ゲートである別途のゲート電極層をさらに含んでもよい。
一実施形態において、第１ゲート電極層１４２は、垂直ゲート（ｖｅｒｔｉｃａｌ ｇａｔｅ）であり、第２ゲート電極層１４４及び第３ゲート電極層１４６それぞれは、平面ゲート（ｐｌａｎａｒ ｇａｔｅ）である。
第１ゲート構造体ＧＳ１は、ゲートホールＧＨを充填し、チャネル層１１０の下面上に延長される。
第２ゲート構造体ＧＳ２及び第３ゲート構造体ＧＳ３は、第１基板層１００の下面上にも配置される。
【0033】
第１ゲート絶縁層１３２は、ゲートホールＧＨの内側壁と底面とを覆う。
一実施形態において、第１ゲート絶縁層１３２は、ゲートホールＧＨ内からチャネル層１１０の下面上に延長される。
チャネル層１１０の下面は、基板間絶縁層３００に反対の位置になるチャネル層１１０の面を意味する。
第１ゲート電極層１４２は、第１ゲート絶縁層１３２を覆い、ゲートホールＧＨを充填する。
チャネル層１１０及び第２基板層２００それぞれと第１ゲート電極層１４２との間には、第１ゲート絶縁層１３２が介在する。
第２ゲート絶縁層１３４及び第３ゲート絶縁層１３６それぞれは、第１基板層１００の下面上に配置される。
第２ゲート電極層１４４及び第３ゲート電極層１４６は、第２ゲート絶縁層１３４と第３ゲート絶縁層１３６との間に介在し、第１基板層１００の下面上に配置される。
第２ゲート構造体ＧＳ２は、一対の第２不純物領域１２４間の第１基板層１００の下面上に配置される。
第３ゲート構造体ＧＳ３は、第１不純物領域１２２と第３不純物領域１２６との間の第１基板層１００の下面上に配置される。
一実施形態において、第１ゲート絶縁層１３２は、ゲートホールＧＨ内からチャネル層１１０の下面上に延長される。
チャネル層１１０の下面は、基板間絶縁層３００に反対の位置になるチャネル層１１０の面を意味する。
第１ゲート電極層１４２は、第１ゲート絶縁層１３２を覆い、ゲートホールＧＨを充填する。
チャネル層１１０及び第２基板層２００それぞれと第１ゲート電極層１４２との間には、第１ゲート絶縁層１３２が介在する。
第２ゲート絶縁層１３４及び第３ゲート絶縁層１３６それぞれは、第１基板層１００の下面上に配置される。
第２ゲート電極層１４４及び第３ゲート電極層１４６は、第２ゲート絶縁層１３４と第３ゲート絶縁層１３６との間に介在し、第１基板層１００の下面上に配置される。
第２ゲート構造体ＧＳ２は、一対の第２不純物領域１２４間の第１基板層１００の下面上に配置される。
第３ゲート構造体ＧＳ３は、第１不純物領域１２２と第３不純物領域１２６との間の第１基板層１００の下面上に配置される。
【0034】
第１基板層１００の下面上には、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３の周囲を取り囲むゲート間絶縁層１５０が配置される。
ゲート間絶縁層１５０は、第１基板層１００の下面上で、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３それぞれの側面、すなわち、第１ゲート絶縁層１３２の側面と第１ゲート電極層１４２の側面、第２ゲート絶縁層１３４の側面と第２ゲート電極層１４４の側面、及び第３ゲート絶縁層１３６の側面と第３ゲート電極層１４６の側面を覆って取り囲む。
ゲート間絶縁層１５０は、第１基板層１００の下面上で、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３それぞれの側面、すなわち、第１ゲート絶縁層１３２の側面と第１ゲート電極層１４２の側面、第２ゲート絶縁層１３４の側面と第２ゲート電極層１４４の側面、及び第３ゲート絶縁層１３６の側面と第３ゲート電極層１４６の側面を覆って取り囲む。
【0035】
ゲート間絶縁層１５０の下面上には、コンタクト構造体１６０が配置される。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の下面を覆う層間絶縁層１６６を含む。
一実施形態において、コンタクト構造体１６０は、複数のコンタクトパッド層１６２の内の一部が他の一部と異なる垂直レベルに位置する多層構造を有する。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと接続される。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと電気的に接続される。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の下面を覆う層間絶縁層１６６を含む。
一実施形態において、コンタクト構造体１６０は、複数のコンタクトパッド層１６２の内の一部が他の一部と異なる垂直レベルに位置する多層構造を有する。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと接続される。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと電気的に接続される。
【0036】
コンタクト構造体１６０の下面上には、配線構造体１７０が配置される。
配線構造体１７０は、複数の導電性配線１７２と、複数の導電性配線１７２を取り囲み、コンタクト構造体１６０の下面を覆う配線絶縁層１７６とを含む。
複数の導電性配線１７２は、複数の配線ラインと、複数の配線ラインと複数のコンタクトパッド層１６２とを接続する複数の配線ビアとを含む。
配線構造体１７０の下面上には、ロジック基板ＷＦＬが配置される。
ロジック基板ＷＦＬは、第３基板層４１０、第３基板層４１０内に配置されるロジック回路素子４２０、及びロジック配線絶縁層４３０を含む。
ロジック配線絶縁層４３０は、配線絶縁層１７６と接する。
配線絶縁層１７６は、第１配線絶縁層とも称し、ロジック配線絶縁層４３０は、第２配線絶縁層とも称する。
配線構造体１７０は、複数の導電性配線１７２と、複数の導電性配線１７２を取り囲み、コンタクト構造体１６０の下面を覆う配線絶縁層１７６とを含む。
複数の導電性配線１７２は、複数の配線ラインと、複数の配線ラインと複数のコンタクトパッド層１６２とを接続する複数の配線ビアとを含む。
配線構造体１７０の下面上には、ロジック基板ＷＦＬが配置される。
ロジック基板ＷＦＬは、第３基板層４１０、第３基板層４１０内に配置されるロジック回路素子４２０、及びロジック配線絶縁層４３０を含む。
ロジック配線絶縁層４３０は、配線絶縁層１７６と接する。
配線絶縁層１７６は、第１配線絶縁層とも称し、ロジック配線絶縁層４３０は、第２配線絶縁層とも称する。
【0037】
一実施形態において、第３基板層４１０は、第１基板層１００又は第２基板層２００と同一の物質を含む。
例えば、第３基板層４１０は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。
ロジック回路素子４２０は、図２０に示す、ロウドライバ１１２０、コントローラ１１３０、及びピクセル信号処理部１１４０の内の少なくとも一部を含み得、図２１に示す、垂直駆動回路２４００、カラム信号処理回路２５００、水平駆動回路２６００、出力回路２７００、及び制御回路２８００の内の少なくとも一部を含み得る。
例えば、第３基板層４１０は、ＩＶ族半導体物質、ＩＩＩ－Ｖ族半導体物質、又はＩＩ－ＶＩ族半導体物質を含む。
ロジック回路素子４２０は、図２０に示す、ロウドライバ１１２０、コントローラ１１３０、及びピクセル信号処理部１１４０の内の少なくとも一部を含み得、図２１に示す、垂直駆動回路２４００、カラム信号処理回路２５００、水平駆動回路２６００、出力回路２７００、及び制御回路２８００の内の少なくとも一部を含み得る。
【0038】
光素子基板ＷＦＯとロジック基板ＷＦＬとは、複数の結合パッドＢＰによっても電気的に接続される。
例えば、複数の結合パッドＢＰは、複数の導電性配線１７２とロジック回路素子４２０とを電気的に接続する。
複数の結合パッドＢＰは、配線構造体１７０に配置される第１パッド部１９０と、ロジック基板ＷＦＬに配置される第２パッド部４９０とを含む。
一実施形態において、配線絶縁層１７６は、第１パッド部１９０を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０を取り囲む。
例えば、配線絶縁層１７６は、第１パッド部１９０の側面を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０の側面を取り囲む。
例えば、複数の結合パッドＢＰは、複数の導電性配線１７２とロジック回路素子４２０とを電気的に接続する。
複数の結合パッドＢＰは、配線構造体１７０に配置される第１パッド部１９０と、ロジック基板ＷＦＬに配置される第２パッド部４９０とを含む。
一実施形態において、配線絶縁層１７６は、第１パッド部１９０を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０を取り囲む。
例えば、配線絶縁層１７６は、第１パッド部１９０の側面を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０の側面を取り囲む。
【0039】
複数の結合パッドＢＰは、配線構造体１７０とロジック基板ＷＦＬとの界面、すなわち、配線絶縁層１７６とロジック配線絶縁層４３０との界面に配置される。
結合パッドＢＰをなすように互いに対応する第１パッド部１９０と第２パッド部４９０とは、互いに垂直にオーバーラップするように配置され、互いに対しても付着される。
例えば、第１パッド部１９０と第２パッド部４９０との界面であるボンディング界面は、配線絶縁層１７６とロジック配線絶縁層４３０との界面と同一平面に配置される。
互いに対応する第１パッド部１９０と第２パッド部４９０とは、熱によって拡張（ｅｘｐａｎｓｉｏｎ）し、互いに接した後、含む金属原子の拡散によって一体をなすように拡散ボンディング（ｄｉｆｆｕｓｉｏｎ ｂｏｎｄｉｎｇ）された結合パッドＢＰになる。
配線絶縁層１７６とロジック配線絶縁層４３０とは、共有結合をなして接合される。
例えば、光素子基板ＷＦＯとロジック基板ＷＦＬとは、金属－酸化物ハイブリッドボンディング（ｍｅｔａｌ－ｏｘｉｄｅ ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式によって積層される。
結合パッドＢＰをなすように互いに対応する第１パッド部１９０と第２パッド部４９０とは、互いに垂直にオーバーラップするように配置され、互いに対しても付着される。
例えば、第１パッド部１９０と第２パッド部４９０との界面であるボンディング界面は、配線絶縁層１７６とロジック配線絶縁層４３０との界面と同一平面に配置される。
互いに対応する第１パッド部１９０と第２パッド部４９０とは、熱によって拡張（ｅｘｐａｎｓｉｏｎ）し、互いに接した後、含む金属原子の拡散によって一体をなすように拡散ボンディング（ｄｉｆｆｕｓｉｏｎ ｂｏｎｄｉｎｇ）された結合パッドＢＰになる。
配線絶縁層１７６とロジック配線絶縁層４３０とは、共有結合をなして接合される。
例えば、光素子基板ＷＦＯとロジック基板ＷＦＬとは、金属－酸化物ハイブリッドボンディング（ｍｅｔａｌ－ｏｘｉｄｅ ｈｙｂｒｉｄ ｂｏｎｄｉｎｇ）方式によって積層される。
【0040】
本発明によるイメージセンサ１は、光感知素子ＰＤとフローティング拡散領域ＦＤとが基板間絶縁層３００を挟んで互いに離隔される。
光感知素子ＰＤとフローティング拡散領域ＦＤとの電荷移動経路ＦＰは、チャネル層１１０を通じて形成される。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間、例えば、第２基板層２００とフローティング拡散領域ＦＤとの間に基板間絶縁層３００が介在し、第２基板層２００とフローティング拡散領域ＦＤとがｐｎ接合を行わない。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間の寄生キャパシタンスが最小化され、変換利得（ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ）が向上し、イメージセンサ１の光検出性能が向上する。
光感知素子ＰＤとフローティング拡散領域ＦＤとの電荷移動経路ＦＰは、チャネル層１１０を通じて形成される。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間、例えば、第２基板層２００とフローティング拡散領域ＦＤとの間に基板間絶縁層３００が介在し、第２基板層２００とフローティング拡散領域ＦＤとがｐｎ接合を行わない。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間の寄生キャパシタンスが最小化され、変換利得（ｃｏｎｖｅｒｓｉｏｎ ｇａｉｎ）が向上し、イメージセンサ１の光検出性能が向上する。
【0041】
図２Ａを参照すると、第１基板層１００を含む第１ウェーハＷＦ１と、第２基板層２００を含む第２ウェーハＷＦ２とを準備する。
第１基板層１００上には、第１接合絶縁層３１０を形成し、第２基板層２００上には、第２接合絶縁層３２０を形成する。
第１ウェーハＷＦ１及び第２ウェーハＷＦ２それぞれに水素イオンを注入し、第１基板層１００及び第２基板層２００それぞれに第１水素注入層ＨＩＬ１及び第２水素注入層ＨＩＬ２を形成する。
水素イオンは、約５０ＫｅＶ以下のエネルギーを使用して、第１基板層１００及び第２基板層２００それぞれに注入する。
第１水素注入層ＨＩＬ１を形成するための水素イオンの注入エネルギーは、第２水素注入層ＨＩＬ２を形成するための水素イオンの注入エネルギーよりも低い。
第１接合絶縁層３１０から第１水素注入層ＨＩＬ１までの深さは、第２接合絶縁層３２０から第２水素注入層ＨＩＬ２までの深さよりも浅い。
例えば、第１接合絶縁層３１０から第１水素注入層ＨＩＬ１までの深さは、数百ｎｍであり、第２接合絶縁層３２０から第２水素注入層ＨＩＬ２までの深さは、数μｍである。
第１基板層１００上には、第１接合絶縁層３１０を形成し、第２基板層２００上には、第２接合絶縁層３２０を形成する。
第１ウェーハＷＦ１及び第２ウェーハＷＦ２それぞれに水素イオンを注入し、第１基板層１００及び第２基板層２００それぞれに第１水素注入層ＨＩＬ１及び第２水素注入層ＨＩＬ２を形成する。
水素イオンは、約５０ＫｅＶ以下のエネルギーを使用して、第１基板層１００及び第２基板層２００それぞれに注入する。
第１水素注入層ＨＩＬ１を形成するための水素イオンの注入エネルギーは、第２水素注入層ＨＩＬ２を形成するための水素イオンの注入エネルギーよりも低い。
第１接合絶縁層３１０から第１水素注入層ＨＩＬ１までの深さは、第２接合絶縁層３２０から第２水素注入層ＨＩＬ２までの深さよりも浅い。
例えば、第１接合絶縁層３１０から第１水素注入層ＨＩＬ１までの深さは、数百ｎｍであり、第２接合絶縁層３２０から第２水素注入層ＨＩＬ２までの深さは、数μｍである。
【0042】
図２Ｂを参照すると、第１接合絶縁層３１０と第２接合絶縁層３２０とが接するように、第１ウェーハＷＦ１と第２ウェーハＷＦ２とを接するようにする。
図２Ｂ及び図２Ｃを共に参照すると、第１ウェーハＷＦ１と第２ウェーハＷＦ２とに熱処理を行い、第１接合絶縁層３１０と第２接合絶縁層３２０とが接合した基板間絶縁層３００を形成し、第１水素注入層ＨＩＬ１及び第２水素注入層ＨＩＬ２それぞれに気泡（ｂｌｉｓｔｅｒ）が形成され、第１基板層１００及び第２基板層２００それぞれが分離されるフレーク（ｆｌａｋｅ）形状が発生する。
第１基板層１００及び第２基板層２００それぞれが分離され、第１水素注入層ＨＩＬ１及び第２水素注入層ＨＩＬ２を中心に基板間絶縁層３００に近い、第１基板層１００の部分及び第２基板層２００の部分のみが基板間絶縁層３００の上面及び下面上に残留された光素子基板ＷＦＯが形成される。
光素子基板ＷＦＯにおいて、第１基板層１００は、数百ｎｍの厚みを有し、第２基板層２００は、数μｍの厚みを有し、基板間絶縁層３００は、数十ｎｍ～数百ｎｍの厚みを有する。
一実施形態において、光素子基板ＷＦＯにおいて、第１基板層１００は、約３００ｎｍ以下の厚みを有し、第２基板層２００は、約４μｍ以下の厚みを有する。
図２Ｂ及び図２Ｃを共に参照すると、第１ウェーハＷＦ１と第２ウェーハＷＦ２とに熱処理を行い、第１接合絶縁層３１０と第２接合絶縁層３２０とが接合した基板間絶縁層３００を形成し、第１水素注入層ＨＩＬ１及び第２水素注入層ＨＩＬ２それぞれに気泡（ｂｌｉｓｔｅｒ）が形成され、第１基板層１００及び第２基板層２００それぞれが分離されるフレーク（ｆｌａｋｅ）形状が発生する。
第１基板層１００及び第２基板層２００それぞれが分離され、第１水素注入層ＨＩＬ１及び第２水素注入層ＨＩＬ２を中心に基板間絶縁層３００に近い、第１基板層１００の部分及び第２基板層２００の部分のみが基板間絶縁層３００の上面及び下面上に残留された光素子基板ＷＦＯが形成される。
光素子基板ＷＦＯにおいて、第１基板層１００は、数百ｎｍの厚みを有し、第２基板層２００は、数μｍの厚みを有し、基板間絶縁層３００は、数十ｎｍ～数百ｎｍの厚みを有する。
一実施形態において、光素子基板ＷＦＯにおいて、第１基板層１００は、約３００ｎｍ以下の厚みを有し、第２基板層２００は、約４μｍ以下の厚みを有する。
【0043】
図３を参照すると、光素子基板ＷＦＯをハンドリング基板ＷＦＨ上に付着させる。
光素子基板ＷＦＯは、第１基板層１００がハンドリング基板ＷＦＨに向かうように、ハンドリング基板ＷＦＨ上に付着させる。
図４を参照すると、第２基板層２００内に、複数のフォトダイオード領域２１０、及び複数のフォトダイオード領域２１０それぞれの周囲を取り囲むピクセル分離領域ＤＴＩを形成する。
ピクセル分離領域ＤＴＩは、平面視においてグリッド状又はメッシュ状を有するように形成する。
一実施形態において、ピクセル分離領域ＤＴＩは、第２基板層２００の上面から下面まで延長されて形成するが、それに限定されない。
例えば、ピクセル分離領域ＤＴＩは、第２基板層２００の上面及び下面の内のいずれか１つと離隔されて形成することも可能である。
次いで、第２基板層２００上に保護絶縁層２２０を形成する。
保護絶縁層２２０は、相対的に厚く形成する。
例えば、第２基板層２００は、基板間絶縁層３００より厚く形成する。
次いで、ハンドリング基板ＷＦＨから光素子基板ＷＦＯが分離される。
光素子基板ＷＦＯは、第１基板層１００がハンドリング基板ＷＦＨに向かうように、ハンドリング基板ＷＦＨ上に付着させる。
図４を参照すると、第２基板層２００内に、複数のフォトダイオード領域２１０、及び複数のフォトダイオード領域２１０それぞれの周囲を取り囲むピクセル分離領域ＤＴＩを形成する。
ピクセル分離領域ＤＴＩは、平面視においてグリッド状又はメッシュ状を有するように形成する。
一実施形態において、ピクセル分離領域ＤＴＩは、第２基板層２００の上面から下面まで延長されて形成するが、それに限定されない。
例えば、ピクセル分離領域ＤＴＩは、第２基板層２００の上面及び下面の内のいずれか１つと離隔されて形成することも可能である。
次いで、第２基板層２００上に保護絶縁層２２０を形成する。
保護絶縁層２２０は、相対的に厚く形成する。
例えば、第２基板層２００は、基板間絶縁層３００より厚く形成する。
次いで、ハンドリング基板ＷＦＨから光素子基板ＷＦＯが分離される。
【0044】
図５Ａ及び図５Ｂを共に参照すると、図４の結果物を上下逆さまにして、保護絶縁層２２０を下向きに、光素子基板ＷＦＯを上向きに配置する。
第１基板層１００の一部分及び基板間絶縁層３００の一部分を除去し、第１基板層１００及び基板間絶縁層３００を貫通する複数のチャネルホールＣＨを形成する。
一実施形態において、チャネルホールＣＨの底面には、第２基板層２００が露出される。
他の一実施形態において、チャネルホールＣＨは、第２基板層２００内に延長され、チャネルホールＣＨの底面には、フォトダイオード領域２１０が露出される。
一実施形態において、チャネルホールＣＨの水平断面は、円状であるが、それに限定されない。
例えば、チャネルホールＣＨの水平断面は、円状、楕円状、又は長方形状のような多角形状であり得る。
第１基板層１００の一部分及び基板間絶縁層３００の一部分を除去し、第１基板層１００及び基板間絶縁層３００を貫通する複数のチャネルホールＣＨを形成する。
一実施形態において、チャネルホールＣＨの底面には、第２基板層２００が露出される。
他の一実施形態において、チャネルホールＣＨは、第２基板層２００内に延長され、チャネルホールＣＨの底面には、フォトダイオード領域２１０が露出される。
一実施形態において、チャネルホールＣＨの水平断面は、円状であるが、それに限定されない。
例えば、チャネルホールＣＨの水平断面は、円状、楕円状、又は長方形状のような多角形状であり得る。
【0045】
図６Ａ及び図６Ｂを共に参照すると、チャネルホールＣＨを充填するチャネル層１１０を形成する。
例えば、チャネル層１１０には、第１導電型の不純物がドーピングする。
チャネル層１１０は、第２基板層２００をシード層とするＳＥＧ（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程を実行して形成する。
チャネル層１１０は、第１基板層１００の上面とチャネル層１１０の上面とが共面をなすように形成する。
例えば、チャネル層１１０には、第１導電型の不純物がドーピングする。
チャネル層１１０は、第２基板層２００をシード層とするＳＥＧ（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程を実行して形成する。
チャネル層１１０は、第１基板層１００の上面とチャネル層１１０の上面とが共面をなすように形成する。
【0046】
図７Ａ及び図７Ｂを共に参照すると、チャネル層１１０の一部分を除去し、チャネル層１１０を貫通する複数のゲートホールＧＨを形成する。
ゲートホールＧＨは、チャネル層１１０を挟んで、第１基板層１００及び基板間絶縁層３００を貫通し、第２基板層２００に延長されるように形成する。
チャネル層１１０は、チャネルホールＣＨ内にゲートホールＧＨを限定する。
ゲートホールＧＨが形成された結果として、チャネル層１１０は、第１基板層１００及び基板間絶縁層３００を貫通するチャネルホールＣＨの内側壁を覆い、チャネルホールＣＨ内にゲートホールＧＨを限定する。
ゲートホールＧＨは、チャネル層１１０を挟んで、第１基板層１００及び基板間絶縁層３００を貫通し、第２基板層２００に延長されるように形成する。
チャネル層１１０は、チャネルホールＣＨ内にゲートホールＧＨを限定する。
ゲートホールＧＨが形成された結果として、チャネル層１１０は、第１基板層１００及び基板間絶縁層３００を貫通するチャネルホールＣＨの内側壁を覆い、チャネルホールＣＨ内にゲートホールＧＨを限定する。
【0047】
図８Ａ～図８Ｃを共に参照すると、第１基板層１００の一部分に、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６を形成する。
例えば、第１基板層１００の一部分に第２導電型の不純物をドーピングし、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６を形成する。
一実施形態において、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれは、第１基板層１００と同一の厚みを有するように形成する。
例えば、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれは、第１基板層１００の上面から第１基板層１００の下面まで第２導電型の不純物をドーピングして形成する。
第１不純物領域１２２は、チャネル層１１０と接するように形成する。
第３不純物領域１２６は、第１不純物領域１２２と隣接するが、第１不純物領域１２２と離隔されて形成する。
第２不純物領域１２４は、第１不純物領域１２２及び第３不純物領域１２６それぞれと離隔されて形成する。
例えば、複数のフォトダイオード領域２１０それぞれに対応して、互いに隣接するが、離隔される一対の第２不純物領域１２４を形成する。
例えば、第１基板層１００の一部分に第２導電型の不純物をドーピングし、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６を形成する。
一実施形態において、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれは、第１基板層１００と同一の厚みを有するように形成する。
例えば、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６それぞれは、第１基板層１００の上面から第１基板層１００の下面まで第２導電型の不純物をドーピングして形成する。
第１不純物領域１２２は、チャネル層１１０と接するように形成する。
第３不純物領域１２６は、第１不純物領域１２２と隣接するが、第１不純物領域１２２と離隔されて形成する。
第２不純物領域１２４は、第１不純物領域１２２及び第３不純物領域１２６それぞれと離隔されて形成する。
例えば、複数のフォトダイオード領域２１０それぞれに対応して、互いに隣接するが、離隔される一対の第２不純物領域１２４を形成する。
【0048】
図９Ａ～図９Ｃを共に参照すると、第１基板層１００上に、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３を含む複数のゲート構造体を形成する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含むように形成する。
例えば、第１ゲート構造体ＧＳ１は、第１ゲート絶縁層１３２及び第１ゲート電極層１４２の積層構造を有するように形成し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有するように形成し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有するように形成する。
一実施形態において、第１ゲート電極層１４２は、垂直ゲートとして形成し、第２ゲート電極層１４４及び第３ゲート電極層１４６それぞれは、平面ゲートとして形成する。
第１ゲート構造体ＧＳ１は、ゲートホールＧＨを充填する。
一実施形態において、第１ゲート構造体ＧＳ１は、ゲートホールＧＨを充填し、チャネル層１１０の上面上に延長されるように形成する。
第２ゲート構造体ＧＳ２及び第３ゲート構造体ＧＳ３は、第１基板層１００の上面上に形成する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含むように形成する。
例えば、第１ゲート構造体ＧＳ１は、第１ゲート絶縁層１３２及び第１ゲート電極層１４２の積層構造を有するように形成し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有するように形成し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有するように形成する。
一実施形態において、第１ゲート電極層１４２は、垂直ゲートとして形成し、第２ゲート電極層１４４及び第３ゲート電極層１４６それぞれは、平面ゲートとして形成する。
第１ゲート構造体ＧＳ１は、ゲートホールＧＨを充填する。
一実施形態において、第１ゲート構造体ＧＳ１は、ゲートホールＧＨを充填し、チャネル層１１０の上面上に延長されるように形成する。
第２ゲート構造体ＧＳ２及び第３ゲート構造体ＧＳ３は、第１基板層１００の上面上に形成する。
【0049】
第１ゲート絶縁層１３２は、ゲートホールＧＨの内側壁と底面とを覆うように形成される。
一実施形態において、第１ゲート絶縁層１３２は、ゲートホールＧＨ内からチャネル層１１０の下面上に延長されるように形成する。
第１ゲート電極層１４２は、第１ゲート絶縁層１３２を覆い、ゲートホールＧＨを充填するように形成する。
第１ゲート絶縁層１３２は、チャネル層１１０及び第２基板層２００それぞれと第１ゲート電極層１４２との間に介在するように形成する。
第２ゲート絶縁層１３４及び第３ゲート絶縁層１３６それぞれは、第１基板層１００の上面上に形成する。
第２ゲート電極層１４４及び第３ゲート電極層１４６は、第２ゲート絶縁層１３４及び第３ゲート絶縁層１３６を挟んで、第１基板層１００の上面上に配置する。
第２ゲート構造体ＧＳ２は、一対の第２不純物領域１２４間の第１基板層１００の上面上に形成する。
第３ゲート構造体ＧＳ３は、第１不純物領域１２２と第３不純物領域１２６との間の第１基板層１００の上面上に形成する。
第１基板層１００の上面上には、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３の周囲を取り囲むゲート間絶縁層１５０を形成する。
ゲート間絶縁層１５０は、第１基板層１００の上面上で、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３それぞれの側面を覆うように形成する。
一実施形態において、第１ゲート絶縁層１３２は、ゲートホールＧＨ内からチャネル層１１０の下面上に延長されるように形成する。
第１ゲート電極層１４２は、第１ゲート絶縁層１３２を覆い、ゲートホールＧＨを充填するように形成する。
第１ゲート絶縁層１３２は、チャネル層１１０及び第２基板層２００それぞれと第１ゲート電極層１４２との間に介在するように形成する。
第２ゲート絶縁層１３４及び第３ゲート絶縁層１３６それぞれは、第１基板層１００の上面上に形成する。
第２ゲート電極層１４４及び第３ゲート電極層１４６は、第２ゲート絶縁層１３４及び第３ゲート絶縁層１３６を挟んで、第１基板層１００の上面上に配置する。
第２ゲート構造体ＧＳ２は、一対の第２不純物領域１２４間の第１基板層１００の上面上に形成する。
第３ゲート構造体ＧＳ３は、第１不純物領域１２２と第３不純物領域１２６との間の第１基板層１００の上面上に形成する。
第１基板層１００の上面上には、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３の周囲を取り囲むゲート間絶縁層１５０を形成する。
ゲート間絶縁層１５０は、第１基板層１００の上面上で、第１ゲート構造体ＧＳ１、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３それぞれの側面を覆うように形成する。
【0050】
図１０Ａ～図１０Ｃを共に参照すると、ゲート間絶縁層１５０の上面上にコンタクト構造体１６０を形成する。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の上面を覆う層間絶縁層１６６を含むように形成する。
一実施形態において、コンタクト構造体１６０は、複数のコンタクトパッド層１６２の内の一部が他の一部と異なる垂直レベルに位置する多層構造を有するように形成する。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと接続する。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと電気的に接続する。
複数のコンタクトパッド層１６２の内の一部と、複数のコンタクトプラグ１６４の内の一部とは、第１不純物領域１２２と第２ゲート電極層１４４とを電気的に接続するように形成する。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の上面を覆う層間絶縁層１６６を含むように形成する。
一実施形態において、コンタクト構造体１６０は、複数のコンタクトパッド層１６２の内の一部が他の一部と異なる垂直レベルに位置する多層構造を有するように形成する。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと接続する。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと電気的に接続する。
複数のコンタクトパッド層１６２の内の一部と、複数のコンタクトプラグ１６４の内の一部とは、第１不純物領域１２２と第２ゲート電極層１４４とを電気的に接続するように形成する。
【0051】
図１１を参照すると、コンタクト構造体１６０の上面上に配線構造体１７０を形成する。
配線構造体１７０は、複数の導電性配線１７２と、複数の導電性配線１７２を取り囲み、コンタクト構造体１６０の下面を覆う配線絶縁層１７６とを含むように形成する。
複数の導電性配線１７２は、複数の配線ラインと、前記複数の配線ラインと複数のコンタクトパッド層１６２とを接続する複数の配線ビアとを含むように形成する。
配線構造体１７０の上面上には、ロジック基板ＷＦＬを付着させる。
ロジック基板ＷＦＬは、第３基板層４１０、第３基板層４１０内に配置されるロジック回路素子４２０、及びロジック配線絶縁層４３０を含む。
ロジック配線絶縁層４３０は、配線絶縁層１７６と接するように形成する。
光素子基板ＷＦＯとロジック基板ＷＦＬとは、複数の結合パッドＢＰによって電気的に接続する。
配線構造体１７０は、複数の導電性配線１７２と、複数の導電性配線１７２を取り囲み、コンタクト構造体１６０の下面を覆う配線絶縁層１７６とを含むように形成する。
複数の導電性配線１７２は、複数の配線ラインと、前記複数の配線ラインと複数のコンタクトパッド層１６２とを接続する複数の配線ビアとを含むように形成する。
配線構造体１７０の上面上には、ロジック基板ＷＦＬを付着させる。
ロジック基板ＷＦＬは、第３基板層４１０、第３基板層４１０内に配置されるロジック回路素子４２０、及びロジック配線絶縁層４３０を含む。
ロジック配線絶縁層４３０は、配線絶縁層１７６と接するように形成する。
光素子基板ＷＦＯとロジック基板ＷＦＬとは、複数の結合パッドＢＰによって電気的に接続する。
【0052】
例えば、複数の結合パッドＢＰは、複数の導電性配線１７２とロジック回路素子４２０とを電気的に接続する。
複数の結合パッドＢＰは、配線構造体１７０に配置される第１パッド部１９０と、ロジック基板ＷＦＬに配置される第２パッド部４９０とを含む。
一実施形態において、配線絶縁層１７６は、第１パッド部１９０を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０を取り囲む。
例えば、配線絶縁層１７６は、第１パッド部１９０の側面を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０の側面を取り囲む。
複数の結合パッドＢＰは、配線構造体１７０とロジック基板ＷＦＬとの界面、すなわち、配線絶縁層１７６とロジック配線絶縁層４３０との界面に配置されるように形成する。
結合パッドＢＰをなすように互いに対応する第１パッド部１９０と第２パッド部４９０とは、互いに垂直にオーバーラップされるように配置し、互いに対しても付着させる。
複数の結合パッドＢＰは、配線構造体１７０に配置される第１パッド部１９０と、ロジック基板ＷＦＬに配置される第２パッド部４９０とを含む。
一実施形態において、配線絶縁層１７６は、第１パッド部１９０を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０を取り囲む。
例えば、配線絶縁層１７６は、第１パッド部１９０の側面を取り囲み、ロジック配線絶縁層４３０は、第２パッド部４９０の側面を取り囲む。
複数の結合パッドＢＰは、配線構造体１７０とロジック基板ＷＦＬとの界面、すなわち、配線絶縁層１７６とロジック配線絶縁層４３０との界面に配置されるように形成する。
結合パッドＢＰをなすように互いに対応する第１パッド部１９０と第２パッド部４９０とは、互いに垂直にオーバーラップされるように配置し、互いに対しても付着させる。
【0053】
例えば、第１パッド部１９０と第２パッド部４９０との界面であるボンディング界面は、配線絶縁層１７６とロジック配線絶縁層４３０との界面と同一平面に配置されるように形成する。
互いに対応する第１パッド部１９０と第２パッド部４９０とは、熱によって拡張し、互いに接した後、含む金属原子の拡散によって一体をなすように拡散ボンディングされた結合パッドＢＰを形成する。
配線絶縁層１７６とロジック配線絶縁層４３０とは、共有結合をなして接合させる。
例えば、ロジック基板ＷＦＬは、光素子基板ＷＦＯ上に金属－酸化物ハイブリッドボンディング方式によって積層させる。
次いで、図１に示すように、図１１の結果物を上下逆さまにして、保護絶縁層２２０を上向きに、光素子基板ＷＦＯを下向きに配置した後、保護絶縁層２２０を除去し、第２基板層２００上に、前面パッシベーション層５１０、ガイドパターン５２０、複数のカラーフィルタ層５３０及び複数のマイクロレンズ５００を形成し、イメージセンサ１を形成する。
互いに対応する第１パッド部１９０と第２パッド部４９０とは、熱によって拡張し、互いに接した後、含む金属原子の拡散によって一体をなすように拡散ボンディングされた結合パッドＢＰを形成する。
配線絶縁層１７６とロジック配線絶縁層４３０とは、共有結合をなして接合させる。
例えば、ロジック基板ＷＦＬは、光素子基板ＷＦＯ上に金属－酸化物ハイブリッドボンディング方式によって積層させる。
次いで、図１に示すように、図１１の結果物を上下逆さまにして、保護絶縁層２２０を上向きに、光素子基板ＷＦＯを下向きに配置した後、保護絶縁層２２０を除去し、第２基板層２００上に、前面パッシベーション層５１０、ガイドパターン５２０、複数のカラーフィルタ層５３０及び複数のマイクロレンズ５００を形成し、イメージセンサ１を形成する。
【0054】
図１２は、本発明の一実施形態によるイメージセンサ概略構成を示す断面図である。
図１２において、図１と重複する説明は、省略可能である。
図１２を図１０Ａ～図１０Ｃと共に参照すると、イメージセンサ１ａは、複数の光感知素子ＰＤを有する光素子基板ＷＦＯ、光素子基板ＷＦＯ上に配置される複数のマイクロレンズ５５０、及び光素子基板ＷＦＯと複数のマイクロレンズ５５０との間に介在する複数のカラーフィルタ層５３０を含む。
図１２において、図１と重複する説明は、省略可能である。
図１２を図１０Ａ～図１０Ｃと共に参照すると、イメージセンサ１ａは、複数の光感知素子ＰＤを有する光素子基板ＷＦＯ、光素子基板ＷＦＯ上に配置される複数のマイクロレンズ５５０、及び光素子基板ＷＦＯと複数のマイクロレンズ５５０との間に介在する複数のカラーフィルタ層５３０を含む。
【0055】
光素子基板ＷＦＯは、第１基板層１００、第２基板層２００、及び第１基板層１００と第２基板層２００との間に介在する基板間絶縁層３００を含む。
第２基板層２００と複数のカラーフィルタ層５３０との間には、前面パッシベーション層５１０が配置される。
前面パッシベーション層５１０上には、ガイドパターン５２０が形成される。
ガイドパターン５２０が形成された前面パッシベーション層５１０上には、カラーフィルタ層５３０が光感知素子ＰＤと垂直方向（Ｚ方向）に重畳されるように配置される。
例えば、複数のカラーフィルタ層５３０は、平面視において、グリッド状又はメッシュ状を有するガイドパターン５２０内に限定される空間を充填する。
基板間絶縁層３００を基準として、光感知素子ＰＤは、第２基板層２００側に位置し、フローティング拡散領域ＦＤは、第１基板層１００側に位置する。
一実施形態において、光感知素子ＰＤは、第２基板層２００内に位置し、フローティング拡散領域ＦＤは、第１基板層１００内に位置する。
第１基板層１００の一部分には、第１不純物領域１２２、第２不純物領域１２４及び第３不純物領域１２６が形成される。
第２基板層２００と複数のカラーフィルタ層５３０との間には、前面パッシベーション層５１０が配置される。
前面パッシベーション層５１０上には、ガイドパターン５２０が形成される。
ガイドパターン５２０が形成された前面パッシベーション層５１０上には、カラーフィルタ層５３０が光感知素子ＰＤと垂直方向（Ｚ方向）に重畳されるように配置される。
例えば、複数のカラーフィルタ層５３０は、平面視において、グリッド状又はメッシュ状を有するガイドパターン５２０内に限定される空間を充填する。
基板間絶縁層３００を基準として、光感知素子ＰＤは、第２基板層２００側に位置し、フローティング拡散領域ＦＤは、第１基板層１００側に位置する。
一実施形態において、光感知素子ＰＤは、第２基板層２００内に位置し、フローティング拡散領域ＦＤは、第１基板層１００内に位置する。
第１基板層１００の一部分には、第１不純物領域１２２、第２不純物領域１２４及び第３不純物領域１２６が形成される。
【0056】
複数のチャネルホールＣＨａは、第１基板層１００、基板間絶縁層３００及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長される。
複数のチャネルホールＣＨａ内に露出される、第２基板層２００の部分及びフォトダイオード領域２１０の部分には、フォトダイオード不純物領域２０５が形成される。
例えば、フォトダイオード不純物領域２０５には、第１導電型の不純物がドーピングされる。
したがって、チャネルホールＣＨａと、第２基板層２００及びフォトダイオード領域２１０との間には、フォトダイオード不純物領域２０５が介在し、チャネルホールＣＨａ内には、第２基板層２００及びフォトダイオード領域２１０が露出されず、フォトダイオード不純物領域２０５が露出される。
複数のチャネルホールＣＨａ内に露出される、第２基板層２００の部分及びフォトダイオード領域２１０の部分には、フォトダイオード不純物領域２０５が形成される。
例えば、フォトダイオード不純物領域２０５には、第１導電型の不純物がドーピングされる。
したがって、チャネルホールＣＨａと、第２基板層２００及びフォトダイオード領域２１０との間には、フォトダイオード不純物領域２０５が介在し、チャネルホールＣＨａ内には、第２基板層２００及びフォトダイオード領域２１０が露出されず、フォトダイオード不純物領域２０５が露出される。
【0057】
チャネル層１１０ａは、第１基板層１００、基板間絶縁層３００及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長される。
一実施形態において、チャネル層１１０ａは、フォトダイオード不純物領域２０５と接する。
例えば、チャネル層１１０ａには、第１導電型の不純物がドーピングされる。
チャネル層１１０ａは、第１基板層１００、基板間絶縁層３００、及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長されるチャネルホールＣＨａの内側壁を覆う。
例えば、チャネル層１１０ａは、チャネルホールＣＨａの内側壁に位置する、第１基板層１００、基板間絶縁層３００、及びフォトダイオード不純物領域２０５と接する。
チャネル層１１０ａは、チャネルホールＣＨａ内にゲートホールＧＨａを限定する。
ゲートホールＧＨａは、チャネル層１１０ａを貫通する。
ゲートホールＧＨａは、チャネル層１１０ａを挟んで、第１基板層１００、基板間絶縁層３００、及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長される。
一実施形態において、チャネル層１１０ａは、フォトダイオード不純物領域２０５と接する。
例えば、チャネル層１１０ａには、第１導電型の不純物がドーピングされる。
チャネル層１１０ａは、第１基板層１００、基板間絶縁層３００、及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長されるチャネルホールＣＨａの内側壁を覆う。
例えば、チャネル層１１０ａは、チャネルホールＣＨａの内側壁に位置する、第１基板層１００、基板間絶縁層３００、及びフォトダイオード不純物領域２０５と接する。
チャネル層１１０ａは、チャネルホールＣＨａ内にゲートホールＧＨａを限定する。
ゲートホールＧＨａは、チャネル層１１０ａを貫通する。
ゲートホールＧＨａは、チャネル層１１０ａを挟んで、第１基板層１００、基板間絶縁層３００、及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長される。
【0058】
第２基板層２００内には、複数のフォトダイオード領域２１０が配置される。
複数のフォトダイオード領域２１０それぞれには、第２導電型の不純物がドーピングされる。
複数のフォトダイオード領域２１０それぞれは、光感知素子ＰＤを構成する。
一実施形態において、フォトダイオード領域２１０は、チャネル層１１０ａ、チャネルホールＣＨａ、及びゲートホールＧＨａと離隔される。
例えば、フォトダイオード領域２１０と、チャネル層１１０ａ、チャネルホールＣＨａ、及びゲートホールＧＨａそれぞれとの間には、フォトダイオード不純物領域２０５の一部分が介在する。
複数のフォトダイオード領域２１０それぞれには、第２導電型の不純物がドーピングされる。
複数のフォトダイオード領域２１０それぞれは、光感知素子ＰＤを構成する。
一実施形態において、フォトダイオード領域２１０は、チャネル層１１０ａ、チャネルホールＣＨａ、及びゲートホールＧＨａと離隔される。
例えば、フォトダイオード領域２１０と、チャネル層１１０ａ、チャネルホールＣＨａ、及びゲートホールＧＨａそれぞれとの間には、フォトダイオード不純物領域２０５の一部分が介在する。
【0059】
ピクセル分離領域ＤＴＩは、第２基板層２００内で、複数の光感知素子ＰＤそれぞれの周囲を取り囲む。
ピクセル分離領域ＤＴＩは、平面視においてグリッド状又はメッシュ状を有する。
第１基板層１００上には、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３を含む複数のゲート構造体が配置される。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含む。
例えば、第１ゲート構造体ＧＳ１ａは、第１ゲート絶縁層１３２ａ及び第１ゲート電極層１４２ａの積層構造を有し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有する。
ピクセル分離領域ＤＴＩは、平面視においてグリッド状又はメッシュ状を有する。
第１基板層１００上には、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３を含む複数のゲート構造体が配置される。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含む。
例えば、第１ゲート構造体ＧＳ１ａは、第１ゲート絶縁層１３２ａ及び第１ゲート電極層１４２ａの積層構造を有し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有する。
【0060】
第１ゲート電極層１４２ａは、伝送トランジスタＴＴを構成する伝送ゲートである。
一実施形態において、第１ゲート電極層１４２ａは、垂直ゲートである。
第１ゲート構造体ＧＳ１ａは、ゲートホールＧＨａを充填し、チャネル層１１０ａの下面上に延長される。
第１ゲート絶縁層１３２ａは、ゲートホールＧＨａの内側壁と底面とを覆う。
一実施形態において、第１ゲート絶縁層１３２ａは、ゲートホールＧＨａ内からチャネル層１１０ａの下面上に延長される。
第１ゲート電極層１４２ａは、第１ゲート絶縁層１３２ａを覆い、ゲートホールＧＨａを充填する。
チャネル層１１０ａ及びフォトダイオード不純物領域２０５それぞれと、第１ゲート電極層１４２ａとの間には、第１ゲート絶縁層１３２ａが介在し、第１ゲート絶縁層１３２ａとフォトダイオード領域２１０との間、及び第１ゲート絶縁層１３２ａと第２基板層２００との間には、フォトダイオード不純物領域２０５が介在する。
一実施形態において、第１ゲート電極層１４２ａは、垂直ゲートである。
第１ゲート構造体ＧＳ１ａは、ゲートホールＧＨａを充填し、チャネル層１１０ａの下面上に延長される。
第１ゲート絶縁層１３２ａは、ゲートホールＧＨａの内側壁と底面とを覆う。
一実施形態において、第１ゲート絶縁層１３２ａは、ゲートホールＧＨａ内からチャネル層１１０ａの下面上に延長される。
第１ゲート電極層１４２ａは、第１ゲート絶縁層１３２ａを覆い、ゲートホールＧＨａを充填する。
チャネル層１１０ａ及びフォトダイオード不純物領域２０５それぞれと、第１ゲート電極層１４２ａとの間には、第１ゲート絶縁層１３２ａが介在し、第１ゲート絶縁層１３２ａとフォトダイオード領域２１０との間、及び第１ゲート絶縁層１３２ａと第２基板層２００との間には、フォトダイオード不純物領域２０５が介在する。
【0061】
第１基板層１００の下面上には、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３の周囲を取り囲むゲート間絶縁層１５０が配置される。
ゲート間絶縁層１５０は、第１基板層１００の下面上で、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３それぞれの側面を覆う。
ゲート間絶縁層１５０の下面上には、コンタクト構造体１６０が配置される。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の下面を覆う層間絶縁層１６６を含む。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ａ、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと接続される。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ａ、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと電気的に接続される。
コンタクト構造体１６０の下面上には、配線構造体１７０が配置される。
配線構造体１７０の下面上には、ロジック基板ＷＦＬが配置される。
ゲート間絶縁層１５０は、第１基板層１００の下面上で、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３それぞれの側面を覆う。
ゲート間絶縁層１５０の下面上には、コンタクト構造体１６０が配置される。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の下面を覆う層間絶縁層１６６を含む。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ａ、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと接続される。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ａ、第２ゲート電極層１４４、及び第３ゲート電極層１４６の内の１つと電気的に接続される。
コンタクト構造体１６０の下面上には、配線構造体１７０が配置される。
配線構造体１７０の下面上には、ロジック基板ＷＦＬが配置される。
【0062】
図１３Ａ～図１３Ｅは、本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
具体的には、図１３Ａ～図１３Ｅは、図４以後の製造段階を示す断面図である。
図１３Ａを参照すると、図４の結果物を上下逆さまにして、保護絶縁層２２０を下向きに、光素子基板ＷＦＯを上向きに配置する。
具体的には、図１３Ａ～図１３Ｅは、図４以後の製造段階を示す断面図である。
図１３Ａを参照すると、図４の結果物を上下逆さまにして、保護絶縁層２２０を下向きに、光素子基板ＷＦＯを上向きに配置する。
【0063】
第１基板層１００の一部分、基板間絶縁層３００の一部分、第２基板層２００の一部分、及びフォトダイオード領域２１０の一部分を除去し、第１基板層１００、基板間絶縁層３００及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長される複数のチャネルホールＣＨａを形成する。
一実施形態において、チャネルホールＣＨａの底面には、フォトダイオード領域２１０が露出される。
一実施形態において、チャネルホールＣＨａの水平断面は、円状であるが、それに限定されない。
例えば、チャネルホールＣＨａの水平断面は、円状、楕円状、又は長方形状のような多角形状でもあり得る。
一実施形態において、チャネルホールＣＨａの底面には、フォトダイオード領域２１０が露出される。
一実施形態において、チャネルホールＣＨａの水平断面は、円状であるが、それに限定されない。
例えば、チャネルホールＣＨａの水平断面は、円状、楕円状、又は長方形状のような多角形状でもあり得る。
【0064】
図１３Ａ及び図１３Ｂを共に参照すると、チャネルホールＣＨａ内に露出される第２基板層２００の部分、及びフォトダイオード領域２１０の部分に、第１導電型の不純物をドーピングし、フォトダイオード不純物領域２０５を形成する。
フォトダイオード不純物領域２０５は、チャネルホールＣＨａの側壁の下側部分、及びチャネルホールＣＨａの底面に配置されるように形成する。
フォトダイオード不純物領域２０５は、チャネルホールＣＨａの側壁の下側部分、及びチャネルホールＣＨａの底面に配置されるように形成する。
【0065】
図１３Ｃを参照すると、チャネルホールＣＨａを充填するチャネル層１１０ａを形成する。
例えば、チャネル層１１０ａには、第１導電型の不純物をドーピングする。
チャネル層１１０ａは、フォトダイオード不純物領域２０５をシード層とするＳＥＧ工程を実行して形成する。
チャネル層１１０ａは、第１基板層１００の上面とチャネル層１１０ａの上面とが共面をなすように形成する。
例えば、チャネル層１１０ａには、第１導電型の不純物をドーピングする。
チャネル層１１０ａは、フォトダイオード不純物領域２０５をシード層とするＳＥＧ工程を実行して形成する。
チャネル層１１０ａは、第１基板層１００の上面とチャネル層１１０ａの上面とが共面をなすように形成する。
【0066】
図１３Ｄを参照すると、チャネル層１１０ａの一部分を除去し、チャネル層１１０ａを貫通する複数のゲートホールＧＨａを形成する。
ゲートホールＧＨａは、チャネル層１１０ａを挟んで、第１基板層１００、基板間絶縁層３００及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長されるように形成する。
チャネル層１１０ａは、チャネルホールＣＨａ内にゲートホールＧＨａを限定する。
ゲートホールＧＨａが形成された結果として、チャネル層１１０ａは、第１基板層１００、基板間絶縁層３００及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長されるチャネルホールＣＨａの内側壁を覆い、チャネルホールＣＨａ内にゲートホールＧＨａを限定する。
ゲートホールＧＨａは、チャネル層１１０ａを挟んで、第１基板層１００、基板間絶縁層３００及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長されるように形成する。
チャネル層１１０ａは、チャネルホールＣＨａ内にゲートホールＧＨａを限定する。
ゲートホールＧＨａが形成された結果として、チャネル層１１０ａは、第１基板層１００、基板間絶縁層３００及び第２基板層２００を貫通し、フォトダイオード領域２１０内に延長されるチャネルホールＣＨａの内側壁を覆い、チャネルホールＣＨａ内にゲートホールＧＨａを限定する。
【0067】
図１３Ｅを参照すると、第１基板層１００の一部分に、第１不純物領域１２２、第２不純物領域１２４、及び第３不純物領域１２６を形成し、第１基板層１００上に、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３を含む複数のゲート構造体を形成する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含むように形成する。
例えば、第１ゲート構造体ＧＳ１ａは、第１ゲート絶縁層１３２ａ及び第１ゲート電極層１４２ａの積層構造を有するように形成し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有するように形成し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有するように形成する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含むように形成する。
例えば、第１ゲート構造体ＧＳ１ａは、第１ゲート絶縁層１３２ａ及び第１ゲート電極層１４２ａの積層構造を有するように形成し、第２ゲート構造体ＧＳ２は、第２ゲート絶縁層１３４及び第２ゲート電極層１４４の積層構造を有するように形成し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有するように形成する。
【0068】
一実施形態において、第１ゲート電極層１４２ａは、垂直ゲートとして形成する。
第１ゲート構造体ＧＳ１ａは、ゲートホールＧＨａを充填し、チャネル層１１０ａの下面上に延長されるように形成する。
第１ゲート絶縁層１３２ａは、ゲートホールＧＨａの内側壁と底面とを覆うように形成する。
一実施形態において、第１ゲート絶縁層１３２ａは、ゲートホールＧＨａ内からチャネル層１１０の下面上に延長されるように形成する。
第１ゲート電極層１４２ａは、第１ゲート絶縁層１３２ａを覆い、ゲートホールＧＨａを充填するように形成する。
チャネル層１１０ａ及びフォトダイオード不純物領域２０５それぞれと、第１ゲート電極層１４２ａとの間には、第１ゲート絶縁層１３２ａが介在するように形成する。
第１基板層１００の上面上には、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３の周囲を取り囲むゲート間絶縁層１５０を形成する。
ゲート間絶縁層１５０は、第１基板層１００の上面上で、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２及び第３ゲート構造体ＧＳ３それぞれの側面を覆うように形成する。
第１ゲート構造体ＧＳ１ａは、ゲートホールＧＨａを充填し、チャネル層１１０ａの下面上に延長されるように形成する。
第１ゲート絶縁層１３２ａは、ゲートホールＧＨａの内側壁と底面とを覆うように形成する。
一実施形態において、第１ゲート絶縁層１３２ａは、ゲートホールＧＨａ内からチャネル層１１０の下面上に延長されるように形成する。
第１ゲート電極層１４２ａは、第１ゲート絶縁層１３２ａを覆い、ゲートホールＧＨａを充填するように形成する。
チャネル層１１０ａ及びフォトダイオード不純物領域２０５それぞれと、第１ゲート電極層１４２ａとの間には、第１ゲート絶縁層１３２ａが介在するように形成する。
第１基板層１００の上面上には、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２、及び第３ゲート構造体ＧＳ３の周囲を取り囲むゲート間絶縁層１５０を形成する。
ゲート間絶縁層１５０は、第１基板層１００の上面上で、第１ゲート構造体ＧＳ１ａ、第２ゲート構造体ＧＳ２及び第３ゲート構造体ＧＳ３それぞれの側面を覆うように形成する。
【0069】
次いで、図１０Ａ～図１１を参照して、コンタクト構造体１６０及び配線構造体１７０を形成し、図１２に示すように、図１１の結果物を上下逆さまにして、保護絶縁層２２０を上向きに、光素子基板ＷＦＯを下向きに配置した後、保護絶縁層２２０を除去し、第２基板層２００上に、前面パッシベーション層５１０、ガイドパターン５２０、複数のカラーフィルタ層５３０及び複数のマイクロレンズ５００を形成し、イメージセンサ１ａを形成する。
【0070】
図１４は、本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。
図１４において、図１と重複する説明は、省略可能である。
図１４を図１７Ａ～図１７Ｄと共に参照すると、イメージセンサ２は、複数の光感知素子ＰＤを有する光素子基板ＷＦＯ、光素子基板ＷＦＯ上に配置される複数のマイクロレンズ５５０、及び光素子基板ＷＦＯと複数のマイクロレンズ５５０との間に介在する複数のカラーフィルタ層５３０を含む。
光素子基板ＷＦＯは、第１基板層１００、第２基板層２００、及び第１基板層１００と第２基板層２００との間に介在する基板間絶縁層３００を含む。
第２基板層２００と複数のカラーフィルタ層５３０との間には、前面パッシベーション層５１０が配置される。
前面パッシベーション層５１０上には、ガイドパターン５２０が形成される。
ガイドパターン５２０が形成された前面パッシベーション層５１０上には、カラーフィルタ層５３０が光感知素子ＰＤと垂直方向（Ｚ方向）に重畳されるように配置される。
図１４において、図１と重複する説明は、省略可能である。
図１４を図１７Ａ～図１７Ｄと共に参照すると、イメージセンサ２は、複数の光感知素子ＰＤを有する光素子基板ＷＦＯ、光素子基板ＷＦＯ上に配置される複数のマイクロレンズ５５０、及び光素子基板ＷＦＯと複数のマイクロレンズ５５０との間に介在する複数のカラーフィルタ層５３０を含む。
光素子基板ＷＦＯは、第１基板層１００、第２基板層２００、及び第１基板層１００と第２基板層２００との間に介在する基板間絶縁層３００を含む。
第２基板層２００と複数のカラーフィルタ層５３０との間には、前面パッシベーション層５１０が配置される。
前面パッシベーション層５１０上には、ガイドパターン５２０が形成される。
ガイドパターン５２０が形成された前面パッシベーション層５１０上には、カラーフィルタ層５３０が光感知素子ＰＤと垂直方向（Ｚ方向）に重畳されるように配置される。
【0071】
基板間絶縁層３００を基準として、光感知素子ＰＤは、第２基板層２００側に位置し、フローティング拡散領域ＦＤは、第１基板層１００側に位置する。
一実施形態において、光感知素子ＰＤは、第２基板層２００内に位置し、フローティング拡散領域ＦＤは、第１基板層１００上に位置する。
第１基板層１００の一部分には、第１不純物領域１２２ｂ、第２不純物領域１２４、及び第３不純物領域１２６が形成される。
第１不純物領域１２２ｂは、リセットトランジスタＲＳＴのソース領域であり、第２不純物領域１２４は、ソースフォロワトランジスタＳＦのソース領域及びドレイン領域であり、第３不純物領域１２６は、リセットトランジスタＲＳＴのドレイン領域である。
一実施形態において、光感知素子ＰＤは、第２基板層２００内に位置し、フローティング拡散領域ＦＤは、第１基板層１００上に位置する。
第１基板層１００の一部分には、第１不純物領域１２２ｂ、第２不純物領域１２４、及び第３不純物領域１２６が形成される。
第１不純物領域１２２ｂは、リセットトランジスタＲＳＴのソース領域であり、第２不純物領域１２４は、ソースフォロワトランジスタＳＦのソース領域及びドレイン領域であり、第３不純物領域１２６は、リセットトランジスタＲＳＴのドレイン領域である。
【0072】
第１基板層１００上には、第１ゲート構造体ＧＳ１ｂ、第２ゲート構造体ＧＳ２ｂ、及び第３ゲート構造体ＧＳ３を含む複数のゲート構造体が配置される。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含む。
例えば、第１ゲート構造体ＧＳ１ｂは、第１ゲート絶縁層１３２ｂ及び第１ゲート電極層１４２ｂの積層構造を有し、第２ゲート構造体ＧＳ２ｂは、第２ゲート絶縁層１３４ｂ及び第２ゲート電極層１４４ｂの積層構造を有し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含む。
例えば、第１ゲート構造体ＧＳ１ｂは、第１ゲート絶縁層１３２ｂ及び第１ゲート電極層１４２ｂの積層構造を有し、第２ゲート構造体ＧＳ２ｂは、第２ゲート絶縁層１３４ｂ及び第２ゲート電極層１４４ｂの積層構造を有し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有する。
【0073】
第１ゲート電極層１４２ｂは、伝送トランジスタＴＴを構成する伝送ゲートである。
一実施形態において、第１ゲート電極層１４２ｂは、垂直ゲートである。
第１ゲート電極層１４２ｂは、ゲートホールＧＨを充填し、チャネル層１１０の下面より下方に突出する。
第１ゲート絶縁層１３２ｂは、ゲートホールＧＨの内側壁と底面とを覆う。
第１ゲート電極層１４２ｂは、第１ゲート絶縁層１３２ｂを覆い、ゲートホールＧＨを充填する。
チャネル層１１０及び第２基板層２００それぞれと、第１ゲート電極層１４２ｂとの間には、第１ゲート絶縁層１３２ｂが介在する。
一実施形態において、第１ゲート電極層１４２ｂは、垂直ゲートである。
第１ゲート電極層１４２ｂは、ゲートホールＧＨを充填し、チャネル層１１０の下面より下方に突出する。
第１ゲート絶縁層１３２ｂは、ゲートホールＧＨの内側壁と底面とを覆う。
第１ゲート電極層１４２ｂは、第１ゲート絶縁層１３２ｂを覆い、ゲートホールＧＨを充填する。
チャネル層１１０及び第２基板層２００それぞれと、第１ゲート電極層１４２ｂとの間には、第１ゲート絶縁層１３２ｂが介在する。
【0074】
第２ゲート電極層１４４ｂは、チャネル層１１０上から第１不純物領域１２２ｂ上、及び一対の第２不純物領域１２４間の第１基板層１００上に延長される。
第２ゲート電極層１４４ｂは、チャネル層１１０及び第１不純物領域１２２ｂと接する。
一対の第２不純物領域１２４間の第１基板層１００の部分と、第２ゲート電極層１４４ｂとの間には、第２ゲート絶縁層１３４ｂが介在する。
第２ゲート電極層１４４ｂは、チャネル層１１０及び第１不純物領域１２２ｂと接して電気的に接続され、一対の第２不純物領域１２４間の第１基板層１００の部分とは第２ゲート絶縁層１３４ｂを挟んで離隔される。
第２ゲート電極層１４４ｂの一部分、すなわち、第２ゲート電極層１４４ｂの内のチャネル層１１０上から第１不純物領域１２２ｂ上に延長され、チャネル層１１０及び第１不純物領域１２２ｂを電気的に接続する部分は、フローティング拡散領域ＦＤである。
第２ゲート電極層１４４ｂの他の一部分、すなわち、第２ゲート絶縁層１３４ｂを挟んで、一対の第２不純物領域１２４間の第１基板層１００上に位置する部分は、ソースフォロワトランジスタＳＦのゲート領域である。
第２ゲート電極層１４４ｂは、チャネル層１１０及び第１不純物領域１２２ｂと接する。
一対の第２不純物領域１２４間の第１基板層１００の部分と、第２ゲート電極層１４４ｂとの間には、第２ゲート絶縁層１３４ｂが介在する。
第２ゲート電極層１４４ｂは、チャネル層１１０及び第１不純物領域１２２ｂと接して電気的に接続され、一対の第２不純物領域１２４間の第１基板層１００の部分とは第２ゲート絶縁層１３４ｂを挟んで離隔される。
第２ゲート電極層１４４ｂの一部分、すなわち、第２ゲート電極層１４４ｂの内のチャネル層１１０上から第１不純物領域１２２ｂ上に延長され、チャネル層１１０及び第１不純物領域１２２ｂを電気的に接続する部分は、フローティング拡散領域ＦＤである。
第２ゲート電極層１４４ｂの他の一部分、すなわち、第２ゲート絶縁層１３４ｂを挟んで、一対の第２不純物領域１２４間の第１基板層１００上に位置する部分は、ソースフォロワトランジスタＳＦのゲート領域である。
【0075】
本発明によるイメージセンサ２は、光感知素子ＰＤとフローティング拡散領域ＦＤとが基板間絶縁層３００を挟んで互いに離隔される。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間、例えば、第２基板層２００とフローティング拡散領域ＦＤとの間に、基板間絶縁層３００が介在し、第２基板層２００とフローティング拡散領域ＦＤとがｐｎ接合を行わない。
フローティング拡散領域ＦＤとして使用される第２ゲート電極層１４４ｂの一部分上には、コンタクトパッド層１６２及びコンタクトプラグ１６４が配置されない。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間に寄生キャパシタンス、及びフローティング拡散領域ＦＤとコンタクトパッド層１６２との間に寄生キャパシタンスが最小化され、変換利得が向上し、イメージセンサ２の光検出性能が向上する。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間、例えば、第２基板層２００とフローティング拡散領域ＦＤとの間に、基板間絶縁層３００が介在し、第２基板層２００とフローティング拡散領域ＦＤとがｐｎ接合を行わない。
フローティング拡散領域ＦＤとして使用される第２ゲート電極層１４４ｂの一部分上には、コンタクトパッド層１６２及びコンタクトプラグ１６４が配置されない。
したがって、光感知素子ＰＤとフローティング拡散領域ＦＤとの間に寄生キャパシタンス、及びフローティング拡散領域ＦＤとコンタクトパッド層１６２との間に寄生キャパシタンスが最小化され、変換利得が向上し、イメージセンサ２の光検出性能が向上する。
【0076】
図１５Ａ～図１７Ｄは、本発明の一実施形態によるイメージセンサの製造方法を説明するための断面図である。
具体的には、図１５Ａ～図１７Ｄは、図７Ａ及び図７Ｂ以後の製造段階を示す断面図である。
図１５Ａ～図１５Ｃを共に参照すると、第１基板層１００の一部分に、第１不純物領域１２２ｂ、第２不純物領域１２４、及び第３不純物領域１２６を形成する。
例えば、第１基板層１００の一部分に第２導電型の不純物をドーピングし、第１不純物領域１２２ｂ、第２不純物領域１２４及び第３不純物領域１２６を形成する。
具体的には、図１５Ａ～図１７Ｄは、図７Ａ及び図７Ｂ以後の製造段階を示す断面図である。
図１５Ａ～図１５Ｃを共に参照すると、第１基板層１００の一部分に、第１不純物領域１２２ｂ、第２不純物領域１２４、及び第３不純物領域１２６を形成する。
例えば、第１基板層１００の一部分に第２導電型の不純物をドーピングし、第１不純物領域１２２ｂ、第２不純物領域１２４及び第３不純物領域１２６を形成する。
【0077】
第１不純物領域１２２ｂは、チャネル層１１０と隣接するが、チャネル層１１０と離隔して形成する。
第３不純物領域１２６は、第１不純物領域１２２ｂと隣接するが、第１不純物領域１２２ｂと離隔して形成する。
第２不純物領域１２４は、第１不純物領域１２２ｂ及び第３不純物領域１２６それぞれと離隔して形成する。
例えば、複数のフォトダイオード領域２１０それぞれに対応して、互いに隣接するが、離隔される一対の第２不純物領域１２４を形成する。
第３不純物領域１２６は、第１不純物領域１２２ｂと隣接するが、第１不純物領域１２２ｂと離隔して形成する。
第２不純物領域１２４は、第１不純物領域１２２ｂ及び第３不純物領域１２６それぞれと離隔して形成する。
例えば、複数のフォトダイオード領域２１０それぞれに対応して、互いに隣接するが、離隔される一対の第２不純物領域１２４を形成する。
【0078】
図１６Ａ～図１６Ｄを共に参照すると、第１基板層１００上に、第１ゲート構造体ＧＳ１ｂ、第２ゲート構造体ＧＳ２ｂ、及び第３ゲート構造体ＧＳ３を含む複数のゲート構造体を形成する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含むように形成する。
例えば、第１ゲート構造体ＧＳ１ｂは、第１ゲート絶縁層１３２ｂ及び第１ゲート電極層１４２ｂの積層構造を有するように形成し、第２ゲート構造体ＧＳ２ｂは、第２ゲート絶縁層１３４ｂ及び第２ゲート電極層１４４ｂの積層構造を有するように形成し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有するように形成する。
複数のゲート構造体それぞれは、ゲート絶縁層及びゲート電極層を含むように形成する。
例えば、第１ゲート構造体ＧＳ１ｂは、第１ゲート絶縁層１３２ｂ及び第１ゲート電極層１４２ｂの積層構造を有するように形成し、第２ゲート構造体ＧＳ２ｂは、第２ゲート絶縁層１３４ｂ及び第２ゲート電極層１４４ｂの積層構造を有するように形成し、第３ゲート構造体ＧＳ３は、第３ゲート絶縁層１３６及び第３ゲート電極層１４６の積層構造を有するように形成する。
【0079】
一実施形態において、第１ゲート電極層１４２ｂは、垂直ゲートとして形成する。
第１ゲート電極層１４２ｂは、ゲートホールＧＨを充填し、チャネル層１１０の上面より突出するように形成する。
第１ゲート絶縁層１３２ｂは、ゲートホールＧＨの内側壁と底面とを覆うように形成する。
第１ゲート電極層１４２ｂは、第１ゲート絶縁層１３２ｂを覆い、ゲートホールＧＨを充填するように形成する。
第２ゲート電極層１４４ｂは、チャネル層１１０上から第１不純物領域１２２ｂ上、及び一対の第２不純物領域１２４間の第１基板層１００上に延長されるように形成する。
第２ゲート電極層１４４ｂは、チャネル層１１０及び第１不純物領域１２２ｂと接するように形成する。
第２ゲート絶縁層１３４ｂは、一対の第２不純物領域１２４間の第１基板層１００の部分と、第２ゲート電極層１４４ｂとの間に介在するように形成する。
第１ゲート電極層１４２ｂは、ゲートホールＧＨを充填し、チャネル層１１０の上面より突出するように形成する。
第１ゲート絶縁層１３２ｂは、ゲートホールＧＨの内側壁と底面とを覆うように形成する。
第１ゲート電極層１４２ｂは、第１ゲート絶縁層１３２ｂを覆い、ゲートホールＧＨを充填するように形成する。
第２ゲート電極層１４４ｂは、チャネル層１１０上から第１不純物領域１２２ｂ上、及び一対の第２不純物領域１２４間の第１基板層１００上に延長されるように形成する。
第２ゲート電極層１４４ｂは、チャネル層１１０及び第１不純物領域１２２ｂと接するように形成する。
第２ゲート絶縁層１３４ｂは、一対の第２不純物領域１２４間の第１基板層１００の部分と、第２ゲート電極層１４４ｂとの間に介在するように形成する。
【0080】
第１基板層１００の上面上には、第１ゲート構造体ＧＳ１ｂ、第２ゲート構造体ＧＳ２ｂ、及び第３ゲート構造体ＧＳ３の周囲を取り囲むゲート間絶縁層１５０を形成する。
ゲート間絶縁層１５０は、第１基板層１００の上面上で、第１ゲート構造体ＧＳ１ｂ、第２ゲート構造体ＧＳ２ｂ、及び第３ゲート構造体ＧＳ３それぞれの側面を覆うように形成する。
ゲート間絶縁層１５０は、第１基板層１００の上面上で、第１ゲート構造体ＧＳ１ｂ、第２ゲート構造体ＧＳ２ｂ、及び第３ゲート構造体ＧＳ３それぞれの側面を覆うように形成する。
【0081】
図１７Ａ～図１７Ｄを共に参照すると、ゲート間絶縁層１５０の上面上にコンタクト構造体１６０を形成する。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の上面を覆う層間絶縁層１６６を含むように形成する。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ｂ、第２ゲート電極層１４４ｂ及び第３ゲート電極層１４６の内の１つと接続する。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ｂ、第２ゲート電極層１４４ｂ、及び第３ゲート電極層１４６の内の１つと電気的に接続する。
コンタクト構造体１６０は、複数のコンタクトパッド層１６２、複数のコンタクトパッド層１６２と接続されるコンタクトプラグ１６４、及び複数のコンタクトプラグ１６４を取り囲み、ゲート間絶縁層１５０の上面を覆う層間絶縁層１６６を含むように形成する。
複数のコンタクトプラグ１６４それぞれは、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ｂ、第２ゲート電極層１４４ｂ及び第３ゲート電極層１４６の内の１つと接続する。
複数のコンタクトパッド層１６２は、複数のコンタクトプラグ１６４を介して、第１不純物領域１２２、第２不純物領域１２４、第３不純物領域１２６、第１ゲート電極層１４２ｂ、第２ゲート電極層１４４ｂ、及び第３ゲート電極層１４６の内の１つと電気的に接続する。
【0082】
第２ゲート電極層１４４ｂと接続されるコンタクトプラグ１６４は、第２ゲート電極層１４４ｂの内のチャネル層１１０上から第１不純物領域１２２ｂ上に延長され、チャネル層１１０及び第１不純物領域１２２ｂを電気的に接続する部分には接続されないように形成する。
複数のコンタクトパッド層１６２及び複数のコンタクトプラグ１６４は、第２ゲート電極層１４４ｂの内のチャネル層１１０上から第１不純物領域１２２ｂ上に延長され、チャネル層１１０及び第１不純物領域１２２ｂを電気的に接続する部分上には配置されないように形成する。
複数のコンタクトパッド層１６２及び複数のコンタクトプラグ１６４は、第２ゲート電極層１４４ｂの内のチャネル層１１０上から第１不純物領域１２２ｂ上に延長され、チャネル層１１０及び第１不純物領域１２２ｂを電気的に接続する部分上には配置されないように形成する。
【0083】
次いで、図１１を参照して、配線構造体１７０を形成し、図１４に示すように、図１１の結果物を上下逆さまにして、保護絶縁層２２０を上向きに、光素子基板ＷＦＯを下向きに配置した後、保護絶縁層２２０を除去し、第２基板層２００上に、前面パッシベーション層５１０、ガイドパターン５２０、複数のカラーフィルタ層５３０、及び複数のマイクロレンズ５００を形成し、イメージセンサ２を形成する。
【0084】
図１８は、本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。
図１８において、図１２及び図１４と重複する説明は、省略可能である。
図１８を参照すると、イメージセンサ２ａは、図１４に示すイメージセンサ２のチャネルホールＣＨ、チャネル層１１０、ゲートホールＧＨ、及び第１ゲート構造体ＧＳ１ｂの代わりに、チャネルホールＣＨａ、チャネル層１１０ａ、ゲートホールＧＨａ、及び第１ゲート構造体ＧＳ１ｃを含む。
チャネルホールＣＨａ、チャネル層１１０ａ、及びゲートホールＧＨａは、図１２に示すチャネルホールＣＨａ、チャネル層１１０ａ、及びゲートホールＧＨａとほぼ同一であり、詳細な説明は省略する。
図１８において、図１２及び図１４と重複する説明は、省略可能である。
図１８を参照すると、イメージセンサ２ａは、図１４に示すイメージセンサ２のチャネルホールＣＨ、チャネル層１１０、ゲートホールＧＨ、及び第１ゲート構造体ＧＳ１ｂの代わりに、チャネルホールＣＨａ、チャネル層１１０ａ、ゲートホールＧＨａ、及び第１ゲート構造体ＧＳ１ｃを含む。
チャネルホールＣＨａ、チャネル層１１０ａ、及びゲートホールＧＨａは、図１２に示すチャネルホールＣＨａ、チャネル層１１０ａ、及びゲートホールＧＨａとほぼ同一であり、詳細な説明は省略する。
【0085】
第１ゲート構造体ＧＳ１ｃは、第１ゲート絶縁層１３２ｃ及び第１ゲート電極層１４２ｃの積層構造を有する。
一実施形態において、第１ゲート電極層１４２ｃは、垂直ゲートである。
第１ゲート構造体ＧＳ１ｃは、ゲートホールＧＨａを充填し、チャネル層１１０の下面より下方に突出する。
第１ゲート絶縁層１３２ｃは、ゲートホールＧＨａの内側壁と底面とを覆う。
第１ゲート電極層１４２ｃは、第１ゲート絶縁層１３２ｃを覆い、ゲートホールＧＨａを充填する。
チャネル層１１０及びフォトダイオード不純物領域２０５それぞれと、第１ゲート電極層１４２ｃとの間には、第１ゲート絶縁層１３２ｃが介在する。
一実施形態において、第１ゲート電極層１４２ｃは、垂直ゲートである。
第１ゲート構造体ＧＳ１ｃは、ゲートホールＧＨａを充填し、チャネル層１１０の下面より下方に突出する。
第１ゲート絶縁層１３２ｃは、ゲートホールＧＨａの内側壁と底面とを覆う。
第１ゲート電極層１４２ｃは、第１ゲート絶縁層１３２ｃを覆い、ゲートホールＧＨａを充填する。
チャネル層１１０及びフォトダイオード不純物領域２０５それぞれと、第１ゲート電極層１４２ｃとの間には、第１ゲート絶縁層１３２ｃが介在する。
【0086】
図１９は、本発明の一実施形態によるイメージセンサの概略構成を示す断面図である。 図１９において、図１と重複する説明は省略可能である。
図１９を参照すると、イメージセンサ３は、図１に示すイメージセンサ１と異なり、ピクセル分離プラグ１６８をさらに含む。
ピクセル分離プラグ１６８は、複数のコンタクトパッド層１６２の内のグラウンド（ｇｒｏｕｎｄ）が提供されるコンタクトパッド層１６２と電気的に接続される。
一実施形態において、ピクセル分離プラグ１６８は、複数のコンタクトパッド層１６２の内のグラウンドが提供されるコンタクトパッド層１６２と、複数のコンタクトプラグ１６４の内の少なくとも１つを介して電気的に接続される。
図１９を参照すると、イメージセンサ３は、図１に示すイメージセンサ１と異なり、ピクセル分離プラグ１６８をさらに含む。
ピクセル分離プラグ１６８は、複数のコンタクトパッド層１６２の内のグラウンド（ｇｒｏｕｎｄ）が提供されるコンタクトパッド層１６２と電気的に接続される。
一実施形態において、ピクセル分離プラグ１６８は、複数のコンタクトパッド層１６２の内のグラウンドが提供されるコンタクトパッド層１６２と、複数のコンタクトプラグ１６４の内の少なくとも１つを介して電気的に接続される。
【0087】
ピクセル分離領域ＤＴＩは、埋め込み導電層ＤＴＣ、及び埋め込み導電層ＤＴＣを取り囲む絶縁ライナーＤＴＢを含む。
絶縁ライナーＤＴＢは、埋め込み導電層ＤＴＣを第２基板層２００と絶縁させる。
一実施形態において、絶縁ライナーＤＴＢは、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含む。
他の実施形態において、絶縁ライナーＤＴＢは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。
埋め込み導電層ＤＴＣは、例えば、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも１つを含み得る。
ピクセル分離プラグ１６８は、埋め込み導電層ＤＴＣと電気的に接続され、埋め込み導電層ＤＴＣにグラウンドを提供する。
絶縁ライナーＤＴＢは、埋め込み導電層ＤＴＣを第２基板層２００と絶縁させる。
一実施形態において、絶縁ライナーＤＴＢは、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含む。
他の実施形態において、絶縁ライナーＤＴＢは、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含む。
埋め込み導電層ＤＴＣは、例えば、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも１つを含み得る。
ピクセル分離プラグ１６８は、埋め込み導電層ＤＴＣと電気的に接続され、埋め込み導電層ＤＴＣにグラウンドを提供する。
【0088】
別途に図に示していないが、図１２、図１４、及び図１８に示すイメージセンサ（１ａ、２、２ａ）も、ピクセル分離プラグ１６８をさらに含んでもよく、図１２、図１４、及び図１８に示すピクセル分離領域ＤＴＩは、埋め込み導電層ＤＴＣ、及び埋め込み導電層ＤＴＣを取り囲む絶縁ライナーＤＴＢを含むこともできる。
【0089】
図２０は、本発明の一実施形態によるイメージセンサの概略構成を示すブロック図である。
図２０を参照すると、イメージセンサ１１００は、ピクセルアレイ１１１０、コントローラ１１３０、ロウドライバ１１２０、及びピクセル信号処理部１１４０を含む。
イメージセンサ１１００は、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
ピクセルアレイ１１１０は、二次元的に配列された複数の単位ピクセルを含み、各単位ピクセルは、光電変換層を含む。
図２０を参照すると、イメージセンサ１１００は、ピクセルアレイ１１１０、コントローラ１１３０、ロウドライバ１１２０、及びピクセル信号処理部１１４０を含む。
イメージセンサ１１００は、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
ピクセルアレイ１１１０は、二次元的に配列された複数の単位ピクセルを含み、各単位ピクセルは、光電変換層を含む。
【0090】
光電変換層は、光を吸収して電荷を生成し、生成された電荷による電気的信号（出力電圧）は、垂直信号ラインを介してピクセル信号処理部１１４０に提供される。
ピクセルアレイ１１１０が含む単位画素は、ロウ（ｒｏｗ）単位で、一回に１つずつ出力電圧を提供し、これにより、ピクセルアレイ１１１０の１つのロウに属する単位ピクセルは、ロウドライバ１１２０が出力する選択信号によって同時に活性化される。
選択されたロウに属する単位ピクセルは、吸収した光による出力電圧を、対応するカラムの出力ラインに提供する。
コントローラ１１３０は、ピクセルアレイ１１１０が光を吸収して電荷を蓄積するか、あるいは蓄積された電荷を臨時に保存し、保存された電荷による電気的信号をピクセルアレイ１１１０の外部に出力するように、ロウドライバ１１２０を制御する。
また、コントローラ１１３０は、ピクセルアレイ１１１０が提供する出力電圧を測定するように、ピクセル信号処理部１１４０を制御する。
ピクセルアレイ１１１０が含む単位画素は、ロウ（ｒｏｗ）単位で、一回に１つずつ出力電圧を提供し、これにより、ピクセルアレイ１１１０の１つのロウに属する単位ピクセルは、ロウドライバ１１２０が出力する選択信号によって同時に活性化される。
選択されたロウに属する単位ピクセルは、吸収した光による出力電圧を、対応するカラムの出力ラインに提供する。
コントローラ１１３０は、ピクセルアレイ１１１０が光を吸収して電荷を蓄積するか、あるいは蓄積された電荷を臨時に保存し、保存された電荷による電気的信号をピクセルアレイ１１１０の外部に出力するように、ロウドライバ１１２０を制御する。
また、コントローラ１１３０は、ピクセルアレイ１１１０が提供する出力電圧を測定するように、ピクセル信号処理部１１４０を制御する。
【0091】
ピクセル信号処理部１１４０は、相関二重サンプラー（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｅｒ：ＣＤＳ）１１４２、アナログ・デジタルコンバータ（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）１１４４及びバッファ１１４６を含む。
【0092】
相関二重サンプラー１１４２は、ピクセルアレイ１１１０で提供した出力電圧をサンプリング及びホールドする。
相関二重サンプラー１１４２は、特定のノイズレベルと、生成された出力電圧によるレベルとを二重にサンプリングし、その差に該当するレベルを出力する。
また、相関二重サンプラー１１４２は、ランプ信号生成器１１４８が生成したランプ信号を入力され、互いに比較し、比較結果を出力する。
アナログ・デジタルコンバータ１１４４は、相関二重サンプラー１１４２から受信するレベルに対応するアナログ信号をデジタル信号に変換する。
バッファ１１４６は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、順次にイメージセンサ１１００の外部に出力され、イメージプロセッサ（図示せず）にも伝達される。
相関二重サンプラー１１４２は、特定のノイズレベルと、生成された出力電圧によるレベルとを二重にサンプリングし、その差に該当するレベルを出力する。
また、相関二重サンプラー１１４２は、ランプ信号生成器１１４８が生成したランプ信号を入力され、互いに比較し、比較結果を出力する。
アナログ・デジタルコンバータ１１４４は、相関二重サンプラー１１４２から受信するレベルに対応するアナログ信号をデジタル信号に変換する。
バッファ１１４６は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチされた信号は、順次にイメージセンサ１１００の外部に出力され、イメージプロセッサ（図示せず）にも伝達される。
【0093】
図２１は、本発明の一実施形態によるイメージセンサの概略構成を示すブロック図である。
図２１を参照すると、本実施形態によるイメージセンサ２０００は、ピクセル部２２００と周辺回路部とを具備する。
ピクセル部２２００は、基板２０１０に光電変換層を含む複数のピクセル２１００が二次元アレイ構造で規則的に配列されて形成される。
イメージセンサ２０００は、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
図２１を参照すると、本実施形態によるイメージセンサ２０００は、ピクセル部２２００と周辺回路部とを具備する。
ピクセル部２２００は、基板２０１０に光電変換層を含む複数のピクセル２１００が二次元アレイ構造で規則的に配列されて形成される。
イメージセンサ２０００は、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
【0094】
周辺回路部は、ピクセル部２２００周辺に配置され、垂直駆動回路２４００、カラム信号処理回路２５００、水平駆動回路２６００、出力回路２７００、制御回路２８００などを具備する。
制御回路２８００は、垂直駆動回路２４００、カラム信号処理回路２５００、水平駆動回路２６００などを制御する。
例えば、制御回路２８００では、垂直同期信号、水平同期信号、及びマスタークロックに基づいて、垂直駆動回路２４００、カラム信号処理回路２５００、及び水平駆動回路２６００などの動作の基準となるクロック信号や制御信号を生成する。
また、制御回路２８００は、クロック信号や制御信号を、垂直駆動回路２４００、カラム信号処理回路２５００、及び水平駆動回路２６００などに入力する。
制御回路２８００は、垂直駆動回路２４００、カラム信号処理回路２５００、水平駆動回路２６００などを制御する。
例えば、制御回路２８００では、垂直同期信号、水平同期信号、及びマスタークロックに基づいて、垂直駆動回路２４００、カラム信号処理回路２５００、及び水平駆動回路２６００などの動作の基準となるクロック信号や制御信号を生成する。
また、制御回路２８００は、クロック信号や制御信号を、垂直駆動回路２４００、カラム信号処理回路２５００、及び水平駆動回路２６００などに入力する。
【0095】
垂直駆動回路２４００は、例えば、シフトレジスタとして構成され、ピクセル駆動配線を選択し、選択されたピクセル駆動配線にピクセルを駆動するためのパルスを供給し、ロウ単位でピクセルを駆動させる。
例えば、垂直駆動回路２４００は、ピクセル部２２００の各ピクセル２１００にパルスをロウ単位で垂直方向に順次に選択走査する。
また、垂直信号線２３２０を介して、各ピクセル２１００の光電変換層で生成した電荷によるピクセル信号をカラム信号処理回路２５００に供給する。
例えば、垂直駆動回路２４００は、ピクセル部２２００の各ピクセル２１００にパルスをロウ単位で垂直方向に順次に選択走査する。
また、垂直信号線２３２０を介して、各ピクセル２１００の光電変換層で生成した電荷によるピクセル信号をカラム信号処理回路２５００に供給する。
【0096】
カラム信号処理回路２５００は、ピクセル２１００のカラムごとに配置され、１ロウ分のピクセル２１００から出力される信号に対し、ピクセルカラムごとにノイズ除去などの信号処理を行う。
例えば、カラム信号処理回路２５００は、ピクセル２１００固有のノイズを除去するためのＣＤＳ（ｃｏｒｒｅｌａｔｅｄ－ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）や信号増幅、ＡＤ（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ）変換などの信号処理を行う。
カラム信号処理回路２５００の出力端には、水平選択スイッチ（図示せず）が設置される。
例えば、カラム信号処理回路２５００は、ピクセル２１００固有のノイズを除去するためのＣＤＳ（ｃｏｒｒｅｌａｔｅｄ－ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）や信号増幅、ＡＤ（ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ）変換などの信号処理を行う。
カラム信号処理回路２５００の出力端には、水平選択スイッチ（図示せず）が設置される。
【0097】
水平駆動回路２６００は、例えば、シフトレジスタとして構成され、水平走査パルスを順次に出力することにより、カラム信号処理回路２５００のそれぞれを順次に選択し、カラム信号処理回路２５００それぞれのピクセル信号を水平信号線２３４０に出力させる。
出力回路２７００は、カラム信号処理回路２５００それぞれから水平信号線２３４０を介して順次に供給される信号に対して信号処理を行って出力する。
例えば、出力回路２７００は、バッファリングのみを行ってもよく、黒レベル調整、熱不均一性補正、各種デジタル信号処理などを行ってもよい。
一方、入出力端子２９００は、外部と信号の交換を行う。
出力回路２７００は、カラム信号処理回路２５００それぞれから水平信号線２３４０を介して順次に供給される信号に対して信号処理を行って出力する。
例えば、出力回路２７００は、バッファリングのみを行ってもよく、黒レベル調整、熱不均一性補正、各種デジタル信号処理などを行ってもよい。
一方、入出力端子２９００は、外部と信号の交換を行う。
【0098】
図２２Ａ及び図２２Ｂは、本発明の一実施形態によるイメージセンサのリードアウト回路図である。
図２２Ａを参照すると、イメージセンサ３０００は、光感知素子ＰＤ、伝送トランジスタＴＴ、フローティング拡散領域ＦＤ、リセットトランジスタＲＳＴ、ソースフォロワトランジスタＳＦ、及び選択トランジスタＳＥＬを含む。
光感知素子ＰＤ及び伝送トランジスタＴＴは、単位ピクセルを構成する。
イメージセンサ３０００は、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
図２２Ａを参照すると、イメージセンサ３０００は、光感知素子ＰＤ、伝送トランジスタＴＴ、フローティング拡散領域ＦＤ、リセットトランジスタＲＳＴ、ソースフォロワトランジスタＳＦ、及び選択トランジスタＳＥＬを含む。
光感知素子ＰＤ及び伝送トランジスタＴＴは、単位ピクセルを構成する。
イメージセンサ３０００は、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
【0099】
伝送トランジスタＴＴ、リセットトランジスタＲＳＴ、ソースフォロワトランジスタＳＦ、及び選択トランジスタＳＥＬそれぞれは、伝送ゲート、リセットゲート、ソースフォロワゲート、及び選択ゲートを有する。
一実施形態において、伝送ゲートは、垂直ゲートであり、リセットゲート、ソースフォロワゲート、及び選択ゲートそれぞれは、平面ゲートである。
伝送ゲートは、光感知素子ＰＤとフローティング拡散領域ＦＤとの間に配置され、光感知素子ＰＤで生成された電荷をフローティング拡散領域ＦＤへ伝送する。
伝送トランジスタＴＴは、伝送ゲート、フローティング拡散領域ＦＤ及び光感知素子ＰＤにそれぞれ接続されるソース領域とドレイン領域とを含む。
一実施形態において、伝送ゲートは、垂直ゲートであり、リセットゲート、ソースフォロワゲート、及び選択ゲートそれぞれは、平面ゲートである。
伝送ゲートは、光感知素子ＰＤとフローティング拡散領域ＦＤとの間に配置され、光感知素子ＰＤで生成された電荷をフローティング拡散領域ＦＤへ伝送する。
伝送トランジスタＴＴは、伝送ゲート、フローティング拡散領域ＦＤ及び光感知素子ＰＤにそれぞれ接続されるソース領域とドレイン領域とを含む。
【0100】
リセットトランジスタＲＳＴは、リセットゲート及びフローティング拡散領域ＦＤと接続されるソース領域と、電源電圧ＶＰＩＸが接続されるドレイン領域とを含む。
ソースフォロワトランジスタＳＦは、フローティング拡散領域ＦＤと接続されるソースフォロワゲート、選択トランジスタＳＥＬのソース領域と接続されるソース領域、及び電源電圧ＶＰＩＸが接続されるドレイン領域を含む。
選択トランジスタＳＥＬは、選択ゲート、ソースフォロワトランジスタＳＦのソース領域と接続されるソース領域、及び出力電圧ＶＯＵＴが接続されるドレイン領域を含む。
ソースフォロワトランジスタＳＦは、フローティング拡散領域ＦＤと接続されるソースフォロワゲート、選択トランジスタＳＥＬのソース領域と接続されるソース領域、及び電源電圧ＶＰＩＸが接続されるドレイン領域を含む。
選択トランジスタＳＥＬは、選択ゲート、ソースフォロワトランジスタＳＦのソース領域と接続されるソース領域、及び出力電圧ＶＯＵＴが接続されるドレイン領域を含む。
【0101】
イメージセンサ３０００は、図１～図１９を通じて説明したように、光感知素子ＰＤとフローティング拡散領域ＦＤとが基板間絶縁層３００を挟んで互いに離隔され、光感知素子ＰＤとフローティング拡散領域ＦＤとの間に寄生キャパシタンスが最小化され、変換利得が向上し、光検出性能が向上する。
又は、イメージセンサ３０００は、図１４～図１８を通じて説明したように、光感知素子ＰＤとフローティング拡散領域ＦＤとの間の寄生キャパシタンス、及びフローティング拡散領域ＦＤとコンタクトパッド層１６２との間の寄生キャパシタンスが最小化され、変換利得が向上し、イメージセンサ３０００の光検出性能が向上する。
又は、イメージセンサ３０００は、図１４～図１８を通じて説明したように、光感知素子ＰＤとフローティング拡散領域ＦＤとの間の寄生キャパシタンス、及びフローティング拡散領域ＦＤとコンタクトパッド層１６２との間の寄生キャパシタンスが最小化され、変換利得が向上し、イメージセンサ３０００の光検出性能が向上する。
【0102】
図２２Ｂを参照すると、イメージセンサ３０００ａは、複数の光感知素子ＰＤ、複数の伝送トランジスタＴＴ、フローティング拡散領域ＦＤ、リセットトランジスタＲＳＴ、ソースフォロワトランジスタＳＦ、及び選択トランジスタＳＥＬを含む。
光感知素子ＰＤ及び伝送トランジスタＴＴは、単位ピクセルを構成する。
イメージセンサ３０００ａは、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
光感知素子ＰＤ及び伝送トランジスタＴＴは、単位ピクセルを構成する。
イメージセンサ３０００ａは、図１～図１９で説明したイメージセンサ（１、１ａ、２、２ａ）の内の少なくとも１つを含む。
【0103】
図２２Ｂには、４つの光感知素子ＰＤからなる４つの単位ピクセルが、４つの伝送トランジスタＴＴを介して、１つのフローティング拡散領域ＦＤ、１つのリセットトランジスタＲＳＴ、１つのソースフォロワトランジスタＳＦ、及び１つの選択トランジスタＳＥＬを共有する共有ピクセルを構成するものを示しているが、それに限定されない。
一実施形態において、２つの光感知素子ＰＤからなる２つの単位ピクセルが、２つの伝送トランジスタＴＴを介して、１つのフローティング拡散領域ＦＤ、１つのリセットトランジスタＲＳＴ、１つのソースフォロワトランジスタＳＦ、及び１つの選択トランジスタＳＥＬを共有する共有ピクセルを構成することもできる。
一実施形態において、２つの光感知素子ＰＤからなる２つの単位ピクセルが、２つの伝送トランジスタＴＴを介して、１つのフローティング拡散領域ＦＤ、１つのリセットトランジスタＲＳＴ、１つのソースフォロワトランジスタＳＦ、及び１つの選択トランジスタＳＥＬを共有する共有ピクセルを構成することもできる。
【0104】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0105】
１、１ａ、２、２ａ、１１００、２０００、３０００、３０００ａ イメージセンサ
１００ 第１基板層
１１０、１１０ａ チャネル層
１２２、１２２ｂ 第１不純物領域
１２４ 第２不純物領域
１２６ 第３不純物領域
１３２、１３２ａ、１３２ｂ、１３２ｃ 第１ゲート絶縁層
１３４、１３４ｂ 第２ゲート絶縁層
１３６ 第３ゲート絶縁層
１４２、１４２ａ、１４２ｂ、１４２ｃ 第１ゲート電極層
１４４、１４４ｂ 第２ゲート電極層
１４６ 第３ゲート電極層
１５０ ゲート間絶縁層
１６０ コンタクト構造体
１６２ コンタクトパッド層
１６４ コンタクトプラグ
１６６ 層間絶縁層
１７０ 配線構造体
１７２ 導電性配線
１７６ 配線絶縁層
１９０ 第１パッド部
２００ 第２基板層
２０５ フォトダイオード不純物領域
２１０ フォトダイオード領域
３００ 基板間絶縁層
３１０ 第１接合絶縁層
３２０ 第２接合絶縁層
４１０ 第３基板層
４２０ ロジック回路素子
４３０ ロジック配線絶縁層
４９０ 第２パッド部
５１０ 前面パッシベーション層
５２０ ガイドパターン
５３０ カラーフィルタ層
５５０ マイクロレンズ
５５２ 有機物層
５５４ 無機物層
１１１０ ピクセルアレイ
１１２０ ロウドライバ
１１３０ コントローラ
１１４０ ピクセル信号処理部
１１４２ 相関二重サンプラー
１１４４ アナログ・デジタルコンバータ
１１４６ バッファ
１１４８ ランプ信号生成器
２０１０ 基板
２１００ ピクセル
２２００ ピクセル部
２３２０ 垂直信号線
２３４０ 水平信号線
２４００ 垂直駆動回路
２５００ カラム信号処理回路
２６００ 水平駆動回路
２７００ 出力回路
２８００ 制御回路
２９００ 入出力端子
ＢＰ 結合パッド
ＣＨ、ＣＨａ チャネルホール
ＤＴＢ 絶縁ライナー
ＤＴＣ 埋め込み導電層
ＤＴＩ ピクセル分離領域
ＦＤ フローティング拡散領域
ＧＨ、ＧＨａ ゲートホール
ＧＳ１、ＧＳ１ａ、ＧＳ１ｂ、ＧＳ１ｃ 第１ゲート構造体
ＧＳ２、ＧＳ２ｂ 第２ゲート構造体
ＧＳ３ 第３ゲート構造体
ＰＤ 光感知素子
ＲＳＴ リセットトランジスタ
ＳＦ ソースフォロワトランジスタ
ＴＴ 伝送トランジスタ
ＷＦＯ 光素子基板
ＷＦＬ ロジック基板
１００ 第１基板層
１１０、１１０ａ チャネル層
１２２、１２２ｂ 第１不純物領域
１２４ 第２不純物領域
１２６ 第３不純物領域
１３２、１３２ａ、１３２ｂ、１３２ｃ 第１ゲート絶縁層
１３４、１３４ｂ 第２ゲート絶縁層
１３６ 第３ゲート絶縁層
１４２、１４２ａ、１４２ｂ、１４２ｃ 第１ゲート電極層
１４４、１４４ｂ 第２ゲート電極層
１４６ 第３ゲート電極層
１５０ ゲート間絶縁層
１６０ コンタクト構造体
１６２ コンタクトパッド層
１６４ コンタクトプラグ
１６６ 層間絶縁層
１７０ 配線構造体
１７２ 導電性配線
１７６ 配線絶縁層
１９０ 第１パッド部
２００ 第２基板層
２０５ フォトダイオード不純物領域
２１０ フォトダイオード領域
３００ 基板間絶縁層
３１０ 第１接合絶縁層
３２０ 第２接合絶縁層
４１０ 第３基板層
４２０ ロジック回路素子
４３０ ロジック配線絶縁層
４９０ 第２パッド部
５１０ 前面パッシベーション層
５２０ ガイドパターン
５３０ カラーフィルタ層
５５０ マイクロレンズ
５５２ 有機物層
５５４ 無機物層
１１１０ ピクセルアレイ
１１２０ ロウドライバ
１１３０ コントローラ
１１４０ ピクセル信号処理部
１１４２ 相関二重サンプラー
１１４４ アナログ・デジタルコンバータ
１１４６ バッファ
１１４８ ランプ信号生成器
２０１０ 基板
２１００ ピクセル
２２００ ピクセル部
２３２０ 垂直信号線
２３４０ 水平信号線
２４００ 垂直駆動回路
２５００ カラム信号処理回路
２６００ 水平駆動回路
２７００ 出力回路
２８００ 制御回路
２９００ 入出力端子
ＢＰ 結合パッド
ＣＨ、ＣＨａ チャネルホール
ＤＴＢ 絶縁ライナー
ＤＴＣ 埋め込み導電層
ＤＴＩ ピクセル分離領域
ＦＤ フローティング拡散領域
ＧＨ、ＧＨａ ゲートホール
ＧＳ１、ＧＳ１ａ、ＧＳ１ｂ、ＧＳ１ｃ 第１ゲート構造体
ＧＳ２、ＧＳ２ｂ 第２ゲート構造体
ＧＳ３ 第３ゲート構造体
ＰＤ 光感知素子
ＲＳＴ リセットトランジスタ
ＳＦ ソースフォロワトランジスタ
ＴＴ 伝送トランジスタ
ＷＦＯ 光素子基板
ＷＦＬ ロジック基板
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11】
【図12】
【図13A】
【図13B】
【図13C】
【図13D】
【図13E】
【図14】
【図15A】
【図15B】
【図15C】
【図16A】
【図16B】
【図16C】
【図16D】
【図17A】
【図17B】
【図17C】
【図17D】
【図18】
【図19】
【図20】
【図21】
【図22A】
【図22B】