知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024021060
(43)【公開日】2024-02-15
(54)【発明の名称】集積回路素子
(51)【国際特許分類】
H01L 21/336 20060101AFI20240207BHJP
H01L 21/822 20060101ALI20240207BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301Y
H01L27/04 A
H01L27/04 D
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023119663
(22)【出願日】2023-07-24
(31)【優先権主張番号】10-2022-0096269
(32)【優先日】2022-08-02
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】車 承 ミン
(72)【発明者】
【氏名】宋 昇 ミン
(72)【発明者】
【氏名】金 榮 佑
(72)【発明者】
【氏名】金 珍 圭
(72)【発明者】
【氏名】劉 素 羅
(72)【発明者】
【氏名】李 南 ヒョン
(72)【発明者】
【氏名】李 城 門
【テーマコード（参考）】
5F038
5F140
【Ｆターム（参考）】
5F038CA12
5F038CD02
5F038EZ20
5F140AA39
5F140BB05
5F140BB06
5F140BD01
5F140BD05
5F140BD06
5F140BD09
5F140BD11
5F140BD12
5F140BD13
5F140BE10
5F140BF10
5F140BF11
5F140BF22
5F140BF25
5F140BF27
5F140BG02
5F140BH06
5F140BH27
5F140BJ07
5F140BJ10
5F140BJ11
5F140BJ15
5F140BJ17
5F140CA01
5F140CB04
5F140CC03
5F140CC12
5F140CC16
(57)【要約】
【課題】高度に集積された集積回路素子内に信頼性のある電力伝達が可能な電力伝送網を有する集積回路素子を提供する。
【解決手段】本発明による集積回路素子は、互いに反対になる位置に前面と背面とを有し、前面にトレンチにより定義されるフィン型活性領域を有する基板と、トレンチを充填する素子分離膜と、フィン型活性領域上のソース／ドレイン領域と、ソース／ドレイン領域上に位置し、ソース／ドレイン領域と電気的に接続される第１導電性プラグと、基板の下面に少なくとも一部分が配置される電力配線ラインと、素子分離膜を貫通して電力配線ラインと接続され、電力配線ラインに向かって水平幅が減少する埋め込みレールと、埋め込みレールと第１導電性プラグとを接続する電力ビアと、を有する。
【選択図】図１８
【解決手段】本発明による集積回路素子は、互いに反対になる位置に前面と背面とを有し、前面にトレンチにより定義されるフィン型活性領域を有する基板と、トレンチを充填する素子分離膜と、フィン型活性領域上のソース／ドレイン領域と、ソース／ドレイン領域上に位置し、ソース／ドレイン領域と電気的に接続される第１導電性プラグと、基板の下面に少なくとも一部分が配置される電力配線ラインと、素子分離膜を貫通して電力配線ラインと接続され、電力配線ラインに向かって水平幅が減少する埋め込みレールと、埋め込みレールと第１導電性プラグとを接続する電力ビアと、を有する。
【選択図】図１８
【特許請求の範囲】
【請求項1】
互いに反対になる位置に前面と背面とを有し、前記前面にトレンチにより定義されるフィン型活性領域を有する基板と、
前記トレンチを充填する素子分離膜と、
前記フィン型活性領域上のソース／ドレイン領域と、
前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、
前記基板の下面に少なくとも一部分が配置される電力配線ラインと、
前記素子分離膜を貫通して前記電力配線ラインと接続され、前記電力配線ラインに向かって水平幅が減少する埋め込みレールと、
前記埋め込みレールと前記第１導電性プラグとを接続する電力ビアと、を有することを特徴とする集積回路素子。
前記トレンチを充填する素子分離膜と、
前記フィン型活性領域上のソース／ドレイン領域と、
前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、
前記基板の下面に少なくとも一部分が配置される電力配線ラインと、
前記素子分離膜を貫通して前記電力配線ラインと接続され、前記電力配線ラインに向かって水平幅が減少する埋め込みレールと、
前記埋め込みレールと前記第１導電性プラグとを接続する電力ビアと、を有することを特徴とする集積回路素子。
【請求項2】
前記電力配線ラインは、前記埋め込みレールに向かって水平幅が減少することを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記フィン型活性領域と交差して延長される複数のゲート電極と、
前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、をさらに有し、
前記電力ビアは、前記ゲート間絶縁膜を貫通し、前記埋め込みレールに向かって水平幅が減少することを特徴とする請求項１に記載の集積回路素子。
前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、をさらに有し、
前記電力ビアは、前記ゲート間絶縁膜を貫通し、前記埋め込みレールに向かって水平幅が減少することを特徴とする請求項１に記載の集積回路素子。
【請求項4】
前記素子分離膜を貫通する第１電力ホールと、
前記第１電力ホールの内側面を覆い、前記埋め込みレールを取り囲む第１絶縁バリヤーと、
前記ゲート間絶縁膜を貫通する第２電力ホールと、
前記第２電力ホールの内側面を覆い、前記電力ビアを取り囲む第２絶縁バリヤーと、をさらに有し、
前記第１電力ホールの内側面上での前記第１絶縁バリヤーの厚みは、前記第２電力ホールの内側面上での前記第２絶縁バリヤーの厚みより大きいことを特徴とする請求項３に記載の集積回路素子。
前記第１電力ホールの内側面を覆い、前記埋め込みレールを取り囲む第１絶縁バリヤーと、
前記ゲート間絶縁膜を貫通する第２電力ホールと、
前記第２電力ホールの内側面を覆い、前記電力ビアを取り囲む第２絶縁バリヤーと、をさらに有し、
前記第１電力ホールの内側面上での前記第１絶縁バリヤーの厚みは、前記第２電力ホールの内側面上での前記第２絶縁バリヤーの厚みより大きいことを特徴とする請求項３に記載の集積回路素子。
【請求項5】
互いに反対になる位置に前面と背面とを有し、前記前面にトレンチにより定義されるフィン型活性領域を有する基板と、
前記トレンチを充填する素子分離膜と、
前記フィン型活性領域上のソース／ドレイン領域と、
前記フィン型活性領域と交差して延長される複数のゲート電極と、
前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、
前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、
前記基板の下面に少なくとも一部分が配置される電力配線ラインと、
前記素子分離膜を貫通する第１電力ホールと、
前記第１電力ホールの内側面を第１厚みで覆う第１絶縁バリヤーと、
前記第１絶縁バリヤーにより取り囲まれ、前記電力配線ラインと電気的に接続される埋め込みレールと、
前記ゲート間絶縁膜を貫通する第２電力ホールと、
前記第２電力ホールの内側面を前記第１厚みより小さい第２厚みで覆う第２絶縁バリヤーと、
前記第２絶縁バリヤーにより取り囲まれ、前記埋め込みレールと前記第１導電性プラグとを接続する電力ビアと、を有することを特徴とする集積回路素子。
前記トレンチを充填する素子分離膜と、
前記フィン型活性領域上のソース／ドレイン領域と、
前記フィン型活性領域と交差して延長される複数のゲート電極と、
前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、
前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、
前記基板の下面に少なくとも一部分が配置される電力配線ラインと、
前記素子分離膜を貫通する第１電力ホールと、
前記第１電力ホールの内側面を第１厚みで覆う第１絶縁バリヤーと、
前記第１絶縁バリヤーにより取り囲まれ、前記電力配線ラインと電気的に接続される埋め込みレールと、
前記ゲート間絶縁膜を貫通する第２電力ホールと、
前記第２電力ホールの内側面を前記第１厚みより小さい第２厚みで覆う第２絶縁バリヤーと、
前記第２絶縁バリヤーにより取り囲まれ、前記埋め込みレールと前記第１導電性プラグとを接続する電力ビアと、を有することを特徴とする集積回路素子。
【請求項6】
前記第１電力ホール及び第２電力ホールそれぞれは、垂直方向に上側から下側に延長されつつ水平幅が減少するテーパー形状を有することを特徴とする請求項５に記載の集積回路素子。
【請求項7】
前記埋め込みレールと前記電力配線ラインとは、互いに向かって水平幅が減少し、互いに一体をなすことを特徴とする請求項６に記載の集積回路素子。
【請求項8】
前記第１絶縁バリヤーの最上端と前記第２絶縁バリヤーの最下端とは、第１垂直レベルで接し、
前記電力ビアの最下端と前記埋め込みレールの最上端とは、前記第１垂直レベルより低い、前記第１電力ホール内の第２垂直レベルで接することを特徴とする請求項５に記載の集積回路素子。
前記電力ビアの最下端と前記埋め込みレールの最上端とは、前記第１垂直レベルより低い、前記第１電力ホール内の第２垂直レベルで接することを特徴とする請求項５に記載の集積回路素子。
【請求項9】
互いに反対になる位置に前面と背面とを有し、前記前面にトレンチにより定義されるフィン型活性領域を有する基板と、
前記トレンチを充填する素子分離膜と、
前記フィン型活性領域上のソース／ドレイン領域と、
前記フィン型活性領域と交差して延長される複数のゲート電極と、
前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、
前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、
前記基板の下面に少なくとも一部分が配置される電力配線ラインと、
前記素子分離膜を貫通する第１電力ホールと、
前記第１電力ホールの内側面を第１厚みに覆う第１絶縁バリヤーと、
前記第１絶縁バリヤーにより取り囲まれ、前記電力配線ラインと電気的に接続される埋め込みレールと、
前記ゲート間絶縁膜を貫通する第２電力ホールと、
前記第２電力ホールの内側面を前記第１厚みより小さい第２厚みで覆う第２絶縁バリヤーと、
前記第２絶縁バリヤーにより取り囲まれ、前記埋め込みレールと前記第１導電性プラグとを接続し、前記埋め込みレールに向かって水平幅が減少する電力ビアと、を有し、
前記埋め込みレールと前記電力配線ラインとは、互いに向かって水平幅が減少することを特徴とする集積回路素子。
前記トレンチを充填する素子分離膜と、
前記フィン型活性領域上のソース／ドレイン領域と、
前記フィン型活性領域と交差して延長される複数のゲート電極と、
前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、
前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、
前記基板の下面に少なくとも一部分が配置される電力配線ラインと、
前記素子分離膜を貫通する第１電力ホールと、
前記第１電力ホールの内側面を第１厚みに覆う第１絶縁バリヤーと、
前記第１絶縁バリヤーにより取り囲まれ、前記電力配線ラインと電気的に接続される埋め込みレールと、
前記ゲート間絶縁膜を貫通する第２電力ホールと、
前記第２電力ホールの内側面を前記第１厚みより小さい第２厚みで覆う第２絶縁バリヤーと、
前記第２絶縁バリヤーにより取り囲まれ、前記埋め込みレールと前記第１導電性プラグとを接続し、前記埋め込みレールに向かって水平幅が減少する電力ビアと、を有し、
前記埋め込みレールと前記電力配線ラインとは、互いに向かって水平幅が減少することを特徴とする集積回路素子。
【請求項10】
前記基板を貫通する貫通ホールと、
前記貫通ホールを充填し、前記電力配線ラインと前記埋め込みレールとを接続し、前記埋め込みレールに向かって水平幅が減少する貫通電極と、をさらに有し、
前記埋め込みレール、前記貫通電極、及び前記電力配線ラインは、同一物質で一体をなすことを特徴とする請求項９に記載の集積回路素子。
前記貫通ホールを充填し、前記電力配線ラインと前記埋め込みレールとを接続し、前記埋め込みレールに向かって水平幅が減少する貫通電極と、をさらに有し、
前記埋め込みレール、前記貫通電極、及び前記電力配線ラインは、同一物質で一体をなすことを特徴とする請求項９に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子に関し、特に、電力伝送網（ｐｏｗｅｒ ｄｅｌｉｖｅｒｙ ｎｅｔｗｏｒｋ：ＰＤＮ）を有する集積回路素子に関する。
【背景技術】
【0002】
電子技術の発達によって、集積回路素子のダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）が急速に進められている。
高度に集積された集積回路素子に電力を効率的に伝達するために、電力伝送網を有する集積回路素子が導入されている。
高度に集積された集積回路素子に電力を効率的に伝達するために、電力伝送網を有する集積回路素子が導入されている。
【0003】
従って、信頼性のある電力伝送網を有する集積回路素子の開発が課題となっている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特表２０１７－５０７５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の集積回路素子における課題に鑑みてなされたものであって、本発明の目的は、高度に集積された集積回路素子内に信頼性のある電力伝達が可能な電力伝送網を有する集積回路素子を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による集積回路素子は、互いに反対になる位置に前面と背面とを有し、前記前面にトレンチにより定義されるフィン型活性領域を有する基板と、前記トレンチを充填する素子分離膜と、前記フィン型活性領域上のソース／ドレイン領域と、前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、前記基板の下面に少なくとも一部分が配置される電力配線ラインと、前記素子分離膜を貫通して前記電力配線ラインと接続され、前記電力配線ラインに向かって水平幅が減少する埋め込みレールと、前記埋め込みレールと前記第１導電性プラグとを接続する電力ビアと、を有することを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による集積回路素子は、互いに反対になる位置に前面と背面とを有し、前記前面にトレンチにより定義されるフィン型活性領域を有する基板と、前記トレンチを充填する素子分離膜と、前記フィン型活性領域上のソース／ドレイン領域と、前記フィン型活性領域と交差して延長される複数のゲート電極と、前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、前記基板の下面に少なくとも一部分が配置される電力配線ラインと、前記素子分離膜を貫通する第１電力ホールと、前記第１電力ホールの内側面を第１厚みで覆う第１絶縁バリヤーと、前記第１絶縁バリヤーにより取り囲まれ、前記電力配線ラインと電気的に接続される埋め込みレールと、前記ゲート間絶縁膜を貫通する第２電力ホールと、前記第２電力ホールの内側面を前記第１厚みより小さい第２厚みで覆う第２絶縁バリヤーと、前記第２絶縁バリヤーにより取り囲まれ、前記埋め込みレールと前記第１導電性プラグとを接続する電力ビアと、を有することを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による集積回路素子は、互いに反対になる位置に前面と背面とを有し、前記前面にトレンチにより定義されるフィン型活性領域を有する基板と、前記トレンチを充填する素子分離膜と、前記フィン型活性領域上のソース／ドレイン領域と、前記フィン型活性領域と交差して延長される複数のゲート電極と、前記ソース／ドレイン領域を覆い、前記複数のゲート電極間を充填するゲート間絶縁膜と、前記ソース／ドレイン領域上に位置し、前記ソース／ドレイン領域と電気的に接続される第１導電性プラグと、前記基板の下面に少なくとも一部分が配置される電力配線ラインと、前記素子分離膜を貫通する第１電力ホールと、前記第１電力ホールの内側面を第１厚みに覆う第１絶縁バリヤーと、前記第１絶縁バリヤーにより取り囲まれ、前記電力配線ラインと電気的に接続される埋め込みレールと、前記ゲート間絶縁膜を貫通する第２電力ホールと、前記第２電力ホールの内側面を前記第１厚みより小さい第２厚みで覆う第２絶縁バリヤーと、前記第２絶縁バリヤーにより取り囲まれ、前記埋め込みレールと前記第１導電性プラグとを接続し、前記埋め込みレールに向かって水平幅が減少する電力ビアと、を有し、前記埋め込みレールと前記電力配線ラインは、互いに向かって水平幅が減少することを特徴とする。
【発明の効果】
【0009】
本発明に係る集積回路素子によれば、外部接続端子を介して提供される電力が、電力配線ライン、埋め込みレール及び電力ビアを介してソース／ドレイン領域に供給される電力伝送網を有することができる。
埋め込みレールは、セルフアラインにより電力ビアと接続されるように形成されるので、電力伝送網を構成する埋め込みレールと電力ビアとの接続信頼性が高くなり、集積回路素子内に信頼性のある電力伝達が可能である。
埋め込みレールは、セルフアラインにより電力ビアと接続されるように形成されるので、電力伝送網を構成する埋め込みレールと電力ビアとの接続信頼性が高くなり、集積回路素子内に信頼性のある電力伝達が可能である。
【図面の簡単な説明】
【0010】
【図1A】本発明の実施形態による集積回路素子を説明するための平面図である。
【図1B】本発明の実施形態による集積回路素子を説明するための平面図である。
【図1C】本発明の実施形態による集積回路素子を説明するための平面図である。
【図1D】本発明の実施形態による集積回路素子を説明するための平面図である。
【図2】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図3】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図4】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図5】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図6】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図7】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図8】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図9A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図9B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図10A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図10B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図11A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図11B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図11C】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図12A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図12B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図13A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図13B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図14A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図14B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図15A】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図15B】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図15C】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図16】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図17】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図18】本発明の実施形態による集積回路素子を説明するための断面図である。
【図19A】本発明の実施形態による集積回路素子の部分拡大図である。
【図19B】本発明の実施形態による集積回路素子の部分拡大図である。
【図19C】本発明の実施形態による集積回路素子の部分拡大図である。
【図19D】本発明の実施形態による集積回路素子の部分拡大図である。
【図20】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図21】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図22】本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
【図23】本発明の実施形態による集積回路素子を説明するための断面図である。
【図24】本発明の実施形態による集積回路素子を説明するための断面図である。
【図25】本発明の実施形態による集積回路素子を説明するための断面図である。
【発明を実施するための形態】
【0011】
図１Ａ～図１Ｄは、本発明の実施形態による集積回路素子を説明するための平面図である。
図１Ａを参照すると、集積回路素子１は、ＦｉｎＦＥＴ（ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）素子を含む。
ＦｉｎＦＥＴ素子は、ロジックセルを構成する。
ロジックセルは、トランジスタ、レジスタなどのような複数の回路素子（ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔｓ）を含み、多様に構成可能である。
図１Ａを参照すると、集積回路素子１は、ＦｉｎＦＥＴ（ｆｉｎ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）素子を含む。
ＦｉｎＦＥＴ素子は、ロジックセルを構成する。
ロジックセルは、トランジスタ、レジスタなどのような複数の回路素子（ｃｉｒｃｕｉｔ ｅｌｅｍｅｎｔｓ）を含み、多様に構成可能である。
【0012】
ロジックセルは、例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ、ＸＯＲ（ｅｘｃｌｕｓｉｖｅ ＯＲ）、ＸＮＯＲ（ｅｘｃｌｕｓｉｖｅ ＮＯＲ）、ＩＮＶ（ｉｎｖｅｒｔｅｒ）、ＡＤＤ（ａｄｄｅｒ）、ＢＵＦ（ｂｕｆｆｅｒ）、ＤＬＹ（ｄｅｌａｙ）、ＦＩＬ（ｆｉｌｔｅｒ）、マルチプレクサ（ＭＸＴ／ＭＸＩＴ）、ＯＡＩ（ＯＲ／ＡＮＤ／ＩＮＶＥＲＴＥＲ）、ＡＯ（ＡＮＤ／ＯＲ）、ＡＯＩ（ＡＮＤ／ＯＲ／ＩＮＶＥＲＴＥＲ）、Ｄフリップフロップ、リセットフリップフロップ、マスタ・スレーブフリップフロップ（ｍａｓｔｅｒ－ｓｌａｖｅ ｆｌｉｐ－ｆｌｏｐ）、ラッチなどを構成することができ、ロジックセルは、カウンタ、バッファなどのような所望の論理的機能を行う標準セル（ｓｔａｎｄａｒｄ ｃｅｌｌｓ）を構成することができる。
【0013】
集積回路素子１は、複数のフィン型活性領域ＦＡ、複数のゲート電極ＧＬ、複数のソース／ドレイン領域１６０、第１導電性プラグＣＰ１、第２導電性プラグＣＰ２及び電力ビアＰＶを含む。
複数のフィン型活性領域ＦＡは、第１水平方向（Ｘ方向）に沿って一定のピッチに配列され、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
複数のゲート電極ＧＬは、複数のフィン型活性領域ＦＡと交差する方向である第１水平方向（Ｘ方向）に延長される。
複数のフィン型活性領域ＦＡは、第１水平方向（Ｘ方向）に沿って一定のピッチに配列され、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
複数のゲート電極ＧＬは、複数のフィン型活性領域ＦＡと交差する方向である第１水平方向（Ｘ方向）に延長される。
【0014】
複数のゲート電極ＧＬは、それぞれ第２水平方向（Ｙ方向）に同一幅を有し、第２水平方向（Ｙ方向）に沿って一定のピッチに配列される。
複数のゲート電極ＧＬに沿って、複数のＭＯＳトランジスタが形成される。
前記複数のＭＯＳトランジスタは、それぞれ複数のフィン型活性領域ＦＡの上面及び両側壁でチャネルが形成される三次元構造のＭＯＳトランジスタである。
複数のゲート電極ＧＬに沿って、複数のＭＯＳトランジスタが形成される。
前記複数のＭＯＳトランジスタは、それぞれ複数のフィン型活性領域ＦＡの上面及び両側壁でチャネルが形成される三次元構造のＭＯＳトランジスタである。
【0015】
一実施形態において、複数のゲート電極ＧＬの内の少なくとも１つの一部分は、埋め込みレールＰＲと垂直方向（Ｚ方向）にオーバーラップされる。
例えば、１つのゲート電極ＧＬと埋め込みレールＰＲとは互いに交差し、ゲート電極ＧＬと埋め込みレールＰＲとは互いに絶縁される。
一実施形態において、埋め込みレールＰＲは、第２水平方向（Ｙ方向）に沿って延長される。
複数のフィン型活性領域ＦＡ上で、ゲート電極ＧＬの両側には、複数のソース／ドレイン領域１６０が形成される。
例えば、１つのゲート電極ＧＬと埋め込みレールＰＲとは互いに交差し、ゲート電極ＧＬと埋め込みレールＰＲとは互いに絶縁される。
一実施形態において、埋め込みレールＰＲは、第２水平方向（Ｙ方向）に沿って延長される。
複数のフィン型活性領域ＦＡ上で、ゲート電極ＧＬの両側には、複数のソース／ドレイン領域１６０が形成される。
【0016】
一実施形態において、複数のソース／ドレイン領域１６０の内の少なくとも一は、エピタキシャル成長した複数のＳｉＧｅ層を含む埋め込まれたＳｉＧｅ構造を有する。
複数のＳｉＧｅ層は、互いに異なるＧｅ含量を有する。
他の実施形態において、複数のソース／ドレイン領域１６０の内の少なくとも一は、エピタキシャル成長したＳｉ層、又はエピタキシャル成長したＳｉＣ層からなり得る。
ソース／ドレイン領域１６０とゲート電極ＧＬとは、互いに絶縁される。
複数のＳｉＧｅ層は、互いに異なるＧｅ含量を有する。
他の実施形態において、複数のソース／ドレイン領域１６０の内の少なくとも一は、エピタキシャル成長したＳｉ層、又はエピタキシャル成長したＳｉＣ層からなり得る。
ソース／ドレイン領域１６０とゲート電極ＧＬとは、互いに絶縁される。
【0017】
複数のゲート電極ＧＬそれぞれの間には、電力ビアＰＶ及び第１導電性プラグＣＰ１が介在する。
電力ビアＰＶとゲート電極ＧＬとは、互いに絶縁される。
第１導電性プラグＣＰ１は、ソース／ドレイン領域１６０の上面の少なくとも一と接し、ソース／ドレイン領域１６０と電気的に接続される。
電力ビアＰＶは、第１導電性プラグＣＰ１と埋め込みレールＰＲとを電気的に接続する。
第２導電性プラグＣＰ２は、ゲート電極ＧＬと電気的に接続される。
電力ビアＰＶとゲート電極ＧＬとは、互いに絶縁される。
第１導電性プラグＣＰ１は、ソース／ドレイン領域１６０の上面の少なくとも一と接し、ソース／ドレイン領域１６０と電気的に接続される。
電力ビアＰＶは、第１導電性プラグＣＰ１と埋め込みレールＰＲとを電気的に接続する。
第２導電性プラグＣＰ２は、ゲート電極ＧＬと電気的に接続される。
【0018】
一実施形態において、第１導電性プラグＣＰ１は、平面視においてライン状又はバー状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
一実施形態において、第２導電性プラグＣＰ２は、平面視において円状、楕円状又は多角形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
一実施形態において、埋め込みレールＰＲは、平面視においてライン状又はバー状を有する。
一実施形態において、電力ビアＰＶは、平面視において円状、楕円状又は多角形形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
一実施形態において、第２導電性プラグＣＰ２は、平面視において円状、楕円状又は多角形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
一実施形態において、埋め込みレールＰＲは、平面視においてライン状又はバー状を有する。
一実施形態において、電力ビアＰＶは、平面視において円状、楕円状又は多角形形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
【0019】
図１Ｂを参照すると、集積回路素子１ａは、複数のフィン型活性領域ＦＡ、複数のゲート電極ＧＬ、複数のソース／ドレイン領域１６０、第１導電性プラグＣＰ１、第２導電性プラグＣＰ２、電力ビアＰＶａ及び埋め込みレールＰＲを含む。
電力ビアＰＶａは、第１導電性プラグＣＰ１と埋め込みレールＰＲとを電気的に接続する。
電力ビアＰＶａは、第１導電性プラグＣＰ１と埋め込みレールＰＲとを電気的に接続する。
【0020】
一実施形態において、電力ビアＰＶａは、埋め込みレールＰＲ上で埋め込みレールＰＲの延長方向に沿って延長される。
例えば、電力ビアＰＶａは、第２水平方向（Ｙ方向）に沿って延長される。
図１Ｂには、第１水平方向（Ｘ方向）への電力ビアＰＶａの水平幅が、埋め込みレールＰＲの水平幅より小さいものとして示しているが、これは、電力ビアＰＶａと埋め込みレールＰＲとの区分のためのものに過ぎず、これに限定されない。
例えば、第１水平方向（Ｘ方向）への電力ビアＰＶａの水平幅は、埋め込みレールＰＲの水平幅と同一であってもよい。
又は、例えば、第１水平方向（Ｘ方向）への電力ビアＰＶａの水平幅は、埋め込みレールＰＲの水平幅より大きくてもよい。
例えば、電力ビアＰＶａは、第２水平方向（Ｙ方向）に沿って延長される。
図１Ｂには、第１水平方向（Ｘ方向）への電力ビアＰＶａの水平幅が、埋め込みレールＰＲの水平幅より小さいものとして示しているが、これは、電力ビアＰＶａと埋め込みレールＰＲとの区分のためのものに過ぎず、これに限定されない。
例えば、第１水平方向（Ｘ方向）への電力ビアＰＶａの水平幅は、埋め込みレールＰＲの水平幅と同一であってもよい。
又は、例えば、第１水平方向（Ｘ方向）への電力ビアＰＶａの水平幅は、埋め込みレールＰＲの水平幅より大きくてもよい。
【0021】
電力ビアＰＶａとゲート電極ＧＬとは、互いに絶縁される。
例えば、電力ビアＰＶａとゲート電極ＧＬとは、垂直方向（Ｚ方向）に互いに重畳しない。
例えば、平面視において、互いに対向するゲート電極ＧＬの一端と電力ビアＰＶａの側面とは、互いに離隔される。
埋め込みレールＰＲとゲート電極ＧＬとは、垂直方向（Ｚ方向）に互いに重畳しない。
例えば、平面視において、互いに対向するゲート電極ＧＬの一端と埋め込みレールＰＲの側面とは、互いに離隔される。
すなわち、ゲート電極ＧＬは、平面視において、埋め込みレールＰＲに隣接して切断される一端を有する。
一実施形態において、埋め込みレールＰＲ及び電力ビアＰＶａそれぞれは、平面視において、ライン状又はバー状を有する。
例えば、電力ビアＰＶａとゲート電極ＧＬとは、垂直方向（Ｚ方向）に互いに重畳しない。
例えば、平面視において、互いに対向するゲート電極ＧＬの一端と電力ビアＰＶａの側面とは、互いに離隔される。
埋め込みレールＰＲとゲート電極ＧＬとは、垂直方向（Ｚ方向）に互いに重畳しない。
例えば、平面視において、互いに対向するゲート電極ＧＬの一端と埋め込みレールＰＲの側面とは、互いに離隔される。
すなわち、ゲート電極ＧＬは、平面視において、埋め込みレールＰＲに隣接して切断される一端を有する。
一実施形態において、埋め込みレールＰＲ及び電力ビアＰＶａそれぞれは、平面視において、ライン状又はバー状を有する。
【0022】
図１Ｃを参照すると、集積回路素子１ｂは、複数のフィン型活性領域ＦＡ、複数のゲート電極ＧＬ、複数のソース／ドレイン領域１６０、第１導電性プラグＣＰ１、第２導電性プラグＣＰ２、電力ビアＰＶａ及び埋め込みレールＰＲａを含む。
電力ビアＰＶａは、第１導電性プラグＣＰ１と埋め込みレールＰＲａとを電気的に接続する。
例えば、電力ビアＰＶａは、第２水平方向（Ｙ方向）に沿って延長される。
電力ビアＰＶａとゲート電極ＧＬとは、互いに絶縁される。
例えば、電力ビアＰＶａとゲート電極ＧＬとは、垂直方向（Ｚ方向）に互いに重畳しない。
例えば、平面視において、互いに対向するゲート電極ＧＬの一端と電力ビアＰＶａの側面とは、互いに離隔される。
一実施形態において、埋め込みレールＰＲａは、平面視において、円状、楕円状又は多角形形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
一実施形態において、電力ビアＰＶａは、平面視においてライン状又はバー状を有することができる。
電力ビアＰＶａは、第１導電性プラグＣＰ１と埋め込みレールＰＲａとを電気的に接続する。
例えば、電力ビアＰＶａは、第２水平方向（Ｙ方向）に沿って延長される。
電力ビアＰＶａとゲート電極ＧＬとは、互いに絶縁される。
例えば、電力ビアＰＶａとゲート電極ＧＬとは、垂直方向（Ｚ方向）に互いに重畳しない。
例えば、平面視において、互いに対向するゲート電極ＧＬの一端と電力ビアＰＶａの側面とは、互いに離隔される。
一実施形態において、埋め込みレールＰＲａは、平面視において、円状、楕円状又は多角形形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
一実施形態において、電力ビアＰＶａは、平面視においてライン状又はバー状を有することができる。
【0023】
図１Ｄを参照すると、集積回路素子１ｃは、複数のフィン型活性領域ＦＡ、複数のゲート電極ＧＬ、複数のソース／ドレイン領域１６０、第１導電性プラグＣＰ１、第２導電性プラグＣＰ２、電力ビアＰＶ及び埋め込みレールＰＲａを含む。
電力ビアＰＶは、第１導電性プラグＣＰ１と埋め込みレールＰＲａとを電気的に接続する。
電力ビアＰＶとゲート電極ＧＬとは、互いに絶縁される。
一実施形態において、埋め込みレールＰＲａ及び電力ビアＰＶそれぞれは、平面視において、円状、楕円状又は多角形形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
電力ビアＰＶは、第１導電性プラグＣＰ１と埋め込みレールＰＲａとを電気的に接続する。
電力ビアＰＶとゲート電極ＧＬとは、互いに絶縁される。
一実施形態において、埋め込みレールＰＲａ及び電力ビアＰＶそれぞれは、平面視において、円状、楕円状又は多角形形状を有し、垂直方向（Ｚ方向）に延長される垂直柱形状を有する。
【0024】
図２～図１７は、本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
具体的には、図２、図３、図４、図５、図６、図７、図８、図９Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、及び図１５Ａは、図１ＡのＸ１－Ｘ１’線に沿って切断した断面図であり、図１０Ａ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６、及び図１７は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図であり、図９Ｂ、図１０Ｂ、図１１Ｃ、及び図１５Ｃは、図１ＡのＹ－Ｙ’線に沿って切断した断面図である。
具体的には、図２、図３、図４、図５、図６、図７、図８、図９Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、及び図１５Ａは、図１ＡのＸ１－Ｘ１’線に沿って切断した断面図であり、図１０Ａ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６、及び図１７は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図であり、図９Ｂ、図１０Ｂ、図１１Ｃ、及び図１５Ｃは、図１ＡのＹ－Ｙ’線に沿って切断した断面図である。
【0025】
図２を参照すると、基板１１０上に、複数の犠牲半導体層１０６Ｓと複数のナノシート半導体層ＮＳとを１層ずつ交互に積層する。
複数の犠牲半導体層１０６Ｓ及び複数のナノシート半導体層ＮＳは、互いに異なる半導体物質からなる。
一実施形態において、複数のナノシート半導体層ＮＳは、単一物質からなる。
一実施形態において、複数のナノシート半導体層ＮＳは、基板１１０の構成物質と同一物質からなる。
一実施形態において、複数の犠牲半導体層１０６Ｓは、ＳｉＧｅからなり、複数のナノシート半導体層ＮＳは、Ｓｉからなるが、例示したものに限定されるものではない。
複数の犠牲半導体層１０６Ｓ及び複数のナノシート半導体層ＮＳは、互いに異なる半導体物質からなる。
一実施形態において、複数のナノシート半導体層ＮＳは、単一物質からなる。
一実施形態において、複数のナノシート半導体層ＮＳは、基板１１０の構成物質と同一物質からなる。
一実施形態において、複数の犠牲半導体層１０６Ｓは、ＳｉＧｅからなり、複数のナノシート半導体層ＮＳは、Ｓｉからなるが、例示したものに限定されるものではない。
【0026】
複数の犠牲半導体層１０６Ｓは、いずれも同一厚みに形成されるが、本発明の技術的思想がそれに限定されるものではない。
一実施形態において、複数の犠牲半導体層１０６Ｓの内の基板１１０に最も近い犠牲半導体層１０６Ｓの厚みは、他の犠牲半導体層１０６Ｓの厚みよりさらに大きい。
基板１１０は、Ｓｉ又はＧｅのような半導体、あるいはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、又はＩｎＰのような化合物半導体を含んでもよい。
一実施形態において、基板１１０は、ＩＩＩ－Ｖ族物質及びＩＶ族物質の内の少なくとも１つからなる。
ＩＩＩ－Ｖ族物質は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素とを含む二元系、三元系又は四元系化合物であり得る。
一実施形態において、複数の犠牲半導体層１０６Ｓの内の基板１１０に最も近い犠牲半導体層１０６Ｓの厚みは、他の犠牲半導体層１０６Ｓの厚みよりさらに大きい。
基板１１０は、Ｓｉ又はＧｅのような半導体、あるいはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、又はＩｎＰのような化合物半導体を含んでもよい。
一実施形態において、基板１１０は、ＩＩＩ－Ｖ族物質及びＩＶ族物質の内の少なくとも１つからなる。
ＩＩＩ－Ｖ族物質は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素とを含む二元系、三元系又は四元系化合物であり得る。
【0027】
一実施形態において、基板１１０の一部上にＮＭＯＳトランジスタを形成する場合、基板１１０の一部は、前述のＩＩＩ－Ｖ族物質のうちいずれか１つからなる。
他の実施形態において、基板１１０の一部上にＰＭＯＳトランジスタを形成する場合、基板１１０の一部は、Ｇｅからなる。
他の例において、基板１１０は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有し得る。
基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、又は不純物がドーピングされた構造物を含む。
他の実施形態において、基板１１０の一部上にＰＭＯＳトランジスタを形成する場合、基板１１０の一部は、Ｇｅからなる。
他の例において、基板１１０は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有し得る。
基板１１０は、導電領域、例えば、不純物がドーピングされたウェル（ｗｅｌｌ）、又は不純物がドーピングされた構造物を含む。
【0028】
図２及び図３を共に参照すると、複数の犠牲半導体層１０６Ｓ及び複数のナノシート半導体層ＮＳの積層構造、並びに基板１１０の一部をエッチングし、複数のトレンチＴＲＥを形成する。
その結果、トレンチＴＲＥにより定義される複数のフィン型活性領域ＦＡが形成される。
複数のフィン型活性領域ＦＡは、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
複数のフィン型活性領域ＦＡは、基板１１０の主面１１０Ｍから上側に垂直方向（Ｚ方向）に突出する。
複数のフィン型活性領域ＦＡの内の少なくとも一部は、第１水平方向（Ｘ方向）に沿って同一ピッチに配列される。
複数のフィン型活性領域ＦＡ上には、複数の犠牲半導体層１０６Ｓと複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳとが配置される。
複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳは、複数のナノシート半導体層ＮＳの一部がエッチングにより除去されて形成される。
その結果、トレンチＴＲＥにより定義される複数のフィン型活性領域ＦＡが形成される。
複数のフィン型活性領域ＦＡは、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
複数のフィン型活性領域ＦＡは、基板１１０の主面１１０Ｍから上側に垂直方向（Ｚ方向）に突出する。
複数のフィン型活性領域ＦＡの内の少なくとも一部は、第１水平方向（Ｘ方向）に沿って同一ピッチに配列される。
複数のフィン型活性領域ＦＡ上には、複数の犠牲半導体層１０６Ｓと複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳとが配置される。
複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳは、複数のナノシート半導体層ＮＳの一部がエッチングにより除去されて形成される。
【0029】
図４を参照すると、複数のトレンチＴＲＥを充填する予備素子分離膜１１８ｐを形成する。
予備素子分離膜１１８ｐは、トレンチＴＲＥを充填し、複数のフィン型活性領域ＦＡの側壁、並びに複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳの側壁及び上面を覆うように形成する。
一実施形態において、予備素子分離膜１１８ｐの上面は、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳの上端より高いレベルに位置する。
例えば、予備素子分離膜１１８ｐは、シリコン酸化物を含む。
予備素子分離膜１１８ｐは、トレンチＴＲＥを充填し、複数のフィン型活性領域ＦＡの側壁、並びに複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳの側壁及び上面を覆うように形成する。
一実施形態において、予備素子分離膜１１８ｐの上面は、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳの上端より高いレベルに位置する。
例えば、予備素子分離膜１１８ｐは、シリコン酸化物を含む。
【0030】
図４及び図５を共に参照すると、予備素子分離膜１１８ｐをその上部から一部厚みほど除去するためのリセス（ｒｅｃｅｓｓ）工程を実行し、素子分離膜１１８を形成する。
リセス工程を実行するために、ドライエッチング、ウェットエッチング、又はドライ及びウェットを組み合わせたエッチング工程を利用することができる。
素子分離膜１１８は、トレンチＴＲＥを充填する。
素子分離膜１１８は、複数のフィン型活性領域ＦＡを定義する。
素子分離膜１１８の上面がフィン型活性領域ＦＡの上面と同一であるか、あるいは、ほぼ類似したレベルになるように、前記リセス工程を実行する。
その結果、フィン型活性領域ＦＡ上にある複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ、及び複数の犠牲半導体層１０６Ｓの側壁が露出される。
リセス工程を実行するために、ドライエッチング、ウェットエッチング、又はドライ及びウェットを組み合わせたエッチング工程を利用することができる。
素子分離膜１１８は、トレンチＴＲＥを充填する。
素子分離膜１１８は、複数のフィン型活性領域ＦＡを定義する。
素子分離膜１１８の上面がフィン型活性領域ＦＡの上面と同一であるか、あるいは、ほぼ類似したレベルになるように、前記リセス工程を実行する。
その結果、フィン型活性領域ＦＡ上にある複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ、及び複数の犠牲半導体層１０６Ｓの側壁が露出される。
【0031】
図６を参照すると、基板１１０の一部分を除去し、第１電力ホールＰＲＨを形成する。
第１電力ホールＰＲＨは、素子分離膜１１８の上面から素子分離膜１１８の一部分を除去して形成する。
第１電力ホールＰＲＨは、素子分離膜１１８を貫通し、第１電力ホールＰＲＨの底面に基板１１０が露出されるように形成する。
一実施形態において、第１電力ホールＰＲＨの底面と基板１１０の主面１１０Ｍとは、同一垂直レベルに位置するが、それに限定されない。
他の実施形態において、第１電力ホールＰＲＨの底面が基板１１０の主面１１０Ｍより低い垂直レベルに位置するように、第１電力ホールＰＲＨが基板１１０内に延長されるように形成することも可能である。
第１電力ホールＰＲＨは、素子分離膜１１８の上面から素子分離膜１１８の一部分を除去して形成する。
第１電力ホールＰＲＨは、素子分離膜１１８を貫通し、第１電力ホールＰＲＨの底面に基板１１０が露出されるように形成する。
一実施形態において、第１電力ホールＰＲＨの底面と基板１１０の主面１１０Ｍとは、同一垂直レベルに位置するが、それに限定されない。
他の実施形態において、第１電力ホールＰＲＨの底面が基板１１０の主面１１０Ｍより低い垂直レベルに位置するように、第１電力ホールＰＲＨが基板１１０内に延長されるように形成することも可能である。
【0032】
一実施形態において、第１電力ホールＰＲＨは、図１Ａに示した埋め込みレールＰＲに対応して第２水平方向（Ｙ方向）に沿って延長されるように形成する。
第１電力ホールＰＲＨは、埋め込みレールホールとも称する。
第１電力ホールＰＲＨは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
第１電力ホールＰＲＨは、素子分離膜１１８の上面から離れて水平幅が減少するように形成する。
第１電力ホールＰＲＨは、埋め込みレールホールとも称する。
第１電力ホールＰＲＨは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
第１電力ホールＰＲＨは、素子分離膜１１８の上面から離れて水平幅が減少するように形成する。
【0033】
図７を参照すると、第１電力ホールＰＲＨの内面を覆う第１絶縁バリヤーＢＰＲを形成する。
第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨ内に限定空間ＲＣＨを限定する。
第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面及び底面を覆うが、第１電力ホールＰＲＨを充填しないように、第１電力ホールＰＲＨの内面をコンフォーマルに覆う。
例えば、第１絶縁バリヤーＢＰＲは、窒化物を含む。
一実施形態において、第１絶縁バリヤーＢＰＲは、シリコン窒化物を含み得る。
第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨ内に限定空間ＲＣＨを限定する。
第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面及び底面を覆うが、第１電力ホールＰＲＨを充填しないように、第１電力ホールＰＲＨの内面をコンフォーマルに覆う。
例えば、第１絶縁バリヤーＢＰＲは、窒化物を含む。
一実施形態において、第１絶縁バリヤーＢＰＲは、シリコン窒化物を含み得る。
【0034】
図８を参照すると、第１電力ホールＰＲＨを充填するダミー埋め込みレールＤＰＲを形成する。
ダミー埋め込みレールＤＰＲは、第１絶縁バリヤーＢＰＲを覆い、限定空間ＲＣＨを充填する。
第１絶縁バリヤーＢＰＲとダミー埋め込みレールＤＰＲとは、第１電力ホールＰＲＨを全て充填する。
第１絶縁バリヤーＢＰＲとダミー埋め込みレールＤＰＲとを共にダミーレール構造体ＤＰＲＳとも称する。
例えば、ダミー埋め込みレールＤＰＲは、シリコン酸化物を含む。
一実施形態において、ダミー埋め込みレールＤＰＲの上面と素子分離膜１１８の上面とは、同一垂直レベルに位置し、共面（ｃｏｐｌａｎａｒ）をなす。
ダミー埋め込みレールＤＰＲは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
ダミー埋め込みレールＤＰＲは、素子分離膜１１８の上面から離れて水平幅が減少するように形成する。
ダミー埋め込みレールＤＰＲは、第１絶縁バリヤーＢＰＲを覆い、限定空間ＲＣＨを充填する。
第１絶縁バリヤーＢＰＲとダミー埋め込みレールＤＰＲとは、第１電力ホールＰＲＨを全て充填する。
第１絶縁バリヤーＢＰＲとダミー埋め込みレールＤＰＲとを共にダミーレール構造体ＤＰＲＳとも称する。
例えば、ダミー埋め込みレールＤＰＲは、シリコン酸化物を含む。
一実施形態において、ダミー埋め込みレールＤＰＲの上面と素子分離膜１１８の上面とは、同一垂直レベルに位置し、共面（ｃｏｐｌａｎａｒ）をなす。
ダミー埋め込みレールＤＰＲは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
ダミー埋め込みレールＤＰＲは、素子分離膜１１８の上面から離れて水平幅が減少するように形成する。
【0035】
図９Ａ及び図９Ｂを共に参照すると、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓが形成された複数のフィン型活性領域ＦＡ上で、複数のフィン型活性領域ＦＡの少なくとも一部分と交差して延長される複数のダミーゲート構造体ＤＧＳを形成する。
複数のダミーゲート構造体ＤＧＳは、互いに平行に第１水平方向（Ｘ方向）に沿って延長される。
ダミーゲート構造体ＤＧＳは、酸化膜Ｄ１２、ダミーゲート層Ｄ１４、及びキャッピング層Ｄ１６が順次に積層された構造を有する。
一実施形態において、複数のフィン型活性領域ＦＡを覆っている複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓの露出表面、複数のフィン型活性領域ＦＡの露出表面、並びに素子分離膜１１８の上面をそれぞれ覆うように、酸化膜Ｄ１２、ダミーゲート層Ｄ１４、及びキャッピング層Ｄ１６を順次に形成した後、それらをパターニングし、酸化膜Ｄ１２、ダミーゲート層Ｄ１４、及びキャッピング層Ｄ１６が必要な部分にのみ残るようにして、ダミーゲート構造体ＤＧＳを形成する。
複数のダミーゲート構造体ＤＧＳは、互いに平行に第１水平方向（Ｘ方向）に沿って延長される。
ダミーゲート構造体ＤＧＳは、酸化膜Ｄ１２、ダミーゲート層Ｄ１４、及びキャッピング層Ｄ１６が順次に積層された構造を有する。
一実施形態において、複数のフィン型活性領域ＦＡを覆っている複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓの露出表面、複数のフィン型活性領域ＦＡの露出表面、並びに素子分離膜１１８の上面をそれぞれ覆うように、酸化膜Ｄ１２、ダミーゲート層Ｄ１４、及びキャッピング層Ｄ１６を順次に形成した後、それらをパターニングし、酸化膜Ｄ１２、ダミーゲート層Ｄ１４、及びキャッピング層Ｄ１６が必要な部分にのみ残るようにして、ダミーゲート構造体ＤＧＳを形成する。
【0036】
一実施形態において、ダミーゲート層Ｄ１４は、ポリシリコンからなり、キャッピング層Ｄ１６は、シリコン窒化物からなるが、それに限定されるものではない。
次いで、ダミーゲート構造体ＤＧＳが形成された半導体基板１１０上にスペーサ層を形成した後、スペーサ層を再びエッチバックし、ダミーゲート構造体ＤＧＳの両側壁を覆う一対のゲートスペーサ１３０を形成する。
ゲートスペーサ１３０は、例えば、シリコン窒化物を含む。
次いで、ダミーゲート構造体ＤＧＳが形成された半導体基板１１０上にスペーサ層を形成した後、スペーサ層を再びエッチバックし、ダミーゲート構造体ＤＧＳの両側壁を覆う一対のゲートスペーサ１３０を形成する。
ゲートスペーサ１３０は、例えば、シリコン窒化物を含む。
【0037】
図１０Ａ及び図１０Ｂを共に参照すると、ダミーゲート構造体ＤＧＳ及びゲートスペーサ１３０をエッチングマスクとして利用して、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓの一部をエッチングにより除去し、リセス領域ＲＳを形成する。
リセス領域ＲＳの底面には、フィン型活性領域ＦＡが露出される。
一実施形態において、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓの一部をエッチングする過程において、フィン型活性領域ＦＡの上側一部分が共に除去される。
リセス領域ＲＳの底面には、フィン型活性領域ＦＡが露出される。
一実施形態において、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳ及び複数の犠牲半導体層１０６Ｓの一部をエッチングする過程において、フィン型活性領域ＦＡの上側一部分が共に除去される。
【0038】
次いで、等方性エッチング工程を利用して、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳそれぞれの両側で露出される複数の犠牲半導体層１０６Ｓの一部分を除去し、除去空間を形成した後、ナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれの間に形成された除去空間を充填する絶縁スペーサ１４０を形成する。
絶縁スペーサ１４０は、例えば、シリコン窒化物を含む。
一実施形態において、絶縁スペーサ１４０は、複数の絶縁層が積層されて形成される。
絶縁スペーサ１４０を形成した後、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の露出された両側壁及びフィン型活性領域ＦＡの露出表面から半導体物質をエピタキシャル成長させ、複数のソース／ドレイン領域１６０を形成する。
絶縁スペーサ１４０は、例えば、シリコン窒化物を含む。
一実施形態において、絶縁スペーサ１４０は、複数の絶縁層が積層されて形成される。
絶縁スペーサ１４０を形成した後、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の露出された両側壁及びフィン型活性領域ＦＡの露出表面から半導体物質をエピタキシャル成長させ、複数のソース／ドレイン領域１６０を形成する。
【0039】
一実施形態において、複数のソース／ドレイン領域１６０の内の一部と他の一部とは、異なる物質を含み、互いに異なる物質を含む複数のソース／ドレイン領域１６０の内の一部と他の一部とは、それぞれ別途のエピタキシャル成長工程を実行して形成する。
例えば、複数のソース／ドレイン領域１６０の内の一部は、Ｇｅを含む。
一実施形態において、複数のソース／ドレイン領域１６０の内の一部は、Ｓｉを含む半導体物質と、Ｇｅを含む半導体物質との多層構造からなる。
例えば、複数のソース／ドレイン領域１６０の内の他の一部は、Ｓｉを含むが、Ｇｅを含まない。
一実施形態において、複数のソース／ドレイン領域１６０の内の他の一部は、Ｓｉを含む半導体物質、及びＳｉのような半導体物質又はＳｉＣのような化合物半導体物質の多層構造からなる。
例えば、複数のソース／ドレイン領域１６０の内の一部は、Ｇｅを含む。
一実施形態において、複数のソース／ドレイン領域１６０の内の一部は、Ｓｉを含む半導体物質と、Ｇｅを含む半導体物質との多層構造からなる。
例えば、複数のソース／ドレイン領域１６０の内の他の一部は、Ｓｉを含むが、Ｇｅを含まない。
一実施形態において、複数のソース／ドレイン領域１６０の内の他の一部は、Ｓｉを含む半導体物質、及びＳｉのような半導体物質又はＳｉＣのような化合物半導体物質の多層構造からなる。
【0040】
図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、及び図１１Ｃを共に参照すると、複数のダミーゲート構造体ＤＧＳ及び複数のソース／ドレイン領域１６０上にゲート間絶縁膜１７２を形成した後、ゲート間絶縁膜１７２の上側一部分、キャッピング層Ｄ１６、及びキャッピング層Ｄ１６の周囲にあるゲートスペーサ１３０の部分を除去する平坦化工程を実行し、ゲート間絶縁膜１７２の上面がダミーゲート層Ｄ１４の上面とほぼ同一レベルに位置するようにする。
一実施形態において、ゲート間絶縁膜１７２は、シリコン酸化物を含む。
一実施形態において、ゲート間絶縁膜１７２は、シリコン酸化物を含む。
【0041】
図１２Ａ及び図１２Ｂを共に参照すると、ゲート間絶縁膜１７２の一部分を除去し、第２電力ホールＰＶＨを形成する。
第２電力ホールＰＶＨは、ゲート間絶縁膜１７２を貫通して、第２電力ホールＰＶＨの底面にダミーレール構造体ＤＰＲＳが露出されるように形成する。
一実施形態において、第２電力ホールＰＶＨは、図１に示した電力ビアＰＶに対応して垂直方向（Ｚ方向）に沿って延長されるように形成する。
第２電力ホールＰＶＨは、電力ビアホールとも称する。
第２電力ホールＰＶＨは、ゲート間絶縁膜１７２を貫通して、第２電力ホールＰＶＨの底面にダミーレール構造体ＤＰＲＳが露出されるように形成する。
一実施形態において、第２電力ホールＰＶＨは、図１に示した電力ビアＰＶに対応して垂直方向（Ｚ方向）に沿って延長されるように形成する。
第２電力ホールＰＶＨは、電力ビアホールとも称する。
【0042】
一実施形態において、第２電力ホールＰＶＨの底面は、第１絶縁バリヤーＢＰＲの上端と同一垂直レベルに位置する。
他の実施形態において、第２電力ホールＰＶＨを形成する過程において、ダミー埋め込みレールＤＰＲの上側一部分が除去され、第２電力ホールＰＶＨの底面は、第１絶縁バリヤーＢＰＲの上端より低い垂直レベルに位置する。
例えば、第２電力ホールＰＶＨを形成する過程において、ダミー埋め込みレールＤＰＲの上側一部分が除去され、ダミー埋め込みレールＤＰＲの上端は、第１絶縁バリヤーＢＰＲの上端より低い垂直レベルに位置する。
第２電力ホールＰＶＨは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
第２電力ホールＰＶＨは、基板１１０の主面１１０Ｍ又は素子分離膜１１８の上面に向かって水平幅が減少するように形成する。
他の実施形態において、第２電力ホールＰＶＨを形成する過程において、ダミー埋め込みレールＤＰＲの上側一部分が除去され、第２電力ホールＰＶＨの底面は、第１絶縁バリヤーＢＰＲの上端より低い垂直レベルに位置する。
例えば、第２電力ホールＰＶＨを形成する過程において、ダミー埋め込みレールＤＰＲの上側一部分が除去され、ダミー埋め込みレールＤＰＲの上端は、第１絶縁バリヤーＢＰＲの上端より低い垂直レベルに位置する。
第２電力ホールＰＶＨは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
第２電力ホールＰＶＨは、基板１１０の主面１１０Ｍ又は素子分離膜１１８の上面に向かって水平幅が減少するように形成する。
【0043】
図１３Ａ及び図１３Ｂを共に参照すると、第２電力ホールＰＶＨの内側面を覆う第２絶縁バリヤーＢＰＶ、及び第２絶縁バリヤーＢＰＶを覆い、第２電力ホールＰＶＨを充填する電力ビアＰＶを形成する。
第２絶縁バリヤーＢＰＶと電力ビアＰＶとを共にビア構造体ＰＶＳとも称する。
電力ビアＰＶ及びビア構造体ＰＶＳは、ゲート間絶縁膜１７２を貫通する。
第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面を覆うが、第２電力ホールＰＶＨを充填しないように、第２電力ホールＰＶＨの内側面をコンフォーマルに覆う。
第２絶縁バリヤーＢＰＶと電力ビアＰＶとは、第２電力ホールＰＶＨを全て充填する。
第２絶縁バリヤーＢＰＶは、電力ビアＰＶを取り囲み、電力ビアＰＶとゲート間絶縁膜１７２との間に介在する。
第２絶縁バリヤーＢＰＶと電力ビアＰＶとを共にビア構造体ＰＶＳとも称する。
電力ビアＰＶ及びビア構造体ＰＶＳは、ゲート間絶縁膜１７２を貫通する。
第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面を覆うが、第２電力ホールＰＶＨを充填しないように、第２電力ホールＰＶＨの内側面をコンフォーマルに覆う。
第２絶縁バリヤーＢＰＶと電力ビアＰＶとは、第２電力ホールＰＶＨを全て充填する。
第２絶縁バリヤーＢＰＶは、電力ビアＰＶを取り囲み、電力ビアＰＶとゲート間絶縁膜１７２との間に介在する。
【0044】
例えば、第２絶縁バリヤーＢＰＶは、窒化物を含む。
一実施形態において、第２絶縁バリヤーＢＰＶは、シリコン窒化物を含み得る。
一実施形態において、電力ビアＰＶは、導電性バリヤー層、及び導電性バリヤー層を覆う導電性コア層からなる。
導電性バリヤー層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせを含み、導電性コア層は、Ｃｏ、Ｗ、Ｃｕ又はそれらの組み合わせを含む。
電力ビアＰＶは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
電力ビアＰＶは、基板１１０の主面１１０Ｍに向かって水平幅が減少するように形成する。
一実施形態において、第２絶縁バリヤーＢＰＶは、シリコン窒化物を含み得る。
一実施形態において、電力ビアＰＶは、導電性バリヤー層、及び導電性バリヤー層を覆う導電性コア層からなる。
導電性バリヤー層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせを含み、導電性コア層は、Ｃｏ、Ｗ、Ｃｕ又はそれらの組み合わせを含む。
電力ビアＰＶは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
電力ビアＰＶは、基板１１０の主面１１０Ｍに向かって水平幅が減少するように形成する。
【0045】
図１１Ｃ、図１３Ａ、図１４Ａ、及び図１４Ｂを共に参照すると、ゲート間絶縁膜１７２及びゲートスペーサ１３０を介して露出されるダミーゲート層Ｄ１４、並びにその下部の酸化膜Ｄ１２を除去し、フィン型活性領域ＦＡ上に残っている複数の犠牲半導体層１０６Ｓの内の少なくとも一部を除去し、複数のゲート空間ＧＳを形成する。
複数のフィン型活性領域ＦＡそれぞれの上面上には、垂直方向（Ｚ方向）に互いに離隔される複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳが配置される。
ゲート空間ＧＳを介して、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の表面、及びフィン型活性領域ＦＡの上面の一部分が露出される。
一実施形態において、複数の犠牲半導体層１０６Ｓの内の一部分は、除去されずに残留する。
例えば、フィン型活性領域ＦＡの上面上に位置する犠牲半導体層１０６Ｓの一部分は、除去されずに残留する。
複数のフィン型活性領域ＦＡそれぞれの上面上には、垂直方向（Ｚ方向）に互いに離隔される複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳが配置される。
ゲート空間ＧＳを介して、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の表面、及びフィン型活性領域ＦＡの上面の一部分が露出される。
一実施形態において、複数の犠牲半導体層１０６Ｓの内の一部分は、除去されずに残留する。
例えば、フィン型活性領域ＦＡの上面上に位置する犠牲半導体層１０６Ｓの一部分は、除去されずに残留する。
【0046】
図１４Ａ、図１４Ｂ、図１５Ａ、図１５Ｂ、及び図１５Ｃを共に参照すると、複数のゲート空間ＧＳそれぞれで露出される表面上にゲート誘電膜１４５を形成し、ゲート誘電膜１４５上で複数のゲート空間ＧＳを充填する複数のゲート電極１５０を形成する。
複数のゲート電極１５０は、互いに平行に第１水平方向（Ｘ方向）に沿って延長される。
ゲート電極１５０は、図１に示したゲート電極ＧＬである。
ゲート誘電膜１４５は、インターフェース膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）と高誘電膜との積層構造からなる。
一実施形態において、インターフェース膜は、誘電率が約９以下である低誘電物質層、例えば、シリコン酸化物、シリコン酸窒化物又はそれらの組み合わせを含み得る。
一実施形態において、インターフェース膜は省略可能である。
高誘電膜は、シリコン酸化物より誘電定数がさらに大きい物質からなる。
例えば、高誘電膜は、約１０～２５の誘電定数を有し得る。
複数のゲート電極１５０は、互いに平行に第１水平方向（Ｘ方向）に沿って延長される。
ゲート電極１５０は、図１に示したゲート電極ＧＬである。
ゲート誘電膜１４５は、インターフェース膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）と高誘電膜との積層構造からなる。
一実施形態において、インターフェース膜は、誘電率が約９以下である低誘電物質層、例えば、シリコン酸化物、シリコン酸窒化物又はそれらの組み合わせを含み得る。
一実施形態において、インターフェース膜は省略可能である。
高誘電膜は、シリコン酸化物より誘電定数がさらに大きい物質からなる。
例えば、高誘電膜は、約１０～２５の誘電定数を有し得る。
【0047】
高誘電膜は、ハフニウム酸化物、ハフニウム酸窒化物、ハフニウムシリコン酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタン酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、鉛亜鉛ニオブ酸塩、及びそれらの組み合わせの内から選択される物質からなるが、高誘電膜を構成する物質が上記例示したものに限定されるものではない。
高誘電膜は、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又はＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程によっても形成される。
高誘電膜は、約１０Å～約４０Åの厚みを有するが、それに限定されるものではない。
高誘電膜は、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）又はＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程によっても形成される。
高誘電膜は、約１０Å～約４０Åの厚みを有するが、それに限定されるものではない。
【0048】
一実施形態において、ゲート誘電膜１４５は、強誘電体特性を有する強誘電体物質膜、又は常誘電体特性を有する常誘電体物質膜を含み得る。
例えば、ゲート誘電膜１４５は、１つの強誘電体物質膜を含む。
例えば、ゲート誘電膜１４５は、互いに離隔された複数の強誘電体物質膜を含む。
例えば、ゲート誘電膜１４５は、複数の強誘電体物質膜と複数の常誘電体物質膜とが交互に積層された積層膜構造を有する。
強誘電体物質膜は、負のキャパシタンスを有し、常誘電体物質膜は、正のキャパシタンスを有する。
例えば、２以上のキャパシタが直列接続され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体のキャパシタンスは、それぞれの個々のキャパシタのキャパシタンスよりも小さい。
一方、直列接続された２以上のキャパシタのキャパシタンスの内の少なくとも１つが負の値を有する場合、全体のキャパシタンスは、正の値を有し、かつそれぞれの個々のキャパシタンスの絶対値よりも大きい。
例えば、ゲート誘電膜１４５は、１つの強誘電体物質膜を含む。
例えば、ゲート誘電膜１４５は、互いに離隔された複数の強誘電体物質膜を含む。
例えば、ゲート誘電膜１４５は、複数の強誘電体物質膜と複数の常誘電体物質膜とが交互に積層された積層膜構造を有する。
強誘電体物質膜は、負のキャパシタンスを有し、常誘電体物質膜は、正のキャパシタンスを有する。
例えば、２以上のキャパシタが直列接続され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体のキャパシタンスは、それぞれの個々のキャパシタのキャパシタンスよりも小さい。
一方、直列接続された２以上のキャパシタのキャパシタンスの内の少なくとも１つが負の値を有する場合、全体のキャパシタンスは、正の値を有し、かつそれぞれの個々のキャパシタンスの絶対値よりも大きい。
【0049】
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜とが直列に接続される場合、直列に接続された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加する。
全体的なキャパシタンス値が増加することを利用して、強誘電体物質膜を含むトランジスタは、常温で６０ｍＶ／ｄｅｃａｄｅ未満の閾値下スイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ：ＳＳ）を有する。
強誘電体物質膜は、強誘電体特性を有する。
強誘電体物質膜は、例えば、ハフニウム酸化物、ハフニウムジルコニウム酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物及び鉛ジルコニウムチタン酸化物の内の少なくとも１つを含み得る。
ここで、一例として、ハフニウムジルコニウム酸化物は、ハフニウム酸化物にジルコニウム（Ｚｒ）がドーピングされた物質である。
他の例として、ハフニウムジルコニウム酸化物は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）との化合物である。
全体的なキャパシタンス値が増加することを利用して、強誘電体物質膜を含むトランジスタは、常温で６０ｍＶ／ｄｅｃａｄｅ未満の閾値下スイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ：ＳＳ）を有する。
強誘電体物質膜は、強誘電体特性を有する。
強誘電体物質膜は、例えば、ハフニウム酸化物、ハフニウムジルコニウム酸化物、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物及び鉛ジルコニウムチタン酸化物の内の少なくとも１つを含み得る。
ここで、一例として、ハフニウムジルコニウム酸化物は、ハフニウム酸化物にジルコニウム（Ｚｒ）がドーピングされた物質である。
他の例として、ハフニウムジルコニウム酸化物は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）との化合物である。
【0050】
強誘電体物質膜は、ドーピングされたドーパントをさらに含み得る。
例えば、ドーパントは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）、及びスズ（Ｓｎ）の内の少なくとも１つを含み得る。
強誘電体物質膜がいかなる強誘電体物質を含むかによって、強誘電体物質膜に含まれたドーパントの種類は、変わりうる。
例えば、ドーパントは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）、及びスズ（Ｓｎ）の内の少なくとも１つを含み得る。
強誘電体物質膜がいかなる強誘電体物質を含むかによって、強誘電体物質膜に含まれたドーパントの種類は、変わりうる。
【0051】
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）の内の少なくとも１つを含む。
ドーパントがアルミニウム（Ａｌ）である場合、強誘電体物質膜は、３～８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含む。
ここで、ドーパントの割合は、ハフニウムとアルミニウムとの和に対するアルミニウムの割合である。
ドーパントがシリコン（Ｓｉ）である場合、強誘電体物質膜は、２～１０ａｔ％のシリコンを含む。
ドーパントがイットリウム（Ｙ）である場合、強誘電体物質膜は、２～１０ａｔ％のイットリウムを含む。
ドーパントがガドリニウム（Ｇｄ）である場合、強誘電体物質膜は、１～７ａｔ％のガドリニウムを含む。
ドーパントがジルコニウム（Ｚｒ）である場合、強誘電体物質膜は、５０～８０ａｔ％のジルコニウムを含む。
ドーパントがアルミニウム（Ａｌ）である場合、強誘電体物質膜は、３～８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含む。
ここで、ドーパントの割合は、ハフニウムとアルミニウムとの和に対するアルミニウムの割合である。
ドーパントがシリコン（Ｓｉ）である場合、強誘電体物質膜は、２～１０ａｔ％のシリコンを含む。
ドーパントがイットリウム（Ｙ）である場合、強誘電体物質膜は、２～１０ａｔ％のイットリウムを含む。
ドーパントがガドリニウム（Ｇｄ）である場合、強誘電体物質膜は、１～７ａｔ％のガドリニウムを含む。
ドーパントがジルコニウム（Ｚｒ）である場合、強誘電体物質膜は、５０～８０ａｔ％のジルコニウムを含む。
【0052】
常誘電体物質膜は、常誘電体特性を有する。
常誘電体物質膜は、例えば、シリコン酸化物、及び高誘電率を有する金属酸化物の内の少なくとも１つを含み得る。
常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物、ジルコニウム酸化物、及びアルミニウム酸化物の内の少なくとも１つを含むが、それに制限されるものではない。
強誘電体物質膜及び常誘電体物質膜は、同一物質を含み得る。
強誘電体物質膜は、強誘電体特性を有するが、常誘電体物質膜は、強誘電体特性を有しない。
例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は、常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なっている。
常誘電体物質膜は、例えば、シリコン酸化物、及び高誘電率を有する金属酸化物の内の少なくとも１つを含み得る。
常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物、ジルコニウム酸化物、及びアルミニウム酸化物の内の少なくとも１つを含むが、それに制限されるものではない。
強誘電体物質膜及び常誘電体物質膜は、同一物質を含み得る。
強誘電体物質膜は、強誘電体特性を有するが、常誘電体物質膜は、強誘電体特性を有しない。
例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は、常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なっている。
【0053】
強誘電体物質膜は、強誘電体特性を有する厚みを有する。
強誘電体物質膜の厚みは、例えば、０．５～１０ｎｍであるが、それに制限されるものではない。
それぞれの強誘電体物質ごとに強誘電体特性を示す臨界厚みが変わりうるので、強誘電体物質膜の厚みは、強誘電体物質によっても変わる。
強誘電体物質膜の厚みは、例えば、０．５～１０ｎｍであるが、それに制限されるものではない。
それぞれの強誘電体物質ごとに強誘電体特性を示す臨界厚みが変わりうるので、強誘電体物質膜の厚みは、強誘電体物質によっても変わる。
【0054】
ゲート電極１５０は、仕事関数調節用金属含有層と、仕事関数調節用金属含有層の上部空間を充填するギャップフィル（ｇａｐ－ｆｉｌｌ）用金属含有層とを含む。
一実施形態において、ゲート電極１５０は、金属窒化物層、金属層、導電性キャッピング層、及びギャップフィル金属膜が順次に積層された構造を有する。
金属窒化物層及び金属層は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、又はＨｆの内から選択される少なくとも１つの金属を含み得る。
ギャップフィル金属膜は、Ｗ膜又はＡｌ膜を含み得る。
ゲート電極１５０は、仕事関数金属含有層を含む。
仕事関数金属含有層は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄの内から選択される少なくとも１つの金属を含み得る。
一実施形態において、ゲート電極１５０は、それぞれＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、ＴｉＮ／ＴａＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、又はＴｉＮ／ＴａＮ／ＴｉＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造を含むが、上記例示したものに限定されるものではない。
一実施形態において、ゲート電極１５０は、金属窒化物層、金属層、導電性キャッピング層、及びギャップフィル金属膜が順次に積層された構造を有する。
金属窒化物層及び金属層は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、又はＨｆの内から選択される少なくとも１つの金属を含み得る。
ギャップフィル金属膜は、Ｗ膜又はＡｌ膜を含み得る。
ゲート電極１５０は、仕事関数金属含有層を含む。
仕事関数金属含有層は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄの内から選択される少なくとも１つの金属を含み得る。
一実施形態において、ゲート電極１５０は、それぞれＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、ＴｉＮ／ＴａＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、又はＴｉＮ／ＴａＮ／ＴｉＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造を含むが、上記例示したものに限定されるものではない。
【0055】
一実施形態において、複数のゲート電極１５０上には、複数のゲートキャッピング層が配置される。
複数のゲートキャッピング層は、シリコン窒化物を含む。
複数のゲートキャッピング層は、複数のゲート電極１５０上で複数のゲート電極１５０のように互いに平行に第１水平方向（Ｘ方向）に沿って延長される。
ゲート電極１５０は、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）を含むナノシート積層構造ＮＳＳの上面を覆うメインゲート部分１５０Ｍと、メインゲート部分１５０Ｍに接続され、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれとフィン型活性領域ＦＡとの空間に形成される複数のサブゲート部分１５０Ｓとを含む。
複数のサブゲート部分１５０Ｓそれぞれの両端上には、ゲート誘電膜１４５を挟んで複数の絶縁スペーサ１４０が配置される。
複数のゲートキャッピング層は、シリコン窒化物を含む。
複数のゲートキャッピング層は、複数のゲート電極１５０上で複数のゲート電極１５０のように互いに平行に第１水平方向（Ｘ方向）に沿って延長される。
ゲート電極１５０は、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）を含むナノシート積層構造ＮＳＳの上面を覆うメインゲート部分１５０Ｍと、メインゲート部分１５０Ｍに接続され、複数のナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれとフィン型活性領域ＦＡとの空間に形成される複数のサブゲート部分１５０Ｓとを含む。
複数のサブゲート部分１５０Ｓそれぞれの両端上には、ゲート誘電膜１４５を挟んで複数の絶縁スペーサ１４０が配置される。
【0056】
図１５Ａには、ゲート電極１５０が第１水平方向（Ｘ方向）に沿ってダミーレール構造体ＤＰＲＳ上に延長されるものと示しているが、それに限定されない。
例えば、図１Ｂに示したゲート電極ＧＬが埋め込みレールＰＲと垂直方向（Ｚ方向）に重畳しないように、平面視において埋め込みレールＰＲに隣接して切断される一端を有するものと同様に、ゲート電極１５０は、第１水平方向（Ｘ方向）に沿って延長されるが、ダミーレール構造体ＤＰＲＳと垂直方向（Ｚ方向）に重畳しないように、平面視においてダミーレール構造体ＤＰＲＳに隣接して切断される一端を有する。
例えば、図１Ｂに示したゲート電極ＧＬが埋め込みレールＰＲと垂直方向（Ｚ方向）に重畳しないように、平面視において埋め込みレールＰＲに隣接して切断される一端を有するものと同様に、ゲート電極１５０は、第１水平方向（Ｘ方向）に沿って延長されるが、ダミーレール構造体ＤＰＲＳと垂直方向（Ｚ方向）に重畳しないように、平面視においてダミーレール構造体ＤＰＲＳに隣接して切断される一端を有する。
【0057】
一実施形態において、ゲート誘電膜１４５とダミーレール構造体ＤＰＲＳとの間、すなわち、ゲート誘電膜１４５と第１絶縁バリヤーＢＰＲとの間、及びゲート誘電膜１４５とダミー埋め込みレールＤＰＲとの間には、素子分離膜１１８の一部分が介在する。
例えば、ゲート間絶縁膜１７２を形成する前に、又はゲート誘電膜１４５及びゲート電極１５０を形成する前に、図１０Ａに示したダミーレール構造体ＤＰＲＳの上側一部分を除去した後、上側一部分が除去されたダミーレール構造体ＤＰＲＳの上面を覆う素子分離膜１１８の部分をさらに形成する。
例えば、ゲート間絶縁膜１７２を形成する前に、又はゲート誘電膜１４５及びゲート電極１５０を形成する前に、図１０Ａに示したダミーレール構造体ＤＰＲＳの上側一部分を除去した後、上側一部分が除去されたダミーレール構造体ＤＰＲＳの上面を覆う素子分離膜１１８の部分をさらに形成する。
【0058】
一方、ゲート間絶縁膜１７２の一部分を除去し、ゲート間絶縁膜１７２を貫通してソース／ドレイン領域１６０を露出させる第１プラグホールＣＨ１を形成し、第１プラグホールＣＨ１を充填する第１導電性プラグＣＰ１を形成する。
第１プラグホールＣＨ１を形成する過程において、ビア構造体ＰＶＳの一部分、例えば、第２絶縁バリヤーＢＰＶの一部分を共に除去し、第１プラグホールＣＨ１内に電力ビアＰＶが露出される。
第１導電性プラグＣＰ１は、電力ビアＰＶとソース／ドレイン領域１６０とを電気的に接続する。
一実施形態において、第１導電性プラグＣＰ１は、ゲート誘電膜１４５及びゲート電極１５０を形成する前に形成する。
第１導電性プラグＣＰ１は、複数のフィン型活性領域ＦＡを横切る方向に延長されるように形成する。
例えば、第１導電性プラグＣＰ１は、第１水平方向（Ｘ方向）に延長される。
第１プラグホールＣＨ１を形成する過程において、ビア構造体ＰＶＳの一部分、例えば、第２絶縁バリヤーＢＰＶの一部分を共に除去し、第１プラグホールＣＨ１内に電力ビアＰＶが露出される。
第１導電性プラグＣＰ１は、電力ビアＰＶとソース／ドレイン領域１６０とを電気的に接続する。
一実施形態において、第１導電性プラグＣＰ１は、ゲート誘電膜１４５及びゲート電極１５０を形成する前に形成する。
第１導電性プラグＣＰ１は、複数のフィン型活性領域ＦＡを横切る方向に延長されるように形成する。
例えば、第１導電性プラグＣＰ１は、第１水平方向（Ｘ方向）に延長される。
【0059】
第１導電性プラグＣＰ１及びゲート電極１５０上には、層間絶縁層１８０が配置される。
層間絶縁層１８０は、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、オルトケイ酸テトラエチル（ＴＥＯＳ）酸化膜、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、又は低誘電膜（ｌｏｗ－ｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）のような絶縁物質を含み得る。
層間絶縁層１８０は、例えば、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）酸化膜、オルトケイ酸テトラエチル（ＴＥＯＳ）酸化膜、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａ Ｇｌａｓｓ）、又は低誘電膜（ｌｏｗ－ｋ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）のような絶縁物質を含み得る。
【0060】
層間絶縁層１８０を貫通してゲート電極１５０を露出させる第２プラグホールＣＨ２を形成した後、第２プラグホールＣＨ２を充填する第２導電性プラグＣＰ２を形成する。
例えば、第２導電性プラグＣＰ２は、層間絶縁層１８０を貫通してゲート電極１５０と電気的に接続される。
一実施形態において、ゲート電極１５０上にゲートキャッピング層が配置される場合、第２プラグホールＣＨ２は、層間絶縁層１８０及びゲートキャッピング層を貫通してゲート電極１５０を露出させるように形成する。
例えば、第２導電性プラグＣＰ２は、層間絶縁層１８０及びゲートキャッピング層を貫通してゲート電極１５０と電気的に接続される。
例えば、第２導電性プラグＣＰ２は、層間絶縁層１８０を貫通してゲート電極１５０と電気的に接続される。
一実施形態において、ゲート電極１５０上にゲートキャッピング層が配置される場合、第２プラグホールＣＨ２は、層間絶縁層１８０及びゲートキャッピング層を貫通してゲート電極１５０を露出させるように形成する。
例えば、第２導電性プラグＣＰ２は、層間絶縁層１８０及びゲートキャッピング層を貫通してゲート電極１５０と電気的に接続される。
【0061】
第１導電性プラグＣＰ１及び第２導電性プラグＣＰ２は、それぞれ導電性バリヤー層、及び導電性バリヤー層を覆う導電性コア層からなる。
導電性バリヤー層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせを含み、導電性コア層は、Ｃｏ、Ｗ、Ｃｕ、又はそれらの組み合わせを含む。
第１導電性プラグＣＰ１及び第２導電性プラグＣＰ２それぞれは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
第１導電性プラグＣＰ１及び第２導電性プラグＣＰ２それぞれは、基板１１０に向かって水平幅が減少するように形成する。
導電性バリヤー層は、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせを含み、導電性コア層は、Ｃｏ、Ｗ、Ｃｕ、又はそれらの組み合わせを含む。
第１導電性プラグＣＰ１及び第２導電性プラグＣＰ２それぞれは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
第１導電性プラグＣＰ１及び第２導電性プラグＣＰ２それぞれは、基板１１０に向かって水平幅が減少するように形成する。
【0062】
図１５Ａ～図１６を共に参照すると、基板１１０の下側一部分を除去し、基板１１０の下面を覆う下部絶縁層１０５を形成する。
次いで、下部絶縁層１０５及び基板１１０の一部分を除去し、ダミーレール構造体ＤＰＲＳを露出させる配線リセスＰＤＨを形成し、配線リセスＰＤＨを介してダミー埋め込みレールＤＰＲを除去する。
ダミー埋め込みレールＤＰＲが除去され、第１電力ホールＰＲＨ内は、第１絶縁バリヤーＢＰＲにより限定空間ＲＣＨが限定される。
下部絶縁層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化ゲルマニウム（ＧｅＯｘ）、窒化ゲルマニウム（ＧｅＮｘ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、及び窒化アルミニウム（ＡｌＮ）の内の１つの絶縁膜、又はそれらの内の少なくとも２つの絶縁膜の積層構造からなる。
次いで、下部絶縁層１０５及び基板１１０の一部分を除去し、ダミーレール構造体ＤＰＲＳを露出させる配線リセスＰＤＨを形成し、配線リセスＰＤＨを介してダミー埋め込みレールＤＰＲを除去する。
ダミー埋め込みレールＤＰＲが除去され、第１電力ホールＰＲＨ内は、第１絶縁バリヤーＢＰＲにより限定空間ＲＣＨが限定される。
下部絶縁層１０５は、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、酸化ゲルマニウム（ＧｅＯｘ）、窒化ゲルマニウム（ＧｅＮｘ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化ハフニウム（ＨｆＯ２）、及び窒化アルミニウム（ＡｌＮ）の内の１つの絶縁膜、又はそれらの内の少なくとも２つの絶縁膜の積層構造からなる。
【0063】
図１６及び図１７を共に参照すると、配線リセスＰＤＨの内面、すなわち、配線リセスＰＤＨ内に露出される下部絶縁層１０５、基板１１０、及び素子分離膜１１８を覆う配線バリヤーＰＤＢを形成した後、配線リセスＰＤＨ及び限定空間ＲＣＨを充填する電力配線ラインＰＤＬ及び埋め込みレールＰＲを形成する。
一実施形態において、埋め込みレールＰＲと電力配線ラインＰＤＬとは、一体をなすように共に形成する。
例えば、埋め込みレールＰＲと電力配線ラインＰＤＬとは、同一物質を含む。
埋め込みレールＰＲは、配線リセスＰＤＨを充填するように形成するので、埋め込みレールＰＲは、セルフアライン（ｓｅｌｆ－ａｌｉｇｎ）により電力ビアＰＶと接続されるように形成される。
電力配線ラインＰＤＬ、埋め込みレールＰＲ及び電力ビアＰＶは、電力伝送網を構成する。
一実施形態において、埋め込みレールＰＲと電力配線ラインＰＤＬとは、一体をなすように共に形成する。
例えば、埋め込みレールＰＲと電力配線ラインＰＤＬとは、同一物質を含む。
埋め込みレールＰＲは、配線リセスＰＤＨを充填するように形成するので、埋め込みレールＰＲは、セルフアライン（ｓｅｌｆ－ａｌｉｇｎ）により電力ビアＰＶと接続されるように形成される。
電力配線ラインＰＤＬ、埋め込みレールＰＲ及び電力ビアＰＶは、電力伝送網を構成する。
【0064】
第１絶縁バリヤーＢＰＲと埋め込みレールＰＲとを共にレール構造体ＰＲＳとも称する。
埋め込みレールＰＲ及びレール構造体ＰＲＳは、素子分離膜１１８を貫通する。
第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面を覆うが、第１電力ホールＰＲＨを充填しないように、第１電力ホールＰＲＨの内側面をコンフォーマルに覆う。
第１絶縁バリヤーＢＰＲと埋め込みレールＰＲとは、第１電力ホールＰＲＨを全て充填する。
第１絶縁バリヤーＢＰＲは、埋め込みレールＰＲを取り囲み、埋め込みレールＰＲと素子分離膜１１８との間に介在する。
埋め込みレールＰＲは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
埋め込みレールＰＲは、電力配線ラインＰＤＬに向かって水平幅が減少するように形成する。
埋め込みレールＰＲ及びレール構造体ＰＲＳは、素子分離膜１１８を貫通する。
第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面を覆うが、第１電力ホールＰＲＨを充填しないように、第１電力ホールＰＲＨの内側面をコンフォーマルに覆う。
第１絶縁バリヤーＢＰＲと埋め込みレールＰＲとは、第１電力ホールＰＲＨを全て充填する。
第１絶縁バリヤーＢＰＲは、埋め込みレールＰＲを取り囲み、埋め込みレールＰＲと素子分離膜１１８との間に介在する。
埋め込みレールＰＲは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
埋め込みレールＰＲは、電力配線ラインＰＤＬに向かって水平幅が減少するように形成する。
【0065】
電力配線ラインＰＤＬは、基板１１０及び下部絶縁層１０５を貫通する。
電力配線ラインＰＤＬは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
電力配線ラインＰＤＬは、埋め込みレールＰＲに向かって水平幅が減少するように形成する。
すなわち、埋め込みレールＰＲと電力配線ラインＰＤＬとは、互いに向かって水平幅が減少するように形成する。
配線バリヤーＰＤＢは、電力配線ラインＰＤＬと下部絶縁層１０５との間、及び電力配線ラインＰＤＬと基板１１０との間に介在する。
一実施形態において、配線バリヤーＰＤＢは、シリコン窒化物を含み得る。
電力配線ラインＰＤＬは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
電力配線ラインＰＤＬは、埋め込みレールＰＲに向かって水平幅が減少するように形成する。
すなわち、埋め込みレールＰＲと電力配線ラインＰＤＬとは、互いに向かって水平幅が減少するように形成する。
配線バリヤーＰＤＢは、電力配線ラインＰＤＬと下部絶縁層１０５との間、及び電力配線ラインＰＤＬと基板１１０との間に介在する。
一実施形態において、配線バリヤーＰＤＢは、シリコン窒化物を含み得る。
【0066】
埋め込みレールＰＲ及び電力配線ラインＰＤＬは、埋め込みバリヤー層及び埋め込み導電層からなる。
埋め込みバリヤー層は、限定空間ＲＣＨの内側面及び底面、並びに配線リセスＰＤＨの内側面及び底面をコンフォーマルに覆うように形成する。
埋め込み導電層は、埋め込みバリヤー層の表面を覆い、配線リセスＰＤＨ及び限定空間ＲＣＨを充填するように形成する。
埋め込みバリヤー層は、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせを含み得る。
埋め込み導電層は、例えば、Ｗ、Ｃｕ、Ｍｏ、Ｒｕ、Ｎｂ、Ｈｆ、又はそれらの組み合わせを含み得る。
埋め込みバリヤー層は、限定空間ＲＣＨの内側面及び底面、並びに配線リセスＰＤＨの内側面及び底面をコンフォーマルに覆うように形成する。
埋め込み導電層は、埋め込みバリヤー層の表面を覆い、配線リセスＰＤＨ及び限定空間ＲＣＨを充填するように形成する。
埋め込みバリヤー層は、例えば、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ、又はそれらの組み合わせを含み得る。
埋め込み導電層は、例えば、Ｗ、Ｃｕ、Ｍｏ、Ｒｕ、Ｎｂ、Ｈｆ、又はそれらの組み合わせを含み得る。
【0067】
図１８は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的には、図１８は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図１８を参照すると、下部絶縁層１０５及び電力配線ラインＰＤＬ下に、配線間絶縁層２１０、並びに配線ライン２２２及び配線ビア２２４からなる配線構造２２０を形成する。
配線間絶縁層２１０は、配線ライン２２２及び配線ビア２２４の少なくとも一部分を取り囲む。
配線間絶縁層２１０の下面には、配線ライン２２２の一部分が露出される。
配線間絶縁層２１０の下面に露出される配線ライン２２２の一部分は、外部接続パッドの機能を行う。
配線間絶縁層２１０の下面に露出され、外部接続パッドの機能を行う配線ライン２２２の一部分上には、外部接続端子２５０が付着可能である。
具体的には、図１８は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図１８を参照すると、下部絶縁層１０５及び電力配線ラインＰＤＬ下に、配線間絶縁層２１０、並びに配線ライン２２２及び配線ビア２２４からなる配線構造２２０を形成する。
配線間絶縁層２１０は、配線ライン２２２及び配線ビア２２４の少なくとも一部分を取り囲む。
配線間絶縁層２１０の下面には、配線ライン２２２の一部分が露出される。
配線間絶縁層２１０の下面に露出される配線ライン２２２の一部分は、外部接続パッドの機能を行う。
配線間絶縁層２１０の下面に露出され、外部接続パッドの機能を行う配線ライン２２２の一部分上には、外部接続端子２５０が付着可能である。
【0068】
通常の集積回路素子において、基板、半導体基板、又は半導体層の両面の内のＦｉｎＦＥＴ素子のようなトランジスタが配置される面を前面と称し、前面に反対になる面を背面と称する。
電力配線ラインＰＤＬ、配線間絶縁層２１０、及び配線構造２２０は、基板１１０において、複数のフィン型活性領域ＦＡが形成される面と反対になる面、すなわち、基板１１０の背面上に配置され、ゲート電極１５０、ソース／ドレイン領域１６０、第１導電性プラグＣＰ１、及び第２導電性プラグＣＰ２は、基板１１０の前面上に配置される。
電力配線ラインＰＤＬ、配線間絶縁層２１０、及び配線構造２２０は、基板１１０において、複数のフィン型活性領域ＦＡが形成される面と反対になる面、すなわち、基板１１０の背面上に配置され、ゲート電極１５０、ソース／ドレイン領域１６０、第１導電性プラグＣＰ１、及び第２導電性プラグＣＰ２は、基板１１０の前面上に配置される。
【0069】
集積回路素子１は、トレンチＴＲＥにより定義される複数のフィン型活性領域ＦＡを有する基板１１０、トレンチＴＲＥを充填する素子分離膜１１８、素子分離膜１１８内に介在する埋め込みレールＰＲ、埋め込みレールＰＲと接続される電力ビアＰＶ、ソース／ドレイン領域１６０、電力ビアＰＶとソース／ドレイン領域１６０とを接続する第１導電性プラグＣＰ１、ゲート電極１５０、及びゲート電極１５０と接続される第２導電性プラグＣＰ２を含む。
埋め込みレールＰＲは、電力配線ラインＰＤＬを介して外部接続端子２５０と接続される。
複数のフィン型活性領域ＦＡは、第１水平方向（Ｘ方向）に沿って一定のピッチに配列され、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
一実施形態において、複数のフィン型活性領域ＦＡそれぞれの上面上には、垂直方向（Ｚ方向）に互いに離隔される複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳが配置される。
ナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれの間には、絶縁スペーサ１４０が介在する。
埋め込みレールＰＲは、電力配線ラインＰＤＬを介して外部接続端子２５０と接続される。
複数のフィン型活性領域ＦＡは、第１水平方向（Ｘ方向）に沿って一定のピッチに配列され、互いに平行に第２水平方向（Ｙ方向）に沿って延長される。
一実施形態において、複数のフィン型活性領域ＦＡそれぞれの上面上には、垂直方向（Ｚ方向）に互いに離隔される複数のナノシート（Ｎ１、Ｎ２、Ｎ３）の積層構造ＮＳＳが配置される。
ナノシート（Ｎ１、Ｎ２、Ｎ３）それぞれの間には、絶縁スペーサ１４０が介在する。
【0070】
複数のゲート電極１５０は、複数のフィン型活性領域ＦＡと交差する方向である第１水平方向（Ｘ方向）に延長される。
複数のゲート電極１５０は、それぞれ第２水平方向（Ｙ方向）に同一幅を有し、第２水平方向（Ｙ方向）に沿って一定のピッチに配列される。
複数のフィン型活性領域ＦＡにおいて、ゲート電極１５０の両側には、複数のソース／ドレイン領域１６０が形成される。
複数のゲート電極１５０それぞれの間には、電力ビアＰＶ及び第１導電性プラグＣＰ１が介在する。
ゲート間絶縁層１７２は、複数のソース／ドレイン領域１６０を覆い、複数のゲート電極１５０それぞれの間を充填する。
第１導電性プラグＣＰ１は、ソース／ドレイン領域１６０の上面の少なくとも一部と接し、ソース／ドレイン領域１６０と電気的に接続される。
電力ビアＰＶは、ゲート間絶縁層１７２を貫通し、第１導電性プラグＣＰ１と埋め込みレールＰＲとを電気的に接続する。
第２導電性プラグＣＰ２は、ゲート電極１５０と電気的に接続される。
複数のゲート電極１５０は、それぞれ第２水平方向（Ｙ方向）に同一幅を有し、第２水平方向（Ｙ方向）に沿って一定のピッチに配列される。
複数のフィン型活性領域ＦＡにおいて、ゲート電極１５０の両側には、複数のソース／ドレイン領域１６０が形成される。
複数のゲート電極１５０それぞれの間には、電力ビアＰＶ及び第１導電性プラグＣＰ１が介在する。
ゲート間絶縁層１７２は、複数のソース／ドレイン領域１６０を覆い、複数のゲート電極１５０それぞれの間を充填する。
第１導電性プラグＣＰ１は、ソース／ドレイン領域１６０の上面の少なくとも一部と接し、ソース／ドレイン領域１６０と電気的に接続される。
電力ビアＰＶは、ゲート間絶縁層１７２を貫通し、第１導電性プラグＣＰ１と埋め込みレールＰＲとを電気的に接続する。
第２導電性プラグＣＰ２は、ゲート電極１５０と電気的に接続される。
【0071】
埋め込みレールＰＲは、素子分離膜１１８を貫通する第１電力ホールＰＲＨ内に配置される。
第１電力ホールＰＲＨ及び埋め込みレールＰＲは、第２水平方向（Ｙ方向）に沿って延長される。
埋め込みレールＰＲは、電力配線ラインＰＤＬと一体をなすように共に形成される。
例えば、埋め込みレールＰＲと電力配線ラインＰＤＬとは、同一物質を含み得る。
埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成される。
第１電力ホールＰＲＨ及び埋め込みレールＰＲは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
電力配線ラインＰＤＬは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
すなわち、埋め込みレールＰＲと電力配線ラインＰＤＬとは、互いに向かって水平幅が減少するように形成される。
第１電力ホールＰＲＨ及び埋め込みレールＰＲは、第２水平方向（Ｙ方向）に沿って延長される。
埋め込みレールＰＲは、電力配線ラインＰＤＬと一体をなすように共に形成される。
例えば、埋め込みレールＰＲと電力配線ラインＰＤＬとは、同一物質を含み得る。
埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成される。
第１電力ホールＰＲＨ及び埋め込みレールＰＲは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
電力配線ラインＰＤＬは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
すなわち、埋め込みレールＰＲと電力配線ラインＰＤＬとは、互いに向かって水平幅が減少するように形成される。
【0072】
電力ビアＰＶは、第１電力ホールＰＲＨと接続される第２電力ホールＰＶＨ内に配置される。
電力ビアＰＶは、埋め込みレールＰＲと第１導電性プラグＣＰ１とを接続する。
電力ビアＰＶ及び第２電力ホールＰＶＨは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
第１導電性プラグＣＰ１は、複数のフィン型活性領域ＦＡを横切る方向に延長されるように形成される。
例えば、第１導電性プラグＣＰ１は、第１水平方向（Ｘ方向）に延長される。
第１導電性プラグＣＰ１及び第２導電性プラグＣＰ２それぞれは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
本発明の実施形態による集積回路素子１において、外部接続端子２５０を介して提供される電力が、電力配線ラインＰＤＬ、埋め込みレールＰＲ、電力ビアＰＶ、及び第１導電性プラグＣＰ１を介してソース／ドレイン領域１６０に供給される。
電力ビアＰＶは、埋め込みレールＰＲと第１導電性プラグＣＰ１とを接続する。
電力ビアＰＶ及び第２電力ホールＰＶＨは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
第１導電性プラグＣＰ１は、複数のフィン型活性領域ＦＡを横切る方向に延長されるように形成される。
例えば、第１導電性プラグＣＰ１は、第１水平方向（Ｘ方向）に延長される。
第１導電性プラグＣＰ１及び第２導電性プラグＣＰ２それぞれは、垂直方向（Ｚ方向）に上側から下側に延長されつつ水平幅が減少するテーパー形状を有するように形成される。
本発明の実施形態による集積回路素子１において、外部接続端子２５０を介して提供される電力が、電力配線ラインＰＤＬ、埋め込みレールＰＲ、電力ビアＰＶ、及び第１導電性プラグＣＰ１を介してソース／ドレイン領域１６０に供給される。
【0073】
図１９Ａ～図１９Ｄは、本発明の実施形態による集積回路素子の部分断面図である。
具体的には、図１９Ａ～図１９Ｄは、図１８のＸＩＶ部分を拡大して示す断面図である。
図１９Ａを参照すると、第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面上で第１厚みＴ１を有し、第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面上で第２厚みＴ２を有する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
具体的には、図１９Ａ～図１９Ｄは、図１８のＸＩＶ部分を拡大して示す断面図である。
図１９Ａを参照すると、第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面上で第１厚みＴ１を有し、第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面上で第２厚みＴ２を有する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
【0074】
水平方向において、電力ビアＰＶの最下端は、第１幅Ｗ１を有し、埋め込みレールＰＲの最上端は、第２幅Ｗ２を有する。
第２幅Ｗ２は、第１電力ホールＰＲＨ内で第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨの最上端の幅、又はダミー埋め込みレールＤＰＲの最上端の幅である。
第１幅Ｗ１及び第２幅Ｗ２は、実質的に同一値を有する。
水平方向において、第２電力ホールＰＶＨの最下端は、第３幅Ｗ３を有し、第１電力ホールＰＲＨの最上端は、第４幅Ｗ４を有する。
第３幅Ｗ３は、第４幅Ｗ４より小さい値を有し、第２幅Ｗ２より大きい値を有する。
第２幅Ｗ２は、第１電力ホールＰＲＨ内で第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨの最上端の幅、又はダミー埋め込みレールＤＰＲの最上端の幅である。
第１幅Ｗ１及び第２幅Ｗ２は、実質的に同一値を有する。
水平方向において、第２電力ホールＰＶＨの最下端は、第３幅Ｗ３を有し、第１電力ホールＰＲＨの最上端は、第４幅Ｗ４を有する。
第３幅Ｗ３は、第４幅Ｗ４より小さい値を有し、第２幅Ｗ２より大きい値を有する。
【0075】
図１９Ａを図１２Ｂと共に参照すると、第２電力ホールＰＶＨの最下端の第３幅Ｗ３は、第１電力ホールＰＲＨの最上端の第４幅Ｗ４より小さく、限定空間ＲＣＨの最上端の第２幅Ｗ２よりも大きい。
したがって、第２電力ホールＰＶＨを形成する過程において、第２電力ホールＰＶＨの底面には、ダミーレール構造体ＤＰＲＳのみが露出され、素子分離膜１１８が露出されない。
また、第２電力ホールＰＶＨの底面のエッジは、第１絶縁バリヤーＢＰＲ上に位置する。
したがって、第２電力ホールＰＶＨを形成する過程において、第２電力ホールＰＶＨの底面には、ダミーレール構造体ＤＰＲＳのみが露出され、素子分離膜１１８が露出されない。
また、第２電力ホールＰＶＨの底面のエッジは、第１絶縁バリヤーＢＰＲ上に位置する。
【0076】
図１９Ａを図１７と共に参照すると、第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面上で第１厚みＴ１より小さい第２厚みＴ２を有し、電力ビアＰＶの最下端の第１幅Ｗ１は、埋め込みレールＰＲの最上端の第２幅Ｗ２と実質的に同一値を有する。
したがって、埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成され、埋め込みレールＰＲの最上端と電力ビアＰＶの最下端とは、互いに接する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
したがって、埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成され、埋め込みレールＰＲの最上端と電力ビアＰＶの最下端とは、互いに接する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
【0077】
図１９Ｂを参照すると、第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面上で第１厚みＴ１を有し、第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面上で第２厚みＴ２を有する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
水平方向において、電力ビアＰＶの最下端は、第１幅Ｗ１ａを有し、埋め込みレールＰＲの最上端は、第２幅Ｗ２ａを有する。
第１幅Ｗ１ａは、第２幅Ｗ２ａより大きい値を有する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
水平方向において、電力ビアＰＶの最下端は、第１幅Ｗ１ａを有し、埋め込みレールＰＲの最上端は、第２幅Ｗ２ａを有する。
第１幅Ｗ１ａは、第２幅Ｗ２ａより大きい値を有する。
【0078】
図１９Ｂを図１７と共に参照すると、第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面上で第１厚みＴ１より小さい第２厚みＴ２を有し、電力ビアＰＶの最下端の第１幅Ｗ１ａは、埋め込みレールＰＲの最上端の第２幅Ｗ２ａより大きい値を有する。
したがって、埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成され、埋め込みレールＰＲの最上端の全ての部分は、電力ビアＰＶの最下端の部分と接する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
したがって、埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成され、埋め込みレールＰＲの最上端の全ての部分は、電力ビアＰＶの最下端の部分と接する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
【0079】
図１９Ｃを参照すると、第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面上で第１厚みＴ１を有し、第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面上で第２厚みＴ２を有する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
水平方向において、電力ビアＰＶの最下端は、第１幅Ｗ１ｂを有し、埋め込みレールＰＲの最上端は、第２幅Ｗ２ｂを有する。
第１幅Ｗ１ｂ及び第２幅Ｗ２ｂは、実質的に同一値を有する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
水平方向において、電力ビアＰＶの最下端は、第１幅Ｗ１ｂを有し、埋め込みレールＰＲの最上端は、第２幅Ｗ２ｂを有する。
第１幅Ｗ１ｂ及び第２幅Ｗ２ｂは、実質的に同一値を有する。
【0080】
第１絶縁バリヤーＢＰＲの最上端と第２絶縁バリヤーＢＰＶの最下端とは、第１垂直レベルＬＶ１で接し、電力ビアＰＶの最下端と埋め込みレールＰＲの最上端とは、第２垂直レベルＬＶ２で接する。
第２垂直レベルＬＶ２は、第１垂直レベルＬＶ１より低い垂直レベルに位置する。
電力ビアＰＶは、第２電力ホールＰＶＨから第１電力ホールＰＲＨ内に延長される。
例えば、電力ビアＰＶは、第２電力ホールＰＶＨから、第１電力ホールＰＲＨ内で第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨ内に延長される。
すなわち、限定空間ＲＣＨは、電力ビアＰＶの一部分及び埋め込みレールＰＲにより全て充填される。
第２垂直レベルＬＶ２は、第１垂直レベルＬＶ１より低い垂直レベルに位置する。
電力ビアＰＶは、第２電力ホールＰＶＨから第１電力ホールＰＲＨ内に延長される。
例えば、電力ビアＰＶは、第２電力ホールＰＶＨから、第１電力ホールＰＲＨ内で第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨ内に延長される。
すなわち、限定空間ＲＣＨは、電力ビアＰＶの一部分及び埋め込みレールＰＲにより全て充填される。
【0081】
図１９Ｃを図１２Ｂ及び図１３Ｂと共に参照すると、第２電力ホールＰＶＨの最下端を形成する過程において、ダミーレール構造体ＤＰＲＳの上側一部分が共に除去され、図１９Ｃを図１３Ｂと共に参照すると、電力ビアＰＶは、第２電力ホールＰＶＨ、及びダミーレール構造体ＤＰＲＳの上側一部分が除去された限定空間ＲＣＨの上側部分を充填するように形成される。
【0082】
図１９Ｃを図１７と共に参照すると、埋め込みレールＰＲの最上端と電力ビアＰＶの最下端とは、第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨ内で互いに接する。
埋め込みレールＰＲは、第１電力ホールＰＲＨの下側部分、すなわち、限定空間ＲＣＨの下側部分を充填し、電力ビアＰＶは、第１電力ホールＰＲＨの上側部分、すなわち、限定空間ＲＣＨの上側部分を充填する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの界面は、第１絶縁バリヤーＢＰＲにより取り囲まれるので、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
埋め込みレールＰＲは、第１電力ホールＰＲＨの下側部分、すなわち、限定空間ＲＣＨの下側部分を充填し、電力ビアＰＶは、第１電力ホールＰＲＨの上側部分、すなわち、限定空間ＲＣＨの上側部分を充填する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの界面は、第１絶縁バリヤーＢＰＲにより取り囲まれるので、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
【0083】
図１９Ｄを参照すると、第１絶縁バリヤーＢＰＲは、第１電力ホールＰＲＨの内側面上で第１厚みＴ１を有し、第２絶縁バリヤーＢＰＶは、第２電力ホールＰＶＨの内側面上で第２厚みＴ２を有する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
第１絶縁バリヤーＢＰＲの最上端と第２絶縁バリヤーＢＰＶの最下端とは、第１垂直レベルＬＶ１で接し、電力ビアＰＶの最下端と埋め込みレールＰＲの最上端とは、第２垂直レベルＬＶ２で接する。
第２垂直レベルＬＶ２は、第１垂直レベルＬＶ１より低い垂直レベルに位置する。
第１厚みＴ１は、第２厚みＴ２より大きい値を有する。
第１絶縁バリヤーＢＰＲの最上端と第２絶縁バリヤーＢＰＶの最下端とは、第１垂直レベルＬＶ１で接し、電力ビアＰＶの最下端と埋め込みレールＰＲの最上端とは、第２垂直レベルＬＶ２で接する。
第２垂直レベルＬＶ２は、第１垂直レベルＬＶ１より低い垂直レベルに位置する。
【0084】
電力ビアＰＶは、第１電力ホールＰＲＨ内で第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨ内に延長される。
すなわち、限定空間ＲＣＨは、電力ビアＰＶの一部分及び埋め込みレールＰＲにより全て充填される。
第１垂直レベルＬＶ１において、電力ビアＰＶは、水平方向に第１幅Ｗ１ｃを有することができ、埋め込みレールＰＲの最上端は、第２幅Ｗ２ｃを有することができる。第１幅Ｗ１ｃは、第２幅Ｗ２ｃより大きい値を有することができる。第２幅Ｗ２ｃは、第２垂直レベルＬＶ２において電力ビアＰＶの幅、すなわち、電力ビアＰＶの最下端の幅でもある。
すなわち、限定空間ＲＣＨは、電力ビアＰＶの一部分及び埋め込みレールＰＲにより全て充填される。
第１垂直レベルＬＶ１において、電力ビアＰＶは、水平方向に第１幅Ｗ１ｃを有することができ、埋め込みレールＰＲの最上端は、第２幅Ｗ２ｃを有することができる。第１幅Ｗ１ｃは、第２幅Ｗ２ｃより大きい値を有することができる。第２幅Ｗ２ｃは、第２垂直レベルＬＶ２において電力ビアＰＶの幅、すなわち、電力ビアＰＶの最下端の幅でもある。
【0085】
図１９Ｄを図１２Ｂ及び図１３Ｂと共に参照すると、第２電力ホールＰＶＨの最下端を形成する過程において、ダミーレール構造体ＤＰＲＳの上側一部分が共に除去され、図１９Ｄを図１３Ｂと共に参照すると、電力ビアＰＶは、第２電力ホールＰＶＨ、及びダミーレール構造体ＤＰＲＳの上側一部分が除去された限定空間ＲＣＨの上側部分を充填するように形成される。
図１９Ｄを図１７と共に参照すると、埋め込みレールＰＲの最上端と電力ビアＰＶの最下端とは、第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨ内で互いに接する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの界面は、第１絶縁バリヤーＢＰＲにより取り囲まれるので、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
図１９Ｄを図１７と共に参照すると、埋め込みレールＰＲの最上端と電力ビアＰＶの最下端とは、第１絶縁バリヤーＢＰＲにより限定される限定空間ＲＣＨ内で互いに接する。
したがって、埋め込みレールＰＲと電力ビアＰＶとの界面は、第１絶縁バリヤーＢＰＲにより取り囲まれるので、埋め込みレールＰＲと電力ビアＰＶとの接続信頼性が高くなる。
【0086】
図２０～図２２は、本発明の実施形態による集積回路素子の製造方法を説明するための断面図である。
具体的には、図２０～図２２は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図１５Ｂ及び図２０を共に参照すると、ダミーレール構造体ＤＰＲＳが露出されないように、基板１１０の下側一部分を除去する。
具体的には、図２０～図２２は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図１５Ｂ及び図２０を共に参照すると、ダミーレール構造体ＤＰＲＳが露出されないように、基板１１０の下側一部分を除去する。
【0087】
図２０及び図２１を共に参照すると、基板１１０の下側一部分を除去し、基板１１０の下面から一部分を除去して、貫通ホールＴＶＨを形成する。
貫通ホールＴＶＨの底面には、ダミーレール構造体ＤＰＲＳが露出される。
貫通ホールＴＶＨは、第１電力ホールＰＲＨと接続される。
貫通ホールＴＶＨは、基板１１０を貫通する。
次いで、基板１１０の下面を覆う下部絶縁層１０５を形成する。
次いで、下部絶縁層１０５の一部分を除去して、貫通ホールＴＶＨと接続される配線リセスＰＤＨを形成し、配線リセスＰＤＨ及び貫通ホールＴＶＨを介してダミー埋め込みレールＤＰＲを除去する。
貫通ホールＴＶＨの底面には、ダミーレール構造体ＤＰＲＳが露出される。
貫通ホールＴＶＨは、第１電力ホールＰＲＨと接続される。
貫通ホールＴＶＨは、基板１１０を貫通する。
次いで、基板１１０の下面を覆う下部絶縁層１０５を形成する。
次いで、下部絶縁層１０５の一部分を除去して、貫通ホールＴＶＨと接続される配線リセスＰＤＨを形成し、配線リセスＰＤＨ及び貫通ホールＴＶＨを介してダミー埋め込みレールＤＰＲを除去する。
【0088】
ダミー埋め込みレールＤＰＲが除去され、第１電力ホールＰＲＨ内は、第１絶縁バリヤーＢＰＲにより限定空間ＲＣＨが限定される。
貫通ホールＴＶＨは、限定空間ＲＣＨと接続される。
貫通ホールＴＶＨは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
貫通ホールＴＶＨは、限定空間ＲＣＨに向かって水平幅が減少するように形成される。すなわち、貫通ホールＴＶＨと限定空間ＲＣＨとは、互いに向かって水平幅が減少するように形成される。
貫通ホールＴＶＨは、限定空間ＲＣＨと接続される。
貫通ホールＴＶＨは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
貫通ホールＴＶＨは、限定空間ＲＣＨに向かって水平幅が減少するように形成される。すなわち、貫通ホールＴＶＨと限定空間ＲＣＨとは、互いに向かって水平幅が減少するように形成される。
【0089】
図２１及び図２２を共に参照すると、貫通ホールＴＶＨ及び配線リセスＰＤＨの内側面を覆う配線バリヤーＰＤＢａを形成した後、配線リセスＰＤＨ、貫通ホールＴＶＨ、及び限定空間ＲＣＨを充填する電力配線ラインＰＤＬａ、貫通電極ＴＳＶ、及び埋め込みレールＰＲを形成する。
一実施形態において、埋め込みレールＰＲ、貫通電極ＴＳＶ、及び電力配線ラインＰＤＬａは、一体をなすように共に形成する。
一実施形態において、埋め込みレールＰＲ、貫通電極ＴＳＶ、及び電力配線ラインＰＤＬａは、一体をなすように共に形成する。
【0090】
例えば、埋め込みレールＰＲ、貫通電極ＴＳＶ、及び電力配線ラインＰＤＬａは、同一物質を含み得る。
埋め込みレールＰＲは、配線リセスＰＤＨを充填するように形成されるので、埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成され、貫通電極ＴＳＶは、貫通ホールＴＶＨを充填するように形成されるので、貫通電極ＴＳＶは、セルフアラインにより埋め込みレールＰＲと接続されるように形成される。
貫通電極ＴＳＶは、基板１１０を貫通する。
電力配線ラインＰＤＬａ、貫通電極ＴＳＶ、埋め込みレールＰＲ、及び電力ビアＰＶは、電力伝送網を構成する。
埋め込みレールＰＲは、配線リセスＰＤＨを充填するように形成されるので、埋め込みレールＰＲは、セルフアラインにより電力ビアＰＶと接続されるように形成され、貫通電極ＴＳＶは、貫通ホールＴＶＨを充填するように形成されるので、貫通電極ＴＳＶは、セルフアラインにより埋め込みレールＰＲと接続されるように形成される。
貫通電極ＴＳＶは、基板１１０を貫通する。
電力配線ラインＰＤＬａ、貫通電極ＴＳＶ、埋め込みレールＰＲ、及び電力ビアＰＶは、電力伝送網を構成する。
【0091】
貫通電極ＴＳＶは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
貫通電極ＴＳＶは、埋め込みレールＰＲに向かって水平幅が減少するように形成する。
すなわち、貫通電極ＴＳＶと埋め込みレールＰＲとは、互いに向かって水平幅が減少するように形成する。
電力配線ラインＰＤＬａは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
電力配線ラインＰＤＬａは、貫通電極ＴＳＶに向かって水平幅が減少するように形成する。
貫通電極ＴＳＶは、埋め込みレールＰＲに向かって水平幅が減少するように形成する。
すなわち、貫通電極ＴＳＶと埋め込みレールＰＲとは、互いに向かって水平幅が減少するように形成する。
電力配線ラインＰＤＬａは、垂直方向（Ｚ方向）に下側から上側に延長されつつ水平幅が減少するテーパー形状を有するように形成する。
電力配線ラインＰＤＬａは、貫通電極ＴＳＶに向かって水平幅が減少するように形成する。
【0092】
図２３は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的には、図２３は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図２３を参照すれば、下部絶縁層１０５及び電力配線ラインＰＤＬａ下に、配線間絶縁層２１０、並びに配線ライン２２２及び配線ビア２２４からなる配線構造２２０を形成する。
配線間絶縁層２１０は、配線ライン２２２及び配線ビア２２４の少なくとも一部分を取り囲む。
配線間絶縁層２１０の下面には、配線ライン２２２の一部分が露出される。
配線間絶縁層２１０の下面に露出される配線ライン２２２の一部分は、外部接続パッドの機能を行う。
配線間絶縁層２１０の下面に露出され、外部接続パッドの機能を行う配線ライン２２２の一部分上には、外部接続端子２５０が付着可能である。
本発明の実施形態による集積回路素子２において、外部接続端子２５０を介して提供される電力が、電力配線ラインＰＤＬａ、貫通電極ＴＳＶ、埋め込みレールＰＲ、電力ビアＰＶ、及び第１導電性プラグＣＰ１を介してソース／ドレイン領域１６０に供給される。
具体的には、図２３は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図２３を参照すれば、下部絶縁層１０５及び電力配線ラインＰＤＬａ下に、配線間絶縁層２１０、並びに配線ライン２２２及び配線ビア２２４からなる配線構造２２０を形成する。
配線間絶縁層２１０は、配線ライン２２２及び配線ビア２２４の少なくとも一部分を取り囲む。
配線間絶縁層２１０の下面には、配線ライン２２２の一部分が露出される。
配線間絶縁層２１０の下面に露出される配線ライン２２２の一部分は、外部接続パッドの機能を行う。
配線間絶縁層２１０の下面に露出され、外部接続パッドの機能を行う配線ライン２２２の一部分上には、外部接続端子２５０が付着可能である。
本発明の実施形態による集積回路素子２において、外部接続端子２５０を介して提供される電力が、電力配線ラインＰＤＬａ、貫通電極ＴＳＶ、埋め込みレールＰＲ、電力ビアＰＶ、及び第１導電性プラグＣＰ１を介してソース／ドレイン領域１６０に供給される。
【0093】
図２４は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的には、図２４は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図２４を参照すると、集積回路素子１ａは、図１８に示した集積回路素子１が含むレール構造体ＰＲＳ及び電力配線ラインＰＤＬの代わりに、レール構造体ＰＲＳｂ及び電力配線ラインＰＤＬｂを有する。
レール構造体ＰＲＳｂは、第１絶縁バリヤーＢＰＲｂ及び埋め込みレールＰＲｂを含む。
第１電力ホールＰＲＨｂは、素子分離膜１１８を貫通して基板１１０内に延長される。
具体的には、図２４は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図２４を参照すると、集積回路素子１ａは、図１８に示した集積回路素子１が含むレール構造体ＰＲＳ及び電力配線ラインＰＤＬの代わりに、レール構造体ＰＲＳｂ及び電力配線ラインＰＤＬｂを有する。
レール構造体ＰＲＳｂは、第１絶縁バリヤーＢＰＲｂ及び埋め込みレールＰＲｂを含む。
第１電力ホールＰＲＨｂは、素子分離膜１１８を貫通して基板１１０内に延長される。
【0094】
例えば、第１電力ホールＰＲＨｂは、素子分離膜１１８を貫通し、基板１１０内に延長されて基板１１０の上側部分を貫通する。
第１絶縁バリヤーＢＰＲｂは、第１電力ホールＰＲＨｂの内面を覆う。
第１絶縁バリヤーＢＰＲｂは、第１電力ホールＰＲＨｂ内に限定空間ＲＣＨｂを限定する。
埋め込みレールＰＲｂは、限定空間ＲＣＨｂを充填する。
埋め込みレールＰＲｂは、素子分離膜１１８を貫通し、基板１１０内に延長されて基板１１０の上側部分を貫通する。
第１絶縁バリヤーＢＰＲｂは、第１電力ホールＰＲＨｂの内面を覆う。
第１絶縁バリヤーＢＰＲｂは、第１電力ホールＰＲＨｂ内に限定空間ＲＣＨｂを限定する。
埋め込みレールＰＲｂは、限定空間ＲＣＨｂを充填する。
埋め込みレールＰＲｂは、素子分離膜１１８を貫通し、基板１１０内に延長されて基板１１０の上側部分を貫通する。
【0095】
配線リセスＰＤＨｂは、下部絶縁層１０５及び基板１１０の下側部分を貫通する。
配線リセスＰＤＨｂは、第１電力ホールＰＲＨｂと接続される。
電力配線ラインＰＤＬｂ及び配線バリヤーＰＤＢｂは、配線リセスＰＤＨｂを充填する。
配線バリヤーＰＤＢｂは、電力配線ラインＰＤＬｂと下部絶縁層１０５との間、及び電力配線ラインＰＤＬｂと基板１１０の下側部分との間に介在する。
一実施形態において、埋め込みレールＰＲｂと電力配線ラインＰＤＬｂとは、一体をなすように共に形成される。
例えば、埋め込みレールＰＲｂと電力配線ラインＰＤＬｂとは、同一物質を含み得る。
電力配線ラインＰＤＬｂ、埋め込みレールＰＲｂ、及び電力ビアＰＶは、電力伝送網を構成する。
配線リセスＰＤＨｂは、第１電力ホールＰＲＨｂと接続される。
電力配線ラインＰＤＬｂ及び配線バリヤーＰＤＢｂは、配線リセスＰＤＨｂを充填する。
配線バリヤーＰＤＢｂは、電力配線ラインＰＤＬｂと下部絶縁層１０５との間、及び電力配線ラインＰＤＬｂと基板１１０の下側部分との間に介在する。
一実施形態において、埋め込みレールＰＲｂと電力配線ラインＰＤＬｂとは、一体をなすように共に形成される。
例えば、埋め込みレールＰＲｂと電力配線ラインＰＤＬｂとは、同一物質を含み得る。
電力配線ラインＰＤＬｂ、埋め込みレールＰＲｂ、及び電力ビアＰＶは、電力伝送網を構成する。
【0096】
図２５は、本発明の実施形態による集積回路素子を説明するための断面図である。
具体的には、図２５は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図２５を参照すると、集積回路素子１ｂは、図１８に示した集積回路素子１が含むレール構造体ＰＲＳ及び電力配線ラインＰＤＬの代わりに、レール構造体ＰＲＳｃ及び電力配線ラインＰＤＬｃを有する。
レール構造体ＰＲＳｃは、第１絶縁バリヤーＢＰＲｃ及び埋め込みレールＰＲｃを含む。
第１電力ホールＰＲＨｃは、素子分離膜１１８を貫通して基板１１０内に延長される。
例えば、第１電力ホールＰＲＨｃは、素子分離膜１１８及び基板１１０を貫通する。
具体的には、図２５は、図１ＡのＸ２－Ｘ２’線に沿って切断した断面図である。
図２５を参照すると、集積回路素子１ｂは、図１８に示した集積回路素子１が含むレール構造体ＰＲＳ及び電力配線ラインＰＤＬの代わりに、レール構造体ＰＲＳｃ及び電力配線ラインＰＤＬｃを有する。
レール構造体ＰＲＳｃは、第１絶縁バリヤーＢＰＲｃ及び埋め込みレールＰＲｃを含む。
第１電力ホールＰＲＨｃは、素子分離膜１１８を貫通して基板１１０内に延長される。
例えば、第１電力ホールＰＲＨｃは、素子分離膜１１８及び基板１１０を貫通する。
【0097】
第１絶縁バリヤーＢＰＲｃは、第１電力ホールＰＲＨｃの内面を覆う。
第１絶縁バリヤーＢＰＲｃは、第１電力ホールＰＲＨｃ内に限定空間ＲＣＨｃを限定する。
埋め込みレールＰＲｃは、限定空間ＲＣＨｃを充填する。
埋め込みレールＰＲｃは、素子分離膜１１８を貫通し、基板１１０内に延長されて基板１１０を貫通する。
配線リセスＰＤＨｃは、下部絶縁層１０５を貫通する。
配線リセスＰＤＨｃは、第１電力ホールＰＲＨｃと接続される。
第１絶縁バリヤーＢＰＲｃは、第１電力ホールＰＲＨｃ内に限定空間ＲＣＨｃを限定する。
埋め込みレールＰＲｃは、限定空間ＲＣＨｃを充填する。
埋め込みレールＰＲｃは、素子分離膜１１８を貫通し、基板１１０内に延長されて基板１１０を貫通する。
配線リセスＰＤＨｃは、下部絶縁層１０５を貫通する。
配線リセスＰＤＨｃは、第１電力ホールＰＲＨｃと接続される。
【0098】
電力配線ラインＰＤＬｃ及び配線バリヤーＰＤＢｃは、配線リセスＰＤＨｃを充填する。
配線バリヤーＰＤＢｃは、電力配線ラインＰＤＬｃと下部絶縁層１０５との間に介在する。
一実施形態において、配線バリヤーＰＤＢｃは、電力配線ラインＰＤＬｃと基板１１０の下面との間にも介在する。
一実施形態において、埋め込みレールＰＲｃと電力配線ラインＰＤＬｃとは、一体をなすように共に形成される。
例えば、埋め込みレールＰＲｃと電力配線ラインＰＤＬｃとは、同一物質を含み得る。
電力配線ラインＰＤＬｃ、埋め込みレールＰＲｃ、及び電力ビアＰＶは、電力伝送網を構成する。
配線バリヤーＰＤＢｃは、電力配線ラインＰＤＬｃと下部絶縁層１０５との間に介在する。
一実施形態において、配線バリヤーＰＤＢｃは、電力配線ラインＰＤＬｃと基板１１０の下面との間にも介在する。
一実施形態において、埋め込みレールＰＲｃと電力配線ラインＰＤＬｃとは、一体をなすように共に形成される。
例えば、埋め込みレールＰＲｃと電力配線ラインＰＤＬｃとは、同一物質を含み得る。
電力配線ラインＰＤＬｃ、埋め込みレールＰＲｃ、及び電力ビアＰＶは、電力伝送網を構成する。
【0099】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0100】
１、１ａ、１ｂ、２ 集積回路素子
１０５ 下部絶縁層
１０６Ｓ 犠牲半導体層
１１０ 基板
１１０Ｍ 主面
１１８ 素子分離膜
１１８ｐ 予備素子分離膜
１３０ ゲートスペーサ
１４０ 絶縁スペーサ
１４５ ゲート誘電膜
１５０ ゲート電極
１５０Ｍ メインゲート部分
１５０Ｓ サブゲート部分
１６０ ソース／ドレイン領域
１７２ ゲート間絶縁膜
１８０ 層間絶縁層
２１０ 配線間絶縁層
２２０ 配線構造
２２２ 配線ライン
２２４ 配線ビア
２５０ 外部接続端子
ＢＰＲ 第１絶縁バリヤー
ＢＰＶ 第２絶縁バリヤー
ＣＨ１ 第１プラグホール
ＣＰ１ 第１導電性プラグ
ＣＰ２ 第２導電性プラグ
Ｄ１２ 酸化膜
Ｄ１４ ダミーゲート層
Ｄ１６ キャッピング層
ＤＧＳ ダミーゲート構造体
ＤＰＲ ダミー埋め込みレール
ＤＰＲＳ ダミーレール構造体
ＦＡ フィン型活性領域
ＧＬ ゲート電極
ＧＳ ゲート空間
Ｎ１、Ｎ２、Ｎ３ ナノシート
ＮＳ ナノシート半導体層
ＮＳＳ 積層構造
ＰＤＢ 配線バリヤー
ＰＤＬ、ＰＤＬｂ、ＰＤＬｃ 電力配線ライン
ＰＤＨ 配線リセス
ＰＲ、ＰＲａ、ＰＲｂ 埋め込みレール
ＰＲＨ 第１電力ホール
ＰＲＳ レール構造体
ＰＶ、ＰＶａ 電力ビア
ＰＶＨ 第２電力ホール
ＰＶＳ ビア構造体
ＲＣＨ 限定空間
ＲＳ リセス領域
ＴＲＥ トレンチ
ＴＳＶ 貫通電極
１０５ 下部絶縁層
１０６Ｓ 犠牲半導体層
１１０ 基板
１１０Ｍ 主面
１１８ 素子分離膜
１１８ｐ 予備素子分離膜
１３０ ゲートスペーサ
１４０ 絶縁スペーサ
１４５ ゲート誘電膜
１５０ ゲート電極
１５０Ｍ メインゲート部分
１５０Ｓ サブゲート部分
１６０ ソース／ドレイン領域
１７２ ゲート間絶縁膜
１８０ 層間絶縁層
２１０ 配線間絶縁層
２２０ 配線構造
２２２ 配線ライン
２２４ 配線ビア
２５０ 外部接続端子
ＢＰＲ 第１絶縁バリヤー
ＢＰＶ 第２絶縁バリヤー
ＣＨ１ 第１プラグホール
ＣＰ１ 第１導電性プラグ
ＣＰ２ 第２導電性プラグ
Ｄ１２ 酸化膜
Ｄ１４ ダミーゲート層
Ｄ１６ キャッピング層
ＤＧＳ ダミーゲート構造体
ＤＰＲ ダミー埋め込みレール
ＤＰＲＳ ダミーレール構造体
ＦＡ フィン型活性領域
ＧＬ ゲート電極
ＧＳ ゲート空間
Ｎ１、Ｎ２、Ｎ３ ナノシート
ＮＳ ナノシート半導体層
ＮＳＳ 積層構造
ＰＤＢ 配線バリヤー
ＰＤＬ、ＰＤＬｂ、ＰＤＬｃ 電力配線ライン
ＰＤＨ 配線リセス
ＰＲ、ＰＲａ、ＰＲｂ 埋め込みレール
ＰＲＨ 第１電力ホール
ＰＲＳ レール構造体
ＰＶ、ＰＶａ 電力ビア
ＰＶＨ 第２電力ホール
ＰＶＳ ビア構造体
ＲＣＨ 限定空間
ＲＳ リセス領域
ＴＲＥ トレンチ
ＴＳＶ 貫通電極
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図15C】
【図16】
【図17】
【図18】
【図19A】
【図19B】
【図19C】
【図19D】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】