知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024021070
(43)【公開日】2024-02-15
(54)【発明の名称】イメージングセンサ及びその製造方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20240207BHJP
【ＦＩ】
H01L27/146 F
H01L27/146 D
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023125489
(22)【出願日】2023-08-01
(31)【優先権主張番号】10-2022-0095895
(32)【優先日】2022-08-02
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】李 宰圭
(72)【発明者】
【氏名】李 汀鎭
(72)【発明者】
【氏名】趙 東錫
【テーマコード（参考）】
4M118
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA19
4M118CA03
4M118EA14
4M118FA28
4M118FA33
4M118GA09
4M118GB03
4M118GC08
4M118GD03
4M118GD04
4M118GD13
4M118HA25
4M118HA30
4M118HA33
4M118HA40
(57)【要約】 （修正有）
【課題】イメージングセンサ及びその製造方法を提供する。
【解決手段】イメージングセンサは、第４の領域ＩＶ上のアナログブロック及び第３の領域ＩＩＩ上のデジタルブロックを備える第２の基板２００と、第２の基板を貫通し、アナログブロック及びデジタルブロックを互いに分離させる素子分離構造物９００と、第２の基板のデジタルブロック上に形成された第１のトランジスタと、アナログブロック上に形成された第２のトランジスタと、その上に形成され、電気的に接続される配線４７６と、その上に形成された第３の基板４００と、その上に形成される複数のカラーフィルタ７６０を含む層と、その上に形成されたマイクロレンズ７７５と、第３の基板内に形成された感光素子４３０と、第３の基板の下部を貫通し、感光素子に隣接する転送ゲート４４０と、第３の基板の下部に形成され、配線に電気的に接続されたフローティング拡散（ＦＤ）領域４５０と、を含む。
【選択図】図２ａ
【解決手段】イメージングセンサは、第４の領域ＩＶ上のアナログブロック及び第３の領域ＩＩＩ上のデジタルブロックを備える第２の基板２００と、第２の基板を貫通し、アナログブロック及びデジタルブロックを互いに分離させる素子分離構造物９００と、第２の基板のデジタルブロック上に形成された第１のトランジスタと、アナログブロック上に形成された第２のトランジスタと、その上に形成され、電気的に接続される配線４７６と、その上に形成された第３の基板４００と、その上に形成される複数のカラーフィルタ７６０を含む層と、その上に形成されたマイクロレンズ７７５と、第３の基板内に形成された感光素子４３０と、第３の基板の下部を貫通し、感光素子に隣接する転送ゲート４４０と、第３の基板の下部に形成され、配線に電気的に接続されたフローティング拡散（ＦＤ）領域４５０と、を含む。
【選択図】図２ａ
【特許請求の範囲】
【請求項1】
アナログブロック及びデジタルブロックを備える第１の基板と、
前記第１の基板を貫通して、前記アナログブロック及び前記デジタルブロックを互いに分離させる、素子分離構造物と、
前記第１の基板の前記デジタルブロック上に形成された第１のトランジスタと、
前記第１の基板の前記アナログブロック上に形成された第２のトランジスタと、
前記第２のトランジスタ上に形成され、これに電気的に接続される配線と、
前記配線上に形成された第２の基板と、
前記第２の基板上に形成され、複数のカラーフィルタを含む、カラーフィルタアレイ層と、
前記カラーフィルタアレイ層上に形成されたマイクロレンズと、
前記第２の基板内に形成された感光素子と、
前記第２の基板の下部を貫通し、前記感光素子に隣接する、転送ゲート（ＴＧ）と、
前記ＴＧに隣接する前記第２の基板の下部に形成され、前記配線に電気的に接続された、フローティング拡散（ＦＤ）領域と、を含むことを特徴とする、
イメージングセンサ。
前記第１の基板を貫通して、前記アナログブロック及び前記デジタルブロックを互いに分離させる、素子分離構造物と、
前記第１の基板の前記デジタルブロック上に形成された第１のトランジスタと、
前記第１の基板の前記アナログブロック上に形成された第２のトランジスタと、
前記第２のトランジスタ上に形成され、これに電気的に接続される配線と、
前記配線上に形成された第２の基板と、
前記第２の基板上に形成され、複数のカラーフィルタを含む、カラーフィルタアレイ層と、
前記カラーフィルタアレイ層上に形成されたマイクロレンズと、
前記第２の基板内に形成された感光素子と、
前記第２の基板の下部を貫通し、前記感光素子に隣接する、転送ゲート（ＴＧ）と、
前記ＴＧに隣接する前記第２の基板の下部に形成され、前記配線に電気的に接続された、フローティング拡散（ＦＤ）領域と、を含むことを特徴とする、
イメージングセンサ。
【請求項2】
前記素子分離構造物は、
前記第１の基板の上部を貫通する第１の素子分離パターンと、
前記第１の基板の下部を貫通して、前記第１の素子分離パターンと接触する、第２の素子分離パターン構造物と、を含むことを特徴とする、
請求項１に記載のイメージングセンサ。
前記第１の基板の上部を貫通する第１の素子分離パターンと、
前記第１の基板の下部を貫通して、前記第１の素子分離パターンと接触する、第２の素子分離パターン構造物と、を含むことを特徴とする、
請求項１に記載のイメージングセンサ。
【請求項3】
前記第１の素子分離パターンの幅は、前記第１の基板の上面に垂直な垂直方向に沿って、上部から下部に行くほど逐次減少し、
前記第２の素子分離パターン構造物の幅は、前記垂直方向に沿って、上部から下部に行くほど逐次増加することを特徴とする、
請求項２に記載のイメージングセンサ。
前記第２の素子分離パターン構造物の幅は、前記垂直方向に沿って、上部から下部に行くほど逐次増加することを特徴とする、
請求項２に記載のイメージングセンサ。
【請求項4】
前記第２の素子分離パターン構造物は、
金属を含む導電パターンと、
前記導電パターンの側壁及び上面を覆う絶縁パターンと、を含むことを特徴とする、
請求項２に記載のイメージングセンサ。
金属を含む導電パターンと、
前記導電パターンの側壁及び上面を覆う絶縁パターンと、を含むことを特徴とする、
請求項２に記載のイメージングセンサ。
【請求項5】
絶縁パターンは、金属酸化物を含むことを特徴とする、請求項４に記載のイメージングセンサ。
【請求項6】
前記第１の素子分離パターンは、シリコン酸化物を含み、前記第２の素子分離パターン構造物は、金属酸化物を含むことを特徴とする、請求項２に記載のイメージングセンサ。
【請求項7】
前記素子分離構造物は、上部からすると、前記第２の基板の上面に平行な第１の方向に互いに離隔して複数形成され、前記各素子分離構造物は、前記第２の基板の上面に平行で、前記第１の方向と交差する第２の方向に延在することを特徴とする、請求項１に記載のイメージングセンサ。
【請求項8】
前記素子分離構造物は、上部からすると、台形形状を有することを特徴とする、請求項１に記載のイメージングセンサ。
【請求項9】
前記第１の基板は、第１の領域、及び前記第１の領域を取り囲む第２の領域を含み、前記素子分離構造物は、前記第１の領域内に形成され、
更に、前記第１の基板の前記第２の領域を貫通する貫通電極構造物を含み、
前記貫通電極構造物の幅は、前記第１の基板の上面に垂直な垂直方向に沿って、上部から下部に行くほど逐次増加することを特徴とする、
請求項１に記載のイメージングセンサ。
更に、前記第１の基板の前記第２の領域を貫通する貫通電極構造物を含み、
前記貫通電極構造物の幅は、前記第１の基板の上面に垂直な垂直方向に沿って、上部から下部に行くほど逐次増加することを特徴とする、
請求項１に記載のイメージングセンサ。
【請求項10】
更に、前記第１の基板上に形成され、前記第１及び第２のトランジスタ並びに前記配線を覆う、第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、第１の接着パッドを収容する、第１の接着膜と、
前記第１の接着膜上に形成され、前記第１の接着パッドと接触する第２の接着パッドを収容する、第２の接着膜と、
前記第２の接着膜及び前記第２の基板の間に形成され、前記ＴＧ及びＦＤ領域を覆う、第２の層間絶縁膜と、を含むことを特徴とする、
請求項１に記載のイメージングセンサ。
前記第１の層間絶縁膜上に形成され、第１の接着パッドを収容する、第１の接着膜と、
前記第１の接着膜上に形成され、前記第１の接着パッドと接触する第２の接着パッドを収容する、第２の接着膜と、
前記第２の接着膜及び前記第２の基板の間に形成され、前記ＴＧ及びＦＤ領域を覆う、第２の層間絶縁膜と、を含むことを特徴とする、
請求項１に記載のイメージングセンサ。
【請求項11】
更に、前記第２の基板の下部に形成された第３の基板と、
前記第３の基板上に形成された第３のトランジスタと、
前記第３の基板と前記第２の基板の間に形成され、前記第３のトランジスタを覆う、層間絶縁膜とを含むことを特徴とする、
請求項１に記載のイメージングセンサ。
前記第３の基板上に形成された第３のトランジスタと、
前記第３の基板と前記第２の基板の間に形成され、前記第３のトランジスタを覆う、層間絶縁膜とを含むことを特徴とする、
請求項１に記載のイメージングセンサ。
【請求項12】
更に、前記第１の基板の下面に形成され、前記素子分離構造物に接続され、金属を含む、導電膜を備えることを特徴とする、請求項１１に記載のイメージングセンサ。
【請求項13】
前記第１のトランジスタは、メモリ装置を構成する回路の一部であり、
前記第２のトランジスタは、増幅トランジスタであり、
前記第３のトランジスタは、ロジック回路の一部であることを特徴とする、
請求項１１に記載のイメージングセンサ。
前記第２のトランジスタは、増幅トランジスタであり、
前記第３のトランジスタは、ロジック回路の一部であることを特徴とする、
請求項１１に記載のイメージングセンサ。
【請求項14】
第１の基板と、
前記第１の基板の上部を貫通する第１の素子分離パターンと、
前記第１の基板の下部を貫通して、前記第１の素子分離パターンと接触し、前記第１の素子分離パターンと異なる物質を含む、第２の素子分離パターン構造物を備える、素子分離構造物と、
前記第１の基板上に形成された第１のトランジスタと、
前記第１のトランジスタ上に形成され、これに電気的に接続された配線と、
前記配線上に形成された第２の基板と、
前記第２の基板上に形成され、複数のカラーフィルタを含む、カラーフィルタアレイ層と、
前記カラーフィルタアレイ層上に形成されたマイクロレンズと、
前記第２の基板内に形成された感光素子と、
前記第２の基板の下部を貫通して、前記感光素子に隣接する、転送ゲート（ＴＧ）と、
前記ＴＧに隣接する前記第２の基板の下部に形成され、前記配線に電気的に接続された、フローティング拡散（ＦＤ）領域と、を含むことを特徴とする、
イメージングセンサ。
前記第１の基板の上部を貫通する第１の素子分離パターンと、
前記第１の基板の下部を貫通して、前記第１の素子分離パターンと接触し、前記第１の素子分離パターンと異なる物質を含む、第２の素子分離パターン構造物を備える、素子分離構造物と、
前記第１の基板上に形成された第１のトランジスタと、
前記第１のトランジスタ上に形成され、これに電気的に接続された配線と、
前記配線上に形成された第２の基板と、
前記第２の基板上に形成され、複数のカラーフィルタを含む、カラーフィルタアレイ層と、
前記カラーフィルタアレイ層上に形成されたマイクロレンズと、
前記第２の基板内に形成された感光素子と、
前記第２の基板の下部を貫通して、前記感光素子に隣接する、転送ゲート（ＴＧ）と、
前記ＴＧに隣接する前記第２の基板の下部に形成され、前記配線に電気的に接続された、フローティング拡散（ＦＤ）領域と、を含むことを特徴とする、
イメージングセンサ。
【請求項15】
前記第１の素子分離パターンの幅は、前記第１の基板の上面に垂直な垂直方向に沿って、上部から下部に行くほど逐次減少し、前記第２の素子分離パターン構造物の幅は、前記垂直方向に沿って、上部から下部に行くほど逐次増加することを特徴とする、請求項１４に記載のイメージングセンサ。
【請求項16】
更に、前記第２の基板の下部に形成された第３の基板と、
前記第３の基板上に形成された第２のトランジスタと、
前記第３の基板と前記第２の基板の間に形成され、前記第２のトランジスタを覆う、層間絶縁膜と、を含むことを特徴とする、
請求項１４に記載のイメージングセンサ。
前記第３の基板上に形成された第２のトランジスタと、
前記第３の基板と前記第２の基板の間に形成され、前記第２のトランジスタを覆う、層間絶縁膜と、を含むことを特徴とする、
請求項１４に記載のイメージングセンサ。
【請求項17】
更に、前記第１の基板の下面に形成され、前記素子分離構造物に接続され、金属を含む、導電膜を備えることを特徴とする、請求項１６に記載のイメージングセンサ。
【請求項18】
前記第２のトランジスタは、ロジック回路の一部であることを特徴とする、請求項１７に記載のイメージングセンサ。
【請求項19】
上部にロジック回路が形成された第１の基板と、
前記第１の基板上に形成され、上部にアナログ回路及びデジタル回路がそれぞれ形成される、アナログブロック及びデジタルブロックを含む、第２の基板と、
前記第２の基板を貫通して、前記アナログブロック及び前記デジタルブロックを互いに分離させ、
前記第２の基板の上部を貫通する、第１の素子分離パターンと、
前記第２の基板の下部を貫通して、前記第１の素子分離パターンと接触する、第２の素子分離パターン構造物を備える素子分離構造物と、
前記第２の基板上に形成された第３の基板と、
前記第３の基板上に形成され、複数のカラーフィルタを含む、カラーフィルタアレイ層と、
前記カラーフィルタアレイ層上に形成されたマイクロレンズと、
前記第３の基板内に形成された感光素子と、
前記第３の基板の下部を貫通して、前記感光素子に隣接する、転送ゲート（ＴＧ）と、
前記ＴＧに隣接する前記第３の基板の下部に形成されたフローティング拡散（ＦＤ）領域と、を含むことを特徴とする、
イメージングセンサ。
前記第１の基板上に形成され、上部にアナログ回路及びデジタル回路がそれぞれ形成される、アナログブロック及びデジタルブロックを含む、第２の基板と、
前記第２の基板を貫通して、前記アナログブロック及び前記デジタルブロックを互いに分離させ、
前記第２の基板の上部を貫通する、第１の素子分離パターンと、
前記第２の基板の下部を貫通して、前記第１の素子分離パターンと接触する、第２の素子分離パターン構造物を備える素子分離構造物と、
前記第２の基板上に形成された第３の基板と、
前記第３の基板上に形成され、複数のカラーフィルタを含む、カラーフィルタアレイ層と、
前記カラーフィルタアレイ層上に形成されたマイクロレンズと、
前記第３の基板内に形成された感光素子と、
前記第３の基板の下部を貫通して、前記感光素子に隣接する、転送ゲート（ＴＧ）と、
前記ＴＧに隣接する前記第３の基板の下部に形成されたフローティング拡散（ＦＤ）領域と、を含むことを特徴とする、
イメージングセンサ。
【請求項20】
更に、前記第２の基板の下面に形成され、前記素子分離構造物に接続された導電膜を含むことを特徴とする、請求項１９に記載のイメージングセンサ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、イメージングセンサ及びその製造方法に関する。
【背景技術】
【0002】
電子産業が高度に発展することにつれ、イメージングセンサのサイズが逐次小さくなっており、これにより、前記イメージングセンサの高集積化に対するニーズを満たすために、様々な研究がなされている。
【0003】
一方、イメージングセンサの高集積化は、これに含まれた各種の回路パターン間の電気的干渉現象を増加し、これを解決するための方案が必要である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の目的は、改善した特性を有するイメージングセンサを提供することである。
【0005】
本発明の他の課題は、改善した特性を有するイメージングセンサを製造する方法を提供することである。
【課題を解決するための手段】
【0006】
前記目的を達成するための一実施形態に係るイメージングセンサは、アナログブロック及びデジタルブロックを備える第１の基板と、第１の基板を貫通して、アナログブロック及びデジタルブロックを互いに分離させる素子分離構造物と、第１の基板のデジタルブロック上に形成された第１のトランジスタと、第１の基板のアナログブロック上に形成された第２のトランジスタと、第２のトランジスタ上に形成され、これに電気的に接続される配線と、配線上に形成された第２の基板と、第２の基板上に形成され、複数のカラーフィルタを含むカラーフィルタアレイ層と、カラーフィルタアレイ層上に形成されたマイクロレンズと、第２の基板内に形成された感光素子と、第２の基板の下部を貫通し、感光素子に隣接する転送ゲート（ＴＧ）と、ＴＧに隣接する第２の基板の下部に形成され、配線に電気的に接続されたフローティング拡散（ＦＤ）領域とを含むことを特徴とする。
【0007】
前記目的を達成するための他の一実施形態に係るイメージングセンサは、第１の基板と、１の基板の上部を貫通する第１の素子分離パターンと、第１の基板の下部を貫通して、第１の素子分離パターンと接触し、第１の素子分離パターンと異なる物質を含む第２の素子分離パターン構造物を備える素子分離構造物と、第１の基板上に形成された第１のトランジスタと、第１のトランジスタ上に形成され、これに電気的に接続された配線と、配線上に形成された第２の基板と、第２の基板上に形成され、複数のカラーフィルタを含むカラーフィルタアレイ層と、カラーフィルタアレイ層上に形成されたマイクロレンズと、第２の基板内に形成された感光素子と、第２の基板の下部を貫通して、感光素子に隣接する転送ゲート（ＴＧ）と、ＴＧに隣接する第２の基板の下部に形成され、配線に電気的に接続されたフローティング拡散（ＦＤ）領域とを含むことを特徴とする。
【0008】
前記目的を達成するための更に他の一実施形態に係るイメージングセンサは、上部にロジック回路が形成された第１の基板と、第１の基板上に形成され、上部にアナログ回路及びデジタル回路がそれぞれ形成されるアナログブロック及びデジタルブロックを含む第２の基板と、第２の基板を貫通して、アナログブロック及びデジタルブロックを互いに分離させ、第２の基板の上部を貫通する第１の素子分離パターンと、第２の基板の下部を貫通して、第１の素子分離パターンと接触する第２の素子分離パターン構造物を備える素子分離構造物と、第２の基板上に形成された第３の基板と、第３の基板上に形成され、複数のカラーフィルタを含むカラーフィルタアレイ層と、カラーフィルタアレイ層上に形成されたマイクロレンズと、第３の基板内に形成された感光素子と、第３の基板の下部を貫通して、感光素子に隣接する転送ゲート（ＴＧ）と、ＴＧに隣接する前記第３の基板の下部に形成されたフローティング拡散（ＦＤ）領域とを含むことを特徴とする。
【0009】
前記目的を達成するための他の一実施形態に係るイメージングセンサの製造方法において、垂直方向に互いに対向する第１及び第２の面を含む第１の基板の第２の面に隣接した部分を貫通する第１の素子分離パターンを形成する。第１の基板の前記第２の面上に、回路パターンを形成する。第１の基板の第２の面上に、回路パターンを覆う第１の層間絶縁膜を形成する。垂直方向に互いに対向する第１及び第２の面を含む第２の基板内に、感光素子を形成する。第２の基板の第２の面に隣接した部分を貫通する転送ゲート（ＴＧ）を形成する。ＴＧに隣接する第２の基板部分に、フローティング拡散（ＦＤ）領域を形成する。第２の基板の第２の面上に、ＴＧ及びＦＤ領域を覆う第２の層間絶縁膜を形成する。第２の基板上に形成された第２の層間絶縁膜と第１の基板上に形成された第１の層間絶縁膜が互いに対向するように、第１及び第２の基板を互いに接合する。第１の基板の第１の面に隣接した部分を貫通して、第１の素子分離パターンに接触する第２の素子分離パターン構造物を形成する。
【0010】
前記目的を達成するための他の一実施形態に係るイメージングセンサの製造方法において、垂直方向に互いに対向する第１及び第２の面を含む第１の基板の第２の面に隣接した部分を貫通する第１の素子分離パターンを形成して、第１の基板をアナログブロックとデジタルブロックに区分する。第１の基板のアナログブロック及びデジタルブロック内に、アナログ回路パターン及びデジタル回路パターンをそれぞれ形成する。第１の基板の第２の面上に、アナログ回路パターン及びデジタル回路パターンを覆う第１の層間絶縁膜を形成する。垂直方向に互いに対向する第１及び第２の面を含む第２の基板内に、感光素子を形成する。第２の基板の第２の面に隣接した部分を貫通する転送ゲート（ＴＧ）を形成する。ＴＧに隣接する第２の基板部分に、フローティング拡散（ＦＤ）領域を形成する。前記第２の基板の第２の面上に、ＴＧ及びＦＤ領域を覆う第２の層間絶縁膜を形成する。第２の基板上に形成された第２の層間絶縁膜と第１の基板上に形成された第１の層間絶縁膜が互いに対向するように、第１及び第２の基板を互いに接合する。第１の基板の第１の面に隣接した部分を貫通して、第１の素子分離パターンに接触する第２の素子分離パターン構造物を形成する。第１の素子分離パターン及び第２の素子分離パターン構造物は、素子分離構造物を形成し、第１の基板を貫通して、アナログブロックと前記デジタルブロックを互いに分離させる。
【0011】
前記目的を達成するための他の一実施形態に係るイメージングセンサの製造方法において、第１の基板上に、ロジック回路パターンを形成する。第１の基板上に、ロジック回路パターンを覆う第１の層間絶縁膜を形成する。垂直方向に互いに対向する第１及び第２の面を含む第２の基板の第２の面に隣接した部分を貫通する第１の素子分離パターンを形成して、第２の基板をアナログブロックとデジタルブロックに区分する。２の基板のアナログブロック及びデジタルブロック内に、アナログ回路パターン及びデジタル回路パターンをそれぞれ形成する。第２の基板の第２の面上に、アナログ回路パターン及びデジタル回路パターンを覆う第２の層間絶縁膜を形成する。垂直方向に互いに対向する第１及び第２の面を含む第３の基板内に、感光素子を形成する。第３の基板の第２の面に隣接した部分を貫通する転送ゲート（ＴＧ）を形成する。ＴＧに隣接する第３の基板部分に、フローティング拡散（ＦＤ）領域を形成する。第３の基板の第２の面上に、ＴＧ及びＦＤ領域を覆う第３の層間絶縁膜を形成する。第３の基板上に形成された第３の層間絶縁膜と、第２の基板上に形成された第２の層間絶縁膜が互いに対向するように、第２及び第３の基板を互いに接合する。第２の基板の第１の面に隣接した部分を貫通して、第１の素子分離パターンに接触する第２の素子分離パターン構造物を形成する。第２の基板の第１の面及び第２の素子分離パターン構造物上に、第４の層間絶縁膜を形成する。第２の基板上に形成された第４の層間絶縁膜と、第１の基板上に形成された第１の層間絶縁膜が互いに対向するように、第１及び第２の基板を互いに接合する。
【発明の効果】
【0012】
本発明によるイメージングセンサにおいて、アナログ回路パターンが形成されるアナログブロックと、デジタル回路パターンが形成されるデジタルブロックとを含む基板を貫通する素子分離構造物を形成し、これらを電気的に絶縁させることで、アナログ回路パターン及びデジタル回路パターン間の電気的な干渉現象及び電気的なノイズを減少することができる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下、添付の図面を参照して、本発明の一実施形態に係るイメージングセンサ及びその製造方法について詳細に説明する。
【0015】
本明細書において、物質、層（膜）、領域、パッド、電極、パターン、構造物、又は工程が、「第１」、「第２」及び／又は「第３」として言及される場合、これらの部材を限定するためのことではなく、単に、各物質、層（膜）、領域、電極、パッド、パターン、構造物、及び工程を区分するためである。そこで、「第１」、「第２」及び／又は「第３の」は、各物質、層（膜）、領域、電極、パッド、パターン、構造物及び工程に対して、それぞれ選択的に又は交換的に使用可能である。
【0016】
また、基板、又は、第１の基板、第２の基板、及び／又は第３の基板を基準に定義される第１乃至第３の領域（Ｉ、ＩＩ、ＩＩＩ）は、説明する部分により、これらの内部にだけ定義されることもでき、あるいは、これらの内部だけでなく、その上下部の空間までいずれも含む概念としても使用可能である。
【0017】
一方、基準となる基板、又は第１の基板、第２の基板、及び／又は第３の基板の表面に対して平行な方向は、水平方向と呼び、前記表面に対して垂直な方向は、垂直方向と呼ぶ。前記水平方向として互いに交差する第１及び第２の方向（Ｄ１、Ｄ２）、及び前記垂直方向として第３の方向（Ｄ３）が例示として、本明細書で使われる。
【0018】
本明細書において、上（up）と下（down）、上に（on、over）と下に（beneath、under）、上面（upper surface）と下面（lower surface）、及び上部（upper portion）と下部（lower portion）はそれぞれ、前記垂直方向を基準に両側を示す相対的な概念であり、絶対的なものではなく、説明する部分によって、互いに反対の意味を有することもできる。
【0019】
図１は、本発明の一実施形態に係るイメージングセンサが含む領域を説明するための平面図であり、図２ａ及びｂは、前記イメージングセンサを説明するための断面図であり、図３及び図４は、前記イメージングセンサに含まれた素子分離構造物のレイアウトを説明するための平面図である。ここで、図２ａは、図１のＸ領域をＡ－Ａ’線に沿う断面図であり、図２ｂは、図２ａにおけるＹ領域に対する拡大断面図である。
【0020】
図１に示しているように、前記イメージングセンサは、第１及び第２の領域（Ｉ、ＩＩ）を含む。
【0021】
一実施形態において、第１の領域（Ｉ）は、画素が形成される画素領域であり、第２の領域（ＩＩ）は、垂直方向、すなわち第３の方向（Ｄ３）に電気的信号を伝達するための接続配線が形成された接続領域である。一実施形態において、第２の領域（ＩＩ）は、第１の領域（Ｉ）を取り囲む。
【0022】
一方、図２以後の図面は、第１及び第２の領域（Ｉ、ＩＩ）の一部に形成されたＸ領域についてのみ示している。
【0023】
【0024】
それぞれの第１乃至第３の基板１００、２００、４００は、例えば、シリコン、ゲルマニウム、シリコン－ゲルマニウムなどのような半導体物質、又は例えば、ＧａＰ、ＧａＡｓ、ＧａＳｂなどのようなＩＩＩ－Ｖ族化合物を含む。他の実施形態によると、第１乃至第３の基板１００、２００、４００の一部又は全部は、ＳＯＩ（Silicon-On-Insulator）基板、又は、ＧＯＩ（Germanium-On-Insulator）基板である。
【0025】
一実施形態において、第３の基板４００は、光を収容し、これを電子信号に変換する素子が形成される基板であり、第２の基板２００は、前記変換された電子信号を電圧信号に変換する素子及びメモリ素子が形成される基板であり、第１の基板１００は、前記電子信号、電圧信号など、電気的信号を処理するロジック回路が形成される基板である。
【0026】
これにより、第１の基板１００上には、第１及び第２の領域（Ｉ、ＩＩ）内で様々なロジック回路パターンが形成され、図面上では、前記ロジック回路パターンとして、第１の基板１００の第１の領域（Ｉ）内に形成された１つの第１のトランジスタ、及び第１の基板１００の第２の領域（ＩＩ）内に形成された２つの第２のトランジスタが示されているが、これは例示に過ぎず、本発明は、これに限定されるものではなく、第１の基板１００の各第１及び第２の領域（Ｉ、ＩＩ）内には、任意の数のトランジスタが形成可能である。
【0027】
前記第１のトランジスタは、第１の基板１００の第１の領域（Ｉ）上に形成された第１のゲート電極１１２と、これに隣接する第１の基板１００部分にそれぞれ形成された第１の不純物領域１０２とを含み、前記第２のトランジスタは、第１の基板１００の第２の領域（ＩＩ）上に形成された第２のゲート電極１１８と、これに隣接する第１の基板１００部分にそれぞれ形成された第２の不純物領域１０８とを含む。
【0028】
一方、第１の基板１００上には、前記各第１及び第２のトランジスタに電気的に接続されるコンタクトプラグ、配線、及びビアが形成される。
【0029】
図面上では、例示として、前記第１のトランジスタに含まれた第１のゲート電極１１２上に順次積層された第１のコンタクトプラグ１２２、第１の配線１３２、第１のビア１４２、及び第２の配線１５２、前記第１のトランジスタに含まれた第１の不純物領域１０２上に順次積層された第２のコンタクトプラグ１２４、第３の配線１３４、第２のビア１４４、及び第４配線１５４、及び前記第２のトランジスタに含まれた第２のゲート電極１１８上に順次積層された第３のコンタクトプラグ１２８、第５の配線１３８、第３のビア１４８、第６の配線１５８、及び第４のビア１７８が示されているが、本発明は、これに限定されない。
【0030】
例えば、第１及び第２の層に形成された第１乃至第６の配線１３２、１５２、１３４、１５４、１３８、１５８に加えて、前記第２の層よりも高い１つ以上の層にそれぞれ、上部配線が更に形成されることもできる。
【0031】
第１の基板１００上には、第１の層間絶縁膜１６０が形成され、前記第１及び第２のトランジスタ、第１乃至第３のコンタクトプラグ１２２、１２４、１２８、第１乃至第６の配線１３２、１５２、１３４、１５４、１３８、１５８、及び第１乃至第４のビア１４２、１４４、１４８、１７８を覆う。
【0032】
一実施形態において、第１の層間絶縁膜１６０上には、第１及び第４の接着膜１８０、６９０及び第４の層間絶縁膜６７０が、第３の方向（Ｄ３）に積層される。ここで、第１の接着膜１８０を貫通して、第４のビア１７８に接触する第１の接着パッド１９８、第４の接着膜６９０を貫通して、第１の接着パッド１９８に接触する第６の接着パッド７０８、及び第４の層間絶縁膜６７０を貫通して、第６の接着パッド７０８に接触する第１５のビア６８８が形成される。
【0033】
第２の基板２００は、第３の方向（Ｄ３）に互いに対向する第１及び第２の面２０１、２０３を含み、図面上では、第１及び第２の面２０１、２０３がそれぞれ、第２の基板２００の下面及び上面として示されている。
【0034】
第２の基板２００の第２の面２０３上には、電子信号を電圧信号に変換する素子を構成するアナログ回路パターン、及びメモリ素子を構成するデジタル回路パターンが形成され、これらはそれぞれ、第２の基板２００の第４及び第３の領域（ＩＶ、ＩＩＩ）上に形成される。すなわち、第２の基板２００の第３及び第４の領域（ＩＩＩ、ＩＶ）はそれぞれ、デジタルブロック及びアナログブロックが形成される領域である。
【0035】
一実施形態において、第２の基板２００に形成された前記アナログブロック及び前記デジタルブロックは、第２の基板２００を貫通する第１の素子分離構造物９００により、互いに分離される。
【0036】
図３を共に参照すると、一実施形態において、第１の素子分離構造物９００は、第２の基板２００の第１の領域（Ｉ）内において、第２の方向（Ｄ２）に延在し、第１の方向（Ｄ１）に沿って互いに離隔するように、複数設けられる。これにより、第２の基板２００の第１の領域（Ｉ）は、第１の方向（Ｄ１）に沿って、交互に繰返して配置される第３及び第４の領域（ＩＩＩ、ＩＶ）に区分される。
【0037】
図４を共に参照すると、一実施形態において、第１の素子分離構造物９００は、第２の基板２００の第１の領域（Ｉ）内において、第２の方向（Ｄ２）に延在する第１の部分を含み、これにより、第２の基板２００の第１の領域（Ｉ）は、第１の方向（Ｄ１）に沿って、交互に繰返して配置される第３及び第４の領域（ＩＩＩ、ＩＶ）に区分される。
【0038】
また、第１の素子分離構造物９００は、第２の基板２００の第４の領域（ＩＶ）内において、それぞれが第１の方向（Ｄ１）に延在して、前記第１の部分に接続され、第２の方向（Ｄ２）に沿って互いに離隔する第２の部分を含み、これにより、第２の基板２００の第４の領域（ＩＶ）は、第２の方向（Ｄ２）に沿って、複数の部分に区分される。ここで、第１の素子分離構造物９００は、上部からすると、第２の基板２００の第４の領域（ＩＶ）、及び第３及び第４の領域（ＩＩＩ、ＩＶ）の境界領域において、台形形状を有する。
【0039】
但し、第１の素子分離構造物９００のレイアウトは、図３及び図４に限定されず、上部からすると、第２の基板２００の第１の領域（Ｉ）内において、第３の領域（ＩＩＩ）と第４の領域（ＩＶ）を互いに分離することができると、様々な形状を有することができる。
【0040】
一実施形態において、第１の素子分離構造物９００は、第２の基板２００の第２の面２０３に隣接した部分を貫通する第１の素子分離パターン２０５と、第２の基板２００の第１の面２０１に隣接した部分を貫通して、第１の素子分離パターン２０５に接触する第２の素子分離パターン構造物６４２とを含む。
【0041】
第１の素子分離パターン２０５は、例えば、シリコン酸化物のような酸化物を含む。
【0042】
一実施形態において、第２の素子分離パターン構造物６４２は、第１の導電パターン６３２と、この側壁及び上面を覆う第１の絶縁パターン６２２とを含む。ここで、第１の導電パターン６３２は、例えば、タングステン、銅、アルミニウムなどのような金属を含み、第１の絶縁パターン６２２は、例えば、アルミニウム酸化物、ハフニウム酸化物などのような金属酸化物、又は、例えば、ＴＥＯＳのようなシリコン酸化物を含む。
【0043】
一実施形態において、第２の基板２００の第１の面２０１の下部には、第１の絶縁膜６２０及び第１の導電膜６３０が、第３の方向（Ｄ３）に積層され、これらはそれぞれ、第１の絶縁パターン６２２及び第１の導電パターン６３２と実質的に同一の物質を含み、これらとそれぞれ一体的に形成される。
【0044】
第２の基板２００の第２の面２０３上には、第３及び第４のトランジスタが形成される。一実施形態において、前記第３及び第４のトランジスタは、第２の基板２００の第１の領域（Ｉ）内において、第１の素子分離パターン２０５により互いに分離される第３及び第４の領域（ＩＩＩ、ＩＶ）上にそれぞれ形成される。但し、本発明は、これに限定されるものではなく、第２の基板２００の各第３及び第４の領域（ＩＩＩ、ＩＶ）内には、任意の数のトランジスタが形成される。
【0045】
具体的に、前記第３のトランジスタは、第２の基板２００の第３の領域（ＩＩＩ）上に形成された第３のゲート電極２１２と、第３のゲート電極２１２に隣接した第２の基板２００の上部に形成された第３の不純物領域２０２とを含む。また、前記第４のトランジスタは、第２の基板２００の第４の領域（ＩＶ）上に形成された第４のゲート電極２１６と、第４のゲート電極２１６に隣接した第２の基板２００の上部に形成された第４の不純物領域２０６とを含む。
【0046】
一実施形態において、前記第４のトランジスタは、増幅（Source Follower： ＳＦ）トランジスタである。また、第２の基板２００の第４の領域（ＩＶ）上には、選択（select）トランジスタ、及びリセット（reset）トランジスタがさらに形成される。
【0047】
一実施形態において、前記第３のトランジスタは、例えば、ＳＲＡＭ装置又はＤＲＡＭ装置の回路を構成するトランジスタである。
【0048】
一方、第２の基板２００上には、前記各第３及び第４のトランジスタに電気的に接続されるコンタクトプラグ、配線、及びビアが形成される。
【0049】
図面上では、例示として、前記第３のトランジスタに含まれた第３のゲート電極２１２上に順次積層された第４のコンタクトプラグ２２２、第７の配線２３２、第５のビア２４２、及び第８の配線２５２、前記第３のトランジスタに含まれた第３の不純物領域２０２上に順次積層された第５のコンタクトプラグ２２４、第９の配線２３４、第６のビア２４４、及び第１０の配線２５４、及び前記第４のトランジスタに含まれた第４のゲート電極２１６上に順次積層された第６のコンタクトプラグ２２６、第１１の配線２３６、第７のビア２４６、第１２の配線２５６、及び第９のビア２７６が、第２の基板２００の第１の領域（Ｉ）上に示されている。
【0050】
また、第２の基板２００の第２の領域（ＩＩ）上には、第１３の配線２３８、第８のビア２４８、第１４の配線２５８、及び第１０のビア２７８が、第３の方向（Ｄ３）に沿って順次積層される。
【0051】
但し、本発明は、これに限定されず、例えば、第１及び第２の層に形成された第７乃至第１４の配線２３２、２５２、２３４、２５４、２３６、２５６、２３８、２５８に加えて、前記第２の層よりも高い１つ以上の層にそれぞれ、上部配線が更に形成されることもできる。
【0052】
第２の基板２００の第２の面２０３上には、第２の層間絶縁膜２６０が形成され、前記第３及び第４のトランジスタ、第４乃至第６のコンタクトプラグ２２２、２２４、２２６、第７乃至第１４の配線２３２、２５２、２３４、２５４、２３６、２５６、２３８、２５８、及び第５乃至第１０のビア２４２、２４４、２４６、２４８、２７６、２７８を覆う。
【0053】
一実施形態において、第１の導電膜６３０、第１の絶縁膜６２０、第２の基板２００の第２の領域（ＩＩ）、及び第２の層間絶縁膜２６０の下部を貫通して、第１３の配線２３８に接触する第１の貫通電極構造物６７５が形成される。
【0054】
一実施形態において、第１の貫通電極構造物６７５は、第２の導電パターン６６５と、この側壁を覆う第２の絶縁パターン６５５とを含む。 第２の導電パターン６６５は、例えば、タングステン、銅、アルミニウムなどのような金属を含み、第２の絶縁パターン６５５は、例えば、アルミニウム酸化物、ハフニウム酸化物などのような金属酸化物、又は、例えば、ＴＥＯＳのようなシリコン酸化物を含む。
【0055】
一方、第２の層間絶縁膜２６０並びに第９及び第１０のビア２７６、２７８上には、第２及び第３の接着膜２８０、５２０が積層される。第２の接着膜２８０内には、これを貫通して、第９及び第１０のビア２７６、２７８にそれぞれ接触する第２及び第３の接着パッド２９６、２９８が、第２の基板２００の第１及び第２の領域（Ｉ、ＩＩ）上にそれぞれ形成される。また、第３の接着膜５２０内には、これを貫通して、第２及び第３の接着パッド２９６、２９８にそれぞれ接触する第４及び第５の接着パッド５３６、５３８が形成される。
【0056】
第３の接着膜５２０上には、第３の層間絶縁膜５００が形成され、これは、第３の基板４００の下面に接触する。第３の基板４００は、第３の方向（Ｄ３）において、互いに対向する第１及び第２の面４０１、４０３を含み、図面上では、第１及び第２の面４０１、４０３がそれぞれ、第３の基板４００の上面及び下面として示されている。
【0057】
一実施形態において、第３の基板４００の第１の領域（Ｉ）には、これを貫通して第３の方向（Ｄ３）に延在する画素分離構造物４１０と、画素分離構造物４１０により定義される各単位画素領域内に形成された感光素子４３０と、第３の基板４００の下部を貫通して、第３の方向（Ｄ３）に延在し、感光素子４３０に接触し、第３の基板４００の第２の面４０３の下に突出した下部が、第３の層間絶縁膜５００により覆われた転送ゲート（Transfer Gate： ＴＧ）４４０と、ＴＧ４４０に隣接した第３の基板４００の下部に形成されたフローティング拡散（Floating Diffusion： ＦＤ）領域４５０とが形成される。
【0058】
一実施形態において、第３の基板４００の一部又は全部には、ｐ型不純物がドープされて、ｐ型ウェルが形成される。
【0059】
画素分離構造物４１０は、第３の基板４００の第１の領域（Ｉ）内並びに第１及び第２の領域（Ｉ、ＩＩ）の境界において、第３の基板４００の第２の面４０３から第１の面４０１まで、第３の方向（Ｄ３）に沿って延在する。
【0060】
一実施形態において、画素分離構造物４１０は、下部又は上部からすると、例えば、格子状に配置され、画素分離構造物４１０によりそれぞれ取り囲まれ、単位画素がそれぞれ形成される単位画素領域が定義される。ここで、前記単位画素領域は、第３の基板４００の第１の領域（Ｉ）内において、第１及び第２の方向（Ｄ１、Ｄ２）に沿って複数配列される。
【0061】
一実施形態において、画素分離構造物４１０は、第３の方向（Ｄ３）に延在するコア（core）と、前記コアの側壁を覆うシェル（ｓｈｅｌｌ）とを含む。ここで、前記コアは、例えば、不純物がドープ又はノンドープのポリシリコンを含み、前記シェルは、例えば、シリコン酸化物、シリコン窒化物などのような絶縁物質を含む。
【0062】
一方、第３の基板４００の第１の領域（Ｉ）において、画素分離構造物４１０に隣接する箇所には、例えば、ホウ素のようなｐ型不純物がドープされた第５の不純物領域４２０が形成される。ここで、第５の不純物領域４２０のｐ型不純物濃度は、前記ｐ型ウェルのｐ型不純物濃度よりも高い。
【0063】
一実施形態において、感光素子４３０は、フォトダイオード（ＰＤ）の一部である。これにより、感光素子４３０は、第３の基板４００の第１の領域（Ｉ）内に形成された前記ｐ型ウェル内に、例えば、リン（Ｐ）のようなｎ型不純物がドープされた不純物領域であり、これにより、感光素子４３０と前記ｐ型ウェルは、ＰＮ接合ダイオードを形成する。一実施形態において、感光素子４３０は、画素分離構造物４１０により定義される前記各単位画素領域内に形成される。
【0064】
ＴＧ４４０は、第３の基板４００の第２の面４０３から第３の方向（Ｄ３）に沿って、上に延在する埋立部と、前記埋立部の下に形成され、第３の基板４００の第２の面４０３よりも低い底面を有する突出部とを含む。一実施形態において、ＴＧ４４０は、画素分離構造物４１０により定義される前記各単位画素領域内に形成される。
【0065】
ＦＤ領域４５０は、ＴＧ４４０に隣接した第３の基板４００の下部に、例えば、ホウ素のようなｎ型不純物がドープされた領域である。
【0066】
第３の層間絶縁膜５００内には、ＴＧ４４０及びＦＤ領域４５０に電気的に接続されるコンタクトプラグ、配線、及びビアが形成される。
【0067】
図面上では、例示として、ＦＤ領域４５０上に順次積層された第７のコンタクトプラグ４６６、第１５の配線４７６、第１の１ビア４８６、第１６の配線４９６、及び第１３のビア５１６、及びＴＧ４４０上に順次積層された第８のコンタクトプラグ４６８、第１７の配線４７８、第１２のビア４８８、第１８の配線４９８、及び第１４のビア５１８が、第３の基板４００の第１の領域（Ｉ）上に示されているが、本発明は、これに限定されない。
【0068】
一方、前記配線中の一部、例えば、第１８の配線４９８の場合、第３の基板４００の第１の領域（Ｉ）から第２の領域（ＩＩ）に延在することもできる。
【0069】
第３の基板４００の第２の面４０３の下に形成された第３の層間絶縁膜５００は、ＴＧ４４０、ＦＤ領域４５０、第７及び第８のコンタクトプラグ４６６、４６８、第１５乃至第１８の配線４７６、４９６、４７８、４９８、及び第１１乃至第１４のビア４８６、４８８、５１６、５１８を覆う。
【0070】
第１３及び第１４のビア５１６、５１８は、第３の接着膜５２０内に形成された第４及び第５の接着パッド５３６、５３８にそれぞれ接触する。これにより、第３の基板４００に形成され、第１３のビア５１６に電気的に接続されたＦＤ領域４５０は、第２及び４の接着パッド２９６、５３６を介して、第２の基板２００上に形成された前記第４のトランジスタに電気的に接続される。
【0071】
前述した第１乃至第４のゲート電極１１２、１１８、２１２、２１６、ＴＧ４４０、第１乃至第８のコンタクトプラグ１２２、１２４、１２８、２２２、２２４、２２６、４６６、４６８、第１乃至第１５のビア１４２、１４４、１４８、１７８、２４２、２４４、２４６、２４８、２７６、２７８、４８６、４８８、５１６、５１８、６８８、及び第１乃至第１８の配線１３２、１５２、１３４、１５４、１３８、１５８、２３２、２５２、２３４、２５４、２３６、２５６、２３８、２５８、４７６、４９６、４７８、４９８は、例えば、金属、金属窒化物、金属シリサイドなどのような導電物質を含み、入出力パッド３０６は、例えば、アルミニウムのような金属を含み、前述した第１乃至第４の層間絶縁膜１６０、２６０、５００、６７０は、例えば、シリコン酸化物のような酸化物を含む。
【0072】
また、前述した第１乃至第４の接着膜１８０、２８０、５２０、６９０は、例えば、シリコン窒化物のような絶縁性窒化物を含み、前述した第１乃至第６の接着パッド１９８、２９６、２９８、５３６、５３８、７０８は、例えば、銅のような金属を含む。
【0073】
一実施形態において、第３の基板４００の第１の面４０１及び画素分離構造物４１０上には、下部平坦化層７１０が形成され、第１の領域（Ｉ）内には、下部平坦化層７１０上に、カラーフィルタアレイ層、マイクロレンズ７７５、及び透明保護膜７８０が順次積層され、第２の領域（ＩＩ）内には、下部平坦化層７１０上に、光遮断金属層７４０、上部平坦化層７７０、及び透明保護膜７８０が順次積層される。
【0074】
また、第１の領域（Ｉ）内には、前記カラーフィルタアレイ層が含むカラーフィルタ７６０間に形成された干渉防止構造物７４５と、下部平坦化層７１０上に形成され、干渉防止構造物７４５の表面を覆う保護膜７５０を更に含む。
【0075】
一実施形態において、下部平坦化層７１０は、前記垂直方向に沿って順次積層された第１乃至第５の膜を含む。ここで、前記第１乃至第５の膜はそれぞれ、例えば、アルミニウム酸化物、ハフニウム酸化物、シリコン酸化物、シリコン窒化物、及びハフニウム酸化物を含む。
【0076】
干渉防止構造物７４５は、第３の方向（Ｄ３）に沿って、画素分離構造物４１０と重なるように、下部平坦化層７１０上に形成され、上面からすると、例えば、格子形状を有する。一実施形態において、干渉防止構造物７４５は、第３の方向（Ｄ３）に積層された第１の干渉防止パターン７２５と、第２の干渉防止パターン７３５とを含み、ここで、第１の干渉防止パターン７２５は、金属窒化物を含み、第２の干渉防止パターン７３５は、金属を含む。これとは異なり、第２の干渉防止パターン７３５は、低屈折率物質（ＬＲＩＭ）を含むこともできる。
【0077】
保護膜７５０は、例えば、アルミニウム酸化物（Ａｌ２Ｏ３）のような金属酸化物を含む。
【0078】
前記カラーフィルタアレイ層は、保護膜７５０上に形成され、複数のカラーフィルタ７６０を含む。カラーフィルタ７６０の各底面及び側壁は、保護膜７５０により覆われる。例えば、カラーフィルタ７６０は、緑色カラーフィルタ（Ｇ）、青色カラーフィルタ（Ｂ）、及び赤色カラーフィルタ（Ｒ）を含むが、これに限定されるものではない。
【0079】
一実施形態において、光遮断金属層７４０は、第３の方向（Ｄ３）に積層されたバリアパターン７２０と、第３の導電パターン７３０とを含む。ここで、バリアパターン７２０は、例えば、金属窒化物を含み、第３の導電パターン７３０は、例えば、金属を含む。
【0080】
一実施形態において、マイクロレンズ７７５及び上部平坦化層７７０は、互いに同一の物質、例えば、透過度の高いフォトレジスト物質を含む。一方、透明保護膜７８０は、例えば、ＳｉＯ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮなどを含む。
【0081】
前記イメージングセンサにおいて、第２の基板２００の第１の領域（Ｉ）は、これを貫通する第１の素子分離構造物９００により、第３及び第４の領域（ＩＩＩ、ＩＶ）に分離され、これらはそれぞれ、デジタルブロック及びアナログブロックである。これにより、前記デジタルブロック及び前記アナログブロックにそれぞれ形成されるデジタル回路及びアナログ回路の間の電気的な干渉現象を緩和することができる。
【0082】
例えば、第２の基板２００に不純物をドープしてウェルを形成し、これにより、第２の基板２００の第３及び第４の領域（ＩＩＩ、ＩＶ）を互いに分離する場合は、第２の基板２００が薄い厚さを有すると、前記ウェルを形成しにくい。しかし、図５乃至図１５を参照して後述するように、第２の基板２００の上下部にそれぞれ、第１の素子分離パターン２０５及び第２の素子分離パターン構造物６４２を形成する方法により、第２の基板２００が薄い厚さを有しても、これを容易に形成することができる。
【0083】
【0084】
図５に示しているように、第１の基板１００の第１及び第２の領域（Ｉ、ＩＩ）上にそれぞれ、第１及び第２のトランジスタを形成する。
【0085】
前記第１のトランジスタは、第１の基板１００の第１の領域（Ｉ）上に、第１のゲート電極１１２を形成し、第１のゲート電極１１２に隣接した第１の基板１００の上部に不純物をドープして、第１の不純物領域１０２を形成することで形成される。また、前記第２のトランジスタは、第１の基板１００の第２の領域（ＩＩ）上に、第２のゲート電極１１８を形成し、第２のゲート電極１１８に隣接した第１の基板１００の上部に不純物をドープして、第２の不純物領域１０８を形成することで形成される。
【0086】
以後、前記各第１及び第２のトランジスタに電気的に接続されるコンタクトプラグ、配線、及びビアを形成する。
【0087】
図面上では、例示として、前記第１のトランジスタに含まれた第１のゲート電極１１２上に順次積層された第１のコンタクトプラグ１２２、第１の配線１３２、第１のビア１４２、及び第２の配線１５２、前記第１のトランジスタに含まれた第１の不純物領域１０２上に順次積層された第２のコンタクトプラグ１２４、第３の配線１３４、第２のビア１４４、第４の配線１５４、及び前記第２のトランジスタに含まれた第２のゲート電極１１８上に順次積層された第３のコンタクトプラグ１２８、第５の配線１３８、第３のビア１４８、及び第６の配線１５８が示されている。
【0088】
以後、前記第１及び第２のトランジスタ、第１乃至第３のコンタクトプラグ１２２、１２４、１２８、第１乃至第６の配線１３２、１５２、１３４、１５４、１３８、１５８、及び第１乃至第３のビア１４２、１４４、１４８を覆う第１の層間絶縁膜１６０が、第１の基板１００上に形成される。
【0089】
図６に示しているように、第１の層間絶縁膜１６０の上部を貫通して、第６の配線１５８の上面に接触する第４のビア１７８を形成し、第１の層間絶縁膜１６０及び第４のビア１７８上に第１の接着膜１８０を形成した後、第１の接着膜１８０を貫通して、第４のビア１７８に接触する第１の接着パッド１９８を、第１の基板１００の第２の領域（ＩＩ）上に形成する。
【0090】
図７に示しているように、第３の方向（Ｄ３）に互いに対向する第１及び第２の面２０１、２０３を含む第２の基板２００の上部、すなわち、第２の基板２００の第２の面２０３に隣接した部分を除去して、リセスを形成した後、前記リセス内に、第１の素子分離パターン２０５を形成する。
【0091】
図３を共に参照すると、第１の素子分離パターン２０５は、第２の基板２００の第１の領域（Ｉ）内において、第２の方向（Ｄ２）に延在し、第１の方向（Ｄ１）に沿って互いに離隔するように、複数設けられる。これにより、第２の基板２００の第１の領域（Ｉ）は、第１の方向（Ｄ１）に沿って交互に繰返して配置される第３及び第４の領域（ＩＩＩ、ＩＶ）に区分される。
【0092】
以後、第２の基板２００の第１の領域（Ｉ）上に、第３及び第４のトランジスタを形成する。一実施形態において、前記第３及び第４のトランジスタは、第２の基板２００の第１の領域（Ｉ）内において、第１の素子分離パターン２０５により互いに分離される第３及び第４の領域（ＩＩＩ、ＩＶ）にそれぞれ形成される。
【0093】
具体的に、前記第３のトランジスタは、第２の基板２００の第３の領域（ＩＩＩ）上に、第３のゲート電極２１２を形成し、第３のゲート電極２１２に隣接した第２の基板２００の上部に不純物をドープして、第３の不純物領域２０２を形成することで形成される。また、前記第４のトランジスタは、第２の基板２００の第４の領域（ＩＶ）上に、第４のゲート電極２１６を形成し、第４のゲート電極２１６に隣接した第２の基板２００の上部に不純物をドープして、第４の不純物領域２０６を形成することで形成される。
【0094】
以後、前記各第３及び第４のトランジスタに電気的に接続されるコンタクトプラグ、配線。及びビアを形成する。
【0095】
図面上では、例示として、前記第３のトランジスタに含まれた第３のゲート電極２１２上に順次積層された第４のコンタクトプラグ２２２、第７の配線２３２、第５のビア２４２、及び第８の配線２５２、前記第３のトランジスタに含まれた第３の不純物領域２０２上に順次積層された第５のコンタクトプラグ２２４、第９の配線２３４、第６のビア２４４、及び第１０の配線２５４、及び前記第４のトランジスタに含まれた第４のゲート電極２１６上に順次積層された第６のコンタクトプラグ２２６、第１１の配線２３６、第７のビア２４６、及び第１２の配線２５６が、第２の基板２００の第１の領域（Ｉ）上に示されている。
【0096】
また、第２の基板２００の第２の領域（ＩＩ）上には、第１３の配線２３８、第８のビア２４８、及び第１４の配線２５８が、第３の方向（Ｄ３）に沿って順次積層される。
【0097】
以後、前記第３及び第４のトランジスタ、第４乃至第６のコンタクトプラグ２２２、２２４、２２６、第７乃至第１４の配線２３２、２５２、２３４、２５４、２３６、２５６、２３８、２５８、及び第５乃至第８のビア２４２、２４４、２４６、２４８を覆う第２の層間絶縁膜２６０が、第２の基板２００の第２の面２０３上に形成される。
【0098】
以後、第２の層間絶縁膜２６０の上部を貫通して、第１２及び第１４の配線２５６、２５８の上面にそれぞれ接触する第９及び第１０のビア２７６、２７８を形成し、第２の層間絶縁膜２６０及び第９及び第１０のビア２７６、２７８上に第２の接着膜２８０を形成した後、第２の接着膜２８０を貫通して、第９及び第１０のビア２７６、２７８に接触するそれぞれ第２及び第３の接着パッド２９６、２９８を、第２の基板２００の第１及び第２の領域（Ｉ、ＩＩ）上にそれぞれ形成する。
【0099】
図８に示しているように、第３の方向（Ｄ３）に互いに対向する第１及び第２の面４０１、４０３を含む第３の基板４００の第１の領域（Ｉ）内に、画素分離構造物４１０、第５の不純物領域４２０、及び感光素子４３０を形成した後、ＴＧ４４０、及びフローティング拡散（ＦＤ）領域４５０を形成する。
【0100】
一実施形態において、第３の基板４００の一部又は全部には、例えば、ホウ素（Ｂ）のようなｐ型不純物をドープして、ｐ型ウェルが形成される。
【0101】
画素分離構造物４１０は、第３の基板４００の第１の領域（Ｉ）内、及び第１及び第２の領域（Ｉ、ＩＩ）の境界において、第２の面４０３から第３の方向（Ｄ３）に沿って、第１の面４０１に向かって下に延在し、これに隣接する第３の基板４００の部分に、例えばホウ素のようなｐ型不純物がドープされた第５の不純物領域４２０が形成される。ここで、第５の不純物領域４２０のｐ型不純物濃度は、前記ｐ型ウェルのｐ型不純物濃度よりも高い。
【0102】
一実施形態において、画素分離構造物４１０は、上部からすると、例えば、四角形のような多角形状を有し、これにより、第３の基板４００の第１の領域（Ｉ）には、画素分離構造物４１０によりそれぞれ取り囲まれ、単位画素がそれぞれ形成される単位画素領域が定義される。
【0103】
感光素子４３０は、第３の基板４００の第１の領域（Ｉ）に形成された前記ｐ型ウェル内に、例えば、リン（Ｐ）のようなｎ型不純物をドープすることで形成する。
【0104】
ＴＧ４４０は、第３の基板４００の第２の面４０３から第３の方向（Ｄ３）に沿って下に延在するトレンチを形成し、これを満たして、第３の基板４００の第２の面４０３の上部に突設される。
【0105】
以後、ＴＧ４４０に隣接する第３の基板４００の上部に、例えば、ホウ素のようなｎ型不純物をドープすることで、ＦＤ領域４５０を形成する。
【0106】
図９に示しているように、各ＴＧ４４０及びＦＤ領域４５０に電気的に接続されるコンタクトプラグ、配線、及びビアを形成する。
【0107】
図面上では、例示として、ＦＤ領域４５０上に順次積層された第７のコンタクトプラグ４６６、第１５の配線４７６、第１１のビア４８６、及び第１６の配線４９６、及びＴＧ４４０上に順次積層された第８のコンタクトプラグ４６８、第１７の配線４７８、第１２のビア４８８、及び第１８の配線４９８が、第３の基板４００の第１の領域（Ｉ）上に示されている。
【0108】
一方、前記配線中の一部、例えば、第１８の配線４９８の場合、第３の基板４００の第１の領域（Ｉ）から第２の領域（ＩＩ）に延在する。
【0109】
以後、ＴＧ４４０及びＦＤ領域４５０、第７及び第８のコンタクトプラグ４６６、４６８、第１５乃至第１８の配線４７６、４９６、４７８、４９８、及び第１１及び第１２のビア４８６、４８８を覆う第３の層間絶縁膜５００が、第３の基板４００の第２の面４０３上に形成される。
【0110】
以後、第３の層間絶縁膜５００の上部を貫通して、第１６及び第１８の配線４９６、４９８の上面に接触する第１３及び第１４のビア５１６、５１８を形成し、第３の層間絶縁膜５００並びに第１３及び第１４のビア５１６、５１８上に、第３の接着膜５２０を形成した後、第３の接着膜５２０を貫通して、第１３及び第１４のビア５１６、５１８にそれぞれ接触する第４及び第５の接着パッド５３６、５３８を、第３の基板４００の第１及び第２の領域（Ｉ、ＩＩ）上にそれぞれ形成する。
【0111】
図１０に示しているように、第３の基板４００を天地して、第３の接着膜５２０が第２の接着膜２８０と接触するようにして、第２及び第３の基板２００、４００を互いに接合させ、ここで、第４及び第５の接着パッド５３６、５３８はそれぞれ、第２及び第３の接着パッド２９６、２９８と接触する。
【0112】
図１１に示しているように、互いに接合された第２及び第３の基板２００、４００を再度天地した後、第２の基板２００の第１の領域（Ｉ）の上部、すなわち、第１の面２０１に隣接した第２の基板２００の第１の領域（Ｉ）の部分を除去して、第１の素子分離パターン２０５の上面を露出させる第１の開口６１０を形成する。
【0113】
以後、第１の開口６１０により露出した第１の素子分離パターン２０５の上面、第１の開口６１０の側壁、及び第２の基板２００の第１の面２０１上に、第１の絶縁膜６２０を形成した後、第１の絶縁膜６２０上に、第１の開口６１０を満たす第１の導電膜６３０を形成する。
【0114】
以下では、第１の開口６２０内に形成された第１の絶縁膜６２０部分、及び第１の導電膜６３０部分はそれぞれ、第１の絶縁パターン６２２及び第１の導電パターン６３２と定義し、これらを共に第２の素子分離パターン構造物６４２と定義する。また、第２の基板２００の第１の領域（Ｉ）内において、第３の方向（Ｄ３）に積層された第１の素子分離パターン２０５及び第２の素子分離パターン構造物６４２を共に、第１の素子分離構造物９００と定義する。
【0115】
第２の基板２００の第１の領域（Ｉ）内に形成された第１の素子分離構造物９００により、第２の基板２００の第１の領域（Ｉ）内に形成された第３及び第４の領域（ＩＩＩ、ＩＶ）が互いに分離される。
【0116】
図１２に示しているように、第２の基板２００の第２の領域（ＩＩ）の上部、すなわち、第１の面２０１上に形成された第１の導電膜６３０及び第１の絶縁膜６２０部分、第２の基板２００及び第２の層間絶縁膜２６０の上部を貫通して、第１３の配線２３８の上面を露出させる第２の開口６４０を形成する。
【0117】
以後、第２の開口６４０により露出した第１３の配線２３８の上面、第２の開口６４０の側壁、及び第１の導電膜６３０上に、第２の絶縁膜を形成した後、これを異方性エッチング工程により部分的に除去する。これにより、第２の開口６４０の側壁に、第２の絶縁パターン６５５が形成される。
【0118】
以後、第１３の配線２３８の上面、第２の絶縁パターン６５５の側壁及び上面、及び第１の導電膜６３０上に、第２の開口６４０を満たす第２の導電膜を形成した後、第１の導電膜６３０の上面が露出するまで、前記第２の導電膜の上部を平坦化する。これにより、第２の開口６４０の残りの部分を満たす第２の導電パターン６６５が形成される。
【0119】
第２の絶縁パターン６５５及び第２の導電パターン６６５は、第１の貫通電極構造物６７５を形成する。
【0120】
図１３に示しているように、第１の導電膜６３０及び第１の貫通電極構造物６７５上に、第４の層間絶縁膜６７０を形成し、これを貫通して、第２の導電パターン６６５に接触する第１５のビア６８８を形成する。
【0121】
以後、第４の層間絶縁膜６７０及び第１５のビア６８８上に、第４の接着膜６９０を形成し、これを貫通して、第１５のビア６８８に接触する第６の接着パッド７０８を形成する。
【0122】
以後、互いに接合された第２及び第３の基板２００、４００を再度天地した後、第４の接着膜６９０が第１の接着膜１８０と接触するようにして、第１及び第２の基板１００、２００を互いに接合させ、ここで、第６の接着パッド７０８は、第１の接着パッド１９８と接触することができる。
【0123】
図１４に示しているように、第３の基板４００の上部、すなわち、第１の面４０１に隣接した部分を除去する。
【0124】
これにより、画素分離構造物４１０の上面が露出し、結果として、画素分離構造物４１０は、第３の基板４００を貫通することができる。
【0125】
一実施形態において、第３の基板４００の上部は、例えば、研削（grinding）工程、ＣＭＰ工程などのような研磨工程により、除去することができる。
【0126】
図１５に示しているように、第３の基板４００の第１の面４０１及び画素分離構造物４１０上に、下部平坦化層７１０を形成する。
【0127】
以後、下部平坦化層７１０の上面に、バリア膜及び第３の導電膜を順次形成し、第１の領域（Ｉ）内に形成された前記第３の導電膜部分及び前記バリア膜部分をパターニングして、それぞれ、第２の干渉防止パターン７３５及び第１の干渉防止パターン７２５を形成し、ここで、第２の領域（ＩＩ）内に形成された前記バリア膜及び前記第３の導電膜部分はそれぞれ、バリアパターン７２０及び第３の導電パターン７３０として残留する。
【0128】
バリアパターン７２０及び第３の導電パターン７３０は、光遮断金属層７４０を形成し、第１及び第２の干渉防止パターン７２５、７３５は、干渉防止構造物７４５を形成する。
【0129】
以後、第１の領域（Ｉ）内において、下部平坦化層７１０及び干渉防止構造物７４５上に、保護膜７５０を形成する。
【0130】
再度、図２を参照すると、第１の領域（Ｉ）内において、保護膜７５０上に、カラーフィルタ７６０を含むカラーフィルタアレイ層を形成する。
【0131】
一実施形態において、カラーフィルタ７６０は、保護膜７５０及び光遮断金属層７４０上にカラーフィルタ膜を、例えば、スピンコート工程により蒸着した後、これに対する露光工程及び現象工程を行うことで形成される。一実施形態において、各カラーフィルタ７６０は、画素分離構造物４１０により定義される各単位画素領域上に形成される。これとは異なり、各カラーフィルタ７６０は、前記単位画素領域のうち、互いに隣接する複数の単位画素領域上に形成されることもできる。
【0132】
以後、前記カラーフィルタアレイ層、保護膜７５０、及び光遮断金属層７４０上に、上部平坦化層７７０を形成した後、第１の領域（Ｉ）内において、上部平坦化層７７０に対するパターニング工程及びリフロー工程を行って、マイクロレンズ７７５を形成する。
【0133】
以後、マイクロレンズ７７５及び上部平坦化層７７０上に、透明保護膜７８０を形成することで、前記イメージングセンサの製造を完成する。
【0134】
前述したように、第２の基板２００の第１の領域（Ｉ）内において、第２の基板２００の第２の面２０３に隣接した部分を除去して、前記リセスを形成した後、前記リセスを満たす第１の素子分離パターン２０５を形成し、第２の基板２００の第１の面２０１に隣接した部分を除去して、第１の開口６１０を形成した後、第１の開口６１０を満たす第２の素子分離パターン構造物６４２を形成する。
【0135】
これにより、第２の基板２００の第１の領域（Ｉ）は、第３の方向（Ｄ３）に積層された第１の素子分離パターン２０５、及び第２の素子分離パターン構造物６４２を含む第１の素子分離構造物９００により、第３及び第４の領域（ＩＩＩ、ＩＶ）が互いに分離して電気的に絶縁される。
【0136】
図１６ａ及び図１６ｂは、本発明の一実施形態に係るイメージングセンサを説明するための断面図であって、図１６ｂは、図１６ａのＹ領域に対する拡大断面図である。前記イメージングセンサは、素子分離構造物を除いては、図２ａ及び図２ｂを参照して説明したイメージングセンサと同様であるので、重複した説明は、省略する。
【0137】
【0138】
一実施形態において、第２の素子分離構造物９０５は、第１の素子分離パターン２０５に加えて、第１の開口６１０内に形成された第３の絶縁パターン８０２を含み、ここで、第３の絶縁パターン８０２は、第３の素子分離パターンと称することもできる。
【0139】
第３の素子分離パターン８０２は、例えば、アルミニウム酸化物、ハフニウム酸化物などのような金属酸化物、あるいは、例えば、ＴＥＯＳのようなシリコン酸化物を含む。一実施形態において、第３の素子分離パターン８０２は、第１の貫通電極構造物６７５に含まれた第２の絶縁パターン６５５と実質的に同一の物質を含む。
【0140】
図１７及び図１８は、本発明の一実施形態に係るイメージングセンサの製造方法を説明するための断面図である。前記イメージングセンサの製造方法は、図５乃至図１５及び図２で説明した工程と同様な工程を含むので、重複した説明は、省略する。
【0141】
【0142】
以後、互いに接合された第２及び第３の基板２００、４００を再度天地した後、第１の面２０１に隣接した第２の基板２００の第１の領域（Ｉ）部分を除去して、第１の素子分離パターン２０５の上面を露出させる第１の開口６１０を形成し、第２の基板２００の第２の領域（ＩＩ）及び第２の層間絶縁膜２６０の上部を貫通して、第１３の配線２３８の上面を露出させる第２の開口６４０を形成する。
【0143】
以後、第１及び第２の開口６１０、６４０によりそれぞれ露出した第１の素子分離パターン２０５の上面及び第１３の配線２３８の上面、第１及び第２の開口６１０、６４０の側壁、及び第２の基板２００の第１の面２０１上に、第３の絶縁膜８００を形成する。
【0144】
一実施形態において、第１の開口６１０は、第２の開口６２０よりも小さい幅を有し、第３の絶縁膜８００は、第１の開口６１０を全体的に満たし、第２の開口６４０の側壁にのみ形成されることができる。
【0145】
図１８に示しているように、第３の絶縁膜８００に対して、異方性エッチング工程を行い、これにより、第２の基板２００の第１の面２０１上に形成された第３の絶縁膜８００部分が除去されて、第１の開口６１０内には、第３の絶縁パターン８０２が残留する。第３の絶縁パターン８０２は、第３の素子分離パターンとして称する。第３の素子分離パターン８０２は、第１の素子分離パターン２０５と共に、第２の素子分離構造物９０５を形成する。
【0146】
また、第１３の配線２３８の上面に形成された第３の絶縁膜８００部分が除去されて、第２の開口６４０の側壁には、第４の絶縁パターン８０５が形成される。
【0147】
以後、第１３の配線２３８の上面、第４の絶縁パターン８０５の側壁及び上面、第２の基板２００の第１の面２０１及び第３の絶縁パターン８０２の上面に、第２の開口６４０を満たす第４の導電膜を形成し、第２の基板２００の第１の面２０１が露出するまで、前記第４の導電膜を平坦化することで、第２の開口６４０内に、第４の導電パターン８１５を形成する。
【0148】
第４の絶縁パターン８０５及び第４の導電パターン８１５は、第２の貫通電極構造物８２５を形成する。
【0149】
【0150】
前述したように、第２の基板２００の第１及び第２の領域（Ｉ、ＩＩ）内に、第１及び第２の開口６１０、６４０を形成した後、第１の開口６１０を満たし、第２の開口６４０の側壁にのみ形成される第３の絶縁膜８００を形成し、第３の絶縁膜８００をエッチングして、第４の絶縁パターン８０５を形成した後、第２の開口６４０の残りの部分を満たす第４の導電パターン８１５を形成する。
【0151】
これにより、第２の基板２００の第１の領域（Ｉ）には、第１の素子分離パターン２０５上に、第３の素子分離パターン８０２が形成され、これらが第２の素子分離構造物９０５を形成し、第２の基板２００の第２の領域（ＩＩ）には、第４の導電パターン８１５及び第４の絶縁パターン８０５を含む第２の貫通電極構造物８２５が形成される。
【0152】
図１９ａ及び図１９ｂは、本発明の一実施形態に係るイメージングセンサを説明するための断面図であって、図１９ｂは、図１９ａのＹ領域に対する拡大断面図である。前記イメージングセンサは、素子分離構造物及び貫通電極構造物を除いては、図１６ａ及び図１６ｂで説明したイメージングセンサと同様であるので、重複した説明は、省略する。
【0153】
図１９ａ及び図１９ｂに示しているように、第２の基板２００の第１の領域（Ｉ）上には、第３の素子分離パターン８０２上に、第３の絶縁膜８００が残留し、また、第２の基板２００の第２の領域（ＩＩ）上に形成された第２の貫通電極構造物８２５に含まれた第４の導電パターン８１５の下面は、第２の基板２００の第１の面２０１よりも低い。
【0154】
これは、図１７で説明した工程により、第３の絶縁膜８００を形成し、図１８で説明した工程のうち、第３の絶縁膜８００に対して、異方性エッチング工程を行わず、第２の開口６４０を満たす前記第４の導電膜を形成した後、第３の絶縁膜８００の上面が露出するまで、前記第４の導電膜を平坦化することで具現される。
【0155】
ここで、第１の開口６１０内に形成された第３の絶縁膜８００部分を、第３の絶縁パターン８０２又は第３の素子分離パターン８０２と称することができ、これは、第１の素子分離パターン２０５と共に、第２の素子分離構造物９０５を形成することができる。
【0156】
また、第２の開口６４０を満たし、第２の基板２００の第１の面２０１の下に突出した第４の導電パターン８１５の側壁を覆う第３の絶縁膜８００部分を、第４の絶縁パターン８０５と称することができ、これは、第４の導電パターン８１５と共に、第２の貫通電極構造物８２５を形成することができる。
【0157】
図２０は、本発明の一実施形態に係るイメージングセンサを含むマルチカメラモジュールを含む電子装置を説明するためのブロック図であり、図２１は、図２０におけるカメラモジュールを説明するためのブロック図である。
【0158】
【0159】
図２０に示しているように、電子装置１０００は、カメラモジュール群１１００と、アプリケーションプロセッサ１２００と、電力半導体（Power Management IC： ＰＭＩＣ）１３００と、外部メモリ１４００とを含む。
【0160】
カメラモジュール群１１００は、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃを含む。図面上には、３つのカメラモジュール１１００ａ、１１００ｂ、１１００ｃが配置されたことが示されているが、これに限定されるものではない。これにより、カメラモジュール群１１００は、２つのカメラモジュールのみを含むか、カメラモジュール群１１００は、４つ以上のカメラモジュールを含むこともできる。
【0161】
以下では、図２１を参照して、カメラモジュール１１００ｂについて具体的に説明するが、これは、他のカメラモジュール１１００ａ、１１００ｃに対しても同様に適用される。
【0162】
図２１に示しているように、カメラモジュール１１００ｂは、プリズム１１０５と、光学経路フォールディング要素（Optical Path Folding Element： ＯＰＦＥ）１１１０と、アクチュエータ１１３０と、画像感知装置１１４０と、記憶部１１５０とを含む。
【0163】
プリズム１１０５は、光反射物質の反斜面１１０７を含み、外部から入射される光（Ｌ）の経路を変形させる。
【0164】
一実施形態において、プリズム１１０５は、第１の方向（Ｘ）に入射される光（Ｌ）の経路を、第１の方向（Ｘ）に垂直な第２の方向（Ｙ）に変更する。また、プリズム１１０５は、光反射物質の反斜面１１０７を、中心軸１１０６を中心にＡ方向に回転するか、中心軸１１０６をＢ方向に回転して、第１の方向（Ｘ）に入射される光（Ｌ）の経路を垂直な、第２の方向（Ｙ）に変更する。ここで、ＯＰＦＥ１１１０も、第１の方向（Ｘ）及び第２の方向（Ｙ）と垂直な第３の方向（Ｚ）に移動する。
【0165】
一実施形態において、図示しているように、プリズム１１０５のＡ方向最大回転角度は、＋Ａ方向に１５度以下であり、－Ａ方向に１５度よりも大きいが、これに限定されるものではない。
【0166】
一実施形態において、プリズム１１０５は、＋又は－Ｂ方向に２０度前後、又は１０度から２０度、又は１５度から２０度の間で動くことができ、ここで、動く角度は、＋又は－Ｂ方向に同一の角度で動くか、１度前後の範囲でほぼ類似した角度まで動くことができる。
【0167】
一実施形態において、プリズム１１０５は、光反射物質の反斜面１１０７を、中心軸１１０６の延長方向と平行な第３の方向（Ｚ方向）に移動することができる。
【0168】
ＯＰＦＥ１１１０は、例えば、ｍ（ここで、ｍは、自然数）個の群よりなる光学レンズを含む。ｍ個のレンズは、第２の方向（Ｙ）に移動して、カメラモジュール１１００ｂの光学ズーム倍率（optical zoom ratio）を変更することができる。例えば、カメラモジュール１１００ｂの基本光学ズーム倍率をＺとすると、ＯＰＦＥ１１１０に含まれたｍ個の光学レンズを移動させる場合、カメラモジュール１１００ｂの光学ズーム倍率は、３Ｚ又は５Ｚ、又は５Ｚ以上の光学ズーム倍率に変更することができる。
【0169】
アクチュエータ１１３０は、ＯＰＦＥ１１１０又は光学レンズを特定の位置に移動することができる。例えば、アクチュエータ１１３０は、精度高い感知のために、イメージングセンサ１１４２が光学レンズの焦点距離（focal length）に位置するように、光学レンズの位置を調整する。
【0170】
画像感知装置１１４０は、イメージングセンサ１１４２と、制御ロジック１１４４と、メモリ１１４６とを含む。イメージングセンサ１１４２は、図２、図１６又は図１９で説明したイメージングセンサと同様であり、光学レンズを通じて提供される光（Ｌ）を用いて、感知対象の画像を感知することができる。制御ロジック１１４４は、カメラモジュール１１００ｂの全般的な動作を制御する。例えば、制御ロジック１１４４は、制御信号ライン（ＣＳＬｂ）を介して提供された制御信号によって、カメラモジュール１１００ｂの動作を制御する。
【0171】
メモリ１１４６は、校正データ１１４７のようなカメラモジュール１１００ｂの動作に必要な情報を記憶する。校正データ１１４７は、カメラモジュール１１００ｂが外部から提供された光（Ｌ）を用いて、画像データの生成に必要な情報を含む。 校正データ１１４７は、例えば、前述した回転度（degree of rotation）に関する情報、焦点距離（focal length）に関する情報、光学軸（optical axis）に関する情報などを含む。カメラモジュール１１００ｂが、光学レンズの位置によって焦点距離が変わるマルチステート（multi state）カメラ形態で具現される場合、校正データ１１４７は、光学レンズの各位置別（又は、ステート別）焦点距離値とオートフォーカス（auto focusing）に関する情報を含む。
【0172】
記憶部１１５０は、イメージングセンサ１１４２により感知された画像データを記憶する。記憶部１１５０は、画像感知装置１１４０の外部に配置され、画像感知装置１１４０を構成するセンサチップと積層された（stacked）形態で具現される。他の実施形態において、記憶部１１５０は、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）で具現されるが、本発明は、これに限定されるものではない。
【0173】
図２０及び図２１を共に参照すると、一実施形態において、各複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃは、アクチュエータ１１３０を含む。これにより、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃは、その内部に含まれたアクチュエータ１１３０の動作による互いに同一又は相違する校正データ１１４７を含む。
【0174】
一実施形態において、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃのうち、１つのカメラモジュール（例えば、１１００ｂ）は、前述したプリズム１１０５とＯＰＦＥ１１１０を含むｆｏｌｄｅｄ ｌｅｎｓ形態のカメラモジュールであり、残りのカメラモジュール（例えば、１１００ａ、１１００ｂ）は、プリズム１１０５とＯＰＦＥ１１１０が含まれないバーチカル（vertical）形態のカメラモジュールであるが、本発明は、これに限定されるものではない。
【0175】
一実施形態において、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃのうち、１つのカメラモジュール（例えば、１１００ｃ）は、例えば、赤外線（ＩＲ）を用いて、デプス（depth）情報を抽出するバーチカル形態のデプスカメラ（depth camera）である。この場合、アプリケーションプロセッサ１２００は、このようなデプスカメラから提供された画像データと異なるカメラモジュール（例えば、１１００ａ又は１１００ｂ）から提供された画像データを並合して、３次元デプス画像（3D depth image）を生成することができる。
【0176】
一実施形態において、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃの少なくとも２つのカメラモジュール（例えば、１１００ａ、１１００ｂ）は、互いに異なる観測視野（Field of View）を有する。この場合、例えば、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃの少なくとも２つのカメラモジュール（例えば、１１００ａ、１１００ｂ）の光学レンズが互いに異なることができるが、これに限定されるものではない。
【0177】
一実施形態において、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃの視野角は、互いに異なる。この場合、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃに含まれた光学レンズも、互いに異なるが、これに限定されるものではない。
【0178】
一実施形態において、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃは、互いに物理的に分離して配置される。すなわち、１つのイメージングセンサ１１４２の感知領域を、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃに分割して使うことではなく、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃのそれぞれの内部に、独立したイメージングセンサ１１４２が配置されることができる。
【0179】
再度、図２０を参照すると、アプリケーションプロセッサ１２００は、画像処理装置１２１０と、メモリコントローラ１２２０と、内部メモリ１２３０とを含む。アプリケーションプロセッサ１２００は、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃと分離して具現される。例えば、アプリケーションプロセッサ１２００と複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃは、別の半導体チップに互いに分離して具現される。
【0180】
画像処理装置１２１０は、複数のサブ画像プロセッサ１２１２ａ、１２１２ｂ、１２１２ｃと、画像生成器１２１４と、カメラモジュールコントローラ１２１６とを含む。
【0181】
画像処理装置１２１０は、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃの数に対応する個数の複数のサブ画像プロセッサ１２１２ａ、１２１２ｂ、１２１２ｃを含む。
【0182】
それぞれのカメラモジュール１１００ａ、１１００ｂ、１１００ｃから生成された画像データは、互いに分離した画像信号ライン（ＩＳＬａ、ＩＳＬｂ、ＩＳＬｃ）を介して、対応するサブ画像プロセッサ１２１２ａ、１２１２ｂ、１２１２ｃに提供される。例えば、カメラモジュール１１００ａから生成された画像データは、画像信号ライン（ＩＳＬａ）を介して、サブ画像プロセッサ１２１２ａに提供され、カメラモジュール１１００ｂから生成された画像データは、画像信号ライン（ＩＳＬｂ）を介して、サブ画像プロセッサ１２１２ｂに提供され、カメラモジュール１１００ｃから生成された画像データは、画像信号ライン（ＩＳＬｃ）を介して、サブ画像プロセッサ１２１２ｃに提供される。このような画像データの転送は、例えば、モバイル産業プロセッサインタフェース（Mobile Industry Processor Interface： ＭＩＰＩ）に基づくカメラシリアルインタフェース（Camera Serial Interface： ＣＳＩ）を用いて行われるが、これに限定されるものではない。
【0183】
一実施形態において、１つのサブ画像プロセッサが、複数のカメラモジュールに対応して配置されることもできる。例えば、サブ画像プロセッサ１２１２ａとサブ画像プロセッサ１２１２ｃが図示しているように、互いに分離して具現されることではなく、１つのサブ画像プロセッサとして統合して具現され、カメラモジュール１１００ａとカメラモジュール１１００ｃから提供された画像データは、選択素子（例えば、マルチフレクサ）などにより選択された後、統合されたサブ画像プロセッサに提供される。
【0184】
それぞれのサブ画像プロセッサ１２１２ａ、１２１２ｂ、１２１２ｃに提供された画像データは、画像生成器１２１４に提供される。画像生成器１２１４は、画像生成情報又はモード信号によって、それぞれのサブ画像プロセッサ１２１２ａ、１２１２ｂ、１２１２ｃから提供された画像データを用いて、出力画像を生成する。
【0185】
具体的に、画像生成器１２１４は、画像生成情報又はモード信号によって、互いに異なる視野角を有するカメラモジュール１１００ａ、１１００ｂ、１１００ｃから生成された画像データのうち、少なくとも一部を並合して、出力画像を生成する。また、画像生成器１２１４は、画像生成情報又はモード信号によって、互いに異なる視野角を有するカメラモジュール１１００ａ、１１００ｂ、１１００ｃから生成された画像データのいずれか１つを選択して、出力画像を生成する。
【0186】
一実施形態において、画像生成情報は、ズーム信号（zoom signal or zoom factor）を含む。また、一実施形態において、モード信号は、例えば、ユーザから選択されたモードに基づく信号である。
【0187】
画像生成情報がズーム信号（ズームファクター）であり、それぞれのカメラモジュール１１００ａ、１１００ｂ、１１００ｃが互いに異なる観測視野（視野角）を有する場合、画像生成器１２１４は、ズーム信号の種類によって、互いに異なる動作を行うことができる。例えば、ズーム信号が第１の信号である場合、カメラモジュール１１００ａから出力された画像データと、カメラモジュール１１００ｃから出力された画像データとを並合した後、併合された画像信号と、併合に使わないカメラモジュール１１００ｂから出力された画像データを用いて、出力画像を生成する。もし、ズーム信号が第１の信号と異なる第２の信号である場合、画像生成器１２１４は、このような画像データ併合を行わず、それぞれのカメラモジュール１１００ａ、１１００ｂ、１１００ｃから出力された画像データのいずれか１つを選択して、出力画像を生成する。しかし、本発明は、これに限定されるものではなく、必要に応じて、画像データを処理する方法は、変形して実施可能である。
【0188】
一実施形態において、画像生成器１２１４は、複数のサブ画像プロセッサ１２１２ａ、１２１２ｂ、１２１２ｃの少なくとも１つから、露出時間が異なる複数の画像データを受信し、複数の画像データに対して、ＨＤＲ（High Dynamic Range）処理を行うことで、ダイナミックレンジが増加した併合された画像データを生成することができる。
【0189】
カメラモジュールコントローラ１２１６は、それぞれのカメラモジュール１１００ａ、１１００ｂ、１１００ｃに制御信号を提供する。カメラモジュールコントローラ１２１６から生成された制御信号は、互いに分離した制御信号ライン（ＣＳＬａ、ＣＳＬｂ、ＣＳＬｃ）を介して、対応するカメラモジュール１１００ａ、１１００ｂ、１１００ｃに提供される。
【0190】
複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃのいずれか１つは、ズーム信号を含む画像生成情報又はモード信号によって、マスタ（ｍａｓｔｅｒ）カメラ（例えば、１１００ｂ）と指定され、残りのカメラモジュール（例えば、１１００ａ、１１００ｃ）は、スレーブ（slave）カメラとして指定される。このような情報は、制御信号に含まれ、互いに分離した制御信号ライン（ＣＳＬａ、ＣＳＬｂ、ＣＳＬｃ）を介して、対応するカメラモジュール１１００ａ、１１００ｂ、１１００ｃに提供される。
【0191】
ズームファクター又は動作モード信号によって、マスタ及びスレーブとして動作するカメラモジュールが変更される。例えば、カメラモジュール１１００ａの視野角が、カメラモジュール１１００ｂの視野角よりも広く、ズームファクターが低いズーム倍率を現わす場合、カメラモジュール１１００ｂがマスタとして動作し、カメラモジュール１１００ａがスレーブとして動作する。これに対して、ズームファクターが高いズーム倍率を現わす場合、カメラモジュール１１００ａがマスタとして動作し、カメラモジュール１１００ｂがスレーブとして動作する。
【0192】
一実施形態において、カメラモジュールコントローラ１２１６からそれぞれのカメラモジュール１１００ａ、１１００ｂ、１１００ｃに提供される制御信号は、シンクイネーブル信号（sync enable）信号を含む。例えば、カメラモジュール１１００ｂがマスタカメラであり、カメラモジュール１１００ａ、１１００ｃがスレーブカメラである場合、カメラモジュールコントローラ１２１６は、カメラモジュール１１００ｂにシンクイネーブル信号を転送する。このようなシンクイネーブル信号を提供されたカメラモジュール１１００ｂは、提供されたシンクイネーブル信号を基に、シンク信号を生成し、生成されたシンク信号を、シンク信号ライン（ＳＳＬ）を介して、カメラモジュール１１００ａ、１１００ｃに提供する。カメラモジュール１１００ｂとカメラモジュール１１００ａ、１１００ｃは、このようなシンク信号に同期化して、画像データを、アプリケーションプロセッサ１２００に転送する。
【0193】
一実施形態において、カメラモジュールコントローラ１２１６から、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃに提供される制御信号は、モード信号によるモード情報を含む。このようなモード情報に基づいて、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃは、感知速度に関して、第１の動作モード及び第２の動作モードで動作する。
【0194】
複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃは、第１の動作モードにおいて、第１の速度で画像信号を生成（例えば、第１のフレームレートの画像信号を生成）し、これを第１の速度よりも高い第２の速度で符号化（例えば、第１のフレームレートよりも高い第２のフレームレートの画像信号を符号化）し、符号化された画像信号を、アプリケーションプロセッサ１２００に転送する。ここで、第２の速度は、第１の速度の３０倍以下である。
【0195】
アプリケーションプロセッサ１２００は、受信された画像信号、言い換えると、符号化された画像信号を内部に設けられる内部メモリ１２３０、又はアプリケーションプロセッサ１２００の外部のストレージ１４００に記憶し、以後、内部メモリ１２３０又はストレージ１４００から符号化された画像信号を読み出して復号化し、復号化された画像信号に基づいて生成される画像データをディスプレイする。例えば、画像処理装置１２１０の複数のサブプロセッサ１２１２ａ、１２１２ｂ、１２１２ｃのうち、対応するサブプロセッサが復号化を行い、また、復号化された画像信号に対して、画像処理を行う。
【0196】
複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃは、第２の動作モードにおいて、第１の速度よりも低い第３の速度で画像信号を生成（例えば、第１のフレームレートよりも低い第３のフレームレートの画像信号を生成）し、画像信号をアプリケーションプロセッサ１２００に転送する。アプリケーションプロセッサ１２００に提供される画像信号は、符号化されない信号である。アプリケーションプロセッサ１２００は、受信される画像信号に対して、画像処理を行うか、又は、画像信号を、内部メモリ１２３０又はストレージ１４００に記憶する。
【0197】
一方、内部メモリ１２３０は、メモリコントローラ１２２０により制御される。
【0198】
ＰＭＩＣ１３００は、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃのそれぞれに電力、例えば、電源電圧を供給する。例えば、ＰＭＩＣ１３００は、アプリケーションプロセッサ１２００の制御下に、パワー信号ライン（ＰＳＬａ）を介して、カメラモジュール１１００ａに第１の電力を供給し、パワー信号ライン（ＰＳＬｂ）を介して、カメラモジュール１１００ｂに第２の電力を供給し、パワー信号ライン（ＰＳＬｃ）を介して、カメラモジュール１１００ｃに第３の電力を供給することができる。
【0199】
ＰＭＩＣ１３００は、アプリケーションプロセッサ１２００からの電力制御信号（ＰＣＯＮ）に応答して、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃのそれぞれに対応する電力を生成し、また、電力のレベルを調整する。電力制御信号（ＰＣＯＮ）は、複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃの動作モード別電力調整信号を含む。例えば、動作モードは、低電力モードを含み、ここで、電力制御信号（ＰＣＯＮ）は、低電力モードで動作するカメラモジュール及び設定電力レベルに対する情報を含む。複数のカメラモジュール１１００ａ、１１００ｂ、１１００ｃのそれぞれに提供される電力のレベルは、互いに同一又は相違する。また、電力のレベルは、動的に変更可能である。
【0200】
前述したように、本発明の好適な実施形態を参照して説明したが、当該技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された本発明の思想及び領域から逸脱ない範囲内で、本発明を様々に修正及び変更できることを理解するだろう。
【符号の説明】
【0201】
１００、２００、４００： 第１乃至第３の基板
１０２、１０８、２０２、２０６、４２０： 第１乃至第５の不純物領域
１１２、１１８、２１２、２１６： 第１乃至第４のゲート電極
１２２、１２４、１２８、２２２、２２４、２２６、４６６、４６８： 第１乃至第８のコンタクトプラグ
１４２、１４４、１４８、１７８、２４２、２４４、２４６、２４８、２７６、２７８、４８６、４８８、５１６、５１８、６８８： 第１乃至第１５のビア
１３２、１５２、１３４、１５４、１３８、１５８、２３２、２５２、２３４、２５４、２３６、２５６、２３８、２５８、４７６、４９６、４７８、４９８： 第１乃至第１８の配線
１６０、２６０、５００、６７０： 第１乃至第４の層間絶縁膜
１８０、２８０、５２０、６９０： 第１乃至第４の接着膜
１９８、２９６、２９８、５３６、５３８、７０８： 第１乃至第６の接着パッド
２０５、８０２： 第１、第３の素子分離パターン
４１０： 画素分離構造物
４３０： 感光素子
４４０： 転送ゲート
４５０： ＦＤ領域
６２０、８００： 第１、第３の絶縁膜
６３０： 第１の導電膜
６３２、６６５、７３０、８１５： 第１乃至第４の導電パターン
６４２： 第２の素子分離パターン構造物
６７５、８２５： 第１、第２の貫通電極構造物
７１０、７７０： 下部、上部平坦化層
７２０： バリアパターン
７２５、７３５： 第１、第２の干渉防止パターン
７４５： 干渉防止構造物
７５０： 保護膜
７６０： カラーフィルタ
７７５： マイクロレンズ
７８０： 透明保護膜
８０２、８０５： 第３、第４の絶縁パターン
９００、９０５： 第１、第２の素子分離構造物
１０２、１０８、２０２、２０６、４２０： 第１乃至第５の不純物領域
１１２、１１８、２１２、２１６： 第１乃至第４のゲート電極
１２２、１２４、１２８、２２２、２２４、２２６、４６６、４６８： 第１乃至第８のコンタクトプラグ
１４２、１４４、１４８、１７８、２４２、２４４、２４６、２４８、２７６、２７８、４８６、４８８、５１６、５１８、６８８： 第１乃至第１５のビア
１３２、１５２、１３４、１５４、１３８、１５８、２３２、２５２、２３４、２５４、２３６、２５６、２３８、２５８、４７６、４９６、４７８、４９８： 第１乃至第１８の配線
１６０、２６０、５００、６７０： 第１乃至第４の層間絶縁膜
１８０、２８０、５２０、６９０： 第１乃至第４の接着膜
１９８、２９６、２９８、５３６、５３８、７０８： 第１乃至第６の接着パッド
２０５、８０２： 第１、第３の素子分離パターン
４１０： 画素分離構造物
４３０： 感光素子
４４０： 転送ゲート
４５０： ＦＤ領域
６２０、８００： 第１、第３の絶縁膜
６３０： 第１の導電膜
６３２、６６５、７３０、８１５： 第１乃至第４の導電パターン
６４２： 第２の素子分離パターン構造物
６７５、８２５： 第１、第２の貫通電極構造物
７１０、７７０： 下部、上部平坦化層
７２０： バリアパターン
７２５、７３５： 第１、第２の干渉防止パターン
７４５： 干渉防止構造物
７５０： 保護膜
７６０： カラーフィルタ
７７５： マイクロレンズ
７８０： 透明保護膜
８０２、８０５： 第３、第４の絶縁パターン
９００、９０５： 第１、第２の素子分離構造物
【図1】
【図2a】
【図2b】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16a】
【図16b】
【図17】
【図18】
【図19a】
【図19b】
【図20】
【図21】