特開 2024-21510 磁気メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024021510

(43)【公開日】2024-02-16

(54)【発明の名称】磁気メモリ

(51)【国際特許分類】

   H10B 61/00 20230101AFI20240208BHJP

   H01L 29/82 20060101ALI20240208BHJP

   H10N 50/10 20230101ALI20240208BHJP

   G11C 11/16 20060101ALI20240208BHJP

【ＦＩ】

H01L27/105 447

H01L29/82 Z

H01L43/08 Z

G11C11/16 240

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022124374

(22)【出願日】2022-08-03

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】上田 善寛

(72)【発明者】

【氏名】吉川 将寿

【テーマコード（参考）】

4M119

5F092

【Ｆターム（参考）】

4M119AA11

4M119BB01

4M119BB03

4M119BB20

4M119CC10

4M119DD33

4M119DD45

4M119EE22

4M119EE27

4M119FF05

4M119FF13

4M119FF14

4M119FF19

4M119GG02

5F092AA12

5F092AA13

5F092AB07

5F092AB08

5F092AC06

5F092AC12

5F092AC26

5F092AD25

5F092BC03

5F092EA01

(57)【要約】

【課題】高集積化と積層化に優れた三端子デバイス構造の磁気メモリを提供する。
【解決手段】磁気メモリは複数の第１配線、第１配線に交差する第２配線、第１配線に交差する第３配線、第１配線に交差する第４配線、第１導電層を備える。第１磁気抵抗素子は互いに交差する第１配線と第２配線との交差点に対応して設けられている。第１磁気抵抗素子は、第１磁性層と、第１磁性層および第２配線の間に設けられた第２磁性層と、第１磁性層および第２磁性層の間に設けられた第１非磁性層とを含む。第１トランジスタは、第１磁気抵抗素子のそれぞれに対応して設けられ、第１磁性層と第１導電層との間に接続され、ゲートがそれぞれに対応する第１配線である。第２トランジスタは第２配線の一端と第３配線との間に接続されている。第３トランジスタは第２配線の他端と第４配線との間に接続されている。コントローラは第３および第４配線に接続される。
【選択図】図４

【特許請求の範囲】

【請求項1】

複数の第１配線と、
前記第１配線に交差する第２配線、前記第１配線に交差する第３配線、前記第１配線に交差する第４配線と、
第１導電層と、
互いに交差する前記複数の第１配線と前記第２配線との交差点に対応して設けられ、第１磁性層と、前記第１磁性層および前記第２配線の間に設けられた第２磁性層と、前記第１磁性層および前記第２磁性層の間に設けられた第１非磁性層と、を含む複数の第１磁気抵抗素子と、
前記複数の第１磁気抵抗素子のそれぞれに対応して設けられ、前記第１磁性層と前記第１導電層との間に接続され、ゲートがそれぞれに対応する前記第１配線である複数の第１トランジスタと、
前記第２配線の一端と前記第３配線との間に接続された第２トランジスタと、
前記第２配線の他端と前記第４配線との間に接続された第３トランジスタと、
前記第３および第４配線に接続されるコントローラとを備える、磁気メモリ。

【請求項2】

前記コントローラは、前記複数の第１磁気抵抗素子のうち選択された選択素子に接続された前記第１トランジスタを導通状態にし、前記選択素子に前記第２配線を介して接続された前記第２および第３トランジスタとを導通状態にし、前記第３配線に第１電圧を印加し、並びに、前記第４配線に前記第１電圧よりも低い第２電圧を印加することによって第１論理を前記選択素子に書き込み、
前記選択素子に接続された前記第１トランジスタを導通状態にし、前記選択素子に前記第２配線を介して接続された前記第２および第３トランジスタとを導通状態にし、前記第３配線に前記第２電圧を印加し、並びに、前記第４配線に前記第１電圧を印加することによって第２論理を前記選択素子に書き込む、請求項１に記載の磁気メモリ。

【請求項3】

前記コントローラは、前記第１および第２論理の書込み動作において、前記第１導電層に前記第２電圧を印加する、請求項２に記載の磁気メモリ。

【請求項4】

前記コントローラは、前記第１論理の書込み動作において、前記第１導電層に前記第１電圧を印加し、前記第２論理の書込み動作において、前記第１導電層に前記第２電圧を印加する、請求項２に記載の磁気メモリ。

【請求項5】

前記コントローラは、前記第１論理の書込み動作において、選択された前記第１配線に接続された複数の前記第１磁気抵抗素子の全てに前記第１論理を書き込み、前記第２論理の書込み動作において、前記第１論理を書き込んだ前記複数の第１磁気抵抗素子のうち選択された前記第２配線に前記第４配線を介して前記第１電圧を印加する、請求項４に記載の磁気メモリ。

【請求項6】

前記第１配線、前記第２配線、前記第１導電層、前記第１、第２および第３トランジスタおよび前記複数の第１磁気抵抗素子が第１方向に積層されてメモリ層を構成し、
複数の前記メモリ層が前記第１方向に積層されている、請求項１に記載の磁気メモリ。

【請求項7】

前記第３および第４配線は、前記複数のメモリ層に対して共有されている、請求項６に記載の磁気メモリ。

【請求項8】

前記第１、第２および第３トランジスタのチャネル領域は、同一層を用いて構成されている、請求項１に記載の磁気メモリ。

【請求項9】

前記第１、第２および第３トランジスタの少なくとも１つは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚ）および酸素（Ｏ）を含む材料を用いたチャネル領域を有する、請求項１に記載の磁気メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、磁気メモリに関する。

【背景技術】

【0002】

従来から三端子デバイス構造を有するＳＯＴ－ＭＲＡＭ（Spin Obit Torque-Mag Magnetoresistive Random Access Memory）は、高集積化および積層化が望まれている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－０５９６７９号公報

【特許文献2】特開２０１８－１５７１７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

高集積化および積層化に優れた三端子デバイス構造を有する磁気メモリを提供する。

【課題を解決するための手段】

【0005】

本実施形態による磁気メモリは、複数の第１配線と、第１配線に交差する第２配線、第１配線に交差する第３配線、第１配線に交差する第４配線と、第１導電層とを備える。複数の第１磁気抵抗素子は、互いに交差する前記複数の第１配線と第２配線との交差点に対応して設けられている。複数の第１磁気抵抗素子は、第１磁性層と、第１磁性層および第２配線の間に設けられた第２磁性層と、第１磁性層および第２磁性層の間に設けられた第１非磁性層とを含む。複数の第１トランジスタは、複数の第１磁気抵抗素子のそれぞれに対応して設けられ、第１磁性層と第１導電層との間に接続され、ゲートがそれぞれに対応する第１配線である。第２トランジスタは、第２配線の一端と前記第３配線との間に接続されている。第３トランジスタは、第２配線の他端と第４配線との間に接続されている。コントローラは、第３および第４配線に接続される。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による磁気メモリの構成例を示す概略回路図。

【図2】メモリセルの構成例を示す概略図。

【図3】第１実施形態による磁気メモリのメモリセルアレイの構成例を示す概略斜視図。

【図4】第１実施形態による磁気メモリの構成例を示す概略断面図。

【図5】第１実施形態による磁気メモリの構成例を示す概略断面図。

【図6】第１実施形態による磁気メモリの構成例を示す概略平面図。

【図7】選択ローカルビット線と選択ワード線とに接続する選択メモリセルに第１論理を書き込む動作を示す図。

【図8】選択ローカルビット線と選択ワード線とに接続する選択メモリセルに第２論理を書き込む動作を示す図。

【図9】選択ローカルビット線と選択ワード線とに接続する選択メモリセルからデータを読み出す動作を示す図。

【図10】第２実施形態による書き込み動作を示す図。

【図11】第２実施形態による書き込み動作を示す図。

【図12】第２実施形態による書き込み動作を示す図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
図１は、第１実施形態による磁気メモリ１の構成例を示す概略回路図である。図２は、メモリセルＭＣの構成例を示す概略図である。第１実施形態の磁気メモリ１は、例えば、三端子デバイス構造を有する、所謂、ＳＯＴ－ＭＲＡＭである。磁気メモリ１は、複数のワード線ＷＬと、複数のローカルビット線ＬＢＬと、プレート層ＰＬと、グローバルビット線ＧＢＬと、グローバルソース線ＧＳＬと、複数のメモリセルＭＣとを備えている。

【0009】

各メモリセルＭＣは、図２に示すように、磁気抵抗素子２０と、セルトランジスタ２５とを備えている。各磁気抵抗素子２０は、磁性層２１と、非磁性層２２と、磁性層２３とを積層して構成されている。磁性層２１は、ローカルビット線ＬＢＬと磁性層２３との間に設けられている。非磁性層２２は、磁性層２１と磁性層２３との間に設けられている。磁性層２３は磁化方向が固定され、参照層とも呼ばれる。磁性層２１は磁化方向が可変であり、記憶層とも呼ばれる。ここで、「磁化方向が可変」であるとは、書き込み動作の前後で磁化方向が変化可能であることを意味し、「磁化方向が固定」であるとは、書き込み動作の前後で磁化方向が変化しないことを意味する。非磁性層２２が絶縁性の層であれば、磁気抵抗素子２０はＭＴＪ素子となり、導電性の層であれば磁気抵抗素子２０はＧＭＲ(Giant Magnetoresistive Effect)素子となる。本実施形態において、磁気抵抗素子は、ＭＴＪ素子またはＧＭＲ素子のいずれでもよい。各磁気抵抵抗素子は、データ“０”またはデータ“１”の一方、すなわち１ビットの情報を記憶可能である。

【0010】

セルトランジスタ２５は、ソースおよびドレインの一方が磁気抵抗素子２０の参照層２３に電気的に接続され、他方がプレート層ＰＬに電気的に接続され、ゲートがワード線ＷＬに電気的に接続されている。セルトランジスタ２５は、対応する磁気抵抗素子２０に選択的に電気信号を与える。なお、本願明細書においては、「ＡがＢに電気的に接続される」という意味は、ＡがＢに直接に接続されてもよいし、Ａが導電体を介してＢに接続されてもよいことを意味する。

【0011】

図１に示すように、複数の磁気抵抗素子２０が１つのローカルビット線ＬＢＬとプレート層ＰＬとの間に接続されている。

【0012】

選択トランジスタ３１は、ソースおよびドレインの一方がローカルビット線ＬＢＬの一端に電気的に接続され、他方がグローバルビット線ＧＢＬに電気的に接続され、ゲートが選択ゲート線ＳＧＤに電気的に接続されている。

【0013】

選択トランジスタ３２は、ソースおよびドレインの一方がローカルビット線ＬＢＬの他端に電気的に接続され、他方がグローバルソース線ＧＳＬに電気的に接続され、ゲートが選択ゲート線ＳＧＳに電気的に接続されている。

【0014】

選択トランジスタ３１、３２は、ローカルビット線ＬＢＬの両端に接続されており、ローカルビット線ＬＢＬに接続された複数のメモリセルＭＣに対して共通に設けられている。選択トランジスタ３１は、グローバルビット線ＧＢＬをローカルビット線ＬＢＬの一端に電気的に接続し、あるいは、その一端から切断する。選択トランジスタ３２は、グローバルソース線ＧＳＬをローカルビット線ＬＢＬの他端に電気的に接続し、あるいは、その他端から切断する。選択トランジスタ３１、３２は、グローバルビット線ＧＢＬまたはグローバルソース線ＧＳＬからの電流をローカルビット線ＬＢＬに流すことでスピン軌道相互作用を発生させる非磁性層である。このスピン軌道相互作用により磁気抵抗素子２０の磁性層２１の磁化状態を書き換え、メモリセルＭＣにデータを書き込むことができる。ローカルビット線ＬＢＬに流す電流の向きに応じて、メモリセルＭＣに書き込むデータの論理が変わる。

【0015】

セルトランジスタ２５および選択トランジスタ３１、３２はそれぞれ、例えば、Ｎ型ＦＥＴ(Field Effect Transistor)である。しかし、セルトランジスタ２５および選択トランジスタ３１、３２はそれぞれ、Ｐ型ＦＥＴであってもよい。この場合、セルトランジスタ２５および選択トランジスタ３１、３２の制御信号の論理が、Ｎ型ＦＥＴの場合に対して逆論理にすればよい。

【0016】

本実施形態のメモリセルＭＣは、例えば、ＳＯＴ－ＭＲＡＭである。ＳＯＴ－ＭＲＡＭは書き込み時に通過する書込み電流の電流パスと読み出し時に通過する読出し電流のパスが異なる。書込み時は、選択されたメモリセルＭＣにアシスト電流を流しつつ、ローカルビット線ＬＢＬに、グローバルビット線ＧＢＬからグローバルソース線ＧＳＬの第１方向に、あるいは、グローバルソース線ＧＳＬからグローバルビット線ＧＢＬの第２方向に書込み電流を流す。アシスト電流は、ローカルビット線ＬＢＬからプレート層ＰＬへの方向あるいはその逆方向に流れる電流であり、書き込み時のエネルギー障壁を下げることによって流れる補助的な電流である。上述の通り、選択メモリセルＭＣに書き込むデータの論理は、ローカルビット線ＬＢＬに流す書込み電流の向き（第１方向または第２方向）によって設定される。

【0017】

読み出し時は、ローカルビット線ＬＢＬからプレート層ＰＬ、または、プレート層ＰＬからローカルビット線ＬＢＬへメモリセルＭＣに電流を流す。このとき、磁性層２１の磁化方向に応じた磁気抵抗素子２０の抵抗値に応じて、メモリセルＭＣに流れる読出し電流、あるいは、メモリセルＭＣにかかる読出し電圧が変化する。この読出し電流または読出し電圧を検出することによって、メモリセルＭＣに格納されたデータの論理を検出する。

【0018】

このようにＳＯＴ－ＭＲＡＭでは、書き込み時に通過する書込み電流の電流パスと読み出し時に通過する読出し電流のパスが異なる。このため、読み出し電流と書き込み電流の比の設計条件が緩和され大容量メモリの作製が容易になる。また、磁気抵抗素子への電気的ストレスが軽減されるため信頼性が向上する。

【0019】

本実施形態では、複数のメモリセルＭＣに対してローカルビット線ＬＢＬ、プレート層ＰＬおよび選択トランジスタ３１、３２が共通化されている。これにより、磁気メモリ１の微細化につながる。また、同一ローカルビット線ＬＢＬに接続された複数のメモリセルＭＣのセルトランジスタ２５は、それぞれ異なるワード線ＷＬに接続されている。これにより、同一ローカルビット線ＬＢＬに接続された複数のメモリセルＭＣのうち、選択された１つのメモリセルＭＣの磁気抵抗素子２０（選択素子）のみをローカルビット線ＬＢＬとプレート層ＰＬとの間に接続し、アシスト電流を流すことができる。よって、ローカルビット線ＬＢＬの書込み電流の向きに応じた論理の１ビットデータを、１つの選択メモリセルＭＣの磁気抵抗素子２０（選択素子）に選択的に書き込むことができる。これにより、ローカルビット線ＬＢＬ、プレート層ＰＬおよび選択トランジスタ３１、３２が複数のメモリセルＭＣに対して共通化されていても、１つの磁気抵抗素子２０（選択素子）に選択的にデータを書き込むことができる。

【0020】

読出し動作についても、選択された１つのメモリセルＭＣの磁気抵抗素子２０（選択素子）のみをローカルビット線ＬＢＬとプレート層ＰＬとの間に接続し、読出し電流を流すことができる。これにより、ローカルビット線ＬＢＬ、プレート層ＰＬおよび選択トランジスタ３１、３２が複数のメモリセルＭＣに対して共通化されていても、１つの磁気抵抗素子２０（選択素子）から選択的にデータを読み出すことができる。

【0021】

図３は、第１実施形態による磁気メモリ１のメモリセルアレイＭＣＡの構成例を示す概略斜視図である。磁気メモリ１は、Ｚ方向に積層された複数のメモリ層ＬＹＲ１、ＬＹＲ２を備えている。メモリ層ＬＹＲ１、ＬＹＲ２は、同一構成を有するので、メモリ層ＬＹＲ１の構成のみを説明し、メモリ層ＬＹＲ２の構成についての説明は省略する。また、本実施形態では、２層のメモリ層ＬＹＲ１、ＬＹＲ２が積層されているが、３層以上のメモリ層が積層されていてもよい。

【0022】

尚、層間の空間には、層間絶縁膜が設けられているが、図３ではその図示を省略している。また、図３では、グローバルビット線ＧＢＬ、グローバルソース線ＧＳＬおよび選択トランジスタ３１、３２の図示が省略されている。
メモリ層ＬＹＲ１は、複数のワード線ＷＬと、複数のローカルビット線ＬＢＬと、プレート層ＰＬと、複数のメモリセルＭＣとを備えている。尚、Ｘ方向とＹ方向は、互いに交差（例えば、直交）する方向である。Ｚ方向は、Ｘ－Ｙ面に対して交差（例えば、直交）する方向である。

【0023】

複数のワード線ＷＬは、Ｘ方向に延伸し、Ｙ方向に配列されている。複数のローカルビット線ＬＢＬは、Ｙ方向に延伸し、Ｘ方向に配列されている。プレート層ＰＬは、Ｘ－Ｙ面に平面状に広がっている。ワード線ＷＬ、ローカルビット線ＬＢＬおよびプレート層ＰＬには、例えば、銅、アルミニウム、タングステン等の低抵抗金属材料が用いられる。

【0024】

複数のメモリセルＭＣは、それぞれ磁気抵抗素子２０と、セルトランジスタ２５とを備える。メモリセルＭＣは、ワード線ＷＬとローカルビット線ＬＢＬとの交差点に対応して設けられており、メモリセルアレイＭＣＡを構成する。例えば、磁気抵抗素子２０は、ワード線ＷＬとローカルビット線ＬＢＬとの交差点に対応しており、それらの間に設けられている。セルトランジスタ２５は、磁気抵抗素子２０のそれぞれに対応して設けられ、磁気抵抗素子２０とプレート層ＰＬとの間に接続されている。ワード線ＷＬは、セルトランジスタ２５のゲートとしてい機能する。セルトランジスタ２５のチャネル領域には、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚ）および酸素（Ｏ）を含むＩＧＺＯが用いられている。これにより、セルトランジスタ２５のオフリークを低減させることができる。また、セルトランジスタ２５を比較的低温で形成することができるので、磁気抵抗素子２０の形成後に、磁気抵抗素子２０の特性を劣化させることなく、セルトランジスタ２５を形成することができる。

【0025】

このように、ローカルビット線ＬＢＬ、メモリセルＭＣ、ワード線ＷＬおよびプレート層ＰＬは積層されており、メモリ層ＬＹＲ１を構成している。メモリ層ＬＹＲ２は、メモリ層ＬＹＲ１と同じ構成を有し、メモリ層ＬＹＲ１の上に積層されている。

【0026】

図４および図５は、第１実施形態による磁気メモリ１の構成例を示す概略断面図である。図４は、ローカルビット線ＬＢＬの延伸方向（Ｙ方向）に沿った断面を示している。図５は、ワード線ＷＬの延伸方向（Ｘ方向）に沿った断面を示している。

【0027】

磁気メモリ１では、メモリ層ＬＹＲ１、ＬＹＲ２がＺ方向に積層されている。以下、メモリ層ＬＹＲ１側の構成要素には、参照符号に“１”を付し、メモリ層ＬＹＲ２側の構成要素には、参照符号に“２”を付す。

【0028】

メモリ層ＬＹＲ１では、メモリセルアレイＭＣＡ１がローカルビット線ＬＢＬ１とプレート層ＰＬ１との間に接続されている。メモリセルＭＣ１の磁気抵抗素子２０＿１は、それぞれローカルビット線ＬＢＬ１上に設けられ、セルトランジスタ２５＿１は、それぞれ磁気抵抗素子２０＿１上に設けられている。メモリセルＭＣ１上には、プレート層ＰＬ１が設けられている。

【0029】

メモリ層ＬＹＲ１において、選択トランジスタ３１＿１、３２＿１は、対応するメモリセルアレイＭＣＡ１内のセルトランジスタ２５＿１と同一層に設けられている。即ち、選択トランジスタ３１＿１、３２＿１は、セルトランジスタ２５＿１と同一工程で形成され、メモリ層ＬＹＲ１の積層方向（Ｚ方向）において、セルトランジスタ２５＿１と略同じ高さに設けられている。選択トランジスタ３１＿１、３２＿１のチャネル領域には、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚ）および酸素（Ｏ）を含むＩＧＺＯが用いられている。選択トランジスタ３１＿１、３２＿１のチャネル領域は、セルトランジスタ２５のチャネル領域と同一層で構成されている。選択トランジスタ３１＿１は、ソースおよびドレインの一方がローカルビット線ＬＢＬ１に電気的に接続され、他方が配線６０およびビアコンタクト５２を介してグローバルビット線ＧＢＬに電気的に接続され、ゲートが選択ゲート線ＳＧＤ１となっている。選択トランジスタ３２＿１は、ソースおよびドレインの一方がローカルビット線ＬＢＬ１に電気的に接続され、他方が配線６１およびビアコンタクト５４を介してグローバルソース線ＧＳＬに電気的に接続され、ゲートが選択ゲート線ＳＧＳ１となっている。尚、セルトランジスタ２５＿１および選択トランジスタ３１＿１、３２＿１の全てのチャネル領域がＩＧＺＯで構成されもよい。あるいは、セルトランジスタ２５＿１および選択トランジスタ３１＿１、３２＿１の一部のチャネル領域がＩＧＺＯで構成されもよい。

【0030】

メモリ層ＬＹＲ２の構成は、基本的にメモリ層ＬＹＲ１と同じ構成を有する。従って、メモリ層ＬＹＲ２の選択トランジスタ３１＿２、３２＿２は、セルトランジスタ２５＿２と同一工程で形成され、メモリ層ＬＹＲ２の積層方向（Ｚ方向）において、メモリ層ＬＹＲ２のセルトランジスタ２５＿２と略同じ高さに設けられている。ただし、メモリ層ＬＹＲ２および選択トランジスタ３１＿２、３２＿２は、メモリ層ＬＹＲ１および選択トランジスタ３１＿１、３２＿１の後で形成され、メモリ層ＬＹＲ１および選択トランジスタ３１＿１、３２＿１よりも上層に設けられている。メモリ層ＬＹＲ２の選択トランジスタ３１＿２は、ソースおよびドレインの一方が、対応するローカルビット線ＬＢＬ２に電気的に接続され、他方が配線６２およびビアコンタクト５３を介してグローバルビット線ＧＢＬに電気的に接続され、ゲートが選択ゲート線ＳＧＤ２となっている。メモリ層ＬＹＲ２の選択トランジスタ３２＿２は、ソースおよびドレインの一方がローカルビット線ＬＢＬ２に電気的に接続され、他方が配線６３およびビアコンタクト５５を介してグローバルソース線ＧＳＬに電気的に接続され、ゲートが選択ゲート線ＳＧＳ２となっている。グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬは、メモリ層ＬＹＲ１、ＬＹＲ２および選択トランジスタ３１＿１、３１＿２、３２＿１、３２＿２に対して共通である。

【0031】

グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬは、メモリ層ＬＹＲ１、ＬＹＲ２の上に設けられており、メモリ層ＬＹＲ１、ＬＹＲ２に共有されている。グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬは、同一層に形成されており、図６に示すように、Ｘ方向に交互に配列されている。グローバルビット線ＧＢＬは、ビアコンタクト５２を介して配線６０に電気的に接続され、ビアコンタクト５３を介してメモリ層ＬＹＲ１に電気的に接続されている。グローバルソース線ＧＳＬは、ビアコンタクト５４を介して配線６１に電気的に接続され、ビアコンタクト５５を介してメモリ層ＬＹＲ１に電気的に接続されている。

【0032】

グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬの上には、コントローラ４０が設けられている。コントローラ４０は、メモリ層ＬＹＲ１、ＬＹＲ２を制御するロジック回路であり、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成されている。コントローラ４０は、ビアコンタクト５０を介してグローバルビット線ＧＢＬに電気的に接続されている。また、コントローラ４０は、ビアコンタクト５１を介してグローバルソース線ＧＳＬに電気的に接続されている。コントローラ４０は、メモリ層ＬＹＲ１、ＬＹＲ２を制御し、書き込み動作または読み出し動作等を実行させる。

【0033】

メモリ層ＬＹＲ１、ＬＹＲ２等の層間には、層間絶縁膜ＩＬＤが設けられている。

【0034】

図５に示すワード線ＷＬ１は、Ｘ方向に配列された複数のセルトランジスタ２５＿１のチャネル領域ＣＨ１の周囲に、チャネル領域ＣＨ１から電気的に絶縁された状態で設けられている。ワード線ＷＬ１は、Ｘ方向に配列された複数のセルトランジスタ２５＿１に共通に設けられている。従って、ワード線ＷＬ１に電圧が印加されると、Ｘ方向に配列された複数のセルトランジスタ２５＿１がほぼ同時に駆動される。

【0035】

ワード線ＷＬ２は、Ｘ方向に配列された複数のセルトランジスタ２５＿２のチャネル領域ＣＨ２の周囲に、チャネル領域ＣＨ２から電気的に絶縁された状態で設けられている。ワード線ＷＬ２は、Ｘ方向に配列された複数のセルトランジスタ２５＿２に共通に設けられている。従って、ワード線ＷＬ２に電圧が印加されると、Ｘ方向に配列された複数のセルトランジスタ２５＿２がほぼ同時に駆動される。

【0036】

図６は、第１実施形態による磁気メモリ１の構成例を示す概略平面図である。尚、図６では、メモリ層ＬＹＲ２を示し、その下にあるメモリ層ＬＹＲ１の図示は要略している。

【0037】

Ｚ方向から見た平面視において、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬは、Ｙ方向に延伸しており、Ｘ方向に交互に配列されている。グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬは、上述の通り、同一層に形成されているが、電気的には互いに絶縁されている。

【0038】

配線６２、６３は、Ｘ－Ｙ面内において、ＸおよびＹ方向に対して傾斜する方向へ延伸している。配線６２、６３は、プレート層ＰＬ２と同一層で構成されている。配線６２は、選択トランジスタ３１側に設けられており、ビアコンタクト５３を介してグローバルビット線ＧＢＬに電気的に接続されている。また、配線６２は、選択ゲート線ＳＧＤ２の数と同数の選択トランジスタ３１に共通に設けられている。

【0039】

配線６３は、選択トランジスタ３２側に設けられており、ビアコンタクト５５を介してグローバルソース線ＧＳＬに電気的に接続されている。また、配線６３は、選択ゲート線ＳＧＳ２の数と同数の選択トランジスタ３２に共通に設けられている。図６では、配線６２、６３は、４つの選択トランジスタ３１、３２に共通に接続されている。従って、互いに隣接するグローバルビット線ＧＢＬの電圧およびグローバルソース線ＧＳＬの電圧は、それぞれ配線６２、６３を介して４つの選択トランジスタ３１、３２に印加される。尚、選択ゲート線ＳＧＤ２および選択ゲート線ＳＧＳ２の本数は、４本に限定しない。

【0040】

グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを共有する複数の選択トランジスタ３１、３２のうち選択された１カラム（１ローカルビット線ＬＢＬ）に対応する選択トランジスタ３１、３２が駆動される。これにより、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬが、選択トランジスタ３１、３２を介して１つのローカルビット線ＬＢＬの両端に接続され、コントローラ４０から電力を供給することができる。

【0041】

複数のメモリセルＭＣ２は、プレート層ＰＬ２の下方に、複数のワード線ＷＬ２と複数のローカルビット線ＬＢＬ２との各交差点に対応して設けられている。図６に示すように、複数のメモリセルＭＣ２は、Ｘ方向およびＹ方向へ二次元的に配列されたメモリセルアレイＭＣＡ２を構成している。

【0042】

メモリ層ＬＹＲ１、配線６０、６１およびビアコンタクト５２、５４の平面レイアウトは、図６では図示していないが、メモリ層ＬＹＲ２、配線６２、６３およびビアコンタクト５３、５５等のおよび図４、図５を参照すれば、容易に理解できる。

【0043】

このように、本実施形態によれば、選択トランジスタ３１、３２がローカルビット線ＬＢＬの一端と他端とにそれぞれ接続されており、ローカルビット線ＬＢＬごとに設けられている。また、ローカルビット線ＬＢＬには、複数のメモリセルＭＣが共通に接続されている。よって、選択トランジスタ３１、３２は、同一ローカルビット線ＬＢＬに接続された複数のメモリセルＭＣに対して共通化されている。即ち、三端子デバイス構造を有するＳＯＴ－ＭＲＡＭにおいて、セルトランジスタ２５は、メモリセルＭＣごとに対応して設けられているが、選択トランジスタ３１、３２は、同一ローカルビット線ＬＢＬに接続されている複数のメモリセルＭＣに対して共通化されている。これにより、三端子デバイス構造を有するＳＯＴ－ＭＲＡＭの微細化および高集積化につながる。

【0044】

また、選択トランジスタ３１、３２を各メモリセルアレイＭＣＡで共通化することによって、磁気メモリ１を微細化しつつ、複数のメモリセルアレイＭＣＡ１、ＭＣＡ２をメモリ層ＬＹＲ１、ＬＹＲ２として積層することが容易になる。

【0045】

次に、磁気メモリ１の動作を説明する。

【0046】

（書き込み動作）
図７は、選択ローカルビット線ＬＢＬｓｅｌと選択ワード線ＷＬｓｅｌとに接続する選択メモリセルＭＣｓｅｌに第１論理を書き込む動作を示す図である。尚、本実施形態の書き込み動作は、所謂、ＶＣＭＡ（Voltage Control of Magnetic Anisotropy）書き込み方式と呼ばれる。

【0047】

第１論理（例えば、データ“１”）を書き込む場合、コントローラ４０は、グローバルビット線ＧＢＬに書込み電圧Ｖ１（例えば、１．１Ｖ）を印加し、グローバルソース線ＧＳＬおよびプレート層ＰＬに書込み電圧Ｖ１よりも低い基準電圧Ｖ０（例えば、グランド電圧０Ｖ）を印加する。また、コントローラ４０は、選択ワード線ＷＬｓｅｌを選択電圧Ｖ２（例えば、１．８Ｖ）に立ち上げて選択メモリセルＭＣｓｅｌのセルトランジスタ２５を導通状態にする。非選択ワード線ＷＬは、基準電圧Ｖ０に維持する。さらに、コントローラ４０は、選択ローカルビット線ＬＢＬｓｅｌに対応する選択ゲート線ＳＧＤ、ＳＧＳを選択電圧Ｖ３（例えば、１．８Ｖ）に立ち上げて、選択ローカルビット線ＬＢＬｓｅｌに接続された選択トランジスタ３１、３２を導通状態にする。非選択ローカルビット線ＬＢＬに対応する選択ゲート線ＳＧＤ、ＳＧＳは、基準電圧Ｖ０に維持され、非選択ローカルビット線ＬＢＬの両側の選択トランジスタ３１、３２は、非導通状態となっている。

【0048】

これにより、書き込み電流Ｉｓｏｔが、グローバルビット線ＧＢＬからグローバルソース線ＧＳＬへの方向へ選択ローカルビット線ＬＢＬを介して流れる。この書き込み電流Ｉｓｏｔの方向に応じて、スピン軌道相互作用で選択メモリセルＭＣｓｅｌの磁気抵抗素子２０の磁化方向が決定される。また、このとき、選択ローカルビット線ＬＢＬｓｅｌから選択メモリセルＭＣｓｅｌを通ってプレート層ＰＬへアシスト電流Ｉａｓｔが流れる。アシスト電流Ｉａｓｔにより、選択メモリセルＭＣのデータの書き込みが促進される。これにより、選択メモリセルＭＣｓｅｌに第１論理（例えば、データ“１”）が書き込まれる。

【0049】

図８は、選択ローカルビット線ＬＢＬｓｅｌと選択ワード線ＷＬｓｅｌとに接続する選択メモリセルＭＣｓｅｌに第２論理を書き込む動作を示す図である。

【0050】

第２論理（例えば、データ“０”）を書き込む場合、コントローラ４０は、グローバルビット線ＧＢＬに基準電圧Ｖ０（例えば、グランド電圧０Ｖ）を印加し、グローバルソース線ＧＳＬおよびプレート層ＰＬに書込み電圧Ｖ１（例えば、１．１Ｖ）を印加する。その他の選択ワード線ＷＬｓｅｌ、非選択ワード線ＷＬ、選択ゲート線ＳＧＤ，ＳＧＳの電圧は、第１論理の書き込み動作と同様でよい。よって、選択メモリセルＭＣｓｅｌのセルトランジスタ２５、選択ローカルビット線ＬＢＬｓｅｌに接続された選択トランジスタ３１、３２は導通状態となる。

【0051】

これにより、書き込み電流Ｉｓｏｔが、グローバルソース線ＧＳＬからグローバルビット線ＧＢＬへの方向へ選択ローカルビット線ＬＢＬを介して流れる。この書き込み電流Ｉｓｏｔの方向に応じて、スピン軌道相互作用で選択メモリセルＭＣｓｅｌの磁気抵抗素子２０の磁化方向が決定される。また、このとき、選択ローカルビット線ＬＢＬｓｅｌから選択メモリセルＭＣｓｅｌを通ってプレート層ＰＬへアシスト電流Ｉａｓｔが流れる。アシスト電流Ｉａｓｔにより、選択メモリセルＭＣのデータの書き込みが促進される。これにより、選択メモリセルＭＣｓｅｌに第２論理（例えば、データ“０”）が書き込まれる。

【0052】

（読み出し動作）
図９は、選択ローカルビット線ＬＢＬｓｅｌと選択ワード線ＷＬｓｅｌとに接続する選択メモリセルＭＣｓｅｌからデータを読み出す動作を示す図である。

【0053】

読出し動作では、コントローラ４０は、グローバルビット線ＧＢＬに読出し電圧Ｖ４（例えば、１．１Ｖ）を印加し、グローバルソース線ＧＳＬおよびプレート層ＰＬに読出し電圧Ｖ４よりも低い基準電圧Ｖ０（例えば、グランド電圧０Ｖ）を印加する。また、コントローラ４０は、選択ワード線ＷＬｓｅｌを選択電圧Ｖ２（例えば、１．８Ｖ）に立ち上げて選択メモリセルＭＣｓｅｌのセルトランジスタ２５を導通状態にする。非選択ワード線ＷＬは、基準電圧Ｖ０に維持する。さらに、コントローラ４０は、選択ローカルビット線ＬＢＬｓｅｌに対応する選択ゲート線ＳＧＤを選択電圧Ｖ３（例えば、１．８Ｖ）に立ち上げて、選択ローカルビット線ＬＢＬｓｅｌに接続された選択トランジスタ３１を導通状態にする。一方、選択ローカルビット線ＬＢＬｓｅｌに対応する選択ゲート線ＳＧＳは、基準電圧Ｖ０に維持する。よって、選択ローカルビット線ＬＢＬｓｅｌに接続された選択トランジスタ３２は非導通状態のままとなる。非選択ローカルビット線ＬＢＬに対応する選択ゲート線ＳＧＤ、ＳＧＳは、基準電圧Ｖ０に維持され、非選択ローカルビット線ＬＢＬの両側の選択トランジスタ３１、３２は、非導通状態となっている。

【0054】

これにより、読出し電流Ｉｒｅａｄが、選択ローカルビット線ＬＢＬｓｅｌからプレート層ＰＬへ流れる。選択ローカルビット線ＬＢＬｓｅｌに接続された選択トランジスタ３２は非導通状態であるので、選択ローカルビット線ＬＢＬには、電流はほとんど流れない。

【0055】

非選択ローカルビット線ＬＢＬは、選択トランジスタ３１、３２によってグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬから電気的に分離させているので、電気的に浮遊状態となっている。

【0056】

よって、選択メモリセルＭＣｓｅｌに流れる読出し電流Ｉｒｅａｄに応じて、グローバルビット線ＧＢＬの電圧が変化する。コントローラ４０は、センスアンプを有し、グローバルビット線ＧＢＬの電圧を検出することによって選択メモリセルＭＣｓｅｌに格納されたデータの論理を判断する。あるいは、コントローラ４０のセンスアンプは、グローバルビット線ＧＢＬに流れる電流を検出することによって選択メモリセルＭＣｓｅｌに格納されたデータの論理を判断する。
このように、本実施形態による磁気メモリ１は、メモリセルＭＣに選択的にデータを書き込み、あるいは、メモリセルＭＣから選択的にデータを読み出すことができる。
（第２実施形態）
図１０～図１２は、第２実施形態による書き込み動作を示す図である。尚、第２実施形態では、所謂、ＳＴＴ（Spin Transfer Torque）アシスト書き込み方式が用いられている。このＳＴＴアシスト書き込み方式では、選択ワード線ＷＬｓｅｌに接続された複数のメモリセルＭＣの全てに第１論理（例えば、データ“１”）を書き込む。その後、選択ワード線ＷＬｓｅｌに接続された複数のメモリセルＭＣのうち第２論理（例えば、データ“１”）を書き込むメモリセルＭＣに選択的に第２論理を書き込む。

【0057】

まず、図１０に示すように、第１論理（例えば、データ“１”）を書き込む場合、コントローラ４０は、グローバルビット線ＧＢＬおよびプレート層ＰＬに書込み電圧Ｖ１（例えば、１．１Ｖ）を印加し、グローバルソース線ＧＳＬに書込み電圧Ｖ１よりも低い基準電圧Ｖ０（例えば、グランド電圧０Ｖ）を印加する。また、コントローラ４０は、選択ワード線ＷＬｓｅｌを選択電圧Ｖ２（例えば、１．８Ｖ）に立ち上げて選択ワード線ＷＬｓｅｌに接続された全てのメモリセルＭＣのセルトランジスタ２５を導通状態にする。非選択ワード線ＷＬは、基準電圧Ｖ０に維持する。さらに、コントローラ４０は、選択ワード線ＷＬｓｅｌと交差する全てのローカルビット線ＬＢＬに対応する選択ゲート線ＳＧＤ、ＳＧＳを選択電圧Ｖ３（例えば、１．８Ｖ）に立ち上げて、選択ワード線ＷＬｓｅｌと交差する全てのローカルビット線ＬＢＬに接続された選択トランジスタ３１、３２を導通状態にする。

【0058】

これにより、書き込み電流Ｉｓｏｔが、グローバルビット線ＧＢＬからグローバルソース線ＧＳＬへの方向へ選択ワード線ＷＬｓｅｌと交差する全てのローカルビット線ＬＢＬを介して流れる。また、このとき、選択ワード線ＷＬｓｅｌに接続された全てのメモリセルＭＣを通ってプレート層ＰＬからローカルビット線ＬＢＬへアシスト電流Ｉａｓｔが流れる。これにより、書き込み電流Ｉｓｏｔの流れる方向に応じて、選択ワード線ＷＬｓｅｌに接続された全てのメモリセルＭＣに第１論理が書き込まれる。

【0059】

次に、図１１に示すように、選択ワード線ＷＬｓｅｌに接続された複数のメモリセルＭＣのうち第２論理（例えば、データ“０”）を書き込むメモリセルＭＣに選択的に第２論理を書き込む。この場合、コントローラ４０は、グローバルソース線ＧＳＬに書込み電圧Ｖ１（例えば、１．１Ｖ）を印加し、グローバルビット線ＧＢＬおよびプレート層ＰＬに基準電圧Ｖ０（例えば、グランド電圧０Ｖ）を印加する。また、コントローラ４０は、選択ワード線ＷＬｓｅｌを選択電圧Ｖ２（例えば、１．８Ｖ）に立ち上げて選択ワード線ＷＬｓｅｌに接続された全てのメモリセルＭＣのセルトランジスタ２５を導通状態にする。非選択ワード線ＷＬは、基準電圧Ｖ０に維持する。さらに、コントローラ４０は、選択ワード線ＷＬｓｅｌと交差する複数のローカルビット線ＬＢＬのうち選択された少なくとも１つの選択ローカルビット線ＬＢＬｓｅｌに対応する選択ゲート線ＳＧＤ、ＳＧＳを選択電圧Ｖ３（例えば、１．８Ｖ）に立ち上げて、選択ローカルビット線ＬＢＬｓｅｌに接続された選択トランジスタ３１、３２を導通状態にする。

【0060】

これにより、選択ローカルビット線ＬＢＬｓｅｌにグローバルビット線ＧＢＬとグローバルソース線ＧＳＬとの電圧が印加される。よって、書き込み電流Ｉｓｏｔが、グローバルソース線ＧＳＬからグローバルビット線ＧＢＬへの方向へ選択ローカルビット線ＬＢＬｓｅｌを介して流れる。また、このとき、選択ローカルビット線ＬＢＬｓｅｌに接続されたメモリセルＭＣを通って、選択ローカルビット線ＬＢＬｓｅｌからプレート層ＰＬへアシスト電流Ｉａｓｔが流れる。これにより、書き込み電流Ｉｓｏｔの流れる方向に応じて、選択ワード線ＷＬｓｅｌに接続された複数のメモリセルＭＣのうち選択された少なくとも１つの選択メモリセルＭＣｓｅｌに第２論理が書き込まれる。

【0061】

一方、選択ワード線ＷＬｓｅｌに接続された複数のメモリセルＭＣのうち第１論理を維持するメモリセルＭＣには、第２論理を書き込まない。この場合、図１２に示すように、コントローラ４０は、選択ローカルビット線ＬＢＬｓｅｌ以外の非選択ローカルビット線ＬＢＬｎｏｎｓｅｌに接続されたグローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬに基準電圧Ｖ０を印加する。これにより、選択ワード線ＷＬｓｅｌ、選択ゲート線ＳＧＤ、ＳＧＳを共有する非選択ローカルビット線ＬＢＬｎｏｎｓｅｌであっても、書き込み電流Ｉｓｏｔがほとんど流れない。また、非選択ローカルビット線ＬＢＬｎｏｎｓｅｌとプレート層ＰＬとの間の非選択メモリセルＭＣには、アシスト電流Ｉａｓｔが流れない。これにより、第２論理の書き込みを抑制することができる。

【0062】

第２実施形態の読み出し動作は、第１実施形態の読み出し動作と同じでよい。また、第２実施形態の構成は、第１実施形態の構成と同じでよい。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。

【0063】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0064】

１ 磁気メモリ、ＷＬ ワード線、ＬＢＬ ローカルビット線、ＰＬ プレート層、ＧＢＬ グローバルビット線、ＧＳＬ グローバルソース線、ＭＣ メモリセル、ＬＹＲ１，ＬＹＲ２ メモリ層、３１，３２ 選択トランジスタ、ＭＣＡ メモリセルアレイ、２５、セルトランジスタ、６０～６３ 配線、５０～５５ ビアコンタクト、ＳＧＤ，ＳＧＳ 選択ゲート線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】