特開 2024-21842 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024021842

(43)【公開日】2024-02-16

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20240208BHJP

   G02F 1/1335 20060101ALI20240208BHJP

【ＦＩ】

G02F1/1368

G02F1/1335 500

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022124970

(22)【出願日】2022-08-04

(71)【出願人】

【識別番号】000003193

【氏名又は名称】ＴＯＰＰＡＮホールディングス株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100179062

【弁理士】

【氏名又は名称】井上 正

(74)【代理人】

【識別番号】100199565

【弁理士】

【氏名又は名称】飯野 茂

(74)【代理人】

【識別番号】100209048

【弁理士】

【氏名又は名称】森川 元嗣

(74)【代理人】

【識別番号】100212705

【弁理士】

【氏名又は名称】矢頭 尚之

(74)【代理人】

【識別番号】100219542

【弁理士】

【氏名又は名称】大宅 郁治

(72)【発明者】

【氏名】岩浪 慶成

【テーマコード（参考）】

2H192

2H291

【Ｆターム（参考）】

2H192AA24

2H192CB05

2H192CB14

2H192CB35

2H192CC02

2H192CC42

2H192DA12

2H192EA03

2H192EA13

2H291FA15Y

2H291FB14

2H291GA19

2H291LA03

(57)【要約】

【課題】 表示品位を向上させることが可能な表示装置を提供する。
【解決手段】 表示装置は、複数の画素を備え、複数の画素の各々は、ＴＦＴと、ＴＦＴを遮光する遮光層とを含む。ＴＦＴは、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた半導体層と、半導体層上に設けられたソース電極及びドレイン電極とを含む。ゲート電極は、走査線に接続される。ソース電極は、画素電極に接続される。ドレイン電極は、信号線に接続される。遮光層の幅は、前記半導体層の幅より広い。ソース電極は、半導体層の１つの角を覆うように構成される。ドレイン電極は、半導体層の１つの角を覆うように構成される。
【選択図】 図３

【特許請求の範囲】

【請求項1】

複数の画素を備え、
前記複数の画素の各々は、ＴＦＴ（thin film transistor）と、前記ＴＦＴを遮光する遮光層とを含み、
前記ＴＦＴは、
基板上に設けられたゲート電極と、
前記ゲート電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた半導体層と、
前記半導体層上に設けられたソース電極及びドレイン電極とを含み、
前記ゲート電極は、走査線に接続され、
前記ソース電極は、画素電極に接続され、
前記ドレイン電極は、信号線に接続され、
前記遮光層の幅は、前記半導体層の幅より広く
前記ソース電極は、前記半導体層の１つの角を覆うように構成され、
前記ドレイン電極は、前記半導体層の１つの角を覆うように構成される
表示装置。

【請求項2】

前記ゲート電極の幅は、前記半導体層の幅より狭い
請求項１に記載の表示装置。

【請求項3】

前記ゲート電極の幅は、前記遮光層の幅より狭い
請求項１に記載の表示装置。

【請求項4】

前記ソース電極は、前記半導体層の２つの角を覆うように構成され、
前記ドレイン電極は、前記半導体層の２つの角を覆うように構成される
請求項１に記載の表示装置。

【請求項5】

前記遮光層は、前記画素電極に対向して配置される共通電極に電気的に接続される
請求項１に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。

【背景技術】

【0002】

アクティブマトリックス方式の液晶表示装置は、スイッチング素子に薄膜トランジスタ（ＴＦＴ）を用いている。ＴＦＴは、基板上に設けられたゲート電極と、ゲート電極上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられた半導体層と、半導体層上に部分的に設けられたソース電極及びドレイン電極とを有する。ゲート電極は、走査線に接続され、ソース電極は、画素電極に接続され、ドレイン電極は、信号線に接続される。

【0003】

ＴＦＴがオフ時に、ＴＦＴの半導体層に光が入射すると、光電効果によりＴＦＴにリーク電流が発生する。このリーク電流により、液晶表示装置にフリッカーやクロストークなどが発生し、液晶表示装置の表示品位が低下してしまう。

【0004】

ＴＦＴのリーク電流を低減するために、ＴＦＴの半導体層を覆うように遮光層を設け、液晶表示装置の表面から入射する外光を遮光する手法がある。遮光層の幅がゲート電極の幅より広い場合、バックライトの光が遮光層で反射し、この反射光がＴＦＴに照射される。これにより、ＴＦＴにリーク電流が発生してしまう。

【0005】

液晶表示装置の裏面に配置されたバックライトの光がＴＦＴに入射すると、ＴＦＴにリーク電流が発生する。ゲート電極の幅を広くすることで、バックライトの光をゲート電極で遮光する手法がある。しかし、この場合、画素の開口率が低下してしまう。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開平１０－２０２９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、表示品位を向上させることが可能な表示装置を提供する。

【課題を解決するための手段】

【0008】

本発明の第１態様によると、複数の画素を備え、前記複数の画素の各々は、ＴＦＴ（thin film transistor）と、前記ＴＦＴを遮光する遮光層とを含み、前記ＴＦＴは、基板上に設けられたゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた半導体層と、前記半導体層上に設けられたソース電極及びドレイン電極とを含み、前記ゲート電極は、走査線に接続され、前記ソース電極は、画素電極に接続され、前記ドレイン電極は、信号線に接続され、前記遮光層の幅は、前記半導体層の幅より広く、前記ソース電極は、前記半導体層の１つの角を覆うように構成され、前記ドレイン電極は、前記半導体層の１つの角を覆うように構成される、表示装置が提供される。

【0009】

本発明の第２態様によると、前記ゲート電極の幅は、前記半導体層の幅より狭い、第１態様に係る表示装置が提供される。

【0010】

本発明の第３態様によると、前記ゲート電極の幅は、前記遮光層の幅より狭い、第１態様に係る表示装置が提供される。

【0011】

本発明の第４態様によると、前記ソース電極は、前記半導体層の２つの角を覆うように構成され、前記ドレイン電極は、前記半導体層の２つの角を覆うように構成される、第１態様に係る表示装置が提供される。

【0012】

本発明の第５態様によると、前記遮光層は、前記画素電極に対向して配置される共通電極に電気的に接続される、第１態様に係る表示装置が提供される。

【発明の効果】

【0013】

本発明によれば、表示品位を向上させることが可能な表示装置を提供することができる。

【図面の簡単な説明】

【0014】

【図1】図１は、本発明の実施形態に係る液晶表示装置の回路図である。

【図2】図２は、画素アレイに含まれる画素の概略的な平面図である。

【図3】図３は、画素に含まれるＴＦＴを抽出して示した平面図である。

【図4】図４は、図４は、図３のＡ－Ａ’線に沿ったＴＦＴの断面図である。

【図5】図５は、液晶表示装置の製造方法の一工程を説明する図である。

【図6】図６は、液晶表示装置の製造方法の一工程を説明する図である。

【図7】図７は、液晶表示装置の製造方法の一工程を説明する図である。

【図8】図８は、液晶表示装置の製造方法の一工程を説明する図である。

【図9】図９は、液晶表示装置の製造方法の一工程を説明する図である。

【図10】図１０は、ＴＦＴのオフ電流と入射光強度との関係を説明するグラフである。

【図11】図１１は、比較例に係るＴＦＴの平面図である。

【図12】図１２は、図１１のＢ－Ｂ’線に沿ったＴＦＴの断面図である。

【図13】図１３は、変形例に係るＴＦＴの平面図である。

【発明を実施するための形態】

【0015】

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率等は必ずしも現実のものと同一とは限らない。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複する説明は省略する。

【0016】

［１］ 液晶表示装置１の全体構成
本実施形態では、表示装置として液晶表示装置を例に挙げて説明する。液晶表示装置は、アクティブマトリクス型の液晶表示装置である。

【0017】

図１は、本発明の実施形態に係る液晶表示装置１の回路図である。液晶表示装置１は、画素アレイ２、走査線駆動回路３、信号線駆動回路４、及び共通電極駆動回路５を備える。

【0018】

画素アレイ２は、マトリクス状に配置された複数の画素ＰＸを備える。画素アレイ２には、それぞれがＸ方向（ロウ方向ともいう）に延びる複数の走査線ＧＬ１～ＧＬｍと、それぞれがＸ方向に直交するＹ方向（カラム方向ともいう）に延びる複数の信号線ＳＬ１～ＳＬｎとが配設される。“ｍ”及び“ｎ”はそれぞれ、２以上の整数である。走査線ＧＬと信号線ＳＬとの交差領域には、画素ＰＸが配置される。

【0019】

画素ＰＸは、スイッチング素子（アクティブ素子）６、液晶容量（液晶素子）Ｃｌｃ、及び蓄積容量Ｃｓを備える。スイッチング素子６としては、例えば薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられ、またｎチャネルＴＦＴが用いられる。なお、トランジスタのソース及びドレインは、トランジスタに流れる電流の向きによって変化するが、以下の説明では、トランジスタの接続状態の一例を説明する。しかし、ソース及びドレインが名称通りに固定されるものでないことは勿論である。

【0020】

後述するように、画素ＰＸに含まれるＴＦＴは、２個以上のＴＦＴが並列接続されて構成される。図１では、並列接続された複数のＴＦＴを纏めて１個のＴＦＴとして図示している。

【0021】

ＴＦＴ６のドレインは、信号線ＳＬに接続され、そのゲートは、走査線ＧＬに接続され、そのソースは、液晶容量Ｃｌｃの一方の電極に接続される。液晶素子としての液晶容量Ｃｌｃは、画素電極と、共通電極と、これらに挟まれた液晶層とにより構成される。液晶容量Ｃｌｃの他方の電極には、共通電極駆動回路５により共通電圧Ｖｃｏｍが印加される。

【0022】

蓄積容量Ｃｓの一方の電極は、液晶容量Ｃｌｃの一方の電極に接続される。蓄積容量Ｃｓの他方の電極には、共通電極駆動回路５により共通電圧Ｖｃｏｍが印加される。蓄積容量Ｃｓは、画素電極に生じる電位変動を抑制するとともに、画素電極に印加された駆動電圧を次の信号に対応する駆動電圧が印加されるまでの間保持する機能を有する。蓄積容量Ｃｓは、画素電極と、蓄積容量線と、これらに挟まれた絶縁層とにより構成される。蓄積容量Ｃｓの他方の電極（蓄積容量線）には、共通電圧Ｖｃｏｍと異なる蓄積容量電圧を印加してもよい。

【0023】

画素アレイ２の裏面には、バックライト（図示せず）が配置される。バックライトは、画素アレイ２の裏面に、照明光を照射する。バックライトとしては、例えば、直下型又はサイドライト型（エッジライト型）のＬＥＤバックライトが用いられる。

【0024】

走査線駆動回路３は、複数の走査線ＧＬに接続される。走査線駆動回路３は、制御回路（図示せず）から送られる制御信号に基づいて、ＴＦＴをオン／オフするための走査信号を画素アレイ２に送る。

【0025】

信号線駆動回路４は、複数の信号線ＳＬに電気的に接続される。信号線駆動回路４は、制御回路から制御信号、及び表示データを受ける。信号線駆動回路４は、制御信号に基づいて、表示データに対応する複数の階調信号（複数の駆動電圧）を画素アレイ２に送る。

【0026】

共通電極駆動回路５は、共通電圧Ｖｃｏｍを生成し、これを画素アレイ２内の共通電極及び蓄積容量線に供給する。

【0027】

［２］ 画素アレイ２の構成
次に、画素アレイ２の構成について説明する。

【0028】

図２は、画素アレイ２に含まれる画素ＰＸの概略的な平面図である。画素ＰＸは、ＴＦＴ６、画素電極７、及び蓄積電極９を備える。画素電極７は、Ｙ方向に延びる。画素電極７は、画素ＰＸが占める面積より若干小さい面積を有する。

【0029】

ＴＦＴ６は、ゲート電極１１、半導体層１３、ソース電極１５、及びドレイン電極１７を備える。ＴＦＴ６の具体的な構成については後述する。

【0030】

ゲート電極１１は、Ｘ方向に延びる。ゲート電極１１は、走査線ＧＬとして機能する。

【0031】

ソース電極１５は、スルーホール８を介して画素電極７に電気的に接続される。スルーホール８は、ソース電極１５に向けて窪んだ電極部分に対応する。

【0032】

蓄積電極９は、Ｘ方向に延びる。蓄積電極９は、画素電極７の下方に配置され、画素電極７に部分的に重なるように構成される。蓄積電極９と画素電極７との間には、絶縁層が設けられる。蓄積電極９は、前述した蓄積容量線に対応し、蓄積容量を構成する。

【0033】

ドレイン電極１７は、信号線ＳＬに電気的に接続される。

【0034】

図３は、画素ＰＸに含まれるＴＦＴ６を抽出して示した平面図である。図４は、図３のＡ－Ａ’線に沿ったＴＦＴ６の断面図である。

【0035】

ＴＦＴ６は、例えば、ボトムゲート型かつチャネルエッチ型のＴＦＴである。ボトムゲート型ＴＦＴとは、走査線として機能するゲート電極がソース電極及びドレイン電極よりも下方（絶縁基板側）に設けられたＴＦＴである。ボトムゲート型ＴＦＴは、逆スタガ型ＴＦＴとも呼ばれる。チャネルエッチ型ＴＦＴとは、ソース電極及びドレイン電極を分離する際に、半導体層を多少エッチングするような製法で製造されたＴＦＴである。なお、本実施形態は、チャネルエッチ型のＴＦＴに限定されず、他の種類のＴＦＴに適用してもよい。

【0036】

液晶表示装置１は、ＴＦＴ及び画素電極が配置される基板（ＴＦＴ基板ともいう）１０を備える。ＴＦＴ基板１０は、透明かつ絶縁性を有する基板（例えば、ガラス基板、又はプラスチック基板）から構成される。

【0037】

なお、図示は省略するが、液晶表示装置１は、ＴＦＴ基板１０に対向して配置される対向基板と、ＴＦＴ基板１０と対向基板との間に挟持された液晶層とを備える。対向基板は、透明かつ絶縁性を有する基板（例えば、ガラス基板、又はプラスチック基板）から構成される。対向基板には、ブラックマトリクス、カラーフィルタ、及び共通電極などが設けられる。

【0038】

ＴＦＴ基板１０上には、ゲート電極１１が設けられる。ゲート電極１１は、走査線ＧＬとして機能するとともに、走査線ＧＬに電気的に接続される。

【0039】

ゲート電極１１及びＴＦＴ基板１０上には、ゲート絶縁膜１２が設けられる。ゲート絶縁膜１２を絶縁層ともいう。

【0040】

ゲート絶縁膜１２上には、半導体層１３が設けられる。半導体層１３は、Ｘ方向に延びるとともに、四角形を有する。本明細書において、四角形とは、製造工程に起因して角が丸まった形状も含む。半導体層１３は、ゲート電極１１に重なるように配置される。

【0041】

半導体層１３上には、オーミックコンタクト層１４を介して、ソース電極１５が設けられる。ソース電極１５は、Ｘ方向に延びる。オーミックコンタクト層１４は、半導体層と電極との電気的接続を良好にする機能を有する。オーミックコンタクト層１４は、高濃度のｎ型不純物が導入されたｎ^＋型半導体層で構成される。オーミックコンタクト層１４は、省略しても構わない。ソース電極１５は、画素電極７に電気的に接続される。

【0042】

半導体層１３上には、オーミックコンタクト層１６を介して、ドレイン電極１７が設けられる。ドレイン電極１７は、Ｘ方向に延びる。オーミックコンタクト層１６の構成は、オーミックコンタクト層１４と同じである。オーミックコンタクト層１６は、省略しても構わない。ドレイン電極１７は、信号線ＳＬに電気的に接続される。

【0043】

ソース電極１５及びドレイン電極１７上には、絶縁層１８が設けられる。

【0044】

絶縁層１８上には、遮光層１９が設けられる。遮光層１９は、光を遮光する機能を有する。遮光層１９は、Ｘ方向に延びる。遮光層１９は、ＴＦＴ６を覆うように構成される。遮光層１９は、共通電極に電気的に接続され、共通電圧Ｖｃｏｍが印加される。

【0045】

遮光層１９上には、絶縁層２０が設けられる。絶縁層２０上には、前述した画素電極７が設けられる。

【0046】

（材料の例示）
半導体層１３としては、アモルファスシリコンが用いられる。

【0047】

ゲート電極１１、ソース電極１５、ドレイン電極１７、走査線ＧＬ、及び信号線ＳＬとしては、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、及びタングステン（Ｗ）のいずれか、又はこれらの１種類以上を含む合金等が用いられる。

【0048】

画素電極７、及び蓄積電極９としては、透明電極が用いられ、例えばＩＴＯ（インジウム錫酸化物）が用いられる。

【0049】

遮光層１９としては、アルミニウム（Ａｌ）、又はアルミニウム（Ａｌ）含む合金等が用いられる。

【0050】

ゲート絶縁膜１２、絶縁層１８、及び絶縁層２０としては、透明な絶縁材料が用いられ、例えばシリコン窒化物（ＳｉＮ）が用いられる。

【0051】

（寸法の条件）
次に、ゲート電極１１、半導体層１３、ソース電極１５、ドレイン電極１７、及び遮光層１９における寸法の条件について説明する。

【0052】

ゲート電極１１の幅（Ｙ方向の長さ）をＷ１、半導体層１３の幅（Ｙ方向の長さ）をＷ２、遮光層１９の幅（Ｙ方向の長さ）をＷ３とする。

【0053】

ゲート電極１１の幅Ｗ１は、半導体層１３の幅Ｗ２より狭い。ゲート電極１１のＹ方向における両端は、半導体層１３に覆われる。

【0054】

ソース電極１５は、半導体層１３に部分的に重なるように配置され、半導体層１３のＹ方向における一端を覆うように構成される。ソース電極１５は、半導体層１３の２個の角を覆う面積を有する。ソース電極１５のＸ方向の長さは、半導体層１３のＸ方向の長さより長い。

【0055】

ドレイン電極１７は、半導体層１３に部分的に重なるように配置され、半導体層１３のＹ方向における他端を覆うように構成される。ドレイン電極１７は、半導体層１３の２個の角を覆う面積を有する。ドレイン電極１７のＸ方向の長さは、半導体層１３のＸ方向の長さより長い。

【0056】

遮光層１９は、半導体層１３を覆う面積を有する。遮光層１９の幅Ｗ３は、ゲート電極１１の幅Ｗ１より広く、半導体層１３の幅Ｗ２より広い。ゲート電極１１のＹ方向における両端は、遮光層１９に覆われる。半導体層１３のＹ方向における両端は、遮光層１９に覆われる。ＴＦＴ６が占める領域以外において、遮光層１９の幅は、例えば、ゲート電極１１の幅と同じかそれより若干広く設定される。

【0057】

遮光層１９のＸ方向に長さは、半導体層１３のＸ方向に長さより長い。遮光層１９のＸ方向に長さは、ソース電極１５及びドレイン電極１７のＸ方向に長さより長い。

【0058】

［３］ 製造方法
次に、液晶表示装置１の製造方法について説明する。

【0059】

図５に示すように、ガラス基板からなるＴＦＴ基板１０を準備する。続いて、スパッタリング法を用いて、ＴＦＴ基板１０上に、モリブデン（Ｍｏ）を含む合金からなる金属層を成膜する。続いて、フォトリソグラフィ法を用いて、この金属層を所定のパターンに加工して、ゲート電極１１を形成する。

【0060】

続いて、図６に示すように、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ゲート電極１１を覆うように、シリコン窒化物（ＳｉＮ）からなるゲート絶縁膜１２を成膜する。続いて、ＣＶＤ法を用いて、アモルファスシリコンからなる半導体層１３と、アモルファスシリコンに高濃度のｎ型不純物が導入されて構成されたｎ型アモルファスシリコン層１４Ａとをこの順に成膜する。続いて、フォトリソグラフィ法を用いて、半導体層１３及びｎ型アモルファスシリコン層１４Ａからなる積層膜を所定のパターンに加工する。平面視において、半導体層１３の幅は、ゲート電極１１の幅より広い。

【0061】

続いて、図７に示すように、スパッタリング法を用いて、モリブデン（Ｍｏ）を含む合金からなる金属層を成膜する。続いて、フォトリソグラフィ法を用いて、この金属層を所定のパターンに加工して、ソース電極１５及びドレイン電極１７を形成する。平面視において、ソース電極１５及びドレイン電極１７は、半導体層１３の４つの角を覆うように形成される。

【0062】

続いて、図８に示すように、フォトリソグラフィ法を用いて、ソース電極１５及びドレイン電極１７間に設けられたｎ型アモルファスシリコン層１４Ａをエッチングするとともに、半導体層１３をハーフエッチングする。また、ｎ型アモルファスシリコン層１４Ａが部分的にエッチングされて、ソース電極１５に電気的に接続されたオーミックコンタクト層１４と、ドレイン電極１７に電気的に接続されたオーミックコンタクト層１６とが形成される。

【0063】

続いて、図９に示すように、ＣＶＤ法を用いて、ソース電極１５及びドレイン電極１７を覆うように、シリコン窒化物（ＳｉＮ）からなる絶縁層１８を成膜する。

【0064】

続いて、スパッタリング法を用いて、絶縁層１８上に、アルミニウム（Ａｌ）を含む合金からなる金属層を成膜する。続いて、フォトリソグラフィ法を用いて、この金属層を所定のパターンに加工して、遮光層１９を形成する。平面視において、遮光層１９は、ゲート電極１１及び半導体層１３の幅より広い。

【0065】

続いて、図４に示すように、ＣＶＤ法を用いて、遮光層１９を覆うように、シリコン窒化物（ＳｉＮ）からなる絶縁層２０を成膜する。

【0066】

以上の工程により、ボトムゲート型のＴＦＴ６が形成される。その後、ブラックマトリクス、カラーフィルタ、及び共通電極などが設けられ対向基板を形成する。続いて、ＴＦＴ基板１０と対向基板との間に、シール材で囲まれた液晶層を形成する。

【0067】

［４］ 作用
上記のように構成された液晶表示装置１の作用について説明する。

【0068】

画素アレイ２の裏面には、バックライトが配置される。バックライトは、ＴＦＴ基板１０のＴＦＴ６が設けられる側と反対側に配置される。バックライトは、画素アレイ２の裏面に、照明光を照射する。バックライトからの光は、ＴＦＴ基板１０側からＴＦＴ６に入射する。

【0069】

ゲート電極１１は、光を遮光する材料で構成される。バックライトの光は、ゲート電極１１で遮光される。よって、半導体層１３に入射する光が低減される。

【0070】

ＴＦＴ６の上方からは、外光が入射する。外光は、太陽光、及び屋内の照明が発光する光を含む。

【0071】

液晶表示装置１にバックライトと反対側から入射した外光は、遮光層１９によって遮光される。よって、半導体層１３に入射する外光が低減される。また、遮光層１９の幅は、半導体層１３の幅より広く設定される。よって、半導体層１３に入射する外光をより低減できる。

【0072】

本実施形態では、遮光層１９の幅がゲート電極１１の幅より広いため、バックライトの光が遮光層１９の底面で反射され、この反射光が半導体層１３に入射する可能性がある。しかし、本実施形態では、ソース電極１５及びドレイン電極１７は、半導体層１３の４つの角を覆うによう構成される。ソース電極１５及びドレイン電極１７は、光を遮光する材料で構成される。すなわち、半導体層１３のＹ方向両端部をソース電極１５及びドレイン電極１７で遮光することができる。よって、バックライトの光が遮光層１９の底面で反射された反射光は、ソース電極１５及びドレイン電極１７で遮光される。これにより、半導体層１３に入射する光が低減される。

【0073】

このように、本実施形態では、バックライトからの光と、液晶表示装置１に入射する外光と、バックライトの光が遮光層１９の底面で反射された反射光とが、ＴＦＴ６の半導体層１３に入射するのを低減できる。これにより、ＴＦＴ６のオフ時のリーク電流を低減できる。

【0074】

図１０は、ＴＦＴ６のオフ電流と入射光強度との関係を説明するグラフである。図１０の実線が本実施形態のオフ電流に関するグラフである。図１０の横軸が入射光強度（ｃｄ／ｍ^２）であり、縦軸がＴＦＴのオフ電流（Ａ）である。オフ電流とは、オフ時のＴＦＴのリーク電流に対応する。入射光強度は、画素アレイ２の裏面から入射する光の強度であり、バックライトの光強度に対応する。

【0075】

本実施形態では、入射光強度が高くなっても、オフ電流がほとんど増加しないことが理解できる。

【0076】

次に、比較例に係る液晶表示装置の構成について説明する。図１１は、比較例に係るＴＦＴ６Ａの平面図である。図１２は、図１１のＢ－Ｂ’線に沿ったＴＦＴ６Ａの断面図である。

【0077】

ＴＦＴ６Ａは、ゲート電極１１、ゲート絶縁膜１２、半導体層１３、オーミックコンタクト層１４、ソース電極１５、オーミックコンタクト層１６、及びドレイン電極１７を備える。ＴＦＴ６Ａは、遮光層１９によって遮光される。

【0078】

ゲート電極１１の幅は、半導体層１３の幅より広い。よって、バックライトからの光が半導体層１３に入射するのを低減できる。

【0079】

ソース電極１５及びドレイン電極１７は、半導体層１３を部分的に覆うように配置される。ソース電極１５及びドレイン電極１７は、半導体層１３の内側に配置される。

【0080】

遮光層１９の幅は、半導体層１３の幅及びゲート電極１１の幅より広い。よって、液晶表示装置にバックライトと反対側から入射した外光が、ＴＦＴ６Ａの半導体層１３に入射するのを低減できる。

【0081】

比較例では、バックライトの光が遮光層１９の底面で反射された反射光を遮光するための構造を有していない。よって、バックライトの光が遮光層１９の底面で反射された反射光は、半導体層１３に入射する。

【0082】

また、比較例では、ゲート電極１１の幅が半導体層１３の幅より広い。よって、比較例では、画素の開口率が低下してしまう。

【0083】

図１０には、比較例に係るＴＦＴ６Ａのオフ電流のグラフも載せている。比較例では、入射光強度が大きくなるにつれて、オフ電流が大きくなる。比較例に比べて、本実施形態では、オフ電流を大幅に低減できる。

【0084】

［５］ 変形例
次に、変形例に係る液晶表示装置１について説明する。

【0085】

図１３は、変形例に係るＴＦＴ６の平面図である。図１３のＡ－Ａ’線に沿った断面図は、図４と同じである。

【0086】

ソース電極１５は、半導体層１３の１つの角を覆うように構成される。すなわち、ソース電極１５のＸ方向の長さは、前述した図３の構成と比べて短い。ソース電極１５は、半導体層１３のＹ方向における一端を部分的に覆うように構成される。

【0087】

ドレイン電極１７は、半導体層１３の１つの角を覆うように構成される。すなわち、ドレイン電極１７のＸ方向の長さは、前述した図３の構成と比べて短い。ドレイン電極１７は、半導体層１３のＹ方向における一端を部分的に覆うように構成される。

【0088】

変形例のように、ソース電極１５及びドレイン電極１７のＸ方向の長さは、ＴＦＴ６に求められる特性に応じて、適宜設定可能である。

【0089】

変形例においても、比較例に比べて、ＴＦＴ６のオフ電流を低減できる。

【0090】

［６］ 実施形態の効果
本実施形態によれば、バックライトからの光がＴＦＴ６に入射するのを抑制できるとともに、外光がＴＦＴ６に入射するのを抑制できる。これにより、ＴＦＴ６のリーク電流を低減できる。ひいては、表示品位を向上させることが可能な表示装置を実現できる。

【0091】

また、ゲート電極１１の幅を半導体層１３の幅及び遮光層１９の幅より狭くしている。これにより、画素ＰＸの開口率を大きくすることができる。

【0092】

すなわち、本実施形態によれば、画素ＰＸの開口率を低下させることなく、バックライトの光によるＴＦＴ６のリーク電流を低減することができる。

【0093】

上記実施形態では、表示装置として液晶表示装置を例に挙げて説明している。本実施形態は、液晶表示装置以外の表示装置にも適用可能である。例えば、本実施形態は、有機ＥＬ（electroluminescence）表示装置にも適用可能である。

【0094】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0095】

１…液晶表示装置、２…画素アレイ、３…走査線駆動回路、４…信号線駆動回路、５…共通電極駆動回路、６…ＴＦＴ、７…画素電極、８…スルーホール、９…蓄積電極、１０…ＴＦＴ基板、１１…ゲート電極、１２…ゲート絶縁膜、１３…半導体層、１４…オーミックコンタクト層、１５…ソース電極、１６…オーミックコンタクト層、１７…ドレイン電極、１８…絶縁層、１９…遮光層、２０…絶縁層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】