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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024002196
(43)【公開日】2024-01-11
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20231228BHJP
H10B 43/50 20230101ALI20231228BHJP
H01L 21/336 20060101ALI20231228BHJP
【ＦＩ】
H01L27/11582
H01L27/11575
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022101253
(22)【出願日】2022-06-23
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】鈴木 吟
(72)【発明者】
【氏名】河村 大輔
(72)【発明者】
【氏名】阪口 智則
(72)【発明者】
【氏名】佐伯 郁弥
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP72
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA30
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083MA19
5F083ZA28
5F101BA45
5F101BB02
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】異なる階層に配置される構造間の接続不良を抑制すること。
【解決手段】実施形態の半導体記憶装置１は、階段領域ＳＲ内における積層方向に板状部ＬＩと重なる位置に配置され、複数の導電層ＷＬが第１の方向に沿って階段状に加工された第１の階段部ＳＰと、階段領域ＳＲ内における板状部ＬＩの第２の方向の両側にそれぞれ配置され、複数の導電層ＷＬが階段状に加工された構造であって、板状部ＬＩに対して互いを第２の方向に反転させた構造を有する第２及び第３の階段部と、を備え、複数の第１のプラグＣＨは、第１の方向の位置に応じて、板状部ＬＩに対して第２の方向の異なる位置にそれぞれ配置され、複数の第２のプラグＣＨは、複数の第１のプラグＣＨのそれぞれの配置を板状部ＬＩに対して第２の方向に反転させた位置にそれぞれ配置される。
【選択図】図３
【解決手段】実施形態の半導体記憶装置１は、階段領域ＳＲ内における積層方向に板状部ＬＩと重なる位置に配置され、複数の導電層ＷＬが第１の方向に沿って階段状に加工された第１の階段部ＳＰと、階段領域ＳＲ内における板状部ＬＩの第２の方向の両側にそれぞれ配置され、複数の導電層ＷＬが階段状に加工された構造であって、板状部ＬＩに対して互いを第２の方向に反転させた構造を有する第２及び第３の階段部と、を備え、複数の第１のプラグＣＨは、第１の方向の位置に応じて、板状部ＬＩに対して第２の方向の異なる位置にそれぞれ配置され、複数の第２のプラグＣＨは、複数の第１のプラグＣＨのそれぞれの配置を板状部ＬＩに対して第２の方向に反転させた位置にそれぞれ配置される。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の積層方向と交差する第１の方向に並んだメモリ領域および階段領域を有する積層体と、
前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、
前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、
前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、
前記メモリ領域内における前記板状部の前記第２の方向の一方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第１のピラーと、
前記メモリ領域内における前記板状部の前記第２の方向の他方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、
前記積層体の上方に配置され、前記複数の第１のピラーにそれぞれ接続される複数の第１のプラグと、
前記積層体の上方に配置され、前記複数の第２のピラーにそれぞれ接続される複数の第２のプラグと、を備え、
前記複数の第１のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第２のプラグは、
前記複数の第１のプラグのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される、
半導体記憶装置。
前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、
前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、
前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、
前記メモリ領域内における前記板状部の前記第２の方向の一方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第１のピラーと、
前記メモリ領域内における前記板状部の前記第２の方向の他方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、
前記積層体の上方に配置され、前記複数の第１のピラーにそれぞれ接続される複数の第１のプラグと、
前記積層体の上方に配置され、前記複数の第２のピラーにそれぞれ接続される複数の第２のプラグと、を備え、
前記複数の第１のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第２のプラグは、
前記複数の第１のプラグのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される、
半導体記憶装置。
【請求項2】
前記メモリ領域内における前記板状部の前記一方側の前記複数の第１のピラーよりも前記第２の方向に前記板状部に遠い位置で、前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第３のピラーと、
前記積層体の上方に配置され、前記複数の第３のピラーにそれぞれ接続される複数の第３のプラグと、
前記複数の第１のプラグの上方に配置され、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記複数の第１のプラグにそれぞれ接続される複数の第１の上層プラグと、
前記複数の第１の上層プラグと同じ階層に配置され、前記複数の第１の上層プラグよりも前記板状部に近い前記一方側で、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記板状部に沿って配列される複数の第２の上層プラグと、
前記複数の第３のプラグの上方に配置され、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記複数の第３のプラグにそれぞれ接続される複数の第３の上層プラグと、
前記複数の第３の上層プラグと同じ階層に配置され、前記複数の第３の上層プラグよりも前記板状部に遠い前記一方側で、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記板状部に沿って配列される複数の第４の上層プラグと、を更に備え、
前記複数の第１の上層プラグの前記第２の方向の中心位置と、前記複数の第２の上層プラグの前記第２の方向の中心位置とは、第１の距離離れており、
前記複数の第３の上層プラグの前記第２の方向の中心位置と、前記複数の第４の上層プラグの前記第２の方向の中心位置とは、第２の距離離れており、
前記複数の第１の上層プラグの前記中心位置と、前記複数の第３の上層プラグの前記中心位置とは、前記第１及び第２の距離よりも長い第３の距離離れており、
前記複数の第３のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第３のプラグのうちの１つの第３のプラグの前記第２の方向の中心位置と、前記複数の第３のピラーのうち前記１つの第３のプラグの接続対象である第３のピラーの前記第２の方向の中心位置とのずれ量は、前記複数の第１のプラグのうち、前記１つの第３のプラグに隣接する１つの第１のプラグの前記第２の方向の中心位置と、前記複数の第１のピラーのうち前記１つの第１のプラグの接続対象である第１のピラーの前記第２の方向の中心位置とのずれ量よりも大きい、
請求項１に記載の半導体記憶装置。
前記積層体の上方に配置され、前記複数の第３のピラーにそれぞれ接続される複数の第３のプラグと、
前記複数の第１のプラグの上方に配置され、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記複数の第１のプラグにそれぞれ接続される複数の第１の上層プラグと、
前記複数の第１の上層プラグと同じ階層に配置され、前記複数の第１の上層プラグよりも前記板状部に近い前記一方側で、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記板状部に沿って配列される複数の第２の上層プラグと、
前記複数の第３のプラグの上方に配置され、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記複数の第３のプラグにそれぞれ接続される複数の第３の上層プラグと、
前記複数の第３の上層プラグと同じ階層に配置され、前記複数の第３の上層プラグよりも前記板状部に遠い前記一方側で、前記板状部からの前記第２の方向の距離を実質的に一定に保って前記板状部に沿って配列される複数の第４の上層プラグと、を更に備え、
前記複数の第１の上層プラグの前記第２の方向の中心位置と、前記複数の第２の上層プラグの前記第２の方向の中心位置とは、第１の距離離れており、
前記複数の第３の上層プラグの前記第２の方向の中心位置と、前記複数の第４の上層プラグの前記第２の方向の中心位置とは、第２の距離離れており、
前記複数の第１の上層プラグの前記中心位置と、前記複数の第３の上層プラグの前記中心位置とは、前記第１及び第２の距離よりも長い第３の距離離れており、
前記複数の第３のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第３のプラグのうちの１つの第３のプラグの前記第２の方向の中心位置と、前記複数の第３のピラーのうち前記１つの第３のプラグの接続対象である第３のピラーの前記第２の方向の中心位置とのずれ量は、前記複数の第１のプラグのうち、前記１つの第３のプラグに隣接する１つの第１のプラグの前記第２の方向の中心位置と、前記複数の第１のピラーのうち前記１つの第１のプラグの接続対象である第１のピラーの前記第２の方向の中心位置とのずれ量よりも大きい、
請求項１に記載の半導体記憶装置。
【請求項3】
前記メモリ領域内における前記板状部の前記一方側の前記複数の第３のピラーよりも前記第２の方向に前記板状部に遠い位置で、前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第４のピラーと、
前記積層体の上方に配置され、前記複数の第４のピラーにそれぞれ接続されるとともに、前記複数の第４の上層プラグにそれぞれ接続される複数の第４のプラグと、を更に備え、
前記複数の第４のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第４のプラグのうちの１つの第４のプラグの前記第２の方向の中心位置と、前記複数の第４のピラーのうち前記１つの第４のプラグの接続対象である第４のピラーの前記第２の方向の中心位置とのずれ量は、前記複数の第３のプラグのうち、前記１つの第４のプラグに隣接する前記１つの第３のプラグの前記中心位置と前記１つの第３のプラグの接続対象である前記第３のピラーの前記中心位置とのずれ量と実質的に等しい、
請求項２に記載の半導体記憶装置。
前記積層体の上方に配置され、前記複数の第４のピラーにそれぞれ接続されるとともに、前記複数の第４の上層プラグにそれぞれ接続される複数の第４のプラグと、を更に備え、
前記複数の第４のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第４のプラグのうちの１つの第４のプラグの前記第２の方向の中心位置と、前記複数の第４のピラーのうち前記１つの第４のプラグの接続対象である第４のピラーの前記第２の方向の中心位置とのずれ量は、前記複数の第３のプラグのうち、前記１つの第４のプラグに隣接する前記１つの第３のプラグの前記中心位置と前記１つの第３のプラグの接続対象である前記第３のピラーの前記中心位置とのずれ量と実質的に等しい、
請求項２に記載の半導体記憶装置。
【請求項4】
前記メモリ領域内における前記板状部の前記一方側の前記複数の第３のピラーよりも前記第２の方向に前記板状部に遠い位置で、前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第４のピラーと、
前記積層体の上方に配置され、前記複数の第４のピラーにそれぞれ接続されるとともに、前記複数の第４の上層プラグにそれぞれ接続される複数の第４のプラグと、を更に備え、
前記複数の第４のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第４のプラグのうちの１つの第４のプラグの前記第２の方向の中心位置と、前記複数の第４のピラーのうち前記１つの第４のプラグの接続対象である第４のピラーの前記第２の方向の中心位置とのずれ量は、前記複数の第３のプラグのうち、前記１つの第４のプラグに隣接する前記１つの第３のプラグの前記中心位置と前記１つの第３のプラグの接続対象である前記第３のピラーの前記中心位置とのずれ量よりも小さい、
請求項２に記載の半導体記憶装置。
前記積層体の上方に配置され、前記複数の第４のピラーにそれぞれ接続されるとともに、前記複数の第４の上層プラグにそれぞれ接続される複数の第４のプラグと、を更に備え、
前記複数の第４のプラグは、
前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第４のプラグのうちの１つの第４のプラグの前記第２の方向の中心位置と、前記複数の第４のピラーのうち前記１つの第４のプラグの接続対象である第４のピラーの前記第２の方向の中心位置とのずれ量は、前記複数の第３のプラグのうち、前記１つの第４のプラグに隣接する前記１つの第３のプラグの前記中心位置と前記１つの第３のプラグの接続対象である前記第３のピラーの前記中心位置とのずれ量よりも小さい、
請求項２に記載の半導体記憶装置。
【請求項5】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の積層方向と交差する第１の方向に並んだメモリ領域および階段領域を有する積層体と、
前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、
前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、
前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、
前記メモリ領域内における前記板状部の前記第２の方向の一方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第１のピラーと、
前記メモリ領域内における前記板状部の前記第２の方向の他方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、
前記積層体の上方に配置され、前記複数の第１のピラーにそれぞれ接続される複数の第１の下層プラグと、
前記積層体の上方に配置され、前記複数の第２のピラーにそれぞれ接続される複数の第２の下層プラグと、
前記複数の第１の下層プラグの上方に配置され、前記複数の第１の下層プラグにそれぞれ接続される複数の第１の上層プラグと、
前記複数の第２の下層プラグの上方に配置され、前記複数の第２の下層プラグにそれぞれ接続される複数の第２の上層プラグと、を備え、
前記複数の第１の下層プラグの前記第２の方向の中心位置は、
接続対象の前記複数の第１の上層プラグの前記第２の方向の中心位置に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第２の下層プラグは、
前記複数の第１の下層プラグのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される、
半導体記憶装置。
前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、
前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、
前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、
前記メモリ領域内における前記板状部の前記第２の方向の一方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第１のピラーと、
前記メモリ領域内における前記板状部の前記第２の方向の他方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、
前記積層体の上方に配置され、前記複数の第１のピラーにそれぞれ接続される複数の第１の下層プラグと、
前記積層体の上方に配置され、前記複数の第２のピラーにそれぞれ接続される複数の第２の下層プラグと、
前記複数の第１の下層プラグの上方に配置され、前記複数の第１の下層プラグにそれぞれ接続される複数の第１の上層プラグと、
前記複数の第２の下層プラグの上方に配置され、前記複数の第２の下層プラグにそれぞれ接続される複数の第２の上層プラグと、を備え、
前記複数の第１の下層プラグの前記第２の方向の中心位置は、
接続対象の前記複数の第１の上層プラグの前記第２の方向の中心位置に対して前記第２の方向の異なる位置にそれぞれ配置され、
前記複数の第２の下層プラグは、
前記複数の第１の下層プラグのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される、
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数の導電層が積層された構造を有する。このような積層構造中では、製造工程中の応力の発生によって、積層構造中に設けられた構成同士の位置関係に、製品動作上または品質管理上、許容できないずれが生じてしまうことがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１６／０２４０５４７号明細書
【特許文献2】特開２０２２－０３７５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、異なる階層に配置される構造間の接続不良を抑制することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層の積層方向と交差する第１の方向に並んだメモリ領域および階段領域を有する積層体と、前記積層体内を前記積層方向および前記第１の方向に延び、前記積層方向と前記第１の方向とに交差する第２の方向に前記積層体を分割する板状部と、前記階段領域内における前記積層方向に前記板状部と重なる位置に配置され、前記複数の導電層が前記第１の方向に沿って階段状に加工された第１の階段部と、前記階段領域内における前記板状部の前記第２の方向の両側にそれぞれ配置され、前記複数の導電層が階段状に加工された構造であって、前記板状部に対して互いを前記第２の方向に反転させた前記構造を有する第２及び第３の階段部と、前記メモリ領域内における前記板状部の前記第２の方向の一方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第１のピラーと、前記メモリ領域内における前記板状部の前記第２の方向の他方側で前記板状部に沿って配列され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、前記積層体の上方に配置され、前記複数の第１のピラーにそれぞれ接続される複数の第１のプラグと、前記積層体の上方に配置され、前記複数の第２のピラーにそれぞれ接続される複数の第２のプラグと、を備え、前記複数の第１のプラグは、前記第１の方向の位置に応じて、前記板状部に対して前記第２の方向の異なる位置にそれぞれ配置され、前記複数の第２のプラグは、前記複数の第１のプラグのそれぞれの配置を前記板状部に対して前記第２の方向に反転させた位置にそれぞれ配置される。
【図面の簡単な説明】
【0006】
【図1】実施形態１にかかる半導体記憶装置の概略の構成例を示す図。
【図2】実施形態１にかかる半導体記憶装置に生じ得る応力を示す説明図。
【図3】実施形態１にかかる半導体記憶装置のメモリ領域及び選択ゲートコンタクト領域の構成の一例を示す模式図。
【図4】実施形態１にかかる半導体記憶装置のメモリ領域の構成の一例を示す模式図。
【図5】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示するフロー図。
【図6】実施形態１の変形例１にかかる半導体記憶装置のメモリ領域の構成の一例を示す模式図。
【図7】実施形態１の変形例２にかかる半導体記憶装置のメモリ領域の構成の一例を示す模式図。
【図8】実施形態１の変形例３にかかる半導体記憶装置のメモリ領域の構成の一例を示す模式図。
【図9】実施形態１の変形例４にかかる半導体記憶装置のメモリ領域の構成の一例を示す模式図。
【図10】実施形態１の変形例５にかかる半導体記憶装置のメモリ領域の構成の一例を示す模式図。
【図11】実施形態２にかかる半導体記憶装置の概略の構成例を示す図。
【図12】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を例示するフロー図。
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
以下、図面を参照して実施形態１について詳細に説明する。
【0009】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。
【0010】
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
【0011】
図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、及び積層体ＬＭをこの順に備える。
【0012】
基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。
【0013】
周辺回路ＣＵＡは、酸化シリコン膜等の絶縁膜４０で覆われている。絶縁膜４０上にはソース線ＳＬが配置されている。ソース線ＳＬの上方には積層体ＬＭが配置されている。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが交互に積層された構造を有している。最上層のワード線ＷＬの更に上層には、絶縁層ＯＬを介して選択ゲート線ＳＧＤが配置され、最下層のワード線ＷＬの更に下層には、絶縁層ＯＬを介して選択ゲート線ＳＧＳが配置される。
【0014】
ワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳはタングステン層またはモリブデン層等であり、絶縁層ＯＬは酸化シリコン層等である。
【0015】
積層体ＬＭは絶縁膜５０に覆われている。絶縁膜５０は酸化シリコン膜等である。絶縁膜５０は、積層体ＬＭの周囲にも広がっている。
【0016】
積層体ＬＭには、積層体ＬＭを積層方向に貫通し、かつ、Ｘ方向に沿う方向に延びる複数の板状コンタクトＬＩが配置されている。これにより、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割される。複数の板状コンタクトＬＩは、例えば下端部でソース線ＳＬと接続されてソース線コンタクトとして機能する。
【0017】
複数の板状コンタクトＬＩの間には、複数のメモリ領域ＭＲ、選択ゲートコンタクト領域ＳＧＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰが、互いにＸ方向に並んで配置されている。Ｙ方向に隣接する板状コンタクトＬＩ間において、メモリ領域ＭＲ、選択ゲートコンタクト領域ＳＧＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰを含む構成は、例えばフィンガＦＧＲと呼ばれる。
【0018】
Ｙ方向に隣接する２つのフィンガＦＧＲにおいては、Ｘ方向の一方側から他方側に向かって、例えばメモリ領域ＭＲｓ、選択ゲートコンタクト領域ＳＧＲｓ、階段領域ＳＲ、貫通コンタクト領域ＴＰ、選択ゲートコンタクト領域ＳＧＲｔ、及びメモリ領域ＭＲｔがこの順に配置される。これらのフィンガＦＧＲにＹ方向に隣接する他の２つのフィンガＦＧＲにおいては、Ｘ方向の一方側から他方側に向かって、例えばメモリ領域ＭＲｔ、選択ゲートコンタクト領域ＳＧＲｔ、貫通コンタクト領域ＴＰ、階段領域ＳＲ、選択ゲートコンタクト領域ＳＧＲｓ、及びメモリ領域ＭＲｓがこの順に配置される。
【0019】
したがって、半導体記憶装置１は、Ｙ方向に並ぶ４つのフィンガＦＧＲを最小単位として、この最小単位をＹ方向に周期的に繰り返すパターンを有する。
【0020】
なお、Ｘ方向に並ぶ複数のメモリ領域ＭＲ及び複数の選択ゲートコンタクト領域ＳＧＲを区別するため、便宜上、貫通コンタクト領域ＴＰを介することなく階段領域ＳＲに隣接するものをメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓと表記する。また、貫通コンタクト領域ＴＰを介して階段領域ＳＲにＸ方向に並ぶものをメモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔと表記する。これらを区別しないときは、単にメモリ領域ＭＲ及び複数の選択ゲートコンタクト領域ＳＧＲと記載する。
【0021】
メモリ領域ＭＲには、積層体ＬＭを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬは、ＭＡＮＯＳ（Ｍｅｔａｌ－Ａｌｕｍｉｎａ－Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｓｉｌｉｃｏｎ）構造と呼ばれる多層構造を有しており、ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。
【0022】
階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状もしくは渓谷様とも称する形状に掘り下げられた複数の階段部分を含む。階段部分の各段は、各階層のワード線ＷＬ等により構成される。各階層のワード線ＷＬは、階段領域ＳＲのＹ方向片側の部分を介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。階段部分のうちの階段部ＳＰの各段のテラス部分には、各階層のワード線ＷＬに接続するコンタクトＣＣがそれぞれ配置される。これらのコンタクトＣＣは、積層体ＬＭの上層配線等を介して周辺回路ＣＵＡに電気的に接続される。
【0023】
これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。
【0024】
なお、本明細書においては、階段状に加工されたワード線ＷＬのテラス面が向いた方向を上方向と規定する。
【0025】
選択ゲートコンタクト領域ＳＧＲでは、１つ、または複数の選択ゲート線ＳＧＤがＸ方向に沿って階段状に加工されている。それぞれの選択ゲート線ＳＧＤには、コンタクトＣＣが接続されている。なお、選択ゲート線ＳＧＤに接続されるコンタクトＣＣは、積層体ＬＭのＸ方向両端部にも配置されてよい。
【0026】
貫通コンタクト領域ＴＰには、積層体ＬＭを貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰのコンタクトＣＣとを接続する。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４等を介して周辺回路ＣＵＡにより制御される。
【0027】
以上のように構成される半導体記憶装置１には、半導体記憶装置１に含まれる各種構成間に応力が生じうる。
【0028】
図２は、実施形態１にかかる半導体記憶装置１に生じ得る応力を示す説明図である。図２（ａ）は、半導体記憶装置１に生じ得る応力を模式的に示した平面図である。図２（ｂ）～図２（ｅ）は、半導体記憶装置１のＸ方向に異なる位置におけるＹ方向に沿う断面図である。
【0029】
図２に示すように、半導体記憶装置１には、フィンガＦＧＲごとに、メモリ領域ＭＲ、並びに階段領域ＳＲまたは貫通コンタクト領域ＴＰがＸ方向に並んで配置される。メモリ領域ＭＲ、並びに階段領域ＳＲまたは貫通コンタクト領域ＴＰの間には、選択ゲートコンタクト領域ＳＧＲが配置される。
【0030】
選択ゲートコンタクト領域ＳＧＲでは、１つ、または複数の選択ゲート線ＳＧＤがＸ方向に沿って階段状に加工され、それぞれの選択ゲート線ＳＧＤにコンタクトＣＣが接続されている。階段領域ＳＲは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工された階段部ＳＰを有しており、それぞれのワード線ＷＬ及び選択ゲート線ＳＧＳにコンタクトＣＣが接続されている。
【0031】
また、階段領域ＳＲ及び選択ゲートコンタクト領域ＳＧＲには柱状部ＨＲが配置されている。柱状部ＨＲは、積層体ＬＭの積層方向に積層体ＬＭ内を延びており、後述する半導体記憶装置１の製造工程において積層体ＬＭを支持する。階段領域ＳＲに配置される柱状部ＨＲは、例えば酸化シリコン層等の絶縁層の単体構造を有する。選択ゲートコンタクト領域ＳＧＲに配置される柱状部ＨＲは、例えばピラーＰＬと同様、ＭＡＮＯＳ構造を備える。
【0032】
また、複数の柱状部ＨＲは、図示はしないが、貫通コンタクト領域ＴＰにも配置されている。貫通コンタクト領域ＴＰに配置される柱状部ＨＲは、選択ゲートコンタクト領域ＳＧＲの柱状部ＨＲと同様、例えばＭＡＮＯＳ構造を備える。
【0033】
階段領域ＳＲは、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳが階段状に加工された階段部分がＸ方向の両側およびＹ方向の両側を取り囲む擂り鉢状の形状を有する。つまり、Ｘ方向の両側の階段部分は、Ｘ方向に互いに対向し、互いの側に向かって下降していく。また、Ｙ方向の両側の階段部分は、Ｙ方向に互いに対向し、互いの側に向かって下降していく。この擂り鉢状の領域には、少なくとも積層体ＬＭの高さ位置まで絶縁膜５０が充填されている。
【0034】
Ｘ方向の両側の階段部分のうち、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲから離れた側に配置される階段部分は階段部ＳＰを構成している。階段領域ＳＲには、積層体ＬＭの積層方向に重なる位置で階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩが配置されており、階段部ＳＰもまた、板状コンタクトＬＩによりＹ方向に分割されている。このため、１つの階段領域ＳＲは、板状コンタクトＬＩを挟んでＹ方向両側に配置される２つの階段部ＳＰを含む。
【0035】
Ｘ方向の両側の階段部分のうち、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲに近い側に配置される階段部分は、コンタクトＣＣが配置されないダミーの階段部である。ダミー階段部は、階段状のワード線ＷＬ等により構成された階段部ＳＰよりも狭いテラス面と、階段部ＳＰよりも短い階段長とを有する。
【0036】
ここで、各階段部分の階段長は、それらの階段部分の最上段から最下段までの長さである。また、それらの階段部分の最下段の下方に位置する底面部分を階段長に含めてもよい。
【0037】
Ｙ方向の両側の階段部分は、Ｘ方向に階段部ＳＰに対向するダミー階段部と同様、コンタクトＣＣが配置されないダミーの階段部である。Ｙ方向両側のダミー階段部もまた、階段状のワード線ＷＬ等により構成され、階段部ＳＰよりも狭いテラス面と、階段部ＳＰよりも短い階段長とを有する。また、これらのダミー階段部の階段長は、Ｘ方向の位置に応じて異なっている。
【0038】
より詳細には、Ｘ方向両側の階段部分の上層のワード線ＷＬ等が階段状に加工された部分とＹ方向に並ぶ位置では、Ｙ方向両側のダミー階段部の階段長は短く、Ｘ方向両側の階段部分の下層のワード線ＷＬ等が階段状に加工された部分とＹ方向に並ぶ位置では、Ｙ方向両側のダミー階段部の階段長は長い。Ｘ方向両側の階段部分の最下層の選択ゲート線ＳＧＳが階段状に加工された部分とＹ方向に並ぶ位置では、Ｙ方向両側のダミー階段部の階段長は例えば最長となる。
【0039】
したがって、最下層の選択ゲート線ＳＧＳが階段状に加工された部分では、Ｙ方向両側の階段部分におけるＹ方向の幅が最大となる。
【0040】
また、Ｙ方向に対向するダミー階段部は、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩによって互いに隔てられている。これらのダミー階段部は、板状コンタクトＬＩに対して互いをＹ方向に反転させた構造を有している。つまり、板状コンタクトＬＩのＹ方向両側のダミー階段部は、板状コンタクトＬＩに対して実質的に線対称の構造を有する。
【0041】
なお、本明細書において、実質的に線対称、実質的に直線状、実質的に等しい、実質的に一致、実質的に一定、等の表現を用いた場合には、完全に線対称、直線状、等しい、一致、一定である場合のほか、半導体記憶装置１の製造誤差を許容する程度に、線対称、直線状、等しい、一致、一定である場合を含む。
【0042】
以上のように複数の階段部分が配置されることで、これらの階段部分で囲まれた領域は、なだらかな階段部ＳＰを一方に有し、それ以外の方向に急峻な階段部分を有する擂り鉢状もしくは渓谷様とも称する形状を有する。
【0043】
ここで、積層体ＬＭは、例えば複数のワード線ＷＬに対応する犠牲層および複数の絶縁層ＯＬ等を２回に分けて積層した２Ｔｉｅｒ構造を取る。２Ｔｉｅｒ構造の積層体ＬＭにおいては、階段部ＳＰ及びダミー階段部もまた２段階に分けて形成される。このとき、半導体記憶装置１の機能に寄与しないダミー階段部の階段長を極力短くするため、上下段のダミー階段部は、積層体ＬＭの積層方向に互いに重なり合うように形成される。
【0044】
図２（ｂ）は、階段部ＳＰの最下層のワード線ＷＬまたは選択ゲート線ＳＧＳが階段状に加工された部分のＹ方向に沿う断面図である。階段部ＳＰの図２（ｂ）に示す部分は、階段領域ＳＲにおける擂り鉢形状の最深部に相当し、この擂り鉢形状に充填される絶縁膜５０の厚さも最大となる。また、擂り鉢形状の最深部は、Ｙ方向両側のダミー階段部のＹ方向の幅が最大となる部分でもあり、この部分では絶縁膜５０の幅も最大となる。
【0045】
ここで、複数の異種層が多層に積層された積層体ＬＭと、比較的大きな体積を有する絶縁膜５０との間には、互いに異なる応力が生じうる。また、積層体ＬＭは、例えば窒化シリコン層等の複数の犠牲層と、複数の絶縁層ＯＬとを積層した後、犠牲層を導電層に置き換えてワード線ＷＬとすることにより形成される。積層体ＬＭと絶縁膜５０との間に生じる応力は、このような置き換え処理の際に顕著となる。
【0046】
このため、階段部ＳＰの図２（ｂ）に示す部分では、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩは、積層体ＬＭの置き換え処理時の応力により、上端部が圧縮され、下端部が膨張したテーパ形状となる傾向にある。一方、この板状コンタクトＬＩにＹ方向両側で隣接する板状コンタクトＬＩは積層体ＬＭ中に配置されているため、上端部が膨張し、下端部が圧縮されたテーパ形状となる傾向にある。
【0047】
また、階段部ＳＰの図２（ｂ）に示す部分では、柱状部ＨＲの上部が、積層体ＬＭの置き換え処理時の応力により、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩに引っ張られ、この板状コンタクトＬＩ側へと傾いた状態となる傾向にある。一方、コンタクトＣＣは、例えば積層体ＬＭの置き換え処理後に形成され、積層体ＬＭの置き換え処理時の応力を受けないため、概ね垂直に絶縁膜５０中を延びている。
【0048】
なお、図２（ｂ）においては、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ近傍の柱状部ＨＲのみを示している。しかし、柱状部ＨＲは、階段領域ＳＲ全体に亘って分散して配置されている。
【0049】
図２（ｃ）は、階段部ＳＰの中層のワード線ＷＬが階段状に加工された部分のＹ方向に沿う断面図である。階段部ＳＰの図２（ｃ）に示す部分では、階段領域ＳＲにおける擂り鉢形状は階段部ＳＰの図２（ｂ）に示す部分よりも浅く、擂り鉢形状のＹ方向の幅は階段部ＳＰの図２（ｂ）に示す部分よりも狭い。この部分では、絶縁膜５０も階段部ＳＰの図２（ｂ）に示す部分より薄く、かつ、狭くなる。
【0050】
このため、階段部ＳＰの図２（ｃ）に示す部分では、図２（ｂ）に示す部分よりも、積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる応力が小さい。この部分では、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側への柱状部ＨＲの傾きも、階段部ＳＰの図２（ｂ）に示す部分の柱状部ＨＲよりは緩和される。
【0051】
なお、図２（ｃ）においても、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ近傍の柱状部ＨＲのみを示している。
【0052】
積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる上記のような応力は、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲにも影響を及ぼし得る。図２（ａ）に、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲに働く応力の大きさ及び向きを矢印で示す。
【0053】
図２（ａ）に示すように、貫通コンタクト領域ＴＰを介することなく階段領域ＳＲと隣接するメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓにおいて、メモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓには、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側に向かう応力が働く。また、選択ゲートコンタクト領域ＳＧＲｓは、メモリ領域ＭＲｓよりも階段領域ＳＲに近いため、上記のような応力の影響をより顕著に受ける。また、メモリ領域ＭＲｓ内においては、階段領域ＳＲに近づくほど、上記のような応力の影響がより顕著に表れる。
【0054】
このため、メモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓにそれぞれ配置されるピラーＰＬ及び柱状部ＨＲもまた、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側へと傾く場合がある。
【0055】
図２（ｄ）は、階段領域ＳＲ寄りのメモリ領域ＭＲｓにおけるＹ方向に沿う断面図である。図２（ｄ）に示すように、メモリ領域ＭＲ（ＭＲｓ，ＭＲｔ）には、Ｙ方向に隣接する板状コンタクトＬＩ間の積層体ＬＭ上層部を複数の選択ゲート線ＳＧＤの区画に分離する分離層ＳＨＥが、概ねＸ方向に沿う方向に延びている。分離層ＳＨＥは、メモリ領域ＭＲ（ＭＲｓ，ＭＲｔ）から選択ゲートコンタクト領域ＳＧＲ（ＳＧＲｓ，ＳＧＲｔ）へと延び、選択ゲートコンタクト領域ＳＧＲに隣接する階段領域ＳＲまたは貫通コンタクト領域ＴＰに到達する。
【0056】
また、メモリ領域ＭＲｓの図２（ｄ）に示す部分では、例えば階段領域ＳＲからＸ方向に離れた部分よりも、積層体ＬＭの置き換え処理時の応力が比較的強く働く。したがって、メモリ領域ＭＲｓのこの部分に配置されるピラーＰＬでは、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側への傾きが比較的大きくなる傾向にある。
【0057】
図２（ｅ）は、選択ゲートコンタクト領域ＳＧＲｓにおけるＹ方向に沿う断面図である。階段領域ＳＲにＸ方向に隣接する選択ゲートコンタクト領域ＳＧＲｓでは、積層体ＬＭの置き換え処理時の応力がいっそう強く働く。したがって、選択ゲートコンタクト領域ＳＧＲｓに配置される柱状部ＨＲでは、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側への傾きがいっそう大きくなる傾向にある。
【0058】
なお、選択ゲートコンタクト領域ＳＧＲにおいては、分離層ＳＨＥによって積層体ＬＭ上層部が複数の選択ゲート線ＳＧＤの区画に分離された、それぞれの選択ゲート線ＳＧＤの区画に、これらの選択ゲート線ＳＧＤに接続されるコンタクトＣＣが配置される。
【0059】
図２（ｅ）においては、１つの分離層ＳＨＥによって分離された区画のそれぞれに配置される幾つかの柱状部ＨＲを示しているが、選択ゲートコンタクト領域ＳＧＲにおいても、複数の柱状部ＨＲが全体的に分散して配置されている。
【0060】
また、貫通コンタクト領域ＴＰを介して階段領域ＳＲとＸ方向に並ぶメモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲ（図１のメモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔ）においても、メモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔには、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側に向かう応力が働いている。
【0061】
また、貫通コンタクト領域ＴＰを介する場合でも、選択ゲートコンタクト領域ＳＧＲｔは、メモリ領域ＭＲｔよりも階段領域ＳＲに近いため、上記のような応力の影響がより顕著に表れる。また、メモリ領域ＭＲｔ内においては、階段領域ＳＲに近づくほど、上記のような応力の影響がより顕著に表れる。
【0062】
したがって、これらのメモリ領域ＭＲｔ及び選択ゲートコンタクト領域ＳＧＲｔにおいても、ピラーＰＬ及び柱状部ＨＲは、応力の強度に応じて、つまり、階段領域ＳＲからのＸ方向の距離に応じて、貫通コンタクト領域ＴＰを介してＸ方向に並ぶ階段領域ＳＲを分割する板状コンタクトＬＩ側へと傾く傾向にある。
【0063】
ただし、このような応力の影響は、貫通コンタクト領域ＴＰを介さずに階段領域ＳＲとＸ方向に隣接するメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓよりも小さい。
【0064】
【0065】
図３は、実施形態１にかかる半導体記憶装置１のメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓの構成の一例を示す模式図である。図３（ａ）は、ピラーＰＬの詳細構成を示す断面図である。図３（ｂ）は、メモリ領域ＭＲｓの一部、及び選択ゲートコンタクト領域ＳＧＲｓの一部を含む上面図である。
【0066】
より具体的には、図３（ｂ）は、貫通コンタクト領域ＴＰを介することなく、Ｘ方向に階段領域ＳＲに隣接するメモリ領域ＭＲｓ及び選択ゲートコンタクト領域ＳＧＲｓのフィンガＦＧＲの２つ分の領域を示している。
【0067】
なお、図３（ｂ）においては、メモリ領域ＭＲｓのプラグＶＹを含む上層構造、及び選択ゲートコンタクト領域ＳＧＲのコンタクトＣＣ等が省略されている。また、図３（ｂ）に示す３つの板状コンタクトＬＩのうち、メモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲに隣接する階段領域ＳＲと積層体ＬＭの積層方向に重なり、その階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩを、中央の板状コンタクトＬＩとも呼ぶ。
【0068】
図３（ａ）に示すように、２Ｔｉｅｒ構造の積層体ＬＭにおいては、ピラーＰＬもまた２段階に分けて形成される。このため、ピラーＰＬは、積層体ＬＭの下層部分に配置される下部ピラーＬＭＨと、積層体ＬＭの上層部分に配置され下部ピラーＰＬと接続される上部ピラーＵＭＨとを備える。
【0069】
ピラーＰＬの上端部には、積層体ＬＭの上方に配置されるプラグＣＨが接続される。ピラーＰＬ及びプラグＣＨは、積層体ＬＭの積層方向から見て、例えば円形、楕円形、または小判形（オーバル形）の形状を有する。
【0070】
積層体ＬＭの積層方向から見たプラグＣＨの断面積は、例えば積層体ＬＭの積層方向から見たピラーＰＬの断面積よりも小さく、積層体ＬＭの積層方向から見たプラグＣＨの形状が、実質的にピラーＰＬの形状の相似形となっていてもよい。
【0071】
プラグＣＨには、プラグＣＨの更に上方に配置されるプラグＶＹが接続される。プラグＶＹは、積層体ＬＭの積層方向から見て、例えばピラーＰＬ及びプラグＣＨよりもＹ方向に細長い楕円形の形状を有する。また、プラグＶＹのＸ方向の中心位置は、例えばピラーＰＬ及びプラグＣＨのＸ方向の中心位置に対して若干オフセットされている。
【0072】
ピラーＰＬは、これらのプラグＣＨ，ＶＹを介して、例えば積層体ＬＭの上層に配置される図示しないビット線ＢＬ（図１参照）に接続される。ピラーＰＬに形成されるメモリセルが保持するデータは、ビット線ＢＬを介して周辺回路ＣＵＡが備えるセンスアンプに読み出される。
【0073】
図３（ｂ）に示すように、Ｙ方向に隣接する板状コンタクトＬＩ間において、メモリ領域ＭＲｓには複数のピラーＰＬが分散して配置される。複数のピラーＰＬは、積層体ＬＭの積層方向から見て、例えば千鳥状の配置を取る。
【0074】
ただし、複数のピラーＰＬは、上述の積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる応力の影響を受けている。このため、設計上、Ｘ方向に沿う方向に直線状に並ぶはずの複数のピラーＰＬの配列は、階段領域ＳＲに近づくほど、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ側、つまり、中央の板状コンタクトＬＩ側へと近づいていく場合がある。より詳細には、ピラーＰＬの少なくとも上部ピラーＵＭＨにおいて、階段領域ＳＲ側ほど板状コンタクトＬＩ側への傾きが大きくなっていく。
【0075】
これにより、Ｘ方向に沿う方向に並ぶ個々のピラーＰＬのＹ方向の中心位置は、階段領域ＳＲに近づくほど、中央の板状コンタクトＬＩ側へと段階的に近づいていく。なお、ピラーＰＬの傾き如何にかかわらず、ピラーＰＬのＹ方向の中心位置は、ピラーＰＬ上面のＹ方向の中心位置を基準に決定されるものとする。また、図３（ｂ）の上面図において、ピラーＰＬの配置位置は、その上端部側での位置を示しており、以下の上面図におけるピラーＰＬ及び柱状部ＨＲの配置位置についても同様とする。
【0076】
このような複数のピラーＰＬの配列は、板状コンタクトＬＩを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、このような複数のピラーＰＬの配列は、板状コンタクトＬＩに対して実質的に線対称となっている。
【0077】
なお、図３（ｂ）においては、複数のピラーＰＬへの応力影響を強調して示しているため、一部のピラーＰＬ及びプラグＣＨが板状コンタクトＬＩに接触して描かれている。しかし、実際の半導体記憶装置１においては、ピラーＰＬ及びプラグＣＨと板状コンタクトＬＩとは電気的な導通が生じないよう所定距離を保って配置される。
【0078】
また、Ｙ方向に隣接する板状コンタクトＬＩ間において、選択ゲートコンタクト領域ＳＧＲ及び階段領域ＳＲには、複数の柱状部ＨＲが配置される。ここで、図３（ｂ）においては、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩ、及び積層体ＬＭ上層部をＹ方向に分割する分離層ＳＨＥの近傍の柱状部ＨＲのみを示しているが、複数の柱状部ＨＲは、Ｙ方向に隣接する板状コンタクトＬＩ間において、積層体ＬＭの積層方向から見て、例えばグリッド状または千鳥状に分散された配置を取る。
【0079】
ただし、複数の柱状部ＨＲもまた、上述の積層体ＬＭの置き換え処理時に積層体ＬＭと絶縁膜５０との間に生じる応力の影響を受けている。
【0080】
このため、設計上、Ｘ方向に沿う方向に直線状に並ぶはずの複数の柱状部ＨＲの配列は、例えば選択ゲートコンタクト領域ＳＧＲにおいて、階段領域ＳＲに近づくほど、中央の板状コンタクトＬＩ側へと近づいていく場合がある。より詳細には、柱状部ＨＲの少なくとも上部構造において、階段領域ＳＲ側ほど板状コンタクトＬＩ側への傾きが大きくなっていく。
【0081】
このような複数の柱状部ＨＲの配列もまた、板状コンタクトＬＩを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、このような複数の柱状部ＨＲの配列は、板状コンタクトＬＩに対して実質的に線対称となっている。
【0082】
なお、図３（ｂ）においては、複数の柱状部ＨＲへの応力影響を強調して示しているため、一部の柱状部ＨＲが板状コンタクトＬＩに接触して描かれている。しかし、実際の半導体記憶装置１においては、ＭＡＮＯＳ構造を有する柱状部ＨＲと、板状コンタクトＬＩとは電気的な導通が生じないよう所定距離を保って配置される。ただし、階段領域ＳＲに配置され絶縁層の単体構造を有する柱状部ＨＲと、板状コンタクトＬＩとの干渉は、ある程度許容されている。
【0083】
また、Ｙ方向に隣接する板状コンタクトＬＩ間において、メモリ領域ＭＲおよび選択ゲートコンタクト領域ＳＧＲには、積層体ＬＭ上層部の選択ゲート線ＳＧＤを貫通する分離層ＳＨＥが配置されている。
【0084】
分離層ＳＨＥは、例えば選択ゲート線ＳＧＤを貫通する絶縁層等で構成されており、メモリ領域ＭＲおよび選択ゲートコンタクト領域ＳＧＲをＸ方向に沿う方向に延び、階段領域ＳＲに到達する。このように、分離層ＳＨＥは、Ｙ方向に隣接する板状コンタクトＬＩ間において、積層体ＬＭの最上層の導電層を含む１つ、または複数の導電層を貫通して、これらの導電層を複数の選択ゲート線ＳＧＤの区画に分離している。
【0085】
なお、分離層ＳＨＥは、一部のピラーＰＬと、積層体ＬＭの積層方向に重なる位置に配置される場合がある。この場合、これらのピラーＰＬ上にはプラグＣＨ，ＶＹ等は接続されず、実効的なメモリセルが形成されない。このため、分離層ＳＨＥと重なるピラーＰＬは、半導体記憶装置１の機能に寄与しないダミーピラーとなる。
【0086】
図４は、実施形態１にかかる半導体記憶装置１のメモリ領域ＭＲｓの構成の一例を示す模式図である。
【0087】
より具体的には、図４の紙面左側の上下の図面は、図３（ｂ）に示すメモリ領域ＭＲｓの選択ゲートコンタクト領域ＳＧＲｓからＸ方向に離れた側の一部拡大上面図であって、中央の板状コンタクトＬＩを挟んで向かい合う領域を示す。
【0088】
【0089】
上記のように、積層体ＬＭの置き換え処理時にピラーＰＬが受ける応力影響は、階段領域ＳＲからＸ方向に離れるほど低減する。
【0090】
図４の紙面左側に示すように、例えばメモリ領域ＭＲｓの選択ゲートコンタクト領域ＳＧＲｓ及び階段領域ＳＲからＸ方向に離れた側においては、複数のピラーＰＬの配列は、設計したとおり、例えばＸ方向に沿う方向に実質的に直線状に並ぶ。
【0091】
また、複数のピラーＰＬにそれぞれ接続されるプラグＣＨも、設計上、例えばＸ方向に沿う方向に実質的に直線状に並ぶこととなる。また、設計上、個々のプラグＣＨの中心位置は、接続対象のピラーＰＬの中心位置と実質的に一致する。
【0092】
さらに、プラグＣＨを介して複数のピラーＰＬにそれぞれ接続されるプラグＶＹも、設計上、例えばＸ方向に沿う方向に実質的に直線状に並ぶ。つまり、複数の配列のそれぞれにおいて、複数のプラグＶＹのそれぞれのＹ方向の中心位置は、図４に示す破線で示した直線上に実質的に並ぶこととなる。
【0093】
ここで、複数のプラグＶＹのＹ方向の中心位置は２列ごとに、設計上のピラーＰＬのＹ方向の中心位置からオフセットされている。
【0094】
つまり、複数のプラグＶＹの配列のうち、中央の板状コンタクトＬＩに隣接する２列では、複数のプラグＶＹのＹ方向の中心位置は、設計上のピラーＰＬのＹ方向の中心位置よりも、板状コンタクトＬＩに近づく方向にずれている。また、これらのプラグＶＹのＸ方向の中心位置は、上述のとおり、設計上のピラーＰＬのＸ方向の中心位置に対してオフセットされている。
【0095】
また、複数のプラグＶＹの配列のうち、中央の板状コンタクトＬＩから離れた側の２列では、複数のプラグＶＹのＹ方向の中心位置は、設計上のピラーＰＬのＹ方向の中心位置よりも、板状コンタクトＬＩから遠ざかる方向にずれている。また、これらのプラグＶＹのＸ方向の中心位置は、上述のとおり、設計上のピラーＰＬのＸ方向の中心位置に対し、板状コンタクトＬＩに隣接する２列のプラグＶＹとは反対方向にオフセットされている。
【0096】
したがって、板状コンタクトＬＩに対してＹ方向に隣接する複数のプラグＶＹのＹ方向の中心位置と、板状コンタクトＬＩからＹ方向に２列目の複数のプラグＶＹのＹ方向の中心位置との間の距離は、板状コンタクトＬＩからＹ方向に３列目および４列目の複数のプラグＶＹのＹ方向の中心位置間の距離と実質的に等しい。
【0097】
一方で、板状コンタクトＬＩからＹ方向に２列目および３列目の複数のプラグＶＹのＹ方向の中心位置間のＹ方向の距離は、１列目と２列目、または３列目と４列目のように、Ｙ方向に互いに隣接する他の配列におけるプラグＶＹのＹ方向の中心間距離よりも長い。
【0098】
ただし、複数のプラグＶＹの配列のうち、中央の板状コンタクトＬＩに近い側の２列と、中央の板状コンタクトＬＩから離れた側の２列とが、互いからＹ方向に離れるようにオフセットされていればよく、中央の板状コンタクトＬＩに近い側の２列間のＹ方向の距離と、中央の板状コンタクトＬＩから離れた側の２列間のＹ方向の距離とが異なっていてもよい。
【0099】
この場合であっても、板状コンタクトＬＩからＹ方向に２列目および３列目の複数のプラグＶＹのＹ方向の中心位置間は、１列目と２列目、または３列目と４列目の間における複数のプラグＶＹのＹ方向の中心位置間のそれぞれよりも、Ｙ方向の距離が長くなる。
【0100】
図４の紙面右側に示すように、メモリ領域ＭＲｓの選択ゲートコンタクト領域ＳＧＲｓ寄りに配置されるピラーＰＬは、応力の影響により、例えば設計通りの直線状の配列を外れて、階段領域ＳＲに近づくほど中央の板状コンタクトＬＩに近づいている。
【0101】
一方、積層体ＬＭの置き換え処理時の応力影響を受けるピラーＰＬに対し、プラグＣＨを介して接続される積層体ＬＭ上方のプラグＶＹには、そのような応力の影響は及ばない。したがって、複数のプラグＶＹの配列は、選択ゲートコンタクト領域ＳＧＲｓ及び階段領域ＳＲ寄りの領域においても、設計したとおり、例えばＸ方向に沿う方向に実質的に直線状に並ぶ。つまり、複数の配列のそれぞれにおいて、複数のプラグＶＹのそれぞれのＹ方向の中心位置は、図４に示す破線で示した直線上に実質的に並ぶこととなる。
【0102】
これらのプラグＶＹと同様、積層体ＬＭの上方に配置されるプラグＣＨもまた、積層体ＬＭの置き換え処理時の応力の影響を受けない。しかし、実施形態１の半導体記憶装置１においては、複数のプラグＣＨの幾つかが、接続対象のピラーＰＬに合わせてＹ方向に調整された配置を有する。図４の紙面右側には、ピラーＰＬに合わせてＹ方向の配置位置が調整されたプラグＣＨ１を示す。
【0103】
図４の紙面右側に示すように、例えば中央の板状コンタクトＬＩに近づく方向に位置ずれが生じたピラーＰＬにおいて、それぞれのプラグＣＨ１のＹ方向の中心位置と、接続対象のピラーＰＬのＹ方向の中心位置とは実質的に一致している。これにより、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨ１の配列は、階段領域ＳＲに近づくほど、中央の板状コンタクトＬＩ側へと近づいていく。
【0104】
またこれにより、Ｘ方向に沿う方向に並ぶ個々のプラグＣＨ１のＹ方向の中心位置は、階段領域ＳＲに近づくほど、接続対象のプラグＶＹのＹ方向の中心位置に対して、板状コンタクトＬＩ側へと段階的に近づく方向にずれていく。
【0105】
また、これらのプラグＣＨ１の配列も、中央の板状コンタクトＬＩを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、複数のプラグＣＨ１の配列は、中央の板状コンタクトＬＩに対して実質的に線対称となっている。
【0106】
なお、図４においては、複数のピラーＰＬへの応力影響を強調して示しているため、一部のプラグＶＹと、このプラグＶＹの接続対象ではないピラーＰＬとが接触して描かれている。しかし、実際の半導体記憶装置１においては、プラグＶＹと非接続対象のピラーＰＬとは電気的な導通が生じないよう所定距離を保って配置される。
【0107】
以上のように、複数のプラグＣＨ１のＹ方向の位置を、接続対象のピラーＰＬに合わせて調整する場合、例えば階段領域ＳＲに充填される絶縁膜５０と、その周囲の積層体ＬＭとの応力シミュレーションに基づいて、複数のプラグＣＨ１のＹ方向の配置位置を決定することができる。あるいは、半導体記憶装置１の試作品等におけるピラーＰＬの位置ずれを測定した実測値に基づいて、複数のプラグＣＨ１のＹ方向の配置位置を決定してもよい。
【0108】
また、図４においては、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｓを介して隣接するメモリ領域ＭＲｓの構成例について説明した。しかし、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｔ及び貫通コンタクト領域ＴＰを介して隣接するメモリ領域ＭＲｔについても、実施形態１の構成を適用することができる。このようなメモリ領域ＭＲｔにおける応力は、図４に示すメモリ領域ＭＲｓよりも小さいため、プラグＣＨ１の補正量も、図４の例より小さくてよい。
【0109】
【0110】
図５に示すように、シリコン基板等の基板ＳＢ上に、周辺回路ＣＵＡ及び下層配線等を形成する（ステップＳ１０１）。周辺回路ＣＵＡ及び下層配線等は絶縁膜４０で覆われる。絶縁膜４０上にはソース線ＳＬが形成される。
【0111】
次に、ソース線ＳＬの上方に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して下層のＯＮＯ構造を積層し、１段目の積層体を形成する（ステップＳ１１１）。また、１段目の積層体に下層の階段部を形成し、これにより生じた凹部を絶縁膜５０で埋め込む（ステップＳ１１２）。
【0112】
また、１段目の積層体に、下部ピラーＬＭＨ、及び柱状部ＨＲの下部構造である下部柱状部ＬＨＲを形成する（ステップＳ１１３）。ただし、この段階において、下部ピラーＬＭＨ及び下部柱状部ＬＨＲはアモルファスシリコン層等の犠牲層で充填されている。
【0113】
次に、１段目の積層体上に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して、上層のＯＮＯ構造を積層し、２段目の積層体を形成する（ステップＳ１２１）。また、２段目の積層体に上層の階段部を形成し、これにより生じた凹部を絶縁膜５０で埋め込む（ステップＳ１２２）。
【0114】
また、２段目の積層体に、上部ピラーＵＭＨ、及び柱状部ＨＲの上部構造である上部柱状部ＵＨＲとなるメモリホール及びホールをそれぞれ形成する（ステップＳ１２３）。また、これらのメモリホール及びホールを介して、下部ピラーＬＭＨ及び下部柱状部ＬＨＲに充填される犠牲層を除去する。
【0115】
次に、下部ピラーＬＭＨ及び上部ピラーＵＭＨ、並びに選択ゲートコンタクト領域ＳＧＲの下部柱状部ＬＨＲ及び上部柱状部ＵＨＲにＭＡＮＯＳ構造を形成し、ピラーＰＬ及び柱状部ＨＲを形成する（ステップＳ１３１）。一方、階段領域ＳＲには、下部柱状部ＬＨＲ及び上部柱状部ＵＨＲに絶縁層が充填された柱状部ＨＲを形成する。
【0116】
次に、２Ｔｉｅｒ構造の積層体を貫通するスリットＳＴ、及び後に貫通コンタクトＣ４となる貫通孔を形成する（ステップＳ１３２）。また、Ｙ方向に隣接するスリットＳＴ間で、貫通コンタクトＣ４が形成されることとなる領域をＹ方向両側から挟み込むバリア層を形成して、貫通コンタクト領域ＴＰとなる領域を確保する（ステップＳ１３３）。
【0117】
次に、スリットＳＴを介して熱リン酸等の除去液を流入させて、積層体の犠牲層を除去する（ステップＳ１３４）。また、スリットＳＴを介してタングステン等の原料ガスを流入させて、犠牲層が除去された部分に複数のワード線ＷＬ等を形成する（ステップＳ１３５）。
【0118】
このような置き換え処理により、複数のワード線ＷＬと複数の絶縁層ＯＬ等とが交互に積層された２Ｔｉｅｒ構造の積層体ＬＭが形成される。また、上記のバリア層で挟まれた領域では、犠牲層の除去液およびタングステン等の原料ガスの流入が阻まれる。このため、複数の犠牲層と複数の絶縁層ＯＬとが積層された積層体が維持されて、貫通コンタクト領域ＴＰとなる。
【0119】
また、上記置き換え処理の際、階段領域ＳＲをＹ方向に分割するスリットＳＴの上端部が圧縮され、スリットＳＴのＹ方向両側のフィンガＦＧＲに属するピラーＰＬ及び柱状部ＨＲ等の構成が応力の影響を受けてスリットＳＴ側へと傾くことがある。
【0120】
次に、スリットＳＴ及び貫通孔内に絶縁層等のライナ層を形成し、更に導電層を充填して、板状コンタクトＬＩ及び貫通コンタクトＣ４をそれぞれ形成する（ステップＳ１３６）。また、メモリ領域ＭＲをＸ方向に沿う方向に延び、階段領域ＳＲに到達する分離層ＳＨＥを形成する（ステップＳ１３７）。これにより、積層体ＬＭの上層部分に１つ、または複数の選択ゲート線ＳＧＤが形成される。
【0121】
次に、積層体ＬＭの上方の階層に、後にプラグＣＨとなるホールを形成する（ステップＳ１４１）。このとき、位置ずれしたピラーＰＬの位置に合わせてホールを形成することができる。また、階段領域ＳＲ及び選択ゲートコンタクト領域ＳＧＲに、後にコンタクトＣＣとなる複数のコンタクトホールを形成する（ステップＳ１４２）。
【0122】
次に、これらのホール及びコンタクトホール内に絶縁層等のライナ層を形成し、更にタングステン等の導電層を充填する。これにより、複数のピラーＰＬにそれぞれ接続されるプラグＣＨ、及び複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されるコンタクトＣＣが形成される（ステップＳ１４３）。これらのプラグＣＨには、位置ずれしたピラーＰＬに合わせて配置されるプラグＣＨ１が含まれる。
【0123】
次に、プラグＣＨの更に上方の階層に、プラグＣＨ及びコンタクトＣＣにそれぞれ接続されるプラグＶＹ，Ｖ０を形成する（ステップＳ１４４）。また、プラグＶＹの更に上方の階層に、プラグＶＹに接続されるビット線ＢＬを形成する（ステップＳ１４５）。また、プラグＶ０の更に上方の階層に、プラグＶ０に接続される上層配線を形成する（ステップＳ１４６）。
【0124】
以上により、実施形態１の半導体記憶装置１が製造される。
【0125】
なお、図５に示す処理順はあくまで一例であって、適宜変更可能である。例えばステップＳ１１２の処理とステップＳ１１３の処理とは入れ替え可能であり、ステップＳ１２２の処理とステップＳ１２３，Ｓ１３１の処理とは入れ替え可能である。ステップＳ１４１の処理とステップＳ１４２の処理とを入れ替えてもよい。
【0126】
３次元不揮発性メモリ等の半導体記憶装置の製造工程において、積層体中の犠牲層を導電層に置き換えて、導電層と絶縁層とが積層された積層体を形成することがある。この場合、積層体の置き換え処理中に、階段領域に充填された絶縁層とその周辺の積層体との間に応力が生じることがある。
【0127】
これにより、積層体中に形成されたピラー等の構成が応力の影響でＹ方向に沿う方向にシフトし、積層体の上層に形成されたプラグ等の構成との位置ずれが生じてしまう場合がある。しかしながら、応力による位置ずれを見越してピラーの形成位置を補正すると、ピラーと同じ階層に属し、階段領域のＹ方向両側に配置される板状コンタクト等とピラーとが干渉してしまう懸念がある。
【0128】
実施形態１の半導体記憶装置１によれば、複数のプラグＣＨ１は、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩのＹ方向の一方側に板状コンタクトＬＩに沿って配列され、Ｘ方向の位置に応じて、板状コンタクトＬＩに対してＹ方向の異なる位置にそれぞれ配置される。また、板状コンタクトＬＩのＹ方向の他方側の複数のプラグＣＨ１は、板状コンタクトＬＩに沿って配列され、板状コンタクトＬＩの一方側の複数のプラグＣＨ１のそれぞれの配置を板状コンタクトＬＩに対してＹ方向に反転させた位置にそれぞれ配置される。
【0129】
このとき、複数のプラグＶＹは、板状コンタクトＬＩからのＹ方向の距離を実質的に一定に保って板状コンタクトＬＩに沿って配列される。このため、複数のプラグＣＨ１のＹ方向の中心位置は、接続対象のプラグＶＹのＹ方向の中心位置に対してＹ方向の異なる位置にそれぞれ配置されることとなる。
【0130】
このように、階段領域ＳＲに埋め込まれた絶縁膜５０と、その周囲の積層体ＬＭとの間に生じる応力の影響を受けないプラグＣＨを、応力影響を受けるピラーＰＬの配列に合わせて配列することで、プラグＣＨ１とピラーＰＬとをより確実に接続させることができる。また、このようなプラグＣＨ１により、ピラーＰＬとプラグＶＹとをより確実に中継することができる。
【0131】
実施形態１の半導体記憶装置１によれば、複数のプラグＣＨ１のＹ方向の中心位置は、接続対象のピラーＰＬのＹ方向の中心位置と実質的に一致している。このように、複数のプラグＣＨ１の配置位置を、ピラーＰＬに対して例えば１００％に補正することで、プラグＣＨ１とピラーＰＬとの接続がよりいっそう確実なものとなる。
【0132】
（変形例１）
次に、図６を用いて、実施形態１の変形例１の半導体記憶装置について説明する。変形例１の半導体記憶装置においては、一部のプラグＶＹも、接続対象となるプラグＣＨ１に合わせて位置補正されている点が上述の実施形態１とは異なる。
次に、図６を用いて、実施形態１の変形例１の半導体記憶装置について説明する。変形例１の半導体記憶装置においては、一部のプラグＶＹも、接続対象となるプラグＣＨ１に合わせて位置補正されている点が上述の実施形態１とは異なる。
【0133】
図６は、実施形態１の変形例１にかかる半導体記憶装置のメモリ領域ＭＲ１ｓの構成の一例を示す模式図である。
【0134】
より詳細には、図６（ａ）は、メモリ領域ＭＲ１ｓの一部、及び選択ゲートコンタクト領域ＳＧＲｓの一部を含む上面図である。また、上述の図３（ｂ）においては、半導体記憶装置の上面図を簡略化して示していたが、図６（ａ）にはより詳細の上面図を示す。図６（ｂ）は、図６（ａ）に示すメモリ領域ＭＲ１ｓの選択ゲートコンタクト領域ＳＧＲｓ寄りの一部拡大上面図である。図６（ｃ）は、ピラーＰＬの詳細構成を示す断面図である。
【0135】
図６（ａ）（ｂ）もまた、貫通コンタクト領域ＴＰを介することなく、Ｘ方向に階段領域ＳＲに隣接するメモリ領域ＭＲ１ｓ及び選択ゲートコンタクト領域ＳＧＲｓを示しており、図６（ａ）は、フィンガＦＧＲの１つ分の領域を示している。すなわち、図６（ａ）（ｂ）の紙面右側に階段領域ＳＲが配置される。
【0136】
なお、図６（ａ）においては、メモリ領域ＭＲ１ｓのプラグＶＹを含む上層構造、及び選択ゲートコンタクト領域ＳＧＲｓのコンタクトＣＣが省略されている。また、図６（ａ）の例に示される２つの板状コンタクトＬＩのうち、紙面下側が、階段領域ＳＲをＹ方向に分割する中央の板状コンタクトＬＩである。図６（ｂ）は、上述の図４の紙面右上に示した図面と対応する図である。図６（ｂ）においては、メモリ領域ＭＲ１ｓのピラーＰＬ及びプラグＣＨ１，ＶＹ１のみを示している。
【0137】
図６（ｃ）に示すように、変形例１の半導体記憶装置においても、上述の実施形態１と同様、ピラーＰＬにはプラグＣＨが接続され、プラグＣＨには、中心位置がＸ方向に若干オフセットしたプラグＶＹが接続されている。
【0138】
図６（ａ）に示すように、より詳細な構成例として、Ｙ方向に隣接する板状コンタクトＬＩ間の領域には、Ｘ方向に沿う方向に配列するピラーＰＬが２４列含まれている。また、Ｙ方向に隣接する板状コンタクトＬＩ間の領域では、積層体ＬＭの最上層の導電層を含む１つ、または複数の導電層が、４つの分離層ＳＨＥによって、５つの選択ゲート線ＳＧＤの区画に分離される。
【0139】
また、２４列のピラーＰＬの配列のうち、５列ごとに分離層ＳＨＥが重なるように配置されてダミーピラーとなっている。このため、Ｙ方向に隣接する板状コンタクトＬＩ間には、論理構成としては２０列のピラーＰＬの配列が含まれることとなる。
【0140】
なお、以上のようなメモリ領域ＭＲ１ｓにおけるピラーＰＬの配列、及びメモリ領域ＭＲ１ｓ及び選択ゲートコンタクト領域ＳＧＲｓにおける分離層ＳＨＥの配置等は、貫通コンタクト領域ＴＰに隣接するメモリ領域ＭＲ及び選択ゲートコンタクト領域ＳＧＲにおいても同様に構成される。
【0141】
変形例１の半導体記憶装置においても、上述の実施形態１と同様、階段領域ＳＲに近づくほど、Ｘ方向に沿う方向に並ぶピラーＰＬのＹ方向の中心位置は、中央の板状コンタクトＬＩに近づいていく。また、プラグＣＨ１は、Ｙ方向の中心位置がピラーＰＬのＹ方向の中心位置と実質的に一致するよう、例えばピラーＰＬに対して１００％に補正されている。
【0142】
一方、変形例１の半導体記憶装置においては、上述の実施形態１と異なり、複数のプラグＶＹの幾つかは、接続対象のプラグＣＨに合わせてＹ方向に調整された配置を有している。図６（ｂ）には、ピラーＰＬに対して位置補正されたプラグＣＨ１に合わせて、Ｙ方向の配置位置が調整されたプラグＶＹ１を示す。
【0143】
図６（ｂ）に示すように、例えば板状コンタクトＬＩに近づく方向に位置補正されたプラグＣＨ１上において、それぞれのプラグＶＹ１のＹ方向の中心位置は、接続対象のプラグＣＨ１のＹ方向の中心位置に対応して変化する。これにより、これらのプラグＣＨ１，ＶＹ１のＹ方向の中心位置は、実質的に設計上の位置関係を保っている。また、Ｘ方向に沿う方向に並ぶ複数のプラグＶＹ１の配列は、階段領域ＳＲに近づくほど、中央の板状コンタクトＬＩ側へと近づいていく。
【0144】
また、このような複数のプラグＶＹ１の配列も、中央の板状コンタクトＬＩを挟んでＹ方向両側に互いを反転させたような配置を取る。つまり、このような複数のプラグＶＹ１の配列は、中央の板状コンタクトＬＩに対して実質的に線対称となっている。
【0145】
なお、このように位置補正されたプラグＶＹ１においても、Ｘ方向に沿う方向に並ぶ複数のプラグＶＹ１の配列間の位置関係は保たれている。
【0146】
すなわち、板状コンタクトＬＩからＹ方向に１列目および２列目の複数のプラグＶＹ１のＹ方向の中心位置間のＹ方向の距離は、板状コンタクトＬＩからＹ方向に３列目および４列目の複数のプラグＶＹ１のＹ方向の中心位置間のＹ方向の距離と実質的に等しい。
【0147】
一方で、板状コンタクトＬＩからＹ方向に２列目および３列目の複数のプラグＶＹ１のＹ方向の中心位置間のＹ方向の距離は、１列目と２列目、または３列目と４列目のように、Ｙ方向に隣接する他の配列におけるこれらのプラグＶＹ１のＹ方向の中心位置間のＹ方向の距離よりも長い。
【0148】
なお、図６においては、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｓを介して隣接するメモリ領域ＭＲ１ｓの構成例について説明した。しかし、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｔ及び貫通コンタクト領域ＴＰを介して隣接するメモリ領域ＭＲについても、変形例１の構成を適用することができる。このようなメモリ領域ＭＲにおける応力は、図６に示すメモリ領域ＭＲ１ｓよりも小さいため、プラグＣＨ１，ＶＹ１の補正量も、図６の例より小さくてよい。
【0149】
変形例１の半導体記憶装置によれば、複数のプラグＶＹ１のＹ方向の中心位置は、接続対象のプラグＣＨ１の中心位置に対応して変化する。このように、階段領域ＳＲに埋め込まれた絶縁膜５０と、その周囲の積層体ＬＭとの間に生じる応力の影響を受けないプラグＶＹを、ピラーＰＬに対して位置補正されたプラグＣＨ１に合わせて配列することで、プラグＣＨ１，ＶＹ１間の接続もより確実なものとすることができる。
【0150】
変形例１の半導体記憶装置によれば、その他、実施形態１の半導体記憶装置１と同様の効果を奏する。
【0151】
（変形例２）
上述の変形例１においては、位置ずれが生じたピラーＰＬに対し、プラグＣＨ１，ＶＹ１の配置位置を共に１００％に補正することで、ピラーＰＬ及びプラグＣＨ１，ＶＹ１間の接続をより確実なものとした。
上述の変形例１においては、位置ずれが生じたピラーＰＬに対し、プラグＣＨ１，ＶＹ１の配置位置を共に１００％に補正することで、ピラーＰＬ及びプラグＣＨ１，ＶＹ１間の接続をより確実なものとした。
【0152】
しかし、ピラーＰＬに対するプラグＣＨの位置補正を１００％未満とすることによっても、ピラーＰＬとプラグＶＹとをより確実に中継することが可能なプラグＣＨの構成を得ることができる。
【0153】
次に、図７を用いて、実施形態１の変形例２の半導体記憶装置について説明する。変形例２の半導体記憶装置は、一部のプラグＣＨの配置位置が、接続対象となるピラーＰＬに対して５０％に補正されている点が、上述の実施形態１とは異なる。
【0154】
図７は、実施形態１の変形例２にかかる半導体記憶装置のメモリ領域ＭＲ２ｓの構成の一例を示す模式図である。
【0155】
より詳細には、図７（ａ）は、メモリ領域ＭＲ２ｓの一部、及び選択ゲートコンタクト領域ＳＧＲｓの一部を含む上面図である。図７（ｂ）は、図７（ａ）に示すメモリ領域ＭＲ２ｓの選択ゲートコンタクト領域ＳＧＲｓ寄りの一部拡大上面図である。図７（ｃ）は、ピラーＰＬの詳細構成を示す断面図である。
【0156】
図７（ａ）（ｂ）もまた、貫通コンタクト領域ＴＰを介することなく、Ｘ方向に階段領域ＳＲに隣接するメモリ領域ＭＲ２ｓ及び選択ゲートコンタクト領域ＳＧＲｓのフィンガＦＧＲの１つ分の領域を示している。また、図７（ａ）に示す２つの板状コンタクトＬＩのうち、紙面下側の板状コンタクトＬＩが階段領域ＳＲと重なる中央の板状コンタクトＬＩである。
【0157】
なお、図７（ａ）においては、メモリ領域ＭＲ２ｓのプラグＶＹを含む上層構造、及び選択ゲートコンタクト領域ＳＧＲｓのコンタクトＣＣが省略されている。図７（ｂ）においては、メモリ領域ＭＲ２ｓのピラーＰＬ及びプラグＣＨ５，ＶＹのみを示している。図７（ｂ）は、上述の図４の紙面右上に示した図面と対応する図である。
【0158】
図７（ｃ）に示すように、変形例２の半導体記憶装置においても、上述の実施形態１と同様、ピラーＰＬにはプラグＣＨが接続され、プラグＣＨには、中心位置がＸ方向に若干オフセットしたプラグＶＹが接続されている。
【0159】
図７（ａ）に示すように、変形例２の半導体記憶装置においても、上述の実施形態１と同様、階段領域ＳＲに近づくほど、Ｘ方向に沿う方向に並ぶピラーＰＬのＹ方向の中心位置は、中央の板状コンタクトＬＩに近づいていく。
【0160】
一方、変形例２の半導体記憶装置においては、上述の実施形態１と異なり、複数のプラグＣＨは、接続対象のピラーＰＬに対するＹ方向の位置が５０％に補正されたプラグＣＨ５を含む。図７（ｂ）には、ピラーＰＬに合わせてＹ方向の配置位置が５０％に補正されたプラグＣＨ５を示す。
【0161】
図７（ｂ）に示すように、例えば板状コンタクトＬＩに近づく方向に位置ずれが生じたピラーＰＬにおいて、それぞれのプラグＣＨ５のＹ方向の中心位置は、接続対象のピラーＰＬのＹ方向の中心位置に対して完全には一致しておらず、例えば５０％に補正されている。これにより、複数のプラグＣＨ５のＹ方向の中心位置は、階段領域ＳＲに近づくほど、接続対象のピラーＰＬのＹ方向の中心位置に対して板状コンタクトＬＩからＹ方向に遠ざかる方向にずれていく。
【0162】
ただし、この場合においても、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨ５の配列は、階段領域ＳＲに近づくほど、中央の板状コンタクトＬＩ側へと近づいている。また、このような複数のプラグＣＨ５の配列も、中央の板状コンタクトＬＩを挟んでＹ方向両側に互いを反転させたような配置を取る。
【0163】
変形例２の半導体記憶装置において、複数のプラグＶＹのＸ方向およびＹ方向の配置位置は、上述の実施形態１と同様である。
【0164】
なお、図７においては、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｓを介して隣接するメモリ領域ＭＲ２ｓの構成例について説明した。しかし、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｔ及び貫通コンタクト領域ＴＰを介して隣接するメモリ領域ＭＲについても、変形例２の構成を適用することができる。このようなメモリ領域ＭＲにおける応力は、図７に示すメモリ領域ＭＲ２ｓよりも小さいため、プラグＣＨ５の補正量も、図７の例より小さくてよい。
【0165】
変形例２の半導体記憶装置によれば、複数のプラグＣＨ５のＹ方向の中心位置は、階段領域ＳＲに近いほど、接続対象のピラーＰＬのＹ方向の中心位置に対して板状コンタクトＬＩからＹ方向に遠ざかる方向にずれていく。
【0166】
このように、複数のプラグＣＨ５の配置位置をピラーＰＬに対して完全に合わせ込まないことにより、ピラーＰＬとプラグＶＹとの両方に対して、より確実にプラグＣＨ５を接続することができる。
【0167】
変形例２の半導体記憶装置によれば、その他、実施形態１の半導体記憶装置１と同様の効果を奏する。
【0168】
（変形例３）
次に、図８を用いて、実施形態１の変形例３の半導体記憶装置について説明する。変形例３の半導体記憶装置においては、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨの配列の列位置に応じて、ピラーＰＬに対する位置補正の量を異ならせている点が、上述の実施形態１とは異なる。
次に、図８を用いて、実施形態１の変形例３の半導体記憶装置について説明する。変形例３の半導体記憶装置においては、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨの配列の列位置に応じて、ピラーＰＬに対する位置補正の量を異ならせている点が、上述の実施形態１とは異なる。
【0169】
図８は、実施形態１の変形例３にかかる半導体記憶装置のメモリ領域ＭＲ３ｓの構成の一例を示す模式図である。
【0170】
より詳細には、図８（ａ）は、メモリ領域ＭＲ３ｓの一部、及び選択ゲートコンタクト領域ＳＧＲｓの一部を含む上面図である。図８（ｂ）は、図８（ａ）に示すメモリ領域ＭＲ３ｓの選択ゲートコンタクト領域ＳＧＲｓ寄りの一部拡大上面図である。図８（ｃ）は、ピラーＰＬの詳細構成を示す断面図である。
【0171】
図８（ａ）（ｂ）もまた、貫通コンタクト領域ＴＰを介することなく、Ｘ方向に階段領域ＳＲに隣接するメモリ領域ＭＲ３ｓ及び選択ゲートコンタクト領域ＳＧＲｓのフィンガＦＧＲの１つ分の領域を示している。また、図８（ａ）に示す２つの板状コンタクトＬＩのうち、紙面下側の板状コンタクトＬＩが階段領域ＳＲと重なる中央の板状コンタクトＬＩである。
【0172】
なお、図８（ａ）においては、メモリ領域ＭＲ３ｓのプラグＶＹを含む上層構造、及び選択ゲートコンタクト領域ＳＧＲｓのコンタクトＣＣが省略されている。図８（ｂ）においては、メモリ領域ＭＲ３ｓのピラーＰＬ及びプラグＣＨ１，ＣＨ５，ＶＹのみを示している。図８（ｂ）は、上述の図４の紙面右上に示した図面と対応する図である。
【0173】
図８（ｃ）に示すように、変形例３の半導体記憶装置においても、上述の実施形態１と同様、ピラーＰＬにはプラグＣＨが接続され、プラグＣＨには、中心位置がＸ方向に若干オフセットしたプラグＶＹが接続されている。
【0174】
図８（ａ）に示すように、変形例３の半導体記憶装置においても、上述の実施形態１と同様、階段領域ＳＲに近づくほど、Ｘ方向に沿う方向に並ぶピラーＰＬのＹ方向の中心位置は、階段領域ＳＲをＹ方向に分割する中央の板状コンタクトＬＩに近づいていく。
【0175】
一方、変形例３の半導体記憶装置においては、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨの配列のうち、幾つかの列においては、接続対象のピラーＰＬに対してプラグＣＨの配置位置が５０％に補正され、他の幾つかの列においては、１００％に補正される。
【0176】
より具体的には、中央の板状コンタクトＬＩから１列目および２列目のプラグＣＨ１の配置位置は、ピラーＰＬに対して１００％に補正されている。また、中央の板状コンタクトＬＩから３列目および４列目のプラグＣＨ５の配置位置は、ピラーＰＬに対して５０％に補正されている。これ以降、このようなプラグＣＨ１，ＣＨ５の配置位置が周期的に繰り返される。
【0177】
つまり、板状コンタクトＬＩから５列目のダミーピラーを飛ばして、６列目および７列目のプラグＣＨの配置位置は、ピラーＰＬに対して１００％に補正され、８列目および９列目のプラグＣＨの配置位置は、ピラーＰＬに対して５０％に補正される。
【0178】
また、板状コンタクトＬＩから１０列目のダミーピラーを飛ばして、１１列目および１２列目のプラグＣＨの配置位置は、ピラーＰＬに対して１００％に補正され、１３列目および１４列目のプラグＣＨの配置位置は、ピラーＰＬに対して５０％に補正される。
【0179】
このようなプラグＣＨ１，ＣＨ５の周期的な配置は、中央の板状コンタクトＬＩを挟んでＹ方向の反対側でも同様に繰り返される。つまり、中央の板状コンタクトＬＩを挟んだＹ方向反対側では、上記のプラグＣＨ１，ＣＨ５の周期的な配置が反転されて繰り返される。
【0180】
図８（ｂ）に示すように、プラグＣＨ１，ＣＨ５の上記配置により、ピラーＰＬに対するプラグＣＨ１，ＣＨ５の補正値が切り替わる２列目と３列目、７列目と８列目、１２列目と１３列目等においては、プラグＣＨ１，ＣＨ５と、それぞれの接続対象のピラーＰＬとのずれ量も異なる。また、変形例３の半導体記憶装置において、複数のプラグＶＹのＸ方向およびＹ方向の配置位置は、上述の実施形態１と同様である。したがって、２列目と３列目、７列目と８列目、１２列目と１３列目等においては、プラグＶＹのＹ方向の中心位置におけるオフセットの方向も切り替わる。
【0181】
すなわち、ピラーＰＬに対する補正値がいずれも５０％である３列目、４列目、８列目、９列目、１３列目、及び１４列目等におけるプラグＣＨ５とピラーＰＬとのＹ方向の中心位置のずれ量は、これらのプラグＣＨ５よりもピラーＰＬに対する補正値が大きい１列目、２列目、６列目、７列目、１１列目、及び１２列目等におけるプラグＣＨ１とピラーＰＬとのＹ方向の中心位置のずれ量よりも、ピラーＰＬに対して板状コンタクトＬＩから遠ざかる方向に大きくなる。
【0182】
また、ピラーＰＬに対する補正値がいずれも１００％である１列目、２列目、６列目、７列目、１１列目、及び１２列目等において、プラグＣＨ１のＹ方向の中心位置は、それぞれの接続対象のプラグＶＹのＹ方向の中心位置に対し、Ｘ方向に沿って実質的に等しいずれ量で板状コンタクトＬＩに近づく方向に段階的にずれていく。
【0183】
また、ピラーＰＬに対する補正値がいずれも５０％である３列目、４列目、８列目、９列目、１３列目、及び１４列目等においても、プラグＣＨ５のＹ方向の中心位置は、それぞれの接続対象のプラグＶＹのＹ方向の中心位置に対し、Ｘ方向に沿って実質的に等しいずれ量で板状コンタクトＬＩに近づく方向に段階的にずれていく。
【0184】
ただし、プラグＣＨ５の中心位置がプラグＶＹの中心位置に対し段階的にずれていくときの各ずれ量は、プラグＣＨ１の中心位置がプラグＶＹの中心位置に対し段階的にずれていくときの各ずれ量よりも小さい。
【0185】
一方で、３列目、４列目、８列目、９列目、１３列目、及び１４列目等におけるプラグＶＹのＹ方向の中心位置と、１列目、２列目、６列目、７列目、１１列目、及び１２列目等におけるプラグＶＹのＹ方向の中心位置とは、ピラーＰＬ及びプラグＣＨの設計上のＹ方向の中心位置に対して互いにＹ方向反対側にずれている。
【0186】
このため、３列目、４列目、８列目、９列目、１３列目、及び１４列目等におけるプラグＣＨ５とプラグＶＹとのＹ方向の中心位置のずれ量と、１列目、２列目、６列目、７列目、１１列目、及び１２列目等におけるプラグＣＨ１とプラグＶＹとのＹ方向の中心位置のずれ量との大小関係については一概には言えない。
【0187】
なお、図８においては、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｓを介して隣接するメモリ領域ＭＲ３ｓの構成例について説明した。しかし、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｔ及び貫通コンタクト領域ＴＰを介して隣接するメモリ領域ＭＲについても、変形例３の構成を適用することができる。このようなメモリ領域ＭＲにおける応力は、図８に示すメモリ領域ＭＲ３ｓよりも小さいため、プラグＣＨ１，ＣＨ５の補正量も、図８の例より小さくてよい。
【0188】
変形例３の半導体記憶装置によれば、１列目、２列目、６列目、７列目、１１列目、及び１２列目等において、ピラーＰＬに対するプラグＣＨ１の配置位置は１００％に補正され、３列目、４列目、８列目、９列目、１３列目、及び１４列目等において、ピラーＰＬに対するプラグＣＨ５の配置位置は５０％に補正される。
【0189】
上述のように、１列目、２列目、６列目、７列目、１１列目、及び１２列目等と、３列目、４列目、８列目、９列目、１３列目、及び１４列目等とでは、ピラーＰＬ及びプラグＣＨの設計上のＹ方向の中心位置に対し、プラグＶＹのＹ方向の中心位置が互いにＹ方向反対側にずれている。
【0190】
プラグＶＹのＹ方向の中心位置が、ピラーＰＬ及びプラグＣＨの設計上のＹ方向の中心位置より板状コンタクトＬＩに近づく方向にずれる１列目、２列目、６列目、７列目、１１列目、及び１２列目等においては、ピラーＰＬのＹ方向における位置ずれと、プラグＶＹのＹ方向におけるオフセットの方向が一致している。このため、板状コンタクトＬＩに近づく方向に位置ずれしたピラーＰＬにおいて、プラグＶＹとの位置ずれ量は比較的小さい。
【0191】
このように、プラグＶＹとの位置ずれ量が小さい傾向にある１列目、２列目、６列目、７列目、１１列目、及び１２列目等において、ピラーＰＬに対するプラグＣＨ１の配置位置を１００％補正とすることで、プラグＶＹとの接続を維持しつつ、より確実にプラグＣＨ１をピラーＰＬに接続することができる。
【0192】
また、プラグＶＹのＹ方向の中心位置が、ピラーＰＬ及びプラグＣＨの設計上のＹ方向の中心位置より板状コンタクトＬＩから離れる方向にずれる３列目、４列目、８列目、９列目、１３列目、及び１４列目等においては、ピラーＰＬのＹ方向における位置ずれと、プラグＶＹのＹ方向におけるオフセットの方向が反対向きとなっている。このため、板状コンタクトＬＩに近づく方向に位置ずれしたピラーＰＬにおいて、プラグＶＹとの位置ずれ量は比較的大きい。
【0193】
このように、プラグＶＹとの位置ずれ量が大きい傾向にある３列目、４列目、８列目、９列目、１３列目、及び１４列目等において、ピラーＰＬに対するプラグＣＨ５の配置位置を５０％補正に留めることで、プラグＶＹとの接続を維持しつつ、より確実にプラグＣＨ５をピラーＰＬに接続することができる。
【0194】
変形例３の半導体記憶装置によれば、その他、実施形態１の半導体記憶装置１と同様の効果を奏する。
【0195】
（変形例４）
次に、図９を用いて、実施形態１の変形例４の半導体記憶装置について説明する。変形例４の半導体記憶装置においては、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨの配列の列位置ごとに、ピラーＰＬに対する位置補正の量を更に細かく異ならせている点が、上述の実施形態１とは異なる。
次に、図９を用いて、実施形態１の変形例４の半導体記憶装置について説明する。変形例４の半導体記憶装置においては、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨの配列の列位置ごとに、ピラーＰＬに対する位置補正の量を更に細かく異ならせている点が、上述の実施形態１とは異なる。
【0196】
図９は、実施形態１の変形例４にかかる半導体記憶装置のメモリ領域ＭＲ４ｓの構成の一例を示す模式図である。
【0197】
より詳細には、図９（ａ）は、メモリ領域ＭＲ４ｓの一部、及び選択ゲートコンタクト領域ＳＧＲｓの一部を含む上面図である。図９（ｂ）は、図９（ａ）に示すメモリ領域ＭＲ４ｓの選択ゲートコンタクト領域ＳＧＲｓ寄りの一部拡大上面図である。図９（ｃ）は、ピラーＰＬの詳細構成を示す断面図である。
【0198】
図９（ａ）（ｂ）もまた、貫通コンタクト領域ＴＰを介することなく、Ｘ方向に階段領域ＳＲに隣接するメモリ領域ＭＲ４ｓ及び選択ゲートコンタクト領域ＳＧＲｓのフィンガＦＧＲの１つ分の領域を示している。また、図９（ａ）に示す２つの板状コンタクトＬＩのうち、紙面下側の板状コンタクトＬＩが階段領域ＳＲと重なる中央の板状コンタクトＬＩである。
【0199】
なお、図９（ａ）においては、メモリ領域ＭＲ４ｓのプラグＶＹを含む上層構造、及び選択ゲートコンタクト領域ＳＧＲｓのコンタクトＣＣが省略されている。図９（ｂ）においては、メモリ領域ＭＲ４ｓのピラーＰＬ及びプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２，ＶＹのみを示している。図９（ｂ）は、上述の図４の紙面右上に示した図面と対応する図である。
【0200】
図９（ｃ）に示すように、変形例４の半導体記憶装置においても、上述の実施形態１と同様、ピラーＰＬにはプラグＣＨが接続され、プラグＣＨには、中心位置がＸ方向に若干オフセットしたプラグＶＹが接続されている。
【0201】
図９（ａ）に示すように、変形例４の半導体記憶装置においても、上述の実施形態１と同様、階段領域ＳＲに近づくほど、Ｘ方向に沿う方向に並ぶピラーＰＬのＹ方向の中心位置は、中央の板状コンタクトＬＩに近づいていく。
【0202】
一方、変形例４の半導体記憶装置においては、Ｘ方向に沿う方向に並ぶ複数のプラグＣＨの配列ごとに、接続対象のピラーＰＬに対するプラグＣＨの配置位置が、１００％、７５％、５０％、２５％に補正される。
【0203】
より具体的には、中央の板状コンタクトＬＩから１列目のプラグＣＨ１の配置位置は、ピラーＰＬに対して１００％に補正されている。また、中央の板状コンタクトＬＩから２列目のプラグＣＨ７の配置位置は、ピラーＰＬに対して７５％に補正されている。また、中央の板状コンタクトＬＩから３列目のプラグＣＨ５の配置位置は、ピラーＰＬに対して５０％に補正されている。また、中央の板状コンタクトＬＩから４列目のプラグＣＨ２の配置位置は、ピラーＰＬに対して２５％に補正されている。これ以降、このようなプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２の配置位置が周期的に繰り返される。
【0204】
つまり、板状コンタクトＬＩから５列目のダミーピラーを飛ばして、６～９列目のプラグＣＨ（ＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２）の配置位置は、ピラーＰＬに対してそれぞれ１００％、７５％、５０％、及び２５％に補正される。
【0205】
また、板状コンタクトＬＩから１０列目のダミーピラーを飛ばして、１１～１４列目のプラグＣＨ（ＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２）の配置位置は、ピラーＰＬに対してそれぞれ１００％、７５％、５０％、及び２５％に補正される。
【0206】
このようなプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２の周期的な配置は、中央の板状コンタクトＬＩを挟んでＹ方向反対側でも同様に繰り返される。つまり、板状コンタクトＬＩを挟んだＹ方向反対側では、上記のプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２の周期的な配置が反転されて繰り返される。
【0207】
図９（ｂ）に示すように、プラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２の上記配置により、プラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２と、それぞれの接続対象のピラーＰＬとのずれ量が異なる。また、変形例４の半導体記憶装置において、複数のプラグＶＹのＸ方向およびＹ方向の配置位置は、上述の実施形態１と同様であり、プラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２と、それぞれの接続対象のプラグＶＹとのずれ量も異なる。
【0208】
すなわち、ピラーＰＬに対する補正値がいずれも７５％である２列目、７列目、及び１２列目等におけるプラグＣＨ７とピラーＰＬとのＹ方向の中心位置のずれ量は、これらのプラグＣＨ７よりもピラーＰＬに対する補正値が大きい１列目、６列目、及び１１列目等におけるプラグＣＨ１とピラーＰＬとのＹ方向の中心位置のずれ量よりも、ピラーＰＬに対して板状コンタクトＬＩから遠ざかる方向に大きくなる。
【0209】
また、ピラーＰＬに対する補正値がいずれも５０％である３列目、８列目、及び１３列目等におけるプラグＣＨ５とピラーＰＬとのＹ方向の中心位置のずれ量は、これらのプラグＣＨ５よりもピラーＰＬに対する補正値が大きい２列目、７列目、及び１２列目等におけるプラグＣＨ７とピラーＰＬとのＹ方向の中心位置のずれ量よりも、ピラーＰＬに対して板状コンタクトＬＩから遠ざかる方向に大きくなる。
【0210】
さらに、ピラーＰＬに対する補正値がいずれも２５％である４列目、９列目、及び１４列目等におけるプラグＣＨ２とピラーＰＬとのＹ方向の中心位置のずれ量は、これらのプラグＣＨ２よりもピラーＰＬに対する補正値が大きい３列目、８列目、及び１３列目等におけるプラグＣＨ５とピラーＰＬとのＹ方向の中心位置のずれ量よりも、ピラーＰＬに対して板状コンタクトＬＩから遠ざかる方向に大きくなる。
【0211】
また、ピラーＰＬに対する補正値がいずれも１００％である１列目、６列目、及び１１列目等において、プラグＣＨ１のＹ方向の中心位置は、それぞれの接続対象のプラグＶＹのＹ方向の中心位置に対し、Ｘ方向に沿って実質的に等しいずれ量で板状コンタクトＬＩに近づく方向に段階的にずれていく。
【0212】
同様に、ピラーＰＬに対する補正値がいずれも７５％である２列目、７列目、及び１２列目等において、プラグＣＨ７のＹ方向の中心位置は、それぞれの接続対象のプラグＶＹのＹ方向の中心位置に対し、Ｘ方向に沿って実質的に等しいずれ量で板状コンタクトＬＩに近づく方向に段階的にずれていく。
【0213】
同様に、ピラーＰＬに対する補正値がいずれも５０％である３列目、８列目、及び１３列目等において、プラグＣＨ５のＹ方向の中心位置は、それぞれの接続対象のプラグＶＹのＹ方向の中心位置に対し、Ｘ方向に沿って実質的に等しいずれ量で板状コンタクトＬＩに近づく方向に段階的にずれていく。
【0214】
同様に、ピラーＰＬに対する補正値がいずれも２５％である４列目、９列目、及び１４列目等において、プラグＣＨ２のＹ方向の中心位置は、それぞれの接続対象のプラグＶＹのＹ方向の中心位置に対し、Ｘ方向に沿って実質的に等しいずれ量で板状コンタクトＬＩに近づく方向に段階的にずれていく。
【0215】
一方で、２列目、７列目、及び１２列目等におけるプラグＣＨ７とプラグＶＹとのＹ方向の中心位置のずれ量は、これらのプラグＣＨ７よりもピラーＰＬに対する補正値が大きい１列目、６列目、及び１１列目等におけるプラグＣＨ１とプラグＶＹとのＹ方向の中心位置のずれ量よりも小さくなる。
【0216】
また、４列目、９列目、及び１４列目等におけるプラグＣＨ２とプラグＶＹとのＹ方向の中心位置のずれ量は、これらのプラグＣＨ２よりもピラーＰＬに対する補正値が大きい３列目、８列目、及び１３列目等におけるプラグＣＨ５とプラグＶＹとのＹ方向の中心位置のずれ量よりも小さくなる。
【0217】
一方で、３列目、８列目、及び１３列目等におけるプラグＶＹのＹ方向の中心位置と、２列目、７列目、及び１２列目等におけるプラグＶＹのＹ方向の中心位置とは、ピラーＰＬ及びプラグＣＨの設計上のＹ方向の中心位置に対して互いにＹ方向反対側にずれている。
【0218】
このため、３列目、８列目、及び１３列目等におけるプラグＣＨ５とプラグＶＹとのＹ方向の中心位置のずれ量と、２列目、７列目、及び１２列目等におけるプラグＣＨ７とプラグＶＹとのＹ方向の中心位置のずれ量との大小関係については一概には言えない。
【0219】
なお、図９においては、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｓを介して隣接するメモリ領域ＭＲ４ｓの構成例について説明した。しかし、階段領域ＳＲに選択ゲートコンタクト領域ＳＧＲｔ及び貫通コンタクト領域ＴＰを介して隣接するメモリ領域ＭＲについても、変形例４の構成を適用することができる。このようなメモリ領域ＭＲにおける応力は、図９に示すメモリ領域ＭＲ４ｓよりも小さいため、プラグＣＨ１，ＣＨ２，ＣＨ５，ＣＨ７の補正量も、図９の例より小さくてよい。
【0220】
変形例４の半導体記憶装置によれば、Ｘ方向に沿う方向に並ぶプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２の配列ごとに、ピラーＰＬに対する補正量を異ならせる。
【0221】
プラグＶＹのＹ方向の中心位置が、ピラーＰＬ及びプラグＣＨの設計上のＹ方向の中心位置より板状コンタクトＬＩに近づく方向にずれる１列目、２列目、６列目、７列目、１１列目、及び１２列目等において、ピラーＰＬに対するプラグＣＨ１，ＣＨ７の配置位置を１００％補正または７５％補正と、比較的大きな補正値で補正することで、ピラーＰＬとプラグＶＹとの両方に対して、より確実にプラグＣＨ１，ＣＨ７を接続することができる。
【0222】
プラグＶＹのＹ方向の中心位置が、ピラーＰＬ及びプラグＣＨの設計上のＹ方向の中心位置より板状コンタクトＬＩから離れる方向にずれる３列目、４列目、８列目、９列目、１３列目、及び１４列目等において、ピラーＰＬに対するプラグＣＨ５，ＣＨ２の配置位置を５０％補正または２５％補正と、比較的小さな補正値で補正することで、ピラーＰＬとプラグＶＹとの両方に対して、より確実にプラグＣＨ５，ＣＨ２を接続することができる。
【0223】
また、プラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２の配列ごとに補正量を細かく異ならせることで、プラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２の配列の規則性が担保されやすくなる。したがって、これらのプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２となるホールを形成する際の寸法精度等を高めることができる。
【0224】
変形例４の半導体記憶装置によれば、その他、実施形態１の半導体記憶装置１と同様の効果を奏する。
【0225】
（変形例５）
次に、図１０を用いて、実施形態１の変形例５の半導体記憶装置２について説明する。変形例５の半導体記憶装置２においては、階段領域ＳＲに近づくほど、板状コンタクトＬＩ寄りに位置ずれしていくピラーＰＬに合わせて、分離層ＳＨＥｃの位置が補正されている点が上述の実施形態１とは異なる。
次に、図１０を用いて、実施形態１の変形例５の半導体記憶装置２について説明する。変形例５の半導体記憶装置２においては、階段領域ＳＲに近づくほど、板状コンタクトＬＩ寄りに位置ずれしていくピラーＰＬに合わせて、分離層ＳＨＥｃの位置が補正されている点が上述の実施形態１とは異なる。
【0226】
図１０は、実施形態１の変形例５にかかる半導体記憶装置２のメモリ領域ＭＲの構成の一例を示す模式図である。
【0227】
より詳細には、図１０は、メモリ領域ＭＲの一部、選択ゲートコンタクト領域ＳＧＲ、並びに階段領域ＳＲ及び貫通コンタクト領域ＴＰの一部を含む上面図である。つまり、図１０は、階段領域ＳＲを有する２つのフィンガＦＧＲと、貫通コンタクト領域ＴＰを有する２つのフィンガＦＧＲとの４つのフィンガＦＧＲ部分の一部領域を示している。
【0228】
なお、図１０においては、ピラーＰＬ、板状コンタクトＬＩ、及びコンタクトＣＣ等に接続されるプラグを含む上層構造が省略されている。ただし、変形例５の半導体記憶装置２は、上述の実施形態１及び変形例１～４のいずれかのプラグＣＨ，ＣＨ１，ＣＨ２，ＣＨ５，ＣＨ７及びプラグＶＹ，ＶＹ１を備える。
【0229】
すなわち、変形例５の半導体記憶装置２においても、位置ずれしたピラーＰＬに合わせて一部のプラグＣＨの位置が補正されている。また、変形例５の半導体記憶装置２において、一部のプラグＶＹがピラーＰＬ及びプラグＣＨに合わせて位置補正されていてもよい。
【0230】
図１０に示すように、変形例５の半導体記憶装置２においても、上述の実施形態１と同様、階段領域ＳＲに近づくほど、Ｘ方向に沿う方向に並ぶピラーＰＬのＹ方向の配置位置は、中央の板状コンタクトＬＩに近づいていく。
【0231】
また、半導体記憶装置２の選択ゲートコンタクト領域ＳＧＲ及び階段領域ＳＲにおいても、上述の実施形態１と同様、Ｘ方向に沿う方向に並ぶ柱状部ＨＲのＹ方向の配置位置は、これらの柱状部ＨＲのＸ方向における位置に応じて変化する。
【0232】
一方、変形例５の半導体記憶装置２のメモリ領域ＭＲにおいては、積層体ＬＭの置き換え処理時の応力を受けたピラーＰＬに合わせ、分離層ＳＨＥｃは、中央コンタクトＬＩｃからのＹ方向の距離が、分離層ＳＨＥｃのＸ方向の位置に応じて連続的に変化する所定位置を中央の板状コンタクトＬＩに沿って延びる部分を有する。つまり、分離層ＳＨＥｃの階段領域ＳＲ寄りの部分は、階段領域ＳＲに近づくほど、中央の板状コンタクトＬＩに近づいていく。
【0233】
より詳細には、貫通コンタクト領域ＴＰを介することなく階段領域ＳＲに隣接するメモリ領域ＭＲｓ（図１参照）では、応力の影響をより大きく受けて、ピラーＰＬもより大きく位置ずれする。よって、ピラーＰＬに合わせた分離層ＳＨＥｃの変位量も大きくなるよう分離層ＳＨＥｃの配置位置が決定される。
【0234】
また、貫通コンタクト領域ＴＰを介して階段領域ＳＲに隣接するメモリ領域ＭＲｔ（図１参照）では、応力の影響も比較的小さく、ピラーＰＬの位置ずれ量も小さめである。よって、ピラーＰＬに合わせた分離層ＳＨＥｃの変位量も小さくなるよう分離層ＳＨＥｃの配置位置が決定される。
【0235】
積層構造を有する半導体記憶装置等において、応力の影響によりピラーに位置ずれが生じた場合、設計上はピラーと重なり合うはずであった分離層が、ピラーから外れた位置に形成されてしまう場合がある。
【0236】
この場合、少なくともピラーから外れた位置では、積層体中の分離の対象となる導電層より下層の導電層をも貫通して分離層が形成されてしまうおそれがある。これにより、ワード線となるべき導電層までもが分離されてしまい、半導体記憶装置の特性に悪影響を及ぼしてしまうことがある。
【0237】
変形例５の半導体記憶装置２によれば、分離層ＳＨＥｃは、階段領域ＳＲをＹ方向に分割する中央の板状コンタクトＬＩのＹ方向の一方側を板状コンタクトＬＩに沿って延び、中央の板状コンタクトＬＩからのＹ方向の距離がＸ方向の位置に応じて連続的に変化する所定位置を板状コンタクトＬＩに沿って延びる部分を有する。また、階段領域ＳＲをＹ方向に分割する板状コンタクトＬＩのＹ方向の他方側では、分離層ＳＨＥｃが板状コンタクトＬＩに沿って延び、板状コンタクトＬＩの一方側の分離層ＳＨＥｃの所定位置を板状コンタクトＬＩに対してＹ方向に反転させた位置を板状コンタクトＬＩに沿って延びる部分を有する。
【0238】
このように、例えば積層体ＬＭの置き換え処理後に形成され、置き換え処理時の応力の影響を受けない分離層ＳＨＥｃを、応力影響を受けるピラーＰＬに合わせて配置することで、設計上、重なり合うこととなっているピラーＰＬ上に分離層ＳＨＥｃを配置することができる。これにより、積層体ＬＭにおける分離層ＳＨＥｃの到達深さを略一定に揃えることができ、所望の特性を備える半導体記憶装置２を得ることができる。
【0239】
なお、分離層ＳＨＥが、メモリ領域ＭＲのピラーＰＬに加え、選択ゲートコンタクトＳＧＲ領域の柱状部ＨＲに合わせて位置補正されていてもよい。
【0240】
また、上述のように、ピラーＰＬに合わせて分離層ＳＨＥｃの位置補正を行う変形例５の構成は、上述の実施形態１及び変形例１～４のいずれかと適宜組み合わせて半導体記憶装置に適用されることができる。
【0241】
［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置においては、周辺回路が積層体の上方に配置されている点が、上述の実施形態１とは異なる。以下の図面においては、実施形態１と同様の構成に同様の符号を付し、その説明を省略する。
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置においては、周辺回路が積層体の上方に配置されている点が、上述の実施形態１とは異なる。以下の図面においては、実施形態１と同様の構成に同様の符号を付し、その説明を省略する。
【0242】
（半導体記憶装置の構成例）
図１１は、実施形態２にかかる半導体記憶装置３の概略の構成例を示す図である。図１１（ａ）は半導体記憶装置３のＸ方向に沿う断面図であり、図１１（ｂ）は半導体記憶装置３のレイアウトを示す模式的な平面図である。ただし、図１１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１１（ａ）においては一部の上層配線が省略されている。
図１１は、実施形態２にかかる半導体記憶装置３の概略の構成例を示す図である。図１１（ａ）は半導体記憶装置３のＸ方向に沿う断面図であり、図１１（ｂ）は半導体記憶装置３のレイアウトを示す模式的な平面図である。ただし、図１１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１１（ａ）においては一部の上層配線が省略されている。
【0243】
図１１（ａ）に示すように、半導体記憶装置３は、積層体ＬＭ上に周辺回路ＣＢＡを備える。より詳細には、ソース線ＳＬの上方には積層体ＬＭが配置される。積層体ＬＭは絶縁膜５０で覆われている。絶縁膜５０上には、絶縁膜４０で覆われた周辺回路ＣＢＡが配置されている。周辺回路ＣＢＡが設けられる基板ＳＢは、周辺回路ＣＢＡの更に上方に配置されている。
【0244】
図１１（ｂ）に示すように、１つのフィンガＦＧＲには、Ｘ方向の一端側から他端側へ向かって、メモリ領域ＭＲ、階段領域ＳＲ、階段領域ＳＲ、及びメモリ領域ＭＲがこの順に配置される。また、階段領域ＳＲは、上述の実施形態１と同様、１つの板状コンタクトＬＩと重なる位置に配置され、Ｙ方向に分割されている。したがって、半導体記憶装置３は、２つのフィンガＦＧＲを最小単位として、この最小単位をＹ方向に周期的に繰り返すパターンを有する。
【0245】
実施形態２の半導体記憶装置３においても、上述の実施形態１と同様に階段領域ＳＲを構成することができる。すなわち、半導体記憶装置３の階段領域ＳＲにおける擂り鉢状もしくは渓谷様の形状は、Ｘ方向の一端側から他端側の間の所定位置に最大深さを有し、かつ、Ｙ方向に最大幅となる部位を有して構成される。また、階段領域ＳＲに配置される複数の階段部分は、階段領域ＳＲをＹ方向に分割する中央の板状コンタクトＬＩを挟んで、実質的に線対称となる構造を有する。
【0246】
このため、実施形態２の半導体記憶装置３においても、上述の実施形態１の半導体記憶装置１と同様、メモリ領域ＭＲに配置されるピラーＰＬ等は、階段領域ＳＲに近づくほど中央の板状コンタクトＬＩ側へと傾く応力を受ける。このため、実施形態２の半導体記憶装置３にも、上述の実施形態１及び変形例１～５のいずれかの構成を適用することができる。
【0247】
図１１に示す半導体記憶装置３は、積層体ＬＭ部分と周辺回路ＣＢＡ部分とを別作りすることで得られる。
【0248】
つまり、シリコン基板等の支持基板上にソース線ＳＬを形成し、ソース線ＳＬの上方に積層体ＬＭを形成する。また、積層体ＬＭに、ワード線ＷＬ等が階段状に加工された階段部分、ピラーＰＬ、柱状部ＨＲ，板状コンタクトＬＩ、及びコンタクトＣＣ等を形成する。
【0249】
一方、別途、基板ＳＢ上にトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡを形成し、これらを絶縁膜４０で覆う。また、基板ＳＢの周辺回路ＣＢＡが形成された面と、上述の支持基板の積層体ＬＭが形成された面とを貼り合わせ、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等により支持基板を除去する。
【0250】
これにより、積層体ＬＭと周辺回路ＣＢＡとが、それぞれ絶縁膜５０，４０部分で貼り合わされた半導体記憶装置３が得られる。半導体記憶装置３では、周辺回路ＣＢＡは積層体ＬＭの上方に配置され、積層体ＬＭのピラーＰＬ及びコンタクトＣＣ等の構成は、上層配線等を介して周辺回路ＣＢＡに電気的に接続される。このため、半導体記憶装置３では、積層体ＬＭに貫通コンタクト領域ＴＰ及び貫通コンタクトＣ４を設けなくともよい。
【0251】
（半導体記憶装置の製造方法）
次に、図１２を用いて、実施形態２の半導体記憶装置３の製造方法について説明する。図１２は、実施形態２にかかる半導体記憶装置３の製造方法の手順の一部を例示するフロー図である。
図１２に示すように、ソース線ＳＬが形成された支持基板の上方に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して下層のＯＮＯ構造を積層し、１段目の積層体を形成する（ステップＳ２１１）。
次に、図１２を用いて、実施形態２の半導体記憶装置３の製造方法について説明する。図１２は、実施形態２にかかる半導体記憶装置３の製造方法の手順の一部を例示するフロー図である。
図１２に示すように、ソース線ＳＬが形成された支持基板の上方に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して下層のＯＮＯ構造を積層し、１段目の積層体を形成する（ステップＳ２１１）。
【0252】
また、１段目の積層体に下層の階段部を形成し、階段部により生じた凹部を絶縁膜５０で埋め込む（ステップＳ２１２）。また、１段目の積層体に、アモルファスシリコン層等の犠牲層で充填された下部ピラーＬＭＨ及び下部柱状部ＬＨＲを形成する（ステップＳ２１３）。
【0253】
次に、１段目の積層体上に、複数の窒化シリコン層等の犠牲層と複数の絶縁層ＯＬとを交互に積層して、上層のＯＮＯ構造を積層し、２段目の積層体を形成する（ステップＳ２２１）。また、２段目の積層体に上層の階段部を形成し、階段部により生じた凹部を絶縁膜５０で埋め込む（ステップＳ２２２）。
【0254】
また、２段目の積層体に、上部ピラーＵＭＨ及び上部柱状部ＵＨＲとなるメモリホール及びホールをそれぞれ形成する（ステップＳ２２３）。また、これらのメモリホール及びホールを介して、下部ピラーＬＭＨ及び下部柱状部ＬＨＲに充填される犠牲層を除去する。
【0255】
次に、下部ピラーＬＭＨ及び上部ピラーＵＭＨ、並びに選択ゲートコンタクト領域ＳＧＲの下部柱状部ＬＨＲ及び上部柱状部ＵＨＲにＭＡＮＯＳ構造を形成し、ピラーＰＬ及び柱状部ＨＲを形成する（ステップＳ２３１）。一方、階段領域ＳＲには、下部柱状部ＬＨＲ及び上部柱状部ＵＨＲに絶縁層が充填された柱状部ＨＲを形成する。
【0256】
次に、２Ｔｉｅｒ構造の積層体を貫通するスリットＳＴを形成する（ステップＳ２３２）。
【0257】
次に、スリットＳＴを介して熱リン酸等の除去液を流入させて、積層体の犠牲層を除去する（ステップＳ２３４）。また、スリットＳＴを介してタングステン等の原料ガスを流入させて、犠牲層が除去された部分に複数のワード線ＷＬを形成する（ステップＳ２３５）。
【0258】
このような置き換え処理により、複数のワード線ＷＬと複数の絶縁層ＯＬ等とが交互に積層された２Ｔｉｅｒ構造の積層体ＬＭが形成される。また、置き換え処理の際、階段領域ＳＲをＹ方向に分割するスリットＳＴの上端部が圧縮され、スリットＳＴのＹ方向両側のフィンガＦＧＲに属するピラーＰＬ及び柱状部ＨＲ等の構成がスリットＳＴ側へと傾くことがある。
【0259】
次に、スリットＳＴ内に絶縁層等のライナ層を形成し、更に導電層を充填して、板状コンタクトＬＩを形成する（ステップＳ２３６）。また、メモリ領域ＭＲをＸ方向に沿う方向に延び、階段領域ＳＲに到達する分離層ＳＨＥを形成する（ステップＳ２３７）。このとき、位置ずれしたピラーＰＬに合わせて調整された配置を有する分離層ＳＨＥｃを形成してもよい。これにより、積層体ＬＭの上層部分に１つ、または複数の選択ゲート線ＳＧＤが形成される。
【0260】
次に、積層体ＬＭの上方の階層に、後にプラグＣＨとなるホールを形成する（ステップＳ２４１）。このとき、位置ずれしたピラーＰＬの位置に合わせてホールを形成することができる。また、階段領域ＳＲ及び選択ゲートコンタクト領域ＳＧＲに、後にコンタクトＣＣとなる複数のコンタクトホールを形成する（ステップＳ２４２）。
【0261】
次に、これらのホール及びコンタクトホール内に絶縁層等のライナ層を形成し、更に導電層を充填する。これにより、複数のピラーＰＬにそれぞれ接続されるプラグＣＨ、及び複数のワード線ＷＬ及び選択ゲート線ＳＧＤにそれぞれ接続されるコンタクトＣＣが形成される（ステップＳ２４３）。これらのプラグＣＨには、上述の実施形態１及び変形例１～４のいずれかの構成が適用されたプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２等が含まれていてよい。
【0262】
次に、プラグＣＨの更に上方の階層に、プラグＣＨ及びコンタクトＣＣにそれぞれ接続されるプラグＶＹ，Ｖ０を形成する（ステップＳ２４４）。このとき、ピラーＰＬに対して位置補正されたプラグＣＨ１，ＣＨ７，ＣＨ５，ＣＨ２等に合わせてプラグＶＹを形成することができる。この場合、形成されたプラグＶＹには、例えば上述の変形例１のプラグＶＹ１等が含まれていてよい。
【0263】
また、プラグＶＹの更に上方の階層に、プラグＶＹに接続されるビット線ＢＬを形成する（ステップＳ２４５）。また、プラグＶ０の更に上方の階層に、プラグＶ０に接続される上層配線を形成する（ステップＳ２４６）。
【0264】
次に、周辺回路ＣＢＡが形成された基板ＳＢと、積層体ＬＭが形成された支持基板とを貼り合わせる（ステップＳ２５１）。その後、支持基板を除去する。
【0265】
以上により、実施形態２の半導体記憶装置３が製造される。
【0266】
なお、図１２に示す処理順はあくまで一例であって、適宜変更可能である。例えばステップＳ２１２の処理とステップＳ２１３の処理とは入れ替え可能であり、ステップＳ２２２の処理とステップＳ２２３，Ｓ２３１の処理とは入れ替え可能である。ステップＳ２４１の処理とステップＳ２４２の処理とを入れ替えてもよい。
【0267】
実施形態２の半導体記憶装置３によれば、実施形態１の半導体記憶装置１と同様の効果を奏する。
【0268】
［その他の実施形態］
上述の実施形態１，２及び変形例１～５では、積層体ＬＭの置き換え処理後のスリットＳＴに導電層を充填してソース線コンタクトとしての機能を備える板状コンタクトＬＩを形成することとした。しかし、積層体ＬＭの置き換え処理後のスリットＳＴを絶縁層の単体等で充填し、ソース線コンタクトとしての機能を有さない板状部を形成してもよい。
上述の実施形態１，２及び変形例１～５では、積層体ＬＭの置き換え処理後のスリットＳＴに導電層を充填してソース線コンタクトとしての機能を備える板状コンタクトＬＩを形成することとした。しかし、積層体ＬＭの置き換え処理後のスリットＳＴを絶縁層の単体等で充填し、ソース線コンタクトとしての機能を有さない板状部を形成してもよい。
【0269】
また、上述の実施形態１，２及び変形例１～５では、半導体記憶装置が２Ｔｉｅｒ構造の積層体ＬＭを備えることした。しかし、半導体記憶装置の積層体は、１Ｔｉｅｒ構造であってもよく、３Ｔｉｅｒ以上の構造を備えていてもよい。Ｔｉｅｒ数を増やすことにより、ワード線ＷＬの積層数を更に増加させることができる。
【0270】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0271】
１，２，３…半導体記憶装置、４０，５０…絶縁膜、Ｃ４…貫通コンタクト、ＣＢＡ，ＣＵＡ…周辺回路、ＣＣ…コンタクト、ＣＨ，ＣＨ１，ＣＨ２，ＣＨ５，ＣＨ７，Ｖ０，ＶＹ，ＶＹ１…プラグ、ＨＲ…柱状部、ＬＩ…板状コンタクト、ＬＭ…積層体、ＭＲ，ＭＲ２，ＭＲ３，ＭＲ４…メモリ領域、ＯＬ…絶縁層、ＰＬ…ピラー、ＳＨＥ，ＳＨＥｃ…分離層、ＳＰ…階段部、ＳＲ…階段領域、ＳＴ…スリット、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】