特開 2024-22009 複合電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024022009

(43)【公開日】2024-02-16

(54)【発明の名称】複合電子部品

(51)【国際特許分類】

   H01F 17/00 20060101AFI20240208BHJP

   H01F 27/00 20060101ALI20240208BHJP

   H05K 3/46 20060101ALI20240208BHJP

   H05K 1/16 20060101ALI20240208BHJP

【ＦＩ】

H01F17/00 D

H01F17/00 B

H01F27/00 S

H05K3/46 Q

H05K1/16 B

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022125277

(22)【出願日】2022-08-05

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】露谷 和俊

(72)【発明者】

【氏名】阿部 敏之

(72)【発明者】

【氏名】古橋 啓太

(72)【発明者】

【氏名】嶋村 卓也

【テーマコード（参考）】

4E351

5E070

5E316

【Ｆターム（参考）】

4E351AA01

4E351BB11

4E351BB13

4E351BB15

4E351BB33

4E351CC06

4E351DD04

4E351GG20

5E070AA05

5E070AB01

5E070CB12

5E070CB13

5E070DB08

5E316AA02

5E316AA12

5E316AA15

5E316AA32

5E316AA38

5E316BB11

5E316CC01

5E316CC32

5E316DD23

5E316DD24

5E316DD32

5E316DD33

5E316EE33

5E316GG17

5E316GG22

5E316HH24

5E316JJ14

(57)【要約】

【課題】電子部品が埋め込まれた絶縁層の表裏に配線構造体が設けられた構造を有する複合電子部品を薄型化する。
【解決手段】複合電子部品１は、電子部品２が埋め込まれた絶縁層１２と、絶縁層１２の表面１２ｂ側に位置する絶縁層１１及びその両面に配置された導体層Ｃ０，Ｃ１を含む第１の配線構造体と、絶縁層１２の表面１２ａ側に位置し、絶縁層１３，１４及びその両面に配置された導体層Ｃ２～Ｃ４を含む第２の配線構造体とを備える。導体層Ｃ０は絶縁層１１に埋め込まれ、導体層Ｃ４は絶縁層１４の表面から突出している。このように、導体層Ｃ０が絶縁層１１に埋め込まれていることから、全体を薄型化することができるとともに、表面の平滑性が高められる。また、導体層Ｃ４については絶縁層１４の表面から突出していることから、その一部を外部端子として用いることができる。
【選択図】図２

【特許請求の範囲】

【請求項1】

電子部品が埋め込まれた第１の絶縁層と、
前記第１の絶縁層の一方の表面側に位置し、少なくとも１層の第２の絶縁層及びその両面に配置された導体層を含む第１の配線構造体と、
前記第１の絶縁層の他方の表面側に位置し、少なくとも１層の第３の絶縁層及びその両面に配置された導体層を含む第２の配線構造体と、を備え、
前記第１の配線構造体に含まれる導体層のうち最表層に位置する第１の導体層は、最表層に位置する前記第２の絶縁層に埋め込まれ、
前記第２の配線構造体に含まれる導体層のうち最表層に位置する第２の導体層は、最表層に位置する前記第３の絶縁層の表面から突出している、複合電子部品。

【請求項2】

前記第１の配線構造体の表面を覆う第１のソルダーレジストと、
前記第２の配線構造体の表面を覆う第２のソルダーレジストと、をさらに備え、
前記第１の導体層は、露出することなく前記第１のソルダーレジストで覆われ、
前記第２の導体層の一部は、前記第２のソルダーレジストで覆われることなく露出している、請求項１に記載の複合電子部品。

【請求項3】

前記第１の導体層の側面と前記第２の絶縁層の間には隙間が存在し、前記隙間に前記第１のソルダーレジストが充填されている、請求項２に記載の複合電子部品。

【請求項4】

前記第１の配線構造体の表面を覆う第１のソルダーレジストと、
前記第２の配線構造体の表面を覆う第２のソルダーレジストと、をさらに備え、
前記第１の導体層の一部は、前記第１のソルダーレジストで覆われることなく露出し、
前記第２の導体層の一部は、前記第２のソルダーレジストで覆われることなく露出している、請求項１に記載の複合電子部品。

【請求項5】

前記第１の導体層の側面と前記第２の絶縁層の間には隙間が存在し、前記隙間に前記第１のソルダーレジストが充填されている、請求項４に記載の複合電子部品。

【請求項6】

前記第１のソルダーレジストを介して前記第１の導体層を覆う磁性樹脂層をさらに備える、請求項２に記載の複合電子部品。

【請求項7】

最表層に位置する前記第２の絶縁層は磁性材料を含む、請求項１に記載の複合電子部品。

【請求項8】

前記第１の導体層の側面と前記第２の絶縁層の間には隙間が存在し、前記隙間に磁性材料が充填されている、請求項１に記載の複合電子部品。

【請求項9】

前記第１の導体層は、第１のコイルパターンを含み、
前記第１の配線構造体は、平面視で前記第１のコイルパターンと重なる第２のコイルパターンを含む第３の導体層をさらに含む、請求項１乃至８のいずれか一項に記載の複合電子部品。

【請求項10】

前記第２の配線構造体は、第３のコイルパターンを含む第４の導体層と、平面視で前記第３のコイルパターンと重なる第４のコイルパターンを含む第５の導体層とをさらに含み、
前記第３のコイルパターンは前記第１のコイルパターンに接続され、
前記第４のコイルパターンは前記第２のコイルパターンに接続される、請求項９に記載の複合電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は複合電子部品に関し、特に、電子部品が埋め込まれた絶縁層と、絶縁層の表裏に設けられた配線構造体とを備える複合電子部品に関する。

【背景技術】

【0002】

特許文献１には、絶縁層に電子部品を埋め込んだ構造を有するプリント配線板が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１５－２２６０１３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

電子部品が埋め込まれた絶縁層の表裏にさらに配線構造体を設けることによって複合電子部品を構成する場合、絶縁層の層数が増加することから、よりいっそうの薄型化が求められる。

【0005】

本開示においては、電子部品が埋め込まれた絶縁層の表裏に配線構造体が設けられた構造を有する、薄型化可能な複合電子部品が説明される。

【課題を解決するための手段】

【0006】

本開示の一側面に係る複合電子部品は、電子部品が埋め込まれた第１の絶縁層と、第１の絶縁層の一方の表面側に位置し、少なくとも１層の第２の絶縁層及びその両面に配置された導体層を含む第１の配線構造体と、第１の絶縁層の他方の表面側に位置し、少なくとも１層の第３の絶縁層及びその両面に配置された導体層を含む第２の配線構造体とを備え、第１の配線構造体に含まれる導体層のうち最表層に位置する第１の導体層は、最表層に位置する第２の絶縁層に埋め込まれ、第２の配線構造体に含まれる導体層のうち最表層に位置する第２の導体層は、最表層に位置する第３の絶縁層の表面から突出している。

【0007】

本開示によれば、一方の最表層に位置する第１の導体層が第２の絶縁層に埋め込まれていることから、全体を薄型化することができるとともに、第１の配線構造体の表面の平滑性が高められる。また、他方の最表層に位置する第２の導体層については第３の絶縁層の表面から突出していることから、その一部を外部端子として用いることが可能となる。

【0008】

本開示の一側面に係る複合電子部品は、第１の配線構造体の表面を覆う第１のソルダーレジストと、第２の配線構造体の表面を覆う第２のソルダーレジストとをさらに備え、第１の導体層は露出することなく第１のソルダーレジストで覆われ、第２の導体層の一部は第２のソルダーレジストで覆われることなく露出していても構わない。これよれば、第１の配線構造体の表面の平滑性が高いことから、第１のソルダーレジストの膜厚を薄くすることが可能となる。

【0009】

本開示において、第１の導体層の側面と第２の絶縁層の間には隙間が存在し、隙間に第１のソルダーレジストが充填されていても構わない。これよれば、第１の導体層と第１のソルダーレジストの密着性が高められる。

【0010】

本開示の一側面に係る複合電子部品は、第１のソルダーレジストを介して第１の導体層を覆う磁性樹脂層をさらに備えていても構わない。また、最表層に位置する第２の絶縁層は、磁性材料を含んでいても構わない。さらに、第１の導体層の側面と第２の絶縁層の間には隙間が存在し、隙間に磁性材料が充填されていても構わない。これらよれば、第１の導体層に位置するコイルパターンなどの磁気回路の磁気特性を高めることが可能となる。

【0011】

本開示において、第１の導体層は第１のコイルパターンを含み、第１の配線構造体は、平面視で第１のコイルパターンと重なる第２のコイルパターンを含む第３の導体層をさらに含んでいても構わない。これよれば、第１及び第２のコイルパターンを磁気結合させることが可能となる。

【0012】

本開示において、第２の配線構造体は、第３のコイルパターンを含む第４の導体層と、平面視で第３のコイルパターンと重なる第４のコイルパターンを含む第５の導体層とをさらに含み、第３のコイルパターンは第１のコイルパターンに接続され、第４のコイルパターンは第２のコイルパターンに接続されていても構わない。これよれば、第３及び第４のコイルパターンを磁気結合させるとともに、第１及び第２のコイルパターンからなる回路と第３及び第４のコイルパターンからなる回路を直列に接続することが可能となる。

【発明の効果】

【0013】

このように、本開示に係る技術によれば、電子部品が埋め込まれた絶縁層の表裏に配線構造体が設けられた構造を有する、薄型化可能な複合電子部品を提供することが可能となる。

【図面の簡単な説明】

【0014】

【図1】図１は、本開示に係る技術の一実施形態による複合電子部品１の外観を示す略斜視図である。

【図2】図２（ａ）は図１に示すＡ－Ａ線に沿った断面を一方向側から見た略断面図であり、図２（ｂ）は図１に示すＡ－Ａ線に沿った断面を逆方向側から見た略断面図である。

【図3】図３は、複合電子部品１の略分解斜視図である。

【図4】図４は、導体層Ｃ４に設けられた導体パターンの形状を示す略平面図である。

【図5】図５は、導体層Ｃ３に設けられた導体パターンの形状を示す略平面図である。

【図6】図６は、導体層Ｃ２に設けられた導体パターンの形状を示す略平面図である。

【図7】図７は、ＥＳＤ保護部品２が埋め込まれた層の略平面図である。

【図8】図８は、導体層Ｃ１に設けられた導体パターンの形状を示す略平面図である。

【図9】図９は、導体層Ｃ０に設けられた導体パターンの形状を示す略平面図である。

【図10】図１０は、複合電子部品１の等価回路図である。

【図11】図１１は、図２（ａ）に示す領域Ｂの模式的な拡大図である。

【図12】図１２（ａ），（ｂ）は、図１１に示す領域Ｃの模式的な拡大図である。

【図13】図１３は、図２（ａ）に示す領域Ｂの第１の変形例による模式的な拡大図である。

【図14】図１４は、図２（ａ）に示す領域Ｂの第２の変形例による模式的な拡大図である。

【図15】図１５は、図２（ａ）に示す領域Ｂの第３の変形例による模式的な拡大図である。

【図16】図１６は、図２（ａ）に示す領域Ｂの第４の変形例による模式的な拡大図である。

【図17】図１７は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図18】図１８は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図19】図１９は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図20】図２０は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図21】図２１は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図22】図２２は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図23】図２３は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図24】図２４は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図25】図２５は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図26】図２６は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図27】図２７は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図28】図２８は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図29】図２９は、複合電子部品１の製造方法を説明するためのプロセス図である。

【図30】図３０は、導体層Ｃ０の一部を露出させた例を示す模式的な拡大図である。

【発明を実施するための形態】

【0015】

以下、添付図面を参照しながら、本開示に係る技術の実施形態について詳細に説明する。

【0016】

図１は、本開示に係る技術の一実施形態による複合電子部品１の外観を示す略斜視図である。

【0017】

本実施形態による複合電子部品１は表面実装型のチップ部品であり、図１に示すように、素体１０と、素体１０の表面にアレイ状に配列された複数の外部端子とを備えている。複数の外部端子は、８つの信号端子２０～２７及び２つのグランド端子２８，２９からなる。

【0018】

図２（ａ）は図１に示すＡ－Ａ線に沿った断面を一方向側から見た略断面図であり、図２（ｂ）は図１に示すＡ－Ａ線に沿った断面を逆方向側から見た略断面図である。

【0019】

図２（ａ）及び（ｂ）に示すように、素体１０は、樹脂などからなる絶縁層１１～１４がこの順に積層された構造を有している。このうち、絶縁層１１は絶縁層１２の一方の表面１２ｂ側に設けられ、絶縁層１３，１４は絶縁層１２の他方の表面１２ａ側に設けられている。絶縁層１２の一方の表面１２ｂ側には導体層Ｃ１が形成される。導体層Ｃ１は絶縁層１１によって覆われる。絶縁層１１の表面には、導体層Ｃ０が形成される。導体層Ｃ０はソルダーレジスト３１によって覆われる。絶縁層１１及びその両面に配置された導体層Ｃ０，Ｃ１は、第１の配線構造体を構成する。導体層Ｃ０，Ｃ１は、それぞれ絶縁層１１，１２に埋め込まれている。これにより、導体層Ｃ０が絶縁層１１の表面から突出するように設けられている場合と比べて、第１の配線構造体の最表面の平坦性が高められることから、ソルダーレジスト３１の厚さを薄くしても、十分な絶縁特性を確保することが可能となる。図２（ａ）及び（ｂ）に示す例では、第１の配線構造体に１層の絶縁層１１が含まれているが、第１の配線構造体に含まれる絶縁層の層数については特に限定されない。

【0020】

絶縁層１２の他方の表面１２ａ側には導体層Ｃ２が形成される。導体層Ｃ２は絶縁層１３によって覆われる。絶縁層１３の表面には、導体層Ｃ３が形成される。導体層Ｃ３は絶縁層１４によって覆われる。絶縁層１４の表面には、導体層Ｃ４が形成される。導体層Ｃ４はソルダーレジスト３２によって覆われる。絶縁層１３，１４及びこれらの両面に配置された導体層Ｃ２～Ｃ４は、第２の配線構造体を構成する。導体層Ｃ２，Ｃ３は、それぞれ絶縁層１３，１４に埋め込まれている。これに対し、導体層Ｃ４は、絶縁層１４の表面から突出している。図２（ａ）及び（ｂ）に示す例では、第２の配線構造体に２層の絶縁層１３，１４が含まれているが、第２の配線構造体に含まれる絶縁層の層数については特に限定されない。

【0021】

絶縁層１１～１４は、いずれも表裏に導体層が存在する層間膜であり、その意味においてソルダーレジスト３１，３２は絶縁層に該当しない。したがって、最表層に位置する絶縁層は、絶縁層１１，１４である。図２（ａ）及び（ｂ）に示す例では、ソルダーレジスト３１は、絶縁層１１の最表層の全面を覆っている。これにより、図２（ａ）及び（ｂ）に示す例では、導体層Ｃ０は、露出することなくソルダーレジスト３１で覆われる。これに対し、ソルダーレジスト３２には部分的に開口が設けられており、開口から露出する導体層Ｃ４の一部が外部端子として用いられる。

【0022】

絶縁層１２にはＥＳＤ保護部品２が埋め込まれている。ＥＳＤ保護部品２は半導体基板によって構成されるため、絶縁層１１～１４とは熱膨張係数が大きく異なっている。しかしながら、本実施形態においては、ＥＳＤ保護部品２が積層方向における略中央部に埋め込まれ、その両側に絶縁層１１，１３，１４が設けられていることから、積層方向における対称性を厚みの調整により調整する自由度が高く、温度変化に起因する複合電子部品１全体の反りが発生しにくい。

【0023】

図３は、複合電子部品１の略分解斜視図である。

【0024】

図３に示すように、複合電子部品１にはコイルパターン４１～４８が埋め込まれている。このうち、コイルパターン４１，４２は導体層Ｃ３に配置され、コイルパターン４３，４４は導体層Ｃ２に配置され、コイルパターン４５，４６は導体層Ｃ１に配置され、コイルパターン４７，４８は導体層Ｃ０に配置される。コイルパターン４１，４３は絶縁層１３を介して平面視で互いに重なっており、コイルパターン４２，４４は絶縁層１３を介して平面視で互いに重なっている。また、コイルパターン４５，４７は絶縁層１１を介して平面視で互いに重なっており、コイルパターン４６，４８は絶縁層１１を介して平面視で互いに重なっている。

【0025】

図４～図６、図８及び図９は、それぞれ導体層Ｃ４、Ｃ３、Ｃ２、Ｃ１及びＣ０に設けられた導体パターンの形状を示す略平面図である。また、図７は、ＥＳＤ保護部品２が埋め込まれた層の略平面図である。ここで、図４～図９に示すＡ－Ａ線は、図２（ａ）及び（ｂ）に示す断面に対応している。

【0026】

図４に示すように、導体層Ｃ４には、導体パターン５０～５９及びグランドパターンＧＰが設けられている。導体パターン５０～５７のうちソルダーレジスト３２から露出する部分は表面処理され、それぞれ信号端子２０～２７として用いられる。導体パターン５８，５９のうちソルダーレジスト３２から露出する部分は表面処理され、それぞれグランド端子２８，２９として用いられる。また、導体パターン５８，５９は、グランドパターンＧＰを介して互いに接続されている。グランドパターンＧＰは直線的に延在する導体パターンであり、その幅は導体パターン５８，５９の幅よりも狭い。このように、グランドパターンＧＰと信号端子２０～２７及び導体パターン５８，５９は、互いに同じ導体層Ｃ４に配置されていることから、グランドパターンＧＰを設けるための専用の導体層を追加する必要はない。

【0027】

図５に示すように、導体層Ｃ３には、コイルパターン４１，４２と導体パターン６０，６１，６３～６６が設けられている。コイルパターン４１の外周端は、ビア導体１０２を介して導体パターン５２に接続されている。コイルパターン４２の外周端は、ビア導体１０７を介して導体パターン５７に接続されている。また、導体パターン６０，６１，６３～６６は、絶縁層１４に設けられたビア導体１００，１０１，１０３～１０６を介して、それぞれ導体パターン５０，５１，５３～５６に接続されている。コイルパターン４１とコイルパターン４２は、ギャップＧ１を介して隣り合っている。導体層Ｃ３においては、ギャップＧ１にグランドパターンなどが設けられておらず、コイルパターン４１とコイルパターン４２は、絶縁層１４を介して直接隣り合っている。

【0028】

図６に示すように、導体層Ｃ２には、コイルパターン４３，４４と導体パターン７０～７６が設けられている。コイルパターン４３の外周端は、ビア導体１１３を介して導体パターン６３に接続されている。コイルパターン４４の外周端は、ビア導体１１６を介して導体パターン６６に接続されている。また、導体パターン７０～７４は、ビア導体１１０，１１１，１１４，１１５，１１８を介して、それぞれ導体パターン６０，６１，６４，６５，６８に接続されている。導体パターン７５，７６は、ビア導体１１２，１１７を介して、それぞれコイルパターン４１，４２の内周端に接続されている。コイルパターン４３とコイルパターン４４は、ギャップＧ１を介して隣り合っている。導体層Ｃ２においては、ギャップＧ１にグランドパターンなどが設けられておらず、コイルパターン４３とコイルパターン４４は、絶縁層１３を介して直接隣り合っている。

【0029】

コイルパターン４１～４４は、いずれも導体パターンが約４ターン巻回された構成を有している。そして、コイルパターン４１とコイルパターン４３は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。同様に、コイルパターン４２とコイルパターン４４は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。さらに、コイルパターン４１とコイルパターン４２のパターン形状は平面視で対称形であり、コイルパターン４３とコイルパターン４４のパターン形状は平面視で対称形である。

【0030】

図７に示すように、ＥＳＤ保護部品２の表面には、端子電極８０～８７が設けられている。端子電極８０～８３は、絶縁層１２に設けられたビア導体１２０～１２３を介して、それぞれ導体パターン７０～７３に接続される。また、端子電極８４～８７は、絶縁層１２に設けられたビア導体１２４～１２７を介して、導体パターン７４に共通に接続される。

【0031】

図８に示すように、導体層Ｃ１には、コイルパターン４５，４６と導体パターン９１，９３，９４，９７が設けられている。コイルパターン４５の外周端は、ビア導体１３０を介して導体パターン７０に接続される。コイルパターン４６の外周端は、ビア導体１３５を介して導体パターン７３に接続される。コイルパターン４５の内周端は、ビア導体１３２を介して導体パターン７５に接続される。コイルパターン４６の内周端は、ビア導体１３６を介して導体パターン７６に接続される。また、導体パターン９１，９４は、ビア導体１３１，１３４を介して、それぞれ導体パターン７１，７２に接続される。さらに、導体パターン９３，９７は、ビア導体１３３，１３７を介して、それぞれコイルパターン４３，４４の内周端に接続される。コイルパターン４５とコイルパターン４６は、ギャップＧ２を介して隣り合っている。導体層Ｃ１においては、ギャップＧ２にグランドパターンなどが設けられておらず、コイルパターン４５とコイルパターン４６は、絶縁層１２を介して直接隣り合っている。

【0032】

図９に示すように、導体層Ｃ０には、コイルパターン４７，４８が設けられている。コイルパターン４７の外周端及び内周端は、ビア導体１４１，１４３を介して、それぞれ導体パターン９１，９３に接続されている。コイルパターン４８の外周端及び内周端は、ビア導体１４４，１４７を介して、それぞれ導体パターン９４，９７に接続されている。コイルパターン４７とコイルパターン４８は、ギャップＧ２を介して隣り合っている。導体層Ｃ０においては、ギャップＧ２にグランドパターンなどが設けられておらず、コイルパターン４７とコイルパターン４８は、絶縁層１１を介して直接隣り合っている。

【0033】

コイルパターン４５～４８は、いずれも導体パターンが約５ターン巻回された構成を有している。そして、コイルパターン４５とコイルパターン４７は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。同様に、コイルパターン４６とコイルパターン４８は積層方向に重なり、そのパターン形状は外周端及び内周端の位置を除いてほぼ一致している。さらに、コイルパターン４５とコイルパターン４６のパターン形状は平面視で対称形であり、コイルパターン４７とコイルパターン４８のパターン形状は平面視で対称形である。

【0034】

図１０は、本実施形態による複合電子部品１の等価回路図である。

【0035】

図１０に示すように、本実施形態による複合電子部品１においては、信号端子２０，２２間にコイルパターン４５，４１が直列に接続され、信号端子２１，２３間にコイルパターン４７，４３が直列に接続され、信号端子２４，２６間にコイルパターン４８，４４が直列に接続され、信号端子２５，２７間にコイルパターン４６，４２が直列に接続される。そして、コイルパターン４１，４３が磁気結合することによってコモンモードフィルタＣＭＦ１が構成され、コイルパターン４２，４４が磁気結合することによってコモンモードフィルタＣＭＦ２が構成され、コイルパターン４５，４７が磁気結合することによってコモンモードフィルタＣＭＦ３が構成され、コイルパターン４６，４８が磁気結合することによってコモンモードフィルタＣＭＦ４が構成される。さらに、信号端子２０，２１，２４，２５とグランド端子２８，２９の間には、ＥＳＤ保護部品２に集積された保護素子が挿入される。これにより、本実施形態による複合電子部品１は、ＥＳＤ保護機能付きのコモンモードフィルタのアレイを構成する。グランド端子２９は、グランドパターンＧＰを介してＥＳＤ保護部品２に接続される。

【0036】

グランドパターンＧＰは、導体パターン５８と導体パターン５９を接続することによって、グランド端子２８とグランド端子２９を接続する役割を果たす。ここで、導体パターン５９には対応するビア導体は設けられておらず、したがって、グランド端子２９に与えられたグランド電位は、導体パターン５９及びグランドパターンＧＰを介して、導体パターン５８に供給される。つまり、グランド端子２９は、いわゆるダミー端子として用いられる。このようなグランド端子２９を設けているのは、本実施形態による複合電子部品１を回路基板に実装した際、実装強度を十分に確保するためである。また、平面視で導体パターン５９と重なる位置にはビア導体が設けられていないことから、導体パターン５９には剥離が生じやすいが、本実施形態においてはグランドパターンＧＰを介して導体パターン５９が導体パターン５８に繋がっていることから、導体パターン５９の剥離も防止される。

【0037】

図１１は、図２（ａ）に示す領域Ｂの模式的な拡大図である。また、図１２（ａ）は、図１１に示す領域Ｃの模式的な拡大図である。

【0038】

図１１及び図１２（ａ）に示すように、コイルパターン４７などを含む導体層Ｃ０の側面と絶縁層１１の間には隙間Ｓが存在しており、この隙間Ｓにソルダーレジスト３１の一部が充填されている。導体層Ｃ０の側面とは、導体層Ｃ０の表面のうち積層方向と略平行な面を指す。これにより、導体層Ｃ０は、図１１に示す上面において絶縁層１１と接し、下面及び側面においてソルダーレジスト３１と接することになる。このため、導体層Ｃ０とソルダーレジスト３１の密着性が高められる。また、図１１に示す領域Ｃの模式的な拡大図である図１２（ａ）に示すように、導体層Ｃ０の最表面である下面１５１は、絶縁層１１の最表面１５２に対してセットバックしていても構わない。これによれば、導体層Ｃ０を覆う部分においてソルダーレジスト３１の厚みが若干増加することから、ソルダーレジスト３１による導体層Ｃ０の絶縁性が高められる。

【0039】

このように、本実施形態による複合電子部品１は、一方の最表層側に位置する導体層Ｃ０が絶縁層１１に埋め込まれていることから、全体の厚さを薄くすることができるとともに、一方の最表層の平滑性が高められることからソルダーレジスト３１の厚さを薄くすることも可能となる。これにより、本実施形態によれば、薄型化された複合電子部品１を提供することができる。また、他方の最表層側に位置する導体層Ｃ４については絶縁層１４の表面から突出していることから、ソルダーレジスト３２に開口部を設けることにより、ソルダーレジスト３２から露出する部分を外部端子として用いることが可能となる。

【0040】

しかも、複合電子部品１を回路基板に実装した場合に、回路基板との距離が近いコイルパターン４１～４４のターン数、配線長及びコイル径よりも、回路基板との距離が遠いコイルパターン４５～４８のターン数、配線長及びコイル径を大きくしていることから、よりインダクタンスの大きいコイルパターン４５～４８が回路基板の影響を受けにくくなる。

【0041】

また、ＥＳＤ保護部品２が埋め込まれた絶縁層１２の他方の表面１２ａ側にコイルパターン４１～４４を配置し、一方の表面１２ｂ側にコイルパターン４５～４８を配置していることから、各コモンモードフィルタのインダクタンスを十分に高めることができるとともに、絶縁層１１～１４とＥＳＤ保護部品２の熱膨張係数の差に起因する複合電子部品１の反りを低減することが可能となる。

【0042】

また、コイルパターン４１～４４とコイルパターン４５～４８が積層方向に十分に離れており、両者のパターン形状、具体的には径及びターン数が互いに異なっていることから、両者間に生じる磁気結合が抑えられる。このため、特性調整のために、例えばコイルパターン４１～４４のパターン形状を変更しても、コイルパターン４５～４８の特性がほとんど変化しないことから、設計変更が容易となる。しかも、同じ導体層に位置する２つのコイルパターンが平面視で対称形であることから、２つのコモンモードフィルタに特性差がほとんど生じないとともに、パターン設計も容易となる。

【0043】

図１３は、図２（ａ）に示す領域Ｂの第１の変形例による模式的な拡大図である。図１３に示す例では、ソルダーレジスト３１の表面が磁性樹脂層１５で覆われている。このように、ソルダーレジスト３１を介して導体層Ｃ０を覆う磁性樹脂層１５を設ければ、コイルパターン４５～４８の磁気特性を高めることが可能となる。しかも、磁性樹脂層１５はソルダーレジスト３１上に設けられていることから、磁性樹脂層１５の材料として導電性材料を用いることも可能である。さらに、磁性樹脂層１５にＥＳＤ保護部品２と近い熱膨張係数を有する材料を使用することで、複合電子部品１の反りを低減することが可能である。

【0044】

図１４は、図２（ａ）に示す領域Ｂの第２の変形例による模式的な拡大図である。図１４に示す例では、絶縁層１１に磁性材料が含まれており、これにより絶縁層１１の透磁率が大幅に高められている。これよれば、コイルパターン４５～４８の磁気特性をより高めることが可能となる。

【0045】

図１５は、図２（ａ）に示す領域Ｂの第３の変形例による模式的な拡大図である。図１５に示す例では、ソルダーレジスト３１に磁性材料が含まれており、これによりソルダーレジスト３１の透磁率が大幅に高められている。これよれば、コイルパターン４５～４８の磁気特性をより高めることが可能となる。ソルダーレジスト３１に添加する磁性フィラーとしては、隙間Ｓに入り込むことが可能な粒径サイズのフィラーが含まれていることが好ましい。これよれば、隙間Ｓに磁性材料を充填することが可能となる。

【0046】

図１６は、図２（ａ）に示す領域Ｂの第４の変形例による模式的な拡大図である。図１６に示す例では、ソルダーレジスト３１に磁性材料が含まれているとともに、絶縁層１１の表面にリセス部１６０が設けられている。これよれば、絶縁層１１に設けられたリセス部１６０にも磁性材料を含むソルダーレジスト３１が入り込むことから、コイルパターン４５～４８の磁気特性をより高めることが可能となる。リセス部１６０の深さについては、導体層Ｃ０の厚みよりも大きくても構わないし、導体層Ｃ０の厚みよりも小さくても構わないし、埋め込まれた電子部品へ到達しない程度に導体層Ｃ１まで到達しても構わない。リセス部１６０の形成方法としては、レーザー加工やブラスト加工が挙げられる。

【0047】

次に、本実施形態による複合電子部品１の製造方法について説明する。

【0048】

図１７～図２９は、本実施形態による複合電子部品１の製造方法を説明するためのプロセス図である。

【0049】

まず、キャリア付き銅箔２００を用意し、その表面にレジストパターン２０１を形成する（図１７）。キャリア付き銅箔２００は、２層の銅箔の間に剥離層が設けられた構造を有している。レジストパターン２０１は、導体層Ｃ０のネガパターンである。この状態で、電解メッキを行い、レジストパターン２０１を除去することによって導体層Ｃ０を形成する（図１８）。次に、導体層Ｃ０が埋め込まれるよう、キャリア付き銅箔２００の表面に絶縁層１１を形成する（図１９）。これにより、導体層Ｃ０に位置する導体パターンは、側面及び上面が絶縁層１１によって覆われた状態となる。

【0050】

次に、ビア導体を形成すべき箇所にビア２０２を形成することによって導体層Ｃ０の一部を露出させた後、無電解メッキによって絶縁層１１の表面にシード層２０３を形成する（図２０）。次に、シード層２０３の表面にレジストパターン２０４を形成した後、電解メッキを行うことによって導体層Ｃ１を形成する（図２１）。次に、レジストパターン２０４を除去した後（図２２）、導体層Ｃ１が埋め込まれるよう、絶縁層１１の表面に絶縁層１２Ａを形成し、その表面にＥＳＤ保護部品２を搭載する（図２３）。これにより、導体層Ｃ１に位置する導体パターンは、側面及び上面が絶縁層１２Ａによって覆われた状態となる。次に、ＥＳＤ保護部品２が埋め込まれるよう、絶縁層１２Ａの表面に絶縁層１２Ｂを形成する（図２４）。これにより、ＥＳＤ保護部品２は、絶縁層１２Ａ．１２Ｂからなる絶縁層１２に埋め込まれる。

【0051】

次に、図２０～図２２を用いて説明したプロセスを繰り返すことにより、絶縁層１２の表面に導体層Ｃ２を形成した後、導体層Ｃ２が埋め込まれるよう、絶縁層１２の表面に絶縁層１３を形成する（図２５）。このプロセスを繰り返すことにより、絶縁層１３の表面に導体層Ｃ３を形成した後、導体層Ｃ３が埋め込まれるよう、絶縁層１３の表面に絶縁層１４を形成する（図２６）。次に、絶縁層１４の表面に導体層Ｃ４を形成した後、キャリア付き銅箔２００に設けられた剥離層を介して銅箔の１層を剥離し（図２７）、キャリア付き銅箔２００の残った銅箔をエッチングにより除去する（図２８）。このエッチングにより、導体層Ｃ４の形成に用いたシード層も除去される。この時、エッチング時間などの条件を調整することにより、導体層Ｃ０の側面と絶縁層１１の間に隙間Ｓを形成することが可能である。隙間Ｓは、図１２（ｂ）に示すように、ソルダーレジスト３１の充填性向上のため、深さ方向に向かって狭くなるテーパー形状であってもよい。隙間Ｓは、導体層Ｃ０の側面の全面を露出させるものである必要はなく、図１２（ｂ）に示すように、導体層Ｃ０の側面の一部が絶縁層１１と接したままであっても構わない。また、よりエッチング時間を長く設定すれば、図１２（ａ），（ｂ）に示したように、導体層Ｃ０の下面１５１を絶縁層１１の最表面１５２に対して窪ませることも可能である。そして、絶縁層１１，１４の最表面にそれぞれソルダーレジスト３１，３２を形成した後（図２９）、表面処理により信号端子２１～２７及びグランド端子２８，２９を形成すれば、本実施形態による複合電子部品１が完成する。

【0052】

このように、本実施形態による複合電子部品１の製造プロセスにおいては、ＥＳＤ保護部品２が埋め込まれた絶縁層１２を中心としてその表裏に配線構造体を積層するのではなく、導体層Ｃ０から導体層Ｃ４の順に積層していることから、一方の最表層側に位置する導体層Ｃ０が絶縁層１１に埋め込まれた構造を得ることが可能となる。しかも、エッチング条件の調整によって、導体層Ｃ０の側面と絶縁層１１の間に隙間Ｓを形成することも可能となる。

【0053】

以上、本開示に係る技術の実施形態について説明したが、本開示に係る技術は、上記の実施形態に限定されることなく、その主旨を逸脱しない範囲で種々の変更が可能であり、それらも本開示に係る技術の範囲内に包含されるものであることはいうまでもない。

【0054】

例えば、上記実施形態では、絶縁層１２にＥＳＤ保護部品２を埋め込んでいるが、絶縁層１２に埋め込む電子部品がこれに限定されるものではない。

【0055】

また、上記説明した図２（ａ）及び（ｂ）に示す例では、導体層Ｃ０の全面がソルダーレジスト３１で覆われているが、本開示に係る技術はこれに限定されない。例えば、図３０に示すように、ソルダーレジスト３１の一部に開口部３１ａを設けることによって、導体層Ｃ０の一部をソルダーレジスト３１から露出させてもよい。導体層Ｃ０の一部がソルダーレジスト３１から露出している場合であっても、導体層Ｃ０が絶縁層１１に埋め込まれていることから、全体の厚さを薄くすることができるとともに、一方の最表層の平滑性が高められる。なお、ソルダーレジスト３１の開口部３１ａから導体層Ｃ０の一部が露出している場合、係る露出部分と電気的に接続された外部端子や配線構造体などをさらに設けても構わないし、露出部分自体を端子電極として用いても構わない。この場合、複合電子部品１の厚み方向（積層方向）において、導体層Ｃ４により形成される外部端子と対向する側に、更に外部端子を形成することも可能である。

【符号の説明】

【0056】

１ 複合電子部品
２ ＥＳＤ保護部品（電子部品）
１０ 素体
１１～１４，１２Ａ，１２Ｂ 絶縁層
１５ 磁性樹脂層
１２ａ，１２ｂ 絶縁層の表面
２０～２７ 信号端子
２８，２９ グランド端子
３１，３２ ソルダーレジスト
３１ａ 開口部
４１～４８ コイルパターン
５０～５９ 導体パターン
６０，６１，６３～６６，６８ 導体パターン
７０～７６ 導体パターン
８０～８７ 端子電極
９１，９３，９４，９７ 導体パターン
１００～１０７，１１０～１１８，１２０～１２７，１３０～１３７，１４１，１４３，１４４，１４７ ビア導体
１５１，１５２ 最表面
１６０ リセス部
２００ キャリア付き銅箔
２０１ レジストパターン
２０２ ビア
２０３ シード層
２０４ レジストパターン
Ｃ０～Ｃ４ 導体層
ＣＭＦ１～ＣＭＦ４ コモンモードフィルタ
Ｇ１，Ｇ２ ギャップ
ＧＰ グランドパターン
Ｓ 隙間

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】