特開 2024-22014 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024022014

(43)【公開日】2024-02-16

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 17/08 20060101AFI20240208BHJP

   H03K 17/10 20060101ALI20240208BHJP

【ＦＩ】

H03K17/08 C

H03K17/10

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022125290

(22)【出願日】2022-08-05

(71)【出願人】

【識別番号】504139662

【氏名又は名称】国立大学法人東海国立大学機構

(71)【出願人】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】110002583

【氏名又は名称】弁理士法人平田国際特許事務所

(72)【発明者】

【氏名】岩城 聡明

(72)【発明者】

【氏名】新井 大輔

(72)【発明者】

【氏名】山本 真義

(72)【発明者】

【氏名】上村 俊也

(72)【発明者】

【氏名】佐藤 壽朗

(72)【発明者】

【氏名】神谷 真央

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX34

5J055AX56

5J055AX64

5J055BX16

5J055CX07

5J055DX13

5J055DX16

5J055DX42

5J055DX72

5J055DX82

5J055EY12

5J055EY21

(57)【要約】      （修正有）

【課題】耐久品質を向上させる半導体装置を提供する。
【解決手段】半導体装置１は、第１ソース１１、第１ドレイン１２及び第１ゲート１３を有するノーマリーオントランジスタである第１トランジスタ１０と、第１ドレイン１２に電気的に接続された第２ソース２１、第２ドレイン２２及び第２ゲート２３を有するノーマリーオフトランジスタである第２トランジスタ２０と、を有する。第１ゲート１３には、ターンオン時において、第２ゲート信号Ｓｇ２よりも後行してオンし、ターンオフ時において、第２ゲート信号Ｓｇ２よりも先行してオフする第１ゲート信号Ｓｇ１が入力され、第２ゲート２３には、ターンオン時において、第１ゲート信号Ｓｇ１よりも先行してオンし、ターンオフ時において、第１ゲート信号Ｓｇ１よりも後行してオフする第２ゲート信号Ｓｇ２が入力される。第１ゲート信号と第２ゲート信号は、それぞれ独立して遅延量が設定される。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１ソース、第１ドレイン、第１ゲートを有するノーマリーオントランジスタである第１トランジスタと、
前記第１ドレインに電気的に接続された第２ソース、第２ドレイン、第２ゲートを有するノーマリーオフトランジスタである第２トランジスタと、を有し、
前記第１ゲートには、ターンオン時において、第２ゲート信号よりも後行してオンし、ターンオフ時において、前記第２ゲート信号よりも先行してオフする第１ゲート信号が入力され、
前記第２ゲートには、前記ターンオン時において、前記第１ゲート信号よりも先行してオンし、前記ターンオフ時において、前記第１ゲート信号よりも後行してオフする前記第２ゲート信号が入力され、
前記第１ゲート信号と前記第２ゲート信号は、それぞれ独立して遅延量が設定される、半導体装置。

【請求項2】

第１ゲート制御手段は、第１ディレイ手段と直列に接続された入力側から出力側に向けて順方向特性を示す第１ダイオードと、入力側から出力側に向けて逆方向特性を示す第２ダイオードが並列に接続されて構成され、前記第１ゲート制御手段の出力側は前記第１ゲートと接続され、
第２ゲート制御手段は、第２ディレイ手段と直列に接続された入力側から出力側に向けて逆方向特性を示す第３ダイオードと、入力側から出力側に向けて順方向特性を示す第４ダイオードが並列に接続されて構成され、前記第２ゲート制御手段の出力側は前記第２ゲートと接続され、
駆動信号は、前記第１ゲート制御手段及び前記第２ゲート制御手段の入力側に入力され、前記第１ゲート信号及び前記第２ゲート信号は、共通の前記駆動信号から生成される、請求項１に記載の半導体装置。

【請求項3】

前記駆動信号は、レベルシフト回路を介して前記第１ゲート制御手段の入力側に入力される、請求項２に記載の半導体装置。

【請求項4】

前記第１トランジスタは、ゲート電荷量Ｑｇを、Ｔｃ＝２５℃におけるドレイン電流（連続）の絶対最大定格Ｉｄで割ったとき、Ｑｇ／Ｉｄ≧０．５ｎＣ／Ａである、ノーマリーオン型パワーデバイスである、請求項１から３のいずれか１項に記載の半導体装置。

【請求項5】

前記第１トランジスタは、ＰＳＪ ＧａＮＦＥＴである、請求項４に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

従来、ノーマリーオントランジスタとノーマリーオフトランジスタとをカスコード接続してスイッチを構成した半導体装置が開示されている（例えば、特許文献１参照）。この半導体装置は、第１のソース、第１のドレイン、第１のゲートを有するノーマリーオフトランジスタと、第１のドレインに電気的に接続された第２のソース、第２のドレイン、第２のゲートを有するノーマリーオントランジスタと、第１の端部と第２の端部を有し、第２の端部が第２のゲートに電気的に接続されたコンデンサと、第２の端部と第２のゲートとの間に電気的に接続された第１のアノードと、第２のソースに電気的に接続された第１のカソードを有する第１のダイオードと、第１の端部と、第１のゲートとの間に設けられた第１の抵抗と、第１の端部に電気的に接続された第２のアノードと、第１のゲートに電気的に接続された第２のカソードを有し、第１の抵抗と並列に設けられた第２のダイオードと、を備えて構成されている。

【0003】

この半導体装置は、半導体装置がオフ状態からオン状態に移行する際には、電流が第１の抵抗に並列に設けられた第２のダイオードを流れる。このため、ノーマリーオフトランジスタの第１のゲートの充電は、第１の抵抗の影響を受けない。したがって、第１のゲートが速やかに充電できる。よって、半導体装置がオフ状態からオン状態に移行する際に、ノーマリーオントランジスタよりもノーマリーオフトランジスタを先にオンさせることが可能となる。また、第１の抵抗を設けることにより、ノーマリーオフトランジスタのオフタイミングと、ノーマリーオントランジスタのオフタイミングを所望の時間だけ遅延させることができる。したがって、半導体装置がオン状態からオフ状態に移行する際に、ノーマリーオフトランジスタよりもノーマリーオントランジスタが先にオフする。したがって、ノーマリーオフトランジスタとノーマリーオントランジスタとの間の接続部に高電圧又は過電圧が生じることが抑制される、とされている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】ＷＯ２０１７／０１０５５４公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に開示された半導体装置は、トランジスタの入力容量Ｃ、抵抗Ｒによる時定数によりトリガ時点を遅延させる構成となっている。しかし、ＣＲ時定数を使って遅延を発生させているため、ターンオンとターンオフの順序を両立させるための時定数の調整が難しいという問題があった。また、コンデンサを使用しているためこれがスピードアップコンデンサとして機能してノーマリーオントランジスタのターンオンとターンオフが素早くスイッチングしてしまい、ターンオン時にターンオン、ターンオフの先後の条件が満足できなくなる場合があるという問題があった。さらに、ノーマリーオントランジスタのゲートへのチャージ量が大きい場合は、チャージがダイオードを介してカスコード接続の中点へ流出する。これにより、ノーマリーオントランジスタのゲートへのチャージが進まず、ターンオンできなくなる場合があるという問題があった。このため、安定したターンオン、ターンオフ動作が確保されず、ノーマリーオントランジスタとノーマリーオフトランジスタとのカスコード接続の中点電位における過電圧を十分に低減できない場合があり、製品の耐久品質を向上させることが難しいという問題があった。

【0006】

したがって、本発明の目的は、ノーマリーオントランジスタとノーマリーオフトランジスタとをカスコード接続した構成において、耐久品質を向上させることができる半導体装置を提供することである。

【課題を解決するための手段】

【0007】

［１］本発明は、第１ソース、第１ドレイン、第１ゲートを有するノーマリーオントランジスタである第１トランジスタと、前記第１ドレインに電気的に接続された第２ソース、第２ドレイン、第２ゲートを有するノーマリーオフトランジスタである第２トランジスタと、を有し、前記第１ゲートには、ターンオン時において、第２ゲート信号よりも後行してオンし、ターンオフ時において、前記第２ゲート信号よりも先行してオフする第１ゲート信号が入力され、前記第２ゲートには、前記ターンオン時において、前記第１ゲート信号よりも先行してオンし、前記ターンオフ時において、前記第１ゲート信号よりも後行してオフする前記第２ゲート信号が入力され、前記第１ゲート信号と前記第２ゲート信号は、それぞれ独立して遅延量が設定される、半導体装置を提供する。
［２］第１ゲート制御手段は、第１ディレイ手段と直列に接続された入力側から出力側に向けて順方向特性を示す第１ダイオードと、入力側から出力側に向けて逆方向特性を示す第２ダイオードが並列に接続されて構成され、前記第１ゲート制御手段の出力側は前記第１ゲートと接続され、第２ゲート制御手段は、第２ディレイ手段と直列に接続された入力側から出力側に向けて逆方向特性を示す第３ダイオードと、入力側から出力側に向けて順方向特性を示す第４ダイオードが並列に接続されて構成され、前記第２ゲート制御手段の出力側は前記第２ゲートと接続され、駆動信号は、前記第１ゲート制御手段及び前記第２ゲート制御手段の入力側に入力され、前記第１ゲート信号及び前記第２ゲート信号は、共通の前記駆動信号から生成される、ようにされていてもよい。
［３］また、前記駆動信号は、レベルシフト回路を介して前記第１ゲート制御手段の入力側に入力される、ようにされていてもよい。
［４］また、前記第１トランジスタは、ゲート電荷量Ｑｇを、Ｔｃ＝２５℃におけるドレイン電流（連続）の絶対最大定格Ｉｄで割ったとき、Ｑｇ／Ｉｄ≧０．５ｎＣ／Ａである、ノーマリーオン型パワーデバイスであってもよい。
［５］また、前記第１トランジスタは、ＰＳＪ ＧａＮＦＥＴであってもよい。

【発明の効果】

【0008】

本発明によれば、ノーマリーオントランジスタとノーマリーオフトランジスタとをカスコード接続した構成において、耐久品質を向上させることができる半導体装置を提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】図１（ａ）は、本発明の第１の実施の形態に係る半導体装置の回路構成を示す回路図であり、図１（ｂ）は、第１ゲート信号及び第２ゲート信号のタイミング関係を示すそれぞれの信号波形図である。

【図2】図２は、本発明の第２の実施の形態に係る半導体装置の回路構成を示す回路図である。

【図3】図３は、本発明の第３の実施の形態に係る半導体装置の回路構成を示す回路図である。

【図4】図４（ａ）は、実施例における回路構成図、図４（ｂ）は、ターンオン時における各信号の実測された信号波形図、図４（ｃ）は、ターンオフ時における各信号の実測された信号波形図である。

【図5】図５（ａ）は、比較例におけるターンオフ時の各信号の実測された波形図、図５（ｂ）は、本実施の形態におけるターンオフ時の各信号の実測された波形図である。

【発明を実施するための形態】

【0010】

〔本発明の第１の実施の形態〕
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置の回路構成を示す回路図である。本発明の実施の形態に係る半導体装置１は、ノーマリーオントランジスタとノーマリーオフトランジスタとをカスコード接続した構成において、ターンオン時、ターンオフ時のそれぞれのトリガ信号となる第１のゲートと第２のゲートに入力されるゲート信号の遅延量を任意に設定できる手段を設けることにより、中点電位における過電圧を十分に低減して、製品の耐久品質を向上させるものである。本発明の実施の形態に係る半導体装置１は、例えば、１．２ｋＶ、３ｋＶ、１０ｋＶでの使用が可能な高耐圧パワーモジュールに適用できる。

【0011】

第１の実施の形態に係る半導体装置１は、第１ソース１１、第１ドレイン１２、第１ゲート１３を有するノーマリーオントランジスタである第１トランジスタ１０と、第１ドレイン１２に電気的に接続された第２ソース２１、第２ドレイン２２、第２ゲート２３を有するノーマリーオフトランジスタである第２トランジスタ２０と、を有する。第１ゲート１３には、ターンオン時において、第２ゲート信号Ｓｇ２よりも後行してオンし、ターンオフ時において、第２ゲート信号Ｓｇ２よりも先行してオフする第１ゲート信号Ｓｇ１が入力され、第２ゲート２３には、ターンオン時において、第１ゲート信号Ｓｇ１よりも先行してオンし、ターンオフ時において、第１ゲート信号Ｓｇ１よりも後行してオフする第２ゲート信号Ｓｇ２が入力され、第１ゲート信号と第２ゲート信号は、それぞれ独立して遅延量が設定されるように構成されている。

【0012】

第１ゲート信号Ｓｇ１、第２ゲート信号Ｓｇ２は、第１ゲート信号と第２ゲート信号は、それぞれ独立して遅延量が設定される。一例として、パルスジェネレータを内蔵するゲートドライバＩＣ等により、任意のタイミングでそれぞれのゲート信号を出力することができる。

【0013】

第１トランジスタ１０は、ゲートにゲート電圧を印加しなくとも通電するノーマリーオントランジスタである。ノーマリーオントランジスタは、素子耐圧が高い。ノーマリーオントランジスタは、一例として、ＰＳＪ ＧａＮＦＥＴ（Polarization Super Junction GaN Field Effect Transistor）であり、１．２ｋＶ、３ｋＶ、１０ｋＶ等の耐圧を有する。

【0014】

第２トランジスタ２０は、ゲートにゲート電圧を印加しなければ通電しないノーマリーオフトランジスタである。ノーマリーオフトランジスタは、素子耐圧が低い。ノーマリーオフトランジスタは、一例として、Ｓｉ半導体を使用したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。

【0015】

第１トランジスタ１０は、第１ソース１１、第１ドレイン１２、第１ゲート１３を有して構成されている。また、第２トランジスタ２０は、第２ソース２１、第２ドレイン２２、第２ゲート２３を有して構成されている。

【0016】

図１（ａ）に示すように、第１ソース１１は、第２ドレイン２２と接続されている。第１ドレイン１２は、ドレイン端子１２０に接続されている。また、第１ゲート１３は、ゲート端子１３１に接続されている。なお、接続とは電気的なオーミック接続を意味し、以下同様である。

【0017】

第２ソース２１は、ソース端子１１０に接続されている。第２ドレイン２２は、第１ソース１１と接続されている。また、第２ゲート２３は、ゲート端子１３２に接続されている。

【0018】

図１（ｂ）は、第１ゲート信号及び第２ゲート信号のタイミング関係を示すそれぞれの信号波形図である。第１ゲート信号と第２ゲート信号は、それぞれ独立して遅延量が設定できる。第１ゲート信号Ｓｇ１は、電圧Ｖが、ゼロ０から時刻ｔ１１において所定の電圧まで立ち上がり、時刻ｔ１２においてゼロ０に立ち下がる。また、第２ゲート信号Ｓｇ２は、電圧Ｖが、ゼロ０から時刻ｔ２１において所定の電圧まで立ち上がり、時刻ｔ２２においてゼロ０に立ち下がる。なお、それぞれの所定の電圧は、第１トランジスタ１０、第２トランジスタ２０をそれぞれターンオンするための閾値以上の電圧である。

【0019】

ここで、第１ゲート信号Ｓｇ１の立ち上がり時刻ｔ１１は、第２ゲート信号Ｓｇ２の立ち上がり時刻ｔ２１よりもΔｔ１だけ遅延している。また、第２ゲート信号Ｓｇ２の立ち下がり時刻ｔ２２は、第１ゲート信号Ｓｇ１の立ち下がり時刻ｔ１２よりもΔｔ２だけ遅延している。

【0020】

第１ゲート信号Ｓｇ１は、ゲート端子１３１に入力されて第１トランジスタ１０の第１ゲート１３に印加される。一方、第２ゲート信号Ｓｇ２は、ゲート端子１３２に入力されて第２トランジスタ２０の第２ゲート２３に印加される。

【0021】

これにより、第１トランジスタ１０は、ターンオン時において、第２トランジスタ２０よりも後行してオンし、ターンオフ時において、第２トランジスタ２０よりも先行してオフする。また、第２トランジスタ２０は、ターンオン時において、第１トランジスタ１０よりも先行してオンし、ターンオフ時において、第１トランジスタ１０よりも後行してオフする。

【0022】

（半導体装置１の動作）
半導体装置１は、ノーマリーオントランジスタとノーマリーオフトランジスタとをカスコード接続した構成において、ターンオン時、ターンオフ時のそれぞれのトリガ信号となる第１のゲートと第２のゲートに入力されるそれぞれのゲート信号の遅延量を任意に設定できる手段を設けて、ゲート別に駆動させる方式である。すなわち、ノーマリーオントランジスタとノーマリーオフトランジスタの２つのＦＥＴを複合ＦＥＴとしてスイッチング動作等させて、ノーマリーオフトランジスタとして機能させるものである。

【0023】

半導体装置１のターンオン時には、図１（ｂ）に示す第２ゲート信号Ｓｇ２がゲート端子１３２に入力されて第２トランジスタ２０の第２ゲート２３に印加される。一方、第１ゲート信号Ｓｇ１は、所定の遅延量Δｔ１だけ遅延して、ゲート端子１３１に入力されて第１トランジスタ１０の第１ゲート１３に印加される。これにより、先に第２トランジスタ２０がオンし、遅延して、第１トランジスタ１０がオンすることで、半導体装置１がオン状態になる。

【0024】

上記示した半導体装置１のターンオン時には、先に第２トランジスタ２０がオンするので、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、接地された状態となる。これにより、過渡時において中点電位Ｖｍにおける電荷はすみやかに減少して、中点電位Ｖｍにおける過電圧を十分に低減させることが可能となる。

【0025】

半導体装置１のターンオフ時には、図１（ｂ）に示す第１ゲート信号Ｓｇ１がゲート端子１３１に入力されて第１トランジスタ１０の第１ゲート１３に印加される。一方、第２ゲート信号Ｓｇ２は、所定の遅延量Δｔ２だけ遅延して、ゲート端子１３２に入力されて第２トランジスタ２０の第２ゲート２３に印加される。これにより、先に第１トランジスタ１０がオフし、遅延して、第２トランジスタ２０がオフすることで、半導体装置１がオフ状態になる。

【0026】

上記示した半導体装置１のターンオフ時には、先に第１トランジスタ１０がオフするが、第２トランジスタ２０がまだオンしているので、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、接地された状態となっている。これにより、過渡時において中点電位Ｖｍにおける電荷はすみやかに減少して、中点電位Ｖｍにおける過電圧を十分に低減させることが可能となる。

【0027】

〔本発明の第２の実施の形態〕
図２は、本発明の第２の実施の形態に係る半導体装置の回路構成を示す回路図である。第２の実施の形態に係る半導体装置２は、第１ゲート信号Ｓｇ１及び第２ゲート信号Ｓｇ２を、ディレイ手段を含むゲート制御手段を介して、それぞれ第１ゲート１３、第２ゲート２３に入力する構成としたものである。これにより、第１ゲート信号Ｓｇ１及び第２ゲート信号Ｓｇ２は、共通の駆動信号Ｓｇ０から生成されるので、１つの駆動信号Ｓｇ０により半導体装置２を駆動制御することが可能となる。

【0028】

第２の実施の形態に係る半導体装置２において、第１ゲート制御手段２１０は、第１ディレイ手段２０１と直列に接続された入力側から出力側に向けて順方向特性を示す第１ダイオード２１１と、入力側から出力側に向けて逆方向特性を示す第２ダイオード２１２が並列に接続されて構成され、第１ゲート制御手段２１０の出力側は第１ゲート１３と接続される。また、第２ゲート制御手段２２０は、第２ディレイ手段２０２と直列に接続された入力側から出力側に向けて逆方向特性を示す第３ダイオード２１３と、入力側から出力側に向けて順方向特性を示す第４ダイオード２１４が並列に接続されて構成され、第２ゲート制御手段２２０の出力側は第２ゲート２３と接続される。第１ディレイ手段２０１と第２ディレイ手段２０２は、第１の実施の形態と同様に、それぞれ独立して遅延量が設定できる構成とされている。駆動信号Ｓｇ０は第１ゲート制御手段２１０及び第２ゲート制御手段２２０の入力側端子２３０に入力され、第１ゲート信号Ｓｇ１及び第２ゲート信号Ｓｇ２は、共通の駆動信号Ｓｇ０から、それぞれ独立して遅延量が設定されて生成される、ように構成されている。

【0029】

第１ダイオード２１１、第２ダイオード２１２、第３ダイオード２１３、第４ダイオード２１４は、いずれも整流作用のあるダイオードであれば使用可能である。また、第１ディレイ手段２０１、第２ディレイ手段２０２は、種々の方式によるディレイ装置が使用できるが、それぞれ独立して遅延量を設定可能な遅延ＩＣ等を利用することができる。その他の構成は、第１の実施の形態と同様である。

【0030】

（半導体装置２の動作）
半導体装置２は、ノーマリーオントランジスタとノーマリーオフトランジスタとをカスコード接続した構成において、共通の駆動信号Ｓｇ０からディレイラインを介して第１ゲート信号Ｓｇ１、第２ゲート信号Ｓｇ２を生成し、これによりノーマリーオントランジスタ、ノーマリーオフトランジスタをそれぞれ動作させる。すなわち、ノーマリーオントランジスタとノーマリーオフトランジスタの２つのＦＥＴを複合ＦＥＴとしてスイッチング動作等させて、ノーマリーオフトランジスタとして機能させるものである。

【0031】

半導体装置２のターンオン時には、入力側端子２３０に入力された駆動信号Ｓｇ０は、第１ゲート制御手段２１０の第１ディレイ手段２０１、第１ダイオード２１１を介して第１ゲート１３に入力される。一方、第１ゲート制御手段２１０の第２ダイオード２１２は逆方向特性であるので機能しない。したがって、第１ゲート１３に入力される第１ゲート信号Ｓｇ１は、第１ゲート信号Ｓｇ１の立ち上がりが駆動信号Ｓｇ０の立ち上がりから所定時間だけ遅延した信号として第１ゲート１３に入力される。

【0032】

また、入力側端子２３０に入力された駆動信号Ｓｇ０は、第４ダイオード２１４を介して第２ゲート２３に入力される。一方、第２ゲート制御手段２２０の第３ダイオード２１３は逆方向特性であるので機能しない。したがって、第２ゲート２３に入力される第２ゲート信号Ｓｇ２は、第２ゲート信号Ｓｇ２の立ち上がりが駆動信号Ｓｇ０の立ち上がりと同じタイミングの遅延なしの信号として第２ゲート２３に入力される。

【0033】

以上から、先に第２トランジスタ２０がオンし、遅延して、第１トランジスタ１０がオンすることで、半導体装置２がオン状態になる。半導体装置２のターンオン時には、先に第２トランジスタ２０がオンするので、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、接地された状態となる。これにより、過渡時において中点電位Ｖｍにおける電荷はすみやかに減少して、中点電位Ｖｍにおける過電圧を十分に低減させることが可能となる。

【0034】

半導体装置２のターンオフ時には、第１トランジスタ１０側のゲート端子１３１の方が第１ゲート制御手段２１０の入力側端子２３０よりも電位が高い。このため、第１ゲート制御手段２１０の第１ダイオード２１１は逆方向特性であるので機能しない。したがって、等価的に、第１ゲート１３に入力される第１ゲート信号Ｓｇ１は、第１ゲート信号Ｓｇ１の立ち下がりが駆動信号Ｓｇ０の立ち下がりと同じタイミングの遅延なしの信号として第１ゲート１３に入力されることになる。

【0035】

また、第２ゲート制御手段２２０の第４ダイオード２１４は逆方向特性であるので機能しない。したがって、等価的に、第２ゲート２３に入力される第２ゲート信号Ｓｇ２は、第２ゲート信号Ｓｇ２の立ち下がりが駆動信号Ｓｇ０の立ち下がりから所定時間だけ遅延した信号として第２ゲート２３に入力されることになる。

【0036】

上記示した半導体装置２のターンオフ時には、先に第１トランジスタ１０がオフするが、第２トランジスタ２０がまだオンしているので、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、接地された状態となっている。これにより、過渡時において中点電位Ｖｍにおける電荷はすみやかに減少して、中点電位Ｖｍにおける過電圧を十分に低減させることが可能となる。

【0037】

以上から、等価的に、共通の駆動信号Ｓｇ０から、第１の実施の形態に係る第１ゲート信号Ｓｇ１、第２ゲート信号Ｓｇ２によるトリガ信号が生成される。これにより第１トランジスタ１０、第２トランジスタ２０を駆動することができる。

【0038】

〔本発明の第３の実施の形態〕
図３は、本発明の第３の実施の形態に係る半導体装置の回路構成を示す回路図である。第３の実施の形態に係る半導体装置３は、駆動信号が、レベルシフト回路を介して第１ゲート制御手段の入力側に入力される、ように構成したものである。これにより、第１トランジスタ１０と第２トランジスタ２０に対して異なるゲート電圧を印加することができる。

【0039】

図３に示すように、半導体装置３は、駆動信号Ｓｇ０が、レベルシフト回路３００を介して第１ゲート制御手段２１０の入力側に入力される。一例として、レベルシフト回路３００は、ＤＣ／ＤＣコンバータ回路を使用することができる。その他の構成は、第２の実施の形態と同様である。

【0040】

一例として、駆動信号Ｓｇ０が、＋１５Vから０（ゼロ）Ｖの電圧範囲で動作する場合に、レベルシフト回路３００によるレベルシフト量を－１２Ｖとすると、第１ゲート信号Ｓｇ１は、＋３Ｖから－１２Ｖ、第２ゲート信号Ｓｇ２は、＋１５Vから０（ゼロ）Ｖとなる。

【0041】

（実施例におけるターンオン波形、ターンオフ波形）
図４（ａ）は、実施例における回路構成図、図４（ｂ）は、ターンオン時における各信号の実測された信号波形図、図４（ｃ）は、ターンオフ時における各信号の実測された信号波形図である。

【0042】

図４（ａ）に示すように、半導体装置３を、５００Ｖの電源電圧４００に１００Ωの負荷抵抗５００を介して接続し、ローサイドスイッチとして動作させる。

【0043】

図４（ｂ）に示すように、ターンオン時には、第２ゲート信号Ｓｇ２よりも第１ゲート信号Ｓｇ１は遅延した信号であり、遅延時間は、２３５ｎｓであった。第２ゲート信号Ｓｇ２が第２ゲート２３に入力されて、上記２３５ｎｓ後に、第１ゲート信号Ｓｇ１が第１ゲート１３に入力されて、第１トランジスタ１０がオンする。これにより、ドレイン電流Ｉｄが増加して、半導体装置３がオン状態になる。このターンオン時において、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、ほとんど変動なく、過渡時における過電圧は十分に抑えられている。

【0044】

図４（ｃ）に示すように、ターンオフ時には、第１ゲート信号Ｓｇ１よりも第２ゲート信号Ｓｇ２は遅延した信号であり、遅延時間は、５０ｎｓであった。第１ゲート信号Ｓｇ１が第１ゲート１３に入力されて、上記５０ｎｓ後に、第２ゲート信号Ｓｇ２が第２ゲート２３に入力されて、第２トランジスタ２０がオフする。これにより、ドレイン電流Ｉｄが減少して、半導体装置３がオフ状態になる。このターンオフ時において、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、ほとんど変動なく、過渡時における過電圧は十分に抑えられている。

【0045】

図５（ａ）は、比較例におけるターンオフ時の各信号の実測された波形図、図５（ｂ）は、本実施の形態におけるターンオフ時の各信号の実測された波形図である。

【0046】

比較例として、第１ゲート信号Ｓｇ１と第２ゲート信号Ｓｇ２が同じタイミングで第１トランジスタ１０、第２トランジスタ２０を駆動した場合を示す。図５（ａ）に示すように、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、過渡時において２５～２８Ｖまで跳ね上がっていることがわかる。

【0047】

次に、第２ゲート信号Ｓｇ２が第１ゲート信号Ｓｇ１よりも５０ｎｓだけ遅延して、第１トランジスタ１０、第２トランジスタ２０を駆動した場合を示す。図５（ｂ）に示すように、第１ソース１１と第２ドレイン２２の接続点の中点電位Ｖｍは、過渡時においても、定常的なオフ状態である５～８Ｖ程度に収まっていることがわかる。

【0048】

〔本発明の実施の形態の効果〕
発明の実施の形態に係る半導体装置によれば、次のような効果を有する。
（１）第１ゲート信号と第２ゲート信号は、それぞれ独立して遅延量が設定できる構成とされている。従来技術のように、ＣＲ時定数等によらずに、それぞれ独立して遅延量が設定できるので、ノーマリーオントランジスタとノーマリーオフトランジスタの２つのＦＥＴのターンオン時とターンオフ時のそれぞれのスイッチング動作のタイミングを独立して設定できる。これにより、ノーマリーオントランジスタとノーマリーオフトランジスタの２つのＦＥＴを複合ＦＥＴとしてスイッチング動作等させて、ノーマリーオフトランジスタとして機能させることが可能となる。また、第１ゲート信号と第２ゲート信号をそれぞれ独立して遅延量を設定できるので、中点電位Ｖｍが最適になるように細かく設定できるので、複合ＦＥＴとしてのスイッチング動作をより確実なものとすることが可能となる。
（２）過渡時において中点電位Ｖｍにおける電荷はすみやかに減少して、中点電位Ｖｍにおける過電圧を十分に低減させることが可能となる。これにより、ノーマリーオントランジスタとノーマリーオフトランジスタとをカスコード接続した構成において、耐久品質を向上させることができる半導体装置を提供することが可能となる。
（３）本実施の形態に係る半導体装置においては、主たるスイッチングを担うのは、ノーマリーオントランジスタであり、ノーマリーオフトランジスタのスイッチング速度に依らない。これにより、ノーマリーオントランジスタのスイッチング速度にのみ依存するので、スイッチング速度の改善が可能になる。
（４）本実施の形態に係る半導体装置によれば、回路サイズが小さい、回路の発熱が小さい、温度依存性が小さい等の効果が期待できる。
（５）ドライバ回路故障時に最も発生する可能性が高いことは、例えば、ゲート駆動用の１５Ｖ電源が０Ｖ程度まで短絡することである。このとき、第２トランジスタ２０の第２ゲート２３への供給電圧と、第１トランジスタ１０の第１ゲート１３への供給電圧がいずれも０Ｖ程度まで下がり、第２トランジスタ２０がオフ状態で固定される。第１トランジスタ１０の第１ソース１１の電位が持ち上がることにより、第１ゲート１３と第１ソース１１間の電圧Ｖｇｓが負となり、第１トランジスタ１０もカスコード接続の原理によってオフ状態に入り、全体としてオフ状態になる。これにより、フェールセーフ機能が発揮される。
（６）本実施の形態に係るＦＥＴは、耐圧６００Ｖ以上であって、ゲート電荷量Ｑｇを、Ｔｃ＝２５℃におけるドレイン電流（連続）の絶対最大定格Ｉｄで割ったとき、Ｑｇ／Ｉｄ≧０．５ｎＣ／Ａであるノーマリーオン型パワーデバイスのカスコード接続に適用することができる。これは、Ｑｇ／Ｉｄが大きいほど、ノーマリーオントランジスタを完全オフ状態にするための時間を要するため、遅延によるＶｍが跳ね上がり対策の効果が大きいと考えられることによる。そして、ＰＳＪ ＧａＮＦＥＴのＱｇ／Ｉｄは、１．５ｎＣ／Ａであるので、ノーマリーオントランジスタである第１トランジスタ１０は、ＰＳＪ ＧａＮＦＥＴに適用可能である。ＰＳＪ ＧａＮＦＥＴは、１．２ｋＶ、３ｋＶ、１０ｋＶ等の高耐圧を有するので、本実施の形態により高耐圧のノーマリーオフトランジスタとして機能させることが可能となる。

【0049】

以上、本発明の実施の形態を説明したが、本発明は、上記の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。本発明の実施の形態は、ＮチャネルＦＥＴをカスコード接続した例で説明したが、ＰチャネルＦＥＴをカスコード接続した場合にも適用可能である。

【0050】

また、上記の実施の形態は特許請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。

【符号の説明】

【0051】

１、２、３…半導体装置
１０…第１トランジスタ、１１…第１ソース、１２…第１ドレイン、１３…第１ゲート
２０…第２トランジスタ、２１…第２ソース、２２…第２ドレイン、２３…第２ゲート
１１０…ソース端子、１２０…ドレイン端子、１３１…ゲート端子、１３２…ゲート端子
２０１…第１ディレイ手段、２０２…第２ディレイ手段、２１０…第１ゲート制御手段、２１１…第１ダイオード、２１２…第２ダイオード、２１３…第３ダイオード、２１４…第４ダイオード、２２０…第２ゲート制御手段、２３０…入力側端子
３００…レベルシフト回路、４００…電源電圧、５００…負荷抵抗
Ｓｇ０…駆動信号、Ｓｇ１…第１ゲート信号、Ｓｇ２…第２ゲート信号、Ｖｍ…中点電位

【図1】

【図2】

【図3】

【図4】

【図5】