特開 2024-22527 半導体装置の設計方法、設計システムおよび記憶媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024022527

(43)【公開日】2024-02-16

(54)【発明の名称】半導体装置の設計方法、設計システムおよび記憶媒体

(51)【国際特許分類】

   G06F 30/3312 20200101AFI20240208BHJP

【ＦＩ】

G06F30/3312

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023125240

(22)【出願日】2023-08-01

(31)【優先権主張番号】63/395,191

(32)【優先日】2022-08-04

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/323,851

(32)【優先日】2023-05-25

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】石山 洋

【テーマコード（参考）】

5B146

【Ｆターム（参考）】

5B146AA22

5B146GC04

5B146GG04

(57)【要約】

【課題】修正が容易な半導体装置の設計方法を提供する。
【解決手段】半導体装置の設計方法は、論理回路を規定するデータと、論理回路に関するタイミング制約を規定するタイミング制約データとを入力とし、タイミング制約から、遅延値を規定する制約を解釈する解釈工程と、論理回路における各経路に付与することが可能な遅延値を算出する算出工程と、算出工程で算出された遅延値を論理検証違反として検出可能な検証工程とを備えている。
【選択図】図１

【特許請求の範囲】

【請求項1】

論理回路を規定するデータと、前記論理回路に関するタイミング制約を規定するタイミング制約データとを入力とし、前記タイミング制約から、遅延値を規定する制約を解釈する解釈工程と、
前記論理回路における各経路に付与することが可能な遅延値を導出する算出工程と、
前記算出工程で算出された遅延値を論理検証違反として検出可能な検証工程と、
を備える、半導体装置の設計方法。

【請求項2】

請求項１に記載の半導体装置の設計方法において、
前記算出工程は、
前記各経路において、データを送信する送信側で用いられる送信側クロックと、データを受信する受信側で用いられる受信側クロックとを抽出するクロック抽出工程と、
前記送信側クロックと、前記受信側クロックの全ての組合せを列挙する工程と、
前記送信側と前記受信側が関わるクロック経路を抽出する経路抽出工程と、
前記送信側クロックと前記受信側クロックとで、データを伝達することが可能な最低限の遅延値を算出する遅延値算出工程と、
を備える、
半導体装置の設計方法。

【請求項3】

請求項２に記載の半導体装置の設計方法において、
前記検証工程は、論理シミュレータによる論理シミュレーションを含む、
半導体装置の設計方法。

【請求項4】

請求項３に記載の半導体装置の設計方法において、
前記論理回路を規定するデータは、ＲＴＬで記述され、前記タイミング制約データは、ＳＤＣで記述されている、
半導体装置の設計方法。

【請求項5】

請求項３に記載の半導体装置の設計方法において、
前記論理回路を規定するデータは、ネットリストで記述され、前記タイミング制約データは、ＳＤＣで記述されている、
半導体装置の設計方法。

【請求項6】

計算機と、
前記計算機に接続された入力装置と、
前記計算機に接続された表示装置と、
を備え、
ここで、前記計算機は、
論理回路を規定するデータと、前記論理回路に関するタイミング制約を規定するタイミング制約データとを入力とし、前記タイミング制約から、遅延値を規定する制約を解釈する解釈工程と、
前記論理回路における各経路に付与することが可能な遅延値を算出する算出工程と、
前記算出工程で算出された遅延値を論理検証違反として検出可能な検証工程と、
を実行する、
設計システム。

【請求項7】

請求項６に記載の設計システムにおいて、
前記計算機は、前記算出工程において、
前記各経路において、データを送信する送信側で用いられる送信側クロックと、データを受信する受信側で用いられる受信側クロックとを抽出するクロック抽出工程と、
前記送信側クロックと、前記受信側クロックの全ての組合せを列挙する工程と、
前記送信側クロックと前記受信側クロックとで、データを伝達することが可能な最低限の遅延値を算出する遅延値算出工程と、
を実行する、
設計システム。

【請求項8】

請求項７に記載の設計システムにおいて、
前記計算機は、前記検証工程において、前記論理回路の論理シミュレータを実行する、
設計システム。

【請求項9】

計算機において実行されるプログラムを格納した記憶媒体であって、
前記プログラムは、
（Ａ） 論理回路を規定するデータと、前記論理回路に関するタイミング制約を規定するタイミング制約データとを入力とし、前記タイミング制約から、遅延値を規定する制約を解釈する解釈工程と、
（Ｂ） 前記論理回路における各経路に付与することが可能な遅延値を算出する算出工程と、
（Ｃ） 経路を抽出する経路抽出工程と、
（Ｄ） 前記算出した遅延値を元に、経路の各回路要素に遅延値を配分する、遅延値配分工程と、
（Ｅ） 前記算出工程で算出された遅延値を論理検証違反として検出可能な検証工程と、
を、前記計算機に実行させる、
記憶媒体。

【請求項10】

請求項９に記載の記憶媒体において、
前記プログラムは、前記計算機に、前記論理回路の論理シミュレーションを実行させるプログラムを備えている、
記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の設計方法、設計システムおよび記憶媒体に関し、特に半導体装置に形成される論理回路に関する設計方法、当該設計方法を実行する設計システムおよび設計方法を実現するプログラムを格納した記憶媒体に関する。

【背景技術】

【0002】

所望の動作を行う論理回路を設計する場合、その動作を、ハードウェア記述言語、例えばＲＴＬ（Ｒｅｓｉｓｔｅｒ Ｔｒａｎｓｆｅｒ ｌｅｖｅｌ）で記述し、ＲＴＬ記述に基づいて生成される論理回路のタイミング制約を、例えばＳＤＣ（Ｓｙｎｏｐｓｙｓ Ｄｅｓｉｇｎ Ｃｏｎｓｔｒａｉｎｔ）で記述し、ＲＴＬ記述された回路データとＳＤＣ記述されたタイミング制約等を用いて、論理回路を生成することが行われる。ＲＴＬに関しては、例えば米国特許番号６，４４２，７３８号明細書に記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許番号６，４４２，７３８号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置の設計方法においては、ＳＤＣ記述されたタイミング制約が、ＲＴＬ記述に基づいて生成された論理回路において妥当であるか否かを確認するために、検証が行われる。この検証は、設計システムにおいて、ＲＴＬ記述に基づいて生成された論理回路を、例えば実動作させて行われる。例えば、ＲＴＬ記述に基づいて生成された論理回路のネットリスト、ネットリストに関連した遅延時間を規定するＳＤＦ（Ｓｔａｎｄａｒｄ Ｄｅｌａｙ Ｆｏｒｍａｔ）等を用いて、実負荷論理検証を行うことで、検証が行われる。この場合、ネットリストおよびＳＤＦ等が必要とされるため、検証は、設計方法の最終工程に近いタイミングで行われることになる。そのため、検証によって不具合が発見されても、不具合を修正する工程が多くなり、修正が容易でないという課題がある。

【0005】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0006】

一実施の形態に係る半導体装置の設計方法は、論理回路を規定するデータと、論理回路に関するタイミング制約を規定するタイミング制約データとを入力とし、タイミング制約から、遅延値を規定する制約を解釈する解釈工程と、論理回路における各経路に付与することが可能な遅延値を算出する算出工程と、算出工程で算出された遅延値を論理検証違反として検出可能な検証工程と、を備えている。

【発明の効果】

【0007】

前記一実施の形態によれば、修正が容易な半導体装置の設計方法が提供される。

【図面の簡単な説明】

【0008】

【図1】実施の形態１に係る半導体装置の設計方法の概要を示すフロー図である。

【図2】タイミング制約の不備の一例を説明するための図である。

【図3】実施の形態１に係るステップＳ７＿１において生成した遅延情報と、論理回路に対応するネットリストとを用いて、論理シミュレータを実施したときの波形を示す波形図である。

【図4】実施の形態１に係る遅延情報の生成を説明するためのフロー図である。

【図5】実施の形態１に係る設計方法の一例を説明するための図である。

【図6】実施の形態１に係る設計方法の一例を説明するための図である。

【図7】実施の形態１に係る設計方法の一例を説明するための図である。

【図8】実施の形態１に係る設計方法の一例を説明するための図である。

【図9】実施の形態１に係る設計方法の一例を説明するための図である。

【図10】実施の形態１に係る設計方法の一例を説明するための図である。

【図11】実施の形態１に係る設計方法の一例を説明するための図である。

【図12】実施の形態２に係る設計方法を説明するための図である。

【図13】実施の形態１および２に係る設計方法を説明するための図である。

【図14】実施の形態１に係る設計システムの構成を示すブロック図である。

【発明を実施するための形態】

【0009】

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するためのすべての図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。

【0010】

（実施の形態１）
＜設計システムの構成＞
先ず、半導体装置を設計する際に用いられる設計システムの構成を、図面を用いて説明する。図１４は、実施の形態１に係る設計システムの構成を示すブロック図である。

【0011】

図１４において、１０００は、設計システムを示している。設計システム１０００は、コンピュータ等の計算機１００１と、計算機１００１に接続された表示装置１００２と、計算機１００１に接続された入力装置１００３と、計算機１００１に接続された記憶装置１００４とを備えている。

【0012】

計算機１００１は、記憶装置１００４に格納されているプログラムに従って動作する。この動作の際に、入力装置１００３および記憶装置１００４によって、データ等が、計算機１００１に入力され、処理される。計算機１００１は、処理の結果を、例えば表示装置１００２によって表示するとともに、記憶装置１００４に格納する。

【0013】

記憶装置１００４には、プログラムとして、半導体装置を設計するための種々の設計用プログラムが格納されている。ここでは、記憶装置１００４に、設計用プログラムが格納されている場合を説明するが、これに限定されるものではない。例えば、計算機１００１は、図示しないネットワークに接続されており、ネットワークを介して、設計用プログラムを取り込み、実行するようにしても良い。本明細書では、記憶装置１００４もネットワークも、設計用プログラムを格納した記憶媒体と見なして、説明する。

【0014】

＜半導体装置の設計方法の概要＞
次に、半導体装置の設計方法の概要を、図面を用いて説明する。図１は、実施の形態１に係る半導体装置の設計方法の概要を示すフロー図である。図１に示すフローは、設計システム１０００（図１４）において、計算機１００１が、種々の設計用プログラムを実行することで実現されるものである。

【0015】

先ず、ステップＳ０において、ユーザが、所望の動作を実行する論理回路の仕様を設計する。

【0016】

ステップＳ０において設計した仕様に基づいて、ユーザが、ステップＳ１において、論理回路を規定（生成）するためのＲＴＬ記述を設計する。これは、例えば図１４に示した入力装置１００３を用いて、ユーザが、計算機１００１で、論理回路を規定するＲＴＬ記述を作成することにより実現される。これにより、論理回路を規定するＲＴＬ記述が、データＤＦ１として準備される。

【0017】

ステップＳ２において、ユーザは、論理回路に関するタイミングを設計する。ステップＳ２における設計によって、論理回路に関するタイミング制約が生成される。これにより、論理回路に関するタイミング制約のデータＤＦ２が準備される。

【0018】

ステップＳ３において、計算機１００１は、データ（ＲＴＬ記述）ＤＦ１と、データ（タイミング制約）ＤＦ２とを用いて、論理回路を合成する。ステップＳ３における合成によって、論理回路を規定するネットリストが生成され、生成されたネットリストが、データＤＦ３として準備される。

【0019】

ステップＳ４において、計算機１００１は、テスト容易化技術（ＤＦＴ：Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）を実行する。これにより、テストを容易化するデータが生成され、生成されたデータが、データ（ネットリスト）ＤＦ３に挿入され、テスト容易化を考量したネットリストが生成される。生成されたネットリストは、データＤＦ５として準備される。また、計算機１００１は、テスト容易化技術で生成したデータに基づいた制約（以下、ＤＦＴ制約とも称する）を生成し、データＤＦ４として準備する。

【0020】

計算機１００１は、ネットリストのデータＤＦ５を用いて、ライブラリのゲート（論理セル）を選択し、選択したゲートを配置するとともに、複数のゲート間を接続する。これにより、配置されたゲートと、ゲート間を接続する配線とによって構成されたネットリストが、データＤＦ７として準備される。また、計算機１００１は、データＤＦ７として準備されたネットリストに関する遅延情報のデータを生成し、データＤＦ６として準備する。

【0021】

すなわち、ステップＳ５において、計算機１００１は、予め準備されているゲートのライブラリから、データＤＦ５のネットリストによって特定される複数のゲートを選択して、配置する。また、計算機１００１は、選択されたゲート間を、データＤＦ５のネットリストに従って接続する。これにより、データＤＦ５のネットリストに対応した配置および配線済みのゲートに関するネットリストが、データＤＦ７として準備される。また、計算機１００１は、例えば、配線で接続したゲート間の遅延値を、遅延情報として、データＤＦ６として準備する。なお、実施の形態１では、データＤＦ６はＳＤＦの形式となっている。

【0022】

ステップＳ６において、サインオフして、半導体装置の設計が終了する。なお、ステップＳ６において、データＤＦ７とデータＤＦ４とを用いて、計算機１００１によって、タイミング検証ＳＴＡを行ってもよい。

【0023】

図１に示したフローを実行することで、所望の論理回路を備えた半導体装置を製造するために必要となるデータＤＦ６、ＤＦ７等を準備することができる。

【0024】

＜比較例＞
次に、ＳＤＣで記述されたタイミング制約が妥当であるか否かを、実負荷論理検証で検証する場合を、図１を用いて説明する。実負荷論理検証は、設計方法の最終工程に近いタイミングで実施される。図１においては、サインオフ(ステップＳ６)が行われた後、破線で示したステップＳ８において、実負荷論理検証が実施されている。これは、実負荷論理検証では、配置および配線済みのネットリストのデータＤＦ７と、配線で接続したゲート間の遅延値に関する遅延情報のデータＤＦ６とを用いて、論理回路の実動作を行うためである。すなわち、これらのデータＤＦ６およびＤＦ７が準備された後でないと、実負荷論理検証を実施することが困難であり、図１に示されているように、実負荷論理検証は、設計方法の最終工程付近で実施されている。

【0025】

もし、ステップＳ８において実施された実負荷論理検証によって、不具合が発見された場合、ユーザは、例えばステップＳ１やＳ２に戻り、ＲＴＬの設計やタイミング制約の設計を見直すことになる。見直し後、再びステップＳ３からＳ６を実行することになるため、多くの工程を実行すること必要となり、不具合を発見したときに修正工程が多くなる。

【0026】

また、実負荷論理検証は、性能的にも問題があり、大規模の論理回路に対しては実施するのは困難である。

【0027】

＜タイミング制約を用いた論理検証＞
実施の形態１においては、図１において破線で示したステップＳ８の代わりに、ステップＳ７が、半導体装置の設計方法において実施される。

【0028】

実施の形態１に係るステップＳ７は、ステップＳ７＿１とＳ７＿２とを備えている。ステップＳ７＿１において、計算機１００１（図１４）は、データＤＦ２であるＳＤＣで記述されたタイミング制約と、データＤＦ１であるＲＴＬ記述の論理回路またはデータＤＦ３であるネットリストの論理回路とから、制約上の遅延情報を生成する。計算機１００１は、生成した遅延情報を、データＳ７＿ＤＦとして準備する。その後、ステップＳ７＿２において、計算機１００１は、データＳ７＿ＤＦとして準備された遅延情報を用いて、ＲＴＬ記述の論理回路またはネットリストの論理回路を模擬する論理シミュレーションを実施する。これにより、ステップＳ７で、実負荷論理検証と同様の検証が行われることになる。

【0029】

ステップＳ７＿２における論理シミュレーションにおいて、不具合が発見された場合、ユーザは、例えばステップＳ１やＳ２に戻り、ＲＴＬの設計やタイミング制約の設計を見直すことになる。これにより、不具合を修正するのに、例えばステップＳ３～Ｓ６を再び実施しなくても済み、修正工程が多くなるのを防ぐことが可能である。例えば、ステップＳ７＿１において、データＤＦ２であるＳＤＣで記述されたタイミング制約と、データＤＦ１であるＲＴＬ記述の論理回路とを用いて、遅延情報を生成する場合には、ステップＳ３において、論理合成を実施しなくても、タイミング制約の検証を行うことが可能となる。

【0030】

生成した遅延情報を用いて、論理シミュレーションを実施することで、不具合が発見され、ＳＤＣで記述したタイミング制約に不備が存在することが検証される例を次に説明する。

【0031】

＜＜タイミング制約の不備の一例＞＞
図２は、タイミング制約の不備の一例を説明するための図である。一例に係る論理回路の構成は、その論理回路に対応するネットリスト（あるいはＲＴＬ）によって規定されるが、ここでは、説明を容易にするために、ネットリストによって規定された論理回路の構成を用いて説明する。図２において、ＬＧＣ１は、一例に係る論理回路を示し、ＤＳ１は、論理回路ＬＧＣ１に関するタイミング制約（ＳＤＣで記述されたタイミング制約）を示している。

【0032】

論理回路ＬＧＣ１は、図２に示されているように、２個のフリップフロップ回路（以下、ＦＦ回路とも称する）ＦＦ１、ＦＦ２とセレクタＳＬとを備えている。ＦＦ回路ＦＦ１の出力は、配線によってセレクタＳＬの一方の入力に接続され、セレクタＳＬの出力は、配線によってＦＦ回路ＦＦ２の入力に接続されている。ＦＦ回路ＦＦ２の出力は、配線によってセレクタＳＬの他方の入力に接続されるとともに、出力Ｄｏｕｔとして出力される。

【0033】

セレクタＳＬの出力は、配線によってＦＦ回路ＦＦ２の入力に接続されている。このセレクタＳＬは、セレクト信号ＳＥＬに従って、一方の入力または他方の入力に供給されている信号を、ＦＦ回路ＦＦ２に供給するように、動作する。

【0034】

図２に示されているように、ＦＦ回路ＦＦ１およびＦＦ２は、１つの共通のクロック信号ＣＬＫに同期して、データを取り込み、取り込んだデータを出力する。すなわち、ＦＦ回路ＦＦ１はクロック信号ＣＬＫの変化（例えば立ち上がり）に同期して、データ(入力Ｄｉｎ)を取り込み、信号Ｕ１としてセレクタＳＬの一方の入力に供給する。また、ＦＦ回路ＦＦ２も、クロック信号ＣＬＫの立ち上がりに同期して、セレクタＳＬから出力されている信号を取り込み、出力する。

【0035】

論理回路ＬＧＣ１に関するタイミング制約ＤＳ１は、図２に示すように、２つの記述文ＤＳ１＿１およびＤＳ１＿２によって記述されている。ここで、記述文ＤＳ１＿１は、クロック信号ＣＬＫの１サイクルが１０（ｎｓ）であることを示し、記述文ＤＳ１＿２は、ＦＦ回路ＦＦ１とＦＦ回路ＦＦ２との間に、２サイクルのマルチサイクルのパスが存在することを示している。すなわち、図２に示したタイミング制約ＤＳ１は、論理回路ＬＧＣ１において、ＦＦ回路ＦＦ１からＦＦ回路ＦＦ２へのデータの転送が、クロック信号ＣＬＫの２サイクル（２０（ｎｓ））以内であることを規定している。

【0036】

図３は、実施の形態１に係るステップＳ７＿１において生成した遅延情報と、論理回路ＬＧＣ１に対応するネットリストとを用いて、論理シミュレータを実施したときの波形を示す波形図である。図３には、時刻ｔ１から時刻ｔ２の間で、セレクト信号ＳＥＬを、２サイクル間隔で変化させ、時刻ｔ２以降では、セレクト信号ＳＥＬを、１サイクル毎に変化させたときの状態が示されている。

【0037】

図３から理解されるように、時刻ｔ１から時刻ｔ２の間では、入力Ｄｉｎとセレクト信号ＳＥＬに従った出力Ｄｏｕｔが、論理回路ＬＧＣ１から出力されている。これに対して、時刻ｔ２以降では、出力Ｄｏｕｔは不定となっている。図３において、時刻ｔ１、ｔ２から時刻ｔ１＿Ｄ、ｔ２＿Ｄまでの時間は、図１に示したステップＳ７＿１で生成した遅延情報によって定まる時間である。時刻ｔ２＿Ｄ以降も、出力Ｄｏｕｔが不定となっていることで、不定ＦＡＩ（斜線）が発生していることが、論理シミュレーションによって検出される。その結果、図２に示したタイミング制約ＤＳ１には、不備が存在することが判明する。

【0038】

＜遅延情報の生成＞
次に、図１のステップＳ７＿１で説明した遅延情報の生成について、図面を用いて、より詳しく説明する。図４は、実施の形態１に係る遅延情報の生成を説明するためのフロー図である。

【0039】

図４の左側に示されているように、ステップＳ７＿１において、計算機１００１には、ＳＤＣで記述されたタイミング制約に関するデータＤＦ２が入力される。また、ステップＳ７＿１において、計算機１００１には、ＲＴＬで記述された論理回路に関するデータＤＦ１またはネットリストのデータＤＦ３が入力される。ここでは、データＤＦ１またはデータＤＦ３が、ステップＳ７＿１において、計算機１００１に入力される例を説明するが、この２つのデータ（ＤＦ１、ＤＦ３）が混在して、計算機１００１に入力されるようにしてもよい。

【0040】

ステップＳ７＿１において、計算機１００１は、ステップＳ７＿１＿０、Ｓ７＿１＿１およびＳ７＿１＿２を、この順で実行し、これらのステップの実行により生成した遅延情報をデータＳ７＿ＤＦとして、記憶装置１００４（図１４）に格納する。

【0041】

ステップＳ７＿１＿０において、計算機１００１は、ＳＤＣで記述されているタイミング制約（データＤＦ２）を解釈する。次にステップＳ７＿１＿１において、計算機１００１は、遅延値の算出に必要な情報を生成するステップＳ７＿ＣＫおよびステップＳ７＿ＥＸを実行する。ステップＳ７＿ＣＫでは、計算機１００１は、データＤＦ１またはデータＤＦ３によって規定される論理回路において用いられるクロック信号を解析する。また、ステップＳ７＿ＥＸでは、計算機１００１は、ＳＤＣで記述されたタイミング制約（データＤＦ３）を基にして例外制約を解析する。例外制約については、後で一例を説明するので、ここでは説明を省略する。

【0042】

その後、計算機１００１は、ステップＳ７＿１＿２において、各経路に付与できる最大遅延値を算出する。ここで、経路は、データＤＦ１またはデータＤＦ３によって規定される論理回路において、少なくとも２つのゲート間を結ぶ経路を示している。このステップＳ７＿１＿２の詳細が、図４の右側に示されている。次に、ステップＳ７＿１＿２において、計算機１００１が実行するステップＳ７＿ＲＴ０からＳ７＿ＲＴ５を説明する。

【0043】

＜＜各経路に付与できる最大遅延値を算出するステップＳ７＿１＿２の説明＞＞
ここでは、タイミング制約に関するデータＤＦ１とネットリストのデータＤＦ３とを入力として、計算機１００１で最大遅延値を算出する場合を、図４を用いて説明する。ネットリストのデータＤＦ３の代わりに、ＲＴＬで記述されたデータＤＦ１を入力とする場合については、実施の形態２において説明するので、ここでは説明を省略する。

【0044】

ステップＳ７＿１＿２では、計算機１００１が、ステップＳ７＿ＲＴ０からＳ７＿ＲＴ５の順にステップを実行する。ここで、最初のステップＳ７＿ＲＴ０は、ＲＴＬで記述されたデータＤＦが入力された場合に、計算機１００１が実行するステップであるため、後で実施の形態２において説明する。

【0045】

ステップＳ７＿ＲＴ１において、計算機１００１は、データＤＦ３であるネットリストによって規定される論理回路において、少なくとも２つのゲート間を結ぶ経路で使用されるクロック信号を抽出する。論理回路は、通常、複数の経路を備えているため、計算機１００１は、ステップＳ７＿ＲＴ１において、経路毎に、使用されるクロック信号を抽出する。

【0046】

計算機１００１は、ステップＳ７＿ＲＴ１において抽出したクロック信号について、ステップＳ７＿ＲＴ２において、送信側クロック信号と受信側クロック信号との全組み合わせを列挙する。すなわち、２つのゲート間を結ぶ経路をデータが伝搬する際に、当該データを送信するゲート側で使用するクロック信号を送信側クロック信号とし、当該データを受信するゲート側で使用するクロック信号を受信側クロック信号とする。これらの送信側クロック信号と受信側クロックとを一組として、計算機１００１は、ステップＳ７＿ＲＴ２において、全経路での組み合わせを列挙する。

【0047】

次に、ステップＳ７＿ＲＴ３において、計算機１００１は、送信側クロック信号と受信側クロック信号との各組み合わせで、データを送受信することができるようにするために最低限満たす必要がある遅延値を算出する。以下、この遅延値を要求時間（Ｒｅｑｕｉｒｅｄ Ｔｉｍｅ）とも称する。

【0048】

ステップＳ７＿ＲＴ４において、計算機１００１は、ステップＳ７＿ＲＴ３で算出した全ての要求時間の中から、最小値を算出する。例外制約が適用されていない経路については、計算機１００１は、最小値として「０」を設定する。

【0049】

ステップＳ７＿ＲＴ５において、計算機１００１は、論理回路を構成するゲート間を結ぶ経路に配分（付与）することができる最大の遅延値（最大遅延値）を算出する。計算機１００１は、このステップＳ７＿ＲＴ５で算出した最大遅延値を、遅延情報とする。

【0050】

＜＜＜最大遅延値の算出の一例＞＞＞
次に、ステップＳ７＿ＲＴ１からＳ７＿ＲＴ５を実行することで、最大遅延値を算出する例を、図面を用いて説明する。図５から図１１は、実施の形態１に係る設計方法の一例を説明するための図である。ここでは、論理回路を設計する際に、ネットリストを用いる例を説明するが、説明を容易にするために、図５から図１１には、ネットリストによって規定される回路の模式的な構成が示されている。

【0051】

先ず、図５を用いて、実施の形態１で設計する論理回路ＬＧＣ２の構成と、論理回路ＬＧＣ２に係るタイミング制約ＤＳ２とを説明する。

【0052】

論理回路ＬＧＣ２は、ＦＦ回路ＦＦ１からＦＦ４と、アンド回路ＡＮＤと、オア回路ＯＲとを備えている。ＦＦ回路ＦＦ１からＦＦ４のそれぞれのクロック端子には、クロック信号ＣＬＫが供給されている。ＦＦ回路ＦＦ１を例にして述べると、ＦＦ回路ＦＦ１は、クロック信号ＣＬＫの変化に同期して、データを取り込み、出力する。ＦＦ回路ＦＦ２からＦＦ４も、ＦＦ回路ＦＦ１と同様である。

【0053】

論理回路ＬＧＣ２においては、ＦＦ回路ＦＦ１とＦＦ回路ＦＦ２の出力が、アンド回路ＡＮＤに入力され、アンド回路ＡＮＤの出力とＦＦ回路ＦＦ３の出力とが、オア回路ＯＲに入力され、オア回路ＯＲの出力がＦＦ回路ＦＦ４に入力されている。

【0054】

この論理回路ＬＧＣ２に関するタイミング制約ＤＳ２には、図５に示されているように３個の記述文ＤＳ２＿１からＤＳ２＿３が記述されているものとする。

【0055】

ここで、記述文ＤＳ２＿１は、クロック信号ＣＬＫの１サイクルが１０（ｎｓ）であることを示している。また、記述文ＤＳ２＿２は、ＦＦ回路ＦＦ１とＦＦ回路ＦＦ４との間に、３サイクルのマルチサイクルのパスが存在することを示している。すなわち、図５に示したタイミング制約ＤＳ２においては、論理回路ＬＧＣ２において、ＦＦ回路ＦＦ１からＦＦ回路ＦＦ４へのデータの転送が、クロック信号ＣＬＫの３サイクル（３０（ｎｓ））以内であることが規定されている。記述文ＤＳ２＿３は、ＦＦ回路ＦＦ２とＦＦ回路ＦＦ４との間に、２サイクルのマルチサイクルのパスが存在することを示している。すなわち、論理回路ＬＧＣ２において、ＦＦ回路ＦＦ２からＦＦ回路ＦＦ４へのデータの転送が、クロック信号ＣＬＫの２サイクル（２０（ｎｓ））以内であることが規定されている。

【0056】

タイミング制約ＤＳ２において、例外制約は、記述文ＤＳ２＿２およびＤＳ２＿３に該当する。すなわち、タイミング制約ＤＳ２の例では、例外制約となるのは、マルチサイクルのパスが存在する部分であり、例外制約が適用されるのは、ＦＦ回路ＦＦ１とＦＦ回路ＦＦ４とを結ぶ経路と、ＦＦ回路ＦＦ２とＦＦ回路ＦＦ４とを結ぶ経路である。

【0057】

図５に示した論理回路ＬＧＣ２およびタイミング制約ＤＳ２を用いて、計算機１００１は、図４に示したステップＳ７＿ＲＴ１からＳ７＿ＲＴ５を実行する。

【0058】

図６は、ステップＳ７＿ＲＴ１およびステップＳ７＿ＲＴ２を説明するための図である。ステップＳ７＿ＲＴ１において、各経路で使用されるクロック信号の抽出が行われる。論理回路ＬＧＣ２では、図６において、符号ＲＴ＿ＬＧＣ２で示されているように、経路は３個である。すなわち、論理回路ＬＧＣ２には、ＦＦ回路ＦＦ１とＦＦ回路ＦＦ４とを結ぶ経路（ＦＦ１→ＦＦ４）と、ＦＦ回路ＦＦ２とＦＦ回路ＦＦ４とを結ぶ経路（ＦＦ２→ＦＦ４）と、ＦＦ回路ＦＦ３とＦＦ回路ＦＦ４とを結ぶ経路（ＦＦ３→ＦＦ４）とが存在している。ＦＦ回路ＦＦ１からＦＦ回路ＦＦ４で使用されるクロック信号は、クロック信号ＣＬＫのみであるため、ステップＳ７＿ＲＴ１が実行されることで、抽出されるクロック信号は、クロック信号ＣＬＫのみとなる。

【0059】

ステップＳ７＿ＲＴ２の実行によって、送信側クロック信号と受信側クロック信号との全ての組み合わせが列挙される。図６において、経路（ＦＦ１→ＦＦ４）を例にして述べると、データは、ＦＦ回路ＦＦ１からＦＦ回路ＦＦ４に向かって伝搬する。したがって、ＦＦ回路ＦＦ１が送信側ゲートに該当し、ＦＦ回路ＦＦ４が受信側ゲートに該当することになる。論理回路ＬＧＣ２では、クロック信号ＣＬＫのみが用いられているため、経路（ＦＦ１→ＦＦ４）では、送信側クロック信号と受信側クロック信号との組み合わせは、クロック信号ＣＬＫ→ＣＬＫとなる。他の経路も、経路（ＦＦ１→ＦＦ４）と同様であるため、ステップＳＴ７＿ＲＴ２が実行されることで列挙されるものは、図６において、符号ＣＬＫ＿ＬＧＣ２として示されているように、クロック信号ＣＬＫ→ＣＬＫの組み合わせのみとなる。なお、以降の図面では、ＦＦ回路に供給されるクロック信号ＣＬＫは省略されている。

【0060】

次にステップＳ７＿ＲＴ３の実行によって、要求時間が算出される。図７は、このステップＳ７＿ＲＴ３を説明するための図である。

【0061】

図７では、例外制約であるマルチサイクルが適用される経路（ＦＦ１→ＦＦ４）を、符号ＭＣＰ３で表し、例外制約であるマルチサイクルが適用される経路（ＦＦ２→ＦＦ４）を、符号ＭＣＰ２で表している。また、例外制約が適用されない経路（ＦＦ３→ＦＦ４）は、図７では、符号ＳＣＰで表されている。

【0062】

経路ＭＣＰ２およびＭＣＰ３のそれぞれに対する送信側クロック信号と受信側送信クロック信号の組み合わせは、図６に示したように、１つ（クロック信号ＣＬＫ）である。そのため、クロック信号ＣＬＫで、経路ＭＣＰ２およびＭＣＰ３をデータが送受信することができるようにするために必要な遅延値を、符号ＤＳ２＿ＡＮで示すように、タイミング制約ＤＳ２に基づいて算出する。

【0063】

先ず、経路ＭＣＰ３では、マルチサイクルが３サイクルとなっているため、ＤＳ２＿ＡＮに示されているように、経路ＭＣＰ３の遅延値は、（１０（ｎｓ）＋１０（ｎｓ）×２）×９０%＝２７（ｎｓ）と算出している。この算出においては、クロック信号ＣＬＫの変化タイミングのワーストケースを考え、９０%を掛けている。なお、この９０%は一例であって、この値に限定されるものではない。同様に、経路ＭＣＰ２では、マルチサイクルが２サイクルとなっているため、経路ＭＣＰ２に対する遅延値は、（１０（ｎｓ）＋１０（ｎｓ）×１）×９０%＝１８（ｎｓ）と算出している。ここで、９０%を掛けている理由は、経路ＭＣＰ３の場合と同じである。

【0064】

ステップＳ７＿ＲＴ４の実行によって、全ての遅延値（Ｒｅｑｕｉｒｅｄ Ｔｉｍｅ）から最小値が算出される。図８および図９は、ステップＳ７＿ＲＴ４を説明するための図である。

【0065】

図８において、矢印ＣＨ１の左側に示した論理回路ＬＧＣ２の状態は、図７に示した論理回路ＬＧＣ２の状態と同じであるため、説明を省略する。ステップＳ７＿ＲＴ４においては、例外制約が適用されている経路と、例外制約が適用されていない経路とが、合流または分岐する場合、例外制約が適用されていない経路に対しても、遅延値を設定する。図８の左側に示した論理回路ＬＧＣ２において、経路ＳＣＰが、例外制約が適用されていない経路に該当する。そのため、論理回路ＬＧＣ２においては、経路ＳＣＰと経路ＭＣＰ２とが、ＯＲ回路ＯＲにおいて合流していることになる。そのため、経路ＳＣＰにも遅延値が設定される。この場合、経路ＳＣＰに設定される遅延値は、１サイクル（１０（ｎｓ））×９０%＝９（ｎｓ）である。ここでも、９０%は、前記したクロック信号ＣＬＫの変化タイミングのワーストケースを考えて定められた値である。これにより、図８において、矢印ＣＨ１の右側に示したように、経路ＳＣＰ、ＭＣＰ２およびＭＣＰ３のそれぞれに付与される遅延値が算出される。

【0066】

次に、計算機１００１は、図９に示す処理を実行する。図９において、矢印ＣＨ１の左側に示した論理回路ＬＧＣ２の状態は、図８において、矢印ＣＨ１の右側に示した論理回路ＬＧＣ２の状態と類似している。相違点は、図９では、オア回路ＯＲとＦＦ回路ＦＦ４とを結ぶ経路が共通経路ＣＭ＿Ｓであることが明示されていることである。すなわち、オア回路ＯＲとＦＦ回路ＦＦ４とを結ぶ経路（共通経路ＣＭ＿Ｓ）が、例外制約が付与されていない経路ＳＣＰと、例外制約が付与された経路（ＭＣＰ２、ＭＣＰ３）とで共通で使用されていることを示している。

【0067】

計算機１００１は、例外制約の付与されていない経路ＳＣＰの遅延値９（ｎｓ）を共通経路ＣＭ＿Ｓの時間から減算する。計算機１００１は、減算した経路ＳＣＰの遅延値を、共通経路ＣＭ＿Ｓの遅延値として設定する。また、計算機１００１は、例外制約が付与されている経路ＭＣＰ２、ＭＣＰ３の遅延値から、共通経路ＣＭ＿Ｓに設定された遅延値を減算する。この減算により、経路ＭＣＰ２の遅延値は、９（ｎｓ）となり、経路ＭＣＰ３の遅延値は、１８（ｎｓ）となる。減算により算出された遅延値９（ｎｓ）、１８（ｎｓ）が、例外制約が付与されている経路ＭＣＰ２、ＭＣＰ３の要求時間（Ｒｅｑｕｉｒｅｄ Ｔｉｍｅ）の最小値となる。また、例外制約が付与されていない経路ＳＣＰの遅延値は、０（ｎｓ）となる。このときの論理回路ＬＧＣ２の状態が、図９において、論理回路ＬＧＣ２は、矢印ＣＨ１の右側に示されている。

【0068】

次に、図４に示したように、計算機１００１は、ステップＳ７＿ＲＴ５を実行する。ステップＳ７＿ＲＴ５で実行される処理が、図１０および図１１に示されている。

【0069】

図１０において、矢印ＣＨ１の左側に示した論理回路ＬＧＣ２の状態は、図９において、矢印ＣＨ１の右側に示した状態と類似している。相違点は、図１０では、アンド回路ＡＮＤとオア回路ＯＲとを結ぶ経路が、共通経路ＣＭ＿Ｍであることが明示されていることである。すなわち、例外制約が付与された経路ＭＣＰ２とＭＣＰ３が、アンド回路ＡＮＤにおいて合流し、アンド回路ＡＮＤとオア回路ＯＲとを結ぶ経路が、例外制約が付与された２つの経路で共通となっており、共通経路ＣＭ＿Ｍであることを示している。

【0070】

計算機１００１は、例外制約が付与されている経路が、ゲート（図１０の例ではアンド回路ＡＮＤ）において合流あるいは分岐する場合、経路間でオーバーラップしている経路を共通経路ＣＭ＿Ｍに設定し、この共通経路ＣＭ＿Ｍの遅延値として、最小値（図１０では、１サイクル×９０%＝９（ｎｓ））を設定する。その後、計算機１００１は、ステップＳ７＿ＲＴ４で算出した例外制約が付与されている経路ＭＣＰ２、ＭＣＰ３から共通経路ＣＭ＿Ｍの遅延値を減算して、経路ＭＣＰ２、ＭＣＰ３の遅延値を再演算する。この再演算により、経路ＭＣＰ２の遅延値は０（ｎｓ）となり、経路ＭＣＰ３は９（ｎｓ）となる。

【0071】

これにより、図１０において、矢印ＣＨ１の右側に示すように、ＦＦ回路ＦＦ１とアンド回路ＡＮＤとを結ぶ経路、ＦＦ回路ＦＦ２とアンド回路ＡＮＤとを結ぶ経路、アンド回路ＡＮＤとオア回路ＯＲとを結ぶ経路、ＦＦ回路ＦＦ３とオア回路ＯＲとを結ぶ経路およびオア回路ＯＲとＦＦ回路ＦＦ４とを結ぶ経路のそれぞれに配分する遅延値が算出される。図１０に示した例では、ＦＦ回路ＦＦ１とアンド回路ＡＮＤとを結ぶ経路には、９（ｎｓ）の遅延値、ＦＦ回路ＦＦ２とアンド回路ＡＮＤとを結ぶ経路には、０（ｎｓ）の遅延値、アンド回路ＡＮＤとオア回路ＯＲとを結ぶ経路には、９（ｎｓ）の遅延値が割り当てられる。また、ＦＦ回路ＦＦ３とオア回路ＯＲとを結ぶ経路には、０（ｎｓ）の遅延値、オア回路ＯＲとＦＦ回路ＦＦ４とを結ぶ経路には、９（ｎｓ）の遅延値が割り当てられる。

【0072】

これにより、論理回路ＬＧＣ２において、論理セル（図１０では、ＦＦ回路、アンド回路およびオア回路）間に配分することができる最大遅延値が算出されることになる。なお、論理セルは、例えばネットリストで見たとき、ノードと見なすことができるため、ノード間に配分できる最大遅延値が算出されていると見なしてもよい。

【0073】

次に、計算機１００１は、図１１に示す処理を実行する。図１１において、矢印ＣＨ１の左側に示した論理回路ＬＧＣ２の状態は、図１０において矢印ＣＨ１の右側に示したものと同様であるため、説明は省略する。計算機１００１は、論理セル間に配分することができる最大遅延値のうち、遅延値が０（ｎｓ）を除く最大遅延値を遅延情報として出力する。図１１では、計算機１００１が、最大遅延値をＳＤＦで記述して、出力する例が、矢印ＣＨ１の右側に示されている。

【0074】

すなわち、図１１において、ＤＳ＿ＳＤＦは、算出された最大遅延値をＳＤＦで記述した遅延情報を示している。遅延情報ＤＳ＿ＳＤＦにおいて、記述文ＤＳ＿Ｄ１は、ＦＦ回路ＦＦ１の出力（Ｑ）とアンド回路ＡＮＤの入力（Ａ）との間を結ぶ経路の遅延値が９（ｎｓ）であることを表しており、記述文ＤＳ＿Ｄ２は、アンド回路ＡＮＤの出力（Ｙ）とオア回路ＯＲの入力（Ａ）との間を結ぶ経路の遅延値が９（ｎｓ）であることを表しており、記述文ＤＳ＿Ｄ３は、オア回路ＯＲの出力（Ｙ）とＦＦ回路ＦＦ４の入力（ＤＡＴＡ）との間を結ぶ経路の遅延値が９（ｎｓ）であることを表している。

【0075】

計算機１００１から出力された遅延情報ＤＳ＿ＳＤＦは、図１１において、矢印ＣＨ２の下側に示されているように、論理シミュレータに入力される。計算機１００１は、この遅延情報ＤＳ＿ＳＤＦを論理検証違反と判定するためのデータとして用いて、論理シミュレーションを実行することになる。すなわち、論理シミュレーションにおいて、遅延情報ＤＳ＿ＳＤＦを超える遅延があった場合、論理シミュレータは、違反として判定することになる。

【0076】

（実施の形態２）
次に、ネットリストのデータＤＦ３の代わりに、論理回路を規定するＲＴＬ記述のデータＤＦ１が、図４に示したステップＳ７＿１に入力される場合を、図面を用いて説明する。図１２は、実施の形態２に係る設計方法を説明するための図である。ここでは、実施の形態１で説明した論理回路と同じ論理回路ＬＧＣ２を設計する場合を説明する。

【0077】

ＲＴＬ記述のデータＤＦ１が、ステップＳ７＿１に入力されると、計算機１００１は、ステップＳ７＿１＿２において、先ずステップＳ７＿ＲＴ０を実行する。

【0078】

ステップＳ７＿ＲＴ０において、計算機１００１は、制約に当たる経路をノードに設定する。その後、計算機１００１は、前記したステップＳ７＿ＲＴ１からＳ７＿ＲＴ５を実行する。

【0079】

図１２において、矢印ＣＨ３の上側にあるＤＳ＿ＲＴＬ１は、論理回路ＬＧＣ２を規定するＲＴＬ記述を示している。実施の形態２においては、計算機１００１は、ステップＳ７＿ＲＴ０において、ＲＴＬ記述されている演算子（例えば、＆、｜等）をネットリストの記述で用いられる論理セル（アンド回路ＡＮＤ、オア回路ＯＲ等）に変換し、ＦＦ回路の出力信号をワイヤ（ｗｉｒｅ）にアサインする。また、計算機１００１は、それぞれの演算子をアサインに分割し、元のＲＴＬ記述に存在する記述文（ＦＦ４ ＜＝（ＦＦ１ ＆ ＦＦ２）｜ＦＦ３）を削除する。これにより、ＲＴＬ記述ＤＳ＿ＲＴＬ１は、矢印ＣＨ３の下側に示すようなＲＴＬ記述ＤＳ＿ＲＴＬ２が生成される。ＲＴＬ記述ＤＳ＿ＲＴＬ２において、記述文の先頭に記載されている／＊ ａｄｄｅｄ ＊／は、その記述文が、元のＲＴＬに追加された記述文を示している。また、ＲＴＬ記述ＤＳ＿ＲＴＬ２において、記述文／＊ ｒｅｍｏｖｅｄ ＦＦ４ ＜＝（ＦＦ１ ＆ ＦＦ２）｜ＦＦ３ ＊／は、元のＲＴＬから削除することを示している。

【0080】

その後、計算機１００１によってステップＳ７＿ＲＴ１からＳ７＿ＲＴ５が実行されることによって、実施の形態１のときと同様にして、遅延値が算出される。算出された遅延値は、米国特許番号６，４４２，７３８号明細書に記載されて技術を用いて、付与対象のワイヤに付与される。これにより、図１２において、符号ＬＧＣ２で示されている論理回路のように、論理セル間に遅延値が付与されることになる。その後、論理セル間に付与された遅延値（９（ｎｓ））が、遅延情報として論理シミュレータに入力される。また、ＲＴＬの記述文によらず、設計支援にかかわる各種ツールにおける処理や操作等によって削除することもできる。

【0081】

実施の形態２によれば、論理回路がＲＴＬ記述で規定されていても、効率よく、タイミング制約を検証することが可能である。

【0082】

図１３は、実施の形態１および２に係る設計方法を説明するための図である。図１３を参照して、実施の形態１および２の概要を述べると、次の通りである。すなわち、ステップＳ１において、設計する論理回路の構成を規定する記述が作成（ＲＴＬ作成）され、ステップＳ２において、タイミング制約を規定する記述が作成（ＳＤＣ作成）される。その後、ステップＳ７＿１において、計算機１００１がプログラムを実行することで、作成されたタイミング制約を基にして、例外制約に関係するクロック信号が抽出され、抽出されたクロック信号と例外制約から、要求時間（Ｒｅｑｕｉｒｅｄ Ｔｉｍｅ）算出され、算出された要求時間から遅延情報が生成される。この生成された遅延情報を、検証用の制限として、計算機１００１は、ステップＳ７＿２において論理検証を実行することになる。

【0083】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0084】

１０００ 設計システム
１００１ 計算機
１００２ 表示装置
１００３ 入力装置
１００４ 記憶装置
ＤＦ１～ＤＦ７ データ
Ｓ１～Ｓ８ ステップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】