特開 2024-22565 比較器を含むアナログ・デジタル変換回路、及びそれを含むイメージセンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024022565

(43)【公開日】2024-02-16

(54)【発明の名称】比較器を含むアナログ・デジタル変換回路、及びそれを含むイメージセンサ

(51)【国際特許分類】

   H04N 25/78 20230101AFI20240208BHJP

【ＦＩ】

H04N25/78

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2023126975

(22)【出願日】2023-08-03

(31)【優先権主張番号】10-2022-0098123

(32)【優先日】2022-08-05

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2022-0144622

(32)【優先日】2022-11-02

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】姜 旋律

(72)【発明者】

【氏名】薛 亥植

(72)【発明者】

【氏名】鄭 演煥

(72)【発明者】

【氏名】趙 庸俊

(72)【発明者】

【氏名】蔡 熙成

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX06

5C024GX03

5C024GX16

5C024GX18

5C024GY31

5C024HX17

5C024HX23

5C024HX29

5C024HX32

5C024HX35

5C024HX50

(57)【要約】

【課題】比較器を含むアナログ・デジタル変換回路、及びイメージセンサを提供する。
【解決手段】比較器を含むアナログ・デジタル変換回路において、比較器は、第１入力ノードに連結されるゲートを含む第１のＰ型トランジスタと、第２入力ノードに連結されるゲートを含む第２のＰ型トランジスタと、第１入力ノードに連結されるゲートを含み、第１のＰ型トランジスタと連結されるドレインを含む第１のＮ型トランジスタと、第２入力ノードに連結されるゲートを含み、第２のＰ型トランジスタと連結されるドレインを含む第２のＮ型トランジスタと、第１のＮ型トランジスタのドレインに連結されるゲート、及び接地電圧または電源電圧が印加されるソースを含むトランジスタと、を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

比較器及びカウンタを含むアナログ・デジタル変換回路において、
前記比較器は、
第１入力ノードに連結されるゲートを含む第１のＰ型トランジスタと、
第２入力ノードに連結されるゲートを含む第２のＰ型トランジスタと、
前記第１入力ノードに連結されるゲートを含み、前記第１のＰ型トランジスタと連結されるドレインを含む第１のＮ型トランジスタと、
前記第２入力ノードに連結されるゲートを含み、前記第２のＰ型トランジスタと連結されるドレインを含む第２のＮ型トランジスタと、
前記第１のＮ型トランジスタのドレインに連結されるゲート、及び接地電圧または電源電圧が印加されるソースを含むトランジスタと、を含むことを特徴とするアナログ・デジタル変換回路。

【請求項2】

前記比較器は、
前記第１入力ノードと前記第１のＮ型トランジスタのドレインとの間に連結されるスイッチング回路をさらに含むことを特徴とする請求項１に記載のアナログ・デジタル変換回路。

【請求項3】

前記トランジスタのソースは、前記電源電圧に連結され、
前記トランジスタのドレインは、前記第１のＰ型トランジスタのソース及び前記第２のＰ型トランジスタのソースに連結され、
前記トランジスタは、Ｐ型トランジスタであり、
前記比較器は、
前記第１のＮ型トランジスタのソース及び前記第２のＮ型トランジスタのソースに連結される電流源をさらに含むことを特徴とする請求項１に記載のアナログ・デジタル変換回路。

【請求項4】

前記トランジスタのソースは、前記接地電圧に連結され、
前記トランジスタのドレインは、前記第１のＮ型トランジスタのソース及び前記第２のＮ型トランジスタのソースに連結され、
前記トランジスタは、Ｎ型トランジスタであることを特徴とする請求項１に記載のアナログ・デジタル変換回路。

【請求項5】

前記比較器は、
前記第１のＰ型トランジスタのソース及び前記第２のＰ型トランジスタのソースに連結される電流源をさらに含むことを特徴とする請求項４に記載のアナログ・デジタル変換回路。

【請求項6】

前記比較器の前記第１入力ノードに入力される信号は、特定勾配で増加するランプ信号であることを特徴とする請求項４に記載のアナログ・デジタル変換回路。

【請求項7】

前記比較器の第１入力ノードに連結される第１キャパシタと、
前記比較器の第２入力ノードに連結される第２キャパシタと、
前記第１キャパシタの１つのノードに連結される第３キャパシタと、
前記第２キャパシタの１つのノードに連結される第４キャパシタと、
前記第３キャパシタの１つのノードを、前記第１キャパシタの他の１つのノードまたは接地に連結する第１スイッチング回路と、
前記第４キャパシタの１つのノードを、前記第２キャパシタの他の１つのノードまたは接地に連結する第２スイッチング回路と、をさらに含むことを特徴とする請求項１に記載のアナログ・デジタル変換回路。

【請求項8】

複数のピクセルを含むピクセルアレイと、
ランプ信号を生成するランプ信号生成器と、
ピクセルアレイから出力されるピクセル信号をデジタル信号に変換し、比較器及びカウンタを含むアナログ・デジタル変換回路と、を含み、
前記比較器は、
前記ランプ信号が受信される第１入力ノードに連結されるゲートを含む第１のＰ型トランジスタと、
前記ピクセル信号が受信される第２入力ノードに連結されるゲートを含む第２のＰ型トランジスタと、
前記第１入力ノードに連結されるゲートを含む第１のＮ型トランジスタと、
前記第２入力ノードに連結されるゲートを含む第２のＮ型トランジスタと、
前記第１のＮ型トランジスタのドレインに連結されるゲート、及び接地電圧または電源電圧が印加されるソースを含むトランジスタと、を含むことを特徴とするイメージセンサ。

【請求項9】

前記比較器は、
前記第１入力ノードと前記第１のＮ型トランジスタのドレインとの間に連結されるスイッチング回路、及び前記第２入力ノードと前記第２のＮ型トランジスタのドレインとの間に連結されるスイッチング回路をさらに含むことを特徴とする請求項８に記載のイメージセンサ。

【請求項10】

前記トランジスタのソースは、前記電源電圧に連結され、
前記トランジスタのドレインは、前記第１のＰ型トランジスタのソースに連結され、
前記トランジスタは、Ｐ型トランジスタであることを特徴とする請求項８に記載のイメージセンサ。

【請求項11】

前記トランジスタのソースは、前記接地電圧に連結され、
前記トランジスタのドレインは、前記第１のＮ型トランジスタのソースに連結され、
前記トランジスタは、Ｎ型トランジスタであることを特徴とする請求項８に記載のイメージセンサ。

【請求項12】

前記アナログ・デジタル変換回路は、
前記比較器の第１入力ノードに連結される第１キャパシタと、
前記比較器の第２入力ノードに連結される第２キャパシタと、
前記第１キャパシタの１つのノードに連結される第３キャパシタと、
前記第２キャパシタの１つのノードに連結される第４キャパシタと、
前記第３キャパシタの１つのノードを、前記第１キャパシタの他の１つのノードまたは接地に連結する第１スイッチング回路と、
前記第４キャパシタの１つのノードを、前記第２キャパシタの他の１つのノードまたは接地に連結する第２スイッチング回路と、をさらに含むことを特徴とする請求項８に記載のイメージセンサ。

【請求項13】

高照度環境において、前記第１スイッチング回路は、前記第３キャパシタの１つのノードを接地に連結し、前記第２スイッチング回路は、前記第４キャパシタの１つのノードを接地に連結し、
低照度環境において、前記第１スイッチング回路は、前記第３キャパシタの１つのノードを前記第１キャパシタの他の１つのノードに連結し、前記第２スイッチング回路は、前記第４キャパシタの１つのノードを前記第２キャパシタの他の１つのノードに連結することを特徴とする請求項１２に記載のイメージセンサ。

【請求項14】

複数のカラムラインに連結される複数のピクセルを含むピクセルアレイと、
ランプ信号を生成するランプ信号生成器と、
前記複数のカラムラインのうち、対応するカラムラインを通じて出力されるピクセル信号、及び前記ランプ信号を比較し、比較結果信号を生成する第１比較器及び第２比較器をそれぞれ含む複数のアナログ・デジタル変換回路と、を含み、
前記第１比較器は、
前記ランプ信号を受信する第１のＰ型トランジスタ及び第１のＮ型トランジスタと、
前記ピクセル信号を受信する第２のＰ型トランジスタ及び第２のＮ型トランジスタと、
前記ピクセル信号及び前記ランプ信号を比較した比較結果を第１出力信号として出力する第１出力ノードと、
第２出力信号を出力する第２出力ノードと、
前記第２出力ノードに連結されるゲート、及び接地電圧または電源電圧が印加されるソースを含むトランジスタと、を含むことを特徴とするイメージセンサ。

【請求項15】

前記トランジスタは、ソースが前記電源電圧に連結されるＰ型トランジスタであり、
前記第１比較器は、前記第１のＮ型トランジスタ及び前記第２のＮ型トランジスタに連結される電流源をさらに含むことを特徴とする請求項１４に記載のイメージセンサ。

【請求項16】

前記トランジスタは、ソースが前記接地電圧に連結されるＮ型トランジスタであり、
前記第１比較器は、前記第１のＰ型トランジスタ及び前記第２のＰ型トランジスタに連結される電流源をさらに含むことを特徴とする請求項１４に記載のイメージセンサ。

【請求項17】

前記複数のアナログ・デジタル変換回路それぞれは、
前記第１比較器の第１入力ノードに連結される第１キャパシタと、
前記第１比較器の第２入力ノードに連結される第２キャパシタと、
前記第１キャパシタの１つのノードに連結される第３キャパシタと、
前記第２キャパシタの１つのノードに連結される第４キャパシタと、
前記第３キャパシタの１つのノードを、前記第１キャパシタの他の１つのノードまたは接地に連結する第１スイッチング回路と、
前記第４キャパシタの１つのノードを、前記第２キャパシタの他の１つのノードまたは接地に連結する第２スイッチング回路と、をさらに含むことを特徴とする請求項１４に記載のイメージセンサ。

【請求項18】

前記ランプ信号生成器は、第１ランプ信号及び第２ランプ信号を生成し、
前記第１ランプ信号が変わる勾配は、前記第２ランプ信号が変わる勾配より大きいことを特徴とする請求項１７に記載のイメージセンサ。

【請求項19】

前記アナログ・デジタル変換回路に前記第１ランプ信号が受信される場合に、前記第１スイッチング回路は、前記第３キャパシタの１つのノードを接地に連結し、前記第２スイッチング回路は、前記第４キャパシタの１つのノードを接地に連結し、
前記アナログ・デジタル変換回路に前記第２ランプ信号が受信される場合に、前記第１スイッチング回路は、前記第３キャパシタの１つのノードを、前記第１キャパシタの他の１つのノードに連結し、前記第２スイッチング回路は、前記第４キャパシタの１つのノードを、前記第２キャパシタの他の１つのノードに連結することを特徴とする請求項１８に記載のイメージセンサ。

【請求項20】

前記複数のカラムラインを前記複数のアナログ・デジタル変換回路と連結するマルチプレクサをさらに含み、
前記複数のアナログ・デジタル変換回路は、第１アナログ・デジタル変換回路及び第２アナログ・デジタル変換回路を含み、
前記マルチプレクサは、前記複数のカラムラインに含まれた第１カラムライン及び第２カラムラインのうち少なくとも１本を、前記第１アナログ・デジタル変換回路に連結し、前記第１カラムライン及び前記第２カラムラインのうち少なくとも１本を、前記第２アナログ・デジタル変換回路に連結することを特徴とする請求項１４に記載のイメージセンサ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、イメージセンサに係り、より詳しくは、比較器を含むアナログ・デジタル変換回路、及びそれを含むイメージセンサに関する。

【背景技術】

【0002】

イメージセンサ（image sensor）は、対象物の二次元的または三次元的イメージをキャプチャ（capture）する装置である。イメージセンサは、対象物から反射される光の強度によって反応する光電変換素子を利用して、対象物のイメージを生成する。最近、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）技術が発展するにつれて、ＣＭＯＳを利用したＣＭＯＳイメージセンサが広く使用されている。ＣＭＯＳイメージセンサでは、ピクセルのリセットノイズを除去するために、相関二重サンプリング（CDS：Correlated Double Sampling）技術を使用する。イメージの品質向上のために、ＣＤＳ技術を利用したアナログ・デジタル変換回路の高い性能が要求される。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明が解決しようとする課題は、ノイズが低減した比較器を含むアナログ・デジタル変換回路及びイメージセンサを提供することである。

【課題を解決するための手段】

【0004】

前記のような目的を達成するために、本発明の技術的思想による比較器及びカウンタを含むアナログ・デジタル変換回路において、比較器は、第１入力ノードに連結されるゲートを含む第１のＰ型トランジスタと、第２入力ノードに連結されるゲートを含む第２のＰ型トランジスタと、第１入力ノードに連結されるゲートを含み、第１のＰ型トランジスタと連結されるドレインを含む第１のＮ型トランジスタと、第２入力ノードに連結されるゲートを含み、第２のＰ型トランジスタと連結されるドレインを含む第２のＮ型トランジスタと、第１のＮ型トランジスタのドレインに連結されるゲート、及び接地電圧または電源電圧が印加されるソースを含むトランジスタと、を含みうる。

【0005】

本発明の技術的思想によるイメージセンサは、複数のピクセルを含むピクセルアレイと、ランプ信号を生成するランプ信号生成器と、ピクセルアレイから出力されるピクセル信号をデジタル信号に変換し、比較器及びカウンタを含むアナログ・デジタル変換回路と、を含み、比較器は、ランプ信号が受信される第１入力ノードに連結されるゲートを含む第１のＰ型トランジスタと、ピクセル信号が受信される第２入力ノードに連結されるゲートを含む第２のＰ型トランジスタと、第１入力ノードに連結されるゲートを含む第１のＮ型トランジスタと、第２入力ノードに連結されるゲートを含む第２のＮ型トランジスタと、第１のＮ型トランジスタのドレインに連結されるゲート、及び接地電圧または電源電圧が印加されるソースを含むトランジスタと、を含みうる。

【0006】

本発明の技術的思想によるイメージセンサは、複数のカラムラインに連結される複数のピクセルを含むピクセルアレイと、ランプ信号を生成するランプ信号生成器と、複数のカラムラインのうち、対応するカラムラインを通じて出力されるピクセル信号、及びランプ信号を比較し、比較結果信号を生成する第１比較器及び第２比較器をそれぞれ含む複数のアナログ・デジタル変換回路と、を含み、第１比較器は、ランプ信号を受信する第１のＰ型トランジスタ及び第１のＮ型トランジスタと、ピクセル信号を受信する第２のＰ型トランジスタ及び第２のＮ型トランジスタと、ピクセル信号及びランプ信号を比較した比較結果を第１出力信号として出力する第１出力ノードと、第２出力信号を出力する第２出力ノードと、第２出力ノードに連結されるゲート、及び接地電圧または電源電圧が印加されるソースを含むトランジスタと、を含みうる。

【発明の効果】

【0007】

本発明の技術的思想によるアナログ・デジタル変換回路及びイメージセンサは、新規の回路構成の比較器により、更なる電力消費なしに比較器で発生するノイズを低減させることができる。したがって、低照度環境において、イメージデータの画質が劣化することを防止することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の例示的な実施形態によるイメージセンサを示すブロック図である。

【図2】本発明の例示的な実施形態によるイメージセンサに含まれるピクセル、及びピクセルに連結されるアナログ・デジタル変換回路（ＡＤＣ）を示すブロック図である。

【図3】本発明の例示的な実施形態によるＡＤＣに含まれた第１比較器の例示的な回路図である。

【図4】本発明の例示的な実施形態によるＡＤＣに含まれた第１比較器の例示的な回路図である。

【図5】本発明の例示的な実施形態によるＡＤＣに含まれた第２比較器の例示的な回路図である。

【図6】図２の比較回路に入力される信号のタイミング図であって、図２のＡＤＣの動作を説明するための図面である。

【図7】本発明の例示的な実施形態によるＡＤＣに含まれた第１比較器の例示的な回路図である。

【図8A】図７の第１比較器を含む比較回路に入力される信号のタイミング図である。

【図8B】図７の第１比較器を含む比較回路に入力される信号のタイミング図である。

【図9】本発明の例示的な実施形態によるイメージセンサに含まれるＡＤＣを示すブロック図である。

【図10】本発明の例示的な実施形態によるイメージセンサに含まれたＡＤＣに提供されるランプ信号を説明するための図面である。

【図11】本発明の例示的な実施形態によるＡＤＣに提供されるランプ信号を説明するための図面である。

【図12】本発明の例示的な実施形態によるピクセルの一具現例を示す回路図である。

【図13】本発明の例示的な実施形態によるイメージセンサを説明するためのブロック図である。

【図14】本発明の例示的な実施形態によるイメージセンサを示す概略図である。

【発明を実施するための形態】

【0009】

以下、添付した図面を参照して、本発明の実施形態について詳細に説明する。

【0010】

図１は、本発明の例示的な実施形態によるイメージセンサを示すブロック図である。

【0011】

イメージセンサ１００は、イメージまたは光のセンシング機能を有する電子機器に搭載されうる。例えば、イメージセンサ１００は、カメラ、スマートフォン、ウェアラブル機器、事物インターネット（Internet of Things：IoT）、タブレットＰＣ（Personal Computer）、ＰＤＡ（Personal Digital Assistant）、ＰＭＰ（Portable Multimedia Player）、ナビゲーション（navigation）装置のような電子機器に搭載されうる。また、イメージセンサ１００は、車両、家具、製造設備、ドア、各種計測機器などに部品として備えられる電子機器にも搭載される。

【0012】

イメージセンサ１００は、ピクセルアレイ１１０と、ロウドライバ（Row Driver）１２０と、アナログ・デジタル変換回路（Analog Digital Converter：ADC）１３０と、ランプ信号生成器（Ramp Generator）１６０と、タイミング生成器（Timing Generator）１７０と、バッファ（Buffer）１８０とを含みうる。

【0013】

ピクセルアレイ１１０は、それぞれが複数のロウ（row）ライン及び複数のカラム（column）ラインＣＯＬと接続され、マトリックス形態に配置された複数のピクセル１１１を含む。複数のピクセル１１１それぞれは、光感知素子を含む。例えば、光感知素子は、フォトダイオード、フォトトランジスタ、フォトゲートまたは埋め込みフォトダイオード（pinned photodiode）などを含んでもよい。複数のピクセル１１１それぞれは、少なくとも１つの光感知素子を含み、実施形態において、複数のピクセル１１１それぞれは、複数の光感知素子を含むこともできる。

【0014】

複数のピクセル１１１は、光感知素子を利用して光を感知し、それを電気信号であるピクセル信号ＰＸＳ（図２）に変換することができる。ピクセル信号ＰＸＳは、複数のピクセル１１１それぞれのリセット動作によって生成されたリセット信号と、複数のピクセル１１１それぞれの光感知動作によるイメージ信号とを含みうる。

【0015】

複数のピクセル１１１それぞれは、特定スペクトル領域の光を感知することができる。例えば、複数のピクセル１１１は、レッド（red）スペクトル領域の光を電気信号に変換するためのレッドピクセル、グリーン（green）スペクトル領域の光を電気信号に変換するためのグリーンピクセル、及びブルー（blue）スペクトル領域の光を電気信号に変換するためのブルーピクセルを含んでもよい。複数のピクセル１１１それぞれの上部には、特定スペクトル領域の光を透過させるためのカラーフィルタが配置されうる。

【0016】

タイミング生成器１７０は、ロウドライバ１２０、ＡＤＣ １３０及びランプ信号生成器１６０それぞれに制御信号またはクロック信号を出力し、ロウドライバ１２０、ＡＤＣ １３０及びランプ信号生成器１６０の動作またはタイミングを制御することができる。

【0017】

ロウドライバ１２０は、ピクセルアレイ１１０をロウ単位で駆動することができる。ロウドライバ１２０は、タイミング生成器１７０で生成されたロウ制御信号（例えば、アドレス信号）をデコーディングし、デコーディングされたロウ制御信号に応答して、ピクセルアレイ１１０を構成するロウラインのうち少なくともいずれか１本のロウラインを選択することができる。例えば、ロウドライバ１２０は、ロウ選択信号を生成することができる。ピクセルアレイ１１０は、ロウドライバ１２０から提供されたロウ選択信号によって選択されるロウから、ピクセル信号ＰＸＳを出力することができる。

【0018】

ＡＤＣ １３０は、ピクセルアレイ１１０から入力されるアナログ信号であるピクセル信号ＰＸＳをデジタル信号に変換することができる。ＡＤＣ １３０は、比較ブロック１４０及びカウンタブロック１５０を含みうる。

【0019】

比較ブロック１４０は、複数の比較回路１４１を含み、複数の比較回路１４１それぞれは、複数のカラムラインＣＯＬのうち、対応する少なくとも１本のカラムラインに連結されうる。複数の比較回路１４１それぞれは、ランプ信号生成器１６０からランプ信号ＲＡＭＰを受信し、カラムラインに接続されたピクセル１１１から出力されるピクセル信号ＰＸＳをランプ信号ＲＡＭＰと比較することができる。カウンタブロック１５０は、複数のカウンタ１５１を含むことができる。

【0020】

すなわち、比較回路１４１は、複数のカラムラインＣＯＬのうち、対応する少なくとも１本のカラムラインＣＯＬから、ピクセル信号ＰＸＳを受信し、ランプ信号生成器１６０からランプ信号ＲＡＭＰを受信し、互いに比較し、比較結果信号を出力することができる。比較回路１４１とカウンタ１５１は、相関二重サンプリング（Correlated Double Sampling：CDS）技法を遂行するＣＤＳ回路とも称され、特に、カラム並列ＣＤＳ回路とも称される。複数のピクセル１１１から出力されるピクセル信号ＰＸＳは、ピクセル１１１ごとに有するピクセル固有の特性による偏差、及び／またはピクセル１１１からピクセル信号を出力するためのロジックの特性差に起因した偏差を有しうる。そのようなピクセル信号ＰＸＳ間の偏差を補償するために、ピクセル信号それぞれに対し、リセット成分（または、リセット信号）及びイメージ成分（または、イメージ信号）を求め、その差を有効な信号成分として抽出することを相関二重サンプリングという。

【0021】

比較回路１４１は、ピクセル信号とランプ信号とを比較する第１比較器、及び第１比較器の出力を増幅して出力する第２比較器を含むこともできる。このとき、第１比較器は、ノイズが低減する回路構成を有することができ、比較回路１４１によるノイズが低減し、低照度環境において、イメージデータＩＤＴＡの画質が低下することを防止することができる。

【0022】

ランプ信号生成器１６０は、ランプ信号ＲＡＭＰを生成することができる。ランプ信号生成器１６０は、タイミング生成器１７０から提供されるランプ制御信号ＣＴＲＰに応答して、ランプ信号ＲＡＭＰを生成することができる。ランプ制御信号ＣＴＲＰは、ランプイネーブル信号、モード信号などを含みうる。ランプ信号生成器１６０は、ランプイネーブル信号が活性化されると、モード信号に基づいて設定される勾配を有するランプ信号を生成することができる。例えば、図６で後述するように、ランプ信号生成器１６０は、一定の勾配でもって減少するランプ信号ＲＡＭＰを生成することができ、あるいは、図８Ａ及び図８Ｂで後述するように、一定の勾配でもって増加する反転（reverse）ランプ信号ＲＡＭＰを生成することもできる。

【0023】

複数のカウンタ１５１それぞれは、比較回路１４１の出力端に連結され、各比較回路１４１の出力信号（比較結果信号）に基づいてカウントすることができる。カウンタ制御信号ＣＴＣＳは、カウンタクロック信号、複数のカウンタ１５１のリセット（reset）動作を制御するカウンタリセット信号、及び複数のカウンタ１５１それぞれの内部ビットを反転させる反転信号などを含みうる。カウンタブロック１５０は、カウンタクロック信号によって比較結果信号をカウンティングし、デジタル信号として出力する。

【0024】

カウンタ１５１は、アップ／ダウンカウンタ（Up/Down Counter）及びビットワイズカウンタ（Bit-wise Inversion Counter）などを含むこともできる。このとき、ビットワイズカウンタは、アップ／ダウンカウンタと類似の動作を行うことができる。例えば、ビットワイズカウンタは、アップカウントのみが行う機能、及び特定信号が受信されると、カウンタ内部の全てのビットを反転し、１の補数（1’s complement）にする機能を行うことができる。ビットワイズカウンタは、リセットカウント（reset count）を行った後、それを反転し、１の補数、すなわち、負数値に変換することができる。

【0025】

但し、本発明によるイメージセンサ１００は、それに限定されない。イメージセンサ１００は、タイミング生成器１７０の制御によってカウンティングコードするカウンティングコード生成器をさらに含むこともできる。カウンティングコード生成器は、グレーコード生成器としても具現され、設定されたビット数による解像度を有する複数のコード値をカウンティングコードとして生成することができる。例えば、複数のカウンタ１５１は、ラッチ回路及び演算回路を含み、ラッチ回路は、カウンティングコード生成器からのカウンティングコード、及び比較ブロック１４０からの出力信号を受信し、比較信号のレベルが遷移される時点に、カウンティングコードのコード値をラッチすることができる。演算回路は、リセット値とイメージ信号値とを演算し、ピクセル１１１のリセットレベルが除去されたイメージ信号値を生成することができる。カウンタブロック１５０は、リセットレベルが除去されたイメージ信号値をピクセル値として出力することができる。

【0026】

バッファ１８０は、ＡＤＣ １３０から出力されたデジタル信号を一時的に保存した後、センシングし、増幅して出力する。バッファ１８０は、カラムメモリブロック１８１及びセンスアンプ１８２を含み、カラムメモリブロック１８１は、複数のメモリ１８３を含むことができる。複数のメモリ１８３それぞれは、複数のカウンタ１５１それぞれから出力されるデジタル信号を一時的に保存した後、センスアンプ１８２に出力し、センスアンプ１８２は、複数のメモリ１８３から出力されるデジタル信号をセンシングして増幅することができる。センスアンプ１８２は、増幅したデジタル信号をイメージデータＩＤＴＡとして出力することができる。

【0027】

図２は、本発明の例示的な実施形態によるイメージセンサに含まれるピクセル、及びピクセルに連結されるＡＤＣを示すブロック図である。説明の便宜上、例示的な実施形態によるピクセル１１１を共に説明する。

【0028】

図２を参照すれば、ピクセル１１１は、フォトダイオードＰＤ、転送トランジスタＴＸ、フローティングディフュージョンノードＦＤ、リセットトランジスタＲＸ、ドライブトランジスタＤＸ及び選択トランジスタＳＸを含みうる。フォトダイオードＰＤは、他の光電変換素子に代替可能である。

【0029】

フォトダイオードＰＤは、入射される光の強度によって光電荷を生成することができる。転送トランジスタＴＸは、ロウドライバ１２０（図１）から出力される転送制御信号ＴＳによって、フォトダイオードＰＤで生成された光電荷をフローティングディフュージョンノードＦＤへ転送することができる。フローティングディフュージョンノードＦＤに蓄積された光電荷による電位によって、ドライブトランジスタＤＸは、選択トランジスタＳＸへ光電荷を増幅して伝送することができる。選択トランジスタＳＸのドレインが前記ドライブトランジスタＤＸのソースに連結され、ロウドライバ１２０から出力される選択信号ＳＥＬによって、ピクセル１１１に連結されたカラムラインＣＯＬにピクセル信号ＰＸＳを出力することができる。リセットトランジスタＲＸは、ロウドライバ１２０から提供されるリセット制御信号ＲＳによって、フローティングディフュージョンノードＦＤを電源電圧ＶＤＤレベルにリセットすることができる。

【0030】

図２では、ピクセル１１１が１つのフォトダイオードＰＤ及び４つのトランジスタＴＸ、ＲＸ、ＤＸ、ＳＸを含む４Ｔ（4-transistor）構造を有するものと示されているが、本発明によるイメージセンサに含まれる複数のピクセル１１１それぞれは、図２の構造に限定されるものではない。ピクセル１１１は、フォトダイオードＰＤを含み、転送トランジスタＴＸ、リセットトランジスタＲＸ、ドライブトランジスタＤＸ及び選択トランジスタＳＸのうち選択された３つのトランジスタを含む３－トランジスタ（３Ｔ）構造を有することもできる。

【0031】

カラム並列ＡＤＣ １３１は、比較回路１４１及びカウンタ１５１を含みうる。説明の便宜上、１本のカラムラインＣＯＬに連結されるカラム並列ＡＤＣ １３１に含まれる１つの比較回路１４１及び１つのカウンタ１５１を示している。図１を参照して説明したように、ＡＤＣ １３０は、複数のカラム並列ＡＤＣ １３１を含み、複数のカラムラインＣＯＬに連結される複数の比較回路１４１及び複数のカウンタ１５１を含むことができる。

【0032】

比較回路１４１は、第１比較器２１０、第２比較器２２０及びキャパシタＣ１、Ｃ２を含みうる。第１比較器２１０は、差動増幅器を含み、差動増幅器は、ＯＴＡ（Operational Transconductance Amplifier)、演算増幅器などとして具現されうる。

【0033】

第１比較器２１０の第１入力ノードには、第１入力信号ＩＮＰとしてランプ信号ＲＡＭＰが受信され、第１比較器２１０の第２入力ノードには、第２入力信号ＩＮＮとしてピクセル信号ＰＸＳが受信されうる。第１比較器２１０は、キャパシタＣ１、Ｃ２を通じて受信されるピクセル信号ＰＸＳ、及びランプ信号ＲＡＭＰを比較し、比較結果を、第１出力ノードＯＰを通じて出力信号ＯＳ１Ｐとして出力することができる。

【0034】

第２比較器２２０は、第１比較器２１０から出力された出力信号ＯＳ１Ｐを増幅またはインバーティングすることができる。例えば、第２比較器２２０は、増幅器としても具現され、例えば、第２比較器２２０は、差動増幅器またはインバータを含んでもよい。第２比較器２２０から出力される出力信号ＯＳ２は、比較結果信号としてカウンタ１５１に提供されうる。

【0035】

比較回路１４１は、比較動作が行われる前のオートゼロ（Auto-Zero）区間に、オートゼロ信号に応答して初期化されうる。例えば、オートゼロ信号は、第１比較器２１０に入力される第１オートゼロ信号ＡＺ１（図３）、及び第２比較器２２０に入力される第２オートゼロ信号ＡＺ２（図３）を含んでもよい。

【0036】

カウンタ１５１は、カウンティングクロック信号ＣＬＫに基づいて、比較結果信号、すなわち、第２比較器２２０の出力信号ＯＳ２をカウンティングし、デジタル信号ＤＳを出力することができる。カウンタ１５１は、デジタル信号ＤＳをバッファ１８０（図１）へ伝送することができる。

【0037】

図３及び図４は、本発明の例示的な実施形態によるＡＤＣに含まれた第１比較器の例示的な回路図である。図３及び図４に示された第１出力信号ＯＳ１Ｐは、図２の出力信号ＯＳ１Ｐであるとしうる。

【0038】

図３を参照すれば、第１比較器２１０は、複数のトランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２、ＭＰＸ、及び電流源ＣＳを含みうる。第１比較器２１０は、第１のＰ型トランジスタＭＰ１１、第２のＰ型トランジスタＭＰ１２、第１のＮ型トランジスタＭＮ１１及び第２のＮ型トランジスタＭＮ１２と、トランジスタＭＰＸとを含みうる。トランジスタＭＰＸは、Ｐ型トランジスタとしうる。第１比較器２１０は、６Ｔ（6-transistor）構造のＯＴＡとも称される。

【0039】

例示的な実施形態において、電流源ＣＳは、ＮＭＯＳ（N-type metal oxide semiconductor）トランジスタ、すなわち、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）によって具現されうる。電流源ＣＳの１つのノードは、接地電圧に連結され、バイアス電流ＩＳを生成することができる。

【0040】

第１のＮ型トランジスタＭＮ１１のゲート及び第２のＮ型トランジスタＭＮ１２のゲートは、差動入力、例えば、第１入力信号ＩＮＰ及び第２入力信号ＩＮＮをそれぞれ受信することができる。第１のＰ型トランジスタＭＰ１１のゲート及び第２のＰ型トランジスタＭＰ１２のゲートは、差動入力、例えば、第１入力信号ＩＮＰ及び第２入力信号ＩＮＮをそれぞれ受信することができる。例えば、第１入力信号ＩＮＰとしてランプ信号ＲＡＭＰが受信され、第２入力信号ＩＮＮとしてピクセル信号ＰＸＳが受信されうる。第１のＮ型トランジスタＭＮ１１、第２のＮ型トランジスタＭＮ１２、第１のＰ型トランジスタＭＰ１１及び第２のＰ型トランジスタＭＰ１２は、第１入力信号ＩＮＰと第２入力信号ＩＮＮとのレベル差による差動電流を生成することができる。

【0041】

第１のＰ型トランジスタＭＰ１１のソース及び第２のＰ型トランジスタＭＰ１２のソースは、トランジスタＭＰＸの第１ノード（例えば、ドレイン）に連結され、トランジスタＭＰＸの第２ノード（例えば、ソース）には、電源電圧ＶＤＤが印加されうる。第１のＰ型トランジスタＭＰ１１のドレインは、第２出力信号ＯＳ１Ｎを出力する第２出力ノードＯＰＮに連結され、第２のＰ型トランジスタＭＰ１２のドレインは、第１出力信号ＯＳ１Ｐを出力する第１出力ノードＯＰに連結されうる。トランジスタＭＰＸのゲートは、第２出力ノードＯＰＮに連結されうる。

【0042】

第１のＮ型トランジスタＭＮ１１のソース及び第２のＮ型トランジスタＭＮ１２のソースは、電流源ＣＳに連結されうる。第１のＮ型トランジスタＭＮ１１のドレインは、第２出力信号ＯＳ１Ｎを出力する第２出力ノードＯＰＮに連結され、第２のＮ型トランジスタＭＮ１２のドレインは、第１出力信号ＯＳ１Ｐを出力する第１出力ノードＯＰに連結されうる。

【0043】

第１入力信号ＩＮＰ及び第２入力信号ＩＮＮが同一であれば、第１のＮ型トランジスタＭＮ１１及び第１のＰ型トランジスタＭＰ１１に流れる電流と、第２のＮ型トランジスタＭＮ１２及び第２のＰ型トランジスタＭＰ１２に流れる電流とが同一となりうる。第１入力信号ＩＮＰ及び第２入力信号ＩＮＮが互いに異なっていれば、第１のＮ型トランジスタＭＮ１１及び第１のＰ型トランジスタＭＰ１１に流れる電流と、第２のＮ型トランジスタＭＮ１２及び第２のＰ型トランジスタＭＰ１２に流れる電流とが互いに異なりうる。第１のＮ型トランジスタＭＮ１１及び第２のＮ型トランジスタＭＮ１２に流れる電流量の和は、バイアス電流ＩＳと同一であるとしうる。

【0044】

第１のＮ型トランジスタＭＮ１１及び第２のＮ型トランジスタＭＮ１２に流れる電流量に基づいて、第１出力信号ＯＳ１Ｐ及び第２出力信号ＯＳ１Ｎが決定されうる。第１入力信号ＩＮＰのレベルが第２入力信号ＩＮＮのレベルより高ければ、第２のＮ型トランジスタＭＮ１２より第１のＮ型トランジスタＭＮ１１に相対的に多い量の電流が流れ、これにより、第１出力信号ＯＳ１Ｐのレベルが高くなり、第２出力信号ＯＳ１Ｎのレベルが低くなる。

【0045】

本発明による第１比較器２１０により、第２入力信号ＩＮＮに発生するノイズ（例えば、熱（thermal）ノイズ）の大きさV² _n,inは、下記の数式１によって計算されうる。このとき、ｋはボルツマン定数であり、Ｔは温度である。γは、第１比較器２１０を構成するトランジスタの特性に係わる定数であって、第１比較器２１０の製造工程と関連する定数である。BWは、帯域幅によって決定される値としうる。g_m,inは、第１のＮ型トランジスタＭＮ１１及び第２のＮ型トランジスタＭＮ１２のトランスコンダクタンスであり、g_m,in2は、第１のＰ型トランジスタＭＰ１１及び第２のＰ型トランジスタＭＰ１２のトランスコンダクタンスである。

【数1】

【0046】

本発明による第１比較器２１０と異なり、電流ミラー構造を有する比較例の比較器により、第２入力信号ＩＮＮに発生するノイズの大きさV² _n,inは、下記の数式２によって計算されうる。g_m,inは、比較例の比較器のＮ型トランジスタのトランスコンダクタンスであり、g_m,lは、比較例の比較器のＰ型トランジスタのトランスコンダクタンスである。

【数2】

【0047】

比較例の比較器と異なり、本発明による第１比較器２１０は、電流ミラー構造を含まず、すなわち、ミラーロードトランジスタを含まない。また、本発明による第１比較器２１０は、第１入力信号ＩＮＰ及び第２入力信号ＩＮＮが入力されるＰ型トランジスタ、すなわち、第１のＰ型トランジスタＭＰ１１及び第２のＰ型トランジスタＭＰ１２を含むものである。したがって、比較例と比べるとき、本発明による第１比較器２１０は、第２入力信号ＩＮＮに発生したノイズが低減され、低照度環境において、イメージデータの画質が劣化することを防止することができる。

【0048】

図４を参照すれば、第１比較器２１０ａは、複数のトランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２、ＭＰＸ、及び電流源ＣＳを含み、複数のスイッチング回路ＳＷ１、ＳＷ２をさらに含みうる。スイッチング回路ＳＷ１、ＳＷ２がターンオンされると、第２入力信号ＩＮＮが入力される入力ノードと、第１出力信号ＯＳ１Ｐが出力される第１出力ノードＯＰとが連結され、第１入力信号ＩＮＰが入力される入力ノードと、第２出力信号ＯＳ１Ｎが出力される第２出力ノードＯＰＮとが連結されうる。

【0049】

例えば、スイッチング回路ＳＷ１、ＳＷ２は、オートゼロ区間において、スイッチング回路ＳＷ１、ＳＷ２がターンオンされるための第１オートゼロ信号ＡＺ１を受信することができる。第１オートゼロ信号ＡＺ１は、タイミング生成器１７０（図１）から受信されうる。スイッチング回路ＳＷ１、ＳＷ２がターンオンされると、第１入力信号ＩＮＰ、第２入力信号ＩＮＮ、第１出力信号ＯＳ１Ｐ及び第２出力信号ＯＳ１Ｎの電圧レベルが同一になり、このとき、各信号ＩＮＰ、ＩＮＮ、ＯＳ１Ｐ、ＯＳ１Ｎの電圧レベルは、オートゼロ電圧とも称される。一方、例えば、第１比較器２１０が比較動作を行う比較動作区間において、スイッチング回路ＳＷ１、ＳＷ２はターンオフされうる。

【0050】

図５は、本発明の例示的な実施形態によるＡＤＣに含まれた第２比較器の例示的な回路図である。図５に示された第１出力信号ＯＳ１Ｐは、図２の出力信号ＯＳ１Ｐでもある。

【0051】

図５を参照すれば、第２比較器２２０は、複数のトランジスタＭＰ２、ＭＮ２、スイッチング回路ＳＷ２及びキャパシタＣＡを含みうる。第２比較器２２０のＰ型トランジスタＭＰ２のゲートには、第１比較器２１０の第１出力ノードＯＰが連結され、第１比較器２１０の第１出力信号ＯＳ１Ｐが第２比較器２２０の入力信号として入力されうる。Ｐ型トランジスタＭＰ２のソースには、電源電圧ＶＤＤが印加され、Ｐ型トランジスタＭＰ２のドレインは、第２比較器２２０の出力信号ＯＳ２が出力される出力ノードに連結されうる。

【0052】

Ｎ型トランジスタＭＮ２のドレインは、第２比較器２２０の前記出力ノードに連結され、Ｎ型トランジスタＭＮ２のソースには、接地電圧が印加されうる。すなわち、Ｐ型トランジスタＭＰ２及びＮ型トランジスタＭＮ２は、互いに直列に連結されうる。Ｎ型トランジスタＭＮ２は、電流源として動作することができ、キャパシタＣＡの１つのノードの電圧に基づいて、バイアス電流を生成することができる。

【0053】

図６は、図２の比較回路に入力される信号のタイミング図であって、図２のＡＤＣの動作を説明するための図面である。

【0054】

図２及び図６を参照すれば、時点Ｔ０から時点Ｔ１までは、オートゼロ区間として定義され、時点Ｔ１から時点Ｔ８までは、比較動作区間として定義される。時点Ｔ０から時点Ｔ１まで、オートゼロ信号（例えば、第１オートゼロ信号ＡＺ１（図４）及び第２オートゼロ信号ＡＺ２（図５））が活性化され、オートゼロ信号ＡＺＳに応答して、比較回路１４１が初期化されうる。第１比較器２１０及び第２比較器２２０の入力ノード及び／または出力ノードは、レベルが同一になりうる。

【0055】

リセット信号のデジタル変換のために、時点Ｔ２に、ランプ信号ＲＡＭＰにオフセットが加えられた後、時点Ｔ３から時点Ｔ５まで、ランプ信号ＲＡＭＰが減少しうる。カウンタ１５１は、時点Ｔ３から、第２比較器２２０の出力信号ＯＳ２の極性が変わる時点Ｔ４まで、カウンティングクロック信号ＣＬＫをカウントすることができる。

【0056】

リセット信号のデジタル変換が終了すると、時点Ｔ５に、イメージ信号をデジタル信号に変換するために、時点Ｔ５に、ランプ信号ＲＡＭＰに再びオフセットが加えられうる。時点Ｔ５以後に、転送トランジスタＴＸがターンオンされ、露出時間の間、フォトダイオードＰＤによって蓄積された電荷により、第１比較器２１０の第２入力信号ＩＮＮが変わりうる。図６では、説明の便宜上、フォトダイオードＰＤによって生成された光電荷が蓄積されず、第１比較器２１０の第２入力信号ＩＮＮが変わらない状況を仮定する。

【0057】

イメージ信号のデジタル変換のために、時点Ｔ６から時点Ｔ８まで、ランプ信号ＲＡＭＰが減少しうる。カウンタ１５１は、時点Ｔ６から、第２比較器２２０の出力信号ＯＳ２の極性が変わる時点Ｔ７まで、カウンティングクロック信号ＣＬＫをカウントすることができる。次の読み取り動作を行うために、時点Ｔ８に、ランプ信号ＲＡＭＰに再びオフセットが加えられうる。

【0058】

特定ピクセルに対するイメージ信号のデジタル変換が終了すると、次のピクセルに対する相関二重サンプリングのために、カラム並列ＡＤＣ １３１が初期化されうる。図６に示された各信号の変化は例示的であり、カラム並列ＡＤＣ １３１の具現方法、例えば、第１比較器２１０及び第２比較器２２０の構造などによって、各信号のタイミングが変形可能である。

【0059】

図７は、本発明の例示的な実施形態によるＡＤＣに含まれた第１比較器の例示的な回路図である。図７に示された第１出力信号ＯＳ１Ｐは、図２の出力信号ＯＳ１Ｐであるとしうる。

【0060】

図７を参照すれば、第１比較器２１０ｂは、複数のトランジスタＭＰ１１、ＭＰ１２、ＭＮ１１、ＭＮ１２、ＭＮＸ、及び電流源ＣＳ’を含みうる。第１比較器２１０ｂは、第１のＰ型トランジスタＭＰ１１、第２のＰ型トランジスタＭＰ１２、第１のＮ型トランジスタＭＮ１１及び第２のＮ型トランジスタＭＮ１２と、トランジスタＭＮＸとを含みうる。トランジスタＭＮＸは、Ｎ型トランジスタとしうる。第１比較器２１０ｂは、６Ｔ構造のＯＴＡとも称される。

【0061】

例示的な実施形態において、電流源ＣＳ’は、ＰＭＯＳトランジスタ、すなわち、Ｐ型ＭＯＳＦＥＴによって具現されうる。電流源ＣＳ’は、電源電圧ＶＤＤに連結され、バイアス電流ＩＳ’を生成することができる。

【0062】

第１のＮ型トランジスタＭＮ１１のゲート及び第１のＰ型トランジスタＭＰ１１のゲートは、第１入力信号ＩＮＰを受信することができ、第２のＮ型トランジスタＭＮ１２のゲート及び第２のＰ型トランジスタＭＰ１２のゲートは、第２入力信号ＩＮＮを受信することができる。

【0063】

第１のＰ型トランジスタＭＰ１１のソース及び第２のＰ型トランジスタＭＰ１２のソースは、電流源ＣＳ’に連結されうる。第１のＰ型トランジスタＭＰ１１のドレインは、第２出力ノードＯＰＮに連結され、第２のＰ型トランジスタＭＰ１２のドレインは、第１出力ノードＯＰに連結されうる。

【0064】

第１のＮ型トランジスタＭＮ１１のソース及び第２のＮ型トランジスタＭＮ１２のソースは、トランジスタＭＮＸの第１ノード（例えば、ドレイン）に連結され、トランジスタＭＮＸの第２ノード（例えば、ソース）には、接地電圧が印加されうる。第１のＮ型トランジスタＭＮ１１のドレインは、第２出力ノードＯＰＮに連結され、第２のＮ型トランジスタＭＮ１２のドレインは、第１出力ノードＯＰに連結されうる。

【0065】

第１比較器２１０ｂは、複数のスイッチング回路をさらに含むこともできる。複数のスイッチング回路それぞれは、第２入力信号ＩＮＮが入力される入力ノードと、第１出力信号ＯＳ１Ｐが出力される第１出力ノードＯＰとをスイッチングすることができ、第１入力信号ＩＮＰが入力される入力ノードと、第２出力信号ＯＳ１Ｎが出力される第２出力ノードＯＰＮとをスイッチングすることができる。スイッチング回路がターンオンされると、第２入力信号ＩＮＮが入力される入力ノードと、第１出力信号ＯＳ１Ｐが出力される第１出力ノードＯＰとが連結され、第１入力信号ＩＮＰが入力される入力ノードと、第２出力信号ＯＳ１Ｎが出力される第２出力ノードＯＰＮとが連結されうる。

【0066】

図８Ａ及び図８Ｂは、図７の第１比較器を含む比較回路に入力される信号のタイミング図であって、図２のＡＤＣの動作を説明するための図面である。図８Ａ及び図８Ｂは、図１のランプ信号の例示であって、反転ランプ信号である第１ランプ信号及び第２ランプ信号が受信されるときの第１比較器の動作を説明するための図面である。

【0067】

図２及び図８Ａを参照すれば、イメージ信号のデジタル変換のために、時点Ｔ２ａにおいて、ランプ信号ＲＡＭＰａにオフセットが加えられた後、時点Ｔ３ａから時点Ｔ５ａまで、ランプ信号ＲＡＭＰａが増加しうる。カウンタ１５１は、時点Ｔ３ａから、ランプ信号ＲＡＭＰａの電圧レベルとピクセル信号ＰＸＳの電圧レベルとが同一になる時点Ｔ４ａ（ゼロクロッシング（zero-crossing）時点）まで、カウンティングクロック信号ＣＮＴをカウントすることができる。

【0068】

イメージ信号のデジタル変換が終了すると、時点Ｔ５ａから時点Ｔ６ａまで、ランプ信号ＲＡＭＰａに再びオフセットが加えられうる。リセット信号をデジタル信号に変換するために、時点Ｔ６ａから時点Ｔ８ａまで、ランプ信号ＲＡＭＰａが増加しうる。カウンタ１５１は、時点Ｔ６ａから、ランプ信号ＲＡＭＰａの電圧レベルとピクセル信号ＰＸＳの電圧レベルとが同一になる時点Ｔ７ａまで、カウンティングクロック信号ＣＮＴをカウントすることができる。

【0069】

図２及び図８Ｂを参照すれば、リセット信号のデジタル変換のために、時点Ｔ２ｂにおいて、ランプ信号ＲＡＭＰｂに第１オフセットが加えられた後、時点Ｔ３ｂから時点Ｔ５ｂまで、ランプ信号ＲＡＭＰｂが増加しうる。カウンタ１５１は、時点Ｔ３ｂから、ランプ信号ＲＡＭＰｂの電圧レベルとピクセル信号ＰＸＳの電圧レベルとが同一になる時点Ｔ４ｂ（ゼロクロッシング時点）まで、カウンティングクロック信号ＣＮＴをカウントすることができる。

【0070】

リセット信号のデジタル変換が終了すると、時点Ｔ５ｂから時点Ｔ６ｂまで、ランプ信号ＲＡＭＰｂに第２オフセットが加えられうる。このとき、第２オフセットが加えられた時点Ｔ５ｂにおけるランプ信号ＲＡＭＰｂの電圧レベルは、第１オフセットが加えられた時点Ｔ２ｂにおけるランプ信号ＲＡＭＰｂの電圧レベルよりも低い。

【0071】

イメージ信号をデジタル信号に変換するために、時点Ｔ６ｂから時点Ｔ８ｂまで、ランプ信号ＲＡＭＰｂが増加しうる。カウンタ１５１は、時点Ｔ６ｂから、ランプ信号ＲＡＭＰｂの電圧レベルとピクセル信号ＰＸＳの電圧レベルとが同一になる時点Ｔ７ｂまで、カウンティングクロック信号ＣＮＴをカウントすることができる。

【0072】

図９は、本発明の例示的な実施形態によるイメージセンサに含まれるＡＤＣを示すブロック図である。図９に係わる説明において、図２と同一符号については、重複説明を省略する。

【0073】

図９を参照すれば、カラム並列ＡＤＣ １３１’は、第１比較器２１０、第２比較器２２０、カウンタ１５１、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４及びスイッチング回路ＳＷＡ１、ＳＷＡ２を含みうる。図１のＡＤＣ １３０は、複数のカラム並列ＡＤＣ １３１’を含むことができる。第１比較器２１０は、図３、図４及び図７で説明した第１比較器２１０、２１０ａ、２１０ｂのうち１つとしうる。

【0074】

第１比較器２１０の第１入力ノードには、第１キャパシタＣ１が連結され、第１比較器２１０は、第１キャパシタＣ１を通じて、第１入力信号ＩＮＰとしてランプ信号ＲＡＭＰを受信することができる。第１比較器２１０の第２入力ノードには、第２キャパシタＣ２が連結され、第１比較器２１０は、第２キャパシタＣ２を通じて、第２入力信号ＩＮＮとしてピクセル信号ＰＸＳを受信することができる。

【0075】

第１スイッチング回路ＳＷＡ１のスイッチング動作によって、第１キャパシタＣ１には、第３キャパシタＣ３が並列に連結されうる。第１スイッチング回路ＳＷＡ１は、第１スイッチング信号ＳＷＳ１に応答して、第３キャパシタＣ３の１つのノードを、第１キャパシタＣ１の１つのノードに連結するか、あるいは接地電圧に連結することができる。したがって、第１スイッチング回路ＳＷＡ１のスイッチング動作によって、第１比較器２１０の第１入力ノードに連結されるキャパシタのキャパシタンスが異なりうる。

【0076】

また、第２スイッチング回路ＳＷＡ２のスイッチング動作によって、第２キャパシタＣ２には、第４キャパシタＣ４が並列に連結されうる。第２スイッチング回路ＳＷＡ２は、第２スイッチング信号ＳＷＳ２に応答して、第４キャパシタＣ４の１つのノードを、第２キャパシタＣ２の１つのノードに連結するか、あるいは接地電圧に連結することができる。したがって、第２スイッチング回路ＳＷＡ２のスイッチング動作によって、第１比較器２１０の第２入力ノードに連結されるキャパシタのキャパシタンスが異なりうる。第１スイッチング信号ＳＷＳ１及び第２スイッチング信号ＳＷＳ２は、タイミング生成器１７０（図１）から受信されうる。

【0077】

タイミング生成器１７０は、第１比較器２１０のアナログゲイン（gain）によって、第１スイッチング信号ＳＷＳ１及び第２スイッチング信号ＳＷＳ２をカラム並列ＡＤＣ １３１’に提供することができる。例えば、高照度環境において、タイミング生成器１７０は、アナログゲイン（例えば、１～１．９９倍）を相対的に低くすることができ、第１入力信号ＩＮＰ及び第２入力信号ＩＮＮを減衰（attenuation）させるために、第１スイッチング回路ＳＷＡ１及び第２スイッチング回路ＳＷＡ２それぞれの１つのノードを接地電圧に連結するように、第１スイッチング信号ＳＷＳ１及び第２スイッチング信号ＳＷＳ２を生成することができる。一方、例えば、低照度環境において、タイミング生成器１７０は、アナログゲイン（例えば、２～１６倍）を相対的に高くすることができ、第１キャパシタＣ１及び第３キャパシタＣ３が並列に連結されるように、第１スイッチング信号ＳＷＳ１を生成することができ、第２キャパシタＣ２及び第４キャパシタＣ４が並列に連結されるように、第２スイッチング信号ＳＷＳ２を生成することができる。

【0078】

図１０は、本発明の例示的な実施形態によるイメージセンサに含まれたＡＤＣに提供されるランプ信号を説明するための図面である。図１１は、本発明の例示的な実施形態によるＡＤＣに提供されるランプ信号を説明するための図面である。

【0079】

図９ないし図１１を参照すれば、ランプ信号生成器１６０’は、第１ランプ信号ＲＡＭＰ１及び／または第２ランプ信号ＲＡＭＰ２を生成することができる。例示的な実施形態において、ランプ信号生成器１６０’は、電流源及び抵抗を含み、電流源の電流を変更するか、あるいは抵抗の大きさを変更することにより、第１ランプ信号ＲＡＭＰ１または第２ランプ信号ＲＡＭＰ２を生成することができる。あるいは、例示的な実施形態において、ランプ信号生成器１６０’は、第１ランプ信号ＲＡＭＰ１を生成する第１ランプ信号生成器と、第２ランプ信号ＲＡＭＰ２を生成する第２ランプ信号生成器とを含むこともできる。

【0080】

第１ランプ信号ＲＡＭＰ１と第２ランプ信号ＲＡＭＰ２とは、イメージ信号及びリセット信号をサンプリングする区間において、勾配が互いに異なっている。例えば、第１ランプ信号ＲＡＭＰ１の勾配ＳＬ１は、第２ランプ信号ＲＡＭＰ２の勾配ＳＬ２よりも大きい。

【0081】

本発明によるイメージセンサは、外部環境によって、ランプ電圧のゲインを調節することができる。ランプ電圧の「ゲイン」とは、信号を増幅する程度を意味することができる。すなわち、ランプ電圧の勾配が大きいほど、ゲインが低く、勾配が小さいほど、ゲインが高い。ランプ電圧の勾配が大きいほど、カウンタ１５１のカウンティング回数が少なくなり、デジタル信号ＤＳの大きさが小さくなり、ランプ電圧ＲＡＭＰの勾配が小さいほど、カウンタ１５１のカウンティング回数が多くなり、デジタル信号ＤＳの大きさが大きくなるためである。

【0082】

したがって、高照度環境では、ゲインが相対的に低い第１ランプ信号ＲＡＭＰ１がカラム並列ＡＤＣ １３１’に提供されうる。第１ランプ信号ＲＡＭＰ１がカラム並列ＡＤＣ １３１’に提供されるとき、第１入力信号ＩＮＰ及び第２入力信号ＩＮＮを減衰させるために、第１スイッチング回路ＳＷＡ１及び第２スイッチング回路ＳＷＡ２の１つのノードが接地電圧に連結されうる。一方、低照度環境では、ゲインが相対的に高い第２ランプ信号ＲＡＭＰ２がカラム並列ＡＤＣ １３１’に提供されうる。第２ランプ信号ＲＡＭＰ２がカラム並列ＡＤＣ １３１’に提供されるとき、第１キャパシタＣ１及び第３キャパシタＣ３が並列に連結され、第２キャパシタＣ２及び第４キャパシタＣ４が並列に連結されうる。

【0083】

図１２は、本発明の例示的な実施形態によるピクセルの一具現例を示す回路図である。図１２に係わる説明において、図２と同一符号については、重複説明を省略する。

【0084】

図１２を参照すれば、ピクセル１１１’は、フォトダイオードＰＤ、転送トランジスタＴＸ、フローティングディフュージョンノードＦＤ、リセットトランジスタＲＸ、ドライブトランジスタＤＸ及び選択トランジスタＳＸを含みうる。また、ピクセル１１１’は、ゲイン制御トランジスタＣＧＸ（または、コンバージョンゲイン制御トランジスタという）及びキャパシタＣ_Ｌを含みうる。ゲイン制御トランジスタＣＧＸは、ゲイン制御信号ＣＧＳに応答して動作することができる。キャパシタＣ_Ｌは、固定または可変のキャパシタンスを有する受動素子であってもよいし、ゲイン制御トランジスタＣＧＸのソース／ドレインによって形成または連結されたキャパシタであってもよいし、ゲイン制御トランジスタＣＧＸのソース／ドレインに連結可能な他のピクセル１１１’によって形成される寄生キャパシタであってもよい。

【0085】

フォトダイオードＰＤは、光の強度（light intensity）によって電荷を生成するので、イメージの撮影環境（低照度または高照度）によって、フォトダイオードＰＤで生成される電荷量は可変的である。例えば、高照度環境において、フォトダイオードＰＤで生成される電荷量は、フォトダイオードＰＤのＦＷＣ（full well capacity）に達するものの、低照度環境ではそうではないのである。

【0086】

リセットトランジスタＲＸは、ゲートに印加されるリセット制御信号ＲＳに応答してターンオンされ、電源電圧ＶＤＤに基づいて、フローティングディフュージョンノードＦＤをリセットさせることができる。このとき、ゲイン制御トランジスタＣＧＸがゲートに受信されるゲイン制御信号ＣＧＳに応答して共にターンオンされることにより、フローティングディフュージョンノードＦＤに電源電圧ＶＤＤが印加され、フローティングディフュージョンノードＦＤがリセットされうる。

【0087】

転送トランジスタＴＸは、ゲートに印加される転送制御信号ＴＳに応答してターンオンされ、フォトダイオードＰＤで生成される電荷をフローティングディフュージョンノードＦＤへ転送することができ、フローティングディフュージョンノードＦＤに電荷が蓄積されうる。すなわち、フローティングディフュージョンノードＦＤに寄生キャパシタが形成され、フローティングディフュージョンノードＦＤによって形成される寄生キャパシタに電荷が蓄積され、コンバージョン制御トランジスタＣＧＸがターンオンされる場合、フローティングディフュージョンノードＦＤの寄生キャパシタ、及びキャパシタＣ_Ｌに電荷が蓄積されるのである。

【0088】

フローティングディフュージョンノードＦＤに蓄積された電荷は、電圧に変換可能である。コンバージョンゲイン（コンバージョンゲインの単位は、例えば、ｕＶ／ｅとしうる）は、フローティングディフュージョンノードＦＤのキャパシタンスによって決定され、キャパシタンスの大きさに反比例することができる。フローティングディフュージョンノードＦＤのキャパシタンスが増加すれば、コンバージョンゲインが減少し、キャパシタンスが減少すれば、コンバージョンゲインが増加しうる。

【0089】

ゲイン制御トランジスタＣＧＸは、ゲートに受信されるゲイン制御信号ＣＧＳに基づいてターンオンまたはターンオフされ、ゲイン制御トランジスタＣＧＸがターンオンされると、キャパシタＣ_ＬがフローティングディフュージョンノードＦＤに連結され、フローティングディフュージョンノードＦＤは、寄生キャパシタンス、及びキャパシタＣ_Ｌによるキャパシタンスを有することになるので、総キャパシタンスが増加しうる。ゲイン制御トランジスタＣＸがターンオフ状態であるときのコンバージョンゲインは、ゲイン制御トランジスタＣＧＸがターンオン状態であるときのコンバージョンゲインよりも高い。ゲイン制御トランジスタＣＸがターンオフ状態であるときは、ＨＣＧ（high conversion gain）モードとも称され、ゲイン制御トランジスタＣＸがターンオン状態であるときは、ＬＣＧ（low conversion gain）モードとも称される。

【0090】

このように、ピクセル１１１’は、ゲイン制御トランジスタＣＧＸのターンオン及びターンオフによって、ＨＣＧモード及びＬＣＧモードのうち１つで動作することができる。低照度では、ＨＣＧモードで動作することができ、イメージセンサ１００の低光量感知性能が向上しうる。一方、高照度では、ＬＣＧモードで動作することができ、ピクセル１１１’のフローティングディフュージョンノードＦＤのキャパシタンスが大きいので、ＦＷＣが増加しうる。したがって、イメージセンサ１００の高光量感知性能が向上しうる。

【0091】

このように、ピクセル１１１’がデュアルコンバージョンゲイン（Dual Conversion Gain; DCG）を提供し、低光量及び高光量の光をセンシングすることができ、動作モードに基づいて、イメージセンサ１００のダイナミックレンジ（dynamic range）が拡大（または、増加）しうる。例示的な実施形態において、ピクセル１１１’がリードアウト区間においてＨＣＧモード及びＬＣＧモードで立て続けに動作することができ、イメージセンサ１００（図１）、またはイメージセンサ１００からイメージデータＩＤＴＡ（図１）を受信したプロセッサは、ＨＣＧモードによる第１イメージと、ＬＣＧモードによる第２イメージとを併合し、高いダイナミックレンジ（high dynamic range）を有するイメージを生成することができる。図１２に示されたＤＣＧを提供するピクセル１１１’は、一例であって、ピクセルの構成は多様に変形可能である。

【0092】

図９及び図１２を参照すれば、高照度環境において、ピクセル１１１’は、ＬＣＧモードで動作することができ、第１入力信号ＩＮＰ及び第２入力信号ＩＮＮを減衰させるために、第１スイッチング回路ＳＷＡ１及び第２スイッチング回路ＳＷＡ２それぞれの１つのノードが接地電圧に連結されうる。一方、低照度環境において、ピクセル１１１’は、ＨＣＧモードで動作することができ、第１キャパシタＣ１及び第３キャパシタＣ３が並列に連結され、第２キャパシタＣ２及び第４キャパシタＣ４が並列に連結されうる。

【0093】

図１３は、本発明の例示的な実施形態によるイメージセンサを説明するためのブロック図である。

【0094】

図１及び図１３を参照すれば、イメージセンサ１００（図１）は、マルチプレクサＭＵＸをさらに含んでもよい。マルチプレクサＭＵＸは、複数のカラムラインＣＯＬをＡＤＣ １３０に連結することができる。複数のカラムラインＣＯＬは、第１カラムラインＣＯＬ１及び第２カラムラインＣＯＬ２を含み、複数のカラム並列ＡＤＣは、第１カラム並列ＡＤＣ １３１ａ及び第２カラム並列ＡＤＣ １３１ｂを含みうる。

【0095】

例えば、第１マルチプレクサ１９１は、第１カラムラインＣＯＬ１を第１カラム並列ＡＤＣ １３１ａに連結することができ、第２カラムラインＣＯＬ２を第１カラム並列ＡＤＣ １３１ａに連結することができる。また、例えば、第２マルチプレクサ１９２は、第２カラムラインＣＯＬ２を第２カラム並列ＡＤＣ １３１ｂに連結することができ、第１カラムラインＣＯＬ１を第２カラム並列ＡＤＣ １３１ｂに連結することができる。第１カラム並列ＡＤＣ １３１ａ及び第２カラム並列ＡＤＣ １３１ｂは、図３の第１比較器２１０、図４の第１比較器２１０ａ、及び図７の第１比較器２１０ｂのうち少なくとも１つを含んでもよく、図２のカラム並列ＡＤＣ １３１または図９のカラム並列ＡＤＣ １３１’であるとしうる。

【0096】

第１マルチプレクサ１９１及び第２マルチプレクサ１９２は、モード変更信号によって、第１カラムラインＣＯＬ１及び第２カラムラインＣＯＬ２を第１カラム並列ＡＤＣ １３１ａ及び第２カラム並列ＡＤＣ １３１ｂと連結する連結関係を変更することができる。例えば、第１マルチプレクサ１９１及び第２マルチプレクサ１９２により、第１カラムラインＣＯＬ１は、第１カラム並列ＡＤＣ １３１ａに連結され、第２カラムラインＣＯＬ２は、第２カラム並列ＡＤＣ １３１ｂに連結されうる。

【0097】

あるいは、例えば、アナログビニング動作のために、第１カラムラインＣＯＬ１及び第２カラムラインＣＯＬ２は、１つのカラム並列ＡＤＣ（第１カラム並列ＡＤＣ １３１ａ及び第２カラム並列ＡＤＣ １３１ｂのうち１つ）に連結されることも可能である。

【0098】

あるいは、例えば、高いダイナミックレンジ（ＨＤＲ）を確保するために、第１マルチプレクサ１９１及び第２マルチプレクサ１９２は、第１区間において、第１カラムラインＣＯＬ１を第１カラム並列ＡＤＣ １３１ａ及び第２カラム並列ＡＤＣ １３１ｂそれぞれと連結した後、第２区間において、第２カラムラインＣＯＬ２を第１カラム並列ＡＤＣ １３１ａ及び第２カラム並列ＡＤＣ １３１ｂそれぞれと連結することもできる。このとき、第１カラム並列ＡＤＣ １３１ａ及び第２カラム並列ＡＤＣ １３１ｂそれぞれに入力されるランプ信号が互いに異なりうる（例えば、勾配が互いに異なりうる）。イメージセンサは、第１区間で生成されたデータと、第２区間で生成されたデータとを併合し、１つのイメージデータとして構成することができる。

【0099】

図１４は、本発明の例示的な実施形態によるイメージセンサを示す概略図である。

【0100】

図１４を参照すれば、イメージセンサ１０００は、垂直方向に積層された第１チップＣＰ１と第２チップＣＰ２とを含む積層型イメージセンサとしうる。イメージセンサ１０００は、図１などで説明されたイメージセンサ１００が具現されたものでもある。

【0101】

第１チップＣＰ１は、ピクセル領域ＰＲ１及びパッド領域ＰＲ２を含み、第２チップＣＰ２は、周辺回路領域ＰＲ３及び下部パッド領域ＰＲ２’を含みうる。ピクセル領域ＰＲ１には、複数のピクセルＰＸが配置されたピクセルアレイが形成されうる。複数のピクセルＰＸそれぞれは、図２で説明されたピクセル１１１、または図１２で説明されたピクセル１１１’としうる。

【0102】

第２チップＣＰ２の周辺回路領域ＰＲ３は、ロジック回路ブロックＬＣを含み、複数のトランジスタを含むことができる。例えば、ロジック回路ブロックＬＣは、図１で説明された、ロウドライバ１２０、ＡＤＣ １３０、ランプ信号生成器１６０、タイミング生成器及びバッファ１８０のうち少なくとも１つを含みうる。

【0103】

第２チップＣＰ２の下部パッド領域ＰＲ２’は、下部導電パッドＰＡＤ’を含むことができる。下部導電パッドＰＡＤ’は、複数個であり、上部導電パッドＰＡＤにそれぞれ対応する。下部導電パッドＰＡＤ’は、ビア構造物ＶＳにより、第１チップＣＰ１の上部導電パッドＰＡＤと電気的に連結されうる。

【0104】

イメージセンサ１０００は、メモリをさらに含んでもよい。メモリは、第２チップＣＰ２に形成されうる。但し、それに限定されず、図１４に示されたところと異なり、メモリは、第１チップＣＰ１及び第２チップＣＰ２とは別個の第３チップに形成されてもよく、第１チップＣＰ１、第２チップＣＰ２及び第３チップが積層される構造を有することもできる。

【0105】

イメージセンサ１００（または、他の回路、例えば、ピクセルアレイ１１０、ロウドライバ１２０、ＡＤＣ １３０、ランプ信号生成器１６０、１６０’、タイミング生成器１７０、バッファ１８０、カラム並列ＡＤＣ １３１、１３１’、比較回路１４１、カウンタ１５１、第１比較器２１０、第２比較器２２０、第１チップＣＰ１、第２チップＣＰ２及びそれらの他の下位構成要素）は、論理回路を含むハードウェア、ソフトウェアを実行するプロセッサのようなハードウェア／ソフトウェアの組み合わせ、またはそれらの組み合わせを含んでもよい。例えば、処理回路は、より具体的には、ＣＰＵ（central processing unit）、ＡＬＵ（arithmetic logic unit）、デジタル信号プロセッサ、マイクロコンピュータ、ＦＰＧＡ（field programmable gate array）、ＳｏＣ（System-on-Chip）、プログラマブルロジックユニット、マイクロプロセッサ、ＡＳＩＣ（Application-Specific Integrated Circuit）などを含むが、それらに限定されるものではない。

【0106】

以上のように、図面と明細書で例示的な実施形態が開示された。本明細書において、特定用語を使用して実施形態を説明したが、それらは、単に本発明の技術的思想を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当該技術分野における通常の知識を有する者であれば、それらから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。

【符号の説明】

【0107】

２１０ 第１比較器
ＣＳ 電流源
ＩＮＰ 第１入力信号
ＩＮＮ 第２入力信号
ＩＳ バイアス電流
ＭＮ１１ 第１のＮ型トランジスタ
ＭＮ１２ 第２のＮ型トランジスタ
ＭＰ１１ 第１のＰ型トランジスタ
ＭＰ１２ 第２のＰ型トランジスタ
ＭＰＸ トランジスタ
ＯＰ 第１出力ノード
ＯＰＮ 第２出力ノード
ＯＳ１Ｐ 第１出力信号
ＯＳ１Ｎ 第２出力信号
ＰＸＳ ピクセル信号
ＲＡＭＰ ランプ信号
ＶＤＤ 電源電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】