特開 2024-230 マルチダイパッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024000230

(43)【公開日】2024-01-05

(54)【発明の名称】マルチダイパッケージ

(51)【国際特許分類】

   G06F 13/362 20060101AFI20231225BHJP

   G06F 15/78 20060101ALI20231225BHJP

   G06F 12/0806 20160101ALI20231225BHJP

   G06F 12/00 20060101ALI20231225BHJP

   G06F 13/16 20060101ALI20231225BHJP

【ＦＩ】

G06F13/362 510B

G06F15/78 570

G06F12/0806 100

G06F12/00 571A

G06F13/16 510F

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022098904

(22)【出願日】2022-06-20

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100107515

【弁理士】

【氏名又は名称】廣田 浩一

(72)【発明者】

【氏名】松森 和

【テーマコード（参考）】

5B062

5B160

5B205

【Ｆターム（参考）】

5B062BB07

5B062CC10

5B160CD11

5B160MM01

5B205KK14

5B205MM02

5B205NN73

(57)【要約】

【課題】複数のダイに搭載されるサービスプロセッサからのリード要求を調停するアービタが直列に接続される場合に、調停により選択されたリード要求に応じてメモリから出力される命令の複数のダイへの転送時間を短縮する。
【解決手段】各ダイは、プロセッサコアとサービスプロセッサとキャッシュメモリとアービタとを有する。複数のダイに搭載される複数のアービタは直列に接続される。最終段のアービタを除くアービタは、自ダイのサービスプロセッサおよび前段のアービタからのリード要求を調停して次段のアービタに出力する。最終段のアービタは、自ダイのサービスプロセッサおよび前段のアービタからのリード要求とを調停してメモリに出力する。複数のダイのキャッシュメモリは、自ダイおよび他のダイのサービスプロセッサが出力したリード要求に応じてメモリから出力される命令を、リード要求に対応付けて保持する。
【選択図】図１

【特許請求の範囲】

【請求項1】

プロセッサコアと、サービスプロセッサと、前記サービスプロセッサが実行する命令を保持するキャッシュメモリと、前記サービスプロセッサから発行されるリード要求を調停するアービタとをそれぞれ有する複数のダイが搭載されたマルチダイパッケージであって、
前記複数のダイにそれぞれ搭載される複数の前記アービタは、直列に接続され、
初段のアービタおよび最終段のアービタとを除くアービタは、自ダイの前記サービスプロセッサからのリード要求と、前段のアービタの調停により選択されたリード要求とを調停し、調停により選択したリード要求を次段のアービタに出力し、
前記最終段のアービタは、自ダイの前記サービスプロセッサからのリード要求と、前段のアービタの調停により選択されたリード要求とを調停し、調停により選択したリード要求をメモリに出力し、
前記複数のダイの前記キャッシュメモリは、自ダイおよび他のダイの前記サービスプロセッサが出力したリード要求に応じて前記メモリから出力される命令を、前記リード要求に対応付けて保持する
マルチダイパッケージ。

【請求項2】

前記最終段のアービタが前記メモリに出力するリード要求を、前記複数のダイの前記キャッシュメモリに転送する共通の第１信号線と、
前記最終段のアービタが出力するリード要求に応じて前記メモリから出力される命令を、前記複数のダイの前記キャッシュメモリに転送する共通の第２信号線と、を有する
請求項１に記載のマルチダイパッケージ。

【請求項3】

前記複数のダイの各々の前記キャッシュメモリは、自ダイの前記サービスプロセッサが出力したリード要求に含まれるアドレスと同じアドレスを含むリード要求を前記最終段のアービタから受信した場合、受信したリード要求に対応して前記メモリから出力される命令を保持する
請求項２に記載のマルチダイパッケージ。

【請求項4】

前記複数のダイの各々の前記サービスプロセッサは、
前記最終段のアービタが出力するリード要求を、前記第１信号線を介して受信し、
前記メモリが出力する命令を、前記第２信号線を介して受信し、
自ダイのアービタに出力したリード要求に含まれるアドレスと同じアドレスを含むリード要求に対応する命令を受信した場合、受信した命令をフェッチする
請求項２に記載のマルチダイパッケージ。

【請求項5】

前記複数のダイの各々の前記サービスプロセッサは、自ダイのアービタに出力したリード要求に含まれるアドレスと同じアドレスを含む、他のダイの前記サービスプロセッサが出力したリード要求に対応する命令を受信した場合、自ダイのアービタに出力したリード要求を取り下げる
請求項４に記載のマルチダイパッケージ。

【請求項6】

前記アービタは、自ダイの前記サービスプロセッサが出力するリード要求と、前段のアービタから受信するリード要求とが競合する場合、リード要求を交互に選択する
請求項１ないし請求項５のいずれか１項に記載のマルチダイパッケージ。

【請求項7】

前記アービタは、リード要求の競合時に自ダイの前記サービスプロセッサが出力するリード要求の選択頻度を、前段の前記アービタから受信するリード要求の選択頻度より低くする
請求項１ないし請求項５のいずれか１項に記載のマルチダイパッケージ。

【請求項8】

前記複数のダイの各々は、前記プロセッサコアにより複数種の処理のいずれかを実行し、
前記複数のダイの各々の前記サービスプロセッサが実行する命令は、自ダイで実行する処理に対応して自ダイを初期化する命令である
請求項１ないし請求項５のいずれか１項に記載のマルチダイパッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、マルチダイパッケージに関する。

【背景技術】

【0002】

バスを介して共有メモリに接続される複数のプロセッサユニットの各々に含まれるアービタを直列に接続したアービタチェーンを使用して、プロセッサユニットのいずれかに優先権を与えるシステムが知られている。バスの使用権が与えられたプロセッサユニットは、共有メモリにアクセスし、あるいは、割り込み処理を実行させる１以上のプロセッサユニットの識別番号を、共通の割り込み信号とともに出力する（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開昭５８－１９７５６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

例えば、上記システムの起動時、複数のプロセッサユニットのＣＰＵ（Central Processing Unit）がそれぞれ発行するリード要求のうち、アービタによる調停で選択されたＣＰＵから発行されたリード要求が共有メモリに出力される。そして、リード要求に応答して共有メモリから出力されるＣＰＵ用の命令は、リード要求の発行元のプロセッサユニットのローカルメモリに格納される。

【0005】

アービタにより順次選択される他のプロセッサユニットのＣＰＵが発行するリード要求も共有メモリに順次発行され、共有メモリから出力される命令がリード要求の発行元のプロセッサユニットのローカルメモリに順次格納される。しかしながら、システムの起動時、複数のプロセッサユニットのローカルメモリに命令が順次格納される場合、システム内のローカルメモリへの命令の転送時間は、プロセッサユニットの数が多いほど長くなる。

【0006】

１つの側面では、本発明は、複数のダイに搭載されるサービスプロセッサからのリード要求を調停するアービタが直列に接続される場合に、調停により選択されたリード要求に応じてメモリから出力される命令の複数のダイへの転送効率を向上することを目的とする。

【課題を解決するための手段】

【0007】

一つの観点によれば、マルチダイパッケージは、プロセッサコアと、サービスプロセッサと、前記サービスプロセッサが実行する命令を保持するキャッシュメモリと、前記サービスプロセッサから発行されるリード要求を調停するアービタとをそれぞれ有する複数のダイが搭載されたマルチダイパッケージであって、前記複数のダイにそれぞれ搭載される複数の前記アービタは、直列に接続され、初段のアービタおよび最終段のアービタとを除くアービタは、自ダイの前記サービスプロセッサからのリード要求と、前段のアービタの調停により選択されたリード要求とを調停し、調停により選択したリード要求を次段のアービタに出力し、前記最終段のアービタは、自ダイの前記サービスプロセッサからのリード要求と、前段のアービタの調停により選択されたリード要求とを調停し、調停により選択したリード要求をメモリに出力し、前記複数のダイの前記キャッシュメモリは、自ダイおよび他のダイの前記サービスプロセッサが出力したリード要求に応じて前記メモリから出力される命令を、前記リード要求に対応付けて保持する。

【発明の効果】

【0008】

複数のダイに搭載されるサービスプロセッサからのリード要求を調停するアービタが直列に接続される場合に、調停により選択されたリード要求に応じてメモリから出力される命令の複数のダイへの転送時間を短縮することができる。

【図面の簡単な説明】

【0009】

【図1】一実施形態におけるマルチダイパッケージの一例を示すブロック図である。

【図2】図１のダイＤ２の一例を示すブロック図である。

【図3】図１のダイＤｎの一例を示すブロック図である。

【図4】図３のダイＤｎのＳＰＩコントローラおよびアービタの動作の一例を示すタイミング図である。

【発明を実施するための形態】

【0010】

以下、図面を参照して、実施形態が説明される。

【0011】

図１は、一実施形態におけるマルチダイパッケージの一例を示す。図１に示すマルチダイパッケージ１００は、ｎ個のダイＤ（Ｄ１、Ｄ２、...、Ｄｎ）とＲＯＭ６０とを有する。例えば、マルチダイパッケージ１００は、サーバまたはスーパーコンピュータ等の情報処理装置に搭載される。各ダイＤは、複数のコア１０、サービスプロセッサ２０、キャッシュメモリ３０、ＳＰＩ（Serial Peripheral Interface：登録商標）コントローラ４０およびアービタ５０を有する。

【0012】

複数のダイＤは、各コア１０が実行する情報処理プログラムにより複数の処理機能のいずれかをそれぞれ実現する。例えば、複数の処理機能として、マルチダイパッケージ１００の全体の統括機能、計算処理機能およびＩ／Ｏデバイスの処理機能がある。コア１０は、プロセッサコアの一例である。

【0013】

サービスプロセッサ２０は、マルチダイパッケージ１００の起動時に、初期化プログラムを実行し、自ダイＤで実現する処理機能に合わせて自ダイＤを初期化する。自ダイＤの初期化は、自ダイＤに搭載されるコア１０の初期化を含む。サービスプロセッサ２０は、自ダイＤの初期化を完了した後、コア１０にクロックを供給し、コア１０のリセットを解除する。これにより、コア１０が動作を開始し、所定の処理機能が実現される。

【0014】

キャッシュメモリ３０は、サービスプロセッサ２０が実行する初期化プログラム（命令）の少なくとも一部を保持する。例えば、キャッシュメモリ３０は、セットアソシアティブ方式を採用しており、アクセスアドレスのうちの所定数のビットで示されるインデックスアドレス毎にデータを保持する少なくとも１つのデータ領域を有する。キャッシュメモリ３０は、キャッシュミスしたアクセスアドレスに含まれるインデックスアドレスにより示されるデータ領域が他のアドレスのデータで満杯な場合、データ領域に保持しているデータを追い出すリプレース処理を実行する。

【0015】

例えば、ｎ個のダイＤの１つは、マルチダイパッケージ１００の全体の動作を統括する処理を各コア１０で実行する統括処理用のダイＤである。例えば、統括処理用のダイＤのサービスプロセッサ２０は、自ダイＤを統括処理用に設定する初期化プログラムと、全てのダイＤに共通の初期化プログラムとを実行することで、ダイＤを初期化する。

【0016】

例えば、ｎ個のダイＤのうちの所定数のダイＤは、計算処理を各コア１０で実行する計算処理用のダイＤである。例えば、計算処理用のダイＤのサービスプロセッサ２０は、自ダイＤを計算処理用に設定する初期化プログラムと、全てのダイＤに共通の初期化プログラムとを実行することで、ダイＤを初期化する。

【0017】

例えば、ｎ個のダイＤのうちの別の所定数のダイＤは、マルチダイパッケージ１００のＩ／Ｏ（Input/Output）インタフェースを介してＩ／Ｏデバイスに接続され、Ｉ／Ｏ処理を各コア１０で実行するＩ／Ｏ処理用のダイＤである。例えば、Ｉ／Ｏ処理用のダイＤのサービスプロセッサ２０は、自ダイＤをＩ／Ｏ処理用に設定する初期化プログラムと、全てのダイＤに共通の初期化プログラムとを実行することで、ダイＤを初期化する。

【0018】

サービスプロセッサ２０は、マルチダイパッケージ１００の起動（例えば、パワーオン）に基づいて、初期化プログラムの命令をフェッチするリード要求（リードコマンドとアドレス）を発行する。サービスプロセッサ２０は、リード要求に対応するデータがキャッシュメモリ３０に保持されている場合（キャッシュヒット）、キャッシュメモリ３０に保持されたデータを命令としてフェッチする。サービスプロセッサ２０は、リード要求に対応するデータがキャッシュメモリ３０に保持されていない場合（キャッシュミス）、リード要求をＳＰＩコントローラ４０に発行する。なお、キャッシュメモリ３０は、揮発性メモリであるため、マルチダイパッケージ１００の起動時にデータを保持していない。

【0019】

なお、ＳＰＩコントローラ４０へのリード要求は、サービスプロセッサ２０の代わりにキャッシュメモリ３０から発行されてもよい。この場合、キャッシュメモリ３０は、キャッシュミスを判定したときにＳＰＩコントローラ４０にリード要求を発行する。

【0020】

ＳＰＩコントローラ４０は、サービスプロセッサ２０から受信するリード要求をアービタ５０に転送する。なお、ダイＤは、ＳＰＩコントローラ４０の代わりに他のシリアルインタフェースのコントローラを有してもよく、メモリアクセスコントローラ等のパラレルインタフェースのコントローラを有してもよい。さらに、ダイＤは、ＳＰＩコントローラ４０を持たなくてもよい。この場合、サービスプロセッサ２０は、リード要求をアービタ５０に直接出力する。

【0021】

アービタ５０は、前段のダイＤからのリード要求と自ＳＰＩコントローラ４０からのリード要求とを調停し、調停により選択したリード要求を次段のダイＤのアービタ５０またはＲＯＭ６０に出力する。すなわち、複数のダイＤのアービタ５０は、直列に接続される。

【0022】

初段のダイＤ１のアービタ５０は、自ＳＰＩコントローラ４０からのリード要求のみを受けるため、受けたリード要求を常に選択して出力する。最終段のダイＤｎのアービタ５０を除くアービタ５０は、調停により選択したリード要求を次段のダイＤのアービタ５０に出力する。ダイＤｎのアービタ５０は、調停により選択したリード要求をリード要求ＲＲＥＱとしてＲＯＭ６０に出力する。ダイＤｎのアービタ５０から出力されるリード要求ＲＲＥＱは、各ダイＤのサービスプロセッサ２０およびキャッシュメモリ３０にも出力される。

【0023】

ＲＯＭ６０には、マルチダイパッケージ１００内の全てのサービスプロセッサ２０が実行する複数種の初期化プログラムが、マルチダイパッケージ１００の起動前に予め格納される。例えば、ＲＯＭ６０は、シリアルインタフェースを有するフラッシュメモリである。ＲＯＭ６０は、ダイＤｎのアービタ５０からのリード要求ＲＲＥＱに対応するデータ（すなわち、初期化プログラムの一部の命令）をデータＤＴとして出力する。ＲＯＭ６０は、メモリの一例である。

【0024】

各ダイＤのサービスプロセッサ２０は、ダイＤｎのアービタ５０が出力するリード要求ＲＲＥＱと、ＲＯＭ６０から出力されるデータＤＴとを受信する。ダイＤｎのアービタ５０から出力されるリード要求ＲＲＥＱを各ダイＤのサービスプロセッサ２０およびキャッシュメモリ３０に転送する信号線は、第１信号線の一例である。ＲＯＭ６０から出力されるデータＤＴを各ダイＤのサービスプロセッサ２０およびキャッシュメモリ３０に転送する信号線は、第２信号線の一例である。

【0025】

サービスプロセッサ２０は、キャッシュミスに基づいてＳＰＩコントローラ４０に発行したリード要求に対応するデータＤＴを受信した場合、受信したデータＤＴを命令としてフェッチする。また、サービスプロセッサ２０は、キャッシュミスに基づいてＳＰＩコントローラ４０に発行したリード要求のアドレスと同じ、他のダイＤからのリード要求ＲＥＱに対応するデータＤＴを受信した場合、受信したデータＤＴを命令としてフェッチする。

【0026】

このように、サービスプロセッサ２０は、他のダイＤのサービスプロセッサ２０が発行したリード要求に対応するデータＤＴを命令としてフェッチすることができる。例えば、計算処理用のダイＤのサービスプロセッサ２０は、計算処理用の他のダイＤのいずれかが発行した計算処理用の初期化プログラムのリード要求に対応するデータＤＴを受信することができる。また、全てのダイＤのサービスプロセッサ２０は、他のダイＤのいずれかが発行した共通の初期化プログラムのリード要求に対応するデータＤＴを受信することができる。

【0027】

したがって、ダイＤ毎にＲＯＭ６０からキャッシュメモリ３０に初期化プログラムが転送されることを抑制することができる。このため、初期化プログラムをダイＤ毎にＲＯＭ６０から転送する場合に比べて、マルチダイパッケージ１００全体での初期化プログラムの転送時間を短縮することができ、サービスプロセッサ２０による初期化処理を早期に完了することができる。この結果、マルチダイパッケージ１００の起動からコア１０が処理を開始するまでの時間である立ち上がり時間を、初期化プログラムをダイＤ毎にＲＯＭ６０から転送する場合の立ち上がり時間に比べて短縮することができる。

【0028】

また、サービスプロセッサ２０は、キャッシュミスに基づいてＳＰＩコントローラ４０に発行したリード要求のアドレスと同じ、他のダイＤからのリード要求ＲＥＱに対応するデータＤＴを受信した場合、リード要求を取り下げる。これにより、同じアドレスのリード要求ＲＥＱに対応するデータＤＴがＲＯＭ６０から複数回出力されることを抑止することができる。

【0029】

各ダイＤのキャッシュメモリ３０は、ダイＤｎのアービタ５０が出力するリード要求ＲＲＥＱと、ＲＯＭ６０から出力されるデータＤＴとを受信する。そして、キャッシュメモリ３０は、リード要求ＲＲＥＱに含まれるアドレスに対応するデータ領域を確保し、確保したデータ領域にデータＤＴを格納する。すなわち、キャッシュメモリ３０は、リード要求ＲＲＥＱに対応付けてデータＤＴを保持する。

【0030】

これにより、キャッシュメモリ３０は、自ダイＤのキャッシュミスによりＲＯＭ６０に発行されたリード要求ＲＲＥＱだけでなく、他のダイＤのキャッシュミスによりＲＯＭ６０に発行されたリード要求ＲＲＥＱに対応するデータＤＴを保持することができる。例えば、キャッシュメモリ３０は、他のダイＤから発行されたリード要求ＲＥＱであって、自ダイＤが発行したリード要求ＲＥＱと同じアドレスのリード要求ＲＥＱに対応してＲＯＭ６０から出力されるデータＤＴを保持する。

【0031】

なお、ＳＰＩコントローラ４０へのリード要求がキャッシュメモリ３０から発行される構成の場合、最終段のダイＤｎのアービタ５０から出力されるリード要求ＲＲＥＱは、サービスプロセッサ２０に転送されず、キャッシュメモリ３０のみに転送される。そして、各ダイＤのキャッシュメモリ３０は、キャッシュミスしたリード要求と同じリード要求ＲＲＥＱに対応するデータＤＴを受信した場合、受信したデータＤＴを保持する。キャッシュメモリ３０に保持されるデータＤＴは、サービスプロセッサ２０にバイパスされてもよい。

【0032】

図２は、図１のダイＤ２の一例を示す。図１と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。ＳＰＩコントローラ４０は、リード要求端子ＲＥＱ、アクノリッジ端子ＡＣＫ、チップセレクト端子ＣＳ＃およびデータ端子ＭＯＳＩ（Master-Out Slave-In）を有する。チップセレクト端子ＣＳ＃の符号＃は、チップセレクトＣＳ＃が負論理であることを示す。なお、ＳＰＩバスによるデータ等の転送は、クロックに同期して行われるが、図２から図４では、クロックの記載は省略される。

【0033】

アービタ５０は、リード要求端子ＲＥＱ１、ＲＥＱ２、ＲＥＱ３、アクノリッジ端子ＡＣＫ１、ＡＣＫ２、ＡＣＫ３、チップセレクト端子ＣＳ１＃、ＣＳ２＃、ＣＳ３＃およびデータ端子ＭＯＳＩ１、ＭＯＳＩ２、ＭＯＳＩ３を有する。チップセレクト端子ＣＳ１＃、ＣＳ２＃、ＣＳ３＃およびデータ端子ＭＯＳＩ１、ＭＯＳＩ２、ＭＯＳＩ３には、ＳＰＩインタフェースの信号が供給される。データ端子ＭＯＳＩ１、ＭＯＳＩ２、ＭＯＳＩ３は、シリアル端子である。

【0034】

リード要求端子ＲＥＱ１およびアクノリッジ端子ＡＣＫ１は、前段のダイＤ１のアービタ５０のリード要求端子ＲＥＱ３およびアクノリッジ端子ＡＣＫ３にそれぞれ接続される。チップセレクト端子ＣＳ１＃およびデータ端子ＭＯＳＩ１は、前段のダイＤ１のアービタ５０のチップセレクト端子ＣＳ３＃およびデータ端子ＭＯＳＩ３にそれぞれ接続される。

【0035】

リード要求端子ＲＥＱ２およびアクノリッジ端子ＡＣＫ２は、自ダイＤ２のＳＰＩコントローラ４０のリード要求端子ＲＥＱおよびアクノリッジ端子ＡＣＫにそれぞれ接続される。チップセレクト端子ＣＳ２＃およびデータ端子ＭＯＳＩ２は、自ダイＤ２のＳＰＩコントローラ４０のチップセレクト端子ＣＳ＃およびデータ端子ＭＯＳＩにそれぞれ接続される。

【0036】

リード要求端子ＲＥＱ３およびアクノリッジ端子ＡＣＫ３は、次段のダイＤ３のアービタ５０のリード要求端子ＲＥＱ１およびアクノリッジ端子ＡＣＫ１にそれぞれ接続される。チップセレクト端子ＣＳ３＃およびデータ端子ＭＯＳＩ３は、次段のダイＤ３のアービタ５０のチップセレクト端子ＣＳ１＃およびデータ端子ＭＯＳＩ１にそれぞれ接続される。

【0037】

ＳＰＩコントローラ４０は、キャッシュミスに基づくリード要求をサービスプロセッサ２０から受信した場合、リード要求ＲＥＱをアービタ５０に出力し、アービタ５０からのアクノリッジＡＣＫ２を待つ。ＳＰＩコントローラ４０は、アービタ５０からアクノリッジＡＣＫ２を受信した場合、チップセレクトＣＳ＃をアービタ５０に出力する。また、ＳＰＩコントローラ４０は、サービスプロセッサ２０からのリード要求に含まれるリードコマンドとアドレスとをデータ端子ＭＯＳＩからアービタ５０にシリアル出力する。

【0038】

アービタ５０は、リード要求ＲＥＱ１、ＲＥＱ２の一方のみを受信した場合、受信したリード要求ＲＥＱ（ＲＥＱ１またはＲＥＱ２）を選択し、選択したリード要求をリード要求ＲＥＱ３として出力する。アービタ５０は、リード要求ＲＥＱ１、ＲＥＱ２を重複して受信した場合（すなわち、リード要求ＲＥＱ１、ＲＥＱ２の競合時）、受信したリード要求ＲＥＱ１、ＲＥＱ２の一方を調停により選択し、リード要求ＲＥＱ３として出力する。

【0039】

例えば、アービタ５０は、リード要求ＲＥＱ１、ＲＥＱ２を重複して受信した場合、リード要求ＲＥＱ１、ＲＥＱ２を交互に選択してもよい（ラウンドロビン）。これにより、アービタ５０による調停処理を簡易にすることができる。また、アービタ５０は、リード要求ＲＥＱ１、ＲＥＱ２を重複して受信した場合、自ダイＤ２のサービスプロセッサ２０から受信するリード要求ＲＥＱ２の選択頻度を、前段のダイＤ１のアービタ５０から受信するリード要求ＲＥＱ１の選択頻度より低くしてもよい。これにより、各ダイＤのサービスプロセッサ２０からのリード要求ＲＥＱの選択頻度を同程度にすることができる。すなわち、全てのダイＤのリード要求ＲＥＱのＲＯＭ６０への発行頻度を同程度にすることができる。

【0040】

アービタ５０は、リード要求ＲＥＱ３の応答であるアクノリッジＡＣＫ３のダイＤ３からの受信を待つ。アクノリッジＡＣＫ３は、最終段のダイＤｎのアービタ５０によりリード要求ＲＥＱが選択された場合、最終段のダイＤｎのアービタ５０から順次転送される。

【0041】

アービタ５０は、アクノリッジＡＣＫ３を、調停により選択したリード要求ＲＥＱに対応するアクノリッジ端子ＡＣＫ（ＡＣＫ１またはＡＣＫ２）に出力する。そして、アービタ５０は、アクノリッジＡＣＫの出力先から受信するチップセレクトＣＳ＃およびデータＭＯＳＩ（リードコマンドとアドレス）をチップセレクト端子ＣＳ３＃およびデータ端子ＭＯＳＩ３に出力する。

【0042】

例えば、アービタ５０は、自ダイＤ２のＳＰＩコントローラ４０からのリード要求ＲＥＱを調停により選択した場合、選択したリード要求ＲＥＱをリード要求端子ＲＥＱ３に転送する。アービタ５０は、アクノリッジ端子ＡＣＫ３からアクノリッジＡＣＫ３を受信した場合、ＳＰＩコントローラ４０にアクノリッジＡＣＫ３を転送する。そして、アービタ５０は、転送したアクノリッジＡＣＫ３に応答してＳＰＩコントローラ４０から出力されるチップセレクトＣＳ＃およびデータＭＯＳＩをチップセレクト端子ＣＳ３＃およびデータ端子ＭＯＳＩ３に出力する。ＳＰＩコントローラ４０から出力されるチップセレクトＣＳ＃およびデータＭＯＳＩは、最終段のダイＤｎのアービタ５０を介してＲＯＭ６０に出力される。

【0043】

なお、初段のダイＤ１および最終段のダイＤｎを除く他のダイＤ３、Ｄ４、...Ｄｎ－１は、図２と同じ構成を有する。また、初段のダイＤ１は、要求端子ＲＥＱ１、アクノリッジ端子ＡＣＫ１、チップセレクト端子ＣＳ１＃およびデータ端子ＭＯＳＩ１が信号線に接続されず、無効に設定されることを除き、図２の構成と同じである。

【0044】

図３は、図１のダイＤｎの一例を示す。図２と同一または同様の要素については同じ符号を付し、詳細な説明は省略する。ダイＤｎのアービタ５０では、リード要求端子ＲＥＱ３およびアクノリッジ端子ＡＣＫ３は、信号線に接続されず、無効に設定される。また、ダイＤｎのアービタ５０は、チップセレクト端子ＣＳ３＃およびデータ端子ＭＯＳＩ３がＲＯＭ６０のチップセレクト端子ＣＳ＃およびデータ端子ＭＯＳＩにそれぞれ接続される。ダイＤｎのその他の構成は、図２に示したダイＤ２の構成と同様である。

【0045】

ダイＤｎのアービタ５０は、リード要求ＲＥＱ１、ＲＥＱ２の一方のみを受信した場合、受信したリード要求ＲＥＱ（ＲＥＱ１またはＲＥＱ２）に対応するアクノリッジ端子ＡＣＫ（ＡＣＫ１またはＡＣＫ２）にアクノリッジＡＣＫを出力する。アービタ５０は、リード要求ＲＥＱ（ＲＥＱ１、ＲＥＱ２）を重複して受信した場合、受信したリード要求ＲＥＱの一方を調停により選択する。アービタ５０は、選択したリード要求ＲＥＱ（ＲＥＱ１またはＲＥＱ２）に対応するアクノリッジ端子ＡＣＫ（ＡＣＫ１またはＡＣＫ２）にアクノリッジＡＣＫを出力する。

【0046】

そして、アービタ５０は、アクノリッジＡＣＫの出力先から受信するチップセレクトＣＳ＃およびデータＭＯＳＩ（リードコマンドとアドレス）をチップセレクト端子ＣＳ３＃およびデータ端子ＭＯＳＩ３を介してＲＯＭ６０に出力する。また、アービタ５０は、データ端子ＭＯＳＩ３に出力したデータＭＯＳＩ（リードコマンドとアドレス）を、リード要求ＲＲＥＱとして全てのダイＤのサービスプロセッサ２０とキャッシュメモリ３０とに転送する。

【0047】

ＲＯＭ６０は、チップセレクトＣＳ＃とともに受信するデータＭＯＳＩに含まれるリード要求ＲＲＥＱ（リードコマンドおよびアドレス）に基づいて読み出し動作を実行する。ＲＯＭ６は、メモリセルアレイから読み出したデータＤＴをデータ端子ＭＩＳＯ（Master-In Slave-Out）から出力する。ＲＯＭ６０のＭＩＳＯ端子から出力されるデータＤＴは、全てのダイＤ１－Ｄｎのサービスプロセッサ２０およびキャッシュメモリ３０のＭＩＳＯ端子に出力される。

【0048】

ＲＯＭ６０に出力されたリード要求ＲＲＥＱの発行元のサービスプロセッサ２０は、ダイＤｎのアービタ５０から出力されるリード要求ＲＲＥＱに含まれるアドレスにより、発行したリード要求ＲＥＱがＲＯＭ６０に出力されたことを検出する。同様に、ＲＯＭ６０に出力されたリード要求ＲＲＥＱと同じアドレスのリード要求ＲＥＱの発行元のサービスプロセッサ２０は、発行したリード要求ＲＥＱがＲＯＭ６０に出力されたことを検出する。サービスプロセッサ２０は、リード要求ＲＲＥＱをＭＩＳＯ端子で受信する。そして、発行したリード要求ＲＥＱがＲＯＭ６０に出力されたことを検出した少なくとも１つのサービスプロセッサ２０は、ＲＯＭ６０から出力されるデータＤＴを命令としてフェッチすることで、初期化プログラムを実行する。

【0049】

キャッシュミスしたキャッシュメモリ３０は、キャッシュミスしたアドレスを含むリード要求ＲＲＥＱを検出することで、キャッシュミスしたリード要求ＲＥＱがＲＯＭ６０に出力されたことを検出する。キャッシュメモリ３０は、リード要求ＲＲＥＱをＭＩＳＯ端子で受信する。そして、キャッシュミスしたキャッシュメモリ３０は、ＲＯＭ６０から出力されるデータＤＴを、キャッシュミスしたアドレスに対応して確保したデータ領域にデータを格納する。

【0050】

なお、ＲＯＭ６０に出力されたリード要求ＲＲＥＱの発行元でないサービスプロセッサ２０は、ＲＯＭ６０から出力されるデータＤＴを取得しない。同様に、キャッシュミスしていないキャッシュメモリ３０と、キャッシュミスしたアドレスがダイＤｎのアービタ５０から出力されるリード要求ＲＥＱと異なるキャッシュメモリ３０は、ＲＯＭ６０から出力されるデータＤＴを取得しない。

【0051】

図４は、図３のダイＤｎのＳＰＩコントローラ４０およびアービタ５０の動作の一例を示す。括弧内に示す信号は、ＳＰＩコントローラ４０の信号を示す。図４では、ダイＤｎのＳＰＩコントローラ４０は、サービスプロセッサ２０がキャッシュミスに基づいて出力したリード要求を受信し、アービタ５０のリード要求端子ＲＥＱ２にハイレベルのリード要求ＲＥＱを出力する（図４（ａ））。

【0052】

アービタ５０は、ダイＤｎ－１からのリード要求ＲＥＱ１を受信していない（ロウレベル"Ｌ"）。このため、アービタ５０は、リード要求ＲＥＱ２を選択し、アクノリッジ端子ＡＣＫ２を介してＳＰＩコントローラ４０にアクノリッジＡＣＫ２を出力する（図４（ｂ））。アービタ５０は、ＲＯＭ６０からのデータＤＴの出力が完了するまでアクノリッジＡＣＫ２をハイレベルに維持する。アクノリッジＡＣＫ１は、ロウレベル"Ｌ"に維持される。

【0053】

アクノリッジＡＣＫ２をアクノリッジ端子ＡＣＫで受けたＳＰＩコントローラ４０は、アービタ５０のチップセレクト端子ＣＳ２＃にロウレベルのチップセレクトＣＳ＃を出力する（図４（ｃ））。ＳＰＩコントローラ４０は、ＲＯＭ６０からのデータＤＴの出力が完了するまでチップセレクトＣＳ＃をロウレベルに維持する。アービタ５０は、ＳＰＩコントローラ４０からのチップセレクトＣＳ＃をチップセレクトＣＳ３＃としてＲＯＭ６０に出力する（図４（ｄ））。

【0054】

ＳＰＩコントローラ４０は、チップセレクトＣＳ＃の出力に続いて、アービタ５０のデータ端子ＭＯＳＩ２にコマンドおよびアドレスを順次出力する（図４（ｅ））。アービタ５０は、ＳＰＩコントローラ４０からのコマンドおよびアドレスを、リード要求ＲＲＥＱとしてデータ端子ＭＯＳＩ３を介してＲＯＭ６０のデータ端子ＭＯＳＩに順次出力する（図４（ｆ））。

【0055】

ＲＯＭ６０は、ロウレベルのチップセレクトＣＳ３＃を受信している間、アクティブ状態になり、コマンドおよびアドレスの受信に基づいて、読み出し動作を実行する。そして、ＲＯＭ６０は、アドレスに対応するデータＤＴをデータ線ＭＩＳＯから順次出力する（図４（ｇ））。データＤＴは、全てのダイＤのサービスプロセッサ２０およびキャッシュメモリ３０に転送される。そして、サービスプロセッサ２０が出力したリード要求に基づいてＲＯＭ６０がデータＤＴを出力する読み出し動作が完了する。

【0056】

ＳＰＩコントローラ４０は、ＲＯＭ６０からのデータＤＴの出力が完了するまでリード要求ＲＥＱをハイレベルに維持する。例えば、ダイＤｎのサービスプロセッサ２０は、リード要求ＲＥＱに対応するデータＤＴをＲＯＭ６０から受信したことに基づいて、データＤＴの受信完了通知をＳＰＩコントローラ４０に出力する。

【0057】

ＳＰＩコントローラ４０は、データＤＴの受信完了通知に基づいて、リード要求ＲＥＱをロウレベルに設定する（図４（ｈ））。このように、ＳＰＩコントローラ４０は、リード要求が受け付けられるまで、リード要求ＲＥＱを出力し続ける。また、ＳＰＩコントローラ４０は、データＤＴの受信完了通知に基づいて、チップセレクトＣＳ＃をハイレベルに戻す（図４（ｉ））。アービタ５０は、ＳＰＩコントローラ４０からのハイレベルのチップセレクトＣＳ＃をチップセレクトＣＳ３＃としてＲＯＭ６０に出力する（図４（ｊ））。これにより、ＲＯＭ６０が非選択状態に設定される。

【0058】

例えば、アービタ５０は、ＲＯＭ６０に出力するチップセレクトＣＳ３＃をロウレベルに設定後、ＲＯＭ６０からのデータＤＴの出力が完了した後、アクノリッジＡＣＫ２をロウレベルに設定する（図４（ｋ））。そして、アービタ５０は、アクノリッジＡＣＫ２をハイレベルに設定している間、他のリード要求ＲＥＱの調停動作を抑止する。

【0059】

なお、ダイＤｎのアービタ５０がダイＤｎ－１のアービタ５０からリード要求ＲＥＱ１を受信したときの動作は、図４と同様である。この場合、図４のリード要求ＲＥＱ２、アクノリッジＡＣＫ２、チップセレクトＣＳ２＃およびデータＭＯＳＩ２の波形が、リード要求ＲＥＱ１、アクノリッジＡＣＫ１、チップセレクトＣＳ１＃およびデータＭＯＳＩ１の波形になる。

【0060】

また、ダイＤｎ以外のアービタ５０が自ダイＤのＳＰＩコントローラ４０からリード要求ＲＥＱを受信したときの動作は、データ端子ＭＯＳＩ３がＲＯＭ６０ではなく次段のダイＤのアービタ５０に転送されることを除き、図４と同様である。ダイＤｎ以外のアービタ５０が前段のダイＤのアービタ５０からリード要求ＲＥＱ１を受信したときの動作も、図４と同様である。この場合、図４のリード要求ＲＥＱ２、アクノリッジＡＣＫ２、チップセレクトＣＳ２＃およびデータＭＯＳＩ２の波形が、リード要求ＲＥＱ１、アクノリッジＡＣＫ１、チップセレクトＣＳ１＃およびデータＭＯＳＩ１の波形になる。

【0061】

なお、アービタ５０は、自ダイＤｎのＳＰＩコントローラ４０からのリード要求ＲＥＱ２と前段のダイＤｎ－１のアービタ５０からのリード要求ＲＥＱ１とを重複して受けた場合、例えば、先に受信したリード要求ＲＥＱの処理を実施する。後で受信したリード要求ＲＥＱの処理（例えば、リード要求ＲＥＱの発行元へのアクノリッジＡＣＫの出力）は、先に受信したリード要求ＲＥＱの処理が完了するまで待たされる。

【0062】

以上、この実施形態では、キャッシュメモリ３０は、自ダイＤのキャッシュミスによりＲＯＭ６０に発行されたリード要求ＲＥＱだけでなく、他のダイＤのキャッシュミスによりＲＯＭ６０に発行されたリード要求ＲＥＱに対応するデータＤＴを保持できる。これにより、サービスプロセッサ２０は、他のダイＤのサービスプロセッサ２０が発行したリード要求に対応するデータＤＴを命令としてフェッチすることができる。

【0063】

したがって、初期化プログラムがダイＤ毎にＲＯＭ６０から転送されることを抑制することができ、複数のダイＤへの初期化プログラムの転送効率を向上することができる。例えば、計算処理用のダイＤのサービスプロセッサ２０は、計算処理用の他のダイＤのいずれかが発行した計算処理用の初期化プログラムのリード要求に対応するデータＤＴを受信することができる。また、全てのダイＤのサービスプロセッサ２０は、他のダイＤのいずれかが発行した共通の初期化プログラムのリード要求に対応するデータＤＴを受信することができる。

【0064】

このため、初期化プログラムをダイＤ毎にＲＯＭ６０から転送する場合に比べて、マルチダイパッケージ１００全体での初期化プログラムの転送時間を短縮することができ、サービスプロセッサ２０による初期化処理を早期に完了することができる。すなわち、複数種の処理のいずれかをそれぞれ実行する複数のダイＤの初期化処理を早期に完了することができる。この結果、マルチダイパッケージ１００の起動からコア１０が処理を開始するまでの時間である立ち上がり時間を、初期化プログラムをダイＤ毎にＲＯＭ６０から転送する場合の立ち上がり時間に比べて短縮することができる。

【0065】

各ダイＤにアービタ５０が搭載されるため、マルチダイパッケージ１００に搭載するダイＤの数が変更される場合にも、複数のアービタ５０を直列に接続することで、ＲＯＭ６０へのリード要求の調停処理を実施することができる。この結果、複数のダイＤからのリード要求ＲＥＱを調停するためのアービタを、マルチダイパッケージ１００に搭載するダイＤの数に対応して設計しなくてよい。この結果、様々な数のダイＤが搭載されるマルチダイパッケージ１００を迅速に市場に投入することができる。

【0066】

ダイＤｎのアービタ５０がＲＯＭ６０に出力するリード要求ＲＥＱは、信号線を介して全てのダイＤのサービスプロセッサ２０およびキャッシュメモリ３０に転送される。このため、サービスプロセッサ２０およびキャッシュメモリ３０は、他のダイＤのサービスプロセッサ２０が発行したリード要求のキャッシュミス時のアドレスを認識することができる。

【0067】

そして、サービスプロセッサ２０は、他のダイＤのサービスプロセッサ２０が発行したリード要求に応答するデータＤＴを命令としてフェッチすることができる。また、キャッシュメモリ３０は、他のダイＤのサービスプロセッサ２０が発行したリード要求に応答するデータＤＴをデータ領域に格納することができる。このため、複数のサービスプロセッサ２０から互いに同じアドレスのリード要求が出力された場合、リード要求に対応するデータＤＴをＲＯＭ６０から複数回出力することなく、複数のサービスプロセッサ２０に命令をフェッチさせることができる。また、リード要求に対応するデータＤＴをＲＯＭ６０から複数回出力することなく、複数のキャッシュメモリ３０にデータを格納することができる。

【0068】

サービスプロセッサ２０は、キャッシュミスに基づいてＳＰＩコントローラ４０に発行したリード要求のアドレスと同じ、他のダイＤからのリード要求ＲＥＱに対応するデータＤＴを受信した場合、リード要求を取り下げる。これにより、同じアドレスのリード要求ＲＥＱに対応するデータＤＴがＲＯＭ６０から複数回出力されることを抑止することができる。

【0069】

アービタ５０は、２つのＲＥＱを重複して受信した場合、交互に選択することで、調停処理を簡易にすることができる。または、アービタ５０は、２つのリード要求ＲＥＱを重複して受信した場合、自ダイＤのサービスプロセッサ２０が出力するリード要求ＲＥＱの選択頻度を、前段のダイＤのアービタ５０から受信するリード要求ＲＥＱのリード要求の選択頻度より低くする。これにより、各ダイＤのサービスプロセッサ２０からのリード要求ＲＥＱの選択頻度を同程度にすることができる。すなわち、全てのダイＤのリード要求ＲＥＱのＲＯＭ６０への発行頻度を同程度にすることができる。

【0070】

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

【符号の説明】

【0071】

１０ コア
２０ サービスプロセッサ
３０ キャッシュメモリ
４０ ＳＰＩコントローラ
５０ アービタ
１００ マルチダイパッケージ
ＡＣＫ アクノリッジ
ＣＳ＃ チップセレクト
Ｄ（Ｄ１、Ｄ２、Ｄｎ） ダイ
ＤＴ データ
ＭＩＳＯ データ端子
ＭＯＳＩ データ端子
ＲＥＱ リード要求

【図1】

【図2】

【図3】

【図4】