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特開2024-23139シリアルゲートトランジスタ及びこれを含む不揮発性メモリ装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024023139
(43)【公開日】2024-02-21
(54)【発明の名称】シリアルゲートトランジスタ及びこれを含む不揮発性メモリ装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20240214BHJP
H01L 27/00 20060101ALI20240214BHJP
H01L 21/02 20060101ALI20240214BHJP
H01L 21/336 20060101ALI20240214BHJP
H10B 43/23 20230101ALI20240214BHJP
H10B 43/27 20230101ALI20240214BHJP
H10B 43/30 20230101ALI20240214BHJP
H10B 43/40 20230101ALI20240214BHJP
H01L 27/06 20060101ALI20240214BHJP
H01L 21/8234 20060101ALI20240214BHJP
G11C 16/04 20060101ALI20240214BHJP
【ＦＩ】
G11C16/08 110
H01L27/00 301C
H01L27/00 301B
H01L21/02 B
H01L29/78 371
H10B43/23
H10B43/27
H10B43/30
H10B43/40
H01L27/06 311Z
H01L27/088 A
G11C16/04 170
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023113083
(22)【出願日】2023-07-10
(31)【優先権主張番号】10-2022-0098804
(32)【優先日】2022-08-08
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】李 仟 顔
(72)【発明者】
【氏名】宋 基 煥
(72)【発明者】
【氏名】秋 教 秀
(72)【発明者】
【氏名】成 錫 江
【テーマコード（参考）】
5B225
5F048
5F083
5F101
【Ｆターム（参考）】
5B225CA27
5B225DB21
5B225EA05
5B225EC04
5B225EC06
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5F048BF01
5F083EP17
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5F101BD34
5F101BE05
5F101BE17
5F101BF09
(57)【要約】
【課題】チャンネルに形成されるピーク電界が減少されたシリアルゲートトランジスタを含む不揮発性メモリ装置を提供する。
【解決手段】不揮発性メモリ装置は、複数のメモリブロックと、複数の駆動信号を複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含む。それぞれのシリアルゲートトランジスタは、半導体基板に水平方向に順次配置される第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、ゲート領域に該当する半導体基板の上に、水平方向に順次配置される複数のゲートとを含む。複数のゲートは、互いに電気的に絶縁され、複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御される。
【選択図】図１
【解決手段】不揮発性メモリ装置は、複数のメモリブロックと、複数の駆動信号を複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含む。それぞれのシリアルゲートトランジスタは、半導体基板に水平方向に順次配置される第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、ゲート領域に該当する半導体基板の上に、水平方向に順次配置される複数のゲートとを含む。複数のゲートは、互いに電気的に絶縁され、複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御される。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数のメモリブロックと、
複数の駆動信号を、前記複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含み、
前記複数のシリアルゲートトランジスタのそれぞれのシリアルゲートトランジスタは、
半導体基板に水平方向に順次配置された第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、
前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された複数のゲートとを含み、
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御されることを特徴とする不揮発性メモリ装置。
複数の駆動信号を、前記複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含み、
前記複数のシリアルゲートトランジスタのそれぞれのシリアルゲートトランジスタは、
半導体基板に水平方向に順次配置された第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、
前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された複数のゲートとを含み、
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御されることを特徴とする不揮発性メモリ装置。
【請求項2】
前記複数のゲートは、前記第１のソース－ドレイン領域に前記水平方向に隣接する第１のゲート、及び前記第２のソース－ドレイン領域に前記水平方向に隣接する第２のゲートを含み、
前記第１のソース－ドレイン領域に印加される駆動信号の電圧、及び前記第２のソース－ドレイン領域に連結されたワード線の電圧によって、前記第１のゲートに印加される第１のブロック選択信号、及び前記第２のゲートに印加される第２のブロック選択信号は、互いに独立して制御されることを特徴とする請求項１に記載の不揮発性メモリ装置。
前記第１のソース－ドレイン領域に印加される駆動信号の電圧、及び前記第２のソース－ドレイン領域に連結されたワード線の電圧によって、前記第１のゲートに印加される第１のブロック選択信号、及び前記第２のゲートに印加される第２のブロック選択信号は、互いに独立して制御されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項3】
前記駆動信号の電圧が前記ワード線の電圧よりも大きい場合、前記それぞれのシリアルゲートトランジスタがオン又はオフとなる間に、前記第１のブロック選択信号の電圧は、前記第２のブロック選択信号の電圧よりも大きいように制御され、
前記駆動信号の電圧が前記ワード線の電圧よりも小さい場合、前記それぞれのシリアルゲートトランジスタがオン又はオフとなる間に、前記第１のブロック選択信号の電圧は、前記第２のブロック選択信号の電圧よりも小さいように制御されることを特徴とする請求項２に記載の不揮発性メモリ装置。
前記駆動信号の電圧が前記ワード線の電圧よりも小さい場合、前記それぞれのシリアルゲートトランジスタがオン又はオフとなる間に、前記第１のブロック選択信号の電圧は、前記第２のブロック選択信号の電圧よりも小さいように制御されることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項4】
前記駆動信号の電圧及び前記ワード線の電圧によって、前記第１のゲート及び前記第２のゲートのうちの１つは電界緩和機能を果たし、他の１つはスイッチング機能を果たすことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項5】
前記駆動信号の電圧が前記ワード線の電圧よりも大きく、前記それぞれのシリアルゲートトランジスタがオンとなる場合、
前記第１のブロック選択信号の電圧は、前記駆動信号の電圧よりも大きく活性化され、
前記第２のブロック選択信号の電圧は、前記第１のブロック選択信号の電圧よりも小さく又は同じに活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
前記第１のブロック選択信号の電圧は、前記駆動信号の電圧よりも大きく活性化され、
前記第２のブロック選択信号の電圧は、前記第１のブロック選択信号の電圧よりも小さく又は同じに活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項6】
前記駆動信号の電圧が前記ワード線の電圧よりも大きく、前記それぞれのシリアルゲートトランジスタがオンとなる場合、
前記第１のブロック選択信号が活性化された後に、前記第２のブロック選択信号が活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
前記第１のブロック選択信号が活性化された後に、前記第２のブロック選択信号が活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項7】
前記駆動信号の電圧が前記ワード線の電圧よりも小さく、前記それぞれのシリアルゲートトランジスタがオフとなる場合、
前記第１のブロック選択信号の電圧は、前記ワード線の電圧よりも大きく非活性化され、
前記第２のブロック選択信号の電圧は、前記第１のブロック選択信号の電圧よりも大きく又は同じに非活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
前記第１のブロック選択信号の電圧は、前記ワード線の電圧よりも大きく非活性化され、
前記第２のブロック選択信号の電圧は、前記第１のブロック選択信号の電圧よりも大きく又は同じに非活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項8】
前記駆動信号の電圧が前記ワード線の電圧よりも小さく、前記それぞれのシリアルゲートトランジスタがオフとなる場合、
前記第１のブロック選択信号が非活性化された後に、前記第２のブロック選択信号が非活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
前記第１のブロック選択信号が非活性化された後に、前記第２のブロック選択信号が非活性化されることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項9】
プログラム動作時、選択メモリブロックに対応する選択パストランジスタブロックに含まれる前記複数のシリアルゲートトランジスタはいずれもオンとなり、非選択メモリブロックに対応する非選択パストランジスタブロックに含まれる前記複数のシリアルゲートトランジスタはいずれもオフ状態を保持することを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項10】
前記プログラム動作時、前記駆動信号の電圧が上昇する区間で、前記選択パストランジスタブロックに印加される前記第１のブロック選択信号の電圧は、前記駆動信号の電圧よりも大きく活性化され、前記選択パストランジスタブロックに印加される前記第２のブロック選択信号の電圧は、前記第１のブロック選択信号の電圧よりも小さく又は同じに活性化されることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項11】
前記プログラム動作時、前記駆動信号の電圧が下降する区間で、前記選択パストランジスタブロックに印加される前記第２のブロック選択信号の電圧は、前記ワード線の電圧よりも大きく非活性化され、前記選択パストランジスタブロックに印加される前記第１のブロック選択信号の電圧は、前記第２のブロック選択信号の電圧よりも小さく又は同じに非活性化されることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項12】
前記プログラム動作時、前記非選択パストランジスタブロックに印加される前記第２のブロック選択信号の電圧は、前記駆動信号の電圧よりも小さく非活性化され、前記非選択パストランジスタブロックに印加される前記第１のブロック選択信号の電圧は、前記第２のブロック選択信号の電圧よりも大きく又は同じに非活性化されることを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項13】
消去動作時、選択メモリブロックに対応する選択パストランジスタブロックに含まれる前記複数のシリアルゲートトランジスタはいずれもオン状態を保持し、非選択メモリブロックに対応する非選択パストランジスタブロックに含まれる前記複数のシリアルゲートトランジスタはいずれもオフ状態を保持することを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項14】
前記消去動作時、前記選択パストランジスタブロックに印加される前記第１のブロック選択信号の電圧、及び前記第２のブロック選択信号の電圧は、前記ワード線の電圧よりも大きく活性化されることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項15】
前記消去動作時、前記非選択パストランジスタブロックに印加される前記第１のブロック選択信号の電圧は、前記ワード線の電圧よりも小さく非活性化され、前記非選択パストランジスタブロックに印加される前記第２のブロック選択信号の電圧は、前記第１のブロック選択信号の電圧よりも大きく又は同じに非活性化されることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項16】
前記第１のソース－ドレイン領域は、前記駆動信号が印加され、前記半導体基板に第１の濃度でドーピングされて形成された第１の領域、及び前記第１の領域と前記第１のゲートとの間の前記半導体基板に、前記第１の濃度よりも低い第２の濃度でドーピングされて形成された第２の領域を含み、
前記第２のソース－ドレイン領域は、前記ワード線に連結され、前記半導体基板に前記第１の濃度でドーピングされて形成された第３の領域、及び前記第３の領域と前記第２のゲートとの間の前記半導体基板に、前記第２の濃度でドーピングされて形成された第４の領域を含み、
前記ゲート領域は、前記第１のゲート及び前記第２のゲートの間の前記半導体基板に形成された中央領域を含むことを特徴とする請求項２に記載の不揮発性メモリ装置。
前記第２のソース－ドレイン領域は、前記ワード線に連結され、前記半導体基板に前記第１の濃度でドーピングされて形成された第３の領域、及び前記第３の領域と前記第２のゲートとの間の前記半導体基板に、前記第２の濃度でドーピングされて形成された第４の領域を含み、
前記ゲート領域は、前記第１のゲート及び前記第２のゲートの間の前記半導体基板に形成された中央領域を含むことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項17】
前記複数のメモリブロックは、列方向に配列され、
それぞれのパストランジスタブロックに含まれる前記複数のシリアルゲートトランジスタは、複数の行及び複数の列のマトリックス状に配置され、
前記複数の行のそれぞれの行毎に行方向に伸び、前記列方向に配置され、前記第１のゲート及び前記第２のゲートを形成する２つのゲート線が配置されたことを特徴とする請求項２に記載の不揮発性メモリ装置。
それぞれのパストランジスタブロックに含まれる前記複数のシリアルゲートトランジスタは、複数の行及び複数の列のマトリックス状に配置され、
前記複数の行のそれぞれの行毎に行方向に伸び、前記列方向に配置され、前記第１のゲート及び前記第２のゲートを形成する２つのゲート線が配置されたことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項18】
前記複数のメモリブロックは、列方向に配列され、
前記複数のパストランジスタブロックは、前記複数のメモリブロックの行方向の両側面に分散して配置されたことを特徴とする請求項１に記載の不揮発性メモリ装置。
前記複数のパストランジスタブロックは、前記複数のメモリブロックの行方向の両側面に分散して配置されたことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項19】
半導体基板に水平方向に順次配置された第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、
前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された複数のゲートとを含み、
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御されることを特徴とするシリアルゲートトランジスタ。
前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された複数のゲートとを含み、
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御されることを特徴とするシリアルゲートトランジスタ。
【請求項20】
セル領域に形成された複数の第１のメタルパッドと、
前記セル領域の下部に配置された周辺回路領域に形成され、前記複数の第１のメタルパッドにそれぞれ連結されて、前記セル領域及び前記周辺回路領域を垂直方向に連結する複数の第２のメタルパッドと、
前記セル領域に形成され、複数のメモリブロックを含むメモリセルアレイと、
前記周辺回路領域に形成され、複数の駆動信号を、前記複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含み、
前記複数のシリアルゲートトランジスタのそれぞれのシリアルゲートトランジスタは、
半導体基板に水平方向に順次配置される第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、
前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された第１のゲート及び第２のゲートとを含み、
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御されることを特徴とする不揮発性メモリ装置。
前記セル領域の下部に配置された周辺回路領域に形成され、前記複数の第１のメタルパッドにそれぞれ連結されて、前記セル領域及び前記周辺回路領域を垂直方向に連結する複数の第２のメタルパッドと、
前記セル領域に形成され、複数のメモリブロックを含むメモリセルアレイと、
前記周辺回路領域に形成され、複数の駆動信号を、前記複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含み、
前記複数のシリアルゲートトランジスタのそれぞれのシリアルゲートトランジスタは、
半導体基板に水平方向に順次配置される第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、
前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された第１のゲート及び第２のゲートとを含み、
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御されることを特徴とする不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体集積回路に関し、より詳しくは、シリアルゲートトランジスタ、及びシリアルゲートトランジスタを含む不揮発性メモリ装置に関する。
【背景技術】
【0002】
ソース－ドレイン領域の間で高電圧を伝達する高電圧用トランジスタは、通常、ゲートにも高電圧が印加され、ゲートの下部に形成されるゲート絶縁層は、ゲートに印加される高電圧に耐えられるように十分大きな厚さを有する。また、高電圧用トランジスタのチャンネルは、ソース－ドレイン領域に印加される高電圧による電界に耐えられるように、すなわち、ソース－ドレイン間のパンチスルー（ｐｕｎｃｈ－ｔｈｒｏｕｇｈ）を防止するように、低電圧用トランジスタのチャンネルよりも長く形成されなければならない。すなわち、高電圧用トランジスタは、低電圧用トランジスタよりも広い面積を要する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１８２３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明は、上記のような問題点を解決するためになされたものであって、本発明の目的は、チャンネルに形成されるピーク電界を減少させることができるシリアルゲートトランジスタ（ｓｅｒｉａｌ－ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）を提供することにある。
【0005】
また、本発明の目的は、チャンネルに形成されるピーク電界を減少させることができるシリアルゲートトランジスタを含む不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明の一態様による不揮発性メモリ装置は、複数のメモリブロックと、複数の駆動信号を、前記複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含む。
【0007】
それぞれのシリアルゲートトランジスタは、半導体基板に水平方向に順次配置された第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された複数のゲートとを含む。
【0008】
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御される。
【0009】
上記目的を達成するためになされた本発明の一態様によるシリアルゲートトランジスタは、半導体基板に水平方向に順次配置された第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された複数のゲートとを含む。
【0010】
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御される。
【0011】
上記目的を達成するためになされた本発明の他の態様による不揮発性メモリ装置は、セル領域に形成された複数の第１のメタルパッドと、前記セル領域の下部に配置された周辺回路領域に形成され、前記複数の第１のメタルパッドにそれぞれ連結されて、前記セル領域及び前記周辺回路領域を垂直方向に連結する複数の第２のメタルパッドと、前記セル領域に形成され、複数のメモリブロックを含むメモリセルアレイと、前記周辺回路領域に形成され、複数の駆動信号を、前記複数のメモリブロックのうちの対応するメモリブロックに伝達する複数のシリアルゲートトランジスタをそれぞれ有する複数のパストランジスタブロックとを含む。
【0012】
前記複数のシリアルゲートトランジスタのそれぞれのシリアルゲートトランジスタは、半導体基板に水平方向に順次配置される第１のソース－ドレイン領域、ゲート領域、及び第２のソース－ドレイン領域と、前記ゲート領域に該当する前記半導体基板の上に、前記水平方向に順次配置された第１のゲート及び第２のゲートとを含む。
【0013】
前記複数のゲートは、互いに電気的に絶縁され、前記複数のゲートにそれぞれ印加される複数のブロック選択信号は、互いに独立して制御される。
【発明の効果】
【0014】
本発明によるシリアルゲートトランジスタ、及びシリアルゲートトランジスタを含む不揮発性メモリ装置は、シリアルゲート構造及びゲート信号の独立した制御により、チャンネルに引き起こされるピーク電界を減少させることができる。
【0015】
また、ピーク電界の減少により、接合破壊（ｊｕｎｃｔｉｏｎ ｂｒｅａｋｄｏｗｎ）電圧、トンネリング電流、ＧＩＤＬ（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流、及びホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ）が減少することで、チャンネルの水平方向の長さを減少させることができ、よって、シリアルゲートトランジスタ及び不揮発性メモリ装置の面積を減少させることができる。
【図面の簡単な説明】
【0016】
【図1】本発明の一実施形態によるシリアルゲートトランジスタの垂直構造を示す断面図である。
【図2】本発明の一実施形態による２つのゲートを含むシリアルゲートトランジスタの垂直構造を示す断面図である。
【図4】本発明の一実施形態によるシリアルゲートトランジスタのピーク電流の減少を説明するための図である。
【図5】本発明の一実施形態によるシリアルゲートトランジスタのピーク電流の減少を説明するための図である。
【図6】本発明の一実施形態によるメモリシステムを示すブロック図である。
【図7】本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。
【図10】本発明の一実施形態による不揮発性メモリ装置に含まれる行デコーダの一実施形態を示すブロック図である。
【図13a】本発明の一実施形態による不揮発性メモリ装置のプログラム動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図13b】本発明の一実施形態による不揮発性メモリ装置のプログラム動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図13c】本発明の一実施形態による不揮発性メモリ装置のプログラム動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図13d】本発明の一実施形態による不揮発性メモリ装置のプログラム動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図13e】本発明の一実施形態による不揮発性メモリ装置のプログラム動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図14a】本発明の一実施形態による不揮発性メモリ装置の消去動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図14b】本発明の一実施形態による不揮発性メモリ装置の消去動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図14c】本発明の一実施形態による不揮発性メモリ装置の消去動作時のパストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。
【図15】本発明の一実施形態による不揮発性メモリ装置に含まれるブロックデコーダの一実施形態を示す図である。
【図16】本発明の一実施形態によるメモリ装置を示す断面図である。
【図17】本発明の一実施形態による積層型半導体装置の製造過程を説明するための図である。
【図18】本発明の一実施形態によるストレージ装置を示すブロック図である。
【発明を実施するための形態】
【0017】
以下、図面を参照しながら、本発明を実施するための具体例をより詳しく説明する。図面上の同一の構成要素に対しては、同一の図面符号を付し、同一の構成要素について重複した説明は、省略する。
【0018】
図１は、本発明の一実施形態によるシリアルゲートトランジスタの垂直構造を示す断面図である。
【0019】
図１に示すように、シリアルゲートトランジスタ（ＳＧＴ、ｓｅｒｉａｌ－ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）は、第１のソース－ドレイン領域２１０と、第２のソース－ドレイン領域２２０と、ゲート領域２３０と、複数のゲート（ＧＴ）とを含む。
【0020】
第１のソース－ドレイン領域２１０、ゲート領域２３０、及び第２のソース－ドレイン領域２２０は、半導体基板１００に、水平方向（Ｘ）に順次配置される。複数のゲート（ＧＴ）は、ゲート領域２３０に該当する半導体基板１００の上部に、水平方向（Ｘ）に配置される。
【0021】
複数のゲート（ＧＴ）は、互いに電気的に絶縁される。換言すると、複数のゲート（ＧＴ）は、水平方向（Ｘ）に離隔される。複数のゲート（ＧＴ）の水平方向（Ｘ）の長さはいずれも、同一であり、複数のゲート（ＧＴ）の少なくとも一部のゲートの水平方向（Ｘ）の長さは、互いに異なる。また、複数のゲート（ＧＴ）の隣接する２つのゲート間の水平方向（Ｘ）の間隔はいずれも、同一であっても、異なってもよい。
【0022】
【0023】
一実施形態において、高電圧用トランジスタを形成するために、半導体基板１００のＰ型領域１０１上に、ディープＮウェル１０２が形成される。また、ディープＮウェル１０２の上に、Ｐウェル１０３が形成される。Ｐウェル１０３に、Ｎ型ドーパントによりアクティブ領域（ＡＣＴ）が形成される。アクティブ領域（ＡＣＴ）は、２つの浅いトレンチ絶縁膜（ＳＴＩ）間の領域と定義される。
【0024】
ゲート領域２３０に該当する半導体基板１００の上には、シリアルゲートトランジスタ（ＳＧＴ）の複数のゲート（ＧＴ）に対応するゲート線が形成される。複数のゲート（ＧＴ）と半導体基板１００の上面との間には、ゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｆｉｌｍｓ）（ＧＩＦ）が形成される。
【0025】
一実施形態において、第１のソース－ドレイン領域２１０は、半導体基板１００に形成される第１の領域２１１及び第２の領域２１２を含む。第１の領域２１１には、駆動信号（ＳＩ）が印加される。例えば、第１の領域２１１は、半導体基板１００のＰウェル１０３にＮ型ドーパントを、第１の濃度（Ｎ＋）でドーピングして形成される。第２の領域２１２は、第１の領域２１１と第１のゲート３１０（図２を参照）との間のＰウェル１０３にＮ型ドーパントを、第１の濃度（Ｎ＋）よりも低い第２の濃度（Ｎ－）でドーピングして形成される。実施形態により、第１の領域２１１及び第２の領域２１２は、Ｎ型ドーパントを同一の濃度でドーピングして、一体的に形成される。
【0026】
第２のソース－ドレイン領域２２０は、半導体基板１００に形成される第３の領域２２１と、第４の領域２２２とを含む。第３の領域２２１は、駆動信号（ＳＩ）の高電圧が伝達されるターゲットノード（例えば、ワード線（ＷＬ））が連結される。以下、ターゲットノードがワード線（ＷＬ）である場合を基に説明するが、本発明の実施形態はこれに限定されるものではなく、ターゲットノードは、ワード線（ＷＬ）の他の様々なノードであり得る。例えば、第３の領域２２１は、半導体基板１００のＰウェル１０３に、Ｎ型ドーパントを第１の濃度（Ｎ＋）でドーピングして形成される。第４の領域２２２は、第３の領域２２１と第２のゲート３２０（図２を参照）との間のＰウェル１０３に、Ｎ型ドーパントを、第１の濃度（Ｎ＋）よりも低い第２の濃度（Ｎ－）でドーピングして形成される。実施形態によって、第３の領域２２１及び第４の領域２２２は、Ｎ型ドーパントを同一の濃度でドーピングして、一体的に形成される。
【0027】
ゲート領域２３０は、複数のゲート（ＧＴ）間の半導体基板１００のＰウェル１０３に形成される複数の中央領域（ＣＲ）を含む。一実施形態において、複数の中央領域（ＣＲ）は、第２の領域２１２及び第４の領域２２２のように、Ｎ型ドーパントを第２の濃度（Ｎ－）でドーピングして形成され得るが、本発明の実施形態はこれに限定されるものではない。一実施形態において、複数の中央領域（ＣＲ）は、Ｎ型ドーパントを、第２の濃度（Ｎ－）とは異なる濃度でドーピングして形成され、複数の中央領域（ＣＲ）のドーピング濃度はいずれも同一であるか、又は、互いに異なってもよい。一実施形態において、複数の中央領域（ＣＲ）は、Ｐウェル１０３のようなＰ型ドーパントをドーピングして形成される。一実施形態において、複数の中央領域（ＣＲ）の少なくとも一部は、Ｐウェル１０３自体である。言い換えると、複数の中央領域（ＣＲ）の少なくとも一部は、省略可能である。
【0028】
複数の中央領域（ＣＲ）が省略される場合は、しきい値電圧が増加するが、電界のスムージング（ｓｍｏｏｔｈｉｎｇ）により、ピーク電界を減少させることができる。一方、複数の中央領域（ＣＲ）を形成する場合は、ボディ効果（ｂｏｄｙ ｅｆｆｅｃｔ）の改善により、しきい値電圧を減少させることができる。しきい値電圧及びピーク電界のトレード－オフ（ｔｒａｄｅ－ｏｆｆ）の関係を考えて、複数の中央領域（ＣＲ）の形成可否、ドーピングタイプ及び／又はドーピング濃度を適切に決めることができる。
【0029】
以下、説明及び図示の便宜のために、シリアルゲートトランジスタ（ＳＧＴ）が２つのゲートを含む場合を挙げて、本発明の実施形態を説明する。本発明の実施形態は２つのゲートを含むシリアルゲートトランジスタ（ＳＧＴ）に限定されず、３つ以上のゲートを含むシリアルゲートトランジスタ（ＳＧＴ）についても、同様な実施形態が適用可能である。
【0030】
【0031】
図２に示すように、シリアルゲートトランジスタ（ＳＧＴ）は、第１のソース－ドレイン領域２１０と、第２のソース－ドレイン領域２２０と、ゲート領域２３０と、第１のゲート３１０と、第２のゲート３２０とを含む。
【0032】
第１のソース－ドレイン領域２１０、ゲート領域２３０、及び第２のソース－ドレイン領域２２０は、半導体基板１００に水平方向（Ｘ）に順次配置される。第１のゲート３１０及び第２のゲート３２０は、ゲート領域２３０に該当する半導体基板１００の上に、水平方向（Ｘ）に配置される。第１のゲート３１０及び第２のゲート３２０と半導体基板１００の上面との間には、ゲート絶縁膜３１１、３１２が形成される。
【0033】
第１のソース－ドレイン領域２１０に水平方向（Ｘ）に隣接する第１のゲート３１０、及び第２のソース－ドレイン領域２２０に水平方向（Ｘ）に隣接する第２のゲート３２０は、互いに電気的に絶縁される。言い換えると、第１のゲート３１０及び第２のゲート３２０は、水平方向（Ｘ）に離隔している。上述したように、第１のゲート３１０及び第２のゲート３２０の水平方向（Ｘ）の長さは、同一でも、互いに異なってもよい。
【0034】
また、第１のゲート３１０に印加される第１のゲート信号（Ｇ１）、及び第２のゲート３２０に印加される第２のゲート信号（Ｇ２）は、互いに独立して制御される。第１のゲート信号（Ｇ１）及び第２のゲート信号（Ｇ２）の独立した制御については、図３、図１３ａ～図１４ｃで後述する。
【0035】
ゲート領域２３０は、第１のゲート３１０と第２のゲート３２０との間の半導体基板１００に形成される中央領域（ＣＲ）２３１を含む。
【0036】
【0037】
図２及び図３に示すように、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第１のゲート信号（Ｇ１）の電圧（ＶＧ１）は、駆動信号（ＳＩ）の電圧（ＶＳＩ）よりも大きく活性化（すなわち、ＶＳＩよりも高くなるように活性化）され、第２のゲート信号（Ｇ２）の電圧（ＶＧ２）は、第１のゲート信号（Ｇ１）の電圧（ＶＧ１）よりも小さく又は同じに活性化（すなわち、ＶＧ１以下になるように活性化）される。
【0038】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第１のゲート信号（Ｇ１）が活性化された後に、第２のゲート信号（Ｇ２）が活性化される。言い換えると、図１３ａで後述するように、第１のゲート信号（Ｇ１）に該当する第１のブロック選択信号（ＢＬＫＷＬ１）の活性化時点は、第２のゲート信号（Ｇ２）に該当する第２のブロック選択信号（ＢＬＫＷＬ２）の活性化時点よりも早い。
【0039】
第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第２のゲート信号（Ｇ２）の電圧（ＶＧ２）は、駆動信号（ＳＩ）の電圧（ＶＳＩ）よりも小さく非活性化（すなわち、ＶＳＩよりも低くなるように非活性化）され、第１のゲート信号（Ｇ１）の電圧（ＶＧ１）は、第２のゲート信号（Ｇ２）の電圧（ＶＧ２）よりも大きく又は同じに非活性化（すなわち、ＶＧ２以上になるように非活性化）される。
【0040】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第２のゲート信号（Ｇ２）が非活性化された後に、第１のゲート信号（Ｇ１）が非活性化される。言い換えると、第１のゲート信号（Ｇ１）の非活性化時点は、第２のゲート信号（Ｇ２）の非活性化時点よりも遅い。
【0041】
このように、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きい場合は、第１のソース－ドレイン領域２１０、第１のゲート（Ｇ１）、及び中央領域（ＣＲ）を含む部分が、電界緩和トランジスタ（ＦＲＴ、ｆｉｅｌｄ ｒｅｌａｘａｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）の役割を果たし、中央領域（ＣＲ）、第２のゲート（Ｇ２）、及び第２のソース－ドレイン領域２２０を含む部分が、スイッチングトランジスタ（ｓｗｉｔｃｈｉｎｇ ｔｒａｎｓｉｓｔｏｒ）の役割を果たすことになる。
【0042】
電界緩和トランジスタは、ドレイン領域にかかるピーク電界を下げる役割を果たし、スイッチングトランジスタは、シリアルゲートトランジスタのオン状態におけるオン電流と、オフ状態におけるオフ電流を決める。
【0043】
第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第２のゲート信号（Ｇ２）の電圧（ＶＧ２）は、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく活性化され、第１のゲート信号（Ｇ１）の電圧（ＶＧ１）は、第２のゲート信号（Ｇ２）の電圧（ＶＧ２）よりも小さく又は同じに活性化される。
【0044】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第２のゲート信号（Ｇ２）が活性化された後に、第１のゲート信号（Ｇ１）が活性化される。言い換えると、第２のゲート信号（Ｇ２）の活性化時点は、第２のゲート信号（Ｇ２）の活性化時点よりも早い。
【0045】
第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第１のゲート信号（Ｇ１）の電圧（ＶＧ１）は、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく非活性化され、第２のゲート信号（Ｇ２）の電圧（ＶＧ２）は、第１のゲート信号（Ｇ１）の電圧（ＶＧ１）よりも大きく又は同じに非活性化される。
【0046】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第１のゲート信号（Ｇ１）が非活性化された後に、第２のゲート信号（Ｇ２）が非活性化される。言い換えると、図１３ａで後述するように、第１のゲート信号（Ｇ１）に該当する第１のブロック選択信号（ＢＬＫＷＬ１）の非活性化時点は、第２のゲート信号（Ｇ２）に該当する第２のブロック選択信号（ＢＬＫＷＬ２）の非活性化時点より早い。
【0047】
このように、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さい場合は、第１のソース－ドレイン領域２１０、第１のゲート（Ｇ１）、及び中央領域（ＣＲ）を含む部分が、スイッチングトランジスタの役割を果たし、中央領域（ＣＲ）、第２のゲート（Ｇ２）、及び第２のソース－ドレイン領域２２０を含む部分が、電界緩和トランジスタの役割を果たすことになる。
【0048】
図２及び図３を参照して、ゲート領域２３０の半導体基板１００の上に、２つのゲート（Ｇ１、Ｇ２）が配置される実施形態を説明したが、本発明はこれに限定されるものではない。実施形態によって、図１で説明したように、ゲート領域２３０の半導体基板１００の上には、３つ以上のゲートが配置される。３つ以上のゲートは、互いに電気的に絶縁されて、互いに異なるゲート信号により独立して制御される。
【0049】
【0050】
図４には、モノゲートトランジスタ（ＭＧＴ、ｍｏｎｏ－ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）において、駆動信号（ＳＩ）の電圧（ＶＳＩ）が、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きい又は小さい場合のそれぞれに対して、水平方向（Ｘ）に沿った電界の分布が示されている。一方、図５には、本発明の一実施形態によるシリアルゲートトランジスタ（ＳＧＴ）において、駆動信号（ＳＩ）の電圧（ＶＳＩ）がワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きい又は小さい場合のそれぞれに対して、水平方向（Ｘ）に沿った電界の分布が示されている。
【0051】
図４に示すように、モノゲートトランジスタ（ＭＧＴ）の場合は、電界が、ドレインに対応する１つのソース－ドレイン領域とゲートの境界部分に集中するため、ピーク電界（Ｅｃ）が相対的に大きくなる。
【0052】
一方、図５に示すように、本発明の一実施形態によるシリアルゲートトランジスタ（ＳＧＴ）の場合は、電界が、電界緩和トランジスタのドレインに対応する１つのソース－ドレイン領域と１つのゲートの境界部分、及びスイッチングトランジスタのドレインに対応する中央領域と他の１つのゲートの境界部分に分散するため、ピーク電界（Ｅｐ）が相対的に（例えば、ピーク電界（Ｅｃ）と比較した場合）小さくなる。ここで、ソースに対応する１つのソース－ドレイン領域、１つのゲート、及び中央領域（ＣＲ）は、スイッチングトランジスタ（ｓｗｉｔｃｈｉｎｇ ｔｒａｎｓｉｓｔｏｒ）の役割を果たし、ドレインに対応する他の１つのソース－ドレイン領域、他の１つのゲート、及び中央領域（ＣＲ）は、電界緩和トランジスタ（ｆｉｅｌｄ ｒｅｌａｘａｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ）の役割を果たすことになる。
【0053】
このように、ピーク電界の減少から、接合破壊電圧、トンネリング電流、ＧＩＤＬ電流、及びホットキャリア注入が減少することで、チャンネルの水平方向（Ｘ）の長さ、すなわち、第１のソース－ドレイン領域２１０及び第２のソース－ドレイン領域２２０のＮ－領域の水平方向（Ｘ）の長さを減少させることができ、よって、シリアルゲートトランジスタ及び不揮発性メモリ装置の面積を減少させることができる。
【0054】
図６は、本発明の一実施形態によるメモリシステムを示すブロック図である。
【0055】
図６に示すように、メモリシステム１０は、メモリコントローラ２０と、少なくとも１つの不揮発性メモリ装置３０とを含む。図６におけるメモリシステム１０は、メモリカード、ＵＳＢメモリ、ＳＳＤなどのようなフラッシュメモリを基にしたデータ記憶媒体を含む。
【0056】
不揮発性メモリ装置３０は、メモリコントローラ２０の制御により、消去、書込み、又は読出し動作などを行う。このために、不揮発性メモリ装置３０は、入出力線を介して、メモリコントローラ２０から読出しコマンド、書込みコマンドのようなコマンド（ＣＭＤ）、読出しアドレス、書込みアドレスのようなアドレス（ＡＤＤＲ）を受信し、メモリコントローラ２０と読出し動作又は書込み動作（又は、プログラム動作）のためのデータ（ＤＡＴＡ）を送受信する。また、不揮発性メモリ装置３０は、制御線を介して、制御信号（ＣＴＲＬ）を受信し、不揮発性メモリ装置３０は、メモリコントローラ２０から、パワー（ＰＷＲ）を提供される。
【0057】
図７は、本発明の一実施形態による不揮発性メモリ装置を示すブロック図である。
【0058】
図７に示すように、不揮発性メモリ装置１０００は、メモリセルアレイ５００と、行デコーダ５３０と、ページバッファ回路５１０と、データ入出力回路５２０と、制御回路５５０と、電圧生成器５６０とを含む。メモリセルアレイ５００は、図１６におけるセル領域（ＣＲＥＧ）に形成され、行デコーダ５３０、ページバッファ回路５１０、データ入出力回路５２０、制御回路５５０、及び電圧生成器５６０は、図１６における周辺回路領域（ＰＲＥＧ）に形成される。
【0059】
メモリセルアレイ５００は、複数のストリング選択線（ＳＳＬ）、複数のワード線（ＷＬ）、及び複数の接地選択線（ＧＳＬ）を介して、行デコーダ５３０に連結される。また、メモリセルアレイ５００は、複数のビット線（ＢＬ）を介して、ページバッファ回路５１０に連結される。メモリセルアレイ５００は、複数のワード線（ＷＬ）及び複数のビット線（ＢＬ）に連結された複数のメモリセルを含む。
【0060】
一実施形態において、メモリセルアレイ５００は、基板上に３次元構造（又は、垂直構造）で形成された３次元（ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ）メモリセルアレイである。この場合、メモリセルアレイ５００は、互いに積層して形成された複数のメモリセルを含むセルストリング、例えば、垂直メモリナンドストリング（ＮＡＮＤ ｓｔｒｉｎｇ）を含む。
【0061】
制御回路５５０は、外部のメモリコントローラから、コマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤＲ）を受信し、コマンド信号（ＣＭＤ）及びアドレス信号（ＡＤＤＲ）に基づいて、不揮発性メモリ装置１０００の消去ループ、プログラムループ、及び読出し動作を制御する。ここで、プログラムループは、プログラム動作とプログラム検証動作を含み、消去ループは、消去動作と消去検証動作を含む。また、読出し動作は、ノーマル読出し動作とデータリカバリー読出し動作を含む。
【0062】
例えば、制御回路５５０は、コマンド信号（ＣＭＤ）に基づいて、電圧生成器５６０を制御するための制御信号（ＣＴＬ）、及びページバッファ回路５１０を制御するためのページバッファ制御信号（ＰＢＣ）を生成し、アドレス信号（ＡＤＤＲ）に基づいて、ブロックアドレス（Ｂ＿ＡＤＤＲ）、行アドレス（Ｒ＿ＡＤＤＲ）、及び列アドレス（Ｃ＿ＡＤＤＲ）を生成する。制御回路５５０は、ブロックアドレス（Ｂ＿ＡＤＤＲ）及び行アドレス（Ｒ＿ＡＤＤＲ）を行デコーダ５３０に提供し、列アドレス（Ｃ＿ＡＤＤＲ）をデータ入出力回路５２０に提供する。
【0063】
行デコーダ５３０は、複数のストリング選択線（ＳＳＬ）、複数のワード線（ＷＬ）、及び複数の接地選択線（ＧＳＬ）を介して、メモリセルアレイ５００に連結される。
【0064】
プログラム動作又は読出し動作時、行デコーダ５３０は、制御回路５５０から提供されるブロックアドレス（Ｂ＿ＡＤＤＲ）に基づいて、複数のメモリブロックのうちの１つを選択メモリブロックとして決め、残りのメモリブロックを非選択メモリブロックとして決める。また、行デコーダ５３０は、制御回路５５０から提供される行アドレス（Ｒ＿ＡＤＤＲ）に基づいて、複数のワード線（ＷＬ）のうちの１つを選択ワード線として決め、残りのワード線を非選択ワード線として決める。
【0065】
また、プログラム動作又は読出し動作時、行デコーダ５３０は、制御回路５５０から提供される行アドレス（Ｒ＿ＡＤＤＲ）に基づいて、複数のストリング選択線（ＳＳＬ）のうちの１つを、選択ストリング選択線として決め、残りのストリング選択線を、非選択ストリング選択線として決める。
【0066】
更に、プログラム動作又は読出し動作時、行デコーダ５３０は、制御回路５５０から提供される行アドレス（Ｒ＿ＡＤＤＲ）に基づいて、複数の接地選択線（ＧＳＬ）のうちの１つを選択接地選択線として決め、残りの接地選択線を非選択接地選択線として決める。
【0067】
電圧生成器５６０は、制御回路５５０から提供される制御信号（ＣＴＬ）に基づいて、不揮発性メモリ装置３０の動作に必要なワード線電圧（ＶＷＬｓ）を生成する。電圧生成器５６０から生成されるワード線電圧（ＶＷＬｓ）は、行デコーダ５３０を通じて、複数のワード線（ＷＬ）に駆動電圧又は駆動信号として印加される。
【0068】
例えば、消去動作時、電圧生成器５６０は、メモリブロックのウェル及び／又は共通ソース線に消去電圧を印加し、消去アドレスに基づいて、メモリブロックの全てのワード線、又は一部のサブブロックに該当するワード線に消去許容電圧（例えば、接地電圧）を印加する。消去検証動作時、電圧生成器５６０は、１つのメモリブロックの全てのワード線に消去検証電圧を印加するか、ワード線単位で消去検証電圧を印加する。
【0069】
例えば、プログラム動作時、電圧生成器５６０は、選択ワード線にプログラム電圧を印加し、非選択ワード線には、プログラムパス電圧（ｐｒｏｇｒａｍ ｐａｓｓ ｖｏｌｔａｇｅ）を印加する。また、プログラム検証動作時、電圧生成器５６０は、選択ワード線にプログラム検証電圧を印加し、非選択ワード線には、検証パス電圧（ｖｅｒｉｆｉｃａｔｉｏｎ ｐａｓｓ ｖｏｌｔａｇｅ）を印加する。
【0070】
また、ノーマル読出し動作時、電圧生成器５６０は、選択ワード線に読出し電圧を印加し、非選択ワード線には、読出しパス電圧（ｒｅａｄ ｐａｓｓ ｖｏｌｔａｇｅ）を印加する。また、データリカバリー読出し動作時、電圧生成器５６０は、選択ワード線に隣接したワード線に読出し電圧を印加し、選択ワード線には、リカバリー読出し電圧を印加する。
【0071】
ページバッファ回路５１０は、複数のビット線（ＢＬ）を介して、メモリセルアレイ５００に連結される。ページバッファ回路５１０は、複数のページバッファを含む。一実施形態において、１つのページバッファに１つのビット線が連結される。他の実施形態において、１つのページバッファに２つ以上のビット線が連結される。ページバッファ回路５１０は、プログラム動作時、選択されたページにプログラムされるべきデータを一時的に保存し、読出し動作時、メモリセルアレイ５００の選択されたページから読出されたデータを一時的に保存する。
【0072】
データ入出力回路５２０は、データ線（ＤＬ）を介して、ページバッファ回路５１０に連結される。プログラム動作時、データ入出力回路５２０は、メモリコントローラ２０からプログラムデータ（ＤＡＴＡ）を受信し、制御回路５５０から提供される列アドレス（Ｃ＿ＡＤＤＲ）に基づいて、プログラムデータ（ＤＡＴＡ）をページバッファ回路５１０に提供する。読出し動作時、データ入出力回路５２０は、制御回路５５０から提供される列アドレス（Ｃ＿ＡＤＤＲ）に基づいて、ページバッファ回路５１０に保存された読出しデータ（ＤＡＴＡ）を、メモリコントローラ２０に提供する。
【0073】
また、ページバッファ回路５１０とデータ入出力回路５２０は、メモリセルアレイ５００の第１の保存領域からデータを読み出し、読み出されたデータを、メモリセルアレイ５００の第２の保存領域に書き込む。すなわち、ページバッファ回路５１０とデータ入出力回路５２０は、コピーバッグ（ｃｏｐｙ－ｂａｃｋ）動作を行う。ページバッファ回路５１０とデータ入出力回路５２０は、制御回路５５０により制御される。
【0074】
【0075】
図８に示すように、メモリセルアレイ５００は、複数のメモリブロック（ＢＬＫ１～ＢＬＫｚ）を含む。メモリブロック（ＢＬＫ１～ＢＬＫｚ）は、行デコーダ５３０により選択される。例えば、行デコーダ５３０は、メモリブロック（ＢＬＫ１～ＢＬＫｚ）のうち、ブロックアドレス（Ｂ＿ＡＤＤＲ）に対応するメモリブロックを選択する。
【0076】
図９におけるメモリブロック（ＢＬＫｉ）は、基板上に３次元構造で形成される３次元メモリブロックを示す。例えば、メモリブロック（ＢＬＫｉ）に含まれる複数のメモリナンドストリングは、基板と垂直な方向（Ｄ３）に形成される。
【0077】
図９に示すように、メモリブロック（ＢＬＫｉ）は、ビット線（ＢＬ１、ＢＬ２、ＢＬ３）と共通ソース線（ＣＳＬ）との間に連結される複数のセルストリング、すなわち、複数のメモリナンドストリング（ＮＳ１１～ＮＳ３３）を含む。複数のメモリナンドストリング（ＮＳ１１～ＮＳ３３）のそれぞれは、ストリング選択トランジスタ（ＳＳＴ）、複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）、及び接地選択トランジスタ（ＧＳＴ）を含む。図９には、複数のメモリナンドストリング（ＮＳ１１～ＮＳ３３）のそれぞれが８つのメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）を含むことが示されているが、本発明の実施形態は、これに限定されない。
【0078】
ストリング選択トランジスタ（ＳＳＴ）は、対応するストリング選択線（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）に連結される。複数のメモリセル（ＭＣ１、ＭＣ２、．．．、ＭＣ８）は、対応するゲート線（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）にそれぞれ連結される。ゲート線（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）は、ワード線に該当し、ゲート線（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）の一部は、ダミーワード線に該当する。接地選択トランジスタ（ＧＳＴ）は、対応する接地選択線（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）に連結される。ストリング選択トランジスタ（ＳＳＴ）は、対応するビット線（ＢＬ１、ＢＬ２、ＢＬ３）に連結され、接地選択トランジスタ（ＧＳＴ）は、共通ソース線（ＣＳＬ）に連結される。
【0079】
同一高さのワード線（例えば、ＧＴＬ１）は、共通に連結され、接地選択線（ＧＳＬ１、ＧＳＬ２、ＧＳＬ３）及びストリング選択線（ＳＳＬ１、ＳＳＬ２、ＳＳＬ３）はそれぞれ、分離される。図９には、メモリブロック（ＢＬＫ）が８つのゲート線（ＧＴＬ１、ＧＴＬ２、．．．、ＧＴＬ８）、及び３つのビット線（ＢＬ１、ＢＬ２、ＢＬ３）に連結されることが示されているが、本発明の実施形態は、これに限定されない。
【0080】
図１０は、本発明の一実施形態による不揮発性メモリ装置に含まれる行デコーダの一実施形態を示すブロック図である。図１０には、図示及び説明の便宜上、４つのメモリブロック、すなわち、第１～第４のメモリブロック（ＭＢ１～ＭＢ４）、及びこれに対応する行デコーダ５３０の構成が示されているが、本発明の実施形態はメモリブロックの特定の数に限定されるものではない。
【0081】
図１０に示すように、行デコーダ５３０は、駆動信号デコーダ（ＳＩＤＥＣ）、第１～第４のメモリブロック（ＭＢ１～ＭＢ４）にそれぞれ対応する第１～第４のブロックデコーダ（ＢＤＥＣ１～ＢＤＥＣ４）、及び第１～第４のメモリブロック（ＭＢ１～ＭＢ４）にそれぞれ対応する第１～第４のパストランジスタブロック（ＰＴＢ１～ＰＴＢ４）６１０、６２０、６３０、６４０を含む。
【0082】
駆動信号デコーダ（ＳＩＤＥＣ）は、行アドレス（Ｒ＿ＡＤＤＲ）に基づいて、複数の駆動信号（ＳＩ）を生成する。駆動信号デコーダ（ＳＩＤＥＣ）は、プログラム動作、読出し動作、及び消去動作にそれぞれ対応するように、複数の駆動信号（ＳＩ）の電圧レベルを決める。
【0083】
第１～第４のブロックデコーダ（ＢＤＥＣ１～ＢＤＥＣ４）は、ブロックアドレス（Ｂ＿ＡＤＤＲ）に基づいて、第１～第４のメモリブロック（ＭＢ１～ＭＢ４）のうちの１つの選択メモリブロックを決めるように、ブロック選択信号を生成する。
【0084】
第１のブロックデコーダ（ＢＤＥＣ１）は、第１のメモリブロック（ＭＢ１）に対応する一対のブロック選択信号（ＢＬＫＷＬ１１、ＢＬＫＷＬ１２）を生成し、第２のブロックデコーダ（ＢＤＥＣ２）は、第２のメモリブロック（ＭＢ２）に対応する一対のブロック選択信号（ＢＬＫＷＬ２１、ＢＬＫＷＬ２２）を生成し、第３のブロックデコーダ（ＢＤＥＣ３）は、第３のメモリブロック（ＭＢ３）に対応する一対のブロック選択信号（ＢＬＫＷＬ３１、ＢＬＫＷＬ３２）を生成し、第４のブロックデコーダ（ＢＤＥＣ４）は、第４のメモリブロック（ＭＢ４）に対応する一対のブロック選択信号（ＢＬＫＷＬ４１、ＢＬＫＷＬ４２）を生成する。
【0085】
第１～第４のパストランジスタブロック６１０、６２０、６３０、６４０は、対応するブロックデコーダから提供される一対のブロック選択信号に基づいて、複数の駆動信号（ＳＩ）の対応するメモリブロックへの伝達を制御する。
【0086】
第１のパストランジスタブロック６１０は、第１のブロックデコーダ（ＢＤＥＣ１）から提供される一対のブロック選択信号（ＢＬＫＷＬ１１、ＢＬＫＷＬ１２）に基づいて、複数の駆動信号（ＳＩ）の第１のメモリブロック（ＭＢ１）への伝達を制御する。第２のパストランジスタブロック６２０は、第２のブロックデコーダ（ＢＤＥＣ２）から提供される一対のブロック選択信号（ＢＬＫＷＬ２１、ＢＬＫＷＬ２２）に基づいて、複数の駆動信号（ＳＩ）の第２のメモリブロック（ＭＢ２）への伝達を制御する。第３のパストランジスタブロック６３０は、第３のブロックデコーダ（ＢＤＥＣ３）から提供される一対のブロック選択信号（ＢＬＫＷＬ３１、ＢＬＫＷＬ３２）に基づいて、複数の駆動信号（ＳＩ）の第３のメモリブロック（ＭＢ３）への伝達を制御する。第４のパストランジスタブロック６４０は、第４のブロックデコーダ（ＢＤＥＣ４）から提供される一対のブロック選択信号（ＢＬＫＷＬ４１、ＢＬＫＷＬ４２）に基づいて、複数の駆動信号（ＳＩ）の第２のメモリブロック（ＭＢ４）への伝達を制御する。
【0087】
【0088】
図１１に示すように、第１～第４のパストランジスタブロック６１０、６２０、６３０、６４０により、複数の駆動信号（ＳＩ）は、第１～第４のメモリブロック（ＭＢ１～ＭＢ４）に伝達される。更に詳しく説明すると、以下の通りである。
【0089】
第１のメモリブロック（ＭＢ１）を選択する場合、第１のブロックデコーダ（ＢＤＥＣ１）から提供される一対のブロック選択信号（ＢＬＫＷＬ１１、ＢＬＫＷＬ１２）が活性化される。そこで、第１のパストランジスタブロック６１０に含まれる全てのパストランジスタ、すなわち、シリアルゲートトランジスタ（ＳＧＴ）がオンとなる。ここで、複数の駆動信号（ＳＩ）、すなわち、接地選択信号（ＧＳ）、ストリング選択信号（ＳＳ）、及びワード線駆動信号（Ｓ０～Ｓ６３）が、第１のメモリブロック（ＭＢ１）に伝達される。複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）は、第１のメモリブロック（ＭＢ１）の各選択トランジスタとメモリセルのゲート（すなわち、ワード線）に提供される。
【0090】
第２のメモリブロック（ＭＢ２）を選択する場合、第２のブロックデコーダ（ＢＤＥＣ２）から提供される一対のブロック選択信号（ＢＬＫＷＬ２１、ＢＬＫＷＬ２２）が活性化される。そこで、第２のパストランジスタブロック６２０に含まれる全てのシリアルゲートトランジスタ（ＳＧＴ）がオンとなる。ここで、複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）が第２のメモリブロック（ＭＢ２）に伝達される。複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）は、第２のメモリブロック（ＭＢ２）の各選択トランジスタとメモリセルのゲート（すなわち、ワード線）に提供される。
【0091】
第３のメモリブロック（ＭＢ３）を選択する場合、第３のブロックデコーダ（ＢＤＥＣ３）から提供される一対のブロック選択信号（ＢＬＫＷＬ３１、ＢＬＫＷＬ３２）が活性化される。そこで、第３のパストランジスタブロック６３０に含まれる全てのシリアルゲートトランジスタ（ＳＧＴ）がオンとなる。ここで、複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）が第３のメモリブロック（ＭＢ３）に伝達される。複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）は、第３のメモリブロック（ＭＢ３）の各選択トランジスタとメモリセルのゲート（すなわち、ワード線）に提供される。
【0092】
第４のメモリブロック（ＭＢ４）を選択する場合、第４のブロックデコーダ（ＢＤＥＣ４）から提供される一対のブロック選択信号（ＢＬＫＷＬ４１、ＢＬＫＷＬ４２）が活性化される。そこで、第４のパストランジスタブロック６４０に含まれる全てのシリアルゲートトランジスタ（ＳＧＴ）がオンとなる。ここで、複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）が第４のメモリブロック（ＭＢ４）に伝達される。複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）は、第４のメモリブロック（ＭＢ３）の各選択トランジスタとメモリセルのゲート（すなわち、ワード線）に提供される。
【0093】
図１１に示すように、第１～第４のパストランジスタブロック６１０、６２０、６３０、６４０は、上述したような複数のシリアルゲートトランジスタ（ＳＧＴ）をそれぞれ含む。この場合、一対のブロック選択信号のうちの１つは、上述した第１のゲート信号（Ｇ１）に該当し、他の１つは、上述した第２のゲート信号（Ｇ２）に該当する。言い換えると、図１１の構成において、ブロック選択信号（ＢＬＫＷＬ１１、ＢＬＫＷＬ２１、ＢＬＫＷＬ３１、ＢＬＫＷＬ４１）は、上述した第１のゲート信号（Ｇ１）に該当し、ブロック選択信号（ＢＬＫＷＬ１２、ＢＬＫＷＬ２２、ＢＬＫＷＬ３２、ＢＬＫＷＬ４２）は、上述した第２のゲート信号（Ｇ２）に該当する。そこで、第１～第４のパストランジスタブロック６１０、６２０、６３０、６４０に含まれるそれぞれのシリアルゲートトランジスタ（ＳＧＴ）の動作は、以下の通りである。
【0094】
図２、図３、図１０、及び図１１を参照すると、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されたワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第１のブロック選択信号（ＢＬＫＷＬｉ１）（ｉ＝１、２、３、４）の電圧（ＶＧ１）は、駆動信号（ＳＩ）の電圧（ＶＳＩ）よりも大きく活性化され、第２のブロック選択信号（ＢＬＫＷＬｉ２）の電圧（ＶＧ２）は、第１のブロック選択信号（ＢＬＫＷＬｉ１）の電圧（ＶＧ１）よりも小さく又は同じに活性化される。
【0095】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第１のブロック選択信号（ＢＬＫＷＬｉ１）が活性化された後に、第２のブロック選択信号（ＢＬＫＷＬｉ２）が活性化される。言い換えると、図１３ａで後述するように、第１のブロック選択信号（ＢＬＫＷＬｉ１）の活性化時点は、第２のブロック選択信号（ＢＬＫＷＬｉ２）の活性化時点よりも早い。
【0096】
第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第２のブロック選択信号（ＢＬＫＷＬｉ２）の電圧（ＶＧ２）は、駆動信号（ＳＩ）の電圧（ＶＳＩ）よりも小さく非活性化され、第１のブロック選択信号（ＢＬＫＷＬｉ１）の電圧（ＶＧ１）は、第２のブロック選択信号（ＢＬＫＷＬｉ２）の電圧（ＶＧ２）よりも大きく又は同じに非活性化される。
【0097】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第２のブロック選択信号（ＢＬＫＷＬｉ２）が非活性化された後に、第１のゲート信号（Ｇ１）が非活性化される。言い換えると、第１のブロック選択信号（ＢＬＫＷＬｉ１）の非活性化時点は、第２のブロック選択信号（ＢＬＫＷＬｉ２）の非活性化時点（Ｔ３）よりも遅い。
【0098】
第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第２のブロック選択信号（ＢＬＫＷＬｉ２）の電圧（ＶＧ２）は、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく活性化され、第１のブロック選択信号（ＢＬＫＷＬｉ１）の電圧（ＶＧ１）は、第２のブロック選択信号（ＢＬＫＷＬｉ２）の電圧（ＶＧ２）よりも小さく又は同じに活性化される。
【0099】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオン（ＯＮ）となる場合、第２のブロック選択信号（ＢＬＫＷＬｉ２）が活性化された後に、第１のブロック選択信号（ＢＬＫＷＬｉ１）が活性化される。言い換えると、第２のブロック選択信号（ＢＬＫＷＬｉ２）の活性化時点は、第１のブロック選択信号（ＢＬＫＷＬｉ１）の活性化時点よりも早い。
【0100】
第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第１のブロック選択信号（ＢＬＫＷＬｉ１）の電圧（ＶＧ１）は、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さくなるように非活性化され、第２のブロック選択信号（ＢＬＫＷＬｉ２）の電圧（ＶＧ２）は、第１のブロック選択信号（ＢＬＫＷＬｉ１）の電圧（ＶＧ２）よりも大きく又は同じになるように非活性化される。
【0101】
一方、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）が、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく、シリアルゲートトランジスタ（ＳＧＴ）がオフ（ＯＦＦ）となる場合、第１のブロック選択信号（ＢＬＫＷＬｉ１）が非活性化された後に、第２のブロック選択信号（ＢＬＫＷＬｉ２）が非活性化される。言い換えると、図１３ａで後述するように、第１のブロック選択信号（ＢＬＫＷＬｉ１）の非活性化時点は、第２のブロック選択信号（ＢＬＫＷＬｉ２）の非活性化時点よりも早い。
【0102】
【0103】
図１２ａ及び図１２ｂに示すように、アクティブ領域（ＡＣＴ１１～ＡＣＴ１６）は、第１のパストランジスタブロック６１０に含まれるシリアルゲートトランジスタ（ＳＧＴ）に対応し、アクティブ領域（ＡＣＴ２１～ＡＣＴ２６）は、第２のパストランジスタブロック６２０に含まれるシリアルゲートトランジスタ（ＳＧＴ）に対応し、アクティブ領域（ＡＣＴ３１～ＡＣＴ３６）は、第３のパストランジスタブロック６３０に含まれるシリアルゲートトランジスタ（ＳＧＴ）に対応し、アクティブ領域（ＡＣＴ４１～ＡＣＴ４６）は、第４のパストランジスタブロック６４０に含まれるシリアルゲートトランジスタ（ＳＧＴ）に対応する。
【0104】
それぞれのシリアルゲートトランジスタ（ＳＧＴ）に対応するそれぞれのアクティブ領域は、図２で上述したように、水平方向Ｄ２（例えば、図２のＸ方向）に順次配置される第１のソース－ドレイン領域（ＤＲ、図２の２１０）、中央領域（ＣＲ、図２の２３１）、及び第２のソース－ドレイン領域（ＳＲ、図２の２２０）を含む。
【0105】
アクティブ領域の複数の行のそれぞれの行毎に、行方向（Ｄ１）に伸び、列方向（Ｄ２）に配置され、上述した第１のゲート（Ｇ１）及び上述した第２のゲート（Ｇ２）を形成する２つのゲート線が配置される。
【0106】
すなわち、図１２ａに示すように、アクティブ領域（ＡＣＴ１１、ＡＣＴ１２、ＡＣＴ１３）からなる行には、２つのゲート線７１１、７１２が配置され、アクティブ領域（ＡＣＴ１４、ＡＣＴ１５、ＡＣＴ１６）からなる行には、２つのゲート線７１３、７１４が配置され、アクティブ領域（ＡＣＴ３１、ＡＣＴ３２、ＡＣＴ３３）からなる行には、２つのゲート線７３１、７３２が配置され、アクティブ領域（ＡＣＴ３４、ＡＣＴ３５、ＡＣＴ３６）からなる行には、２つのゲート線７３３、７３４が配置される。
【0107】
また、図１２ｂに示すように、アクティブ領域（ＡＣＴ２１、ＡＣＴ２２、ＡＣＴ２３）からなる行には、２つのゲート線７２１、７２２が配置され、アクティブ領域（ＡＣＴ２４、ＡＣＴ２５、ＡＣＴ２６）からなる行には、２つのゲート線７２３、７２４が配置され、アクティブ領域（ＡＣＴ４１、ＡＣＴ４２、ＡＣＴ４３）からなる行には、２つのゲート線７４１、７４２が配置され、アクティブ領域（ＡＣＴ４４、ＡＣＴ４５、ＡＣＴ４６）からなる行には、２つのゲート線７４３、７４４が配置される。
【0108】
複数の駆動信号（ＧＳ、ＳＳ、Ｓ０～Ｓ６３）は、ゲート線上で列方向（Ｄ２）に伸び、行方向（Ｄ１）に配置されるメタル線８１１～８１６、８２１～８２６、及び垂直コンタクト（ＶＣ）を通じて、アクティブ領域の第１のソース－ドレイン領域（ＤＲ）に印加される。
【0109】
一実施形態において、不揮発性メモリ装置に含まれる複数のメモリブロックは、列方向（Ｄ２）に配列され、複数のパストランジスタブロックは、複数のメモリブロックの行方向（Ｄ１）の両側面に分散して配置される。例えば、図１０～図１２ｂに示すように、第１のパストランジスタブロック６１０及び第３のパストランジスタブロック６３０は、第１～第４のメモリブロック（ＭＢ１～ＭＢ４）の行方向（Ｄ１）の一方（図面にて左側）に配置され、第２のパストランジスタブロック６２０及び第４のパストランジスタブロック６４０は、第１～第４のメモリブロック（ＭＢ１～ＭＢ４）の行方向（Ｄ１）の他方（図面にて右側）に配置される。このような分散配置により、行デコーダのレイアウトを効率よく設計し、行デコーダの面積を減少させることができる。
【0110】
【0111】
プログラム動作時、選択メモリブロックに対応する選択パストランジスタブロックに含まれる複数のシリアルゲートトランジスタはいずれも、オンとなり、非選択メモリブロックに対応する非選択パストランジスタブロックに含まれる複数のシリアルゲートトランジスタはいずれも、オフとなる状態を保持する。
【0112】
図１３ａには、プログラム動作時、選択パストランジスタブロックに対して、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）、第１のゲート（Ｇ１）に印加される第１のブロック選択信号（ＢＬＫＷＬ１）、及び第２のゲート（Ｇ２）に印加される第２のブロック選択信号（ＢＬＫＷＬ２）の例示的なタイミング及び波形が示されている。
【0113】
図１３ｂ及び図１３ｃには、プログラム動作時、選択パストランジスタブロックに対して、駆動信号（ＳＩ）、上述した第１のゲート信号（Ｇ１）に対応する第１のブロック選択信号（ＢＬＫＷＬ１）、上述した第２のゲート信号（Ｇ２）に対応するブロック選択信号（ＢＬＫＷＬ２）、及びワード線（ＷＬ）の例示的な電圧レベル及び水平方向（Ｘ）に沿った電界の分布が示されている。図１３ｂは、プログラム動作時、駆動信号（ＳＩ）の電圧（ＶＳＩ）が上がる区間、例えば、図１３ａの時点（Ｔｒ）に該当し、図１３ｃは、プログラム動作時、駆動信号（ＳＩ）の電圧（ＶＳＩ）が下がる区間、例えば、図１３ａにおける時点（Ｔｆ）に該当する。
【0114】
図１３ａ、図１３ｂ、及び図１３ｃを参照すると、プログラム動作時、駆動信号（ＳＩ）の電圧（ＶＳＩ）が上がる区間で、選択パストランジスタブロックのシリアルゲートトランジスタ（ＳＧＴ）がオンとなり、駆動信号（ＳＩ）の電圧（ＶＳＩ）がワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きくなる。この場合、例えば、時点（Ｔｒ）で、選択パストランジスタブロックに印加される第１のブロック選択信号（ＢＬＫＷＬ１）の電圧は、駆動信号（ＳＩ）の電圧（ＶＳＩ）よりも大きく活性化され、選択パストランジスタブロックに印加される第２のブロック選択信号（ＢＬＫＷＬ２）の電圧は、第１のブロック選択信号（ＢＬＫＷＬ１）の電圧よりも小さく又は同じに活性化される。
【0115】
一実施形態において、このような第１のブロック選択信号（ＢＬＫＷＬ１）及び第２のブロック選択信号（ＢＬＫＷＬ２）の電圧制御は、第１のブロック選択信号（ＢＬＫＷＬ１）及び第２のブロック選択信号（ＢＬＫＷＬ２）の活性化タイミングを制御することで具現される。すなわち、図１３ａに示すように、第１のブロック選択信号（ＢＬＫＷＬｉ１）の活性化時点は、第２のブロック選択信号（ＢＬＫＷＬｉ２）の活性化時点よりも早いように制御される。
【0116】
一方、プログラム動作時、駆動信号（ＳＩ）の電圧（ＶＳＩ）が下がる区間で、選択パストランジスタブロックのシリアルゲートトランジスタ（ＳＧＴ）がオフとなり、駆動信号（ＳＩ）の電圧（ＶＳＩ）がワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さくなる。この場合、例えば、時点（Ｔｆ）で、選択パストランジスタブロックに印加される第２のブロック選択信号（ＢＬＫＷＬ２）の電圧は、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく非活性化され、第１のブロック選択信号（ＢＬＫＷＬ１）の電圧は、第２のブロック選択信号（ＢＬＫＷＬ２）の電圧よりも小さく又は同じに非活性化される。
【0117】
一実施形態において、このような第１のブロック選択信号（ＢＬＫＷＬ１）及び第２のブロック選択信号（ＢＬＫＷＬ２）の電圧制御は、第１のブロック選択信号（ＢＬＫＷＬ１）及び第２のブロック選択信号（ＢＬＫＷＬ２）の非活性化タイミングを制御することで具現される。すなわち、図１３ａに示すように、第１のブロック選択信号（ＢＬＫＷＬｉ１）の非活性化時点は、第２のブロック選択信号（ＢＬＫＷＬｉ２）の非活性化時点よりも早いように制御される。
【0118】
図１３ｄには、プログラム動作時、非選択パストランジスタブロックに対して、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）、第１のゲート（Ｇ１）に印加される第１のブロック選択信号（ＢＬＫＷＬ１）、及び第２のゲート（Ｇ２）に印加される第２のブロック選択信号（ＢＬＫＷＬ２）の例示的なタイミング及び波形が図示されている。
【0119】
図１３ｅには、プログラム動作時，非選択パストランジスタブロックに対して、駆動信号（ＳＩ）、上述した第１のゲート信号（Ｇ１）に対応する第１のブロック選択信号（ＢＬＫＷＬ１）、上述した第２のゲート信号（Ｇ２）に対応するブロック選択信号（ＢＬＫＷＬ２）、及びワード線（ＷＬ）の例示的な電圧レベル及び水平方向（Ｘ）に沿った電界の分布が示されている。図１３ｅは、プログラム動作時、駆動信号（ＳＩ）の電圧（ＶＳＩ）が完全に上昇した区間、例えば、図１３ｄの時点（Ｔ１）に該当する。
【0120】
図１３ｄ及び図１３ｅを参照すると、プログラム動作時、非選択パストランジスタブロックのシリアルゲートトランジスタ（ＳＧＴ）がオフ状態を保持し、駆動信号（ＳＩ）の電圧（ＶＳＩ）がワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きくなる。この場合、例えば、時点（Ｔ１）で、非選択パストランジスタブロックに印加される第２のブロック選択信号（ＢＬＫＷＬ２）の電圧は、駆動信号（ＳＩ）の電圧（ＶＳＩ）よりも小さく（例えば、０Ｖに）非活性化され、非選択パストランジスタブロックに印加される第１のブロック選択信号（ＢＬＫＷＬ１）の電圧は、第２のブロック選択信号（ＢＬＫＷＬ２）の電圧よりも大きく又は同じに（例えば、１５Ｖに）非活性化される。
【0121】
図４及び図５で上述したように、本発明の一実施形態によるシリアルゲートトランジスタ（ＳＧＴ）及びブロック選択信号（ＢＬＫＷＬ１、ＢＬＫＷＬ２）の制御から、プログラム動作時に発生するピーク電界（Ｅ１、Ｅ２、Ｅ３）を減少させることができる。
【0122】
図１４ａ～図１４ｃは、本発明の一実施形態による不揮発性メモリ装置の消去動作時、パストランジスタブロックに含まれるシリアルゲートトランジスタの動作を示す図である。消去動作時、選択メモリブロックに対応する選択パストランジスタブロックに含まれる複数のシリアルゲートトランジスタはいずれも、オン状態を保持し、非選択メモリブロックに対応する非選択パストランジスタブロックに含まれる複数のシリアルゲートトランジスタはいずれも、オフ状態を保持する。
【0123】
図１４ａには、消去動作時、選択パストランジスタブロックに対して、駆動信号（ＳＩ）、上述した第１のゲート信号（Ｇ１）に対応する第１のブロック選択信号（ＢＬＫＷＬ１）、上述した第２のゲート信号（Ｇ２）に対応するブロック選択信号（ＢＬＫＷＬ２）、及びワード線（ＷＬ）の例示的な電圧レベル及び水平方向（Ｘ）に沿った電界の分布が示されている。
【0124】
図１４ａを参照すると、消去動作時、選択パストランジスタブロックのシリアルゲートトランジスタ（ＳＧＴ）は、オン状態を保持する。この場合、選択パストランジスタブロックに印加される第１のブロック選択信号（ＢＬＫＷＬ１）の電圧、及び第２のブロック選択信号（ＢＬＫＷＬ２）の電圧は、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも大きく活性化される。例えば、図１４ａに示すように、駆動信号（ＳＩ）の電圧（ＶＳＩ）及びワード線（ＷＬ）の電圧（ＶＷＬ）は、接地電圧（０Ｖ）を保持し、第１のブロック選択信号（ＢＬＫＷＬ２）の電圧及び第２のブロック選択信号（ＢＬＫＷＬ２）の電圧は、電源電圧（ＶＤＤ）を保持する。この場合、水平方向（Ｘ）に沿った電界の分布は均一であり、ピーク電界による問題が生じない。
【0125】
図１４ｂには、消去動作時、非選択パストランジスタブロックに対して、第１のソース－ドレイン領域２１０に印加される駆動信号（ＳＩ）の電圧（ＶＳＩ）、第２のソース－ドレイン領域２２０に連結されるワード線（ＷＬ）の電圧（ＶＷＬ）、第１のゲート（Ｇ１）に印加される第１のブロック選択信号（ＢＬＫＷＬ１）、及び第２のゲート（Ｇ２）に印加される第２のブロック選択信号（ＢＬＫＷＬ２）の例示的なタイミング及び波形が示されている。
【0126】
図１４ｃには、プログラム動作時、非選択パストランジスタブロックに対して、駆動信号（ＳＩ）、上述した第１のゲート信号（Ｇ１）に対応する第１のブロック選択信号（ＢＬＫＷＬ１）、上述した第２のゲート信号（Ｇ２）に対応するブロック選択信号（ＢＬＫＷＬ２）、及びワード線（ＷＬ）の例示的な電圧レベル及び水平方向（Ｘ）に沿った電界の分布が示されている。図１４ｃは、消去動作時、ワード線（ＷＬ）の電圧（ＶＷＬ）が完全に上昇した区間、例えば、図１４ｂの時点（Ｔ２）に該当する。
【0127】
図１４ｂ及び図１４ｃを参照すると、消去動作時、非選択パストランジスタブロックのシリアルゲートトランジスタ（ＳＧＴ）がオフ状態を保持し、駆動信号（ＳＩ）の電圧（ＶＳＩ）がワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さくなる。この場合、例えば、時点（Ｔ２）で、非選択パストランジスタブロックに印加される第１のブロック選択信号（ＢＬＫＷＬ１）の電圧は、ワード線（ＷＬ）の電圧（ＶＷＬ）よりも小さく （例えば、０Ｖに）非活性化され、非選択パストランジスタブロックに印加される第２のブロック選択信号（ＢＬＫＷＬ２）の電圧は、第１のブロック選択信号（ＢＬＫＷＬ１）の電圧よりも大きく又は同じに （例えば、１５Ｖに）非活性化される。
【0128】
図４及び図５を参照して説明したように、本発明の一実施形態によるシリアルゲートトランジスタ（ＳＧＴ）及びブロック選択信号（ＢＬＫＷＬ１、ＢＬＫＷＬ２）の制御から、消去動作時に発生するピーク電界（Ｅ４）を減少させることができる。
【0129】
図１５は、本発明の一実施形態による不揮発性メモリ装置に含まれるブロックデコーダの一実施形態を示す図である。
【0130】
図１５に示すように、ブロックデコーダ（ＢＤＥＣ）は、複数の転送ゲート、例えば、第１～第４の転送ゲート（ＴＧ１～ＴＧ４）、第１のタイミング制御回路（ＴＭＣ１）、及び第２のタイミング制御回路（ＴＭＣ２）を含む。
【0131】
ブロックデコーダ（ＢＤＥＣ）は、第１～第４の転送ゲート（ＴＧ１～ＴＧ４）を用いて、電圧生成器（ＶＧ１、ＶＧ２）から提供される電圧（ＶＰＰ１、ＶＰＰ２）を選択的に伝達し、第１のタイミング制御回路（ＴＭＣ１）及び第２のタイミング制御回路（ＴＭＣ２）を用いて、タイミングを制御することで、第１のブロック選択信号（ＢＬＫＷＬ１）、及び第２のブロック選択信号（ＢＬＫＷＬ２）を生成する。
【0132】
第１～第４の転送ゲート（ＴＧ１～ＴＧ４）は、第１～第４の転送ゲート信号（ＣＯＮ１～ＣＯＮ４）に基づいて、それぞれ選択的にオンとなる。図１５には、第１～第４の転送ゲート信号（ＣＯＮ１～ＣＯＮ２）及びインバータ（ＩＮＶ１～ＩＮＶ４）による反転信号に基づいて動作する第１～第４の転送ゲート（ＴＧ１～ＴＧ４）を示しているが、本発明の実施形態はこれに限定されるものではない。第１のタイミング制御回路（ＴＭＣ１）及び第２のタイミング制御回路（ＴＭＣ２）は、第１のタイミング制御信号（ＴＭ１）及び第２のタイミング制御信号（ＴＭ２）にそれぞれ基づいて、第１のブロック選択信号（ＢＬＫＷＬ１）及び第２のブロック選択信号（ＢＬＫＷＬ２）の活性化タイミング及び非活性化タイミングを制御する。また、第１のタイミング制御回路（ＴＭＣ１）及び第２のタイミング制御回路（ＴＭＣ２）は、ブロックアドレス（Ｂ＿ＡＤＤＲ）又はこれをデコードした信号に基づいて、選択的にイネーブルされる。
【0133】
例えば、図７における制御回路５５０は、不揮発性メモリ装置の動作モード、すなわち、プログラム動作、読出し動作、又は消去動作に符合するように、転送ゲート信号（ＣＯＮ１～ＣＯＮ４）、及びタイミング制御信号（ＴＭ１、ＴＭ２）を生成して提供する。
【0134】
電圧生成器（ＶＧ１、ＶＧ２）は、図７における電圧生成器５６０に含まれる。電圧生成器（ＶＧ１、ＶＧ２）は、チャージポンプ、電圧レギュレーターなどの様々な構成で具現される。電圧生成器（ＶＧ１、ＶＧ２）は、図７における制御回路５５０の制御によって、不揮発性メモリ装置の動作モード、すなわち、プログラム動作、読出し動作、又は消去動作に符合するように、電圧（ＶＰＰ１、ＶＰＰ２）を生成して提供する。
【0135】
図１６は、本発明の一実施形態によるメモリ装置を示す断面図である。
【0136】
図１６に示すように、メモリ装置５０００は、Ｃ２Ｃ（ｃｈｉｐ ｔｏ ｃｈｉｐ）構造である。ここで、Ｃ２Ｃ構造は、セル領域（ＣＲＥＧ）を含む少なくとも１つの上部チップと、周辺回路領域（ＰＲＥＧ）を含む下部チップとをそれぞれ製作した後、少なくとも１つの上部チップと下部チップをボンディング（ｂｏｎｄｉｎｇ）方式により、互いに連結することを意味する。一例として、ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルパターンと、下部チップの最上部メタル層に形成されたボンディングメタルパターンとを互いに電気的又は物理的に連結する方式を意味する。例えば、ボンディングメタルパターンが銅（Ｃｕ）からなる場合、ボンディング方式は、Ｃｕ－Ｃｕボンディング方式である。他の例として、ボンディングメタルパターンは、アルミニウム（Ａｌ）、又は、タングステン（Ｗ）でも形成可能である。
【0137】
メモリ装置５０００は、セル領域を有する上部チップを少なくとも１つ以上含む。例えば、図１６に示すように、メモリ装置５０００は、２つの上部チップを含むように具現される。但し、これは例示に過ぎず、上部チップの数は、これに限定されない。メモリ装置５０００が２つの上部チップを含むように具現される場合、第１のセル領域（ＣＲＥＧ１）を含む第１の上部チップ、第２のセル領域（ＣＲＥＧ２）を含む第２の上部チップ、及び周辺回路領域（ＰＲＥＧ）を含む下部チップをそれぞれ製造した後に、第１の上部チップ、第２の上部チップ、及び下部チップを、ボンディング方式により互いに連結することで、メモリ装置５０００が製造される。第１の上部チップは、反転して、下部チップにボンディング方式で連結され、第２の上部チップも反転して、第１の上部チップにボンディング方式で連結される。以下の説明では、第１の上部チップ及び第２の上部チップが反転される前を基準に、第１及び第２の上部チップの上部と下部が定義される。すなわち、図１６において、下部チップの上部は、＋Ｚ軸方向を基準に定義された上部を意味し、第１及び第２の上部チップのそれぞれの上部は、－Ｚ軸方向を基準に定義された上部を意味する。但し、これは、例示に過ぎず、第１の上部チップ及び第２の上部チップのいずれか１つだけが反転されて、ボンディング方式で連結されてもよい。
【0138】
メモリ装置５０００の周辺回路領域（ＰＲＥＧ）と第１及び第２のセル領域（ＣＲＥＧ１、ＣＲＥＧ２）のそれぞれは、外部パッドボンディング領域（ＰＡ）、ワード線ボンディング領域（ＷＬＢＡ）、及びビット線ボンディング領域（ＢＬＢＡ）を含む。
【0139】
周辺回路領域（ＰＲＥＧ）は、第１の基板５２１０、及び第１の基板５２１０に形成される複数の回路素子５２２０ａ、５２２０ｂ、５２２０ｃを含む。複数の回路素子５２２０ａ、５２２０ｂ、５２２０ｃ上には、１つ又はそれ以上の絶縁層を含む層間絶縁層５２１５が提供され、層間絶縁層５２１５内には、複数の回路素子５２２０ａ、５２２０ｂ、５２２０ｃを連結する複数のメタル配線が提供される。例えば、複数のメタル配線は、複数の回路素子５２２０ａ、５２２０ｂ、５２２０ｃのそれぞれに連結される第１のメタル配線５２３０ａ、５２３０ｂ、５２３０ｃ、第１のメタル配線５２３０ａ、５２３０ｂ、５２３０ｃ上に形成される第２のメタル配線５２４０ａ、５２４０ｂ、５２４０ｃを含む。複数のメタル配線は、様々な導電性材料のうちの少なくとも１つからなる。例えば、第１のメタル配線５２３０ａ、５２３０ｂ、５２３０ｃは、相対的に電気的比抵抗の高いタングステンからなり、第２のメタル配線５２４０ａ、５２４０ｂ、５２４０ｃは、相対的に電気的比抵抗の低い銅からなる。
【0140】
本明細書では、第１のメタル配線５２３０ａ、５２３０ｂ、５２３０ｃと、第２のメタル配線５２４０ａ、５２４０ｂ、５２４０ｃだけを示して説明しているが、これに限定されるものではなく、第２のメタル配線５２４０ａ、５２４０ｂ、５２４０ｃ上に少なくとも１つ以上の追加メタル配線を更に形成してもよい。この場合、第２のメタル配線５２４０ａ、５２４０ｂ、５２４０ｃは、アルミニウムからなる。そして、第２のメタル配線５２４０ａ、５２４０ｂ、５２４０ｃ上に形成される追加メタル配線の少なくとも一部は、第２のメタル配線５２４０ａ、５２４０ｂ、５２４０ｃのアルミニウムよりも低い電気的比抵抗を有する銅などからなる。
【0141】
層間絶縁層５２１５は、第１の基板５２１０上に配置され、シリコン酸化物、シリコン窒化物などのような絶縁物質を含む。
【0142】
第１及び第２のセル領域（ＣＲＥＧ１、ＣＲＥＧ２）はそれぞれ、少なくとも１つのメモリブロックを含む。第１のセル領域（ＣＲＥＧ１）は、第２の基板５３１０と共通ソース線５３２０を含む。第２の基板５３１０上には、第２の基板５３１０の上面に垂直な方向（Ｚ軸方向）に沿って、複数のワード線５３３１～５３３８：５３３０が積層される。ワード線５３３０の上部及び下部には、ストリング選択線と接地選択線が配置され、ストリング選択線と接地選択線との間に、複数のワード線５３３０が配置される。同様に、第２のセル領域（ＣＲＥＧ２）は、第３の基板５４１０と共通ソース線５４２０を含み、第３の基板５４１０の上面に垂直な方向（Ｚ軸方向）に沿って、複数のワード線５４３１～５４３８：５４３０が積層される。第２の基板５３１０及び第３の基板５４１０は、様々な材料からなり、例えば、シリコン基板、シリコン－ゲルマニウム基板、ゲルマニウム基板、又は、単結晶シリコン基板に成長された単結晶エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を有する基板である。第１及び第２のセル領域（ＣＲＥＧ１、ＣＲＥＧ２）のそれぞれには、複数のチャンネル構造体（ＣＨ）が形成される。
【0143】
一実施形態において、Ａ１に示すように、チャンネル構造体（ＣＨ）は、ビット線ボンディング領域（ＢＬＢＡ）に提供され、第２の基板５３１０の上面に垂直な方向に延在して、ワード線５３３０、ストリング選択線、及び接地選択線を貫通する。チャンネル構造体（ＣＨ）は、データ保存層、チャンネル層、及び埋立絶縁層などを含む。チャンネル層は、ビット線ボンディング領域（ＢＬＢＡ）において、第１のメタル配線５３５０ｃ及び第２のメタル配線５３６０ｃと電気的に連結される。例えば、第２のメタル配線５３６０ｃは、ビット線であり、第１のメタル配線５３５０ｃを介して、チャンネル構造体（ＣＨ）に連結される。ビット線５３６０ｃは、第２の基板５３１０の上面に平行な第１の方向（Ｙ軸方向）に沿って、延在する。
【0144】
一実施形態において、Ａ２に示すように、チャンネル構造体（ＣＨ）は、互いに連結された下部チャンネル（ＬＣＨ）及び上部チャンネル（ＵＣＨ）を含む。例えば、チャンネル構造体（ＣＨ）は、下部チャンネル（ＬＣＨ）に対する工程及び上部チャンネル（ＵＣＨ）に対する工程により、形成される。下部チャンネル（ＬＣＨ）は、第２の基板５３１０の上面に垂直な方向に延在して、共通ソース線５３２０及び下部ワード線５３３１、５３３２を貫通する。下部チャンネル（ＬＣＨ）は、データ保存層、チャンネル層、及び埋立絶縁層などを含み、上部チャンネル（ＵＣＨ）に連結される。上部チャンネル（ＵＣＨ）は、上部ワード線５３３３～５３３８を貫通する。上部チャンネル（ＵＣＨ）は、データ保存層、チャンネル層、及び埋立絶縁層などを含み、上部チャンネル（ＵＣＨ）のチャンネル層は、第１のメタル配線５３５０ｃ及び第２のメタル配線５３６０ｃと電気的に連結される。チャンネルの長さが長くなるほど、工程上の理由から、一定の幅を有するチャンネルを形成することは難しくなる。本発明の一実施形態によるメモリ装置５０００は、順次の工程で形成される下部チャンネル（ＬＣＨ）と上部チャンネル（ＵＣＨ）により、改善した幅均一性を有するチャンネルを備えることができる。
【0145】
Ａ２に示すように、チャンネル構造体（ＣＨ）が下部チャンネル（ＬＣＨ）及び上部チャンネル（ＵＣＨ）を含むように形成された場合、下部チャンネル（ＬＣＨ）及び上部チャンネル（ＵＣＨ）の境界付近に位置するワード線は、ダミーワード線である。例えば、下部チャンネル（ＬＣＨ）及び上部チャンネル（ＵＣＨ）の境界を形成するワード線５３３２及びワード線５３３３は、ダミーワード線である。この場合、ダミーワード線に連結されたメモリセルには、データが保存されない。又は、ダミーワード線に連結されたメモリセルに対応するページ（ｐａｇｅ）の数は、一般のワード線に連結されたメモリセルに対応するページの数よりも少ない。ダミーワード線に印加される電圧レベルは、一般のワード線に印加される電圧レベルとは異なり、このため、下部チャンネル（ＬＣＨ）と上部チャンネル（ＵＣＨ）の間の不均一なチャンネル幅が、メモリ装置の動作に及ぶ影響を減少させる。
【0146】
一方、Ａ２において、下部チャンネル（ＬＣＨ）が貫通する下部ワード線５３３１、５３３２の数が、上部チャンネル（ＵＣＨ）が貫通する上部ワード線５３３３～５３３８の数よりも少ないことを示している。但し、これは、例示に過ぎず、本発明は、これに限定されない。他の例として、下部チャンネル（ＬＣＨ）を貫通する下部ワード線の数が、上部チャンネル（ＵＣＨ）が貫通する上部ワード線の数と同一又はより多く形成され得る。また、以上で説明した第１のセル領域（ＣＲＥＧ１）に配置されたチャンネル構造体（ＣＨ）の構造及び連結関係は、第２のセル領域（ＣＲＥＧ２）に配置されたチャンネル構造体（ＣＨ）にも同様に適用可能である。
【0147】
ビット線ボンディング領域（ＢＬＢＡ）において、第１のセル領域（ＣＲＥＧ１）には、第１の貫通電極（ＴＨＶ１）が提供され、第２のセル領域（ＣＲＥＧ２）には、第２の貫通電極（ＴＨＶ２）が提供される。図１６に示すように、第１の貫通電極（ＴＨＶ１）は、共通ソース線５３２０及び複数のワード線５３３０を貫通する。但し、これは、例示に過ぎず、第１の貫通電極（ＴＨＶ１）は、第２の基板５３１０を更に貫通し得る。第１の貫通電極（ＴＨＶ１）は、導電性物質を含む。又は、第１の貫通電極（ＴＨＶ１）は、絶縁物質で取り囲まれた導電性物質を含む。第２の貫通電極（ＴＨＶ２）も、第１の貫通電極（ＴＨＶ１）と同一の形状及び構造で提供される。
【0148】
一実施形態において、第１の貫通電極（ＴＨＶ１）と第２の貫通電極（ＴＨＶ２）は、第１の貫通メタルパターン５３７２ｄ、及び第２の貫通メタルパターン５４７２ｄを通じて、電気的に連結される。第１の貫通メタルパターン５３７２ｄは、第１のセル領域（ＣＲＥＧ１）を含む第１の上部チップの下端に形成され、第２の貫通メタルパターン５４７２ｄは、第２のセル領域（ＣＲＥＧ２）を含む第２の上部チップの上端に形成される。第１の貫通電極（ＴＨＶ１）は、第１のメタル配線５３５０ｃ及び第２のメタル配線５３６０ｃと電気的に連結される。第１の貫通電極（ＴＨＶ１）と第１の貫通メタルパターン５３７２ｄの間に下部ビア５３７１ｄが形成され、第２の貫通電極（ＴＨＶ２）と第２の貫通メタルパターン５４７２ｄの間に上部ビア５４７１ｄが形成される。第１の貫通メタルパターン５３７２ｄと第２の貫通メタルパターン５４７２ｄは、ボンディング方式で連結される。
【0149】
また、ビット線ボンディング領域（ＢＬＢＡ）において、周辺回路領域（ＰＲＥＧ）の最上部メタル層には、上部メタルパターン５２５２が形成され、第１のセル領域（ＣＲＥＧ１）の最上部メタル層には、上部メタルパターン５２５２と同一形状の上部メタルパターン５３９２が形成される。第１のセル領域（ＣＲＥＧ１）の上部メタルパターン５３９２と周辺回路領域（ＰＲＥＧ）の上部メタルパターン５２５２は、ボンディング方式により互いに電気的に連結される。ビット線ボンディング領域（ＢＬＢＡ）において、ビット線５３６０ｃは、周辺回路領域（ＰＲＥＧ）に含まれたページバッファと電気的に連結される。例えば、周辺回路領域（ＰＲＥＧ）の回路素子５２２０ｃのうちの一部は、ページバッファを提供し、ビット線５３６０ｃは、第１のセル領域（ＣＲＥＧ１）の上部ボンディングメタル５３７０ｃと周辺回路領域（ＰＲＥＧ）の上部ボンディングメタル５２７０ｃを通じて、ページバッファを提供する回路素子５２２０ｃと電気的に連結される。
【0150】
ついで、図１６を参照すると、ワード線ボンディング領域（ＷＬＢＡ）において、第１のセル領域（ＣＲＥＧ１）のワード線５３３０は、第２の基板５３１０の上面に平行な第２の方向（Ｘ軸方向）に沿って延在し、複数のセルコンタクトプラグ５３４１～５３４７：５３４０に連結される。ワード線５３３０に連結されるセルコンタクトプラグ５３４０の上部には、第１のメタル配線５３５０ｂと第２のメタル配線５３６０ｂが順次連結される。セルコンタクトプラグ５３４０は、ワード線ボンディング領域（ＷＬＢＡ）において、第１のセル領域（ＣＲＥＧ１）の上部ボンディングメタル５３７０ｂと周辺回路領域（ＰＲＥＧ）の上部ボンディングメタル５２７０ｂを通じて、周辺回路領域（ＰＲＥＧ）に連結される。
【0151】
セルコンタクトプラグ５３４０は、周辺回路領域（ＰＲＥＧ）に含まれたロウデコーダと電気的に連結される。例えば、周辺回路領域（ＰＲＥＧ）の回路素子５２２０ｂのうちの一部は、ロウデコーダを提供し、セルコンタクトプラグ５３４０は、第１のセル領域（ＣＲＥＧ１）の上部ボンディングメタル５３７０ｂと周辺回路領域（ＰＲＥＧ）の上部ボンディングメタル５２７０ｂを通じて、ロウデコーダを提供する回路素子５２２０ｂと電気的に連結される。一実施形態において、ロウデコーダを提供する回路素子５２２０ｂの動作電圧は、ページバッファを提供する回路素子５２２０ｃの動作電圧とは異なる。例えば、ページバッファを提供する回路素子５２２０ｃの動作電圧は、ロウデコーダを提供する回路素子５２２０ｂの動作電圧よりも大きい。
【0152】
同様に、ワード線ボンディング領域（ＷＬＢＡ）において、第２のセル領域（ＣＲＥＧ２）のワード線５４３０は、第３の基板５４１０の上面に平行な第２の方向（Ｘ軸方向）に沿って延在し、複数のセルコンタクトプラグ５４４１～５４４７：５４４０に連結される。セルコンタクトプラグ５４４０は、第２のセル領域（ＣＲＥＧ２）の上部メタルパターン、第１のセル領域（ＣＲＥＧ１）の下部メタルパターン及び上部メタルパターン、そして、セルコンタクトプラグ５３４８を通じて、周辺回路領域（ＰＲＥＧ）に連結される。
【0153】
ワード線ボンディング領域（ＷＬＢＡ）において、第１のセル領域（ＣＲＥＧ１）には、上部ボンディングメタル５３７０ｂが形成され、周辺回路領域（ＰＲＥＧ）には、上部ボンディングメタル５２７０ｂが形成される。１セル領域（ＣＲＥＧ１）の上部ボンディングメタル５３７０ｂと周辺回路領域（ＰＲＥＧ）の上部ボンディングメタル５２７０ｂは、ボンディング方式により、互いに電気的に連結される。上部ボンディングメタル５３７０ｂと上部ボンディングメタル５２７０ｂは、アルミニウム、銅、又はタングステンなどからなる。
【0154】
外部パッドボンディング領域（ＰＡ）において、第１のセル領域（ＣＲＥＧ１）の下部には、下部メタルパターン５３７１ｅが形成され、第２のセル領域（ＣＲＥＧ２）の上部には、上部メタルパターン５４７２ａが形成される。第１のセル領域（ＣＲＥＧ１）の下部メタルパターン５３７１ｅ、及び第２のセル領域（ＣＲＥＧ２）の上部メタルパターン５４７２ａは、外部パッドボンディング領域（ＰＡ）において、ボンディング方式により連結される。同様に、第１のセル領域（ＣＲＥＧ１）の上部には、上部メタルパターン５３７２ａが形成され、周辺回路領域（ＰＲＥＧ）の上部には、上部メタルパターン５２７２ａが形成される。第１のセル領域（ＣＲＥＧ１）の上部メタルパターン５３７２ａ、及び周辺回路領域（ＰＲＥＧ）の上部メタルパターン５２７２ａは、ボンディング方式により連結される。
【0155】
外部パッドボンディング領域（ＰＡ）には、共通ソース線コンタクトプラグ５３８０、５４８０が配置される。共通ソース線コンタクトプラグ５３８０、５４８０は、金属、金属化合物、又はドーピングされたポリシリコンなどの導電性物質からなる。第１のセル領域（ＣＲＥＧ１）の共通ソース線コンタクトプラグ５３８０は、共通ソース線５３２０と電気的に連結され、第２のセル領域（ＣＲＥＧ２）の共通ソース線コンタクトプラグ５４８０は、共通ソース線５４２０と電気的に連結される。第１のセル領域（ＣＲＥＧ１）の共通ソース線コンタクトプラグ５３８０の上部には、第１のメタル配線５３５０ａと第２のメタル配線５３６０ａが順次積層され、第２のセル領域（ＣＲＥＧ２）の共通ソース線コンタクトプラグ５４８０の上部には、第１のメタル配線５４５０ａと第２のメタル配線５４６０ａが順次積層される。
【0156】
外部パッドボンディング領域（ＰＡ）には、入出力パッド５２０５、５４０５、５４０６が配置される。図１６を参照すると、下部絶縁膜５２０１が第１の基板５２１０の下面を覆い、下部絶縁膜５２０１上に、第１の入出力パッド５２０５が形成される。第１の入出力パッド５２０５は、第１の入出力コンタクトプラグ５２０３を通じて、周辺回路領域（ＰＲＥＧ）に配置される複数の回路素子５２２０ａの少なくとも１つに連結され、下部絶縁膜５２０１により、第１の基板５２１０と分離される。また、第１の入出力コンタクトプラグ５２０３と第１の基板５２１０の間には、側面絶縁膜が配置されて、第１の入出力コンタクトプラグ５２０３と第１の基板５２１０を電気的に分離する。
【0157】
第３の基板５４１０の上には、第３の基板５４１０の上面を覆う上部絶縁膜５４０１が形成される。上部絶縁膜５４０１上には、第２の入出力パッド５４０５、及び／又は第３の入出力パッド５４０６が配置される。第２の入出力パッド５４０５は、第２の入出力コンタクトプラグ５４０３、５３０３を通じて、周辺回路領域（ＰＲＥＧ）に配置される複数の回路素子５２２０ａの少なくとも１つに連結され、第３の入出力パッド５４０６は、第３の入出力コンタクトプラグ５４０４、５３０４を通じて、周辺回路領域（ＰＲＥＧ）に配置される複数の回路素子５２２０ａの少なくとも１つに連結される。
【0158】
一実施形態において、入出力コンタクトプラグが配置される領域には、第３の基板５４１０が配置されない。例えば、Ｂに示すように、第３の入出力コンタクトプラグ５４０４は、第３の基板５４１０の上面に平行な方向で第３の基板５４１０と分離され、第２のセル領域（ＣＲＥＧ２）の層間絶縁層５４１５を貫通して、第３の入出力パッド５４０６に連結される。この場合、第３の入出力コンタクトプラグ５４０４は、様々な工程で形成される。
【0159】
例示的に、Ｂ１に示すように、第３の入出力コンタクトプラグ５４０４は、第３の方向（Ｚ軸方向）に延在し、上部絶縁膜５４０１に行くほど、径が大きくなるように形成される。すなわち、Ａ１で説明したチャンネル構造体（ＣＨ）の径は、上部絶縁膜５４０１に行くほど小さくなるように形成されるのに対して、第３の入出力コンタクトプラグ５４０４の径は、上部絶縁膜５４０１に行くほど大きくなるように形成される。例えば、第３の入出力コンタクトプラグ５４０４は、第２のセル領域（ＣＲＥＧ２）と第１のセル領域（ＣＲＥＧ１）がボンディング方式で結合された後に形成される。
【0160】
また、例示的に、Ｂ２に示すように、第３の入出力コンタクトプラグ５４０４は、第３の方向（Ｚ軸方向）に延在し、上部絶縁膜５４０１に行くほど、径が小さくなるように形成される。すなわち、第３の入出力コンタクトプラグ５４０４の径は、チャンネル構造体（ＣＨ）と同様に、上部絶縁膜５４０１に行くほど小さくなるように形成される。例えば、第３の入出力コンタクトプラグ５４０４は、第２のセル領域（ＣＲＥＧ２）と第１のセル領域（ＣＲＥＧ１）のボンディング結合前に、セルコンタクトプラグ５４４０と共に形成される。
【0161】
他の実施形態において、入出力コンタクトプラグは、第３の基板５４１０と重なるように配置される。例えば、Ｃに示すように、第２の入出力コンタクトプラグ５４０３は、第２のセル領域（ＣＲＥＧ２）の層間絶縁層５４１５を第３の方向（Ｚ軸方向）に貫通して形成され、第３の基板５４１０を通じて、第２の入出力パッド５４０５に電気的に連結される。この場合、第２の入出力コンタクトプラグ５４０３と第２の入出力パッド５４０５の連結構造は、様々な方式で具現される。
【0162】
例示的に、Ｃ１に示すように、第３の基板５４１０を貫通する開口部５４０８が形成され、第２の入出力コンタクトプラグ５４０３は、第３の基板５４１０に形成された開口部５４０８を通じて、直接、第２の入出力パッド５４０５に連結される。この場合、Ｃ１に示すように、第２の入出力コンタクトプラグ５４０３の径は、第２の入出力パッド５４０５に行くほど大きくなるように形成される。但し、これは、例示に過ぎず、第２の入出力コンタクトプラグ５４０３の径は、第２の入出力パッド５４０５に行くほど小さくなるように形成されてもよい。
【0163】
例示的に、Ｃ２に示すように、第３の基板５４１０を貫通する開口部５４０８が形成され、開口部５４０８内には、コンタクト５４０７が形成される。コンタクト５４０７の一端部は、第２の入出力パッド５４０５に連結され、他端部は、第２の入出力コンタクトプラグ５４０３に連結される。これにより、第２の入出力コンタクトプラグ５４０３が開口部５４０８内のコンタクト５４０７を通じて、第２の入出力パッド５４０５と電気的に連結される。この場合、Ｃ２に示すように、コンタクト５４０７の径は、第２の入出力パッド５４０５に行くほど大きくなり、第２の入出力コンタクトプラグ５４０３の径は、第２の入出力パッド５４０５に行くほど小さくなるように形成される。例えば、第３の入出力コンタクトプラグ５４０３は、第２のセル領域（ＣＲＥＧ２）と第１のセル領域（ＣＲＥＧ１）のボンディング結合前に、セルコンタクトプラグ５４４０と共に形成され、コンタクト５４０７は、第２のセル領域（ＣＲＥＧ２）と第１のセル領域（ＣＲＥＧ１）のボンディング結合後に形成される。
【0164】
また、例示的にＣ３に示すように、第３の基板５４１０の開口部５４０８の上面には、Ｃ２と比較して、ストッパ（ｓｔｏｐｐｅｒ）５４０９が更に形成される。ストッパ５４０９は、共通ソース線５４２０と同一層に形成されたメタル配線である。但し、これは、例示に過ぎず、ストッパ５４０９は、ワード線５４３０の少なくとも１つと同一層に形成されたメタル配線でもよい。第２の入出力コンタクトプラグ５４０３は、コンタクト５４０７及びストッパ５４０９を通じて、第２の入出力パッド５４０５と電気的に連結される。
【0165】
一方、第２のセル領域（ＣＲＥＧ２）の第２及び第３の入出力コンタクトプラグ５４０３、５４０４と同様に、第１のセル領域（ＣＲＥＧ１）の第２及び第３の入出力コンタクトプラグ５３０３、５３０４はそれぞれ、下部メタルパターン５３７１ｅに行くほど、径が小さくなるか、又は、下部メタルパターン５３７１ｅに行くほど、径が大きくなるように形成される。
【0166】
一方、実施形態により、第３の基板５４１０には、スリット（ｓｌｉｔ）５４１１が形成される。例えば、スリット５４１１は、外部パッドボンディング領域（ＰＡ）の任意の位置に形成される。一例として、Ｄに示すように、スリット５４１１は、平面からすると、第２の入出力パッド５４０５とセルコンタクトプラグ５４４０の間に位置する。但し、これは、例示に過ぎず、平面からしたとき、第２の入出力パッド５４０５が、スリット５４１１とセルコンタクトプラグ５４４０の間に位置するように、スリット５４１１が形成される。
【0167】
例示的に、Ｄ１に示すように、スリット５４１１は、第３の基板５４１０を貫通するように形成される。スリット５４１１は、例えば、開口部５４０８を形成するとき、第３の基板５４１０が微細に割れることを防止する用途として用いられる。但し、これは、例示に過ぎず、スリット５４１１は、第３の基板５４１０の厚さに対して、約６０～７０％の深さに形成されてもよい。
【0168】
また、例示的に、Ｄ２に示すように、スリット５４１１内には、導電物質５４１２が形成される。導電物質５４１２は、例えば、外部パッドボンディング領域（ＰＡ）内の回路素子の駆動中に発生した漏洩電流を外部に放電（ｄｉｓｃｈａｒｇｅ）するための用途に用いられる。この場合、導電物質５４１２は、外部の接地線に連結される。
【0169】
また、例示的に、Ｄ３に示すように、スリット５４１１内には、絶縁物質５４１３が形成される。絶縁物質５４１３は、例えば、外部パッドボンディング領域（ＰＡ）に配置された第２の入出力パッド５４０５及び第２の入出力コンタクトプラグ４０３を、ワード線ボンディング領域（ＷＬＢＡ）と電気的に分離するために形成される。スリット５４１１内に絶縁物質５４１３を形成することで、第２の入出力パッド５４０５を通じて提供される電圧が、ワード線ボンディング領域（ＷＬＢＡ）内の第３の基板５４１０上に配置されたメタル層に影響を及ぼすことを遮断することができる。
【0170】
一方、実施形態により、第１～第３の入出力パッド５２０５、５４０５、５４０６は、選択的に形成される。例えば、メモリ装置５０００は、第１の基板５２０１の上部に配置される第１の入出力パッド５２０５だけを含むか、又は、第３の基板５４１０の上部に配置される第２の入出力パッド５４０５だけを含むか、又は、上部絶縁膜５４０１の上部に配置される第３の入出力パッド５４０６だけを含むように具現可能である。
【0171】
一方、実施形態により、第１のセル領域（ＣＲＥＧ１）の第２の基板５３１０、及び第２のセル領域（ＣＲＥＧ２）の第３の基板５４１０の少なくとも１つは、犠牲基板として使用可能であり、ボンディング工程前又は後に、完全に又は一部だけを除去される。基板除去後に追加膜を積層する。例えば、第１のセル領域（ＣＲＥＧ１）の第２の基板５３１０は、周辺回路領域（ＰＲＥＧ）と第１のセル領域（ＣＲＥＧ１）のボンディング前又は後に除去され、共通ソース線５３２０の上面を覆う絶縁膜又は連結のための導電膜が形成される。これと同様に、第２のセル領域（ＣＲＥＧ２）の第３の基板５４１０は、第１のセル領域（ＣＲＥＧ１）と第２のセル領域（ＣＲＥＧ２）のボンディング前又は後に除去され、共通ソース線５４２０の上面を覆う上部絶縁膜５４０１又は連結のための導電膜が形成される。
【0172】
図１７は、本発明の一実施形態による積層型半導体装置の製造過程を説明するための図である。
【0173】
図１７に示すように、第１のウエハ（ＷＦ１）及び第２のウエハ（ＷＦ２）には、それぞれの集積回路が形成される。第１のウエハ（ＷＦ１）には、上述したメモリセルアレイが形成され、第２のウエハ（ＷＦ２）には、周辺回路が形成される。
【0174】
第１のウエハ（ＷＦ１）及び第２のウエハ（ＷＦ２）の集積回路を形成した状態で、第１のウエハ（ＷＦ１）と第２のウエハ（ＷＦ２）をボンディング方式で接着する。接着されたウエハ（ＷＦ１、ＷＦ２）は、複数のチップに切断され、それぞれのチップは、積層された半導体ダイ（ＳＤ１、ＳＤ２）を含む半導体装置２０００に該当する。第１のウエハ（ＷＦ１）の切断部分は、第１の半導体ダイ（ＳＤ１）に該当し、第２のウェイター（ＷＦ２）の切断部分は、第２の半導体ダイ（ＳＤ２）に該当する。図１６におけるメモリ装置は、図１７の製造過程により製造される。
【0175】
図１８は、本発明の一実施形態によるストレージ装置を示すブロック図である。一実施形態において、図１８におけるストレージ装置は、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ又はｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）である。
【0176】
図１８に示すように、ＳＳＤ６０００は、複数の不揮発性メモリ装置６１００と、ＳＳＤコントローラ６２００とを含む。
【0177】
不揮発性メモリ装置６１００は、オプション的に外部高電圧（ＶＰＰ）が提供されるように具現される。不揮発性メモリ装置６１００は、上述した不揮発性メモリ装置３０で具現可能である。
【0178】
本発明の実施形態により、不揮発性メモリ装置６１００は、上述したようなシリアルゲートトランジスタ（ＳＧＴ）を用いて、高電圧をワード線に伝達する。
【0179】
ＳＳＤコントローラ６２００は、複数のチャンネル（ＣＨ１～ＣＨ４）を介して、不揮発性メモリ装置６１００に連結される。ＳＳＤコントローラ６２００は、少なくとも１つのプロセッサ６２１０、バッファメモリ６２２０、誤り訂正回路６２３０、ＡＥＳ（Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ）エンジン６２４０、ホストインターフェース６２５０、及び不揮発性メモリインターフェース６２６０を含む。バッファメモリ６２２０は、ＳＳＤコントローラ６２００の駆動に必要なデータを仮に保存する。また、バッファメモリ６２２０は、書込み要請時、プログラム動作に用いられるデータを、バッファリングする。誤り訂正回路６２３０は、書込み動作でプログラムされるデータの誤り訂正コード値を計算し、読出し動作で読み込まれたデータを、誤り訂正コード値に基づいて誤り訂正し、データ復旧動作で、不揮発性メモリ装置６１００から復旧されたデータの誤りを訂正する。
【0180】
ＡＥＳエンジン６２４０は、ＳＳＤコントローラ６２００に入力されるデータに対する暗号化（ｅｎｃｒｙｐｔｉｏｎ）動作と復号化（ｄｅｃｒｙｐｔｉｏｎ）動作のうちの少なくとも１つを、共通鍵暗号（ｓｙｍｍｅｔｒｉｃ－ｋｅｙ ａｌｇｏｒｉｔｈｍ）を用いて行う。詳細に示していないが、ＡＥＳエンジン６２４０は、暗号化モジュール及び復号化モジュールを含む。実施形態によって、暗号化モジュール及び復号化モジュールは、互いに別のモジュールで具現されることもでき、１つのモジュールで具現されることもできる。
【0181】
以上で説明したように、本発明の一実施形態によるシリアルゲートトランジスタ及びシリアルゲートトランジスタを含む不揮発性メモリ装置は、シリアルゲート構造及びゲート信号の独立した制御から、チャンネルに引き起こされるピーク電界を減少させることができる。ピーク電界の減少により、接合破壊電圧、トンネリング電流、ＧＩＤＬ（ｇａｔｅ ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流、及びホットキャリア注入が減少することで、チャンネルの水平方向の長さを減少させることができ、これによって、シリアルゲートトランジスタ及び不揮発性メモリ装置の面積を減少させることができる。
【産業上の利用可能性】
【0182】
本発明の実施形態は、不揮発性メモリ装置のように、高電圧の伝達が要求される装置及びこれを含むシステムに有用に利用することができる。
【0183】
特に、本発明の実施形態は、メモリカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、ｅＭＭＣ（、ｅｍｂｅｄｄｅｄ ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）、コンピュータ、ノート型（ｌａｐｔｏｐ）パソコン、携帯電話、スマートフォン、ＭＰ３プレイヤー、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲームコンソール、ナビゲーション機器、ウェアラブル機器、ＩｏＴ（ｉｎｔｅｒｎｅｔ ｏｆ ｔｈｉｎｇｓ）機器、ＩｏＥ（ｉｎｔｅｒｎｅｔ ｏｆ ｅｖｅｒｙｔｈｉｎｇ）機器、ｅ－ブック（ｅ－ｂｏｏｋ）、ＶＲ（ｖｉｒｔｕａｌ ｒｅａｌｉｔｙ）機器、ＡＲ（ａｕｇｍｅｎｔｅｄ ｒｅａｌｉｔｙ）機器、サーバシステム、自律走行装置などのような電子機器に更に有用に適用可能である。
【0184】
以上、本発明の好適な実施形態を参照して説明したが、当該技術分野における熟練した当業者は、本発明の思想及び技術領域から逸脱しない範囲内で、本発明を様々に修正及び変更できることを理解するだろう。
【符号の説明】
【0185】
１０ メモリシステム
２０ メモリコントローラ
３０、１０００、６１００ 不揮発性メモリ装置
１００ 半導体基板
１０１ Ｐ型領域
１０２ ディープＮウェル
１０３ Ｐウェル
２１０ 第１のソース－ドレイン領域
２１１ 第１の領域
２１２ 第２の領域
２２１ 第３の領域
２２２ 第４の領域
２２０ 第２のソース－ドレイン領域
２３０ ゲート領域
３１０ 第１のゲート
３１１、３１２ ゲート絶縁膜
３２０ 第２のゲート
５００ メモリセルアレイ
５１０ ページバッファ回路
５２０ データ入出力回路
５３０ 行デコーダ
５５０ 制御回路
５６０ 電圧生成器
６１０～６４０ 第１～第４のパストランジスタブロック
７１１～７１４、７２１～７２４、７３１～７３４、７４１～７４４ ゲート線
８１１～８１６、８２１～８２６ メタル線
５０００ メモリ装置
５２０１ 下部絶縁膜
５２１０ 第１の基板
５２１５、５４１５ 層間絶縁層
５３１０ 第２の基板
５３２０、５４２０ 共通ソース線
５３３０、５４３０ ワード線
５３４０、５４４０ セルコンタクトプラグ
５３８０、５４８０ 共通ソース線コンタクトプラグ
５４０１ 上部絶縁膜
５４１０ 第３の基板
５４４０ セルコンタクトプラグ
６０００ ＳＳＤ
６２００ ＳＳＤコントローラ
６２１０ プロセッサ
６２２０ バッファメモリ
６２３０ 誤り訂正回路（ＥＣＣ）
６２４０ ＡＥＳエンジン
６２５０ ホストインターフェース
６２６０ 揮発性メモリインターフェース
２０ メモリコントローラ
３０、１０００、６１００ 不揮発性メモリ装置
１００ 半導体基板
１０１ Ｐ型領域
１０２ ディープＮウェル
１０３ Ｐウェル
２１０ 第１のソース－ドレイン領域
２１１ 第１の領域
２１２ 第２の領域
２２１ 第３の領域
２２２ 第４の領域
２２０ 第２のソース－ドレイン領域
２３０ ゲート領域
３１０ 第１のゲート
３１１、３１２ ゲート絶縁膜
３２０ 第２のゲート
５００ メモリセルアレイ
５１０ ページバッファ回路
５２０ データ入出力回路
５３０ 行デコーダ
５５０ 制御回路
５６０ 電圧生成器
６１０～６４０ 第１～第４のパストランジスタブロック
７１１～７１４、７２１～７２４、７３１～７３４、７４１～７４４ ゲート線
８１１～８１６、８２１～８２６ メタル線
５０００ メモリ装置
５２０１ 下部絶縁膜
５２１０ 第１の基板
５２１５、５４１５ 層間絶縁層
５３１０ 第２の基板
５３２０、５４２０ 共通ソース線
５３３０、５４３０ ワード線
５３４０、５４４０ セルコンタクトプラグ
５３８０、５４８０ 共通ソース線コンタクトプラグ
５４０１ 上部絶縁膜
５４１０ 第３の基板
５４４０ セルコンタクトプラグ
６０００ ＳＳＤ
６２００ ＳＳＤコントローラ
６２１０ プロセッサ
６２２０ バッファメモリ
６２３０ 誤り訂正回路（ＥＣＣ）
６２４０ ＡＥＳエンジン
６２５０ ホストインターフェース
６２６０ 揮発性メモリインターフェース
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12a】
【図12b】
【図13a】
【図13b】
【図13c】
【図13d】
【図13e】
【図14a】
【図14b】
【図14c】
【図15】
【図16】
【図17】
【図18】