特開 2024-24133 メモリシステムおよび情報処理システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024024133

(43)【公開日】2024-02-22

(54)【発明の名称】メモリシステムおよび情報処理システム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240215BHJP

【ＦＩ】

G06F12/00 564C

G06F12/00 597U

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2022126726

(22)【出願日】2022-08-09

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100176599

【弁理士】

【氏名又は名称】高橋 拓也

(74)【代理人】

【識別番号】100205095

【弁理士】

【氏名又は名称】小林 啓一

(74)【代理人】

【識別番号】100208775

【弁理士】

【氏名又は名称】栗田 雅章

(72)【発明者】

【氏名】加藤木 裕

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CC02

(57)【要約】

【課題】本発明が解決しようとする課題は、接続先のオーディオ装置が楽曲情報をより高品質に再生できるようにするためのメモリシステムを提供することである。
【解決手段】実施形態のメモリシステムは、ホスト装置に接続可能であって、不揮発性メモリと、前記不揮発性メモリに接続される信号線と、メモリコントローラとを備える。前記メモリコントローラは、前記信号線と接続され、前記不揮発性メモリとデータを送信または受信する場合に、第１の周波数で前記信号線のデアサートとアサートとを繰り返す。
前記メモリコントローラは、前記ホストから第１のコマンドを受信した場合、前記不揮発性メモリとデータを送信または受信する場合に、前記第１の周波数よりも小さい第２の周波数で前記信号線のデアサートとアサートとを繰り返す。
【選択図】図２

【特許請求の範囲】

【請求項1】

ホストに接続可能であって、
不揮発性メモリと、
前記不揮発性メモリに接続される第１の信号線と、
前記第１の信号線と接続され、前記不揮発性メモリとデータを送信または受信する場合に、第１の周波数で前記第１の信号線のデアサートとアサートとを繰り返すメモリコントローラと、
を備え、
前記メモリコントローラは、前記ホストから第１のコマンドを受信した場合、前記不揮発性メモリとデータを送信または受信する場合に、前記第１の周波数よりも小さい第２の周波数で前記第１の信号線のデアサートとアサートとを繰り返す
メモリシステム。

【請求項2】

前記第１の信号線とは異なる前記不揮発性メモリと前記メモリコントローラとに接続される第２の信号線をさらに備え、
前記不揮発性メモリは、前記メモリコントローラへデータを送信する際に、前記メモリコントローラにより繰り返される前記第１信号線のデアサートとアサートに連動して、前記第２の信号線のデアサートとアサートを繰り返す
請求項１に記載のメモリシステム。

【請求項3】

不揮発性メモリと、
前記不揮発性メモリに接続される第１の信号線と、
前記第１の信号線と接続され、前記不揮発性メモリとデータを送信または受信する場合に、第１の周波数で前記第１の信号線のデアサートとアサートとを繰り返すメモリコントローラと、
を備え、
前記メモリコントローラは、
前記メモリコントローラを制御する制御部と、
前記不揮発性メモリから読み出したデータが一時的に保存されるデータバッファと、
前記データバッファに保存されているデータから音声データを検出する検出部と、
判定部と、
を含み、
前記検出部は、前記データバッファ内のデータから前記音声データを検出した場合、前記判定部に前記音声データの再生時間を指定する第１のコマンドを送信し、
前記判定部は、第１のコマンドを受信した場合、前記再生時間の後に、前記制御部に第２のコマンドを送信し、
前記制御部は、前記判定部から第２のコマンドを受信した場合、前記不揮発性メモリとデータを送信または受信する場合に、前記第１の周波数よりも小さい第２の周波数で前記第１の信号線のデアサートとアサートとを繰り返す
メモリシステム。

【請求項4】

不揮発性メモリと、前記不揮発性メモリに接続される信号線と、前記不揮発性メモリを制御するメモリコントローラと、を有するメモリシステムと、
メモリインターフェースと、前記メモリインターフェース経由で前記メモリシステムを制御するＣＰＵと、を有するホストと、
を備え、
前記メモリコントローラは、
前記信号線と接続され、前記不揮発性メモリとデータを送信または受信する場合に、第１の周波数で前記信号線のデアサートとアサートとを繰り返し、
前記メモリコントローラは、前記ホストから第１のコマンドを受信した場合、前記不揮発性メモリとデータを送信または受信する場合に、前記第１の周波数よりも小さい第２の周波数で前記信号線のデアサートとアサートとを繰り返す
情報処理システム。

【請求項5】

前記ホストは、前記メモリシステムから読み出したオーディオデータをＤ／Ａ変換するための音声インターフェースをさらに有する請求項３に記載の情報処理システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステムおよび情報処理システムに関する。

【背景技術】

【0002】

不揮発性メモリの一例としてのＮＡＮＤ型フラッシュメモリ（以下、単にＮＡＮＤメモリと称する）と、ＮＡＮＤメモリを制御するメモリコントローラと、を備えるメモリシステムが知られている。メモリシステムの一例として、ソリッドステートドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ：以下、ＳＳＤと称する）がある。

【0003】

また、ハードディスクやメモリカード等に保存された楽曲情報を読み出し、読み出した楽曲情報を再生するオーディオ装置が知られている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２０－４７３１８号公報

【特許文献2】特開２０１６－６２１７２号公報

【特許文献3】国際公開第２０１０／０８４５９０号

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、接続先のオーディオ装置が楽曲情報をより高品質に再生できるようにするためのメモリシステムを提供することである。

【課題を解決するための手段】

【0006】

上記課題を達成するために、実施形態のメモリシステムは、ホスト装置に接続可能であって、不揮発性メモリと、前記不揮発性メモリに接続される信号線と、メモリコントローラとを備える。前記メモリコントローラは、前記信号線と接続され、前記不揮発性メモリとデータを送信または受信する場合に、第１の周波数で前記信号線のデアサートとアサートとを繰り返す。前記メモリコントローラは、前記ホストから第１のコマンドを受信した場合、前記不揮発性メモリとデータを送信または受信する場合に、前記第１の周波数よりも小さい第２の周波数で前記信号線のデアサートとアサートとを繰り返す。

【図面の簡単な説明】

【0007】

【図1】第１の実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。

【図2】第１の実施形態に係るメモリシステムの構成例を示すブロック図。

【図3】第１の実施形態に係るメモリシステムにおける各ＮＡＮＤチップの構成の一例を示すブロック図。

【図4】第１の実施形態に係るメモリシステムにおけるＮＡＮＤメモリに対するリード動作時の信号波形の一例。

【図5】第１の実施形態に係るメモリシステムのモード遷移の一例を示すフローチャート。

【図6】第２の実施形態に係るメモリシステムの構成例を示すブロック図。

【図7】第２の実施形態に係るメモリシステムのモード遷移の一例を示すフローチャート。

【発明を実施するための形態】

【0008】

以下、発明を実施するための実施形態について図面を参照して説明する。

【0009】

（第１の実施形態）
図１は、第１の実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図である。情報処理システム１は、ホスト２と、メモリシステム３と、を含む。

【0010】

ホスト２は、例えば、パーソナルコンピュータやオーディオ装置などの情報処理装置であってもよいし、タブレットコンピュータやスマートフォンなどの携帯端末であってもよい。メモリシステム３は、ホスト２と通信線で接続され、ホスト２の外部記憶装置として機能する。

【0011】

ホスト２は、ホストＣＰＵ２１と、ホストＲＯＭ２２と、ホストＲＡＭ２３と、メモリインターフェース（メモリＩ／Ｆ）２４と、音声インターフェース（音声Ｉ／Ｆ）２５と、スピーカ２５１と、入力デバイス２６と、映像Ｉ／Ｆ２７と、ディスプレイ２７１と、通信Ｉ／Ｆ２８と、を備えている。ホストＣＰＵ２１、ホストＲＯＭ２２、ホストＲＡＭ、メモリＩ／Ｆ２４、音声Ｉ／Ｆ２５、入力デバイス２６、映像Ｉ／Ｆ２７および通信Ｉ／Ｆ２８はバスによってそれぞれ接続されている。

【0012】

ホストＣＰＵ２１は、ＣＰＵ（Central Processing Unit）であり、ホスト２を統括的に制御する。ホストＲＯＭ２２は、ＲＯＭ（Read Only Memory）であり、ブートプログラム、データ更新プログラム、特定情報取得プログラムなどのプログラムを記録している。
また、ホストＲＡＭ２３は、ＲＡＭ（Random Access Memory）であり、ホストＣＰＵ２１のワークエリアとして使用される。すなわち、ホストＣＰＵ２１は、ホストＲＡＭ２３をワークエリアとして使用しながら、ホストＲＯＭ２２に記録された各種プログラムを実行することによって、ホスト２を統括的に制御する。

【0013】

メモリＩ／Ｆ２４は、ホストＣＰＵ２１の制御にしたがってメモリシステム３に対するデータの読み取りや書き込みを制御し、メモリシステム３へ読み出し要求や書き込み要求等を送信する。ここで、書き込み要求は、ライトデータ、論理アドレス（開始論理アドレス）とライトデータのサイズを指定する。書き込み要求は、メモリシステム３に対して、開始論理アドレスとサイズに対応するＮＡＮＤメモリ４０の記憶領域にライトデータを書き込むことを要求するためのコマンドである。なお、本実施の形態では、ホスト２からの書き込み要求によりＮＡＮＤメモリ４０へ書き込むデータをユーザデータと呼ぶ。

【0014】

読み出し要求は、論理アドレス（開始論理アドレス）とリードすべきデータのサイズを指定する。読み出し要求は、メモリシステム３に対して、開始論理アドレスとサイズに対応するＮＡＮＤメモリ４０の記憶領域からデータを読み出すことを要求するためのコマンドである。

【0015】

書き込み要求で指定されるライトデータの例としては、楽曲情報や、楽曲情報のうちのダイジェスト情報となる区間の情報や、楽曲情報に関する音声からなる情報がある。楽曲情報は音声データとも称される。また、楽曲情報のうちのダイジェスト情報となる区間の情報や、楽曲情報に関する音声からなる情報は、楽曲情報に関連付けられていてもよい。

【0016】

音声Ｉ／Ｆ２５は、音声出力用のスピーカ２５１に接続される。スピーカ２５１からは、所定の音声信号を音声Ｉ／Ｆ２５内でＤ／Ａ変換した音声が出力される。また、音声Ｉ／Ｆ２５は、たとえば利用者の右耳用および左耳用の２つのスピーカ２５１に接続されていてもよい。

【0017】

入力デバイス２６は、文字、数値、各種指示などの入力のための複数のキーを備えたリモコン、キーボード、タッチパネルなどが挙げられる。入力デバイス２６は、リモコン、キーボード、タッチパネルのうちいずれか１つの要素によって実現されてもよいが、複数の要素によって実現されてもよい。

【0018】

映像Ｉ／Ｆ２７は、ディスプレイ２７１に接続される。映像Ｉ／Ｆ２７は、具体的には、たとえば、ディスプレイ２７１全体を制御するグラフィックコントローラと、即時表示可能な画像情報を一時的に記録するＶＲＡＭ（Ｖｉｄｅｏ ＲＡＭ）などのバッファメモリと、グラフィックコントローラから出力される画像データに基づいてディスプレイ２７１を制御する制御ＩＣなどによって構成される。

【0019】

ディスプレイ２７１には、アイコン、カーソル、メニュー、ウインドウ、あるいは文字や画像などの各種データが表示される。ディスプレイ２７１には、上述した楽曲情報に関する文字、画像の情報および再生時間が描画されてもよい。ディスプレイ２７１としては、たとえば、液晶ディスプレイなどを用いることができる。

【0020】

通信Ｉ／Ｆ２８は、無線を介してネットワークに接続され、ネットワークとのインターフェースとして機能する。通信Ｉ／Ｆ２８は、さらに、無線または有線を介してインターネットなどの通信網に接続され、この通信網とホストＣＰＵ２１とのインターフェースとしても機能する。そして、インターネット上のサーバから所望の楽曲情報を取り込むことができる。

【0021】

ホストＣＰＵ２１は、メモリシステム３へ書き込み要求を送信することにより、楽曲情報を保存出来る。また、メモリシステム３へ読み出し要求を送信することにより、メモリシステム３から楽曲情報を読み出すことが出来る。

【0022】

ホストＣＰＵ２１がホストＲＯＭ２２などに記録された所定の楽曲再生プログラムを実行し、ホスト２における各要素を制御する。すなわち、ホスト２はホストＲＯＭ２２に記録されている楽曲再生プログラムを実行することにより、メモリシステム３から読み出した楽曲情報の再生を行うことが出来る。

【0023】

図２は、第１の実施形態に係るメモリシステムの構成例を示すブロック図である。

【0024】

メモリシステム３は、メモリコントローラ３０とＮＡＮＤメモリ４０が１つのパッケージとして構成されるメモリカードであってもよいし、ＳＳＤであってもよい。

【0025】

メモリコントローラ３０は、ホスト２からの書き込み要求に従ってＮＡＮＤメモリ４０へのデータの書き込みを制御する。本実施形態において、要求とは、例えば、命令、コマンドである。また、ホスト２からの読み出し要求に従ってＮＡＮＤメモリ４０からのデータの読み出しを制御する。メモリコントローラはコントローラとも称される。

【0026】

ＮＡＮＤメモリ４０は、不揮発性メモリの一例である。不揮発性メモリとして、ＮＡＮＤメモリに限らず、ＮＯＲ型フラッシュメモリや他の種類の不揮発性メモリを用いてもよい。不揮発性メモリは、２次元構造のメモリであってもよいし、３次元構造のメモリであってもよい。

【0027】

ＮＡＮＤメモリ４０は、複数のＮＡＮＤチップを有する。例えば、ＮＡＮＤメモリ４０は、４個のＮＡＮＤチップ（０）４２－０、ＮＡＮＤチップ（１）４２－１、ＮＡＮＤチップ（２）４２－２、ＮＡＮＤチップ（３）４２－３を有する。ＮＡＮＤチップ４２－０～４２－３は、区別する必要が無い場合、ＮＡＮＤチップ４２と総称する。各ＮＡＮＤチップ４２は、周辺回路４４と、複数のプレーンを有する。例えば、各ＮＡＮＤチップ４２は、２つのプレーン（０）４６－０と、プレーン（１）４６－１を有する。プレーン４６－０、４６－１は、区別する必要が無い場合、プレーン４６と総称する。

【0028】

メモリコントローラ３０は、ホストインターフェース（ホストＩ／Ｆ）３１、制御部３２、データバッファ３４およびＮＡＮＤインターフェース（ＮＡＮＤＩ／Ｆ）３３を備える。ホストＩ／Ｆ３１、制御部３２、データバッファ３４およびＮＡＮＤ Ｉ／Ｆ３３は内部バス３５で接続されている。

【0029】

ホストＩ／Ｆ３１は、ホスト２との間のインターフェース規格に従った処理を実施し、ホスト２から受信した要求、ユーザデータなどを内部バス３５に出力する。また、ホストＩ／Ｆ３１は、ＮＡＮＤメモリ４０から読み出されたユーザデータ、制御部３２からの応答などをホスト２へ送信する。なお、本実施の形態では、ホスト２からの書き込み要求によりＮＡＮＤメモリ４０へ書き込むデータをユーザデータと呼ぶ。

【0030】

制御部３２は、メモリシステム３の各構成要素を統括的に制御する。制御部３２は、ハードウェアにより実現されてもよいし、ＣＰＵ等のプロセッサがファームウェアを実行することにより実現されてもよい。後者の場合、例えば、プロセッサが、メモリシステム３が電源供給を受けたときに、図示しないＲＯＭに保存されているファームウェア（制御プログラム）をデータバッファ３４または制御部３２内の図示しないＲＡＭ上に読み出して所定の処理を実行することにより、制御部３２の処理が実現される。ここで、プロセッサは、コアまたはプロセッサコアとも称される。

【0031】

制御部３２は、ホスト２からホストＩ／Ｆ３１経由で要求を受けた場合に、その命令に従った制御を行う。例えば、制御部３２は、ホスト２からの要求に従って、符号化回路を使用してデータを符号化してデータと冗長部（パリティ）とを有する符号語を生成し、符号語のＮＡＮＤメモリ４０への書き込みをＮＡＮＤ Ｉ／Ｆ３３へ指示する。また、制御部３２は、ホスト２からの要求に従って、復号回路を使用してＮＡＮＤメモリ４０から読み出されたデータである符号語をＮＡＮＤ Ｉ／Ｆ３３経由で取得し、取得した符号語を復号する。

【0032】

また、制御部３２は、ホスト２から書き込み要求を受信した場合、書き込み要求で指定されるユーザデータに対して、ＮＡＮＤメモリ４０上の保存領域（メモリ領域）を決定する。すなわち、制御部３２は、ユーザデータの書込み先を管理する。ホスト２から受信したユーザデータの論理アドレスと当該ユーザデータが保存されるＮＡＮＤメモリ４０上の保存領域を示す物理アドレスとの対応はアドレス変換テーブルとして保存される。また、制御部３２は、アドレス変換テーブルを管理情報として管理、保存し、アドレス変換テーブル以外のメモリシステム３を管理するための情報についても、管理情報に含めて保存する。

【0033】

また、制御部３２は、ホスト２から読み出し要求を受信した場合、読み出し要求により指定された論理アドレスを上述のアドレス変換テーブルを用いて物理アドレスに変換し、該物理アドレスからの読み出しをＮＡＮＤ Ｉ／Ｆ３３へ指示する。

【0034】

データバッファ３４は、メモリコントローラ３０がホスト２から受信したユーザデータを、ＮＡＮＤメモリ４０へ記憶するまでの間、一時保存する。また、データバッファ３４は、ＮＡＮＤメモリ４０から読み出したユーザデータをホスト２へ送信するまでに一時保存する。データバッファ３４は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用メモリで構成される。また、データバッファ３４は、メモリコントローラ３０内部に搭載されてもよく、メモリコントローラ３０の外にメモリコントローラ３０とは独立して搭載されてもよい。

【0035】

ＮＡＮＤ Ｉ／Ｆ３３は、ＮＡＮＤメモリ４０を制御する。ＮＡＮＤ Ｉ／Ｆ３３は、制御部３２等の制御に従って、不揮発性メモリ１１０に保存されているデータを消去する。

【0036】

メモリシステム３は、通常動作を行うことが可能な通常電力モードと、通常電力モードと比べて消費電力が小さいスリープモードとの２つの状態を含む複数の動作状態を持ち、何れかのモードにて動作する。制御部３２は、メモリシステム３の動作状態が通常電力モードである場合に、ホスト２等の外部装置からスリープモードへの遷移指示を受信した場合、所定の条件を満たすことを前提として、メモリシステム３の動作状態をスリープモードへ遷移させる。また、制御部３２は、メモリシステム３の動作状態が通常電力モードであり、ホスト２等の外部装置から何らかの指示を受信しないまま所定の時間が経過した場合、メモリシステム３の動作状態をスリープモードへと遷移させてもよい。制御部３２は、メモリシステム３の動作状態がスリープモードである場合に、ホスト２等の外部装置から通常電力モードへの遷移指示を受信した場合、所定の条件を満たすことを前提として、メモリシステム３の動作状態を通常電力モードへ遷移させる。メモリシステム３の動作状態がスリープモードである場合、例えば、制御部３２がＮＡＮＤメモリ４０や制御部３２に含まれる回路への電源供給を断とすることにより、メモリシステム３の消費電力は通常電力モードの場合よりも小さくなる。

【0037】

第１の実施形態に係るメモリシステムでは、ホスト２から読み出し要求、書き込み要求、データ消去要求、トリムコマンドのようなデータ削除要求等を受信した場合や、バックグラウンドでメモリコントローラ３０が、ガベージコレクションや、リフレッシュや、ウェアレベリングや、パトロールリード等を実行する場合に、メモリコントローラ３０はＮＡＮＤメモリ４０にアクセスする。

【0038】

ガベージコレクションは、コンパクションとも称される。ＮＡＮＤメモリ４０は、データの消去単位とデータの読み書き単位が異なるため、ＮＡＮＤメモリ４０の書き換えが進むと、無効データによって、ブロックが断片化され、このような断片化されたブロックが増えると、使用可能なブロックが少なくなる。ガベージコレクションは、使用可能なブロックを増加させるための処理で、例えば、有効データおよび無効データが含まれている複数のアクティブブロックから有効データを集めて、別のブロックに書き直し、フリーブロックを確保する処理を意味する。

【0039】

アクティブブロックは、有効データが記録されているブロックを示す。フリーブロックは、有効データが記録されていないブロックを示す。フリーブロックは、消去した後、消去済みブロックとして再利用可能である。フリーブロックは、本実施形態では、有効データが記録されていない消去前のブロックと、消去済みブロックとの両方を含んでいる。有効データとは、論理アドレスと対応付けられているデータであり、無効データとは論理アドレスが対応付けられていないデータである。消去済みブロックは、データが書き込まれると、アクティブブロックとなる。

【0040】

リフレッシュは、例えば、誤り訂正処理における訂正ビット数が増加する等のようにあるブロック内のデータの劣化が検出された場合に、検出されたブロック内のデータを別のブロックに書き直す処理である。

【0041】

ウェアレベリングは、例えば、書き換え回数や消去回数が多いブロックに記憶されているデータと、書き換え回数や消去回数の少ないブロックに記憶されているデータとを入れ替えることで、ＮＡＮＤメモリ４０のブロックの書き換え回数を平準化する処理である。

【0042】

パトロールリードは、エラーの増加したブロックを検出するために、例えば、ＮＡＮＤメモリ４０に記憶されているデータを所定単位ずつ読み出し、読み出されたデータを誤り訂正結果に基づいてテストする処理である。このテスト処理では、例えば、読み出されたデータの誤りビット数を閾値と比較し、誤りビット数が閾値を越えたデータをリフレッシュの対象とする。

【0043】

図３は、第１の実施形態に係るメモリシステムにおける各ＮＡＮＤチップ４２の構成の一例を示すブロック図である。各ＮＡＮＤチップ４２の周辺回路４４は、入出力回路１０２、ロジック制御回路１０４、チップ制御回路１０６、コマンドレジスタ１０８、アドレスレジスタ１１０、及びレディ／ビジー回路１１２を有する。各ＮＡＮＤチップ４２の各プレーン４６は、メモリセルアレイ１２０、カラムデコーダ１２２、データレジスタ１２４、センスアンプ１２６、及びロウデコーダ１２８を有する。

【0044】

各ＮＡＮＤチップ４２とＮＡＮＤ Ｉ／Ｆ３３とを接続する各チャネルＣＨは、Ｉ／Ｏ信号を転送するＩ／Ｏ信号線ＤＱ［７：０］と制御信号を転送する制御信号線を有する。
Ｉ／Ｏ信号は、コマンド、アドレス、及びデータを含む。Ｉ／Ｏ信号線ＤＱ［７：０］は入出力回路１０２に接続される。

【0045】

制御信号線は、チップイネーブル信号線ＣＥｎ、コマンドラッチイネーブル信号線ＣＬＥ、アドレスラッチイネーブル信号線ＡＬＥ、ライトイネーブル信号線ＷＥｎ、リードイネーブル信号線ＲＥｎ／ＲＥ、データストローブ信号線ＤＱＳ／ＤＱＳｎ、レディ／ビジー信号線ＲＹ／ＢＹｎを含む。各制御信号線は１ビットの制御信号を転送する。Ｉ／Ｏ信号線ＤＱ［７：０］はコマンドとアドレスとデータを転送する。コマンドラッチイネーブル信号線ＣＬＥは、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて送られる信号がコマンドであることを示すコマンドラッチイネーブル信号を転送する。アドレスラッチイネーブル信号線ＡＬＥは、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて送られる信号がアドレスであることを示すアドレスラッチイネーブル信号を転送する。チップイネーブル信号線ＣＥｎ、コマンドラッチイネーブル信号線ＣＬＥ、アドレスラッチイネーブル信号線ＡＬＥ、及びライトイネーブル信号線ＷＥｎは、ロジック制御回路１０４に接続される。リードイネーブル信号線ＲＥｎ／ＲＥ及びデータストローブ信号線ＤＱＳ／ＤＱＳｎは、入出力回路１０２に接続される。レディ／ビジー信号線ＲＹ／ＢＹｎは、レディ／ビジー回路１１２に接続される。

【0046】

信号線を転送される信号は、ハイレベルの時にアクティブ（有効）なハイアクティブ信号線（正論理の信号）と、ローレベルの時にアクティブなローアクティブ信号（負論理の信号）を含む。通常、負論理の信号は、信号を表す記号にオーバーライン又は上線を付して表現するが、本明細書では、表記の便宜上、記号の後にｎを付して表現する。例えば、チップイネーブル信号線ＣＥｎはＮＡＮＤチップ４２がイネーブルの時にローレベルとなり、ディスエーブルの時にハイレベルとなる負論理の信号を転送することを意味する。また、信号が有効なレベルであることを信号線が「アサート」されていると称し、信号が無効なレベルであることを信号線が「デアサート」されていると称する。正論理の信号を転送する信号線をアサートすると、信号レベルはハイレベルとなる。負論理の信号をアサートすると、信号レベルはローレベルとなる。

【0047】

通常、信号線は、正論理か負論理かいずれかの信号を転送するが、リードイネーブル信号線ＲＥｎ／ＲＥとデータストローブ信号線ＤＱＳ／ＤＱＳｎは、両論理の相補信号を転送する。

【0048】

Ｉ／Ｏ信号線ＤＱ［７：０］は、データ、アドレス、及び各種コマンドを転送するための８ビットの信号線である。ＮＡＮＤ Ｉ／Ｆ３３は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いてコマンドを送信する場合、コマンドラッチイネーブル信号線をアサートする。ＮＡＮＤ Ｉ／Ｆ３３は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いてアドレスを送信する場合、アドレスラッチイネーブル信号線をアサートする。ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの立ち上がりに同期して、Ｉ／Ｏ信号線ＤＱ［７：０］を用いてコマンドとアドレスを送信する。

【0049】

ＮＡＮＤ Ｉ／Ｆ３３は、データストローブ信号線ＤＱＳ／ＤＱＳｎの両エッジに同期して、Ｉ／Ｏ信号線ＤＱ［７：０］を用いてライトデータを送信する。周辺回路４４は、データストローブ信号線ＤＱＳ／ＤＱＳｎの両エッジに同期して、Ｉ／Ｏ信号線ＤＱ［７：０］を用いてリードデータを送信する。

【0050】

チップ制御回路１０６は、ロジック制御回路１０４を介して受信する各種制御信号に基づいて状態遷移する回路である。チップ制御回路１０６は、各ＮＡＮＤチップ４２の動作を制御する。レディ／ビジー回路１１２は、チップ制御回路１０６による制御の下でレディ／ビジー信号線ＲＹ／ＢＹｎの状態をレディ状態（ＲＹ）とビジー状態（ＢＹ）の間で遷移させる。

【0051】

入出力回路１０２は、ＮＡＮＤ Ｉ／Ｆ３３との間でＩ／Ｏ信号を送受信するためのバッファ回路である。ロジック制御回路１０４からの指示に基づき入出力回路１０２がラッチしたコマンド、アドレス、及びデータは、コマンドレジスタ１０８、アドレスレジスタ１１０、及びデータレジスタ１２４に夫々振り分けられて記憶される。

【0052】

アドレスレジスタ１１０に記憶されたアドレスは、チップ番号、ロウアドレス、及びカラムアドレスを含む。チップ番号は、各ＮＡＮＤチップ４２を区別するための識別情報である。チップ番号はチップ制御回路１０６に供給され、ロウアドレスはロウデコーダ１２８に供給され、カラムアドレスはカラムデコーダ１２２に供給される。なお、アドレスは、プレーンを区別するためのプレーン番号も含んでもよい。アドレスがプレーン番号を含まない場合は、アドレス空間をプレーン毎に区別して、アドレスがプレーンを識別できるようにしてもよい。同様に、アドレスはチップ番号を含まなくてもよい。この場合、アドレス空間をチップ毎に区別して、アドレスがチップを識別できるようにしてもよい。

【0053】

ロジック制御回路１０４は、制御信号の入力を受け付ける。ロジック制御回路１０４は、受け付けた制御信号に基づいて、入出力回路１０２が受け付けたＩ／Ｏ信号の記憶先のレジスタの振り分けを実行する。ロジック制御回路１０４は、受け付けた制御信号をチップ制御回路１０６に転送する。

【0054】

各ＮＡＮＤチップ４２の各プレーン４６のメモリセルアレイ１２０は、複数のブロックを有する。各ブロックは、複数のページを有する。各ページは、同一ワード線に接続された複数のメモリセルを有する。ブロックは、ＮＡＮＤメモリ４０からデータを消去するデータ消去動作（ブロックイレーズとも称する）の単位である。ページは、データ書き込み動作とデータ読み出し動作の単位である。

【0055】

カラムデコーダ１２２とロウデコーダ１２８は、カラムアドレスとロウアドレスに応じてメモリセルアレイ１２０のメモリセルを指定する。ライト動作時、データレジスタ１２４内のデータは、カラムデコーダ１２２とロウデコーダ１２８により指定されたメモリセルに書き込まれる。リード動作時、センスアンプは、カラムデコーダ１２２とロウデコーダ１２８により指定されたメモリセルからデータを読み出す。読み出されたデータは、データレジスタ１２４に書き込まれる。

【0056】

次に、メモリコントローラ３０のＮＡＮＤ Ｉ／Ｆ３３とＮＡＮＤメモリ４０（の周辺回路４４）の間のトグルインターフェースの概要を、ＮＡＮＤメモリ４０に対するリード動作を例にとり説明する。

【0057】

図４は、第１の実施形態に係るメモリシステムにおけるＮＡＮＤメモリに対するリード動作時の信号波形の一例である。リード動作は、リードデータコマンドに後続するアドレスにより指定されたメモリセルからデータを読み出し、読み出したデータをＮＡＮＤチップ４２内のデータレジスタ１２４に書き込むデータ出力準備動作と、データレジスタ１２４内のデータを入出力回路１０２によりメモリコントローラ３０へ転送するデータ出力動作からなる。

【0058】

初期状態では、チップイネーブル信号線ＣＥｎはデアサート状態であり、データストローブ信号線ＤＱＳ／ＤＱＳｎはハイインピーダンス（Ｈｉ－ｚ）状態であり、他の信号線の状態は不問である。図４の斜線は不問の状態を示す。

【0059】

ＮＡＮＤ Ｉ／Ｆ３３は、チップイネーブル信号線ＣＥｎとコマンドラッチイネーブル信号線ＣＬＥをアサートし、アドレスラッチイネーブル信号線ＡＬＥとリードイネーブル信号線ＲＥｎ／ＲＥをデアサートし、データストローブ信号線ＤＱＳ／ＤＱＳｎのハイインピーダンス状態を維持する。

【0060】

ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの周期的なアサート／デアサートを開始する。すなわち、ライトイネーブル信号線ＷＥｎのレベルは周期的にローレベルとハイレベルになる。ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの立ち上がり（デアサート）に同期して、リードデータコマンドを示すコマンド０１ｈ／０２ｈ／０３ｈ、００ｈをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ順次転送する。ＮＡＮＤチップ４２の入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて順次入力されたコマンド０１ｈ／０２ｈ／０３ｈ、００ｈをライトイネーブル信号線ＷＥｎの立ち上がりに同期して順次ラッチする。

【0061】

コマンド０１ｈ／０２ｈ／０３ｈは、下位ページ、中位ページ、又は上位ページを示す。コマンド００ｈは、リードのアドレスが後続することを示す。

【0062】

ＮＡＮＤ Ｉ／Ｆ３３は、コマンド００ｈの転送後、コマンドラッチイネーブル信号線ＣＬＥをデアサートし、アドレスラッチイネーブル信号線ＡＬＥをアサートする。

【0063】

ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの立ち上がりに同期して、２サイクルのカラムアドレスＡＤＤと３サイクルのロウアドレスＡＤＤをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ順次転送する。入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて順次入力されたカラムアドレスとロウアドレスをライトイネーブル信号線ＷＥｎの立ち上がりに同期して順次ラッチする。

【0064】

ＮＡＮＤ Ｉ／Ｆ３３は、ロウアドレスＡＤＤの転送後、コマンドラッチイネーブル信号線ＣＬＥをアサートし、アドレスラッチイネーブル信号線ＡＬＥをデアサートする。

【0065】

ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの立ち上がりに同期して、直前に入力されたアドレスのメモリセルアレイからデータをリードすることを指示するコマンド３０ｈをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ転送する。入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて入力されたコマンド３０ｈをライトイネーブル信号線ＷＥｎの立ち上がりに同期してラッチする。

【0066】

ＮＡＮＤチップ４２は、コマンド３０ｈを受け付けると、メモリセルアレイからデータを読み出し始める。データの読み出しに要する時間は図４の時間ｔＲである。

【0067】

ＮＡＮＤ Ｉ／Ｆ３３は、コマンド３０ｈの転送後、時間ｔＲの間、各信号線の状態を維持する。

【0068】

時間ｔＲの経過後、ＮＡＮＤ Ｉ／Ｆ３２は、コマンドラッチイネーブル信号線ＣＬＥをアサートし、アドレスラッチイネーブル信号線ＡＬＥのデアサート状態を維持する。

【0069】

ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの周期的なアサート／デアサートを開始する。ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの立ち上がり（デアサート）に同期して、データ出力コマンドの開始を示すコマンド０５ｈをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ転送する。ＮＡＮＤチップ４２の入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて入力されたコマンド０５ｈをライトイネーブル信号線ＷＥｎの立ち上がりに同期してラッチする。

【0070】

ＮＡＮＤ Ｉ／Ｆ３３は、コマンド０５ｈの転送後、コマンドラッチイネーブル信号線ＣＬＥをデアサートし、アドレスラッチイネーブル信号線ＡＬＥをアサートする。

【0071】

ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの立ち上がりに同期して、２サイクルのカラムアドレスＡＤＤと３サイクルのロウアドレスＡＤＤをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ順次転送する。入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて順次入力されたカラムアドレスとロウアドレスをライトイネーブル信号線ＷＥｎの立ち上がりに同期して順次ラッチする。

【0072】

ＮＡＮＤ Ｉ／Ｆ３３は、ロウアドレスＡＤＤの転送後、アドレスラッチイネーブル信号線ＡＬＥをデアサートし、ＣＬＥをアサートする。

【0073】

ＮＡＮＤ Ｉ／Ｆ３３は、ライトイネーブル信号線ＷＥｎの立ち上がりに同期して、データ出力動作の開始を指示するコマンドＥ０ｈをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ転送する。ＮＡＮＤチップ４２の入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて入力されたコマンドＥ０ｈをライトイネーブル信号線ＷＥｎの立ち上がりに同期してラッチする。入出力回路１０２は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて入力されたコマンドＥ０ｈをライトイネーブル信号線ＷＥｎの立ち上がりに同期してラッチする。

【0074】

ＮＡＮＤチップ４２は、コマンドＥ０ｈを受け付けると、データ出力動作を開始する。

【0075】

この後、ＮＡＮＤ Ｉ／Ｆ３３は、コマンドラッチイネーブル信号線ＣＬＥをデアサートし、ライトイネーブル信号線ＷＥｎのデアサート状態を維持することによりライトイネーブル信号線ＷＥｎの周期的なアサート／デアサートを停止する。

【0076】

Ｉ／Ｏ信号線ＤＱ［７：０］の転送方向は双方向である。上述したコマンドの転送中は、Ｉ／Ｏ信号線ＤＱ［７：０］の伝送方向は、メモリコントローラ３０（ＮＡＮＤ Ｉ／Ｆ３３）からＮＡＮＤチップ４２（入出力回路１０２）への方向である。ＮＡＮＤ Ｉ／Ｆ３３はＩ／Ｏ信号線ＤＱ［７：０］を駆動してコマンドを転送し、入出力回路１０２はコマンドを受信する。

【0077】

ＮＡＮＤ Ｉ／Ｆ３３は、コマンドＥ０ｈの転送後、Ｉ／Ｏ信号線ＤＱ［７：０］の伝送方向をＮＡＮＤチップ４２からメモリコントローラ３０への方向に切り替える。入出力回路１０２は、コマンドＥ０ｈの受信後、Ｉ／Ｏ信号線ＤＱ［７：０］の伝送方向をＮＡＮＤチップ４２からメモリコントローラ３０への方向に切り替える。この後、入出力回路１０２はＩ／Ｏ信号線ＤＱ［７：０］を駆動してデータを転送することができるようになり、ＮＡＮＤ Ｉ／Ｆ３３はデータを受信することができるようになる。

【0078】

Ｉ／Ｏ信号線ＤＱ［７：０］の伝送方向の切り替えが完了すると、ＮＡＮＤ Ｉ／Ｆ３３は、リードイネーブル信号線ＲＥｎ／ＲＥの周期的なアサート／デアサートを開始する。最初の周期は２番目以降の周期より長い。入出力回路１０２は、リードイネーブル信号線ＲＥｎ／ＲＥの周期的なアサート／デアサートに連動（一定時間ｔＤＱＳＲＥ遅延）してデータストローブ信号線ＤＱＳ／ＤＱＳｎの周期的なデアサート／アサートを開始し、データストローブ信号線ＤＱＳ／ＤＱＳｎと同期してリードデータをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤ Ｉ／Ｆ３３へ転送する。ＮＡＮＤ Ｉ／Ｆ３３は、Ｉ／Ｏ信号線ＤＱ［７：０］を用いて入力されたリードデータをデータストローブ信号線ＤＱＳ／ＤＱＳｎに同期してラッチする。

【0079】

リードデータの転送完了後、ＮＡＮＤ Ｉ／Ｆ３３は、リードイネーブル信号線ＲＥｎ／ＲＥの周期的なアサート／デアサートを停止する。これにより、データストローブ信号線ＤＱＳ／ＤＱＳｎの周期的なアサート／デアサートも停止される。ＮＡＮＤ Ｉ／Ｆ３３は、コマンドラッチイネーブル信号線ＣＬＥをデアサートする。

【0080】

トグルインターフェースでは、Ｉ／Ｏ信号線ＤＱを用いてコマンドとデータを転送しているので、データ転送中はコマンドを転送することができない。同様に、コマンド転送中はデータを転送することができない。

【0081】

なお、メモリコントローラ３０の各チャネルに複数のＮＡＮＤチップが接続されている場合は、同一チャネルに接続されている複数のＮＡＮＤチップの中で転送するデータが対象とするＮＡＮＤチップ以外のＮＡＮＤチップに対してもコマンドを転送できない。

【0082】

上述のように、リードイネーブル信号線ＲＥｎ／ＲＥの周期的なアサート／デアサートに連動して、データストローブ信号線ＤＱＳ／ＤＱＳｎ、Ｉ／Ｏ信号線ＤＱ［７：０］もデアサート／アサートが繰り返される。

【0083】

また、メモリコントローラ１０は、ＮＡＮＤメモリ４０へデータを書き込む際に、書き込み用のデータをＮＡＮＤ Ｉ／Ｆ３３経由でＮＡＮＤメモリ４０へ送信する。その際に、ＮＡＮＤ Ｉ／Ｆ３３は、データストローブ信号線ＤＱＳ／ＤＱＳｎの周期的なデアサート／アサートを開始する。ＮＡＮＤ Ｉ／Ｆ３３は、データストローブ信号線ＤＱＳ／ＤＱＳｎの立ち上がりと立ち下がりの両エッジに同期して、ライトデータをＩ／Ｏ信号線ＤＱ［７：０］を用いてＮＡＮＤチップ４２へ順次転送する。

【0084】

つまり、メモリコントローラ３０が、ＮＡＮＤメモリ４０へデータを書き込む場合や、ＮＡＮＤメモリ４０からデータを読み出す場合には、リードイネーブル信号線ＲＥｎ／ＲＥ、データストローブ信号線ＤＱＳ／ＤＱＳｎおよびＩ／Ｏ信号線ＤＱ［７：０］のデアサート／アサートが繰り返される。そして、これらの信号の周波数が高くなるにつれて、メモリシステム３内に発生する高周波ノイズが発生する可能性も高くなる。

【0085】

そこで、メモリシステム３は、通常モードまたは高品質モードのいずれかで動作し、高品質モードで動作する場合には、ＮＡＮＤ Ｉ／Ｆ３３は、通常モードの場合よりも小さい周波数でリードイネーブル信号線ＲＥｎ／ＲＥのデアサート／アサートを繰り返すように制御する。

【0086】

具体的には、メモリコントローラ３０は、リードイネーブル信号線ＲＥｎ／ＲＥのデアサート／アサートを繰り返す際、通常モードにおいては、ＮＡＮＤ Ｉ／Ｆ３３が所定の周波数でリードイネーブル信号線ＲＥｎ／ＲＥのデアサート／アサートを繰り返し、高品質モードにおいては、ＮＡＮＤ Ｉ／Ｆ３３は、通常モードの場合よりも少ない周波数でリードイネーブル信号線ＲＥｎ／ＲＥのデアサート／アサートを繰り返す。ここで、周波数は、１秒間にリードイネーブル信号線ＲＥｎ／ＲＥやデータストローブ信号線ＤＱＳ／ＤＱＳｎのデアサート／アサートを繰り返す回数を指すが、所定時間内にリードイネーブル信号線ＲＥｎ／ＲＥやデータストローブ信号線ＤＱＳ／ＤＱＳｎのデアサート／アサートを繰り返す回数に基づく値や、リードイネーブル信号線ＲＥｎ／ＲＥやデータストローブ信号線ＤＱＳ／ＤＱＳｎがデアサートになった後次にデアサートになるまでの時間に基づく値であってもよい。

【0087】

メモリシステム３のモードは、メモリコントローラ３０が管理し、メモリシステム３のモードの情報を管理情報等に保存する。また、メモリコントローラ３０は、メモリシステム３の起動時に、メモリシステム３を通常モードで動作させる。

【0088】

次に、メモリシステム３のモードの遷移について説明する。図５は、第１の実施形態に係るメモリシステムのモード遷移の一例を示すフローチャートである。

【0089】

ホスト２は、メモリシステム３へ高品質モードへの遷移を要求する（ステップＳ５０１）。具体的にはホストＣＰＵ２１が、メモリＩ／Ｆ２４経由で、メモリシステム３へ高品質モードへの遷移を要求するコマンドを送信する。

【0090】

メモリコントローラ３０は、ホスト２からの高品質モードへの遷移の要求に対して、メモリシステム３のモードを高品質モードへ変更する（ステップＳ５０２）。具体的には、制御部３２は、高品質モードへの遷移を要求するコマンドをホストＩ／Ｆ３１経由で受信した場合に、管理情報等に保存されているモードの情報を高品質モードに変更し、ＮＡＮＤ Ｉ／Ｆ３３を高品質モードで制御させる。

【0091】

ホスト２は、メモリシステム３へ楽曲情報の読み出しを要求する（ステップＳ５０３）。具体的には、ホストＣＰＵ２１が、メモリＩ／Ｆ２４経由で、メモリシステム３へ論理アドレスを指定した読み出し要求を送信する。

【0092】

メモリコントローラ３０は、ホスト２からの楽曲情報の読み出し要求に対して、ホスト２へ読み出した楽曲情報を送信する（ステップＳ５０４）。具体的には、制御部３２は、論理アドレスを指定した読み出し要求をホストＩ／Ｆ３１経由で受信した場合に、アドレス変換テーブルを用いて読み出し要求で指定された論理アドレスを物理アドレスに変換し、変換された物理アドレスからの読み出しをＮＡＮＤＩ／Ｆ３３へ指示する。そして、制御部３２は，ＮＡＮＤＩ／Ｆ３３経由でＮＡＮＤメモリ４０からデータを読み出し、読み出したデータをホストＩ／Ｆ３１経由でホスト２へ送信する。

【0093】

ホスト２は、メモリシステム３へ高品質モードの解除を要求する（ステップＳ５０５）。具体的にはホストＣＰＵ２１が、メモリＩ／Ｆ２４経由で、メモリシステム３へ高品質モードの解除を要求するコマンドを送信する。

【0094】

メモリコントローラ３０は、ホスト２からの高品質モードの解除の要求に対して、メモリシステム３のモードを通常モードへ変更する（ステップＳ５０６）。具体的には、制御部３２は、高品質モードの解除を要求するコマンドをホストＩ／Ｆ３１経由で受信した場合に、管理情報等に保存されているモードの情報を通常モードに変更し、ＮＡＮＤ Ｉ／Ｆ３３を通常モードで制御させる。

【0095】

以上のように、第１の実施形態によれば、メモリシステム３は、通常モードまたは高品質モードのいずれかで動作し、高品質モードで動作する場合には、ＮＡＮＤ Ｉ／Ｆ３３は、通常モードの場合よりも小さい周波数でリードイネーブル信号線ＲＥｎ／ＲＥのデアサート／アサートを繰り返すように制御する。また、メモリシステム３は、メモリシステム３のモードを変更する要求をホスト２から受信することに応じてモードを変更する。

【0096】

ホスト２は、メモリシステム３のモードを高品質モードへ変更させた後に、楽曲情報の再生を行うことで、メモリシステム３における高周波ノイズの発生可能性を低くすることができる。そして、楽曲情報再生中に、メモリシステム３からホストＩ／Ｆ３１を経由してホスト２へ伝播するノイズの発生可能性を低くすることができる。

【0097】

（第２の実施形態）
第２の実施形態に係るメモリシステムを、図６乃至図７を参照して説明する。第２の実施形態が第１の実施形態と異なる点は、楽曲情報検出部３６および高品質モード維持判定部３７を有する点である。第２の実施形態に係るメモリシステムの各部について、第１の実施形態に係るメモリシステムの各部と同一部分は同一符号で示す。第２の実施形態に係るメモリシステムと、第１の実施形態に係るメモリシステムが重複する部分の詳細な説明は省略する。

【0098】

図６は、第２の実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図である。

【0099】

図６に示すように、第２の実施形態に係るメモリコントローラ３０は、第１の実施形態に加えて、楽曲情報検出部３６および高品質モード維持判定部３７をさらに備える。楽曲情報検出部３６および高品質モード維持判定部３７はそれぞれ内部バス３５と接続されている。

【0100】

楽曲情報検出部３６はデータバッファ３４に定期的にアクセスしている。ホスト２が楽曲情報の読み出しを要求した際、制御部３２はアドレス変換テーブルを用いて読み出し要求で指定された論理アドレスを物理アドレスに変換し、変換された物理アドレスからの読み出しをＮＡＮＤＩ／Ｆ３３へ指示する。制御部３２は，ＮＡＮＤＩ／Ｆ３３経由でＮＡＮＤメモリ４０からデータを読み出し、読み出したデータをデータバッファ３４に一時的に保存する。楽曲情報はデータバッファ３４に一時的に保存されるため、楽曲情報検出部３６は、データバッファ３４に、楽曲情報が保存されているかどうかを判定することができる。楽曲情報検出部３６が、データバッファ３４に楽曲情報が存在すると判定した場合、楽曲情報検出部３６は、データバッファ３４内の楽曲情報から、楽曲情報の再生時間を取得する。楽曲情報検出部３６は、楽曲情報制御部３２および高品質モード維持判定部３７に楽曲情報検出通知を出す。楽曲情報検出通知には、楽曲情報の再生時間が含まれる。

【0101】

楽曲情報検出部３６および高品質モード維持判定部３７について、ハードウェアにより実現されてもよいし、ファームウェアにより実現されてもよい。後者の場合、楽曲情報検出部３６および高品質モード維持判定部３７のファームウェアは、メモリコントローラ３０の図示しないＲＯＭに保存されている。制御部３２は楽曲情報検出部３６および高品質モード維持判定部３７のファームウェアを図示しないＲＡＭ上に読み出して所定の処理を実行することにより、楽曲情報検出部３６および高品質モード維持判定部３７の処理が実現される。

【0102】

高品質モード維持判定部３７は、楽曲情報検出通知を受信した場合に、時間のカウントを始める。高品質モード維持判定部３７は、楽曲情報検出通知を受信し、楽曲情報の再生時間が経過した時期に、高品質モード終了通知を制御部３２に出力する。

【0103】

次に第２の実施形態に係るメモリシステム３のモードの遷移について説明する。図７は、第２の実施形態に係るメモリシステム３のモード遷移の一例を示すフローチャートである。

【0104】

ホスト２は、メモリシステム３へ楽曲情報の読み出しを要求する（ステップＳ７０１）。具体的には、ホストＣＰＵ２１が、メモリＩ／Ｆ２４経由で、メモリシステム３へ論理アドレスを指定した読み出し要求を送信する。

【0105】

メモリコントローラ３０は、ホスト２からの楽曲情報の読み出し要求に対して、ホスト２へ読み出した楽曲情報を送信する（ステップＳ７０２）。具体的には、制御部３２は、論理アドレスを指定した読み出し要求をホストＩ／Ｆ３１経由で受信した場合に、アドレス変換テーブルを用いて読み出し要求で指定された論理アドレスを物理アドレスに変換し、変換された物理アドレスからの読み出しをＮＡＮＤＩ／Ｆ３３へ指示する。制御部３２は，ＮＡＮＤＩ／Ｆ３３経由でＮＡＮＤメモリ４０から楽曲情報を読み出し、読み出した楽曲情報をデータバッファ３４に一時的に保存する。そして制御部３２は読みだしたデータをホストＩ／Ｆ３１経由でホスト２へ送信する。

【0106】

楽曲情報検出部３６は、ホスト２からの楽曲情報の読み出し要求の有無を判定し、制御部３２と高品質モード維持判定部３７に楽曲情報検出通知を送信する（ステップＳ７０３）。具体的には、楽曲情報検出部３６はデータバッファ３４に定期的にアクセスして、データバッファ３４に楽曲情報が存在しているのかどうかを判断している。ホストからの楽曲情報の読み出し要求があった場合、楽曲情報はデータバッファ３４に一時的に保存される。そのため楽曲情報検出部３６は、ホスト２から楽曲情報の読み出し要求があったことを判定できる。楽曲情報検出部３６はデータバッファ３４から楽曲情報の再生時間を取得する。そして楽曲情報検出部３６は、制御部３２および高品質モード維持判定部３７に、楽曲情報の再生時間を含む楽曲情報検出通知を送信する。

【0107】

制御部３２は、楽曲情報検出通知を受けて、メモリシステム３のモードを高品質モードへ変更する（ステップＳ７０４）。具体的には、制御部３２は、楽曲情報検出通知を楽曲情報検出部３６から受信した場合に、管理情報等に保存されているモードの情報を高品質モードに変更し、ＮＡＮＤ Ｉ／Ｆ３３を高品質モードで制御させる。

【0108】

高品質モード維持判定部３７は、ホスト２が楽曲情報を再生しているかどうかを判定する（ステップＳ７０５）。具体的には、高品質モード維持判定部３７は定期的に、高品質モードを維持すべきかどうかの判定を行う。高品質モード維持判定部３７は、楽曲情報検出部３６から楽曲情報検出通知を受け取ると、時間のカウントを開始する。高品質モード維持判定部３７は、高品質モード維持の判定を行った際、時間のカウントが楽曲情報の再生時間に満たない場合、定期的に高品質モードを維持すべきかどうかの判定を行う。高品質モード維持判定部３７は、楽曲情報の再生時間中であれば、ホスト２が楽曲の再生をしていると判断する。

【0109】

高品質モード維持判定部３７は、楽曲の再生が終了する時期に、制御部３２へ高品質モードの解除を要求する（ステップＳ７０６）。具体的には、高品質モード維持判定部３７は、高品質モードを維持すべきかどうかの判定を行った際、時間のカウントが楽曲の再生時間を超えた場合に、制御部３２へ高品質モードの解除を要求する。

【0110】

制御部３２は、高品質モード維持判定部３７からの高品質モードの解除の要求に対して、メモリシステム３のモードを通常モードへ変更する（ステップＳ７０７）。具体的には、制御部３２は、高品質モードの解除を要求するコマンドを受信した場合に、管理情報等に保存されているモードの情報を通常モードに変更し、ＮＡＮＤ Ｉ／Ｆ３３を通常モードで制御させる。

【0111】

以上のように、第２の実施形態によれば、制御部３２は、楽曲情報検出部３６および高品質モード維持判定部３７から、ＮＡＮＤ Ｉ／Ｆ３３のモードを変更する要求を受信する。そのため、ホスト２はメモリシステム３へ高品質モードへの遷移を要求するコマンドおよび高品質モードの解除を要求するコマンドを送信する必要がない。

【0112】

一方で第２の実施形態において、ホスト２は、高品質モードの解除を要求するコマンドを送信し、メモリシステム３は、高品質モードの解除を要求するコマンドを受信してもよい。メモリシステム３は、例えばホスト２が楽曲の再生を中止した場合に、メモリシステム３がホスト２から高品質モードの解除を要求するコマンドを受信しなければ、楽曲情報の再生時間が経過するまで高品質モードを解除しない。しかしメモリシステム３がホスト２から高品質モードの解除を要求するコマンドを受信する場合、メモリシステム３は楽曲情報の再生時間の経過を待たずに、高品質モードから通常モードに戻ることができる。

【0113】

また、第２の実施形態において、メモリシステム３は、スリープモードに遷移することによって、ホスト２へ発生するノイズの伝播可能性を低くしてもよい。以下、メモリシステム３のモード遷移について記述する。ホスト２は、メモリシステム３へ楽曲情報の読み出しを要求する。メモリシステム３はホスト２へ楽曲情報を送信する。楽曲情報検出部３６が、制御部３２と高品質モード維持判定部３７に楽曲情報検出通知を送信する。制御部３２は、楽曲情報検出通知を受けて、メモリシステム３のモードをスリープモードに変更する。高品質モード維持判定部３７は、楽曲情報検出部３６から楽曲情報検出通知を受け取ると、時間のカウントを開始する。高品質モード維持判定部３７は、定期的にスリープモードを維持すべきかどうかの判定を行う。時間のカウントが楽曲情報の再生時間を超えた場合、制御部３２へスリープモードの解除を要求する。制御部３２はメモリシステム３を通常電力モードに遷移させる。以上のようにモードを遷移させることで、メモリシステム３は、楽曲再生中にスリープモードへ遷移することができ、消費電力を少なくすることができる。

【0114】

なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

【0115】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0116】

１・・・情報処理システム
２・・・ホスト
３・・・メモリシステム
２１・・・ホストＣＰＵ
２２・・・ホストＲＯＭ
２３・・・ホストＲＡＭ
２４・・・メモリＩ／Ｆ
２５・・・音声Ｉ／Ｆ
２５１・・・スピーカ
２６・・・入力デバイス
２７・・・映像Ｉ／Ｆ
２７１・・・ディスプレイ
２８・・・通信Ｉ／Ｆ
３０・・・メモリコントローラ
３１・・・ホストＩ／Ｆ
３２・・・制御部
３３・・・ＮＡＮＤ Ｉ／Ｆ
３４・・・データバッファ
３５・・・内部バス
３６・・・楽曲情報検出部
３７・・・高品質モード維持判定部
４０・・・ＮＡＮＤメモリ
４２・・・ＮＡＮＤチップ
４４・・・周辺回路
４６・・・プレーン
１０２・・・入出力回路
１０４・・・ロジック制御回路
１２０・・・メモリセルアレイ
１２４・・・データレジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】