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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024024383
(43)【公開日】2024-02-22
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 16/26 20060101AFI20240215BHJP
G11C 16/04 20060101ALI20240215BHJP
G06F 12/02 20060101ALI20240215BHJP
G06F 12/00 20060101ALI20240215BHJP
G06F 11/10 20060101ALI20240215BHJP
【ＦＩ】
G11C16/26 100
G11C16/04 170
G06F12/02 510A
G06F12/00 597U
G06F11/10 662
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022127176
(22)【出願日】2022-08-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】山城 遼
(72)【発明者】
【氏名】白川 政信
(72)【発明者】
【氏名】武田 奈穂美
(72)【発明者】
【氏名】中川 貴史
(72)【発明者】
【氏名】柳川 新悟
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160AA12
5B225BA01
5B225BA19
5B225CA14
5B225CA28
5B225DA03
5B225DA10
5B225DE08
5B225EA05
5B225FA01
(57)【要約】
【課題】リードレイテンシの悪化を低減したメモリシステムを提供すること。
【解決手段】メモリシステムは、複数の第１記憶領域を備える不揮発性の第１メモリを備える。複数の第１記憶領域のうちの第２記憶領域に対して第１リード動作を実行し、第１リード動作の際にエラー訂正が失敗した場合、コントローラは、第２記憶領域についてエラービットの発生数を抑制する判定電圧の値である第１測定値を取得する。コントローラは、判定電圧の複数の第１候補値のうちのひとつの第１候補値を第１測定値に基づいて第２候補値で更新する。コントローラは、複数の第１記憶領域のうちの第３記憶領域に対する第２リード動作においてエラー訂正が失敗した場合、複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いて１回以上のリード動作を第３記憶領域に対して実行する。
【選択図】図１６
【解決手段】メモリシステムは、複数の第１記憶領域を備える不揮発性の第１メモリを備える。複数の第１記憶領域のうちの第２記憶領域に対して第１リード動作を実行し、第１リード動作の際にエラー訂正が失敗した場合、コントローラは、第２記憶領域についてエラービットの発生数を抑制する判定電圧の値である第１測定値を取得する。コントローラは、判定電圧の複数の第１候補値のうちのひとつの第１候補値を第１測定値に基づいて第２候補値で更新する。コントローラは、複数の第１記憶領域のうちの第３記憶領域に対する第２リード動作においてエラー訂正が失敗した場合、複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いて１回以上のリード動作を第３記憶領域に対して実行する。
【選択図】図１６
【特許請求の範囲】
【請求項1】
複数の第１記憶領域を備え、前記複数の第１記憶領域のそれぞれがワード線と前記ワード線に接続される複数のメモリセルとを備える、不揮発性の第１メモリと、
それぞれはインデックスで区別される複数の第１候補値が格納されるように構成された第２メモリと、
前記複数のメモリセルのしきい値電圧に対応する判定電圧を使用して前記複数のメモリセルからデータを取得するリード動作を前記複数の第１記憶領域のうちの第２記憶領域に対して実行する第１リード動作と、前記第１リード動作によって取得した前記データに対するエラー訂正と、を実行し、
前記第１リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記判定電圧の値を異ならせて前記複数のメモリセルのオン／オフを複数回、判定して、エラービットの発生数を抑制する前記判定電圧の値である第１測定値を判定結果の群に基づいて取得する、測定動作を前記第２記憶領域について実行し、
前記複数の第１候補値のうちの第１値のインデックスに対応する第１候補値を前記第１測定値に基づいて更新し、
前記リード動作を前記複数の第１記憶領域のうちの第３記憶領域に対して実行する第２リード動作と、前記第２リード動作によって取得したデータに対するエラー訂正と、を実行し、
前記第２リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いて１回以上の前記リード動作を前記第３記憶領域に対して実行する１回以上の第３リード動作を実行する、
ように構成されたコントローラと、
を備えるメモリシステム。
それぞれはインデックスで区別される複数の第１候補値が格納されるように構成された第２メモリと、
前記複数のメモリセルのしきい値電圧に対応する判定電圧を使用して前記複数のメモリセルからデータを取得するリード動作を前記複数の第１記憶領域のうちの第２記憶領域に対して実行する第１リード動作と、前記第１リード動作によって取得した前記データに対するエラー訂正と、を実行し、
前記第１リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記判定電圧の値を異ならせて前記複数のメモリセルのオン／オフを複数回、判定して、エラービットの発生数を抑制する前記判定電圧の値である第１測定値を判定結果の群に基づいて取得する、測定動作を前記第２記憶領域について実行し、
前記複数の第１候補値のうちの第１値のインデックスに対応する第１候補値を前記第１測定値に基づいて更新し、
前記リード動作を前記複数の第１記憶領域のうちの第３記憶領域に対して実行する第２リード動作と、前記第２リード動作によって取得したデータに対するエラー訂正と、を実行し、
前記第２リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いて１回以上の前記リード動作を前記第３記憶領域に対して実行する１回以上の第３リード動作を実行する、
ように構成されたコントローラと、
を備えるメモリシステム。
【請求項2】
前記コントローラは、
前記第１リード動作と、前記測定動作と、をそれぞれ異なるタイミングで複数回、実行し、
複数回の前記測定動作によって取得した前記第１測定値の群に基づいて第１計算値を計算し、
前記第１値のインデックスに対応する前記第１候補値を前記第１計算値で更新する、
請求項１に記載のメモリシステム。
前記第１リード動作と、前記測定動作と、をそれぞれ異なるタイミングで複数回、実行し、
複数回の前記測定動作によって取得した前記第１測定値の群に基づいて第１計算値を計算し、
前記第１値のインデックスに対応する前記第１候補値を前記第１計算値で更新する、
請求項１に記載のメモリシステム。
【請求項3】
ＦＩＦＯ構造を備えた第３メモリをさらに備え、
前記コントローラは、
複数回の前記測定動作のそれぞれによって取得した前記第１測定値を前記第３メモリに格納し、
前記第３メモリに格納された前記第１測定値の前記群に基づいて前記第１計算値を計算する、
請求項２に記載のメモリシステム。
前記コントローラは、
複数回の前記測定動作のそれぞれによって取得した前記第１測定値を前記第３メモリに格納し、
前記第３メモリに格納された前記第１測定値の前記群に基づいて前記第１計算値を計算する、
請求項２に記載のメモリシステム。
【請求項4】
前記コントローラは、ホスト機器からリード要求を受信し、前記リード要求に応じて前記第１リード動作を実行する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項5】
前記コントローラは、
ホスト機器からリード要求を受信し、
前記第１リード動作を前記リード要求とは関係なくそれぞれ異なるタイミングに複数回、実行する、
請求項１に記載のメモリシステム。
ホスト機器からリード要求を受信し、
前記第１リード動作を前記リード要求とは関係なくそれぞれ異なるタイミングに複数回、実行する、
請求項１に記載のメモリシステム。
【請求項6】
前記複数の第１候補値は、前記第１値のインデックスに対応する前記第１候補値と、前記第１値と異なる第２値のインデックスに対応する第１候補値とを含み、前記第２値のインデックスに対応する前記第１候補値は更新不可であり、
前記コントローラは、前記１回以上の第３リード動作において、前記第２値のインデックスに対応する前記第１候補値よりも前記第１値のインデックスに対応する前記第１候補値を優先して選択する、
請求項１に記載のメモリシステム。
前記コントローラは、前記１回以上の第３リード動作において、前記第２値のインデックスに対応する前記第１候補値よりも前記第１値のインデックスに対応する前記第１候補値を優先して選択する、
請求項１に記載のメモリシステム。
【請求項7】
前記コントローラは、前記第２記憶領域に対するライト動作の完了後に前記第１値のインデックスに対応する前記第１候補値を初回に更新する場合、前記複数の第１候補値のうちの前記第１値と異なる第３値のインデックスに対応する第１候補値を前記第１測定値に基づいて更新する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項8】
前記コントローラは、前記第１測定値の取得後、
温度または前記第１測定値が第１条件を満たす場合、前記第１値のインデックスに対応する前記第１測定値の更新を実行し、
前記温度または前記第１測定値が前記第１条件を満たさない場合、前記第１値のインデックスに対応する前記第１測定値の更新を実行しない、
請求項１に記載のメモリシステム。
温度または前記第１測定値が第１条件を満たす場合、前記第１値のインデックスに対応する前記第１測定値の更新を実行し、
前記温度または前記第１測定値が前記第１条件を満たさない場合、前記第１値のインデックスに対応する前記第１測定値の更新を実行しない、
請求項１に記載のメモリシステム。
【請求項9】
前記複数の第１記憶領域は、複数の記憶領域群に分割され、
前記第２メモリは、前記複数の第１候補値を記憶領域群毎に格納されるように構成される、
請求項１に記載のメモリシステム。
前記第２メモリは、前記複数の第１候補値を記憶領域群毎に格納されるように構成される、
請求項１に記載のメモリシステム。
【請求項10】
前記コントローラは、
前記第１リード動作において、
前記複数の第１候補値のうちのひとつである第２候補値を前記判定電圧として用いた前記リード動作を前記第２記憶領域に対して実行する第４リード動作と、前記第４リード動作によって取得したデータに対するエラー訂正と、を実行し、
前記第４リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いた１回以上の前記リード動作を前記第２記憶領域に対して実行する１回以上の第５リード動作を実行し、前記１回以上の第５リード動作のそれぞれにおいて、第５リード動作によって取得したデータに対するエラー訂正を実行し、
前記１回以上の第５リード動作のうちの何れかによって取得したデータに対するエラー訂正が成功した場合、前記第１値のインデックスに対応する前記第１候補値を前記複数の第１候補値のうちの前記エラー訂正が成功したときに使用した第１候補値である第３候補値に基づいて前記第１値のインデックスに対応する前記第１候補値を更新する、
ように構成された請求項１に記載のメモリシステム。
前記第１リード動作において、
前記複数の第１候補値のうちのひとつである第２候補値を前記判定電圧として用いた前記リード動作を前記第２記憶領域に対して実行する第４リード動作と、前記第４リード動作によって取得したデータに対するエラー訂正と、を実行し、
前記第４リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いた１回以上の前記リード動作を前記第２記憶領域に対して実行する１回以上の第５リード動作を実行し、前記１回以上の第５リード動作のそれぞれにおいて、第５リード動作によって取得したデータに対するエラー訂正を実行し、
前記１回以上の第５リード動作のうちの何れかによって取得したデータに対するエラー訂正が成功した場合、前記第１値のインデックスに対応する前記第１候補値を前記複数の第１候補値のうちの前記エラー訂正が成功したときに使用した第１候補値である第３候補値に基づいて前記第１値のインデックスに対応する前記第１候補値を更新する、
ように構成された請求項１に記載のメモリシステム。
【請求項11】
前記コントローラは、
前記第１リード動作によって取得した前記データに対する前記エラー訂正が成功した場合、前記エラー訂正の前の前記データと前記エラー訂正の後の前記データとの比較に基づいてエラービットの発生数を抑制する前記判定電圧の値である第２計算値を計算し、
前記複数の第１候補値のうちの前記第１値のインデックスに対応する前記第１候補値を前記第２計算値に基づいて更新する、
ように構成された請求項１に記載のメモリシステム。
前記第１リード動作によって取得した前記データに対する前記エラー訂正が成功した場合、前記エラー訂正の前の前記データと前記エラー訂正の後の前記データとの比較に基づいてエラービットの発生数を抑制する前記判定電圧の値である第２計算値を計算し、
前記複数の第１候補値のうちの前記第１値のインデックスに対応する前記第１候補値を前記第２計算値に基づいて更新する、
ように構成された請求項１に記載のメモリシステム。
【請求項12】
前記コントローラは、前記第１計算値の計算において、前記第３メモリに格納された前記第１測定値の前記群の平均値を計算する、
ように構成された請求項３に記載のメモリシステム。
ように構成された請求項３に記載のメモリシステム。
【請求項13】
前記コントローラは、
前記第１リード動作と、前記測定動作と、をそれぞれ異なるタイミングで複数回、実行し、
複数回の前記測定動作によって取得した前記第１測定値のヒストグラムに基づいて第１計算値を計算し、
前記第１値のインデックスに対応する前記第１候補値を前記第１計算値で更新する、
ように構成された請求項１に記載のメモリシステム。
前記第１リード動作と、前記測定動作と、をそれぞれ異なるタイミングで複数回、実行し、
複数回の前記測定動作によって取得した前記第１測定値のヒストグラムに基づいて第１計算値を計算し、
前記第１値のインデックスに対応する前記第１候補値を前記第１計算値で更新する、
ように構成された請求項１に記載のメモリシステム。
【請求項14】
複数の第１記憶領域を備え、前記複数の第１記憶領域のそれぞれがワード線と前記ワード線に接続される複数のメモリセルとを備える、不揮発性の第１メモリと、
それぞれはインデックスで区別される複数の第１候補値が格納されるように構成された第２メモリと、
判定電圧の値を異ならせて前記複数のメモリセルのオン／オフを複数回、判定して、エラービットの発生数を抑制する前記判定電圧の値である第１測定値を判定結果の群に基づいて取得する、測定動作を前記複数の第１記憶領域のうちの第２記憶領域について実行し、
前記複数の第１候補値のうちの第１値のインデックスに対応する第１候補値を前記第１測定値に基づいて更新し、
前記複数のメモリセルのしきい値電圧に対応する判定電圧を使用して前記複数のメモリセルからデータを取得するリード動作を前記複数の第１記憶領域のうちの第３記憶領域に対して実行する第１リード動作と、前記第１リード動作によって取得したデータに対するエラー訂正と、を実行し、
前記第１リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いて１回以上の前記リード動作を前記第３記憶領域に対して実行する１回以上の第２リード動作を実行する、
ように構成されたコントローラと、
を備えるメモリシステム。
それぞれはインデックスで区別される複数の第１候補値が格納されるように構成された第２メモリと、
判定電圧の値を異ならせて前記複数のメモリセルのオン／オフを複数回、判定して、エラービットの発生数を抑制する前記判定電圧の値である第１測定値を判定結果の群に基づいて取得する、測定動作を前記複数の第１記憶領域のうちの第２記憶領域について実行し、
前記複数の第１候補値のうちの第１値のインデックスに対応する第１候補値を前記第１測定値に基づいて更新し、
前記複数のメモリセルのしきい値電圧に対応する判定電圧を使用して前記複数のメモリセルからデータを取得するリード動作を前記複数の第１記憶領域のうちの第３記憶領域に対して実行する第１リード動作と、前記第１リード動作によって取得したデータに対するエラー訂正と、を実行し、
前記第１リード動作によって取得した前記データに対する前記エラー訂正が失敗した場合、前記複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いて１回以上の前記リード動作を前記第３記憶領域に対して実行する１回以上の第２リード動作を実行する、
ように構成されたコントローラと、
を備えるメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムに関する。
【背景技術】
【0002】
従来、メモリセルトランジスタを有するメモリシステムが広く知られている。そのようなメモリシステムにおいては、リード動作においては、メモリセルトランジスタのしきい値電圧と判定電圧との比較に基づいて、そのメモリセルトランジスタに保持されるデータが判定される。
【0003】
メモリセルトランジスタのしきい値電圧は、種々の要因によって変化し得る。そのため、メモリシステムは、判定電圧の値の変更が可能に構成され、リード動作においてデータの誤判定が発生した場合には判定電圧の値を変更してリード動作をリトライすることができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１９－１６４８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
一つの実施形態は、リードレイテンシの悪化を低減したメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、メモリシステムは、不揮発性の第１メモリと、第２メモリと、コントローラと、を備える。第１メモリは、複数の第１記憶領域を備え、複数の第１記憶領域のそれぞれはワード線とワード線に接続される複数のメモリセルとを備える。第２メモリは、それぞれはインデックスで区別される複数の第１候補値が格納される。コントローラは、複数の第１記憶領域のうちの第２記憶領域に対してリード動作を実行する第１リード動作と、第１リード動作によって取得したデータに対するエラー訂正と、を実行する。リード動作は、複数のメモリセルのしきい値電圧に対応する判定電圧を使用して複数のメモリセルからデータを取得する動作である。コントローラは、第１リード動作によって取得したデータに対するエラー訂正が失敗した場合、測定動作を第２記憶領域について実行する。測定動作は、判定電圧の値を異ならせて複数のメモリセルのオン／オフを複数回、判定して、判定結果の群に基づいてエラービットの発生数を抑制する判定電圧の値である第１測定値を取得する動作である。コントローラは、複数の第１候補値のうちの第１値のインデックスに対応する第１候補値を第１測定値に基づいて第２候補値で更新する。コントローラは、リード動作を複数の第１記憶領域のうちの第３記憶領域に対して実行する第２リード動作と、第２リード動作によって取得したデータに対するエラー訂正と、を実行する。コントローラは、第２リード動作によって取得したデータに対するエラー訂正が失敗した場合、複数の第１候補値のうちのそれぞれ異なる第１候補値を判定電圧として用いて１回以上のリード動作を第３記憶領域に対して実行する１回以上の第３リード動作を実行する。
【図面の簡単な説明】
【0007】
【図1】実施形態のメモリシステムの構成例を示す図。
【図2】実施形態のメモリチップの構成例を示す図。
【図3】実施形態のブロックの回路構成を示す図。
【図4】実施形態のメモリセルが取り得るしきい値電圧の一例を示す図。
【図5】実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図。
【図6】実施形態のシフトインデックステーブルのデータ構造の一例を示す図。
【図7】実施形態のシフトインデックステーブルのエントリＩＤ１，ＩＤ２に記録されるシフトパターンの取得方法の一例を示す図。
【図8】実施形態のＲＡＭに保持される各種データを説明する図。
【図9】実施形態の管理テーブルのデータ構成例を示す図。
【図10】実施形態の第１のシフトパターン測定動作を説明するための図。
【図11】実施形態の第２のシフトパターン測定動作においてヒストグラムを取得する動作を説明するための図。
【図12】実施形態の第２のシフトパターン測定動作において使用される推定関数の構成の一例を説明ための図。
【図13】実施形態のコントローラによるひとつのブロックに対する典型的な動作例を示すフローチャート。
【図14】実施形態のパトロールリードの動作の一例を示すフローチャート。
【図15】実施形態の管理ＩＤおよびシフトインデックステーブルに基づくリード動作の一例を示すフローチャート。
【図16】実施形態のホストリードの動作の一例を示すフローチャート。
【図17】実施形態の変形例１のシフトパターン計算動作を説明するための図。
【図18】実施形態の変形例１のシフトパターン計算動作を説明するための図。
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【0009】
（実施形態）
図１は、実施形態のメモリシステムの構成例を示す図である。図１に示されるように、メモリシステム１は、ホスト機器３００と接続可能である。ホスト機器３００は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置などが該当する。メモリシステム１は、ホスト機器３００の外部記憶装置として機能する。ホスト機器３００は、メモリシステム１に対して要求を発行することができる。要求は、リード要求およびライト要求を含む。
図１は、実施形態のメモリシステムの構成例を示す図である。図１に示されるように、メモリシステム１は、ホスト機器３００と接続可能である。ホスト機器３００は、例えば、サーバ、パーソナルコンピュータ、またはモバイル型の情報処理装置などが該当する。メモリシステム１は、ホスト機器３００の外部記憶装置として機能する。ホスト機器３００は、メモリシステム１に対して要求を発行することができる。要求は、リード要求およびライト要求を含む。
【0010】
メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００として、１以上のメモリチップＣＰ、および１つのコントローラ２００を備える。ここでは、メモリシステム１は、１以上のメモリチップＣＰとして、メモリチップＣＰ０、ＣＰ１、ＣＰ２、ＣＰ３を備える。なお、メモリシステム１に具備されるメモリチップＣＰの数は、４に限定されない。
【0011】
各メモリチップＣＰは、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。メモリチップＣＰは、ＮＡＮＤバス４００によってコントローラ２００と接続されている。なお、各メモリチップＣＰは第１メモリの一例である。
【0012】
コントローラ２００は、ホストインターフェイス回路（HOST I/F）２０１、ＲＡＭ（Random Access Memory）２０２、ＣＰＵ（Central Processing Unit）２０３、バッファメモリ（Buffer Memory）２０４、ＮＡＮＤインターフェイス回路（NAND I/F）２０５、およびＥＣＣ回路（Error Correction Code circuit：ECC）２０６を備える。コントローラ２００は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。コントローラ２００は、複数のチップによって構成されてもよい。コントローラ２００は、ＣＰＵ２０３に代えて、ＦＰＧＡ（field-programmable gate array）またはＡＳＩＣ（application specific integrated circuit）を備えていてもよい。つまり、コントローラ２００は、ソフトウェア、ハードウェア、またはこれらの組み合わせによって構成され得る。なお、ＲＡＭ２０２は、コントローラ２００の外に配置されてもよい。
【0013】
ホストインターフェイス回路２０１は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）規格、ＳＡＳ（Serial Attached SCSI）規格、またはＰＣＩ（Peripheral Components Interconnect） Ｅｘｐｒｅｓｓ（記録商標）規格などに準拠したバスを介してホスト機器３００と接続され、コントローラ２００とホスト機器３００との通信を司る。
【0014】
ＮＡＮＤインターフェイス回路２０５は、ＮＡＮＤバス４００を介して各メモリチップＣＰと接続され、コントローラ２００とメモリチップＣＰとの通信を司る。
【0015】
ＣＰＵ２０３は、コントローラ２００の動作を制御する。
【0016】
ＲＡＭ２０２は、ＣＰＵ２０３の作業領域として使用される。バッファメモリ２０４は、メモリチップＣＰに送信されるデータ、およびメモリチップＣＰから受信したデータを一時的に保持する。ＲＡＭ２０２およびバッファメモリ２０４は、例えばＤＲＡＭ（dynamic random access memory）、ＳＲＡＭ（static random access memory）、またはこれらの組み合わせなどによって構成され得る。なお、ＲＡＭ２０２およびバッファメモリ２０４を構成するメモリの種類は、これらに限定されない。
【0017】
なお、ＲＡＭ２０２は第２メモリおよび第３メモリの一例である。第２メモリと第３メモリとは実施形態のように一つのＲＡＭ２０２によって構成されてもよいし、それぞれ異なるメモリによって構成されてもよい。
【0018】
ＥＣＣ２０６は、エラー訂正符号を用いて、エラーの検出および検出されたエラーの訂正を実行する。エラーの検出および検出されたエラーの訂正を単にエラー訂正と表記する。
【0019】
図２は、メモリチップＣＰの構成例を示す図である。図示するようにメモリチップＣＰは、アクセス回路１１０およびメモリセルアレイ１１１を備える。
【0020】
メモリセルアレイ１１１は、複数のプレーン（プレーン０、プレーン１）に分割されている。各プレーンは、並列にアクセスされることが可能なサブアレイである。各プレーンは、各々が複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…）を備える。ブロックＢＬＫの各々は、それぞれがワード線およびビット線に関連付けられたメモリセルトランジスタの集合である複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、…）を備える。ストリングユニットＳＵの各々は、メモリセルトランジスタが直列接続された複数のＮＡＮＤストリング１１４を備える。なお、ストリングユニットＳＵ内のＮＡＮＤストリング１１４の数は任意である。なお、メモリセルアレイ１１１が備えるプレーンの数は２に限定されない。また、メモリセルアレイ１１１は、必ずしも分割されていなくてもよい。
【0021】
なお、ブロックＢＬＫは、第１記憶領域の一例である。
【0022】
アクセス回路１１０は、例えば、ロウデコーダ、カラムデコーダ、センスアンプ、ラッチ回路、および電圧発生回路を含む。アクセス回路１１０は、コントローラ２００からの命令に応じて、各プレーンのメモリセルアレイ１１１に対し、プログラム動作、センス動作、およびイレース動作を実行する。
【0023】
プログラム動作はメモリセルアレイ１１１にデータをライトする動作である。センス動作はメモリセルアレイ１１１からデータをリードする動作である。
【0024】
なお、コントローラ２００がメモリチップＣＰにデータをライトする一連の動作を、ライト動作と表記する。ライト動作は、コントローラ２００がデータをメモリチップＣＰに転送するデータイン動作と、アクセス回路１１０がデータイン動作によって受信したデータをメモリセルアレイ１１１にライトするプログラム動作と、によって構成される。
【0025】
コントローラ２００がメモリチップＣＰからデータをリードする一連の動作を、リード動作を表記する。リード動作は、アクセス回路１１０がメモリセルアレイ１１１からデータをリードするセンス動作と、センス動作によってリードされたデータをコントローラ２００がメモリチップＣＰから取得するデータアウト動作と、によって構成される。
【0026】
図３は、実施形態のブロックＢＬＫの回路構成を示す図である。なお、各ブロックＢＬＫは、同一の構成を有している。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を有する。各ストリングユニットＳＵは、複数のＮＡＮＤストリング１１４を含む。
【0027】
ＮＡＮＤストリング１１４の各々は、例えば６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）および選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そして６４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ６３）は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ型であってもよい。さらに、ＮＡＮＤストリング１１４内のメモリセルトランジスタＭＴの個数は６４個に限定されない。
【0028】
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線ＳＧＳ０～ＳＧＳ３に接続されてもよい。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ６３の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ６３に共通接続される。
【0029】
ストリングユニットＳＵ内にある各ＮＡＮＤストリング１１４の選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但しＬは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリング１１４を共通に接続する。更に、各選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
【0030】
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリング１１４の集合である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合である。そしてメモリセルアレイ１１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合である。
【0031】
アクセス回路１１０による１つのプレーンに対するプログラム動作およびセンス動作は、１つのストリングユニットＳＵにおける１つのワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、一括して行われる。以降、１つのプレーンに対するプログラム動作およびセンス動作の際、一括して選択されるメモリセルトランジスタＭＴの群を「メモリセルグループＭＣＧ」と表記する。そして、１つのメモリセルグループＭＣＧにライトされる、あるいはリードされる１ビットのデータの集まりを「ページ」と表記する。
【0032】
アクセス回路１１０による１つのプレーンに対するイレース動作は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。イレース方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、イレース方法に関しては、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【0033】
なお、それぞれ異なるプレーンまたは異なるメモリチップＣＰに格納された複数のページによって１つの論理ページが構成され、コントローラ２００は１つの論理ページを構成する複数のページを対象として並列にプログラム動作またはセンス動作を指示してもよい。また、それぞれ異なるプレーンまたは異なるメモリチップＣＰに具備される複数のブロックＢＬＫによって１つの論理ブロックが構成され、コントローラ２００は、１つの論理ブロックを構成する複数のブロックＢＬＫに対して並列にイレース動作を指示してもよい。
【0034】
以降では、メモリセルトランジスタＭＴを、単に、メモリセルと表記する。
【0035】
図４は、実施形態のメモリセルが取り得るしきい値電圧の一例を示す図である。縦軸は、メモリセルの数を示しており、横軸は、しきい値電圧を示している。即ち、本図は、しきい値電圧に対するメモリセルの分布を示している。以下、本実施形態では、メモリセルが８値のデータを保持可能な場合について説明するが、保持可能なデータは８値に限定されない。本実施形態においては、メモリセルが２値以上のデータ（１ビット以上のデータ）を保持可能である限り、メモリセルが保持できるデータのビット数は任意である。
【0036】
図４に示すように、しきい値電圧が取り得る範囲は、８つの範囲に区分される。この８つの範囲を、しきい値電圧が低いほうから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステートと呼ぶことにする。各メモリセルのしきい値電圧は、アクセス回路１１０によって、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属するように、制御される。その結果、しきい値電圧に対するメモリセルの数をプロットした場合、メモリセルは、理想的には、本図に示すように、それぞれ異なるステートに属する互いに重ならない８つのローブ状の分布を形成する。以降では、ステートごとの分布を、単に、ローブ、と表記することがある。
【0037】
８つのステートは、３ビットのデータに対応する。本図の例によれば、“Ｅｒ”ステートは“１１１”に対応し、“Ａ”ステートは“１１０”に対応し、“Ｂ”ステートは“１００”に対応し、“Ｃ”ステートは“０００”に対応し、“Ｄ”ステートは“０１０”に対応し、“Ｅ”ステートは“０１１”に対応し、“Ｆ”ステートは“００１”に対応し、“Ｇ”ステートは“１０１”に対応する。このように、各メモリセルは、そのしきい値電圧が属するステートに応じたデータを保持することができる。なお、図４に示すステートとデータとの対応関係は、データコーディングの一例である。データコーディングは本図の例に限定されない。
【0038】
なお、１つのメモリセルに保持される３ビットのデータのうち、ＬＳＢ（Least Significant Bit）をロアービット、ＭＳＢ（Most Significant Bit）をアッパービット、ＬＳＢとＭＳＢとの間のビットをミドルビット、と表記する。同一のメモリセルグループＭＣＧに属する全てのメモリセルトランジスタＭＴのロアービットの集合を、ロアーページと表記する。同一のメモリセルグループＭＣＧに属する全てのメモリセルトランジスタＭＴのミドルビットの集合を、ミドルページと表記する。同一のメモリセルグループＭＣＧに属する全てのメモリセルトランジスタＭＴのアッパービットの集合を、アッパーページと表記する。
【0039】
しきい値電圧は、イレース動作によって“Ｅｒ”ステートに低下せしめられる。また、しきい値電圧は、プログラム動作によって、“Ｅｒ”ステートに維持されるか、または“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに至るまで、上昇せしめられる。
【0040】
具体的には、プログラム動作においては、アクセス回路１１０は、カラムアドレスに対応したビット線ＢＬを選択する。アクセス回路１１０は、選択されたビット線ＢＬの電位をゼロとする。アクセス回路１１０は、ロウアドレスに対応したワード線ＷＬを選択し、選択されたワード線ＷＬに、プログラミングパルスを印加する。すると、選択されたビット線ＢＬおよび選択されたワード線ＷＬとの交点に位置するメモリセルの電荷蓄積層に電子が注入され、その結果、メモリセルのしきい値電圧が上昇する。アクセス回路１１０は、所定のタイミングでデータのリードを行うことで、メモリセルのしきい値電圧がライトデータのデータに対応した目標のステートに到達したか否かを確認する（ベリファイリード）。アクセス回路１１０は、メモリセルのしきい値電圧が目標のステートに到達するまで、プログラムパルスの印加を継続する。
【0041】
以降、プログラム動作によってあるステートにしきい値電圧が設定されたメモリセルを、そのステートに属するメモリセル、と表記することがある。
【0042】
隣接する２つのステート間には、判定電圧が設定される。例えば、図４に例示されるように、“Ｅｒ”ステートと“Ａ”ステートとの間に判定電圧Ｖｒａが設定され、“Ａ”ステートと“Ｂ”ステートとの間に判定電圧Ｖｒｂが設定され、“Ｂ”ステートと“Ｃ”ステートとの間に判定電圧Ｖｒｃが設定され、“Ｃ”ステートと“Ｄ”ステートとの間に判定電圧Ｖｒｄが設定され、“Ｄ”ステートと“Ｅ”ステートとの間に判定電圧Ｖｒｅが設定され、“Ｅ”ステートと“Ｆ”ステートとの間に判定電圧Ｖｒｆが設定され、“Ｆ”ステートと“Ｇ”ステートとの間に判定電圧Ｖｒｇが設定される。センス動作においては、アクセス回路１１０は、複数種類の判定電圧を用いて、メモリセルが属するステートに対応付けられたデータを判定する。
【0043】
例えば図４に示されたデータコーディングが適用される場合を考える。メモリセルが“Ｅｒ”ステート、“Ｅ”ステート、“Ｆ”ステート、および“Ｇ”ステート、の何れかに属する場合、そのメモリセルが保持するロアービットの値は“１”である。メモリセルが“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、および“Ｄ”ステートの何れかに属する場合、そのメモリセルが保持するロアービットの値は“０”である。よって、ＶｒａおよびＶｒｅの２種類の判定電圧を使用することによって、ロアーページのデータが判定できる。
【0044】
メモリセルが“Ｅｒ”ステート、“Ａ”ステート、“Ｄ”ステート、および“Ｅ”ステートの何れかに属する場合、そのメモリセルが保持するミドルビットの値は“１”である。メモリセルが“Ｂ”ステート、“Ｃ”ステート、“Ｆ”ステート、および“Ｇ”ステートの何れかに属する場合、そのメモリセルが保持するミドルビットの値は“０”である。よって、Ｖｒｂ、Ｖｒｄ、およびＶｒｆの３種類の判定電圧を使用することによって、ミドルページのデータが判定できる。
【0045】
メモリセルが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｇ”ステートの何れかに属する場合、そのメモリセルが保持するアッパービットの値は“１”である。メモリセルが“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、および“Ｆ”ステートの何れかに属する場合、そのメモリセルが保持するアッパービットの値は“０”である。よって、ＶｒｃおよびＶｒｇの２種類の判定電圧を使用することによって、アッパーページのデータが判定できる。
【0046】
このように、データの判定に使用される判定電圧の種類は、センス動作の対象のページの種類に応じて異なる。アクセス回路１１０は、センス動作では、センス動作の対象のページの種類に応じた複数種類の判定電圧を使用する。
【0047】
なお、図４では、メモリセルが、互いに重ならない８つのローブを形成する場合を説明した。しかしながら、メモリセルのしきい値電圧は、種々の要因で変化し得る。例えば、メモリセルのしきい値電圧は、プログラム動作の完了時からの経過時間に応じて変化する傾向がある。メモリセルのしきい値電圧の変化の速度は、プログラム動作完了の直後が最も早く、経過時間とともに減速する。イレース動作とプログラム動作とのサイクルの実行回数が多いメモリセルほど、しきい値電圧が変化しやすい。また、メモリセルのしきい値電圧の変化は、プログラム動作の完了時からの経過時間だけでなく、当該メモリセルに対するセンス動作、隣接するメモリセルに対するセンス動作、アクセスの際の温度、などによっても影響され得る。メモリセルのしきい値電圧が変化し得るので、現実的には、センス動作時において、隣り合う２つのローブが互いに重なり合った状態になっている場合がある。
【0048】
図５は、実施形態のメモリセルが取り得るしきい値電圧の別の一例を示す図である。ここでは、説明を簡単にするために、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を図示している。実線は、“Ａ”ステートおよび“Ｂ”ステートのいずれかに属するメモリセルの分布を示している。破線は、“Ａ”ステートのローブを示し、一点鎖線は、“Ｂ”ステートのローブを示している。本図の例では、“Ａ”ステートのローブの裾野と“Ｂ”ステートのローブの裾野とが重なり合っている。言い換えると、“Ａ”ステートに属するメモリセルのしきい値電圧の最大値が判定電圧Ｖｒｂを超えており、かつ、“Ｂ”ステートに属するメモリセルのしきい値電圧の最小値が判定電圧Ｖｒｂを下回っている。“Ａ”ステートに属し、かつ、しきい値電圧が判定電圧Ｖｒｂよりも大きいメモリセルがリードされた場合、そのメモリセルは“Ｂ”ステートに属するとして認識される。即ち、“１１０”としてプログラムされたデータが“１００”としてリードされる。“Ｂ”ステートに属し、かつ、しきい値電圧が判定電圧Ｖｒｂよりも小さいメモリセルがリードされた場合、そのメモリセルは“Ａ”ステートに属するとして認識される。即ち、“１００”としてプログラムされたデータが“１１０”としてリードされる。
【0049】
このように、センス動作によってリードされたデータは、しきい値電圧の変化によって、プログラム動作の時点での値から変化する場合がある。データおよびしきい値電圧の変化に対しては、コントローラ２００は、エラー訂正と、判定電圧のシフトと、によって対応する。具体的には、コントローラ２００では、ＥＣＣ回路２０６によって、リードデータに対してエラー訂正を実行する。エラー訂正が失敗した場合には、コントローラ２００は、判定電圧を変えてリード動作を再び実行する。なお、エラー訂正が失敗するとは、変化後のデータから変化前のデータを復元できないことをいう。具体的には、エラー訂正が失敗するとは、リードデータに含まれるエラービットが訂正できないことをいう。エラー訂正が成功するとは、リードデータに含まれる全てのエラービットが訂正されたことをいう。コントローラ２００は、エラー訂正が成功するか、またはリード動作が繰り返し実行された回数が所定回数に至るまで、リトライリードする。つまり、コントローラ２００は、エラー訂正が成功するか、またはリード動作が繰り返し実行された回数が所定回数に至るまで、判定電圧を変化させながらリード動作を繰り返す。判定電圧を変化させてリードするリード動作を、シフトリードと表記する。
【0050】
なお、判定電圧の値は、種々の量で表現され得る。また、判定電圧の値は、種々の表現で指示され得る。本実施形態では、一例として、判定電圧の種類（Ｖｒａ～Ｖｒｇ）毎に基準値が予め設定されており、判定電圧の値は、基準値からの差分であるシフト量で表現される。また、メモリチップＣＰ内の所定の位置に基準値が判定電圧の種類毎に記録されている。そして、コントローラ２００は、判定電圧の種類毎に基準値からのシフト量をメモリチップＣＰに指示する。
【0051】
なお、判定電圧の表現方法および指示の方法は、これに限定されない。例えば、判定電圧の値は差分ではなく電圧値で表現され、判定電圧は、メモリチップＣＰに対し、差分ではなく電圧値で指示されてもよい。
【0052】
リトライリードでは、コントローラ２００は、センス動作において適用される判定電圧を、シフトインデックステーブル２２０に基づいて取得する。
【0053】
図６は、実施形態のシフトインデックステーブル２２０のデータ構造の一例を示す図である。シフトインデックステーブル２２０は、複数のエントリを含んでおり、それぞれのエントリには一つのシフトパターンが記録されている。シフトパターンは、全種類の判定電圧の値をそれぞれ１つずつ含むセットであり、判定電圧の候補値を示すものである。各シフトパターンが含むそれぞれの種類の判定電圧の値は、基準値からのシフト量の形式で表記される。図６において、シフト量Ｘ（ＸはＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ）は、判定電圧Ｖｒｘ（ｘはａ、ｂ、ｃ、ｄ、ｅ、ｆ、ｇ）の基準値からの差分を示す。
【0054】
シフトインデックステーブル２２０に含まれる各エントリは、インデックスによって区別される。そして、各エントリにはシフトパターンが記録される。各エントリに記録されたシフトパターンは、判定電圧の候補値である。つまり、シフトパターンにはインデックスの値が対応付けられている。
【0055】
なお、インデックスは、ＩＤとも表記される。インデックスの値がＹのエントリは、エントリＩＤＹ（Ｙは０以上の整数）とも表記される。あるシフトパターンがエントリＩＤＹに記録されている場合、そのシフトパターンはＩＤＹのシフトパターンとも表記される。あるシフトパターンがエントリＩＤＹに記録されている場合、インデックスＹは、そのシフトパターンのインデックスとも表記される。
【0056】
エントリＩＤ０には、初期状態で使用されるシフトパターンが記録される。エントリＩＤ０に記録されたシフトパターンおよびエントリＩＤ３から末尾のエントリ（ここではエントリＩＤＩ＿ｌａｓｔと表記する）までの各エントリに記録されたシフトパターンは、固定値とされる。エントリＩＤ０、ＩＤ３～ＩＤＩ＿ｌａｓｔには、しきい値電圧の変化の進行に対応した順番で複数のシフトパターンが記録される。即ち、これらのエントリに与えられたインデックスの値０，３～Ｉ＿ｌａｓｔは、しきい値電圧の変化の進行に対応した順位を示す。
【0057】
例えば、しきい値電圧の変化の進行が第１の度合いと、第１の度合いよりも変化がより進行した第２の度合いと、を考える。第１の度合いに対応した第１のシフトパターンには、第２の度合いに対応した第２のシフトパターンよりも若い順位が設定される。
【0058】
よって、理論上では、コントローラ２００がシフトリードを繰り返す際、エントリＩＤ０，ＩＤ３～ＩＤＩ＿ｌａｓｔの順番でシフトパターンを選択して順次適用すれば、エラー訂正に失敗することなくリードが可能なシフトパターンを最も効率よく突き止めることが可能である。
【0059】
しかしながら、エントリＩＤ０，ＩＤ３～ＩＤＩ＿ｌａｓｔには、想定し得る使用条件の下で製造者が計算または試験により求めたシフトパターンが記録される。よって、製造者が想定したメモリシステム１の使用条件と、エンドユーザによるメモリシステム１の実際の使用条件と、が異なる場合、インデックスの値の順番にシフトパターンを選択して適用しても、エラー訂正に失敗することなくリードが可能なシフトパターンを得ることができない場合がある。
【0060】
そこで、実施形態では、或るエントリ内のシフトパターンは可変に構成される。ここでは一例として、エントリＩＤ１およびエントリＩＤ２のそれぞれのシフトパターンは可変とされる。コントローラ２００は、実際の使用状況に応じてエントリＩＤ１内のシフトパターンおよびエントリＩＤ２内のシフトパターンを更新する。
【0061】
図７は、実施形態のエントリＩＤ１，ＩＤ２に記録されるシフトパターンの取得方法の一例を示す図である。
【0062】
コントローラ２００は、リードデータに発生するエラービットの数を抑制できるシフトパターンを測定する、シフトパターン測定動作を実行することが可能である。リードデータに発生するエラービットの数を抑制できるシフトパターンを便宜的に最適シフトパターンと表記する。シフトパターン測定動作の例については後述する。
【0063】
コントローラ２００は、所定の条件をトリガとしてシフトパターン測定動作を実行する。所定の条件は、例えば、所定回数、シフトインデックステーブル２２０に従ってシフトリードを行ってもエラー訂正が成功しないことである。なお、シフトパターン測定動作の実行開始のトリガはこれに限定されない。
【0064】
コントローラ２００は、シフトパターン測定動作によって取得した最新の所定個の最適シフトパターンをＦＩＦＯ（First-In First-Out）構造の記憶領域（即ちＦＩＦＯ２２２、ＦＩＦＯ２２３－０～２２３－７）に格納する。つまり、コントローラ２００は、取得した最適シフトパターンのヒストリをＦＩＦＯ構造の記憶領域に保存する。コントローラ２００は、当該最新の所定個の最適シフトパターンのヒストリに基づいて新たなシフトパターンを生成し、生成した新たなシフトパターンをエントリＩＤ１，ＩＤ２に上書き形式で記録する。これによって、エントリＩＤ１，ＩＤ２内のシフトパターンは更新される。
【0065】
エントリＩＤ１には、システム全体、即ちメモリシステム１が備える全てのメモリチップＣＰから取得された最適シフトパターンに基づき生成されたシフトパターンが記録される。つまり、コントローラ２００は、メモリシステム１においてシフトパターン測定動作を行った場合、シフトパターン測定動作によって得られた最適シフトパターンをＦＩＦＯ２２２に格納する。そして、コントローラ２００は、ＦＩＦＯ２２２に格納されている全ての最適シフトパターンに基づき、新たなシフトパターンを取得し、当該新たなシフトパターンをエントリＩＤ１に記録する。エントリＩＤ１に記録されたシフトパターンを、メモリシステム１の出荷後に動的に生成された一つのシフトパターンという意味で、第１ホットパターンと表記する。
【0066】
エントリＩＤ２には、各プレーンの範囲で取得された最適シフトパターンに基づき生成されたシフトパターンが記録される。つまり、エントリＩＤ２には、メモリチップＣＰ０のプレーン０から取得された最適シフトパターンに基づき生成されたシフトパターンと、メモリチップＣＰ０のプレーン１から取得された最適シフトパターンに基づき生成されたシフトパターンと、メモリチップＣＰ１のプレーン０から取得された最適シフトパターンに基づき生成されたシフトパターンと、メモリチップＣＰ１のプレーン１から取得された最適シフトパターンに基づき生成されたシフトパターンと、メモリチップＣＰ２のプレーン０から取得された最適シフトパターンに基づき生成されたシフトパターンと、メモリチップＣＰ２のプレーン１から取得された最適シフトパターンに基づき生成されたシフトパターンと、メモリチップＣＰ３のプレーン０から取得された最適シフトパターンに基づき生成されたシフトパターンと、メモリチップＣＰ３のプレーン１から取得された最適シフトパターンに基づき生成されたシフトパターンと、が記録される。このように、エントリＩＤ２には、メモリチップＣＰとプレーンとの組み合わせ毎にシフトパターンが記録される。
【0067】
コントローラ２００は、或るメモリチップＣＰの或るプレーンに対してシフトパターン測定動作を行った場合、シフトパターン測定動作によって得られた最適シフトパターンをＦＩＦＯ２２３－０～２２３－７のうちのシフトパターン測定動作の対象のメモリチップＣＰとプレーンとの組み合わせに対応したＦＩＦＯ２２３に格納する。そして、コントローラ２００は、そのＦＩＦＯ２２３に格納されている全ての最適シフトパターンに基づき、新たなシフトパターンを取得し、当該新たなシフトパターンをシフトパターン測定動作の対象のメモリチップＣＰとプレーンとの組み合わせに対応付けてシフトインデックステーブル２２０のエントリＩＤ２に格納する。エントリＩＤ２に記録された各シフトパターンを、第２ホットパターンと表記する。
【0068】
しきい値電圧の変化の傾向は、メモリチップＣＰ毎に異なる場合がある。また、メモリチップＣＰ内においても、しきい値電圧の変化の傾向がプレーン毎に異なる場合がある。メモリチップＣＰとプレーンとの組み合わせ毎に個別に第２ホットパターンが生成されることで、メモリチップＣＰ毎またはメモリチップＣＰ内のプレーン毎に異なり得るしきい値電圧の変化の傾向に則したシフトパターンを第２ホットパターンとして生成することが可能である。
【0069】
実施形態では、さらに、第２ホットパターンの更新に関して条件が設けられている。プログラム動作の完了後にシフトパターンが初回に更新された場合にのみ、第２ホットパターンの更新が行われる。
【0070】
前述したように、メモリセルのしきい値電圧の変化の速度は、プログラム動作完了の直後が最も速い。そのため、プログラム動作完了の直後の期間において、管理ＩＤが示すシフトパターンを用いたリード動作においてエラー訂正が成功しない事象が発生しやすい。実施形態によれば、上記事象がプログラム動作完了の後に管理ＩＤの初回の更新よりも先に発生したときに、コントローラ２００は、最適シフトパターンの取得を行い、取得した最適シフトパターンに基づいて第２ホットパターンを更新する。よって、同じ記憶領域または他の記憶領域においてプログラム動作完了の後に管理ＩＤが示すシフトパターンを用いたリード動作においてエラー訂正が成功しない事象が発生したとしても、類似の条件下で集められた最適シフトパターンの群に用いて生成された第２ホットパターンを用いたリード動作を行うことで、エラー訂正が成功する可能性を高くすることができる。
【0071】
コントローラ２００は、シフトリードを繰り返す場合には、エントリＩＤ０，ＩＤ３～ＩＤＩ＿ｌａｓｔのうちの所定のルールに従って選択された複数のエントリのシフトパターンに加えて、第１ホットパターンおよび第２ホットパターンを使用候補とする。これによって、製造者が予め用意したシフトパターンだけでなく、エンドユーザによる実際の使用環境下において取得された最適シフトパターンに基づき生成されたシフトパターンである第１ホットパターンおよび第２ホットパターンがシフトリードの際に適用される。よって、シフトリードの際にエラー訂正が成功する可能性を高めることができる。
【0072】
なお、ここでは一例として、コントローラ２００は、第１ホットパターンおよび第２ホットパターンをエントリＩＤ０，ＩＤ３～ＩＤＩ＿ｌａｓｔに記録されたシフトパターンよりも優先して選択する。なお、コントローラ２００は、第１ホットパターンおよび第２ホットパターンを必ずしも優先しなくてもよい。
【0073】
コントローラ２００は、さらに、パトロールリードを実行する。パトロールリードは、ホスト機器３００からの要求に関係なくメモリチップＣＰに対して行われるリードである。パトロールリードは、ホスト機器３００からのリード要求の際にエラー訂正が成功する確率を高めるために、エラー訂正が成功するシフトパターンを予め特定することを目的としたリード動作である。コントローラ２００は、例えば所定の周期でパトロールリードを実行する。コントローラ２００は、ホスト機器３００からのリード要求の受信に応じ、パトロールリードの実行をスキップしたり、パトロールリードの実行の周期を一時的または非一時的に変更してもよい。つまり、パトロールリードは、ホスト機器３００からのリード要求とは関係なく、異なるタイミングで複数回、実行される。
【0074】
また、コントローラ２００は、パトロールリードの実行対象を管理領域単位で逐次切り替える。なお、管理領域は、１つのシフトパターンが共通に使用される記憶領域の単位である。一例では、各ブロックが管理領域とされる。
【0075】
コントローラ２００は、パトロールリードでは、エラー訂正が成功するためのシフトパターンを学習する。コントローラ２００は、ホスト機器３００からの要求に応じてリード動作を実行する際には、学習によって得たシフトパターンを使用する。以降では、ホスト機器３００から要求されたデータをリードする動作を、ホストリードと表記する。
【0076】
図８は、実施形態のＲＡＭ２０２に保持される各種データを説明する図である。
【0077】
ＲＡＭ２０２には、前述したシフトインデックステーブル２２０および管理テーブル２２１が格納される。
【0078】
シフトインデックステーブル２２０は、前述したように、各種シフトパターンを規定した情報である。
【0079】
シフトインデックステーブル２２０のうちの固定エントリ、つまり図６に示したエントリＩＤ０、ＩＤ３～ＩＤＩ＿ｌａｓｔ、の内容は、所定の不揮発性の記憶領域、例えばＮＡＮＤ型フラッシュメモリ１００、に予め格納されている。コントローラ２００は、起動時にシフトインデックステーブル２２０のうちの固定エントリの内容をＲＡＭ２０２にロードする。
【0080】
コントローラ２００は、メモリシステム１がシャットダウンされるまでに、エントリＩＤ１およびエントリＩＤ２に記録されたシフトパターンを、定期的にＮＡＮＤ型フラッシュメモリ１００に保存し、メモリシステム１の起動時にＮＡＮＤ型フラッシュメモリ１００からＲＡＭ２０２にロードしてもよい。または、エントリＩＤ１およびエントリＩＤ２に記録されたシフトパターンの一部または全部は、電源断時に失われてもよい。
【0081】
管理テーブル２２１は、学習によって得たシフトパターンが記録された情報である。コントローラ２００は、パトロールリードによって取得したシフトパターンのインデックスの値を、管理テーブル２２１に記録する。ホストリードでは、コントローラ２００は、管理テーブル２２１を参照することによって、シフトリードを含むリード動作において使用するシフトパターンを決定する。
【0082】
管理テーブル２２１も、エントリＩＤ１およびエントリＩＤ２に記録されたシフトパターンと同様、メモリシステム１がシャットダウンされるまでに、定期的あるいは一括してＮＡＮＤ型フラッシュメモリ１００に保存され、メモリシステム１の起動時にＮＡＮＤ型フラッシュメモリ１００からＲＡＭ２０２にロードされてもよい。または、管理テーブル２２１の一部または全部は、電源断時に失われてもよい。
【0083】
ＲＡＭ２０２には、前述したＦＩＦＯ２２２，２２３－０～２２３－７がアロケートされる。
【0084】
ＦＩＦＯ２２２，２２３－０～２２３－７の内容も、エントリＩＤ１およびエントリＩＤ２に記録されたシフトパターンと同様、メモリシステム１がシャットダウンされるまでに、定期的あるいは一括してＮＡＮＤ型フラッシュメモリ１００に保存され、メモリシステム１の起動時にＮＡＮＤ型フラッシュメモリ１００からＲＡＭ２０２にロードされてもよい。あるいは、ＦＩＦＯ２２２，２２３－０～２２３－７の内容の一部または全部は、電源断時に失われてもよい。
【0085】
図９は、実施形態の管理テーブル２２１のデータ構成例を示す図である。
【0086】
管理テーブル２２１は、学習したシフトパターンのインデックスの値を管理領域毎に管理する。実施形態では、一例として、管理テーブル２２１には、シフトパターンのインデックスの値が記録される。なお、管理テーブル２２１に記録されたインデックスを、管理ＩＤと表記する。
【0087】
実施形態では、一例として、各ブロックが管理領域とされる。つまり、１つのブロックから何れかのページをリードする際には、当該ブロックに対応付けられた管理ＩＤが示すシフトパターンが使用される。
【0088】
次に、シフトパターン測定動作について説明する。まず、シフトパターン測定動作の一例として、第１のシフトパターン測定動作について説明する。第１のシフトパターン測定動作は、Ｖｔｈトラッキングとも称される。
【0089】
【0090】
第１のシフトパターン測定動作においては、コントローラ２００は、何らかの方法で選択したひとつのワード線を対象として、判定電圧の値を異ならせながら２値モードでリード動作を複数回、実行する。２値モードとは、１つの判定電圧を用いたセンス動作によって、メモリセルのオン／オフを対象のワード線に接続されたメモリセル毎に判定するモードである。メモリチップＣＰは、データアウト動作では、各メモリセルに対応した値を対象のワード線に接続されたメモリセル分だけ含むデータを出力する。例えば、データは、オン状態のメモリセルについては“１”、オフ状態のメモリセルについては“０”を含む。なお、オン状態を示す値およびオフ状態を示す値はこれに限定されない。
【0091】
コントローラ２００は、各リード動作によって得られたデータに基づき、オン状態またはオフ状態のメモリセルの数をカウントする。図１０の（Ｂ）は、一例として、オン状態のメモリセルの数のカウント結果を示す。
【0092】
続いて、コントローラ２００は、図１０の（Ｂ）に示したオン状態のメモリセルの数に基づき、オン状態のメモリセルの数の変化率を計算する。オン状態のメモリセルの数の変化率とは、判定電圧を所定単位量だけ変化させた場合のオン状態のメモリセルの数の変化量である。判定電圧に対して変化率をプロットすると、しきい値電圧に対するメモリセルの分布（即ち図１０の（Ａ）に示す曲線）の近似が得られる。
【0093】
コントローラ２００は、第１のシフトパターン測定動作において、リード動作毎に判定電圧の値をＶｓｔｅｐずつ増加させながら複数回のリード動作を実行する。コントローラ２００は、変化率として、判定電圧の値をＶｓｔｅｐだけ増加させた際のオン状態のメモリセルの数の変化量を計算する。
【0094】
コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、変化量が極小となる判定電圧の値を取得する。そして、コントローラ２００は、取得した判定電圧の値のセット、即ち図１０の電圧Ｖｒａ＿ｏｐｔ～Ｖｒｇ＿ｏｐｔのセットを最適シフトパターンとして決定する。
【0095】
なお、コントローラ２００は、第１のシフトパターン測定動作において、判定電圧の値をＶｓｔｅｐずつ増加させながら複数回のリード動作を実行する。判定電圧の変更範囲は、メモリセルのしきい値電圧がとりうる全範囲をカバーしていてもよいし、特定の電圧値の付近の範囲（例えば判定電圧Ｖｒａ～Ｖｒｇのそれぞれがとり得る範囲）だけをカバーしていてもよい。
【0096】
【0097】
図１１に含まれる３つのグラフにおいて、縦軸は、メモリセルの数を示しており、横軸は、しきい値電圧を示している。
【0098】
図１１の（Ａ）は、プログラム動作の直後のメモリセルの分布を示す。プログラム動作の直後においては、例えば、本図に示すように、各ステートのローブは隣接するステートのローブと互いに離間している。
【0099】
図１１の（Ｂ）は、プログラム動作が完了してからしばらくの間、メモリシステム１が使用された後に得られる、メモリセルの分布を示している。本図に示されるように、８つのローブは、図１１の（Ａ）に示される８つのローブとは形状および位置が異なっている。８つのローブの裾野が重なり合って、１つの連続した分布が形成されている。このような分布が得られた場合、当該分布が有する７つの極小点、即ち、Ｖｒａ＿ｏｐｔ，Ｖｒｂ＿ｏｐｔ，Ｖｒｃ＿ｏｐｔ，Ｖｒｄ＿ｏｐｔ，Ｖｒｅ＿ｏｐｔ，Ｖｒｆ＿ｏｐｔ，Ｖｒｇ＿ｏｐｔのセットが、図１１の（Ｂ）の状態における最適シフトパターンに該当すると考えられる。
【0100】
図１１の（Ｂ）の例では、７点の参照電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７が予め設定されている。コントローラ２００は、参照電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７のそれぞれを用いて２値モードでのリード動作を実行する。つまり、コントローラ２００は、７回のリード動作を実行することによって、メモリチップＣＰのひとつのワード線から、各メモリセルのオン／オフを示すデータを参照電圧毎に取得する。コントローラ２００は、参照電圧Ｖｒｉ（ただしｉは１から７までの整数）を用いたリード動作によって得たオン状態のメモリセルの数（またはオフ状態のメモリセルの数）と、参照電圧Ｖｒｉ＋１を用いたリード動作によって得たオン状態のメモリセルの数（またはオフ状態のメモリセルの数）と、の差分を演算することによって、参照電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７によって区切られた８つの区間をビンとし、メモリセルの数を度数とするヒストグラムを生成する。
【0101】
例えば、参照電圧Ｖｒｉを判定電圧として用いた場合のオン状態のメモリセルの数をＣｉと表記し、対象のワード線に接続されたメモリセルの数をＣｍｔと表記すると、ＶｒｊとＶｒ（ｊ＋１）とによって区切られた区間の度数は、Ｃ（ｊ＋１）－Ｃｊの演算によって得ることができる。ただし、ｊは１から６までの整数である。Ｖｒ１より小さい区間の度数は、Ｃ１とされる。Ｖｒ７より大きい区間の度数は、Ｃｍｔ－Ｃ７とされる。
【0102】
図１１の（Ｃ）は、上記の処理によって得られたヒストグラムを示す図である。
【0103】
なお、参照電圧Ｖｒ１～Ｖｒ７は、予め設定されている。参照電圧Ｖｒ１～Ｖｒ７の設定方法は、特定の方法に限定されない。
【0104】
例えば、判定電圧Ｖｒａ～Ｖｒｇのそれぞれの基準値が予め決められており、コントローラ２００は、各基準値からの差分を用いて各判定電圧を設定する場合がある。そのような場合においては、７点の判定電圧Ｖｒａ～Ｖｒｇの基準値が７点の参照電圧Ｖｒ１～Ｖｒ７として使用されてもよい。
【0105】
なお、図１１の例では、参照電圧の数は、判定電圧Ｖｒａ～Ｖｒｇの数と等しい。参照電圧の数は、判定電圧Ｖｒａ～Ｖｒｇの数と異なっていてもよい。例えば、参照電圧の数が３点であり、コントローラ２００は、当該３点の参照電圧を用いて４つのビンを有するヒストグラムを生成してもよい。
【0106】
コントローラ２００は、参照電圧を用いた７回のリード動作によって取得したヒストグラムに対し、予め用意された推定行列を作用させることによって、最適シフトパターンを取得する。
【0107】
図１２は、実施形態の推定行列の構成の一例を説明ための図である。本図の例では、推定行列２６０は、８つの行（row）と７つの列（column）とによって構成される。推定行列２６０の行の数は、参照電圧を用いた複数回のリード動作によって得られるヒストグラム（ヒストグラム２５０）を構成するビンの数と等しい。推定行列２６０の列の数は、最適シフトパターンを構成する電圧の数と等しい。コントローラ２００は、ヒストグラム２５０の各ビンの値（度数）を要素として有するベクトルの右側から推定行列２６０を乗算することによって、７点の要素を有するベクトルを演算する。当該ベクトルを構成する７点の要素は、判定電圧Ｖａ～Ｖｇの最適値の推定値に該当する。
【0108】
推定行列２６０は、例えば下記のようにして生成される。
【0109】
メモリチップＣＰの１以上のサンプル品などから、ヒストグラムと、７点の判定電圧Ｖｒａ～Ｖｒｇの最適値のセットと、の対が、メモリチップＣＰのストレス条件を種々に変更しながら、多数、取得される。例えば、メモリチップＣＰの１以上のサンプル品が試験装置に接続され、試験装置は、メモリシステム１の実際の使用を模擬した試験を実施する。
【0110】
試験では、アクセスのパターンなどを異ならせることで、各サンプル品は、プログラム動作およびイレース動作のサイクルの実行回数やリードの実行回数などストレス条件の点で異なる状態にされる。試験装置は、各状態においてヒストグラムを取得する。
【0111】
つまり、試験装置は、メモリチップＣＰに、対象のワード線に参照電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７を順次印加させて、参照電圧毎に各メモリセルがオン状態であるかオフ状態であるかを判定する。試験装置は、参照電圧毎に、対象のワード線に接続された複数のメモリセルのうちの、オン状態のメモリセルの数（またはオフ状態のメモリセルの数）をカウントする。そして、試験装置は、参照リード電圧毎に得られたカウント値に基づいて、参照電圧Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７によって区切られた８つの区間をビンとし、メモリセルの数を度数とするヒストグラムを生成する。
【0112】
試験装置は、サンプル品からヒストグラムを取得する際に、最適シフトパターンを取得する。最適シフトパターンの取得方法は、特定の方法に限定されない。最適シフトパターンは、例えば、第１のシフトパターン測定動作を実行することによって得ることができる。
【0113】
試験装置は、ヒストグラムと、ヒストグラムを取得した際に取得した最適シフトパターンのセットと、を出力する。
【0114】
上記のようにしてヒストグラムと最適シフトパターンのセットとの対が集められ、集められた多数の対を用いることで、ヒストグラムと最適シフトパターンのセットとを対応付ける推定行列２６０が生成される。つまり、推定行列２６０は、ヒストグラムを説明変数とし、最適シフトパターンのセットを目的変数とする回帰モデルである。
【0115】
第２のシフトパターン測定動作では、上記のような方法で生成された推定行列２６０を用いて最適シフトパターンが取得される。なお、推定行列２６０の生成方法は上記の方法に限定されない。
【0116】
このように、第２のシフトパターン測定動作では、コントローラ２００は、判定電圧の値を複数点の参照電圧のうちから切り替えながら複数回のリード動作を２値モードで実行する。そして、コントローラ２００は、複数回のリード動作の結果に基づき、しきい値電圧に対するメモリセルの数を示すヒストグラムを取得する。そして、コントローラ２００は、取得されたヒストグラムと推定行列２６０とに基づいて判定電圧Ｖｒａ～Ｖｒｇの最適値、つまり最適シフトパターンを取得する。
【0117】
以上説明したように、いずれのシフトパターン測定動作も多数回のリード動作の実行を要する。よって、ホストリード中にシフトパターン測定動作が起動すると、リードレイテンシが悪化する。
【0118】
実施形態では、シフトパターン測定動作が実行された場合、第１ホットパターン、第２ホットパターン、またはその両方は、当該シフトパターン測定動作によって得られた最適シフトパターンに基づいて更新されて、更新された各ホットパターンは、以降のシフトインデックステーブル２２０を用いたシフトリードにおいて使用可能となる。エンドユーザによるメモリシステム１の実際の使用条件下で得られた各ホットパターンがシフトインデックステーブル２２０を用いたシフトリードにおいて使用可能となるので、シフトインデックステーブル２２０を用いたシフトリードにおいてエラー訂正が生成する可能性が向上する。これによってシフトパターン測定動作の起動の頻度を抑制できる。つまり、シフトパターン測定動作に起因したリードレイテンシの悪化を低減することができる。
【0119】
続いて、実施形態のメモリシステム１の動作を説明する。
【0120】
図１３は、実施形態のコントローラ２００によるひとつのブロックに対する典型的な動作例を示すフローチャートである。なお、ここでは、管理テーブル２２１はＮＡＮＤ型フラッシュメモリ１００には格納されず、管理テーブル２２１はメモリシステム１のシャットダウンによって失われることとして説明する。また、本図の説明においては、着目したひとつのブロックを、対象のブロック、と表記する。なお、コントローラ２００は、すべてのブロックに対し、本図に示す動作を実行し得る。
【0121】
メモリシステム１が起動すると、コントローラ２００は、すべての管理領域（即ちブロック）の管理ＩＤとしてＩＤ０が記録された管理テーブル２２１を生成し、生成した管理テーブル２２１をＲＡＭに格納する。つまり、コントローラ２００は、メモリシステム１の起動直後に、初期化処理として、対象のブロックに管理ＩＤとしてＩＤ０を設定する（Ｓ１０１）。
【0122】
コントローラ２００は、対象のブロックに対するライト動作を開始する（Ｓ１０２）。なお、ライト動作は、ページ単位で実行される。対象のブロックがデータでいっぱいになるなどによって対象のブロックに対するライト動作が完了する（Ｓ１０３）。つまり、対象のブロックが備える全てのワード線に対するプログラム動作が完了する。
【0123】
コントローラ２００は、対象のブロックに対し、パトロールリードまたはホストリードを実行する。コントローラ２００は、パトロールリードまたはホストリードの際に、対象のブロックの管理ＩＤを更新し得る（Ｓ１０４）。
【0124】
そして、コントローラ２００は、対象のブロックに対するイレース動作を行うと（Ｓ１０５）、対象のブロックの管理ＩＤをＩＤ０にリセットする（Ｓ１０６）。そして、制御がＳ１０２に移行する。
【0125】
図１４は、実施形態のパトロールリードの動作の一例を示すフローチャートである。
【0126】
まず、コントローラ２００は、１つのブロックを選択する（Ｓ２０１）。Ｓ２０１で選択されたブロックを、図１４の説明では、対象のブロックと表記する。
【0127】
コントローラ２００は、管理テーブル２２１を参照することによって、対象のブロックの管理ＩＤを特定する（Ｓ２０２）。そして、コントローラ２００は、対象のブロックに対し、管理ＩＤおよびシフトインデックステーブル２２０に基づくリード動作を実行する（Ｓ２０３）。なお、リードの対象のページの選定方法は特定の方法に限定されない。
【0128】
【0129】
まず、コントローラ２００は、管理ＩＤが示すシフトパターンを用いてリード動作を実行する（Ｓ３０１）。そして、コントローラ２００は、Ｓ３０１の処理によって取得したリードデータについて、エラー訂正が成功したか否かを判定する（Ｓ３０２）。エラー訂正が成功した場合（Ｓ３０２：Ｙｅｓ）、管理ＩＤおよびシフトインデックステーブル２２０に基づくリード動作が完了する。
【0130】
エラー訂正が失敗した場合（Ｓ３０２：Ｎｏ）、コントローラ２００は、ＩＤ１が示すシフトパターン、即ち第１ホットパターン、を用いてリード動作を実行する（Ｓ３０３）。そして、コントローラ２００は、Ｓ３０３の処理によって取得したリードデータについて、エラー訂正が成功したか否かを判定する（Ｓ３０４）。エラー訂正が成功した場合（Ｓ３０４：Ｙｅｓ）、管理ＩＤおよびシフトインデックステーブル２２０に基づくリード動作が完了する。
【0131】
エラー訂正が失敗した場合（Ｓ３０４：Ｎｏ）、コントローラ２００は、ＩＤ２が示すシフトパターン、即ち第２ホットパターン、を用いてリード動作を実行する（Ｓ３０５）。コントローラ２００は、ＩＤ２が示す８つの第２ホットパターンのうちの、図１４のＳ２０１の処理によって選択したブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応した第２ホットパターンを用いてリード動作を実行する。コントローラ２００は、Ｓ３０５の処理によって取得したリードデータについて、エラー訂正が成功したか否かを判定する（Ｓ３０６）。エラー訂正が成功した場合（Ｓ３０６：Ｙｅｓ）、管理ＩＤおよびシフトインデックステーブル２２０に基づくリード動作が完了する。
【0132】
エラー訂正が失敗した場合（Ｓ３０６：Ｎｏ）、コントローラ２００は、管理ＩＤから１つ進んだインデックスが示すシフトパターンを用いてリード動作を実行する（Ｓ３０７）。そして、コントローラ２００は、Ｓ３０７の処理によって取得したリードデータについて、エラー訂正が成功したか否かを判定する（Ｓ３０８）。エラー訂正が成功した場合（Ｓ３０８：Ｙｅｓ）、管理ＩＤおよびシフトインデックステーブル２２０に基づくリード動作が完了する。
【0133】
エラー訂正が失敗した場合（Ｓ３０８：Ｎｏ）、コントローラ２００は、管理ＩＤから２つ進んだインデックスが示すシフトパターンを用いてリード動作を実行する（Ｓ３０９）。そして、管理ＩＤおよびシフトインデックステーブル２２０に基づくリード動作が完了する。
【0134】
なお、図１５に示した例では、初回のリード動作においてエラー訂正が失敗した場合、コントローラ２００は、シフトインデックステーブル２２０に基づいてシフトパターンを３回まで変更した。シフトパターンの変更が可能な回数は３回に限定されない。
【0135】
図１４に説明を戻す。コントローラ２００は、Ｓ２０３の動作の際にエラー訂正が成功したか否かを判定する（Ｓ２０４）。つまり、コントローラ２００は、Ｓ２０３の動作において実行された何れかのリード動作によって、エラーを含まないリードデータが得られたか否かを判定する。
【0136】
エラー訂正が成功しなかった場合（Ｓ２０４：Ｎｏ）、コントローラ２００は、シフトパターン測定動作を実行する（Ｓ２０５）。例えば、コントローラ２００は、上述した第１のシフトパターン測定動作または第２のシフトパターン測定動作を実行する。
【0137】
コントローラ２００は、Ｓ２０５の動作によって取得した最適シフトパターンに基づいて第１ホットパターンを更新する（Ｓ２０６）。
【0138】
Ｓ２０６では、コントローラ２００は、取得した最適シフトパターンをＦＩＦＯ２２２に入力する。これによって、ＦＩＦＯ２２２に格納されていた最も古い最適シフトパターンはＦＩＦＯ２２２から削除される。コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、ＦＩＦＯ２２２内の全ての最適シフトパターンの平均値を演算する。そして、コントローラ２００は、取得した平均値のセットを新しい第１ホットパターンとしてエントリＩＤ１に上書き形式で記録する。
【0139】
続いて、コントローラ２００は、シフトインデックステーブル２２０に記録されたシフトパターンのうちの最も適したシフトパターンを特定する（Ｓ２０７）。
【0140】
例えば、コントローラ２００は、Ｓ２０５の動作によって取得した最適シフトパターンに最も類似するシフトパターンを、シフトインデックステーブル２２０に記録されたシフトパターンのうちの最も適したシフトパターンとする。なお、２つのシフトパターン間の類似度の指標としては、任意の指標が使用され得る。例えば、ユークリッド距離またはコサイン類似度などが使用され得る。
【0141】
Ｓ２０４の判定処理においてエラー訂正が成功した場合（Ｓ２０４：Ｙｅｓ）、コントローラ２００は、Ｓ２０７では、図１５に示した一連の動作のうち、エラー訂正が成功したときに使用したシフトパターンを、シフトインデックステーブル２２０に記録されたシフトパターンのうちの最も適したシフトパターンとする。
【0142】
シフトインデックステーブル２２０に記録されたシフトパターンのうちの最も適したシフトパターンが現在の管理ＩＤが示すシフトパターンと等しい場合（Ｓ２０８：Ｙｅｓ）、コントローラ２００は、対象のブロックに対するパトロールリードを終了する。
【0143】
シフトインデックステーブルに記録されたシフトパターンのうちの最も適したシフトパターンが現在の管理ＩＤが示すシフトパターンと異なる場合（Ｓ２０８：Ｎｏ）、コントローラ２００は、管理ＩＤの更新を行う（Ｓ２０９）。つまり、コントローラ２００は、シフトインデックステーブル２２０に記録されたシフトパターンのうちの最も適したシフトパターンのインデックスで、管理ＩＤを上書きする。
【0144】
そして、コントローラ２００は、今回の管理ＩＤの更新は対象のブロックに対するライト動作の完了後の初回の更新か否かを判定する（Ｓ２１０）。対象のブロックに対するライト動作の完了後の初回の更新とは、図１３のＳ１０３の後に最初にＳ１０４が実行された管理ＩＤの更新のことをいう。
【0145】
今回の管理ＩＤの更新は対象のブロックに対するライト動作の完了後の初回の更新である場合（Ｓ２１０：Ｙｅｓ）、コントローラ２００は、第２ホットパターンを更新する（Ｓ２１１）。
【0146】
例えば、コントローラ２００が既にＳ２０５を実行した場合、コントローラ２００は、Ｓ２１１では、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応したＦＩＦＯ２２３に、Ｓ２０５の処理によって取得した最適シフトパターンを入力する。これによって、ＦＩＦＯ２２３に格納されていた最も古い最適シフトパターンはＦＩＦＯ２２３から削除される。コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、ＦＩＦＯ２２３内の全てのシフトパターンの平均値を演算する。そして、コントローラ２００は、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応した第２ホットパターンに、得られた平均値のセットを新しい第２ホットパターンとして上書き形式で記録する。
【0147】
また、コントローラ２００が、Ｓ２０４の判定処理においてＹｅｓと判定した場合、コントローラ２００は、Ｓ２１１では、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応したＦＩＦＯ２２３に、更新後の管理ＩＤが示すシフトパターンを入力する。これによって、ＦＩＦＯ２２３に格納されていた最も古い最適シフトパターンはＦＩＦＯ２２３から削除される。コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、ＦＩＦＯ２２３内の全てのシフトパターンの平均値を演算する。そして、コントローラ２００は、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応した第２ホットパターンに、得られた平均値のセットを新しい第２ホットパターンとして上書き形式で記録する。
【0148】
今回の管理ＩＤの更新は対象のブロックに対するライト動作の完了後の初回の更新でない場合（Ｓ２１０：Ｎｏ）、またはＳ２１１の後、コントローラ２００は、対象のブロックに対するパトロールリードを終了する。
【0149】
このように、コントローラ２００は、パトロールリードにおいてシフトパターン測定動作を起動した場合には、シフトパターン測定動作によって取得した最適シフトパターンを用いて第１ホットパターンを更新し、管理ＩＤを更新する。そして、管理ＩＤの更新がライト動作の完了後に初回に実行したものであれば、コントローラ２００は、シフトパターン測定動作によって取得した最適シフトパターンを用いて第２ホットパターンをも更新する。
【0150】
図１６は、実施形態のホストリードの動作の一例を示すフローチャートである。
【0151】
まず、コントローラ２００は、管理テーブル２２１を参照することによって、リード対象のページが格納されたブロックの管理ＩＤを特定する（Ｓ４０１）。リード対象のページが格納されたブロックを、図１６の説明において、対象のブロックと表記する。
【0152】
コントローラ２００は、対象のブロックに対し、管理ＩＤおよびシフトインデックステーブル２２０に基づくリード動作を実行する（Ｓ４０２）。Ｓ４０２では、コントローラ２００は、例えば、図１５に示した動作を実行する。
【0153】
続いて、コントローラ２００は、Ｓ４０２の動作の際にエラー訂正が成功したか否かを判定する（Ｓ４０３）。つまり、コントローラ２００は、Ｓ４０２の動作において実行された何れかのリード動作によって、エラーを含まないリードデータが得られたか否かを判定する。
【0154】
エラー訂正が成功した場合（Ｓ４０３：Ｙｅｓ）、コントローラ２００は、リードデータをホスト機器３００に送信して、ホストリードが終了する。
【0155】
エラー訂正が成功しなかった場合（Ｓ４０３：Ｎｏ）、コントローラ２００は、シフトパターン測定動作を実行する（Ｓ４０４）。例えば、コントローラ２００は、第１シフトパターン測定動作または第２シフトパターン測定動作を実行する。
【0156】
このとき、コントローラ２００は、Ｓ４０４の動作によって取得した最適シフトパターンを用いたリード動作を実行し、得たリードデータをホスト機器３００に送信し得る。
【0157】
続いて、コントローラ２００は、Ｓ４０４の動作によって取得した最適シフトパターンに基づいて第１ホットパターンを更新する（Ｓ４０５）。そして、コントローラ２００は、シフトインデックステーブル２２０に記録されたシフトパターンのうちの最も適したシフトパターンを特定する（Ｓ４０６）。
【0158】
Ｓ２０７の処理と同様、例えば、コントローラ２００は、Ｓ４０４の動作によって取得した最適シフトパターンに最も類似するシフトパターンを、シフトインデックステーブル２２０に記録されたシフトパターンのうちの最も適したシフトパターンとする。
【0159】
続いて、コントローラ２００は、管理ＩＤの更新を行う（Ｓ４０７）。つまり、コントローラ２００は、シフトインデックステーブルに記録されたシフトパターンのうちの最も適したシフトパターンのインデックスで、管理ＩＤを上書きする。
【0160】
続いて、コントローラ２００は、今回の管理ＩＤの更新は対象のブロックに対するライト動作の完了後の初回の更新か否かを判定する（Ｓ４０８）。
【0161】
今回の管理ＩＤの更新は対象のブロックに対するライト動作の完了後の初回の更新である場合（Ｓ４０８：Ｙｅｓ）、コントローラ２００は、第２ホットパターンを更新する（Ｓ４０９）。
【0162】
例えば、コントローラ２００は、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応したＦＩＦＯ２２３に、Ｓ４０４の処理によって取得した最適シフトパターンを入力する。これによって、ＦＩＦＯ２２３に格納されていた最も古い最適シフトパターンはＦＩＦＯ２２３から削除される。コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、ＦＩＦＯ２２３内の全てのシフトパターンの平均値を演算する。そして、コントローラ２００は、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応した第２ホットパターンに、得られた平均値のセットを新しい第２ホットパターンとして上書き形式で記録する。
【0163】
今回の管理ＩＤの更新は対象のブロックに対するライト動作の完了後の初回の更新でない場合（Ｓ４０８：Ｎｏ）、またはＳ４０９の後、ホストリードが終了する。
【0164】
このように、実施形態によれば、コントローラ２００は、パトロールリードまたはホストリードにおいて或るブロックに対してリード動作を実行して（例えば図１４のＳ２０３または図１６のＳ４０２）、エラー訂正を実行する。コントローラ２００は、エラー訂正が失敗した場合（例えば図１４のＳ２０４においてＮｏ、または図１６のＳ４０３においてＮｏ）、シフトパターン測定動作を実行する（例えば図１４のＳ２０５または図１６のＳ４０４）。図１０～図１２を用いて説明したように、シフトパターン測定動作では、コントローラ２００は、判定電圧の値を異ならせてメモリセルのオン／オフを複数回、判定し、判定結果の群に基づいてエラービットの発生数を抑制する判定電圧の値のセットを、最適シフトパターンとして取得する。そして、コントローラ２００は、所定値のインデックスに対応するシフトパターン（例えばエントリＩＤ１またはエントリＩＤ２のシフトパターン）を最適シフトパターンに基づいて更新する（例えば図１４のＳ２０６、Ｓ２１１、または図１６のＳ４０５、Ｓ４０９）。その後、コントローラ２００は、パトロールリードまたはホストリードにおいて或るブロックに対してリード動作を実行して（例えば図１５のＳ３０１）、エラー訂正を実行する。コントローラ２００は、エラー訂正が失敗した場合（例えば図１５のＳ３０２においてＮｏ）、シフトインデックステーブル２２０に基づいて判定電圧を変更しながら、１回以上のシフトリードを実行する（例えば図１５のＳ３０３～Ｓ３０９）。
【0165】
エンドユーザによるメモリシステム１の実際の使用条件下で得られた各ホットパターンがシフトインデックステーブル２２０を用いたシフトリードにおいて使用可能となるので、シフトインデックステーブル２２０を用いたシフトリードにおいてエラー訂正が生成する可能性が向上する。これによってシフトパターン測定動作の起動の頻度を抑制できる。つまり、シフトパターン測定動作に起因したリードレイテンシの悪化を低減することができる。
【0166】
また、実施形態によれば、コントローラ２００は、定期的に実行されるパトロールリードおよびホスト機器３００からのリード要求に応じたホストリードの際に、所定回数のシフトリードによってエラー訂正に成功しなかった場合、シフトリード測定動作を実行する。よって、コントローラ２００は、シフトリード測定動作をそれぞれ異なるタイミングで複数回、実行することになる。コントローラ２００は、複数回の測定動作によって取得した最適シフトパターンをＦＩＦＯ２２２，２２３に格納する。コントローラ２００は、ＦＩＦＯ２２２，２２３に格納された最適シフトパターンの群に基づいて第１ホットパターンまたは第２ホットパターンを生成し、シフトインデックステーブル２２０に記録された対応するホットパターンを更新する。
【0167】
第１ホットパターンまたは第２ホットパターンを計算するための元となる最適シフトパターンの群がＦＩＦＯ２２２，２２３に保存されるため、コントローラ２００は、最も新しく取得した所定個の最適シフトパターンの群を第１ホットパターンまたは第２ホットパターンの取得に使用することができる。よって、例えばエンドユーザによるメモリシステム１の使用条件が刻々と変わるような場合であっても、できるだけ現在の使用条件に近い使用条件下で得られた最適シフトパターンを第１ホットパターンまたは第２ホットパターンの取得に使用することができる。よって、第１ホットパターンまたは第２ホットパターンを用いたシフトリードにおいてエラー訂正が成功する確率が向上する。
【0168】
なお、実施形態では、コントローラ２００は、最適シフトパターンの群から判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて平均値を取得して、平均値のセットを新しいホットパターンとした。ホットパターンを取得するための計算は、平均の計算に限定されない。例えば、コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、平均値と標準偏差とを計算し、平均値と標準偏差との線形和を計算する。そして、コントローラ２００は、平均値と標準偏差との線形和のセットを新しいホットパターンとしてもよい。
【0169】
また、第１ホットパターンまたは第２ホットパターンを計算するための元となる最適シフトパターンの群の格納先は、必ずしもＦＩＦＯ構造の記憶領域でなくてもよい。例えば、コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについてヒストグラムを生成し、最適シフトパターンの群を判定電圧Ｖｒａ～ＶｒｇのそれぞれについてのヒストグラムとしてＲＡＭ２０２に格納してもよい。その場合、コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、ヒストグラムに基づいて所定の計算を行い、計算によって得られた値のセットを新しいホットパターンとしてもよい。所定の計算の方法は特定の方法に限定されない。例えば、所定の計算は、中央値、最頻値、最大値、最小値、またはそれらを基準として得られる値、などを取得する計算である。
【0170】
また、実施形態によれば、図１５に示したように、コントローラ２００は、エントリＩＤ１，ＩＤ２に記録されたホットパターンを、他のエントリに記録された固定値の（換言すると更新不可の）シフトパターンよりも優先して選択する。つまり、コントローラ２００は、シフトリードを実行する場合には、固定値のシフトパターンよりも先にホットパターンを選択する。
【0171】
ホットパターンは、エンドユーザによる実際の使用条件下で得られた最適シフトパターンに基づく。よって、ホットパターンを用いたシフトリードは、他の固定値のシフトパターンを用いた場合に比べてエラー訂正が成功する可能性が高い場合がある。シフトパターンが優先的に使用されるので、エラービットを含まないリードデータを得るまでに実行されるシフトリードの回数を抑制し得る。
【0172】
また、実施形態によれば、コントローラ２００は、ライト動作の完了後に管理ＩＤが初回に更新した場合にのみ、第２ホットパターンの更新を行う。
【0173】
よって、ライト動作の完了の後に管理ＩＤが示すシフトパターンを用いたリード動作においてエラー訂正が成功しない事象が発生したとしても、類似の条件下で集められた最適シフトパターンの群に用いて生成された第２ホットパターンを用いたリード動作を行うことができる。よって、エラー訂正が成功する可能性を高くすることができる。
【0174】
また、実施形態によれば、メモリセルアレイ１１１は複数のプレーンに分割され、コントローラ２００は、第２ホットパターンをプレーン毎に個別に記録する。
【0175】
よって、メモリチップＣＰ毎またはメモリチップＣＰ内のプレーン毎に異なり得るしきい値電圧の変化の傾向に則したシフトパターンを第２ホットパターンとして生成することが可能である。
【0176】
なお、コントローラ２００は、第２ホットパターンを必ずしもプレーン毎に記録しなくてもよい。コントローラ２００は、メモリチップＣＰ毎または任意の単位領域毎に第２ホットパターンを記録してもよいし、システム全体でひとつの第２ホットパターンを記録してもよい。
【0177】
また、コントローラ２００は、第１ホットパターンをプレーン毎、メモリチップＣＰ毎、または任意の単位領域毎に記録してもよい。
【0178】
（変形例１）
以上の説明では、コントローラ２００は、パトロールリードにおいてエラー訂正が成功した場合（図１４のＳ２０４：Ｙｅｓ）、シフトインデックステーブル２２０に記録されたシフトパターンのうちのエラー訂正が成功したときに使用したシフトパターンを示すインデックスで管理ＩＤを更新した。新しい管理ＩＤの取得方法はこれに限定されない。
以上の説明では、コントローラ２００は、パトロールリードにおいてエラー訂正が成功した場合（図１４のＳ２０４：Ｙｅｓ）、シフトインデックステーブル２２０に記録されたシフトパターンのうちのエラー訂正が成功したときに使用したシフトパターンを示すインデックスで管理ＩＤを更新した。新しい管理ＩＤの取得方法はこれに限定されない。
【0179】
例えば、コントローラ２００は、シフトパターン計算動作に基づき、新しい管理ＩＤを取得してもよい。
【0180】
シフトパターン計算動作では、コントローラ２００は、ＥＣＣ２０６によるエラー訂正前のリードデータとＥＣＣ２０６によるエラー訂正後のリードデータとの比較を行う。そして、コントローラ２００は、“Ｓｉ”ステートに対応したデータが誤って“Ｓｉ”ステートに隣接する“Ｓｉ＋１”ステートに対応したデータとしてリードされたビットの数と、“Ｓｉ＋１”ステートに対応したデータが誤って“Ｓｉ”ステートに対応したデータとしてリードされたビットの数と、に基づいて評価指標を取得する。そして、コントローラ２００は、評価指標に基づいて“Ｓｉ”ステートと“Ｓｉ＋１”ステートとの境界に対応した判定電圧の、エラービットの発生数を抑制できるシフト量を計算する。
【0181】
以降では、“Ｓｉ”ステートに対応したデータが誤って“Ｓｉ＋１”ステートに対応したデータとしてリードされたビットを、ビットＳｉｔｏＳｉ＋１と表記する。“Ｓｉ＋１”ステートに対応したデータが誤って“Ｓｉ”ステートに対応したデータとしてリードされたビットを、ビットＳｉ＋１ｔｏＳｉと表記する。
【0182】
【0183】
図１６には、“Ａ”ステートにかかるローブと“Ｂ”ステートにかかるローブとが描画されている。当該２つのローブは、種々の要因によって変化し、互いに重なり合っている。このような２つのローブに対して電圧Ｖｂ１～Ｖｂ５のそれぞれを判定電圧として使用してリード動作を実行すると、ビットＡｔｏＢの数（カウントＡｔｏＢと表記する）と、ビットＢｔｏＡの数（カウントＢｔｏＡと表記する）と、の比が判定電圧によって変化する。
【0184】
Ｖｂ３が判定電圧として使用された場合、カウントＡｔｏＢと、カウントＢｔｏＡと、が等しい。Ｖｂ４またはＶｂ５が判定電圧として使用された場合、カウントＡｔｏＢはカウントＢｔｏＡよりも小さい。Ｖｂ５が判定電圧として使用された場合、Ｖｂ４が判定電圧として使用された場合に比べ、カウントＡｔｏＢと、カウントＢｔｏＡと、の差が大きい。Ｖｂ１またはＶｂ２が判定電圧として使用された場合、カウントＡｔｏＢはカウントＢｔｏＡよりも大きい。Ｖｂ１が判定電圧として使用された場合、Ｖｂ２が判定電圧として使用された場合に比べ、カウントＡｔｏＢと、カウントＢｔｏＡと、の差が大きい。
【0185】
カウントＡｔｏＢと、カウントＢｔｏＡと、が等しい電圧Ｖｂ３を判定電圧として使用した場合、エラービットの数を最小とすることができる。つまり、電圧Ｖｂ３が判定電圧Ｖｒｂの最適値Ｖｒｂ＿ｏｐｔに該当すると考えられる。そして、判定電圧Ｖｒｂが電圧Ｖｂ３よりも大きくなるほど、カウントＢｔｏＡに対するカウントＡｔｏＢの割合が大きくなる。判定電圧Ｖｒｂが電圧Ｖｂ３よりも小さくなるほど、カウントＢｔｏＡに対するカウントＡｔｏＢの割合が小さくなる。
【0186】
図１８は、カウントＢｔｏＡに対するカウントＡｔｏＢの割合の常用対数と、電圧Ｖｒｂ＿ｏｐｔ（つまりＶｂ３）と電圧Ｖｂ１～Ｖｂ５との差分ｄ１～ｄ５と、の関係を示すグラフである。この例によれば、カウントＢｔｏＡに対するカウントＡｔｏＢの割合の常用対数と、差分ｄ１～ｄ５と、はリニアな関係があることが読み取れる。
【0187】
設計者は、図１８に示した関係式をそのまま、またはテーブルなどの形式で、コントローラ２００に保持させる。コントローラ２００は、ＥＣＣ２０６によるエラー訂正の前のリードデータとＥＣＣ２０６によるエラー訂正の後のリードデータとの比較に基づき、カウントＡｔｏＢとカウントＢｔｏＡとを取得する。そして、コントローラ２００は、評価指標としてカウントＢｔｏＡに対するカウントＡｔｏＢの割合の常用対数を計算する。そして、コントローラ２００は、計算によって取得した評価指標と上記の関係式とに基づき、評価指標としてカウントＢｔｏＡに対するカウントＡｔｏＢの割合の常用対数が０とすることができる差分電圧を計算する。そして、コントローラ２００は、リードデータの取得に使用した判定電圧の値に取得した差分電圧を適用することによって、電圧Ｖｒｂ＿ｏｐｔを取得する。
【0188】
コントローラ２００は、上記の一連の処理を、判定電圧Ｖｒａ，Ｖｒｃ～Ｖｒｇのそれぞれについても実行することで、最適シフトパターンを取得する。
【0189】
このように、コントローラ２００は、パトロールリードにおいてエラー訂正に成功した場合であっても、シフトパターン計算動作を実行することによって、最適シフトパターンを取得してもよい。
【0190】
シフトパターン計算動作によって最適シフトパターンを取得した場合、コントローラ２００は、図１４のＳ２０７の処理では、シフトインデックステーブル２２０に記録されたシフトパターンのうちの最適シフトパターンに最も類似するシフトパターンを、シフトインデックステーブルに記録されたシフトパターンのうちの最も適したシフトパターンとする。また、図１４のＳ２１１の処理では、コントローラ２００は、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応したＦＩＦＯ２２３に、シフトパターン計算動作によって取得した最適シフトパターンを入力する。これによって、ＦＩＦＯ２２３に格納されていた最も古い最適シフトパターンはＦＩＦＯ２２３から削除される。コントローラ２００は、判定電圧Ｖｒａ～Ｖｒｇのそれぞれについて、ＦＩＦＯ２２３内の全てのシフトパターンの平均値を演算する。そして、コントローラ２００は、ＩＤ２が示す８つの第２ホットパターンのうちの対象のブロックが属するメモリチップＣＰとプレーンとの組み合わせに対応した第２ホットパターンに、得られた平均値のセットを新しい第２ホットパターンとして上書き形式で記録する。
【0191】
このように、変形例１によれば、コントローラ２００は、リード動作においてエラー訂正が成功した場合、エラー訂正の前のリードデータとエラー訂正の後のリードデータとの比較に基づいて最適シフトパターンを取得する。そして、コントローラ２００は、取得した最適シフトパターンに基づいて第１ホットパターン、または第１ホットパターンおよび第２ホットパターンを更新する。
【0192】
つまり、リード動作を行った際にエラー訂正が成功したとしても、コントローラ２００は、最適シフトパターンを計算して、計算によって得られた最適シフトパターンによってホットパターンを更新する。更新されたホットパターンはシフトインデックステーブル２２０から取得することが可能になる。よって、ホストリードにおいて誤り訂正が失敗してシフトリードを行う際にエラー訂正が成功する可能性が向上する。
【0193】
（変形例２）
以上の説明では、コントローラ２００は、第２ホットパターンの更新に関して条件が設けられていた。第１ホットパターンまたは第２ホットパターンの更新に関してさらなる条件が設けられてもよい。
以上の説明では、コントローラ２００は、第２ホットパターンの更新に関して条件が設けられていた。第１ホットパターンまたは第２ホットパターンの更新に関してさらなる条件が設けられてもよい。
【0194】
例えば、コントローラ２００は、センサなどによってメモリシステム１の温度をモニタリングする。コントローラ２００は、モニタリングによって取得した温度が所定の条件を満たす場合に第１ホットパターンまたは第２ホットパターンの更新を許可し、温度が所定の条件を満たさない場合に第１ホットパターンまたは第２ホットパターンの更新を禁止してもよい。
【0195】
温度にかかる所定の条件は、例えば環境温度が所定の温度範囲内であることである。なお、環境温度にかかる所定の条件はこれに限定されない。
【0196】
第１ホットパターンまたは第２ホットパターンの更新に関して温度にかかる条件が設けられることで、通常の使用条件とは異なるイレギュラーな使用条件下で得られた最適シフトパターンを用いた第１ホットパターンまたは第２ホットパターンの更新を防止することが可能となる。
【0197】
または、コントローラ２００は、最適シフトパターンを取得した後、取得した最適シフトパターンを構成する各値が判定電圧毎に設けられた所定の範囲内に収まっている場合に、第１ホットパターンまたは第２ホットパターンの更新を行う。コントローラ２００は、取得した最適シフトパターンを構成する値の何れかが判定電圧毎に設けられた所定の範囲内に収まっていない場合に、第１ホットパターンまたは第２ホットパターンの更新を行わない。
【0198】
第１ホットパターンまたは第２ホットパターンの更新に関して最適シフトパターンの値にかかる条件が設けられることで、イレギュラーな値を含む最適シフトパターンが例えば偶発的に得られた場合、そのような最適シフトパターンを用いた第１ホットパターンまたは第２ホットパターンの更新を防止することが可能となる。
【0199】
（変形例３）
コントローラ２００は、パトロールリードにおいてエラー訂正が成功した場合（図１４のＳ２０４：Ｙｅｓ）、管理ＩＤを更新せずにパトロールリードを終了してもよい。
コントローラ２００は、パトロールリードにおいてエラー訂正が成功した場合（図１４のＳ２０４：Ｙｅｓ）、管理ＩＤを更新せずにパトロールリードを終了してもよい。
【0200】
（変形例４）
以上の説明では、シフトインデックステーブル２２０は、更新可能なエントリとして、第１ホットパターンが記録されるエントリＩＤ１と、第２ホットパターンが記録されるエントリＩＤ２と、を備えた。シフトインデックステーブル２２０は、第２ホットパターンが記録されるエントリＩＤ２を備えていなくてもよい。その場合、コントローラ２００は、パトロールリードにおいては、管理ＩＤの更新（図１４のＳ２０９）を行った後、Ｓ２１０およびＳ２１１の処理をスキップしてパトロールリードを終了する。また、コントローラ２００は、ホストリードにおいては、管理ＩＤの更新（図１６のＳ４０７）を行った後、Ｓ４０８およびＳ４０９の処理をスキップしてホストリードを終了する。
以上の説明では、シフトインデックステーブル２２０は、更新可能なエントリとして、第１ホットパターンが記録されるエントリＩＤ１と、第２ホットパターンが記録されるエントリＩＤ２と、を備えた。シフトインデックステーブル２２０は、第２ホットパターンが記録されるエントリＩＤ２を備えていなくてもよい。その場合、コントローラ２００は、パトロールリードにおいては、管理ＩＤの更新（図１４のＳ２０９）を行った後、Ｓ２１０およびＳ２１１の処理をスキップしてパトロールリードを終了する。また、コントローラ２００は、ホストリードにおいては、管理ＩＤの更新（図１６のＳ４０７）を行った後、Ｓ４０８およびＳ４０９の処理をスキップしてホストリードを終了する。
【0201】
以上述べた実施形態およびその変形例１～４の説明では、シフトパターン測定動作は、リード動作において実行されるエラー訂正が失敗することを契機として起動された。シフトパターン測定動作の起動の契機はこれに限定されない。シフトパターン測定動作は、任意の事象を契機として起動され得る。シフトパターン測定動作は、タイマなどに基づき、定期的に起動されてもよい。
【0202】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0203】
１ メモリシステム、１００ ＮＡＮＤ型フラッシュメモリ、１１０ アクセス回路、１１１ メモリセルアレイ、１１４ ＮＡＮＤストリング、２００ コントローラ、２０１ ホストインターフェイス回路、２０２ ＲＡＭ、２０３ ＣＰＵ、２０４ バッファメモリ、２０５ ＮＡＮＤインターフェイス回路、２０６ ＥＣＣ回路、２２０ シフトインデックステーブル、２２１ 管理テーブル、２５０ ヒストグラム、２６０ 推定行列、３００ ホスト機器、４００ ＮＡＮＤバス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】