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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024024445
(43)【公開日】2024-02-22
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8234 20060101AFI20240215BHJP
H10B 43/27 20230101ALI20240215BHJP
H10B 41/27 20230101ALI20240215BHJP
H01L 21/336 20060101ALI20240215BHJP
H01L 21/3205 20060101ALI20240215BHJP
H01L 27/00 20060101ALI20240215BHJP
H01L 25/07 20060101ALI20240215BHJP
【ＦＩ】
H01L27/088 E
H01L27/11582
H01L27/11556
H01L29/78 371
H01L27/088 H
H01L21/88 T
H01L27/00 301B
H01L25/08 Z
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022127272
(22)【出願日】2022-08-09
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】濱中 啓伸
(72)【発明者】
【氏名】久保 竜士
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033HH04
5F033HH08
5F033HH11
5F033HH19
5F033HH33
5F033JJ11
5F033KK11
5F033KK19
5F033KK33
5F033MM01
5F033MM11
5F033MM12
5F033MM13
5F033NN15
5F033QQ09
5F033QQ19
5F033QQ23
5F033QQ48
5F033RR01
5F033RR03
5F033RR04
5F033RR06
5F033RR22
5F033RR29
5F033SS11
5F033SS15
5F033TT02
5F033TT04
5F033TT07
5F033UU03
5F033VV03
5F033VV06
5F033VV07
5F033XX02
5F033XX05
5F048AA07
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BD07
5F048BF02
5F048BF07
5F048BF12
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F048CB07
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA09
5F083GA10
5F083GA21
5F083JA04
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA42
5F083JA56
5F083KA01
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA03
5F083PR40
5F083ZA01
5F101BA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BD36
5F101BF03
5F101BH21
(57)【要約】
【課題】信頼性を向上できる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置１は、基板２０１を含む第１チップ２０と、前記第１チップと貼り合わされた第２チップ１０とを含む。前記第２チップは、外部接続端子が設けられた第１配線層１１６と、前記第１配線層に接する第１半導体層１０１＿１と、第１方向に延伸し、端部が前記第１半導体層に接し、前記第１チップと電気的に接続された導電体１３０とを含む。
【選択図】図５
【解決手段】実施形態によれば、半導体装置１は、基板２０１を含む第１チップ２０と、前記第１チップと貼り合わされた第２チップ１０とを含む。前記第２チップは、外部接続端子が設けられた第１配線層１１６と、前記第１配線層に接する第１半導体層１０１＿１と、第１方向に延伸し、端部が前記第１半導体層に接し、前記第１チップと電気的に接続された導電体１３０とを含む。
【選択図】図５
【特許請求の範囲】
【請求項1】
基板を含む第１チップと、
前記第１チップと貼り合わされた第２チップと
を備え、
前記第２チップは、
外部接続端子が設けられた第１配線層と、
前記第１配線層に接する第１半導体層と、
第１方向に延伸し、端部が前記第１半導体層に接し、前記第１チップと電気的に接続された導電体と
を含む、
半導体装置。
前記第１チップと貼り合わされた第２チップと
を備え、
前記第２チップは、
外部接続端子が設けられた第１配線層と、
前記第１配線層に接する第１半導体層と、
第１方向に延伸し、端部が前記第１半導体層に接し、前記第１チップと電気的に接続された導電体と
を含む、
半導体装置。
【請求項2】
前記第１半導体層は、
前記導電体に接する下層半導体層と
前記下層半導体層の上に設けられ、前記第１配線層に接する上層半導体層と
を含む、
請求項１に記載の半導体装置。
前記導電体に接する下層半導体層と
前記下層半導体層の上に設けられ、前記第１配線層に接する上層半導体層と
を含む、
請求項１に記載の半導体装置。
【請求項3】
基板を含む第１チップと、
前記第１チップと貼り合わされた第２チップと
を備え、
前記第２チップは、
外部接続端子が設けられた第１配線層と、
前記第１配線層に接する第１半導体層と、
第１方向に延伸し、前記第１半導体層を通過し、端部が前記第１配線層に接し、前記第１チップと電気的に接続された導電体と
を含む、
半導体装置。
前記第１チップと貼り合わされた第２チップと
を備え、
前記第２チップは、
外部接続端子が設けられた第１配線層と、
前記第１配線層に接する第１半導体層と、
第１方向に延伸し、前記第１半導体層を通過し、端部が前記第１配線層に接し、前記第１チップと電気的に接続された導電体と
を含む、
半導体装置。
【請求項4】
前記第２チップは、
少なくとも一部分が前記第１半導体層と同層に設けられ、前記第１半導体層とは電気的に絶縁されている第２半導体層と、
前記第２半導体層と前記第１チップとの間において、前記第１方向に離間して積層された複数の第２配線層と、
前記第１方向に延伸し、前記複数の第２配線層を通過し、端部が前記第２半導体層に接するメモリピラーと
を更に含む、
請求項１または３に記載の半導体装置。
少なくとも一部分が前記第１半導体層と同層に設けられ、前記第１半導体層とは電気的に絶縁されている第２半導体層と、
前記第２半導体層と前記第１チップとの間において、前記第１方向に離間して積層された複数の第２配線層と、
前記第１方向に延伸し、前記複数の第２配線層を通過し、端部が前記第２半導体層に接するメモリピラーと
を更に含む、
請求項１または３に記載の半導体装置。
【請求項5】
基板を含む第１チップと、
前記第１チップと貼り合わされた第２チップと
を備え、
前記第２チップは、
第１方向に互いに離間して設けられた１対の半導体層と、
前記１対の半導体層の間に設けられた第１絶縁層と、
第１方向に延伸し、前記第１方向における端部の高さ位置が前記１対の半導体層の間に位置し、前記第１チップと電気的に接続された導電体と、
前記導電体の前記端部と接し、外部接続端子が設けられた第１配線層と、
を含む、
半導体装置。
前記第１チップと貼り合わされた第２チップと
を備え、
前記第２チップは、
第１方向に互いに離間して設けられた１対の半導体層と、
前記１対の半導体層の間に設けられた第１絶縁層と、
第１方向に延伸し、前記第１方向における端部の高さ位置が前記１対の半導体層の間に位置し、前記第１チップと電気的に接続された導電体と、
前記導電体の前記端部と接し、外部接続端子が設けられた第１配線層と、
を含む、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
半導体装置の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５００３７号公報
【特許文献2】特開２０２１－０４８２４９号公報
【特許文献3】特開２０２２－０３５１５８号公報
【特許文献4】特開２０２２－０４１０５２号公報
【特許文献5】特開２０２２－０４５１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態では、信頼性を向上した半導体装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、基板を含む第１チップと、前記第１チップと貼り合わされた第２チップとを含む。前記第２チップは、外部接続端子が設けられた第１配線層と、前記第１配線層に接する第１半導体層と、第１方向に延伸し、端部が前記第１半導体層に接し、前記第１チップと電気的に接続された導電体とを含む。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体装置の全体構成を示すブロック図。
【図2】第１実施形態に係る半導体装置に含まれるメモリセルアレイの回路図。
【図3】第１実施形態に係る半導体装置の貼合構造の概要を示す斜視図。
【図4】第１実施形態に係る半導体装置の平面図。
【図5】第１実施形態に係る半導体装置の断面構造の一例を示す断面図。
【図6】第１実施形態に係る半導体装置における壁領域の導電体の平面レイアウトの一例を示す平面図。
【図7】第１実施形態に係る半導体装置における貼合パッドの断面構造の一例を示す断面図。
【図8】第１実施形態に係る半導体装置におけるメモリセルアレイの断面構造の一例を示す断面図。
【図9】第１実施形態に係る半導体装置におけるメモリピラーのＸＹ平面に沿った断面構造の一例を示す断面図。
【図12】第１実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図13】第１実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図14】第１実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図15】第１実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図16】第１実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図17】第１実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図18】第１実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図19】第１実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図20】第１実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図21】第１実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図22】第１実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図23】第１実施形態の第１変形例に係る半導体装置の断面構造の一例を示す断面図。
【図24】第１実施形態の第２変形例に係る半導体装置の断面構造の一例を示す断面図。
【図25】第１実施形態の第３変形例に係る半導体装置におけるＣＣ接続領域の平面及び断面図。
【図26】第２実施形態に係る半導体装置の断面構造の一例を示す断面図。
【図28】第２実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図29】第２実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図30】第２実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図31】第２実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図32】第２実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図33】第２実施形態に係る半導体装置におけるアレイチップの製造工程の一例を示す断面図。
【図34】第２実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図35】第２実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図36】第２実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図37】第２実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図38】第２実施形態に係る半導体装置における貼合構造の製造工程の一例を示す断面図。
【図39】第２実施形態の第１変形例に係る半導体装置の断面構造の一例を示す断面図。
【図40】第２実施形態の第２変形例に係る半導体装置におけるＣＣ接続領域の平面及び断面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。重複説明は不要な場合には省略する場合がある。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものである。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、発明の要旨を逸脱しない範囲において、種々の変更を加えることができる。これら実施形態やその変形は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0008】
１．第１実施形態
第１実施形態に係る半導体装置について説明する。以下では、半導体装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
第１実施形態に係る半導体装置について説明する。以下では、半導体装置として、メモリセルトランジスタが半導体基板上に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【0009】
１．１ 構成
１．１．１ 半導体装置の全体構成
まず、図１を参照して、半導体装置１の全体構成の一例について説明する。図１は、半導体装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
１．１．１ 半導体装置の全体構成
まず、図１を参照して、半導体装置１の全体構成の一例について説明する。図１は、半導体装置１の全体構成を示すブロック図である。なお、図１では、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【0010】
半導体装置１は、例えば、三次元積層型ＮＡＮＤ型フラッシュメモリである。三次元積層型ＮＡＮＤ型フラッシュメモリは、半導体基板上に三次元に配置された複数の不揮発性のメモリセルトランジスタを含む。
【0011】
図１に示すように、半導体装置１は、アレイチップ１０と、回路チップ２０とを含む。半導体装置１は、アレイチップ１０と回路チップ２０とを貼り合わせた構造である（以下、「貼合構造」と表記する）。
【0012】
アレイチップ１０は、不揮発性のメモリセルトランジスタのアレイが設けられたチップである。回路チップ２０は、アレイチップ１０を制御する回路が設けられたチップである。本実施形態の半導体装置１は、アレイチップ１０と、回路チップ２０とを貼り合わせて形成される。以下、アレイチップ１０と回路チップ２０とのいずれかを限定しない場合は、単に「チップ」と表記する。なお、アレイチップ１０は、複数設けられてもよい。この場合、回路チップ２０上に複数のアレイチップ１０が積層されるように貼り合わされてもよい。
【0013】
アレイチップ１０は、１つまたは複数のメモリセルアレイ１１を含む。メモリセルアレイ１１は、不揮発のメモリセルトランジスタが三次元に配置された領域である。図１の例では、アレイチップ１０は、１つのメモリセルアレイ１１を含む。
【0014】
回路チップ２０は、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４を含む。
【0015】
シーケンサ２１は、半導体装置１の制御回路である。例えば、シーケンサ２１は、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４に接続される。そして、シーケンサ２１は、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４を制御する。また、シーケンサ２１は、外部コントローラの制御に基づいて、半導体装置１の全体の動作を制御する。より具体的には、シーケンサ２１は、書き込み動作、読み出し動作、及び消去動作等を実行する。
【0016】
電圧発生回路２２は、書き込み動作、読み出し動作、及び消去動作等に用いられる電圧を発生させる回路である。例えば、電圧発生回路２２は、ロウデコーダ２３及びセンスアンプ２４に接続される。電圧発生回路２２は、発生した電圧を、ロウデコーダ２３及びセンスアンプ２４等に供給する。
【0017】
ロウデコーダ２３は、ロウアドレスのデコードを行う回路である。ロウアドレスは、メモリセルアレイ１１のロウ方向の配線を指定するアドレス信号である。ロウデコーダ２３は、ロウアドレスのデコード結果に基づいて、電圧発生回路２２から印加された電圧を、メモリセルアレイ１１に供給する。
【0018】
センスアンプ２４は、データの書き込み及び読み出しを行う回路である。センスアンプ２４は、読み出し動作時に、メモリセルアレイ１１から読み出されたデータをセンスする。また、センスアンプ２４は、書き込み動作時に、書き込みデータに応じた電圧をメモリセルアレイ１１に供給する。
【0019】
次に、メモリセルアレイ１１の内部構成について説明する。メモリセルアレイ１１は、複数のブロックＢＬＫを有する。ブロックＢＬＫは、例えば、一括してデータが消去される複数のメモリセルトランジスタの集合である。ブロックＢＬＫ内の複数のメモリセルトランジスタは、ロウ及びカラムに対応付けられる。図１の例では、メモリセルアレイ１１は、ブロックＢＬＫ０、ＢＬＫ１、及びＢＬＫ２を含む。
【0020】
ブロックＢＬＫは、複数のストリングユニットＳＵを含む。ストリングユニットＳＵは、例えば、書き込み動作または読み出し動作において、一括して選択される複数のＮＡＮＤストリングの集合である。ＮＡＮＤストリングは、直列に接続された複数のメモリセルトランジスタの集合を含む。図１の例では、各ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、メモリセルアレイ１１内のブロックＢＬＫの個数及びブロックＢＬＫ内のストリングユニットＳＵの個数は任意である。
【0021】
１．１．２ メモリセルアレイの回路構成
次に、図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２の例は、１つのブロックＢＬＫの回路構成を示している。
次に、図２を参照して、メモリセルアレイ１１の回路構成の一例について説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２の例は、１つのブロックＢＬＫの回路構成を示している。
【0022】
図２に示すように、ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
【0023】
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２を含む。図２の例では、ＮＡＮＤストリングＮＳは、８個のメモリセルトランジスタＭＣ０～ＭＣ７を含む。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＣの個数は、任意である。
【0024】
メモリセルトランジスタＭＣは、データを不揮発に記憶するメモリ素子である。メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積膜を含む。メモリセルトランジスタＭＣは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、ＦＧ（Floating Gate）型であってもよい。ＭＯＮＯＳ型は、電荷蓄積膜に絶縁層を用いる。ＦＧ型は、電荷蓄積膜に導電体を用いる。以下では、メモリセルトランジスタＭＣがＭＯＮＯＳ型である場合について説明する。
【0025】
選択トランジスタＳＴ１及びＳＴ２は、スイッチング素子である。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択にそれぞれ使用される。ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は任意である。選択トランジスタＳＴ１及びＳＴ２は、ＮＡＮＤストリングＮＳにそれぞれ１個以上含まれていればよい。
【0026】
ＮＡＮＤストリングＮＳ内の選択トランジスタＳＴ２、メモリセルトランジスタＭＣ０～ＭＣ７、及び選択トランジスタＳＴ１の電流経路は、直列に接続される。選択トランジスタＳＴ１のドレインは、ビット線ＢＬに接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0027】
同一のブロックＢＬＫ内のメモリセルトランジスタＭＣ０～ＭＣ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通に接続される。より具体的には、例えば、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。そして、各ストリングユニットＳＵは、複数のメモリセルトランジスタＭＣ０をそれぞれ含む。ブロックＢＬＫ内の複数のメモリセルトランジスタＭＣ０の制御ゲートは、１つのワード線ＷＬ０に共通に接続される。メモリセルトランジスタＭＣ１～ＭＣ７も同様である。
【0028】
ストリングユニットＳＵ内の複数の選択トランジスタＳＴ１のゲートは、１つの選択ゲート線ＳＧＤに共通に接続される。より具体的には、ストリングユニットＳＵ０内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０に共通に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に共通に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ２に共通に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ３に共通に接続される。
【0029】
ブロックＢＬＫ内の複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。なお、選択ゲート線ＳＧＤと同様に、ストリングユニットＳＵ毎に、異なる選択ゲート線ＳＧＳが設けられてもよい。
【0030】
ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＤ０～ＳＧＤ３、及び選択ゲート線ＳＧＳは、ロウデコーダ２３にそれぞれ接続される。
【0031】
ビット線ＢＬは、各ブロックＢＬＫの各ストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに共通に接続される。１つのビット線ＢＬに接続された複数のＮＡＮＤストリングＮＳには、同一のカラムアドレスが割り当てられる。各ビット線ＢＬは、センスアンプ２４に接続される。
【0032】
ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0033】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えば、「セルユニットＣＵ」と表記される。例えば、書き込み動作及び読み出し動作は、セルユニットＣＵ単位で実行される。
【0034】
【0035】
図３に示すように、アレイチップ１０及び回路チップ２０の各々は、互いに向かい合う面に設けられた複数の貼合パッドＢＰを含む。貼合構造では、アレイチップ１０の貼合パッドＢＰと、回路チップ２０の貼合パッドＢＰとが貼り合わされて、１つの貼合パッドＢＰが形成される。換言すれば、アレイチップ１０に設けられた貼合パッドＢＰを構成する電極（導電体）と、回路チップ２０に設けられた貼合パッドＢＰを構成する電極（導電体）とが貼り合わされることにより、貼合パッドＢＰが形成される。貼合パッドＢＰは、アクティブパッドとダミーパッドとを含む。アクティブパッドは、半導体装置１を動作させる際に、信号または電源の経路として機能する。すなわち、アクティブパッドは、信号及び電源のいずれかの経路に電気的に接続される。ダミーパッドは、半導体装置１を動作させる際に、信号及び電源のいずれの経路としても機能しない。すなわち、ダミーパッドは、信号及び電源のいずれの経路とも電気的に接続されない。
【0036】
以下では、アレイチップ１０と回路チップ２０とが貼り合わされる面（以下、「貼合面」と表記する）をＸＹ面とする。ＸＹ面において互いに直交する方向をＸ方向及びＹ方向とする。また、ＸＹ平面に略垂直であり、アレイチップ１０から回路チップ２０に向かう方向をＺ１方向とする。ＸＹ平面に略垂直であり、回路チップ２０からアレイチップ１０に向かう方向をＺ２方向とする。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
【0037】
【0038】
図４に示すように、半導体装置１の平面レイアウトは、大まかに、素子領域ＥＲと、壁領域ＷＲと、外周領域ＯＲと、カーフ領域ＫＲとを含む。更に、素子領域ＥＲは、コア領域ＣＲと、周辺回路領域ＰＲとを含む。
【0039】
素子領域ＥＲは、メモリセルアレイ１１、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４等の半導体装置１を構成する素子が設けられた領域である。
【0040】
コア領域ＣＲは、例えば、素子領域ＥＲの中央部に設けられた矩形の領域である。アレイチップ１０のコア領域ＣＲには、メモリセルアレイ１１が配置される。回路チップ２０のコア領域ＣＲは、ロウデコーダ２３及びセンスアンプ２４が配置され得る。なお、コア領域ＣＲは、任意の形状及び任意の領域に配置され得る。半導体装置１が複数のメモリセルアレイ１１を有する場合、素子領域ＥＲは、複数のコア領域ＣＲを含み得る。
【0041】
周辺回路領域ＰＲは、素子領域ＥＲにおいて、コア領域ＣＲの外周を囲むように設けられた、例えば四角環状の領域である。例えば、周辺回路領域ＰＲには、シーケンサ２１及び電圧発生回路２２等が配置される。または、周辺回路領域ＰＲには、半導体装置１と外部機器との接続に用いられる複数の外部接続端子が配置される。半導体装置１は、外部接続端子を介して、外部機器との信号の送受信を行う。また、半導体装置１は、外部接続端子を介して、外部から電源を供給される。
【0042】
壁領域ＷＲは、素子領域ＥＲの外周を囲むように設けられた、例えば四角環状の領域である。壁領域ＷＲには、半導体装置１の外周を同電位（接地電位ＶＳＳ）に固定して、電源線及びウェル等の電位を安定させるための部材が設けられる。例えば、壁領域ＷＲに設けられた部材は、静電気を基板に逃がす機能を有する。これにより、静電気による素子等の破壊が抑制される。
【0043】
外周領域ＯＲは、壁領域ＷＲを囲むように設けられた、例えば四角環状の領域である。半導体装置１は、ウェハ上に複数形成され、ダイシング工程において、チップ毎に切り分けられる。外周領域ＯＲは、例えばダイシング工程において、半導体装置１の端部にクラックや層間絶縁膜等の剥離が発生した際、半導体装置１の内側にクラックあるいは剥離が到達するのを抑制するために設けられる。
【0044】
カーフ領域ＫＲは、外周領域ＯＲの外周を囲むように設けられた、例えば四角環状の領域である。カーフ領域ＫＲは、チップ端部を含む端部領域である。カーフ領域ＫＲは、ウェハ上に形成された複数の半導体装置１の間に設けられた領域である。ダイシング工程において、カーフ領域ＫＲを切断することにより、ウェハ上に形成された複数の半導体装置１がチップ毎に切り分けられる。例えば、カーフ領域ＫＲには、半導体装置１の製造時に使用されるアライメントマーク及び特性チェック用パターン等が設けられる。カーフ領域ＫＲ内の構造体は、ダイシング工程によって除去されてもよい。
【0045】
１．１．５ 半導体装置の断面構造
次に、図５を参照して、半導体装置１の断面構造の一例について説明する。図５は、半導体装置１の断面構造の一例を示す断面図である。図５の例は、図４のＡ１－Ａ２線に沿ったＸ方向の断面を示している。
次に、図５を参照して、半導体装置１の断面構造の一例について説明する。図５は、半導体装置１の断面構造の一例を示す断面図である。図５の例は、図４のＡ１－Ａ２線に沿ったＸ方向の断面を示している。
【0046】
図５に示すように、半導体装置１は、アレイチップ１０と回路チップ２０とが貼り合わされた貼合構造を有する。アレイチップ１０は、半導体層１０１、絶縁層１０２、１１１、１１２、１１３、１１４、１１５、１１７、１１８、及び１２１、配線層１０３、１０６、１０８、及び１１６、導電体１０４、１０５、１０７、１０９、１２０、及び１３０、電極１１０、表面保護層１１９、並びにメモリピラーＭＰを含む。電極１１０は、電極１１０ａ及び１１０ｄを含む。回路チップ２０は、半導体基板２０１、Ｎ型不純物拡散領域ＮＷ、Ｐ型不純物拡散領域ＰＷ、トランジスタＴＲ、ゲート絶縁膜２０２、ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、電極２１１、並びに絶縁層２１２及び２１３を含む。電極２１１は、電極２１１ａ及び２１１ｄを含む。
【0047】
１．１．５．１ アレイチップの断面構造
引き続き、図５を参照して、アレイチップ１０の断面構造について説明する。
引き続き、図５を参照して、アレイチップ１０の断面構造について説明する。
【0048】
１．１．５．１．１ コア領域の構造
まず、アレイチップ１０のコア領域ＣＲについて説明する。アレイチップ１０のコア領域ＣＲには、メモリセルアレイ１１及びメモリセルアレイ１１と回路チップ２０とを接続するための各種配線が設けられる。
まず、アレイチップ１０のコア領域ＣＲについて説明する。アレイチップ１０のコア領域ＣＲには、メモリセルアレイ１１及びメモリセルアレイ１１と回路チップ２０とを接続するための各種配線が設けられる。
【0049】
半導体層１０１は、Ｘ方向及びＹ方向に延びる。コア領域ＣＲに設けられた半導体層１０１は、ソース線ＳＬとして機能する。例えば、半導体層１０１は、シリコンを含む。コア領域ＣＲでは、半導体層１０１のＺ１方向を向いた面上に、複数の絶縁層１０２と複数の配線層１０３とが１層ずつ交互に積層されている。図５の例では、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。換言すれば、回路チップ２０と半導体層１０１との間に、Ｚ方向に離れて積層された複数の配線層１０３が設けられている。配線層１０３は、Ｘ方向に延びる。複数の配線層１０３は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳのいずれかとして機能する。絶縁層１０２は、絶縁材料として、酸化シリコン（ＳｉＯ）を含む。配線層１０３は、例えば、導電材料としてタングステン（Ｗ）を含む。
【0050】
コア領域ＣＲには、複数のメモリピラーＭＰが設けられる。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。メモリピラーＭＰは、例えば、Ｚ方向に延びる円柱形状を有する。メモリピラーＭＰは、複数の絶縁層１０２及び複数の配線層１０３を貫通（通過）する。メモリピラーＭＰのＺ２方向の端部（底面）は、半導体層１０１の膜内に達する。メモリピラーＭＰは、Ｚ方向に延びる半導体膜を含む。メモリピラーＭＰ内の半導体膜の一部は、半導体層１０１と接する。メモリピラーＭＰの構造の詳細については、後述する。
【0051】
メモリピラーＭＰのＺ１方向を向いた面上には、導電体１０４が設けられる。導電体１０４は、例えば、Ｚ方向に延びる円柱形状を有する。導電体１０４のＺ１方向を向いた面上には、導電体１０５が設けられる。コア領域ＣＲに設けられた導電体１０５は、例えば、Ｚ方向に延びる円柱形状を有する。更に、導電体１０５のＺ１方向を向いた面上には、配線層１０６が設けられる。コア領域ＣＲには、例えば、Ｘ方向に並び、各々がＹ方向に延びる複数の配線層１０６が設けられる。複数のメモリピラーＭＰの各々は、導電体１０４及び１０５を介して、複数の配線層１０６のいずれかに電気的に接続される。メモリピラーＭＰが接続された配線層１０６は、ビット線ＢＬとして機能する。導電体１０４は、例えば、タングステンを含む。導電体１０５及び配線層１０６は、例えば、銅（Ｃｕ）を含む。
【0052】
配線層１０６のＺ１方向を向いた面上には、導電体１０７が設けられる。コア領域ＣＲに設けられた導電体１０７は、例えば、Ｚ方向に延びる円柱形状を有する。導電体１０７のＺ１方向を向いた面上には、配線層１０８が設けられる。配線層１０８のＺ１方向を向いた面上には、導電体１０９が設けられる。コア領域ＣＲに設けられた導電体１０９は、例えば、Ｚ方向に延びる円柱形状を有する。コア領域ＣＲにおいて、導電体１０９のＺ１方向を向いた面上には、電極１１０ａが設けられる。すなわち、コア領域ＣＲの複数の配線層１０６の各々は、導電体１０７、配線層１０８、及び導電体１０９を介して、いずれかの電極１１０ａに電気的に接続される。なお、配線層１０６と電極１１０ａとの間に設けられる配線層の層数は、任意である。また、図５では図示が省略されているが、コア領域ＣＲには、配線層１０６と回路チップ２０との間を電気的に接続する電極１１０ａ以外にも、配線層１０３と回路チップ２０との間を電気的に接続する電極１１０ａが設けられる。電極１１０ａは、回路チップ２０の電極２１１ａと接する。電極１１０ａ及び２１１ａは、貼合パッドＢＰａとして機能する。貼合パッドＢＰａは、アクティブパッドである。
【0053】
導電体１０７、配線層１０８、導電体１０９、及び電極１１０ａは、例えば、導電材料として銅を含む。
【0054】
絶縁層１１１は、絶縁層１０２、配線層１０３、メモリピラーＭＰ、導電体１０４、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を覆うように設けられる。絶縁層１１１のＺ１方向を向いた面上には、絶縁層１１２が設けられる。絶縁層１１２と同層には、複数の電極１１０が設けられる。絶縁層１１２は、回路チップ２０の絶縁層２１３に接する。すなわち、絶縁層１１２と絶縁層２１３とが接する面が、貼合面である。
【0055】
半導体層１０１のＺ２方向を向いた面上には、絶縁層１１３及び１１４が積層される。そして、半導体層１０１並びに絶縁層１１３及び１１４を覆うように、絶縁層１１５が設けられる。絶縁層１１３及び１１５は、例えば、絶縁材料として、酸化シリコンを含む。絶縁層１１４には、金属（例えば銅）の酸化防止機能を有する絶縁材料が用いられる。絶縁層１１４は、例えば、炭窒化シリコン（ＳｉＣＮ）または窒化シリコン（ＳｉＮ）を含む。なお、絶縁層１１４は、省略されてもよい。
【0056】
絶縁層１１５のＺ２方向を向いた面上には、配線層１１６が設けられる。コア領域ＣＲの半導体層１０１は、Ｚ２方向を向いた面上の絶縁層１１３～１１５が除去された領域において、配線層１１６と接する。以下、ソース線ＳＬとして機能する半導体層１０１と配線層１１６とが接している領域を「ＳＬ接続領域ＳＣＲ」とも表記する。すなわち、ＳＬ接続領域ＳＣＲは、コア領域ＣＲにおいて、半導体層１０１の上の絶縁層１１５、絶縁層１１４、及び絶縁層１１３が除去された領域である。コア領域ＣＲの配線層１１６は、半導体層１０１（ソース線ＳＬ）と回路チップ２０とを電気的に接続する経路の一部として機能する。配線層１１６は、例えば、アルミニウム（Ａｌ）を含む。
【0057】
配線層１１６のＺ２方向を向いた面上には、絶縁層１１７が設けられる。絶縁層１１７のＺ２方向を向いた面上には、絶縁層１１８が設けられる。そして、絶縁層１１８のＺ２方向を向いた面上には、表面保護層１１９が設けられる。絶縁層１１７及び１１８並びに表面保護層１１９は、素子領域ＥＲ、壁領域ＷＲ、及び外周領域ＯＲの内周部分を覆うように設けられている。すなわち、外周領域ＯＲの外周部分及びカーフ領域ＫＲでは、絶縁層１１７及び１１８並びに表面保護層１１９は、除去されている。絶縁層１１７は、例えば、絶縁材料として、酸化シリコンを含む。絶縁層１１８は、例えば、透水性の低い絶縁材料として、窒化シリコンを含む。表面保護層１１９は、例えば、ポリイミド等の樹脂材料を含む。
【0058】
１．１．５．１．２ 周辺回路領域の構造
次に、アレイチップ１０の周辺回路領域ＰＲについて説明する。
次に、アレイチップ１０の周辺回路領域ＰＲについて説明する。
【0059】
周辺回路領域ＰＲの半導体層１０１の内部には、絶縁層１２１が設けられている。周辺回路領域ＰＲの半導体層１０１は、絶縁層１１５に設けられた突出部分ＰＴ１ａにより、コア領域ＣＲの半導体層１０１、すなわち、ソース線ＳＬとして機能する半導体層１０１と、分離されている。換言すれば、周辺回路領域ＰＲの半導体層１０１は、ソース線ＳＬとして機能する半導体層１０１と電気的に絶縁されている。例えば、突出部分ＰＴ１ａは、メモリセルアレイ１１を囲む環状形状を有する。なお、突出部分ＰＴ１ａは、コア領域ＣＲ内に設けられてもよい。突出部分ＰＴ１ａは、絶縁層１１５のＺ１方向を向いた面からＺ１方向に延びる。突出部分ＰＴ１ａは、絶縁層１１４、絶縁層１１３、半導体層１０１、及び半導体層１０１の内部に設けられた絶縁層１２１を貫通（通過）して、絶縁層１１１に接する。突出部分ＰＴ１ａは、内部にボイド（空隙）を含んでいてもよい。
【0060】
周辺回路領域ＰＲは、外部接続端子が設けられる外部接続端子領域ＢＲを含む。外部接続端子領域ＢＲでは、絶縁層１１７及び１１８並びに表面保護層１１９が除去され、配線層１１６の一部が露出している。外部接続端子として機能する（外部接続端子が設けられた）配線層１１６は、コア領域ＣＲに設けられた配線層１１６とは電気的に絶縁される。外部接続端子が設けられた配線層１１６は、半導体層１０１を介して、複数の導電体１３０に電気的に接続される。図５の例では、Ｘ方向に並んで３つの導電体１３０が配置されている。導電体１３０は、コンタクトプラグＣＣとして機能する。コンタクトプラグＣＣは、外部接続端子が設けられた配線層１１６と、回路チップ２０との電気的接続に用いられる。例えば、導電体１３０は、Ｚ方向に延びる円柱形状を有する。導電体１３０は、例えば、タングステンを含む。
【0061】
配線層１１６と接する半導体層１０１は、絶縁層１１５に設けられた突出部分ＰＴ１ｂにより、周囲の半導体層１０１と分離される。例えば、突出部分ＰＴ１ｂは、環状形状を有する。突出部分ＰＴ１ｂは、絶縁層１１５のＺ１方向を向いた面からＺ１方向に延びる。突出部分ＰＴ１ｂは、絶縁層１１４、絶縁層１１３、半導体層１０１、及び半導体層１０１の内部に設けられた絶縁層１２１を貫通（通過）して、絶縁層１１１に接する。例えば、突出部分ＰＴ１ｂは、内部にボイド（空隙）を含んでいてもよい。以下、突出部分ＰＴ１ｂにより分離された半導体層１０１を、他の半導体層１０１と区別する場合、半導体層１０１＿１と表記する。また、配線層１１６と半導体層１０１＿１とが接続される領域を「ＣＣ接続領域ＣＣＲ１」とも表記する。ＣＣ接続領域ＣＣＲ１は、ＸＹ平面において、半導体層１０１＿１の上の絶縁層１１５、絶縁層１１４、及び絶縁層１１３が除去された領域である。Ｚ方向に見て、半導体層１０１＿１の少なくとも一部には、絶縁層１２１が設けられていない。また、図５の例では、ＣＣ接続領域ＣＣＲ１は、Ｚ方向に見て、外部接続端子領域ＢＲとはオーバーラップしていない。すなわち、突出部分ＰＴ１ｂで囲まれたＣＣ接続領域ＣＣＲ１内の半導体層１０１＿１に接続された配線層１１６は、突出部分ＰＴ１ｂを含む絶縁層１１５上をＸＹ平面に沿って延び、突出部分ＰＴ１ｂの環状形状の外側に配置された外部接続端子領域ＢＲにおいて、絶縁層１１７及び１１８並びに表面保護層１１９から露出されて外部接続端子とされている。
【0062】
１つの半導体層１０１＿１（突出部分ＰＴ１ｂにより周囲の半導体層１０１と分離された半導体層１０１＿１）に接続された複数の導電体１３０は、例えば、導電体１０５を介して、１つの配線層１０６に接続される。配線層１０６は、導電体１０７、配線層１０８、及び導電体１０９を介して、いずれかの電極１１０ａに電気的に接続される。すなわち、周辺回路領域ＰＲには、外部機器と回路チップ２０との間を電気的に接続するための電極１１０ａが設けられる。なお、配線層１０６は、複数の導電体１０７、配線層１０８、及び導電体１０９の組を介して、複数の電極１１０ａに電気的に接続されてもよい。
【0063】
絶縁層１１２と同層に、複数の電極１１０ａ及び１１０ｄが設けられる。電極１１０ａは、対応する回路チップ２０の電極２１１ａに接する。電極１１０ｄは、対応する回路チップ２０の電極２１１ｄに接する。電極１１０ｄ及び２１１ｄは、貼合パッドＢＰｄとして機能する。貼合パッドＢＰｄは、ダミーパッドである。貼合パッドＢＰｄは、アレイチップ１０内のメモリセルアレイ１１及び各種配線、並びに回路チップ２０内の半導体基板２０１及び各種配線に対して電気的に絶縁される。
【0064】
１．１．５．１．３ 壁領域の構造
次に、アレイチップ１０の壁領域ＷＲについて説明する。アレイチップ１０の壁領域ＷＲには、複数の壁構造Ｗ、及び壁構造Ｗと回路チップ２０とを接続するための各種配線が設けられる。図５の例では、壁構造Ｗは、３つの壁構造Ｗ＿１、Ｗ＿２、及びＷ＿３を含む。壁構造Ｗ＿１～Ｗ＿３はそれぞれ、導電体１２０＿１～１２０＿３を含む。導電体１２０＿１～１２０＿３は、例えば、タングステンを含む。
次に、アレイチップ１０の壁領域ＷＲについて説明する。アレイチップ１０の壁領域ＷＲには、複数の壁構造Ｗ、及び壁構造Ｗと回路チップ２０とを接続するための各種配線が設けられる。図５の例では、壁構造Ｗは、３つの壁構造Ｗ＿１、Ｗ＿２、及びＷ＿３を含む。壁構造Ｗ＿１～Ｗ＿３はそれぞれ、導電体１２０＿１～１２０＿３を含む。導電体１２０＿１～１２０＿３は、例えば、タングステンを含む。
【0065】
図６を参照して、導電体１２０＿１～１２０＿３の平面レイアウトについて説明する。図６は、導電体１２０＿１～１２０＿３の平面レイアウトの一例を示す平面図である。なお、図６では、説明を簡略化するため、導電体１２０＿１～１２０＿３以外は、省略されている。
【0066】
図６に示すように、例えば、導電体１２０＿１～１２０＿３は、ＸＹ平面において、略四角環状の形状を有する。導電体１２０＿１～１２０＿３は、互いに接していない。なお、導電体１２０＿１～１２０＿３は、環状であれば、四角環状でなくてもよい。また、導電体１２０＿１～１２０＿３の各々は、ＸＹ平面において、複数に分割されていてもよい。導電体１２０＿１は、素子領域ＥＲ（周辺回路領域ＰＲ）を囲むように設けられる。導電体１２０＿２は、導電体１２０＿１を囲むように設けられる。導電体１２０＿３は、導電体１２０＿２を囲むように設けられる。
【0067】
図５に示すように、導電体１２０＿１～１２０＿３の各々は、Ｚ方向に延びる。導電体１２０＿１～１２０＿３のＺ２方向の端部は、配線層１１６に接続される。より具体的には、導電体１２０＿１～１２０＿３のＺ２方向の端部近傍において、半導体層１０１及び絶縁層１１３～１１５が除去され、絶縁層１１１のＺ２方向を向いた面がＺ１方向に掘り込まれている。すなわち、絶縁層１１１の溝が形成されている。これにより、導電体１２０＿１～１２０＿３のＺ２方向の端部は、絶縁層１１１の掘り込まれた面（溝の底面）から突出している。配線層１１６は、Ｚ２方向に突出した導電体１２０＿１～１２０＿３の端部を被覆する。以下、配線層１１６と導電体１２０＿１～１２０＿３とが接続される絶縁層１１１の溝領域を「壁接続領域ＷＣＲ１」とも表記する。半導体層１０１の側面には絶縁層１１５が設けられている。このため、配線層１１６は、半導体層１０１とは接していない。配線層１１６を被覆するように、絶縁層１１７が設けられている。なお、絶縁層１１７の内部にボイドが設けられていてもよい。壁領域ＷＲに設けられた配線層１１６は、コア領域ＣＲに設けられた配線層１１６及び周辺回路領域ＰＲに設けられた配線層１１６とは電気的に絶縁される。
【0068】
導電体１２０＿１のＺ１方向の端部は、導電体１０５に接続されない。導電体１２０＿２のＺ１方向の端部は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して、電極１１０ａに電気的に接続される。同様に、導電体１２０＿３のＺ１方向の端部は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を介して、電極１１０ａに電気的に接続される。
【0069】
導電体１２０＿２と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０ａの各々は、素子領域ＥＲを囲む四角環状の形状を有し得る。導電体１２０＿３と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０ａの各々は、導電体１２０＿２と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、電極１１０ａを囲む四角環状の形状を有し得る。
【0070】
周辺回路領域ＰＲと同様に、絶縁層１１２と同層に、複数の電極１１０ａ及び１１０ｄが設けられる。
【0071】
１．１．５．１．４ 外周領域の構造
次に、アレイチップ１０の外周領域ＯＲについて説明する。外周領域ＯＲに設けられた半導体層１０１は、コア領域ＣＲに設けられた半導体層１０１及び周辺回路領域ＰＲに設けられた半導体層１０１とは電気的に絶縁される。以下、外周領域ＯＲに設けられた半導体層１０１を特定する場合、半導体層１０１＿２と表記する。半導体層１０１＿２の少なくとも一部は、表面保護層１１９によって覆われて（保護されて）いない。すなわち、半導体層１０１＿２の少なくとも一部は、Ｚ方向において、回路チップ２０と表面保護層１１９との間に設けられていない。換言すれば、外周領域ＯＲの一部は、表面保護層により表面が保護されていない。
次に、アレイチップ１０の外周領域ＯＲについて説明する。外周領域ＯＲに設けられた半導体層１０１は、コア領域ＣＲに設けられた半導体層１０１及び周辺回路領域ＰＲに設けられた半導体層１０１とは電気的に絶縁される。以下、外周領域ＯＲに設けられた半導体層１０１を特定する場合、半導体層１０１＿２と表記する。半導体層１０１＿２の少なくとも一部は、表面保護層１１９によって覆われて（保護されて）いない。すなわち、半導体層１０１＿２の少なくとも一部は、Ｚ方向において、回路チップ２０と表面保護層１１９との間に設けられていない。換言すれば、外周領域ＯＲの一部は、表面保護層により表面が保護されていない。
【0072】
半導体層１０１＿２のＺ２方向を向いた面上には、Ｚ２方向に延びる複数の突出部分ＰＴ２が設けられる。突出部分ＰＴ２は、例えば、絶縁層１１３を貫通する。突出部分ＰＴのＺ２方向を向いた面は、絶縁層１１４に接する。Ｚ方向に見て、半導体層１０１＿２の少なくとも一部には、絶縁層１２１が設けられていない。突出部分ＰＴ２は、アレイチップ１０の製造工程において、半導体層１０１をアレイチップ１０の基板（図示せず）に接地させる。例えば、突出部分ＰＴ２は、ドライエッチング時における半導体層１０１のチャージアップによるアーキングの抑制に使用される。なお、突出部分ＰＴ２は、設けられていなくてもよい。
【0073】
アレイチップ１０の外周領域ＯＲにおいて、絶縁層１１２と同層に、複数の電極１１０ｄが設けられる。
【0074】
１．１．５．２ 回路チップの断面構造
次に、回路チップ２０の断面構造について説明する。
次に、回路チップ２０の断面構造について説明する。
【0075】
素子領域ＥＲ（コア領域ＣＲ及び周辺回路領域ＰＲ）では、半導体基板２０１のＺ２方向を向いた面上に複数のトランジスタＴＲが設けられる。トランジスタＴＲは、シーケンサ２１、電圧発生回路２２、ロウデコーダ２３、及びセンスアンプ２４内の素子として用いられる。トランジスタＴＲは、ゲート絶縁膜２０２、ゲート電極２０３、半導体基板２０１に形成された図示せぬソース及びドレインを含む。ゲート絶縁膜２０２は、半導体基板２０１のＺ２方向を向いた面上に設けられる。ゲート電極２０３は、ゲート絶縁膜２０２のＺ２方向を向いた面上に設けられる。
【0076】
壁領域ＷＲ及び外周領域ＯＲには、トランジスタＴＲは、設けられていない。
【0077】
素子領域ＥＲでは、ゲート電極２０３、並びに半導体基板２０１のＺ２方向を向いた面上に、導電体２０４が設けられる。壁領域ＷＲでは、半導体基板２０１に設けられたＮ型不純物拡散領域ＮＷ、及び半導体基板２０１に設けられたＰ型不純物拡散領域ＰＷのＺ２方向を向いた面上に、導電体２０４が設けられる。
【0078】
導電体２０４のＺ２方向を向いた面上には、配線層２０５が設けられる。配線層２０５のＺ２方向を向いた面上には、導電体２０６が設けられる。導電体２０６のＺ２方向を向いた面上には、配線層２０７が設けられる。配線層２０７のＺ２方向を向いた面上には、導電体２０８が設けられる。導電体２０８のＺ２方向を向いた面上には、配線層２０９が設けられる。配線層２０９のＺ２方向を向いた面上には、導電体２１０が設けられる。素子領域ＥＲに設けられた導電体２０４、２０６、２０８、及び２１０は、例えば、Ｚ方向に延びる円柱形状を有する。壁領域ＷＲに設けられた導電体２０４、２０６、２０８、及び２１０、並びに配線層２０５、２０７、及び２０９は、例えば、素子領域ＥＲを囲む四角環状の形状を有する。壁領域ＷＲに設けられたＮ型不純物拡散領域ＮＷ及びＰ型不純物拡散領域ＰＷについては、これらと同様に四角環状の形状を有していてもよいし、素子領域ＥＲを囲むように、四角環状の形状に沿って互いに離れて並ぶ複数の領域を有するように設けられてもよい。なお、回路チップ２０に設けられる配線層の層数は、任意である。
【0079】
半導体基板２０１のＺ２方向を向いた面上には、絶縁層２１２が設けられる。絶縁層２１２は、トランジスタＴＲ、導電体２０４、配線層２０５、導電体２０６、配線層２０７、導電体２０８、配線層２０９、及び導電体２１０を覆うように設けられる。Ｚ２方向における絶縁層２１２の上面上には絶縁層２１３が設けられる。
【0080】
絶縁層２１３と同層には、電極２１１ａ及び２１１ｄが設けられる。電極２１１ａは、電極１１０ａ及び導電体２１０に接続される。電極２１１ｄは、電極１１０ｄに接続される。壁領域ＷＲにおいて、導電体１２０＿２に電気的に接続される電極２１１ａは、素子領域ＥＲを囲む四角環状の形状を有し得る。導電体１２０＿３に電気的に接続される電極２１１ａは、導電体１２０＿２に電気的に接続される電極２１１ａを囲む四角環状の形状を有し得る。
【0081】
ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、並びに電極２１１ａ及び２１１ｄは、導電材料により構成され、金属材料、ｐ型半導体、またはｎ型半導体等を含み得る。電極２１１ａ及び２１１ｄは、例えば、銅を含む。ゲート絶縁膜２０２、絶縁層２１２、及び絶縁層２１３は、例えば、絶縁材料として、酸化シリコンを含む。
【0082】
図５の例では、アレイチップ１０の導電体１２０＿２は、回路チップ２０の半導体基板２０１のＰ型不純物拡散領域ＰＷに電気的に接続される。アレイチップ１０の導電体１２０＿３は、回路チップ２０の半導体基板２０１のＮ型不純物拡散領域ＮＷに電気的に接続される。なお、導電体１２０＿３がＰ型不純物拡散領域ＰＷに電気的に接続され、導電体１２０＿２がＮ型不純物拡散領域ＮＷに電気的に接続されてもよい。また、例えば、導電体１２０＿１がＰ型不純物拡散領域ＰＷに電気的に接続されてもよい。
【0083】
１．１．６ 貼合パッドの断面構造
次に、図７を参照して、貼合パッドＢＰの断面構造について説明する。図７は、貼合パッドＢＰｄの断面構造の一例を示す断面図である。なお、以下の貼合パッドＢＰｄに関する説明は、貼合パッドＢＰａについても、同様に成り立つ。
次に、図７を参照して、貼合パッドＢＰの断面構造について説明する。図７は、貼合パッドＢＰｄの断面構造の一例を示す断面図である。なお、以下の貼合パッドＢＰｄに関する説明は、貼合パッドＢＰａについても、同様に成り立つ。
【0084】
図７に示すように、アレイチップ１０と回路チップ２０との貼合工程において、電極１１０ｄは、電極２１１ｄに接続される。図７の例では、貼合面における電極１１０ｄの面積と電極２１１ｄの面積とは、略等しい。このような場合、電極１１０ｄと電極２１１ｄとに銅を用いると、電極１１０ｄの銅と電極２１１ｄの銅とが一体化して、互いの銅の境界の確認が困難となり得る。但し、貼り合わせの位置ずれによる電極１１０ｄと電極２１１ｄとを貼り合わせた形状の歪み、銅のバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合わせが確認できる。
【0085】
また、電極１１０ｄ及び２１１ｄをダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。このため、電極１１０ｄと電極２１１ｄとを貼り合わせた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形形状となる。
【0086】
また、電極１１０ｄと電極２１１ｄとを貼り合わせた場合、これらを形成する銅の底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁層（ＳｉＮまたはＳｉＣＮ等）が設けられ、バリアメタルは設けられていない。このため、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0087】
１．１．７ メモリセルアレイの断面構造
次に、図８を参照して、メモリセルアレイ１１の断面構造について説明する。図８は、メモリセルアレイ１１の断面構造の一例を示す断面図である。図８では、メモリセルアレイ１１に含まれる２個のメモリピラーＭＰが示される。
次に、図８を参照して、メモリセルアレイ１１の断面構造について説明する。図８は、メモリセルアレイ１１の断面構造の一例を示す断面図である。図８では、メモリセルアレイ１１に含まれる２個のメモリピラーＭＰが示される。
【0088】
図８に示すように、半導体層１０１は、例えば、３層の半導体層１０１ａ、１０１ｂ、１０１ｃを含む。半導体層１０１ａのＺ１方向を向いた面上に、半導体層１０１ｂが設けられる。半導体層１０１ｂのＺ１方向を向いた面上に、半導体層１０１ｃが設けられる。半導体層１０１ｂは、例えば、半導体層１０１ａと半導体層１０１ｃとの間に設けられた絶縁層１２１を置き換える(リプレースする)ことにより形成される。半導体層１０１ａ～１０１ｃは、例えば、シリコンを含む。また、半導体層１０１ａ～１０１ｃは、例えば、半導体の不純物としてリン（Ｐ）を含む。
【0089】
半導体層１０１のＺ１方向を向いた面上には、１０層の絶縁層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。図８の例では、１０層の配線層１０３は、半導体層１０１に近い側から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして、それぞれ機能する。なお、選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層１０３は、それぞれ複数設けられてもよい。例えば、配線層１０３の導電材料として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられ得る。この場合、窒化チタンは、タングステンを覆うように形成される。窒化チタンは、例えばＣＶＤ（chemical vapor deposition）によりタングステンを成膜する際、タングステンの酸化を抑制するためのバリア層、あるいはタングステンの密着性を向上させるための密着層としての機能を有する。また、配線層１０３は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層１０３の各々において、配線層１０３の上下に設けられた絶縁層１０２及びメモリピラーＭＰの側面と接するように高誘電率材料が設けられる。そして、高誘電率材料と接するように窒化チタンが設けられる。そして、窒化チタンと接し、配線層１０３の内部を埋め込むようにタングステンが設けられる。例えば、高誘電率材料として、酸化アルミニウムが設けられている場合、メモリセルトランジスタＭＣは、ＭＡＮＯＳ（Metal-Aluminum-Nitride-Oxide-Silicon）型とも表記される。
【0090】
選択ゲート線ＳＧＤとして機能する配線層１０３のＺ１方向を向いた面上には、絶縁層１１１が設けられる。
【0091】
メモリセルアレイ１１内には、複数のメモリピラーＭＰが設けられる。例えば、メモリピラーＭＰは、Ｚ方向に延びる略円柱形状を有している。メモリピラーＭＰは、１０層の配線層１０３を貫通する。メモリピラーＭＰの底面は、半導体層１０１に達する。なお、メモリピラーＭＰは、Ｚ方向に複数のピラーが連結された構造であってもよい。
【0092】
次に、メモリピラーＭＰの内部構成について説明する。メモリピラーＭＰは、ブロック絶縁膜１４０、電荷蓄積膜１４１、トンネル絶縁膜１４２、半導体膜１４３、コア膜１４４、及びキャップ膜１４５を含む。
【0093】
メモリピラーＭＰの側面の一部及びＺ２方向を向いた底面には、外側から順に、ブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２が積層される。より具体的には、半導体層１０１ｂと同層及びその近傍において、メモリピラーＭＰの側面のブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２が除去される。トンネル絶縁膜１４２の側面及び底面、並びに半導体層１０１ｂに接するように半導体膜１４３が設けられる。半導体膜１４３は、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２のチャネルが形成される領域である。半導体膜１４３の内部は、コア膜１４４により埋め込まれる。Ｚ１方向におけるメモリピラーＭＰの上部では、半導体膜１４３及びコア膜１４４の上端に、キャップ膜１４５が設けられる。キャップ膜１４５の側面は、トンネル絶縁膜１４２に接する。キャップ膜１４５は、例えば、シリコンを含む。キャップ膜１４５のＺ１方向を向いた面上には、導電体１０４が設けられる。導電体１０４のＺ１方向を向いた面上には、導電体１０５が設けられる。導電体１０５は、配線層１０６に接続されている。
【0094】
図９を参照して、メモリピラーＭＰのＸＹ平面に沿った断面構造の一例を示す。図９は、図８のＩＸ－ＩＸ線に沿った断面図である。より具体的には、図９は、配線層１０３を含む層におけるメモリピラーＭＰの断面構造を示す。
【0095】
配線層１０３を含む断面において、コア膜１４４は、例えば、メモリピラーＭＰの中央部に設けられる。半導体膜１４３は、コア膜１４４の側面を囲む。トンネル絶縁膜１４２は、半導体膜１４３の側面を囲む。電荷蓄積膜１４１は、トンネル絶縁膜１４２の側面を囲む。ブロック絶縁膜１４０は、電荷蓄積膜１４１の側面を囲む。配線層１０３は、ブロック絶縁膜１４０の側面を囲む。
【0096】
半導体膜１４３は、メモリセルトランジスタＭＣ０～ＭＣ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。トンネル絶縁膜１４２及びブロック絶縁膜１４０のそれぞれは、例えば、酸化シリコンを含む。電荷蓄積膜１４１は、電荷を蓄積する機能を有する。電荷蓄積膜１４１は、例えば、窒化シリコンを含む。
【0097】
図８に示すように、メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７として機能する配線層１０３が組み合わされることにより、メモリセルトランジスタＭＣ０～ＭＣ７が構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ２が構成される。これにより、各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能し得る。
【0098】
１．１．８ ＣＣ接続領域の構造
次に、図１０を参照して、ＣＣ接続領域ＣＣＲ１の構造の一例について説明する。図１０は、図５の領域Ｅ１の平面及び断面図である。なお、図１０の平面図では、半導体層１０１及び１０１＿１、絶縁層１１５の突出部分ＰＴ１ｂ、並びに配線層１１６以外の層は省略されている。また、図１０の断面図では、配線層１１６のＺ２方向を向いた面上の絶縁層１１７及び１１８並びに表面保護層１１９は、省略されている。
次に、図１０を参照して、ＣＣ接続領域ＣＣＲ１の構造の一例について説明する。図１０は、図５の領域Ｅ１の平面及び断面図である。なお、図１０の平面図では、半導体層１０１及び１０１＿１、絶縁層１１５の突出部分ＰＴ１ｂ、並びに配線層１１６以外の層は省略されている。また、図１０の断面図では、配線層１１６のＺ２方向を向いた面上の絶縁層１１７及び１１８並びに表面保護層１１９は、省略されている。
【0099】
図１０の平面図に示すように、例えば、絶縁層１１５の突出部分ＰＴ１ｂは、四角環状の形状を有する。突出部分ＰＴ１ｂが設けられている領域を「分離領域ＳＲ」とも表記する。分離領域ＳＲにより、半導体層１０１＿１は、他の半導体層１０１と分離される。すなわち、突出部分ＰＴ１ｂは、半導体層１０１＿１を分離させる分離絶縁層として機能する。ＣＣ接続領域ＣＣＲ１において、半導体層１０１＿１のＺ２方向を向いた面が配線層１１６と接している。図１０の例では、１つの半導体層１０１＿１に６個の導電体１３０が接している。換言すれば、６個の導電体１３０（コンタクトプラグＣＣ）が、半導体層１０１＿１を介して、１つの配線層１１６に電気的に接続されている。
【0100】
図１０の断面図に示すように、周辺回路領域ＰＲの半導体層１０１は、２層の半導体層（１対の半導体層）１０１ａ及び１０１ｃを含み、半導体層１０１ｂを含まない。すなわち、下層側の半導体層１０１ｃと上層側の半導体層１０１ａとの間に、中間半導体層は設けられない。半導体層１０１ａと半導体層１０１ｃとの間には、絶縁層１２１が設けられている。例えば、絶縁層１２１は、３層の絶縁層１２１ａ、１２１ｂ、及び１２１ｃを含む。コア領域ＣＲ（メモリセルアレイ１１）以外では、絶縁層１２１（１２１ａ～１２１ｃ）を半導体層１０１ｂに置き換えるリプレース処理が行われていない。このため、半導体層１０１内に、絶縁層１２１ａ～１２１ｃが残存している。絶縁層１２１ａ及び１２１ｃは、絶縁材料として、例えば、酸化シリコンを含む。絶縁層１２１ｂは、絶縁材料として、例えば、窒化シリコンを含む。絶縁層１２１ｂは、絶縁層１２１ａ及び１２１ｃとのエッチング選択比が十分に得られる材料が用いられる。すなわち、絶縁層１２１ｂには、絶縁層１２１ａ及び１２１ｃと膜の組成が異なる材料が選択される。
【0101】
半導体層１０１＿１には、半導体層１０１ａと半導体層１０１ｃとの間に絶縁層１２１が設けられていない領域がある。図１０の例では、ＣＣ接続領域ＣＣＲ１及びその近傍領域において、絶縁層１２１が除去されている。このため、半導体層１０１＿１の半導体層１０１ａと半導体層１０１ｃとが、接している。従って、導電体１３０は、半導体層１０１＿１（半導体層１０１ａ及び１０１ｃ）を介して、配線層１１６と電気的に接続される。なお、半導体層１０１ａと半導体層１０１ｃが接している領域、すなわち、絶縁層１２１が設けられていない領域は、分離領域ＳＲよりも広くてもよい。この場合、半導体層１０１＿１は、絶縁層１２１を含まない。
【0102】
配線層１１６は、ＣＣ接続領域ＣＣＲ１において、比較的平坦な半導体層１０１＿１の上に形成される。また、絶縁層１１５のＺ２方向を向いた面上の配線層１１６とＣＣ接続領域ＣＣＲ１の配線層１１６との段差は、後述する壁接続領域ＷＣＲ１の場合と比較して小さい。このため、配線層１１６の段差被覆性の劣化による配線層１１６の膜厚減少は、壁接続領域ＷＣＲ１よりも小さい。
【0103】
絶縁層１１５の突出部分ＰＴ１ｂは、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、絶縁層１２１（１２１ａ～１２１ｃ）、及び半導体層１０１ｃを貫通している。なお、絶縁層１２１が設けられていない領域が分離領域ＳＲよりも広い場合、突出部分ＰＴ１ｂが絶縁層１２１を貫通していなくてもよい。
【0104】
突出部分ＰＴ１ｂの内部には、ボイドＶＤが設けられている。ボイドＶＤは、絶縁層１１５形成時の段差被覆性（ステップカバレッジ）に依存する。図１０の例は、プラズマＣＶＤにより、絶縁層１１５を成膜した場合を示している。例えば、プラズマＣＶＤにより形成された絶縁層１１５の段差被覆性は、ＡＬＤ（Atomic Layer Deposition）と比較すると、良くない。このため、ボイドＶＤが形成されやすい。なお、ボイドＶＤは、形成されなくてもよい。
【0105】
１．１．９ 壁接続領域の構造
次に、図１１を参照して、壁接続領域ＷＣＲ１の構造について説明する。図１１は、図５の領域Ｅ２の断面図である。図１１の例では、配線層１１６のＺ２方向を向いた面上の絶縁層１１７及び１１８並びに表面保護層１１９は、省略されている。
次に、図１１を参照して、壁接続領域ＷＣＲ１の構造について説明する。図１１は、図５の領域Ｅ２の断面図である。図１１の例では、配線層１１６のＺ２方向を向いた面上の絶縁層１１７及び１１８並びに表面保護層１１９は、省略されている。
【0106】
図１１に示すように、壁領域ＷＲの半導体層１０１は、２層の半導体層１０１ａ及び１０１ｃを含み、半導体層１０１ｂを含まない。半導体層１０１ａと半導体層１０１ｃとの間には、絶縁層１２１（１２１ａ～１２１ｃ）が設けられている。壁接続領域ＷＣＲ１及びその近傍領域では、半導体層１０１、絶縁層１２１、絶縁層１１３、及び絶縁層１１４が除去されている。絶縁層１１４のＺ２方向を向いた面、並びに半導体層１０１、絶縁層１２１、絶縁層１１３、及び絶縁層１１４の側面を覆うように、絶縁層１１５が形成されている。半導体層１０１、絶縁層１２１、絶縁層１１３、及び絶縁層１１４の側面に設けられた絶縁層１１５は、半導体層１０１と配線層１１６とを電気的に絶縁するためのサイドウォールとして機能する。
【0107】
壁接続領域ＷＣＲ１において、絶縁層１１５は除去されている。そして、絶縁層１１１のＺ２方向を向いた面がＺ１方向に掘り込まれている。これにより、導電体１２０＿１～１２０＿３のＺ２方向の端部は、絶縁層１１１の掘り込まれた面（溝の底面）から突出している。以下、導電体１２０＿１～１２０＿３の絶縁層１１１の溝の底面からＺ２方向に突出した部分を、導電体１２０＿１～１２０＿３の突出部分と表記する。なお、導電体１２０＿１～１２０＿３の突出部分の側面には、絶縁層１１１が部分的に残存し得る。
【0108】
配線層１１６は、導電体１２０＿１～１２０＿３の突出部分を覆うように形成される。すなわち、配線層１１６は、導電体１２０＿１～１２０＿３と接する。導電体１２０＿１～１２０＿３を被覆する配線層１１６の形状は、配線層１１６の段差被覆性に依存する。図１１の例は、スパッタリングを用いて配線層１１６を形成した場合を示している。スパッタリングにより形成された配線層１１６の段差被覆性は、例えばＡＬＤと比較すると良くない。このため、配線層１１６の膜厚は、導電体１２０の突出部分の根元部分（絶縁層１１１の溝の底面の近傍）において、他の領域よりも薄くなる。導電体１２０の突出部分の突出量が多くなるほど、この傾向は顕著になる。
【0109】
１．２ アレイチップの製造方法
次に、図１２～図１７を参照して、アレイチップ１０の製造方法の一例について説明する。図１２～図１７は、アレイチップ１０の製造工程の一例を示す断面図である。以下、導電体１３０形成までの工程に着目して説明する。
次に、図１２～図１７を参照して、アレイチップ１０の製造方法の一例について説明する。図１２～図１７は、アレイチップ１０の製造工程の一例を示す断面図である。以下、導電体１３０形成までの工程に着目して説明する。
【0110】
図１２に示すように、まず、アレイチップ１０の半導体基板１００の上に絶縁層１１３を成膜する。絶縁層１１３を加工して、突出部分ＰＴ２に対応する領域（溝）を形成する。次に、半導体層１０１ａを成膜する。このとき、突出部分ＰＴ２に対応する領域（溝）も埋め込まれ、突出部分ＰＴ２が形成される。突出部分ＰＴ２は、半導体基板１００に接する。半導体層１０１ａの上に絶縁層１２１ａ、１２１ｂ、及び１２１ｃを順に成膜する。次に、半導体層１０１＿１に対応する領域（すなわち、ＣＣ接続領域ＣＣＲ１）、及び半導体層１０１＿２に対応する領域（すなわち、突出部分ＰＴ２の近傍領域）の絶縁層１２１ａ、１２１ｂ、及び１２１ｃを除去する。
【0111】
図１３に示すように、半導体層１０１ａ並びに絶縁層１２１ａ、１２１ｂ、及び１２１ｃを覆うように、半導体層１０１ｃを成膜する。絶縁層１２１ａ、１２１ｂ、及び１２１ｃが除去されている領域では、半導体層１０１ａと半導体層１０１ｃとが接する。次に、コア領域ＣＲのメモリセルアレイ１１では、複数の絶縁層１０２と複数の犠牲層１５０とを１層ずつ交互に積層する。犠牲層１５０は、後述する工程において配線層１０３にリプレースされる。例えば、犠牲層１５０には、窒化シリコンが用いられる。そして、半導体基板１００のＺ１を向いた面全体を覆うように絶縁層１１１を成膜する。
【0112】
図１４に示すように、コア領域ＣＲのメモリセルアレイ１１において、メモリピラーＭＰが形成される。より具体的には、まず、メモリピラーＭＰに対応するメモリホールを形成する。メモリホールは、犠牲層１５０、絶縁層１０２、半導体層１０１ｃ、及び絶縁層１２１ａ～１２１ｃを貫通する。そして、メモリホールの底面は、半導体層１０１ａの膜中に達する。ブロック絶縁膜１４０、電荷蓄積膜１４１、トンネル絶縁膜１４２、半導体膜１４３、及びコア膜１４４を順次成膜して、メモリホールを埋め込む。次に、メモリピラーＭＰ上部の半導体膜１４３及びコア膜１４４が除去され、キャップ膜１４５が成膜される。絶縁層１１１のＺ１方向を向いた面上のブロック絶縁膜１４０、電荷蓄積膜１４１、トンネル絶縁膜１４２、半導体膜１４３、コア膜１４４、及びキャップ膜１４５が除去される。
【0113】
図１５に示すように、メモリピラーＭＰの上面を覆うように絶縁層１１１を成膜する。次に、絶縁層１２１を、半導体層１０１ｂにリプレースする。より具体的には、例えば、メモリセルアレイ１１の図示せぬ領域において、スリットを形成する。スリットは、絶縁層１１１、犠牲層１５０、絶縁層１０２、半導体層１０１ｃ、及び絶縁層１２１ｃを貫通する。スリットの底面は、絶縁層１２１の膜中に達する。例えば、ウエットエッチングにより、スリットの側面から、絶縁層１２１、ブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２を除去する。絶縁層１２１、ブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２が除去された領域に半導体層１０１ｂを形成する。これにより、メモリピラーＭＰの半導体膜１４３と半導体層１０１とが接続される。
【0114】
図１６に示すように、次に、犠牲層１５０を配線層１０３にリプレースする。より具体的には、例えば、ウエットエッチングにより、スリットの側面から、犠牲層１５０を除去する。犠牲層１５０が除去された領域に配線層１０３を形成する。
【0115】
図１７に示すように、メモリピラーＭＰの上に、導電体１０４を形成する。周辺回路領域ＰＲにおいて、導電体１３０を形成する。壁領域ＷＲにおいて、導電体１２０＿１～１２０＿３を形成する。このとき、導電体１３０及び導電体１２０＿１～１２０＿３の底面は、半導体層１０１ｃの膜中に達する。
【0116】
１．３ 貼合構造の製造方法
次に、図１８～図２２を参照して、貼合構造の製造方法の一例について説明する。図１８～図２２は、貼合構造の製造工程の一例を示す断面図である。以下、配線層１１６形成までの工程に着目して説明する。
次に、図１８～図２２を参照して、貼合構造の製造方法の一例について説明する。図１８～図２２は、貼合構造の製造工程の一例を示す断面図である。以下、配線層１１６形成までの工程に着目して説明する。
【0117】
図１８に示すように、アレイチップ１０と回路チップ２０とを貼り合わせた後、半導体基板１００を、例えば、ＣＭＰ（Chemical Mechanical Polishing）により除去する。次に、絶縁層１１３のＺ２方向を向いた面上に、絶縁層１１４及び絶縁層１１５を成膜する。なお、このときの絶縁層１１５は、絶縁層１１４の表面保護の目的で成膜されているため、比較的薄膜であり得る。
【0118】
図１９に示すように、半導体層１０１を分離する。より具体的には、周辺回路領域ＰＲでは、突出部分ＰＴ１ａ及びＰＴ１ｂに対応する溝が形成される。すなわち、絶縁層１１５、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、絶縁層１２１、及び半導体層１０１ｃが加工される。溝の底面は、絶縁層１１１に達する。これにより、半導体層１０１＿１が形成される。また、壁領域ＷＲでは、導電体１２０＿１～１２０＿３及びその近傍領域に対応する溝が形成される。これにより、外周領域ＯＲの半導体層１０１＿２が形成される。溝の底面では、導電体１２０＿１～１２０＿３のＺ２方向の端部が露出している。
【0119】
図２０に示すように、絶縁層１１５を成膜する。このとき、絶縁層１１５の膜厚は、突出部分ＰＴ１ｂ（及び突出部分ＰＴ１ａ）を埋め込むため、また、壁領域ＷＲにおいて、溝の側面に露出した半導体層１０１の側面にサイドウォールを形成するため、比較的厚膜とされる。
【0120】
図２１に示すように、ＳＬ接続領域ＳＣＲ、ＣＣ接続領域ＣＣＲ１、及び壁接続領域ＷＣＲ１を一括して加工する。より具体的には、コア領域ＣＲのＳＬ接続領域ＳＣＲ及び周辺回路領域ＰＲのＣＣ接続領域ＣＣＲ１では、絶縁層１１５、絶縁層１１４、及び絶縁層１１３が加工される。これにより、半導体層１０１ａが露出する。このとき、壁領域ＷＲの壁接続領域ＷＣＲ１では、絶縁層１１５及び絶縁層１１１が加工される。これにより、絶縁層１１１が掘り込まれ、導電体１２０＿１～１２０＿３の突出部分が露出する。
【0121】
図２２に示すように、配線層１１６を形成する。
【0122】
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、半導体装置１の信頼性を向上させることができる。本効果について以下に説明する。
本実施形態に係る構成であれば、半導体装置１の信頼性を向上させることができる。本効果について以下に説明する。
【0123】
例えば、導電体１２０と配線層１１６との接続部分では、絶縁層１１１の溝の底面から導電体１２０が突出している。そして、導電体１２０の突出部分を被覆するように配線層１１６が形成されている。このような構造では、配線層１１６形成時の段差被覆性に起因して、導電体１２０の突出部分の側面及び根元部分における配線層１１６の膜厚が減少する。導電体１２０の突出量が多くなると、この傾向は顕著となる。配線層１１６の膜厚が減少すると、ＥＭ（Electromigration）耐性が劣化する。このため、配線層１１６に流れる電流量が増加すると、配線層１１６の断線が発生しやすくなる。但し、導電体１２０は、半導体装置１の外周を同電位（接地電位ＶＳＳ）に固定するために用いられる。また、導電体１２０は、素子領域ＥＲを囲むように設けられているため、配線層１１６に接している領域が比較的広い。このため、配線層１１６から導電体１２０に流れる電流量（電流密度）は比較的少ない。また、導電体１２０は、配線層１１６と接することにより、チップ端部からの水の浸透を抑制できるため、このような構造が好適である。これに対し、導電体１３０に接続される配線層１１６には、外部接続端子が設けられている。このため、配線層１１６から導電体１３０（コンタクトプラグＣＣ）に流れる電流量は比較的多い。従って、同じような構造を、導電体１３０と配線層１１６との接続部分に適用すると、ＥＭ耐性劣化により信頼性が低下するおそれがある。
【0124】
これに対し、本実施形態に係る構成であれば、周辺回路領域ＰＲにおいて、配線層１１６は、半導体層１０１を介して、導電体１３０に接続できる。これにより、配線層１１６の接続部分（ＣＣ接続領域ＣＣＲ１）における配線層１１６の段差を低減できる。また、配線層１１６は、平坦な半導体層１０１と接する。このため、配線層１１６形成時の段差被覆性に起因した膜厚低下を抑制できる。よって、配線層１１６の膜厚減少による信頼性の低下を抑制できる。
【0125】
更に、本実施形態に係る構成であれば、周辺回路領域ＰＲにおいて、配線層１１６の段差を低減できる。これにより、半導体装置１のＺ２方向の表面の段差を低減できる。よって、複数の半導体装置１を積層させる際に、積層された半導体装置１の間におけるボイドの発生リスクを低減できる。
【0126】
１．５ 変形例
次に、第１実施形態について３つの変形例を説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第１実施形態について３つの変形例を説明する。以下、第１実施形態と異なる点を中心に説明する。
【0127】
【0128】
図２３に示すように、本例では、壁領域ＷＲにおいて、ＣＣ接続領域ＣＣＲ１の構造と同様に、導電体１２０＿１～１２０＿３は、半導体層１０１を介して、配線層１１６と電気的に接続されている。
【0129】
配線層１１６と接する半導体層１０１は、絶縁層１１５に設けられた突出部分ＰＴ１ｂにより、周囲の半導体層１０１と分離される。以下、壁領域ＷＲにおいて、突出部分ＰＴ１ｂにより分離された環状領域内の半導体層１０１を、他の半導体層１０１と区別する場合、半導体層１０１＿３と表記する。また、半導体層１０１＿３と配線層１１６とが接続される領域を「壁接続領域ＷＣＲ２」とも表記する。壁接続領域ＷＣＲ２は、壁領域ＷＲにおいて、半導体層１０１＿３の上の絶縁層１１５、絶縁層１１４、及び絶縁層１１３が除去された領域である。Ｚ方向に見て、半導体層１０１＿３の少なくとも一部には、絶縁層１２１が設けられていない。これにより、導電体１２０＿１～１２０＿３は、半導体層１０１＿３を介して、配線層１１６に電気的に接続される。
【0130】
【0131】
【0132】
【0133】
【0134】
１．５．４ 変形例に係る効果
第１実施形態の第１～第３変形例に係る構成であれば、第１実施形態と同様の効果が得られる。
第１実施形態の第１～第３変形例に係る構成であれば、第１実施形態と同様の効果が得られる。
【0135】
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる半導体装置１の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なる半導体装置１の構成について説明する。以下、第１実施形態と異なる点を中心に説明する。
【0136】
２．１ 半導体装置の断面構造
まず、図２６を参照して、半導体装置１の断面構造の一例について説明する。図２６は、半導体装置１の断面構造の一例を示す断面図である。図２６の例は、図４のＡ１－Ａ２線に沿ったＸ方向の断面を示している。
まず、図２６を参照して、半導体装置１の断面構造の一例について説明する。図２６は、半導体装置１の断面構造の一例を示す断面図である。図２６の例は、図４のＡ１－Ａ２線に沿ったＸ方向の断面を示している。
【0137】
図２６に示すように、アレイチップ１０のコア領域ＣＲ及び外周領域ＯＲ並びに回路チップ２０の構成は、第１実施形態と同様である。
【0138】
まず、アレイチップ１０の周辺回路領域ＰＲについて説明する。本実施形態では、外部接続端子が設けられた配線層１１６は、半導体層１０１（１０１ｃ）及び複数の導電体１３０に接する。図２６の例では、Ｘ方向に並んで３つの導電体１３０が配置されている。導電体１３０は、半導体層１０１（１０１ｃ）を貫通している。導電体１３０のＺ２方向の端部は、外部接続端子が設けられた配線層１１６と接している。
【0139】
配線層１１６と接する半導体層１０１は、絶縁層１１５により、周囲の半導体層１０１と分離されている。以下、分離された半導体層１０１を、半導体層１０１＿４と表記する。また、配線層１１６と半導体層１０１＿４及び導電体１３０とが接続される領域を「ＣＣ接続領域ＣＣＲ２」とも表記する。ＣＣ接続領域ＣＣＲ２は、周辺回路領域ＰＲにおいて、絶縁層１１５、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、及び絶縁層１２１が除去された領域である。
【0140】
導電体１３０のＺ１方向の端部の接続は、第１実施形態の図５と同様である。
【0141】
次に、アレイチップ１０の壁領域ＷＲについて説明する。周辺回路領域ＰＲと同様に、壁領域ＷＲの配線層１１６は、半導体層１０１（１０１ｃ）及び導電体１２０＿１～１２０＿３に接する。導電体１２０＿１～１２０＿３は、半導体層１０１（１０１ｃ）を貫通している。導電体１２０＿１～１２０＿３のＺ２方向の端部は、配線層１１６と接している。
【0142】
配線層１１６と接する半導体層１０１は、絶縁層１１５により、周囲の半導体層１０１と分離されている。以下、分離された半導体層１０１を、半導体層１０１＿５と表記する。また、配線層１１６と半導体層１０１＿５及び導電体１２０＿１～１２０＿３とが接続される領域を「壁接続領域ＷＣＲ３」とも表記する。壁接続領域ＷＣＲ３は、壁領域ＷＲにおいて、絶縁層１１５、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、及び絶縁層１２１が除去された領域である。
【0143】
導電体１２０＿１～１２０＿３のＺ１方向の端部の接続は、第１実施形態の図５と同様である。
【0144】
２．２ ＣＣ接続領域の構造
次に、図２７を参照して、ＣＣ接続領域ＣＣＲ２の構造の一例について説明する。図２７は、図２６の領域Ｅ３の平面及び断面図である。なお、図２７の平面図では、半導体層１０１及び１０１＿４、分離領域ＳＲとして機能する絶縁層１１５、並びに配線層１１６以外の層は省略されている。また、図２７の断面図では、配線層１１６のＺ２方向を向いた面上の絶縁層１１７及び１１８並びに表面保護層１１９は、省略されている。なお、壁接続領域ＷＣＲ３の構造は、導電体１３０を導電体１２０＿１～１２０＿３に置き換えた場合と同様である。
次に、図２７を参照して、ＣＣ接続領域ＣＣＲ２の構造の一例について説明する。図２７は、図２６の領域Ｅ３の平面及び断面図である。なお、図２７の平面図では、半導体層１０１及び１０１＿４、分離領域ＳＲとして機能する絶縁層１１５、並びに配線層１１６以外の層は省略されている。また、図２７の断面図では、配線層１１６のＺ２方向を向いた面上の絶縁層１１７及び１１８並びに表面保護層１１９は、省略されている。なお、壁接続領域ＷＣＲ３の構造は、導電体１３０を導電体１２０＿１～１２０＿３に置き換えた場合と同様である。
【0145】
図２７の平面図に示すように、絶縁層１１５により四角環状の分離領域ＳＲが設けられている。分離領域ＳＲにより、半導体層１０１＿４は、他の半導体層１０１と分離される。ＣＣ接続領域ＣＣＲ２において、半導体層１０１＿４のＺ２方向を向いた面及び複数の導電体１３０が配線層１１６と接している。図２７の例では、１つの配線層１１６に６個の導電体１３０が接している。
【0146】
図２７の断面図に示すように、半導体層１０１＿４を除く周辺回路領域ＰＲの半導体層１０１は、２層の半導体層１０１ａ及び１０１ｃを含み、半導体層１０１ｂを含まない。周辺回路領域ＰＲの半導体層１０１（半導体層１０１＿４を除く領域）では、半導体層１０１ａと半導体層１０１ｃとの間に、絶縁層１２１ａ及び１２１ｃが設けられている。すなわち、絶縁層１２１ｂが設けられていない。
【0147】
半導体層１０１＿４は、半導体層１０１ｃである。半導体層１０１＿４は、半導体層１０１ａ及び半導体層１０１ｂを含まない。半導体層１０１＿４のＣＣ接続領域ＣＣＲ２を除く領域では、半導体層１０１ｃのＺ２方向を向いた面上に、絶縁層１２１ｂ及び１２１ｃが設けられている。なお、絶縁層１２１ｂ及び１２１ｃは、残存していなくてもよい。
【0148】
分離領域ＳＲでは、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、絶縁層１２１ａ～１２１ｃ、及び半導体層１０１ｃが四角環状に除去されている。半導体層１０１＿４のＣＣ接続領域ＣＣＲ２を除く領域では、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、及び絶縁層１２１ａが除去されている。そして、絶縁層１１４の面上と、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、絶縁層１２１ａ、絶縁層１２１ｃ、及び半導体層１０１ｃの側面と、半導体層１０１＿４の上方の絶縁層１２１ｂの面上とを覆うように、絶縁層１１５が設けられている。絶縁層１１４、絶縁層１１３、半導体層１０１ａ、絶縁層１２１ａ、絶縁層１２１ｃ、及び半導体層１０１ｃの側面に接する絶縁層１１５が分離領域ＳＲとして機能する。分離領域ＳＲにおいて、絶縁層１１５は、絶縁層１１１と接している。
【0149】
ＣＣ接続領域ＣＣＲ２において、半導体層１０１＿４（１０１ｃ）の上の絶縁層１１５、絶縁層１２１ｂ、及び絶縁層１２１ｃが除去されている。導電体１３０のＺ２方向の端部は、半導体層１０１＿４を貫通し、Ｚ２方向に突出している。ＣＣ接続領域ＣＣＲ２の半導体層１０１＿４、及び導電体１３０の突出部分を覆うように配線層１１６が設けられている。すなわち、配線層１１６は、導電体１３０に接する。
【0150】
半導体層１０１＿４、すなわち、半導体層１０１ｃのＺ２方向を向いた面のＺ２方向の高さ位置をＴ１とする。導電体１３０のＺ２方向の端部のＺ２方向の高さ位置をＴ２とする。半導体層１０１ａのＺ１方向を向いた面のＺ２方向の高さ位置をＴ３とする。すると、高さ位置Ｔ１、Ｔ２、及びＴ３は、Ｔ１＜Ｔ２＜Ｔ３の関係にある。換言すると、Ｚ方向において、導電体１３０のＺ２方向の端部は、１対の半導体層１０１ａと半導体層１０１ｃとの間に位置する。
【0151】
２．３ アレイチップの製造方法
次に、図２８～図３３を参照して、アレイチップ１０の製造方法の一例について説明する。図２８～図３３は、アレイチップ１０の製造工程の一例を示す断面図である。以下、導電体１３０形成までの工程に着目して説明する。
次に、図２８～図３３を参照して、アレイチップ１０の製造方法の一例について説明する。図２８～図３３は、アレイチップ１０の製造工程の一例を示す断面図である。以下、導電体１３０形成までの工程に着目して説明する。
【0152】
図２８に示すように、まず、アレイチップ１０の半導体基板１００の上に絶縁層１１３を成膜する。絶縁層１１３を加工して、突出部分ＰＴ２に対応する領域（溝）を形成する。次に、半導体層１０１ａを成膜する。このとき、突出部分ＰＴ２に対応する領域（溝）も埋め込まれ、突出部分ＰＴ２が形成される。突出部分ＰＴ２は、半導体基板１００に接する。半導体層１０１ａの上に絶縁層１２１ａ及び１２１ｂを成膜する。次に、メモリセルアレイ１１、半導体層１０１＿４に対応する領域、及び半導体層１０１＿５に対応する領域以外の絶縁層１２１ｂを除去する。
【0153】
図２９に示すように、半導体層１０１ａの上に絶縁層１２１ｃを成膜する。半導体層１０１＿２に対応する領域（すなわち、突出部分ＰＴ２の近傍領域）の絶縁層１２１ａ及び１２１ｃを除去する。次に、半導体層１０１ｃを成膜する。突出部分ＰＴ２の近傍領域では、半導体層１０１ａと半導体層１０１ｃとが接する。次に、コア領域ＣＲにおいて、複数の絶縁層１０２と複数の犠牲層１５０とを１層ずつ交互に積層する。そして、半導体基板１００のＺ１を向いた面全体を覆うように絶縁層１１１を形成する。
【0154】
【0155】
図３１に示すように、第１実施形態の図１５の説明と同様に、絶縁層１２１、並びに外周が絶縁層１２１で囲まれていた部分のブロック絶縁膜１４０、電荷蓄積膜１４１、及びトンネル絶縁膜１４２を、半導体層１０１ｂにリプレースする。
【0156】
【0157】
図３３に示すように、第１実施形態の図１７の説明と同様に、メモリピラーＭＰの上に、導電体１０４を形成する。周辺回路領域ＰＲにおいて、導電体１３０を形成する。壁領域ＷＲにおいて、導電体１２０＿１～１２０＿３を形成する。導電体１３０及び導電体１２０＿１～１２０＿３に対応するパターンを加工する際、絶縁層１２１ｂをエッチングストッパとして用いる。例えば、導電体１３０及び導電体１２０＿１～１２０＿３の底面は、半導体層１０１ｃ、絶縁層１２１ｃ、及び絶縁層１２１ｂを貫通して、絶縁層１２１ａに達する。なお、導電体１３０及び導電体１２０＿１～１２０＿３の底面は、絶縁層１２１ｂの膜中であってもよい。換言すれば、Ｚ方向において、導電体１３０及び導電体１２０＿１～１２０＿３のＺ２方向の端部は、半導体層１０１ａと半導体層１０１ｃとの間に位置する。
【0158】
２．４ 貼合構造の製造方法
次に、図３４～図３８を参照して、貼合構造の製造方法の一例について説明する。図３４～図３８は、貼合構造の製造工程の一例を示す断面図である。以下、配線層１１６形成までの工程に着目して説明する。
次に、図３４～図３８を参照して、貼合構造の製造方法の一例について説明する。図３４～図３８は、貼合構造の製造工程の一例を示す断面図である。以下、配線層１１６形成までの工程に着目して説明する。
【0159】
図３４に示すように、アレイチップ１０と回路チップ２０とを貼り合わせた後、半導体基板１００を、例えば、ＣＭＰにより除去する。次に、絶縁層１１３のＺ２方向を向いた面上に、絶縁層１１４及び絶縁層１１５を成膜する。なお、このときの絶縁層１１５は、絶縁層１１４の表面保護の目的で成膜されているため、比較的薄膜であり得る。
【0160】
図３５に示すように、半導体層１０１を分離する。より具体的には、周辺回路領域ＰＲ及び壁領域ＷＲにおいて、分離領域ＳＲ及びその内部領域の絶縁層１１５、絶縁層１１４、絶縁層１１３、半導体層１０１ａ、絶縁層１２１ａ、絶縁層１２１ｃ、及び半導体層１０１ｃが加工される。このとき、半導体層１０１＿４及び１０１＿５に対応する領域では、絶縁層１２１ｂがエッチングストッパとして機能する。このため、半導体層１０１＿４及び１０１＿５、並びにその上の絶縁層１２１ｂ及び１２１ｃは、除去されずに残存する。なお、半導体層１０１＿４及び１０１＿５、すなわち半導体層１０１ｃが残存していれば、その上面の絶縁層１２１ｂ及び１２１ｃは、除去されてもよい。
【0161】
図３６に示すように、絶縁層１１５を成膜する。このとき、絶縁層１１５の膜厚は、分離領域ＳＲを埋め込むため、比較的厚膜とされる。
【0162】
図３７に示すように、ＳＬ接続領域ＳＣＲ、ＣＣ接続領域ＣＣＲ２、及び壁接続領域ＷＣＲ３を一括して加工する。より具体的には、コア領域ＣＲのＳＬ接続領域ＳＣＲにおいて、絶縁層１１５、絶縁層１１４、及び絶縁層１１３を加工する。これにより、ＳＬ接続領域ＳＣＲの半導体層１０１ａが露出する。また、周辺回路領域ＰＲのＣＣ接続領域ＣＣＲ２及び壁領域ＷＲの壁接続領域ＷＣＲ３では、絶縁層１１５並びに絶縁層１２１ｂ及び１２１ｃを加工する。このとき、半導体層１０１ｃがエッチングストッパとして機能する。従って、絶縁層１１１が加工されるのを防止できる。これにより、ＣＣ接続領域ＣＣＲ２では、半導体層１０１＿４及び導電体１３０が露出する。また、壁接続領域ＷＣＲ３では、半導体層１０１＿５及び導電体１２０＿１～１２０＿３が露出する。
【0163】
図３８に示すように、配線層１１６を形成する。配線層１１６は、半導体層１０１＿４から露出した導電体１３０、及び半導体層１０１＿５から露出した導電体１２０＿１～１２０＿３と接する。
【0164】
２．５ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
【0165】
具体的には、本実施形態に係る構成であれば、ＣＣ接続領域ＣＣＲ２の加工において、半導体層１０１ｃをエッチングストッパとして用いることにより、絶縁層１１１がエッチングされるのを抑制できる。これにより、導電体１３０の半導体層１０１＿４（１０１ｃ）からの突出量を低減できる。また、配線層１１６の段差を低減できる。このため、配線層１１６形成時の段差被覆性に起因した膜厚低下を抑制できる。よって、配線層１１６の膜厚減少による信頼性の低下を抑制できる。
【0166】
また、本実施形態に係る構成であれば、周辺回路領域ＰＲにおいて、配線層１１６の段差を低減できる。これにより、半導体装置１のＺ２方向における表面の段差を低減できる。よって、複数の半導体装置１を積層させる際に、積層された半導体装置１の間においてボイドの発生リスクを低減できる。
【0167】
更に、本実施形態に係る構成であれば、導電体１３０に対応するパターン（ホール）を加工する際、絶縁層１２１ｂをエッチングストッパとして用いることができる。このため、導電体１３０のＺ２方向の端部を半導体層１０１ａと１０１ｃとの間に設けることができる。これにより、ＣＣ接続領域ＣＣＲ２の加工後、導電体１３０のＺ２方向の端部を露出させることができる。よって、導電体１３０は、配線層１１６に接する。このため、導電体１３０と配線層１１６とを接続した経路における抵抗値の上昇を抑制できる。
【0168】
２．６ 変形例
次に、第２実施形態について２つの変形例を説明する。以下、第２実施形態と異なる点を中心に説明する。
次に、第２実施形態について２つの変形例を説明する。以下、第２実施形態と異なる点を中心に説明する。
【0169】
【0170】
図３９に示すように、本例では、第１実施形態の壁接続領域ＷＣＲ１の構造と同様に、導電体１２０＿１～１２０＿３のＺ２方向の端部は、絶縁層１１１の掘り込まれた面から突出している。そして、配線層１１６は、Ｚ２方向に突出した導電体１２０＿１～１２０＿３の端部を覆うように形成されている。
【0171】
【0172】
図４０に示すように、本例では、ＣＣ接続領域ＣＣＲ２において、半導体層１０１＿４（１０１ｃ）が除去されている。この場合、配線層１１６は、絶縁層１１１に接する。例えば、ＣＣ接続領域ＣＣＲ２を加工する際に、エッチングストッパである半導体層１０１ｃが残存しなかった場合に、このような構造になり得る。
【0173】
２．６．３ 変形例に係る効果
第２実施形態の第１及び第２変形例に係る構成であれば、第２実施形態と同様の効果が得られる。
第２実施形態の第１及び第２変形例に係る構成であれば、第２実施形態と同様の効果が得られる。
【0174】
３．変形例等
上記実施形態に係る半導体装置１は、基板（２０１）を含む第１チップ（２０）と、前記第１チップと貼り合わされた第２チップ（１０）とを含む。前記第２チップは、外部接続端子が設けられた第１配線層（１１６）と、前記第１配線層に接する第１半導体層（１０１＿１）と、第１方向（Ｚ方向）に延伸し、端部が前記第１半導体層に接し、前記第１チップと電気的に接続された導電体（１３０）とを含む。
上記実施形態に係る半導体装置１は、基板（２０１）を含む第１チップ（２０）と、前記第１チップと貼り合わされた第２チップ（１０）とを含む。前記第２チップは、外部接続端子が設けられた第１配線層（１１６）と、前記第１配線層に接する第１半導体層（１０１＿１）と、第１方向（Ｚ方向）に延伸し、端部が前記第１半導体層に接し、前記第１チップと電気的に接続された導電体（１３０）とを含む。
【0175】
上記実施形態を適用することにより、半導体装置１の信頼性を向上できる。
【0176】
なお、実施形態は上記で説明した形態に限られず、種々の変形が可能である。
【0177】
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
【0178】
更に、上記実施形態における「同層」とは、例えば、下地の段差によりＺ方向の高さにずれが生じていても、同じ工程により成膜された層を含む。
【0179】
実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【0180】
１…半導体装置
１０…アレイチップ
１１…メモリセルアレイ
２０…回路チップ
２１…シーケンサ
２２…電圧発生回路
２３…ロウデコーダ
２４…センスアンプ
１００、２０１…半導体基板
１０１、１０１＿１～１０１＿５、１０１ａ～１０１ｃ…半導体層
１０２、１１１、１１２、１１３～１１５、１１７、１１８、１２１、１２１ａ～１２１ｃ、２１２、２１３…絶縁層
１０３、１０６、１０８、１１６、２０５、２０７、２０９…配線層
１０４、１０５、１０７、１０９、１２０、１３０、２０４、２０６、２０８、２１０…導電体
１１０、１１０ａ、１１０ｄ、２１１、２１１ａ、２１１ｄ…電極
１１９…表面保護層
１４０…ブロック絶縁膜
１４１…電荷蓄積膜
１４２…トンネル絶縁膜
１４３…半導体膜
１４４…コア膜
１４５…キャップ膜
１５０…犠牲層
２０２…ゲート絶縁膜
２０３…ゲート電極
ＢＰ、ＢＰａ、ＢＰｄ…貼合パッド
ＣＣＲ１、ＣＣＲ２…ＣＣ接続領域
ＣＲ…コア領域
ＭＣ０～ＭＣ７…メモリセルトランジスタ
ＰＴ１ａ、ＰＴ１ｂ、ＰＴ２…突出部分
ＳＧＤ０～ＳＧＤ３…選択ゲート線
ＳＴ１、ＳＴ２…選択トランジスタ
ＳＵ０～ＳＵ３…ストリングユニット
ＷＣＲ１、ＷＣＲ２、ＷＣＲ３…壁接続領域
ＷＬ０～ＷＬ７…ワード線
１０…アレイチップ
１１…メモリセルアレイ
２０…回路チップ
２１…シーケンサ
２２…電圧発生回路
２３…ロウデコーダ
２４…センスアンプ
１００、２０１…半導体基板
１０１、１０１＿１～１０１＿５、１０１ａ～１０１ｃ…半導体層
１０２、１１１、１１２、１１３～１１５、１１７、１１８、１２１、１２１ａ～１２１ｃ、２１２、２１３…絶縁層
１０３、１０６、１０８、１１６、２０５、２０７、２０９…配線層
１０４、１０５、１０７、１０９、１２０、１３０、２０４、２０６、２０８、２１０…導電体
１１０、１１０ａ、１１０ｄ、２１１、２１１ａ、２１１ｄ…電極
１１９…表面保護層
１４０…ブロック絶縁膜
１４１…電荷蓄積膜
１４２…トンネル絶縁膜
１４３…半導体膜
１４４…コア膜
１４５…キャップ膜
１５０…犠牲層
２０２…ゲート絶縁膜
２０３…ゲート電極
ＢＰ、ＢＰａ、ＢＰｄ…貼合パッド
ＣＣＲ１、ＣＣＲ２…ＣＣ接続領域
ＣＲ…コア領域
ＭＣ０～ＭＣ７…メモリセルトランジスタ
ＰＴ１ａ、ＰＴ１ｂ、ＰＴ２…突出部分
ＳＧＤ０～ＳＧＤ３…選択ゲート線
ＳＴ１、ＳＴ２…選択トランジスタ
ＳＵ０～ＳＵ３…ストリングユニット
ＷＣＲ１、ＷＣＲ２、ＷＣＲ３…壁接続領域
ＷＬ０～ＷＬ７…ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
