知財求人 - 知財ポータルサイト「IP Force」
特開2024-24527直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024024527
(43)【公開日】2024-02-22
(54)【発明の名称】直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法
(51)【国際特許分類】
H02M 3/155 20060101AFI20240215BHJP
【ＦＩ】
H02M3/155 Q
H02M3/155 S
H02M3/155 H
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022127428
(22)【出願日】2022-08-09
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】河野 明大
(72)【発明者】
【氏名】橋本 和樹
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS05
5H730BB13
5H730BB61
5H730DD04
5H730EE59
5H730FD31
5H730FF05
5H730FF09
5H730FG01
(57)【要約】
【課題】ＺＶＳ動作が可能な直列キャパシタ降圧コンバータを提供する。
【解決手段】コントローラＩＣ２００は、直列キャパシタ降圧コンバータ１００を制御する。タイミング発生器２８０は、カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、直列キャパシタ降圧コンバータ１００の状態遷移のタイミングを示すタイミング信号ＴＭＧを生成する。制御ロジック回路２１０は、タイミング信号ＴＭＧと同期して、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する。複数のドライバＤＲ１～ＤＲ４は、複数の制御信号に応じて、第１スイッチから第４スイッチを駆動する。
【選択図】図７
【解決手段】コントローラＩＣ２００は、直列キャパシタ降圧コンバータ１００を制御する。タイミング発生器２８０は、カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、直列キャパシタ降圧コンバータ１００の状態遷移のタイミングを示すタイミング信号ＴＭＧを生成する。制御ロジック回路２１０は、タイミング信号ＴＭＧと同期して、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する。複数のドライバＤＲ１～ＤＲ４は、複数の制御信号に応じて、第１スイッチから第４スイッチを駆動する。
【選択図】図７
【特許請求の範囲】
【請求項1】
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、前記直列キャパシタ降圧コンバータの状態遷移のタイミングを示すタイミング信号を生成するタイミング発生器と、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動する第１ドライバから第４ドライバと、
を備える、コントローラ回路。
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、前記直列キャパシタ降圧コンバータの状態遷移のタイミングを示すタイミング信号を生成するタイミング発生器と、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動する第１ドライバから第４ドライバと、
を備える、コントローラ回路。
【請求項2】
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
【請求項3】
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
【請求項4】
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
【請求項5】
前記タイミング発生器は、
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項１に記載のコントローラ回路。
【請求項6】
ひとつの半導体基板に一体集積化される、請求項１から５のいずれかに記載のに記載のコントローラ回路。
【請求項7】
直列キャパシタ降圧コンバータの主回路と、
前記主回路に含まれる複数のスイッチを駆動する請求項１から５のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
前記主回路に含まれる複数のスイッチを駆動する請求項１から５のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
【請求項8】
直列キャパシタ降圧コンバータの制御方法であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記カップルドインダクタに流れる電流としきい値を比較し、比較結果にもとづくタイミング信号を生成するステップと、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成するステップと、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動するステップと、
を備える、制御方法。
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記カップルドインダクタに流れる電流としきい値を比較し、比較結果にもとづくタイミング信号を生成するステップと、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成するステップと、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動するステップと、
を備える、制御方法。
【請求項9】
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
【請求項10】
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
【請求項11】
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
【請求項12】
前記タイミング信号を生成するステップは、
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、請求項８に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、直列キャパシタコンバータに関する。
【背景技術】
【0002】
入力電圧よりも低い電圧を生成するために、降圧機能を持つＤＣ／ＤＣコンバータが使用される。降圧機能を持つＤＣ／ＤＣコンバータとしては、降圧（Ｂｕｃｋ）型、昇降圧型、Ｃｕｋ型、Ｚｅｔａ型、Ｓｅｐｉｃ型などが知られている。
【0003】
用途によっては、降圧コンバータのバリエーションであるインタリーブ型や直列キャパシタ（Series Capacitor）型が採用される。インタリーブ型は、Ｂｕｃｋコンバータを並列に接続し、入力同士、出力同士を共通に接続したものである。複数のＢｕｃｋコンバータがインタリーブ動作することにより、高効率動作が実現される。インタリーブ型は、通常のバックコンバータと同じ降圧比を有する。
【0004】
直列キャパシタ型の降圧コンバータは、フェーズ数が２であるインタリーブ型の修正と考えることができ、直列キャパシタが追加された構成を有する。直列キャパシタ型の降圧コンバータは、降圧比をインタリーブ型の１／２倍と小さくできるため、小さな降圧比が必要なアプリケーションに適している。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】Stefano Saggini, Shuai Jiang, Mario Ursino, Chenhao Nan, "A 99% Efficient Dual-Phase Resonant Switched-Capacitor-Buck Converter for 48 V Data Center Bus Conversions", 2019 IEEE Applied Power Electronics Conference and Exposition (APEC)
【発明の概要】
【発明が解決しようとする課題】
【0006】
本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、ＺＶＳ動作が可能な直列キャパシタ降圧コンバータの提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様は、直列キャパシタ降圧コンバータのコントローラ回路に関する。直列キャパシタ降圧コンバータは、入力ラインおよび出力ラインと、第１端が入力ラインと接続された第１スイッチと、それぞれの第１端が出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、第１インダクタの第２端と接地の間に接続された第２スイッチと、第１スイッチの第２端と第１インダクタの第２端の間に接続された直列キャパシタと、第１スイッチの第２端と第２インダクタの第２端の間に接続された第３スイッチと、第２インダクタの第２端と接地の間に接続された第４スイッチと、出力ラインと接続された出力キャパシタと、を備える。コントローラ回路は、カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、直列キャパシタ降圧コンバータの状態遷移のタイミングを示すタイミング信号を生成するタイミング発生器と、タイミング信号と同期して、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、複数の制御信号に応じて、第１スイッチから第４スイッチを駆動する第１ドライバから第４ドライバと、を備える。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0009】
本開示のある態様によれば、ＺＶＳ動作を実現できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
一実施形態に係るコントローラ回路は、直列キャパシタ降圧コンバータを制御する。直列キャパシタ降圧コンバータは、入力ラインおよび出力ラインと、第１端が入力ラインと接続された第１スイッチと、それぞれの第１端が出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、第１インダクタの第２端と接地の間に接続された第２スイッチと、第１スイッチの第２端と第１インダクタの第２端の間に接続された直列キャパシタと、第１スイッチの第２端と第２インダクタの第２端の間に接続された第３スイッチと、第２インダクタの第２端と接地の間に接続された第４スイッチと、出力ラインと接続された出力キャパシタと、を備える。コントローラ回路は、カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、直列キャパシタ降圧コンバータの状態遷移のタイミングを示すタイミング信号を生成するタイミング発生器と、タイミング信号と同期して、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、複数の制御信号に応じて、第１スイッチから第４スイッチを駆動する第１ドライバから第４ドライバと、を備える。
【0013】
この構成によれば、カップルドインダクタに流れる電流が、所定のしきい値とクロスするタイミングで状態遷移を行い、このしきい値を、ゼロ電圧スイッチング（ＺＶＳ）の条件が成立するように定めることで、ＺＶＳ動作が可能となる。
【0014】
一実施形態において、タイミング発生器は、第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、を含み、第１比較信号および第２比較信号が、タイミング信号であってもよい。
【0015】
一実施形態において、タイミング発生器は、第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、を含み、第１比較信号および第２比較信号が、タイミング信号であってもよい。
【0016】
一実施形態において、タイミング発生器は、第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、を含み、第１比較信号および第２比較信号が、タイミング信号であってもよい。
【0017】
一実施形態において、タイミング発生器は、第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、を含み、第１比較信号および第２比較信号が、タイミング信号であってもよい。
【0018】
一実施形態において、コントローラ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0019】
一実施形態に係る直列キャパシタ降圧コンバータは、直列キャパシタ降圧コンバータの主回路と、主回路に含まれるスイッチング素子を駆動する上述のいずれかのコントローラ回路と、を備える。
【0020】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0021】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0022】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0023】
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
【0024】
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【0025】
図１は、実施形態に係る直列キャパシタ降圧コンバータ１００の回路図である。直列キャパシタ降圧コンバータ１００は、入力ライン１０２に供給された入力電圧Ｖｉｎを降圧し、降圧後の出力電圧Ｖｏｕｔを出力ライン１０４に発生する。
【0026】
直列キャパシタ降圧コンバータ１００は、主回路１１０およびコントローラＩＣ（Integrated Circuit）２００を備える。コントローラＩＣ２００は、ひとつの半導体基板に集積化されたＡＳＩＣ（Application Specific Integrated Circuit）である。
【0027】
主回路１１０は、第１スイッチＳ１～第４スイッチＳ４、カップルドインダクタ１１２、直列キャパシタＣｒ、出力キャパシタＣｏｕｔを備える。
【0028】
第１スイッチＳ１は、第１端が入力ライン１０２と接続される。カップルドインダクタ１１２は、トランスであり、磁気的に結合する第１インダクタＬ１および第２インダクタＬ２を含む。第１インダクタＬ１および第２インダクタＬ２は、等しいインダクタンスＬを有しており、また相互インダクタンスＭを有する。第１インダクタＬ１および第２インダクタＬ２それぞれの第１端は、出力ライン１０４と接続される。
【0029】
第２スイッチＳ２は、第１インダクタＬ１の第２端と接地の間に接続される。直列キャパシタＣｒは、第１スイッチＳ１の第２端と第１インダクタＬ１の第２端の間に接続される。第３スイッチＳ３は、第１スイッチＳ１の第２端と第２インダクタＬ２の第２端の間に接続される。第４スイッチＳ４は、第２インダクタＬ２の第２端と接地の間に接続される。出力キャパシタＣｏｕｔは、出力ライン１０４と接地の間に接続される。
【0030】
この例では、第１スイッチＳ１～第４スイッチＳ４がすべてＮチャンネルＭＯＳＦＥＴとして示されるがその限りでなく、その他のトランジスタを用いてもよい。また下側の第２スイッチＳ２および第４スイッチＳ４は、ダイオードなどの整流素子であってもよい。
【0031】
コントローラＩＣ２００は、第１スイッチＳ１～第４スイッチＳ４を制御し、出力ライン１０４に出力電圧Ｖｏｕｔを発生させる。具体的には、コントローラＩＣ２００は、第１状態φ１と第２状態φ２を、デッドタイムＴＤを挟みながら、所定のスイッチング周波数ｆＳＷで交互に繰り返す。
第１状態φ１：
第１スイッチＳ１＝ＯＮ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＮ
第１状態φ１：
第１スイッチＳ１＝ＯＮ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＮ
【0032】
第２状態φ２：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＮ
第３スイッチＳ３＝ＯＮ
第４スイッチＳ４＝ＯＦＦ
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＮ
第３スイッチＳ３＝ＯＮ
第４スイッチＳ４＝ＯＦＦ
【0033】
デッドタイムＴＤ：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＦＦ
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＦＦ
【0034】
第１状態φ１、第２状態φ２それぞれの長さがＴＯＮであるとき、スイッチング周波数ｆＳＷは、１／（２×ＴＯＮ）である。言い換えると、スイッチング周波数ｆＳＷで動作するとは、第１状態φ１および第２状態φ２を、ＴＯＮ＝１／（２×ｆＳＷ）の長さで繰り返すことをいう。
【0035】
以上が直列キャパシタ降圧コンバータ１００の構成である。続いてその動作を説明する。
【0036】
図２は、第１状態φ１における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ１，Ｓ４は、単なる配線として示している。またカップルドインダクタ１１２は、励磁インダクタンスＬｍと、漏れインダクタンスＬｋを含む等価回路として示している。第１インダクタＬ１に流れる電流を第１コイル電流ＩＬ１、第２インダクタＬ２に流れる電流を、第２コイル電流ＩＬ２と称する。
【0037】
第１状態φ１では、直列キャパシタＣｒ、第１インダクタＬ１（漏れインダクタンスＬｋ）および出力キャパシタＣｏｕｔが直列共振回路を形成しており、第１インダクタＬ１に共振電流Ｉｒｅｓが流れる（ＩＬ１＝Ｉｒｅｓ）。第２インダクタＬ２には、第１インダクタＬ１に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ２の合計電流が流れるから、第２コイル電流ＩＬ２は、ＩＬ２＝Ｉｒｅｓ’＋Ｉｍ２となる。
【0038】
図３は、第２状態φ２における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ２，Ｓ３は、単なる配線として示している。
【0039】
第２状態φ２では、直列キャパシタＣｒ、漏れインダクタンスＬｋおよび出力キャパシタＣｏｕｔが直列共振回路を形成しており、第２インダクタＬ２に共振電流Ｉｒｅｓが流れる（ＩＬ２＝Ｉｒｅｓ）。第１インダクタＬ１には、第２インダクタＬ２に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ１の合計電流が流れるから、第１コイル電流ＩＬ１は、ＩＬ１＝Ｉｒｅｓ’＋Ｉｍ１となる。
【0040】
第１状態φ１と第２状態φ２を交互に繰り返すと、定常状態では、直列キャパシタＣｒの両端間電圧は、Ｖｉｎ／２となり、カップルドインダクタ１１２に、残りのＶｉｎ／２が印加される。第１インダクタＬ１と第２インダクタＬ２のインダクタンスが等しいとき、出力ライン１０４には、Ｖｉｎの１／４倍の出力電圧Ｖｏｕｔが発生する。
【0041】
直列キャパシタ降圧コンバータ１００が、ＺＶＳ（Zero Voltage Switching）するための条件は、以下の通りである。
【0042】
・第１状態φ１から第２状態φ２への遷移
第１状態φ１の直後のデッドタイムＴＤ中において、ＩＬ１≧０であるとき、第２スイッチＳ２のボディダイオードに電流ＩＬ１が流れており、第２スイッチＳ２の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第２スイッチＳ２をターンオンすると、第２スイッチＳ２のＺＶＳが成立する。なお、電流ＩＬ１，ＩＬ２は、出力ライン１０４に向かう向きを正にとる。
第１状態φ１の直後のデッドタイムＴＤ中において、ＩＬ１≧０であるとき、第２スイッチＳ２のボディダイオードに電流ＩＬ１が流れており、第２スイッチＳ２の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第２スイッチＳ２をターンオンすると、第２スイッチＳ２のＺＶＳが成立する。なお、電流ＩＬ１，ＩＬ２は、出力ライン１０４に向かう向きを正にとる。
【0043】
またデッドタイムＴＤ中において、ＩＬ２＜０であるときに、回生電流によって、第３スイッチＳ３と第４スイッチＳ４の接続ノードの電圧が上昇し、第３スイッチＳ３の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第３スイッチＳ３がターンオンすると、第３スイッチＳ３のＺＶＳが成立する。
【0044】
・第２状態φ２から第１状態φ１への遷移
第２状態φ２の直後のデッドタイムＴＤ中において、ＩＬ１＜０であるとき、回生電流によって、第１スイッチＳ１と第２スイッチＳ２の接続ノードの電圧が上昇し、第１スイッチＳ１の両端間電圧が小さくなる。このときに第１状態φ１に遷移、すなわち第１スイッチＳ１をターンオンすると、第１スイッチＳ１のＺＶＳが成立する。
第２状態φ２の直後のデッドタイムＴＤ中において、ＩＬ１＜０であるとき、回生電流によって、第１スイッチＳ１と第２スイッチＳ２の接続ノードの電圧が上昇し、第１スイッチＳ１の両端間電圧が小さくなる。このときに第１状態φ１に遷移、すなわち第１スイッチＳ１をターンオンすると、第１スイッチＳ１のＺＶＳが成立する。
【0045】
またデッドタイム中において、ＩＬ２≧０であるとき、第４スイッチＳ４のボディダイオードに電流ＩＬ２が流れており、第４スイッチＳ４の両端間電圧が小さくなっている。このときに、第１状態φ１に遷移、すなわち第４スイッチＳ４をターンオンすると、第４スイッチＳ４のＺＶＳが成立する。
【0046】
図４は、直列キャパシタ降圧コンバータ１００の電流波形図である。スイッチング周波数ｆｓｗは、主回路１１０の共振周波数ｆ０と一致しており、共振電流Ｉｒｅｓがゼロとなるタイミングで、第１状態φ１と第２状態φ２が遷移する。ここではデッドタイムは省略している。図４は、第１スイッチＳ１～第４スイッチＳ４を理想スイッチとした場合の、すなわち第１スイッチＳ１～第４スイッチＳ４が寄生容量を含まないとした場合の電流波形を示している。
【0047】
第１状態φ１の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は正もしくはゼロ（ＩＬ１≧０）、第２インダクタＬ２の電流ＩＬ２は負（ＩＬ２＜０）であるから、上述のＺＶＳの条件を満たしている。
【0048】
同様に、第２状態φ２の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は負（ＩＬ１＜０）であり、第２インダクタＬ２の電流ＩＬ２は正もしくはゼロ（ＩＬ２≧０）であるから、上述のＺＶＳの条件を満たしている。
【0049】
このように、直列キャパシタ降圧コンバータ１００は、共振周波数ｆ０でスイッチングすることにより、ＺＶＳの条件を満たすことができ、高効率動作が可能である。
【0050】
図５は、直列キャパシタ降圧コンバータ１００の電流波形図である。図４では、ＭＯＳＦＥＴの寄生容量を無視した波形を示したが、実際には、寄生容量が存在する。この寄生容量により、デッドタイムを跨ぐ電流の不連続が抑制される。コイル電流ＩＬ１，ＩＬ２は連続となり、第１状態φ１と第２状態φ２では、デッドタイムに関して時間軸上で対称な波形を有する。
【0051】
図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータ１００の動作を説明するタイムチャートである。図６は、スイッチング周波数ｆＳＷが共振周波数ｆ０と等しいときの動作を示しており、第１状態φ１と第２状態φ２の長さＴＯＮはそれぞれ、共振周期Ｔｒ（＝１／ｆｒ）の１／２である。
【0052】
スイッチング周波数ｆＳＷを、共振周波数ｆ０と完全に一致させることができれば、ＺＶＳの条件が常に成り立つため、高効率動作が可能となる。しかしながら、主回路１１０の回路定数はばらつきをもつため、共振周波数ｆ０のばらつきは避けられず、したがってスイッチング周波数ｆＳＷを共振周波数ｆ０と常に一致させることは容易ではない。したがってスイッチング周波数ｆＳＷを固定すると、ＺＶＳの条件を満たすことは難しく、効率が低下するおそれがある。以下では、ＺＶＳの条件を成立させることが可能なコントローラＩＣ２００について説明する。
【0053】
図７は、実施形態に係るコントローラＩＣ２００のブロック図である。コントローラＩＣ２００は、制御ロジック回路２１０、タイミング発生器２８０、ドライバＤＲ１～ＤＲ４を備える。コントローラＩＣ２００は、第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４、電流検出ピンＣＳを備える。第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４は、第１スイッチＳ１～第４スイッチＳ４のゲートと接続される。電流検出ピンＣＳには、カップルドインダクタ１１２に流れる電流を示す電流検出信号ＶＣＳが入力される。カップルドインダクタ１１２に流れる電流は、第１インダクタＬ１に流れる第１コイル電流ＩＬ１、第２インダクタＬ２に流れる第２コイル電流ＩＬ２のいずれか一方、もしくは両方を指すものとする。電流検出信号ＶＣＳはタイミング発生器２８０に供給される。
【0054】
タイミング発生器２８０は、電流検出信号ＶＣＳが示すカップルドインダクタ１１２に流れる電流と、しきい値ＩＴＨを比較し、比較結果にもとづいて、第１状態φ１と第２状態φ２の状態遷移のタイミングを示すタイミング信号ＴＭＧを生成する。タイミング信号ＴＭＧは、単一の信号であってもよいし、複数の信号の組み合わせであってもよい。
【0055】
制御ロジック回路２１０は、タイミング信号ＴＭＧと同期して、第１スイッチＳ１および第４スイッチＳ４がオンである第１状態φ１と、第２スイッチφ２および第３スイッチＳ３がオンである第２状態φ２をデッドタイムを挟みながら交互に繰り返すように、第１スイッチＳ１～第４スイッチＳ４それぞれのオン、オフを規定する第１制御信号～第４制御信号を生成する。
【0056】
第１ドライバＤＲ１～第４ドライバＤＲ４はそれぞれ、対応する制御信号にもとづいて、第１スイッチＳ１～第４スイッチＳ４のうち対応するひとつを駆動する。
【0057】
以上がコントローラＩＣ２００の基本構成である。続いて、コントローラＩＣ２００の動作について、いくつかの例を説明する。
【0058】
図８は、スイッチング周波数ｆＳＷが共振周波数ｆ０と等しい場合の、カップルドインダクタ１１２の電流ＩＬ１，ＩＬ２を示す図である。状態遷移のタイミングｔ１２，ｔ２１において、共振電流Ｉｒｅｓはゼロであり、電流ＩＬ１，ＩＬ２は、破線で示す励磁電流Ｉｍのみを含んでいる。
【0059】
定常状態において、インダクタＬ１，Ｌ２の両端間電圧をＶＬ、インダクタＬ１，Ｌ２のインダクタンスを等しくＬとすると、励磁電流Ｉｍの傾きは、
ΔＩｍ／Δｔ＝ＶＬ／Ｌ
となる。定常状態において、ＶＬ＝Ｖｉｎ／４である。第１状態φ１（または第２状態φ２）の間の励磁電流Ｉｍの変化量ΔＩｍは、
ΔＩｍ＝Ｔｒ／２×ＶＬ／Ｌ
となる。励磁電流Ｉｍの時間平均はゼロであるから、共振状態において、励磁電流Ｉｍのピークとボトムはそれぞれ、Ｉｐ＝Ｔｒ／４×ＶＬ／Ｌ、Ｉｎ＝－Ｔｒ／４×ＶＬ／Ｌとなる。
ΔＩｍ／Δｔ＝ＶＬ／Ｌ
となる。定常状態において、ＶＬ＝Ｖｉｎ／４である。第１状態φ１（または第２状態φ２）の間の励磁電流Ｉｍの変化量ΔＩｍは、
ΔＩｍ＝Ｔｒ／２×ＶＬ／Ｌ
となる。励磁電流Ｉｍの時間平均はゼロであるから、共振状態において、励磁電流Ｉｍのピークとボトムはそれぞれ、Ｉｐ＝Ｔｒ／４×ＶＬ／Ｌ、Ｉｎ＝－Ｔｒ／４×ＶＬ／Ｌとなる。
【0060】
タイミング発生器２８０は、第１状態φ１において、第１コイル電流ＩＬ１が正の電流Ｉｐとクロスするタイミング、もしくは、第２コイル電流ＩＬ２が負の電流Ｉｎとクロスするタイミングｔ１２を示すタイミング信号ＴＭＧを発生する。このタイミング信号ＴＭＧに応答して、第１状態φ１から第２状態φ２に遷移することで、共振電流Ｉｒｅｓがゼロのタイミングでスイッチングすることが保証される。
【0061】
同様にタイミング発生器２８０は、第２状態φ２において、第１コイル電流ＩＬ１が負の電流Ｉｎとクロスするタイミング、もしくは、第２コイル電流ＩＬ２が正の電流Ｉｐとクロスするタイミングｔ２１を示すタイミング信号ＴＭＧを発生する。このタイミング信号ＴＭＧに応答して、第２状態φ２から第１状態φ１に遷移することで、共振電流Ｉｒｅｓがゼロのタイミングでスイッチングすることが保証される。
【0062】
図９は、第１構成例に係るコントローラＩＣ２００Ａの回路図である。コントローラＩＣ２００Ａは２個の電流検出ピンＣＳ１，ＣＳ２を備える。電流検出ピンＣＳ１には、第１コイル電流ＩＬ１を示す第１電流検出信号ＶＣＳ１が入力され、電流検出ピンＣＳ２には、第２コイル電流ＩＬ２を示す第２電流検出信号ＶＣＳ２が入力される。
【0063】
タイミング発生器２８０Ａは、第１電流センスアンプ２８２＿１、第２電流センスアンプ２８２＿２、第１コンパレータ２８４＿１、第２コンパレータ２８４＿２を含む。
【0064】
第１電流センスアンプ２８２＿１は、第１電流検出信号ＶＣＳ１を増幅する。第１コンパレータ２８４＿１は、増幅後の第１電流検出信号ＶＣＳ１を、第１しきい値ＶＴＨ１と比較し、比較結果を示す第１タイミング信号ＴＭＧ１を生成する。第１しきい値ＶＴＨ１は、図８に示した励磁電流のボトムＩｎにもとづいて定めることができる。つまり、第１コンパレータ２８４＿１は、第１コイル電流ＩＬ１を、電流Ｉｎに相当する負のしきい値と比較しており、第１タイミング信号ＴＭＧ１は、ＩＬ１＜Ｉｎとなるとアサート（たとえばハイ）される。
【0065】
同様に、第２電流センスアンプ２８２＿２は、第２電流検出信号ＶＣＳ２を増幅する。第２コンパレータ２８４＿２は、増幅後の第２電流検出信号ＶＣＳ２を、第２しきい値ＶＴＨ２と比較し、比較結果を示す第２タイミング信号ＴＭＧ２を生成する。第２しきい値ＶＴＨ２は、図８に示した励磁電流のボトムＩｎにもとづいて定めることができる。つまり、第２コンパレータ２８４＿２は、第２コイル電流ＩＬ２を、電流Ｉｎに相当する負のしきい値と比較しており、第２タイミング信号ＴＭＧ２は、ＩＬ２＜Ｉｎとなるとアサート（たとえばハイ）される。
【0066】
制御ロジック回路２１０は、第１タイミング信号ＴＭＧ１のアサートに応答して、第２状態φ２から第１状態φ１に遷移し、第２タイミング信号ＴＭＧ２のアサートに応答して、第１状態φ１から第２状態φ２に遷移する。
【0067】
【0068】
第１構成例に係るコントローラＩＣ２００Ａによれば、第１コイル電流ＩＬ１および第２コイル電流ＩＬ２それぞれを、負のしきい値Ｉｎと比較することにより、共振状態でスイッチングすることができ、ＺＶＳを実現できる。
【0069】
図１１は、第２構成例に係るコントローラＩＣ２００Ｂの回路図である。タイミング発生器２８０Ｂは、第１電流センスアンプ２８２＿１、第２電流センスアンプ２８２＿２、第１コンパレータ２８４＿１、第２コンパレータ２８４＿２を含む。
【0070】
第１電流センスアンプ２８２＿１は、第１電流検出信号ＶＣＳ１を増幅する。第１コンパレータ２８４＿１は、増幅後の第１電流検出信号ＶＣＳ１を、第１しきい値ＶＴＨ１と比較し、比較結果を示す第１タイミング信号ＴＭＧ１を生成する。第１しきい値ＶＴＨ１は、図８に示した励磁電流のピークＩｐにもとづいて定めることができる。つまり、第１コンパレータ２８４＿１は、第１コイル電流ＩＬ１を、電流Ｉｐに相当する正のしきい値と比較しており、第１タイミング信号ＴＭＧ１は、ＩＬ１＜Ｉｐとなるとアサート（たとえばハイ）される。
【0071】
同様に、第２電流センスアンプ２８２＿２は、第２電流検出信号ＶＣＳ２を増幅する。第２コンパレータ２８４＿２は、増幅後の第２電流検出信号ＶＣＳ２を、第２しきい値ＶＴＨ２と比較し、比較結果を示す第２タイミング信号ＴＭＧ２を生成する。第２しきい値ＶＴＨ２は、図８に示した励磁電流のピークＩｐにもとづいて定めることができる。つまり、第２コンパレータ２８４＿２は、第２コイル電流ＩＬ２を、電流Ｉｐに相当する正のしきい値と比較しており、第２タイミング信号ＴＭＧ２は、ＩＬ２＜Ｉｐとなるとアサート（たとえばハイ）される。
【0072】
制御ロジック回路２１０は、第１タイミング信号ＴＭＧ１のアサートに応答して、第１状態φ１から第２状態φ２に遷移し、第２タイミング信号ＴＭＧ２のアサートに応答して、第２状態φ２から第１状態φ１に遷移する。
【0073】
【0074】
第２構成例に係るコントローラＩＣ２００Ｂによれば、第１コイル電流ＩＬ１および第２コイル電流ＩＬ２それぞれを、正のしきい値Ｉｐと比較することにより、共振状態でスイッチングすることができ、ＺＶＳを実現できる。
【0075】
図１３は、第３構成例に係るコントローラＩＣ２００Ｃの回路図である。コントローラＩＣ２００Ｃは、１個の電流検出ピンＣＳ１を備える。電流検出ピンＣＳ１には、第１コイル電流ＩＬ１を示す電流検出信号ＶＣＳ１が入力される。
【0076】
タイミング発生器２８０Ｃは、電流センスアンプ２８２、第１コンパレータ２８４＿１、第２コンパレータ２８４＿２を含む。
【0077】
電流センスアンプ２８２は、電流検出信号ＶＣＳ１を増幅する。第１コンパレータ２８４＿１は、増幅後の電流検出信号ＶＣＳ１を、第１しきい値ＶＴＨ１と比較し、比較結果を示す第１タイミング信号ＴＭＧ１を生成する。第１しきい値ＶＴＨ１は、図８に示した励磁電流のピークＩｐにもとづいて定めることができる。つまり、第１コンパレータ２８４＿１は、第１コイル電流ＩＬ１を、電流Ｉｐに相当する正のしきい値と比較しており、第１タイミング信号ＴＭＧ１は、ＩＬ１＜Ｉｐとなるとアサート（たとえばハイ）される。
【0078】
同様に、第２コンパレータ２８４＿２は、増幅後の電流検出信号ＶＣＳ１を、第２しきい値ＶＴＨ２と比較し、比較結果を示す第２タイミング信号ＴＭＧ２を生成する。第２しきい値ＶＴＨ２は、図８に示した励磁電流のボトムＩｎにもとづいて定めることができる。つまり、第２コンパレータ２８４＿２は、第１コイル電流ＩＬ１を、電流Ｉｎに相当する負のしきい値と比較しており、第２タイミング信号ＴＭＧ２は、ＩＬ２＜Ｉｎとなるとアサート（たとえばハイ）される。
【0079】
制御ロジック回路２１０は、第１タイミング信号ＴＭＧ１のアサートに応答して、第１状態φ１から第２状態φ２に遷移し、第２タイミング信号ＴＭＧ２のアサートに応答して、第２状態φ２から第１状態φ１に遷移する。
【0080】
【0081】
第３構成例に係るコントローラＩＣ２００Ｃによれば、第１コイル電流ＩＬ１を、正のしきい値Ｉｐおよび負のしきい値Ｉｎと比較することにより、共振状態でスイッチングすることができ、ＺＶＳを実現できる。
【0082】
図１５は、第４構成例に係るコントローラＩＣ２００Ｄの回路図である。コントローラＩＣ２００Ｃは、１個の電流検出ピンＣＳ２を備える。電流検出ピンＣＳ２には、第２コイル電流ＩＬ２を示す電流検出信号ＶＣＳ２が入力される。
【0083】
タイミング発生器２８０Ｃは、電流センスアンプ２８２、第１コンパレータ２８４＿１、第２コンパレータ２８４＿２を含む。
【0084】
電流センスアンプ２８２は、電流検出信号ＶＣＳ２を増幅する。第１コンパレータ２８４＿１は、増幅後の電流検出信号ＶＣＳ２を、第１しきい値ＶＴＨ１と比較し、比較結果を示す第１タイミング信号ＴＭＧ１を生成する。第１しきい値ＶＴＨ１は、図８に示した励磁電流のボトムＩｎにもとづいて定めることができる。つまり、第１コンパレータ２８４＿１は、第２コイル電流ＩＬ２を、電流Ｉｎに相当する負のしきい値と比較しており、第１タイミング信号ＴＭＧ１は、ＩＬ１＜Ｉｎとなるとアサート（たとえばハイ）される。
【0085】
同様に、第２コンパレータ２８４＿２は、増幅後の電流検出信号ＶＣＳ２を、第２しきい値ＶＴＨ２と比較し、比較結果を示す第２タイミング信号ＴＭＧ２を生成する。第２しきい値ＶＴＨ２は、図８に示した励磁電流のピークＩｐにもとづいて定めることができる。つまり、第２コンパレータ２８４＿２は、第２コイル電流ＩＬ２を、電流Ｉｐに相当する負のしきい値と比較しており、第２タイミング信号ＴＭＧ２は、ＩＬ２＜Ｉｐとなるとアサート（たとえばハイ）される。
【0086】
制御ロジック回路２１０は、第１タイミング信号ＴＭＧ１のアサートに応答して、第１状態φ１から第２状態φ２に遷移し、第２タイミング信号ＴＭＧ２のアサートに応答して、第２状態φ２から第１状態φ１に遷移する。
【0087】
【0088】
第４構成例に係るコントローラＩＣ２００Ｄによれば、第２コイル電流ＩＬ２を、正のしきい値Ｉｐおよび負のしきい値Ｉｎと比較することにより、共振状態でスイッチングすることができ、ＺＶＳを実現できる。
【0089】
図１７は、電流検出の一例を示す回路図である。この例では、第１インダクタＬ１と直列に、センス抵抗Ｒｓが挿入されており、センス抵抗Ｒｓの電圧降下が、電流検出信号ＶＣＳとしてコントローラＩＣ２００に供給される。
【0090】
図１８は、電流検出の別の一例を示す回路図である。この例では、第２スイッチＳ２のオン抵抗を利用して、第１コイル電流ＩＬ２が検出される。電流検出ピンＣＳは、第２スイッチＳ２のドレインと接続され、第２スイッチＳ２のドレインソース間電圧が、電流検出信号ＶＣＳとして入力されている。
【0091】
（用途）
図１９は、直列キャパシタ降圧コンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００の好適な一例はサーバーである。元来、サーバーには１２Ｖの電源線が引き込まれていたため、内部回路７１０は１２Ｖで動作するように設計されている。内部回路７１０は、ＣＰＵ（Central Processing Unit）やメモリ、ＬＡＮ（Local Area Network）のインタフェース回路と、１２Ｖの電圧を降圧するＤＣ／ＤＣコンバータなどを含みうる。
図１９は、直列キャパシタ降圧コンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００の好適な一例はサーバーである。元来、サーバーには１２Ｖの電源線が引き込まれていたため、内部回路７１０は１２Ｖで動作するように設計されている。内部回路７１０は、ＣＰＵ（Central Processing Unit）やメモリ、ＬＡＮ（Local Area Network）のインタフェース回路と、１２Ｖの電圧を降圧するＤＣ／ＤＣコンバータなどを含みうる。
【0092】
近年、電線に流れる電流を減らすために、バス電圧を１２Ｖから４８Ｖに置き換える動きが進められている。この場合に、４８Ｖの電源電圧を１２Ｖに降圧する電源回路７２０が必要となる。上述したゲインが１／４倍の直列キャパシタ降圧コンバータ１００は、こうした電源回路７２０に好適に用いることができる。
【0093】
電子機器７００はサーバーに限定されず、車載機器であってもよい。従来の自動車のバッテリは１２Ｖあるいは２４Ｖが主流であるが、ハイブリッド車両では、４８Ｖシステムが採用される場合があり、この場合も４８Ｖのバッテリ電圧を、１２Ｖに変換する電源回路が必要とされる。このような場合に、１／４倍の直列キャパシタ降圧コンバータ１００を好適に利用することができる。
【0094】
その他、電子機器７００は、産業機器、ＯＡ機器であってもよいし、オーディオ機器などの民生機器であってもよい。
【0095】
（付記）
本開示に含まれる技術は、以下のように把握することができる。
本開示に含まれる技術は、以下のように把握することができる。
【0096】
（項目１）
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、前記直列キャパシタ降圧コンバータの状態遷移のタイミングを示すタイミング信号を生成するタイミング発生器と、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動する第１ドライバから第４ドライバと、
を備える、コントローラ回路。
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記カップルドインダクタに流れる電流としきい値の比較結果にもとづいて、前記直列キャパシタ降圧コンバータの状態遷移のタイミングを示すタイミング信号を生成するタイミング発生器と、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動する第１ドライバから第４ドライバと、
を備える、コントローラ回路。
【0097】
（項目２）
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
【0098】
（項目３）
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
【0099】
（項目４）
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
前記タイミング発生器は、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
【0100】
（項目５）
前記タイミング発生器は、
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
前記タイミング発生器は、
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を発生する第１コンパレータと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生する第２コンパレータと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目１に記載のコントローラ回路。
【0101】
（項目６）
ひとつの半導体基板に一体集積化される、項目１から５のいずれかに記載のに記載のコントローラ回路。
ひとつの半導体基板に一体集積化される、項目１から５のいずれかに記載のに記載のコントローラ回路。
【0102】
（項目７）
直列キャパシタ降圧コンバータの主回路と、
前記主回路に含まれる複数のスイッチを駆動する項目１から６のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
直列キャパシタ降圧コンバータの主回路と、
前記主回路に含まれる複数のスイッチを駆動する項目１から６のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
【0103】
（項目８）
直列キャパシタ降圧コンバータの制御方法であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記カップルドインダクタに流れる電流としきい値を比較し、比較結果にもとづくタイミング信号を生成するステップと、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成するステップと、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動するステップと、
を備える、制御方法。
直列キャパシタ降圧コンバータの制御方法であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端と接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１インダクタの第２端の間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端の間に接続された第３スイッチと、
前記第２インダクタの第２端と接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記カップルドインダクタに流れる電流としきい値を比較し、比較結果にもとづくタイミング信号を生成するステップと、
前記タイミング信号と同期して、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成するステップと、
前記複数の制御信号に応じて、前記第１スイッチから前記第４スイッチを駆動するステップと、
を備える、制御方法。
【0104】
（項目９）
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を発生するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
【0105】
（項目１０）
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
【0106】
（項目１１）
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
前記タイミング信号を生成するステップは、
前記第１インダクタに流れる第１コイル電流を正の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第１インダクタに流れる第１コイル電流を負の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
【0107】
（項目１２）
前記タイミング信号を生成するステップは、
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
前記タイミング信号を生成するステップは、
前記第２インダクタに流れる第２コイル電流を負の第１しきい値と比較し、比較結果にもとづく第１比較信号を生成するステップと、
前記第２インダクタに流れる第２コイル電流を正の第２しきい値と比較し、比較結果にもとづく第２比較信号を生成するステップと、
を含み、前記第１比較信号および前記第２比較信号が、前記タイミング信号である、項目８に記載の制御方法。
【0108】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
【符号の説明】
【0109】
１００ 直列キャパシタ降圧コンバータ
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ 主回路
１１２ カップルドインダクタ
Ｌｋ 漏れインダクタンス
Ｌｍ 励磁インダクタンス
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｃｒ 直列キャパシタ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｃｏｕｔ 出力キャパシタ
２００ コントローラＩＣ
２１０ 制御ロジック回路
ＤＲ ドライバ
２８０ タイミング発生器
２８２ 電流センスアンプ
２８２＿１ 第１電流センスアンプ
２８２＿２ 第２電流センスアンプ
２８４＿１ 第１コンパレータ
２８４＿２ 第２コンパレータ
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ 主回路
１１２ カップルドインダクタ
Ｌｋ 漏れインダクタンス
Ｌｍ 励磁インダクタンス
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｃｒ 直列キャパシタ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｃｏｕｔ 出力キャパシタ
２００ コントローラＩＣ
２１０ 制御ロジック回路
ＤＲ ドライバ
２８０ タイミング発生器
２８２ 電流センスアンプ
２８２＿１ 第１電流センスアンプ
２８２＿２ 第２電流センスアンプ
２８４＿１ 第１コンパレータ
２８４＿２ 第２コンパレータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】