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特開2024-24529直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024024529
(43)【公開日】2024-02-22
(54)【発明の名称】直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法
(51)【国際特許分類】
H02M 3/155 20060101AFI20240215BHJP
【ＦＩ】
H02M3/155 H
H02M3/155 S
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022127430
(22)【出願日】2022-08-09
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】河野 明大
(72)【発明者】
【氏名】橋本 和樹
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS05
5H730BB13
5H730BB61
5H730DD04
5H730EE58
5H730FD21
5H730FF09
5H730FG01
5H730FG11
(57)【要約】
【課題】高効率動作が可能な直列キャパシタ降圧コンバータを提供する。
【解決手段】制御ロジック回路２１０は、第１スイッチＳ１と第４スイッチＳ４がオンである第１状態φ１と、第２スイッチＳ２と第３スイッチＳ３がオンである第２状態φ２と、を、デッドタイムＴＤを挟みながら交互に繰り返すように、第１スイッチＳ１から第４スイッチＳ４オン、オフ状態を指示する複数の制御信号を生成する。デッドタイム調節回路２９０は、第１スイッチングノードＳＷ１に生ずる第１スイッチング電圧ＶＳＷ１を監視し、デッドタイムＴＤの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける第１スイッチング電圧ＶＳＷ１にもとづいて調節する。
【選択図】図８
【解決手段】制御ロジック回路２１０は、第１スイッチＳ１と第４スイッチＳ４がオンである第１状態φ１と、第２スイッチＳ２と第３スイッチＳ３がオンである第２状態φ２と、を、デッドタイムＴＤを挟みながら交互に繰り返すように、第１スイッチＳ１から第４スイッチＳ４オン、オフ状態を指示する複数の制御信号を生成する。デッドタイム調節回路２９０は、第１スイッチングノードＳＷ１に生ずる第１スイッチング電圧ＶＳＷ１を監視し、デッドタイムＴＤの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける第１スイッチング電圧ＶＳＷ１にもとづいて調節する。
【選択図】図８
【特許請求の範囲】
【請求項1】
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記第１スイッチングノードと前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視し、前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するデッドタイム調節回路と、
を備える、コントローラ回路。
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記第１スイッチングノードと前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視し、前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するデッドタイム調節回路と、
を備える、コントローラ回路。
【請求項2】
前記デッドタイム調節回路は、前記第１タイミングにおける前記第１スイッチング電圧と、前記第２タイミングにおける前記第１スイッチング電圧の電位差を検出し、前記電位差と所定のしきい値の比較結果にもとづいて、前記デッドタイムの長さを調節する、請求項１に記載のコントローラ回路。
【請求項3】
前記デッドタイム調節回路は、前記電位差が前記しきい値より大きいとき、前記デッドタイムの長さを長くする、請求項２に記載のコントローラ回路。
【請求項4】
前記デッドタイム調節回路は、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを短くする、請求項３に記載のコントローラ回路。
【請求項5】
前記デッドタイム調節回路は、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを維持する、請求項３に記載のコントローラ回路。
【請求項6】
前記デッドタイム調節回路は、前記第１スイッチングノードおよび前記第２スイッチングノードの他方に生ずる第２スイッチング電圧をさらに監視し、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、を、前記第１スイッチング電圧および前記第２スイッチング電圧にもとづいて独立に調節する、請求項１に記載のコントローラ回路。
【請求項7】
前記デッドタイム調節回路は、前記第１スイッチング電圧のみを監視し、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、の両方を、前記第１スイッチング電圧にもとづいて調節する、請求項１に記載のコントローラ回路。
【請求項8】
ひとつの半導体基板に一体集積化される、請求項１から７のいずれかに記載のコントローラ回路。
【請求項9】
直列キャパシタ降圧コンバータの主回路と、
前記主回路を駆動する請求項１から７のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
前記主回路を駆動する請求項１から７のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
【請求項10】
直列キャパシタ降圧コンバータの制御方法であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すステップと、
前記第１スイッチングノードおよび前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視するステップと、
前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するステップと、
を備える、制御方法。
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すステップと、
前記第１スイッチングノードおよび前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視するステップと、
前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するステップと、
を備える、制御方法。
【請求項11】
前記調節するステップは、前記第１タイミングにおける前記第１スイッチング電圧と、前記第２タイミングにおける前記第１スイッチング電圧の電位差を検出し、前記電位差と所定のしきい値の比較結果にもとづいて、前記デッドタイムの長さを調節する、請求項１０に記載の制御方法。
【請求項12】
前記調節するステップは、前記電位差が前記しきい値より大きいとき、前記デッドタイムの長さを長くする、請求項１１に記載の制御方法。
【請求項13】
前記調節するステップは、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを短くする、請求項１２に記載の制御方法。
【請求項14】
前記調節するステップは、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを維持する、請求項１２に記載の制御方法。
【請求項15】
前記第１スイッチングノードおよび前記第２スイッチングノードの他方に生ずる第２スイッチング電圧をさらに監視するステップをさらに備え、
前記調節するステップは、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、を、前記第１スイッチング電圧および前記第２スイッチング電圧にもとづいて独立に調節する、請求項１０に記載の制御方法。
前記調節するステップは、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、を、前記第１スイッチング電圧および前記第２スイッチング電圧にもとづいて独立に調節する、請求項１０に記載の制御方法。
【請求項16】
前記調節するステップは、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、の両方を、前記第１スイッチング電圧にもとづいて調節する、請求項１０に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、直列キャパシタコンバータに関する。
【背景技術】
【0002】
入力電圧よりも低い電圧を生成するために、降圧機能を持つＤＣ／ＤＣコンバータが使用される。降圧機能を持つＤＣ／ＤＣコンバータとしては、降圧（Ｂｕｃｋ）型、昇降圧型、Ｃｕｋ型、Ｚｅｔａ型、Ｓｅｐｉｃ型などが知られている。
【0003】
用途によっては、降圧コンバータのバリエーションであるインタリーブ型や直列キャパシタ（Series Capacitor）型が採用される。インタリーブ型は、Ｂｕｃｋコンバータを並列に接続し、入力同士、出力同士を共通に接続したものである。複数のＢｕｃｋコンバータがインタリーブ動作することにより、高効率動作が実現される。インタリーブ型は、通常のバックコンバータと同じ降圧比を有する。
【0004】
直列キャパシタ型の降圧コンバータは、フェーズ数が２であるインタリーブ型の修正と考えることができ、直列キャパシタが追加された構成を有する。直列キャパシタ型の降圧コンバータは、降圧比をインタリーブ型の１／２倍と小さくできるため、小さな降圧比が必要なアプリケーションに適している。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】Stefano Saggini, Shuai Jiang, Mario Ursino, Chenhao Nan, "A 99% Efficient Dual-Phase Resonant Switched-Capacitor-Buck Converter for 48 V Data Center Bus Conversions", 2019 IEEE Applied Power Electronics Conference and Exposition (APEC)
【発明の概要】
【発明が解決しようとする課題】
【0006】
本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、高効率動作が可能な直列キャパシタ降圧コンバータの提供にある。
【課題を解決するための手段】
【0007】
本開示のある態様は、直列キャパシタ降圧コンバータのコントローラ回路に関する。直列キャパシタ降圧コンバータは、入力ラインおよび出力ラインと、第１端が入力ラインと接続された第１スイッチと、それぞれの第１端が出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、第１スイッチの第２端と第１スイッチングノードの間に接続された直列キャパシタと、第１スイッチの第２端と第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、第２スイッチングノードと接地の間に接続された第４スイッチと、出力ラインと接続された出力キャパシタと、を備える。コントローラ回路は、第１スイッチと第４スイッチがオンである第１状態と、第２スイッチと第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、第１スイッチングノードと第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視し、デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける第１スイッチング電圧にもとづいて調節するデッドタイム調節回路と、を備える。
【0008】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0009】
本開示のある態様によれば、高効率動作を実現できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
本開示のある態様のコントローラ回路は、直列キャパシタ降圧コンバータを制御する。直列キャパシタ降圧コンバータは、入力ラインおよび出力ラインと、第１端が入力ラインと接続された第１スイッチと、それぞれの第１端が出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、第１スイッチの第２端と第１スイッチングノードの間に接続された直列キャパシタと、第１スイッチの第２端と第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、第２スイッチングノードと接地の間に接続された第４スイッチと、出力ラインと接続された出力キャパシタと、を備える。コントローラ回路は、第１スイッチと第４スイッチがオンである第１状態と、第２スイッチと第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、第１スイッチングノードと第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視し、デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける第１スイッチング電圧にもとづいて調節するデッドタイム調節回路と、を備える。
【0013】
この構成によると、第１タイミングと第２タイミングの電位差が小さくなるように、たとえば非ゼロの小さい値に近づくように、デッドタイムの長さを調節することで、ソフトスイッチングを実現できる。
【0014】
一実施形態において、デッドタイム調節回路は、第１タイミングにおける第１スイッチング電圧と、第２タイミングにおける第１スイッチング電圧の電位差を検出し、電位差と所定のしきい値の比較結果にもとづいて、デッドタイムの長さを調節してもよい。
【0015】
一実施形態において、デッドタイム調節回路は、電位差がしきい値より大きいとき、デッドタイムの長さを長くしてもよい。
【0016】
一実施形態において、デッドタイム調節回路は、電位差がしきい値より小さいとき、デッドタイムの長さを短くしてもよい。
【0017】
一実施形態において、デッドタイム調節回路は、電位差がしきい値より小さいとき、デッドタイムの長さを維持してもよい。
【0018】
一実施形態において、デッドタイム調節回路は、第１スイッチングノードおよび第２スイッチングノードの他方に生ずる第２スイッチング電圧をさらに監視し、第１状態から第２状態に遷移する間の第１デッドタイムの長さと、第２状態から第１状態に遷移する間の第２デッドタイムの長さと、を、第１スイッチング電圧および第２スイッチング電圧にもとづいて独立に調節してもよい。
【0019】
一実施形態において、デッドタイム調節回路は、第１スイッチング電圧のみを監視し、第１状態から第２状態に遷移する間の第１デッドタイムの長さと、第２状態から第１状態に遷移する間の第２デッドタイムの長さと、の両方を、第１スイッチング電圧にもとづいて調節してもよい。
【0020】
一実施形態において、コントロール回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0021】
一実施形態に係る直列キャパシタ降圧コンバータは、直列キャパシタ降圧コンバータの主回路と、主回路を駆動する上述のいずれかのコントローラ回路と、を備えてもよい。
【0022】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0023】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0024】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0025】
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
【0026】
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
【0027】
図１は、実施形態に係る直列キャパシタ降圧コンバータ１００の回路図である。直列キャパシタ降圧コンバータ１００は、入力ライン１０２に供給された入力電圧Ｖｉｎを降圧し、降圧後の出力電圧Ｖｏｕｔを出力ライン１０４に発生する。
【0028】
直列キャパシタ降圧コンバータ１００は、主回路１１０およびコントローラＩＣ（Integrated Circuit）２００を備える。コントローラＩＣ２００は、ひとつの半導体基板に集積化されたＡＳＩＣ（Application Specific Integrated Circuit）である。
【0029】
主回路１１０は、第１スイッチＳ１～第４スイッチＳ４、カップルドインダクタ１１２、直列キャパシタＣｒ、出力キャパシタＣｏｕｔを備える。
【0030】
第１スイッチＳ１は、第１端が入力ライン１０２と接続される。カップルドインダクタ１１２は、トランスであり、磁気的に結合する第１インダクタＬ１および第２インダクタＬ２を含む。第１インダクタＬ１および第２インダクタＬ２は、等しいインダクタンスＬを有しており、また相互インダクタンスＭを有する。第１インダクタＬ１および第２インダクタＬ２それぞれの第１端は、出力ライン１０４と接続される。
【0031】
第２スイッチＳ２は、第１インダクタＬ１の第２端（第１スイッチングノードＳＷ１）と接地の間に接続される。直列キャパシタＣｒは、第１スイッチＳ１の第２端と第１インダクタＬ１の第２端の間に接続される。第３スイッチＳ３は、第１スイッチＳ１の第２端と第２インダクタＬ２の第２端（第２スイッチングノードＳＷ２）の間に接続される。第４スイッチＳ４は、第２インダクタＬ２の第２端と接地の間に接続される。出力キャパシタＣｏｕｔは、出力ライン１０４と接地の間に接続される。
【0032】
この例では、第１スイッチＳ１～第４スイッチＳ４がすべてＮチャンネルＭＯＳＦＥＴとして示されるがその限りでなく、その他のトランジスタを用いてもよい。また下側の第２スイッチＳ２および第４スイッチＳ４は、ダイオードなどの整流素子であってもよい。
【0033】
コントローラＩＣ２００は、第１スイッチＳ１～第４スイッチＳ４を制御し、出力ライン１０４に出力電圧Ｖｏｕｔを発生させる。具体的には、コントローラＩＣ２００は、第１状態φ１と第２状態φ２を、デッドタイムＴＤを挟みながら、所定のスイッチング周波数ｆＳＷで交互に繰り返す。
第１状態φ１：
第１スイッチＳ１＝ＯＮ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＮ
第１状態φ１：
第１スイッチＳ１＝ＯＮ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＮ
【0034】
第２状態φ２：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＮ
第３スイッチＳ３＝ＯＮ
第４スイッチＳ４＝ＯＦＦ
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＮ
第３スイッチＳ３＝ＯＮ
第４スイッチＳ４＝ＯＦＦ
【0035】
デッドタイムＴＤ：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＦＦ
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＦＦ
【0036】
第１状態φ１、第２状態φ２それぞれの長さがＴＯＮであるとき、スイッチング周波数ｆＳＷは、１／（２×ＴＯＮ）である。言い換えると、スイッチング周波数ｆＳＷで動作するとは、第１状態φ１および第２状態φ２を、ＴＯＮ＝１／（２×ｆＳＷ）の長さで繰り返すことをいう。
【0037】
以上が直列キャパシタ降圧コンバータ１００の構成である。続いてその動作を説明する。
【0038】
図２は、第１状態φ１における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ１，Ｓ４は、単なる配線として示している。またカップルドインダクタ１１２は、励磁インダクタンスＬｍと、漏れインダクタンスＬｋを含む等価回路として示している。第１インダクタＬ１に流れる電流を第１コイル電流ＩＬ１、第２インダクタＬ２に流れる電流を、第２コイル電流ＩＬ２と称する。
【0039】
第１状態φ１では、直列キャパシタＣｒ、第１インダクタＬ１（漏れインダクタンスＬｋ）および出力キャパシタＣｏｕｔが直列共振回路を形成しており、第１インダクタＬ１に共振電流Ｉｒｅｓが流れる（ＩＬ１＝Ｉｒｅｓ）。第２インダクタＬ２には、第１インダクタＬ１に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ２の合計電流が流れるから、第２コイル電流ＩＬ２は、ＩＬ２＝Ｉｒｅｓ’＋Ｉｍ２となる。
【0040】
図３は、第２状態φ２における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ２，Ｓ３は、単なる配線として示している。
【0041】
第２状態φ２では、直列キャパシタＣｒ、漏れインダクタンスＬｋおよび出力キャパシタＣｏｕｔが直列共振回路を形成しており、第２インダクタＬ２に共振電流Ｉｒｅｓが流れる（ＩＬ２＝Ｉｒｅｓ）。第１インダクタＬ１には、第２インダクタＬ２に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ１の合計電流が流れるから、第１コイル電流ＩＬ１は、ＩＬ１＝Ｉｒｅｓ’＋Ｉｍ１となる。
【0042】
第１状態φ１と第２状態φ２を交互に繰り返すと、定常状態では、直列キャパシタＣｒの両端間電圧は、Ｖｉｎ／２となり、カップルドインダクタ１１２に、残りのＶｉｎ／２が印加される。第１インダクタＬ１と第２インダクタＬ２のインダクタンスが等しいとき、出力ライン１０４には、Ｖｉｎの１／４倍の出力電圧Ｖｏｕｔが発生する。
【0043】
直列キャパシタ降圧コンバータ１００が、ＺＶＳ（Zero Voltage Switching）するための条件は、以下の通りである。
【0044】
・第１状態φ１から第２状態φ２への遷移
第１状態φ１の直後のデッドタイムＴＤ中において、ＩＬ１≧０であるとき、第２スイッチＳ２のボディダイオードに電流ＩＬ１が流れており、第２スイッチＳ２の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第２スイッチＳ２をターンオンすると、第２スイッチＳ２のＺＶＳが成立する。なお、電流ＩＬ１，ＩＬ２は、出力ライン１０４に向かう向きを正にとる。
第１状態φ１の直後のデッドタイムＴＤ中において、ＩＬ１≧０であるとき、第２スイッチＳ２のボディダイオードに電流ＩＬ１が流れており、第２スイッチＳ２の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第２スイッチＳ２をターンオンすると、第２スイッチＳ２のＺＶＳが成立する。なお、電流ＩＬ１，ＩＬ２は、出力ライン１０４に向かう向きを正にとる。
【0045】
またデッドタイムＴＤ中において、ＩＬ２＜０であるときに、回生電流によって、第３スイッチＳ３と第４スイッチＳ４の接続ノードの電圧が上昇し、第３スイッチＳ３の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第３スイッチＳ３がターンオンすると、第３スイッチＳ３のＺＶＳが成立する。
【0046】
・第２状態φ２から第１状態φ１への遷移
第２状態φ２の直後のデッドタイムＴＤ中において、ＩＬ１＜０であるとき、回生電流によって、第１スイッチＳ１と第２スイッチＳ２の接続ノードの電圧が上昇し、第１スイッチＳ１の両端間電圧が小さくなる。このときに第１状態φ１に遷移、すなわち第１スイッチＳ１をターンオンすると、第１スイッチＳ１のＺＶＳが成立する。
第２状態φ２の直後のデッドタイムＴＤ中において、ＩＬ１＜０であるとき、回生電流によって、第１スイッチＳ１と第２スイッチＳ２の接続ノードの電圧が上昇し、第１スイッチＳ１の両端間電圧が小さくなる。このときに第１状態φ１に遷移、すなわち第１スイッチＳ１をターンオンすると、第１スイッチＳ１のＺＶＳが成立する。
【0047】
またデッドタイム中において、ＩＬ２≧０であるとき、第４スイッチＳ４のボディダイオードに電流ＩＬ２が流れており、第４スイッチＳ４の両端間電圧が小さくなっている。このときに、第１状態φ１に遷移、すなわち第４スイッチＳ４をターンオンすると、第４スイッチＳ４のＺＶＳが成立する。
【0048】
図４は、直列キャパシタ降圧コンバータ１００の電流波形図である。スイッチング周波数ｆｓｗは、主回路１１０の共振周波数ｆ０と一致しており、共振電流Ｉｒｅｓがゼロとなるタイミングで、第１状態φ１と第２状態φ２が遷移する。ここではデッドタイムは省略している。図４は、第１スイッチＳ１～第４スイッチＳ４を理想スイッチとした場合の、すなわち第１スイッチＳ１～第４スイッチＳ４が寄生容量を含まないとした場合の電流波形を示している。
【0049】
第１状態φ１の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は正もしくはゼロ（ＩＬ１≧０）、第２インダクタＬ２の電流ＩＬ２は負（ＩＬ２＜０）であるから、上述のＺＶＳの条件を満たしている。
【0050】
同様に、第２状態φ２の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は負（ＩＬ１＜０）であり、第２インダクタＬ２の電流ＩＬ２は正もしくはゼロ（ＩＬ２≧０）であるから、上述のＺＶＳの条件を満たしている。
【0051】
このように、直列キャパシタ降圧コンバータ１００は、共振周波数ｆ０でスイッチングすることにより、ＺＶＳの条件を満たすことができ、高効率動作が可能である。
【0052】
図５は、直列キャパシタ降圧コンバータ１００の電流波形図である。図４では、ＭＯＳＦＥＴの寄生容量を無視した波形を示したが、実際には、寄生容量が存在する。この寄生容量により、デッドタイムを跨ぐ電流の不連続が抑制される。コイル電流ＩＬ１，ＩＬ２は連続となり、第１状態φ１と第２状態φ２では、デッドタイムに関して時間軸上で対称な波形を有する。
【0053】
図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータ１００の動作を説明するタイムチャートである。図６は、スイッチング周波数ｆＳＷが共振周波数ｆ０と等しいときの動作を示しており、第１状態φ１と第２状態φ２の長さＴＯＮはそれぞれ、共振周期Ｔｒ（＝１／ｆｒ）の１／２である。
【0054】
スイッチング周波数ｆＳＷを、共振周波数ｆ０と完全に一致させることができれば、ＺＶＳの条件が常に成り立つため、高効率動作が可能となる。
【0055】
デッドタイムの損失について検討する。図６のタイムチャートにおける第２状態φ２と第１状態φ１の間のデッドタイムＴＤ２に着目する。
【0056】
図７は、第２状態φ２から第１状態φ１に遷移する間のデッドタイムＴＤ２における動作波形図である。電圧ＶＳＷ１は、第１スイッチングノードＳＷ１の電圧であり、これをスイッチング電圧ＶＳＷ１と称する。
【0057】
時刻ｔ０より前において、第２状態φ２であり、第１スイッチＳ１がオフ、第２スイッチＳ２がオンとなっている。第２状態φ２の間、第１スイッチングノードＳＷ１の電圧ＶＳＷ１は、０Ｖである。
【0058】
時刻ｔ０に、第２スイッチＳ２がターンオフし、デッドタイムＴＤ２となる。上述したように、ＺＶＳの条件が成立している場合、時刻ｔ０において第１コイル電流ＩＬ１は負（＜０）であり、第１スイッチングノードＳＷ１に向かって流れ込む。この第１コイル電流ＩＬ１によって、第１スイッチＳ１および第２スイッチＳ２の寄生容量が充電され、スイッチング電圧ＶＳＷ１が上昇する。そして、スイッチング電圧ＶＳＷ１が、Ｖｉｎ／２付近まで上昇すると、第１スイッチＳ１のボディダイオードに、第１コイル電流ＩＬ１が流れ始める。第１コイル電流ＩＬ１がボディダイオードに流れている間、スイッチング電圧ＶＳＷ１は、
ＶＳＷ１≒Ｖｉｎ／２＋Ｖｆ
となる。Ｖｆは、ボディダイオードの順方向電圧である。
ＶＳＷ１≒Ｖｉｎ／２＋Ｖｆ
となる。Ｖｆは、ボディダイオードの順方向電圧である。
【0059】
デッドタイムＴＤ２から第１状態φ１に遷移するタイミングが早すぎると、言い換えるとデッドタイムＴＤ２が短すぎると、充電区間中に、第１スイッチＳ１がターンオンすることとなる。充電区間中は、第１スイッチＳ１のドレインソース間電圧Ｖｄｓ１が大きく、ハードスイッチングとなり、効率が低下する。したがって、第１状態φ１への遷移タイミングは、ボディダイオードの導通後であることが好ましい。
【0060】
一方で、第１コイル電流ＩＬ１がボディダイオードに流れている間、ボディダイオードには、ＩＬ１×Ｖｆの損失が生ずることとなるため、デッドタイムＴＤ２が長すぎると、損失が大きくなる。
【0061】
したがって高効率動作を実現するためには、デッドタイムＴＤ２の長さは、スイッチングノードの充電区間と、ボディダイオードの導通区間の境界に近いことが望ましい。ここでは、第２状態φ２から第１状態φ１に遷移するときのデッドタイムＴＤ２を説明したが、第１状態φ１から第２状態φ２に遷移するときのデッドタイムＴＤ１についても同様である。
【0062】
以下では、高効率動作が可能なデッドタイム制御について説明する。
【0063】
図８は、実施形態に係るコントローラＩＣ２００を備える直列キャパシタ降圧コンバータ１００のブロック図である。コントローラＩＣ２００は、制御ロジック回路２１０、デッドタイム調節回路２９０、ドライバＤＲ１～ＤＲ４を備える。コントローラＩＣ２００は、第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４、電圧検出ピンＶＳ１を備える。第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４は、第１スイッチＳ１～第４スイッチＳ４のゲートと接続される。電圧検出ピンＶＳ１は、第１スイッチングノードＳＷ１と接続され、スイッチング電圧ＶＳＷ１が入力される。
【0064】
制御ロジック回路２１０は、デッドタイムＴＤ２に遷移するタイミングｔ０を示すタイミング信号（ｔ０と符号を付す）を、デッドタイム調節回路２９０に供給する。
【0065】
デッドタイム調節回路２９０は、デッドタイムＴＤ２に移行すると、タイミングｔ０を基点として定めたデッドタイムＴＤ１内の第１タイミングｔｘと第２タイミングｔｙにおけるスイッチング電圧ＶＳＷ１を検出する。
【0066】
デッドタイム調節回路２９０は、デッドタイムＴＤ２の長さを、当該デッドタイムＴＤ２中に定められた第１タイミングｔｘおよび第２タイミングｔｙそれぞれにおける第１スイッチング電圧ＶＳＷ１（ｘ）およびＶＳＷ１（ｙ）にもとづいて調節する。
【0067】
具体的にはデッドタイム調節回路２９０は、２つのスイッチング電圧ＶＳＷ１（ｘ）とＶＳＷ１（ｙ）の電位差ΔＶが小さくなるように、たとえば非ゼロの所定値に近づくように、デッドタイムＴＤ２の長さを調節する。
【0068】
【0069】
図９は、図８のコントローラＩＣ２００においてデッドタイムＴＤ２が短すぎる場合の動作を説明する波形図である。図１０は、図８のコントローラＩＣ２００において、デッドタイムＴＤ２が最適である場合の動作を説明する波形図である。図１１は、図８のコントローラＩＣ２００において、デッドタイムＴＤ２が長すぎる場合の動作を説明する波形図である。図９～図１１では、τの長さが、すなわちデッドタイムＴＤ２の長さが異なっており、図９がもっとも短く、図１１が最も長い。
【0070】
デッドタイムＴＤ２に遷移した時刻ｔ０を基準とする。第１タイミングｔｘは、基準時刻ｔ０から、ある時間τ経過後であり、この時間τが調節される。第２タイミングｔｙは、第１タイミングｔｘよりも所定時間Δｔ１、後に定められる。また第１状態φ１に遷移するタイミングｔ１は、第２タイミングｔｙよりも所定時間Δｔ２、後に定められる。デッドタイムＴＤ２の長さは、τ＋Δｔ１＋Δｔ２である。
【0071】
図９では、第１スイッチングノードＳＷ１の充電区間において、２つのタイミングｔｘ、ｔｙが発生している。そのため、２つのタイミングにおけるスイッチング電圧ＶＳＷ１の電位差ΔＶは大きい。この状態では、第１スイッチＳ１がドレインソース間電圧が非ゼロの状態でターンオンするハードスイッチングが発生するため、デッドタイム調節回路２９０は、次のサイクル以降、遅延時間τを長くして、デッドタイムＴＤ２を引き延ばす。
【0072】
図１０では、第１タイミングｔｘは、スイッチング電圧ＶＳＷ１が上昇している区間に発生し、第２タイミングｔｙは、スイッチング電圧ＶＳＷ１がＶｉｎ／２＋Ｖｆまで到達した後に発生している。この状況では、２つのタイミングｔｘ，ｔｙにおけるスイッチング電圧ＶＳＷ１の電位差が小さくなっている。この状態では、第１スイッチＳ１をターンオンさせれば、ハードスイッチングを防止でき、さらにボディダイオードの導通損失を低減できる。つまり図１０の状態が、電位差ΔＶが最適値Ｖｏｐｔであるといえる。
【0073】
図１１では、第１タイミングｔｘおよび第２タイミングｔｙはいずれも、スイッチング電圧ＶＳＷ１がＶｉｎ／２＋Ｖｆまで到達した後に発生している。この状況では、２つのタイミングｔｘ，ｔｙにおけるスイッチング電圧ＶＳＷ１の電位差ΔＶはゼロである。図１１の動作モードでは、第１スイッチＳ１のボディダイオードに長い時間、第１コイル電流ＩＬ１が流れるため、損失が大きくなる。この場合、デッドタイム調節回路２９０は、次のサイクル以降、遅延時間τ、すなわちデッドタイムＴＤ２を短くする。
【0074】
以上がコントローラＩＣ２００の動作である。このコントローラＩＣ２００によれば、デッドタイムＴＤ２中の２つのタイミングｔｘ，ｔｙにおけるスイッチング電圧ＶＳＷ１の電位差ΔＶが小さくなるように、デッドタイムＴＤ２の長さ（遅延時間τ）を最適化することで、低損失なスイッチングが可能となる。
【0075】
図１１に示すように、電位差ΔＶがゼロの状態は、デッドタイムＴＤ２が長すぎることを意味する。したがって、電位差ΔＶは非ゼロでなるべく小さいことが好ましい。そこでデッドタイム調節回路２９０は、電位差ΔＶが、非ゼロの小さい目標レベルＶｏｐｔに近づくように、遅延時間τを調節してもよい。
【0076】
なお、制御ロジック回路２１０とデッドタイム調節回路２９０の間で送受信される信号の種類は限定されない。たとえばデッドタイム調節回路２９０は、デッドタイムの長さを示すデジタル値ＤＴを、制御ロジック回路２１０に供給し、制御ロジック回路２１０がデジタル値ＤＴにもとづいて、遷移を行ってもよい。
【0077】
あるいはデッドタイム調節回路２９０は、デッドタイムの長さを測定し、デッドタイムの終了のタイミングｔ１を示すタイミング信号ｔ１を、制御ロジック回路２１０に供給してもよい。制御ロジック回路２１０は、このタイミング信号ｔ１をトリガとして、デッドタイムＴＤ２から第１状態φ１に遷移してもよい。
【0078】
図１２は、一実施例に係るコントローラＩＣ２００Ａを備える直列キャパシタ降圧コンバータ１００Ａの回路図である。デッドタイム調節回路２９０Ａは、サンプルホールド回路２９２＿１，２９２＿２、減算器２９４、調節部２９６、タイマー２９８を備える。デッドタイム調節回路２９０Ａは、アナログ回路で構成してもよいし、デジタル回路で構成してもよい。
【0079】
タイマー２９８には、遅延時間τを示す信号が入力されている。タイマー２９８は、タイミング信号ｔ０をトリガーとして時間測定を開始し、第１タイミングｔｘ、第２タイミングｔｙおよび遷移タイミングｔ１を示すタイミング信号を生成する。
【0080】
サンプルホールド回路２９２＿１は、第１タイミングｔｘにおいてスイッチング電圧ＶＳＷ１をサンプルホールドする。サンプルホールド回路２９２＿２は、第２タイミングｔｙにおいてスイッチング電圧ＶＳＷ１をサンプルホールドする。
【0081】
減算器２９４は、サンプルホールド回路２９２＿１，２９２＿２によってサンプルホールドされたスイッチング電圧ＶＳＷ１の差分である電位差ΔＶを生成する。調節部２９６は、差分ΔＶにもとづいて、遅延時間τ（デッドタイムの長さＴＤ２）を増減する。たとえば、調節部２９６は、電位差ΔＶが、所定の目標値（しきい値）Ｖｏｐｔより大きい場合、デッドタイムτを長くし、電位差ΔＶが、目標値Ｖｏｐｔより小さい場合、デッドタイムτを長くしてもよい。たとえば調節部２９６は、電位差ΔＶと目標値Ｖｏｐｔを比較する比較器と、比較器の出力に応じてカウント値が増減するアップダウンカウンタと、を含んでもよい。
【0082】
あるいは調節部２９６は、電位差ΔＶと目標値Ｖｏｐｔの誤差がゼロに近づくように、フィードバック制御によってデッドタイムτの長さを調節してもよい。調節部２９６をアナログ回路で構成する場合、調節部２９６は、エラーアンプを含みうる。調節部２９６をデジタル回路で構成する場合、調節部２９６は、ＰＩ（比例・積分）コントローラなどで構成できる。
【0083】
ここまでは、第２状態φ２から第１状態φ１への遷移途中のデッドタイムＴＤ２の調節について説明した。コントローラＩＣ２００Ａは、第１状態φ１から第２状態φ２への遷移途中のもう一方のデッドタイムＴＤ１の長さを、調節したデッドタイムＴＤ２の長さに揃えてもよい。あるいは以下で説明するように、デッドタイムＴＤ１の調節も同様に行うことができる。
【0084】
図１３は、変形例１に係るコントローラＩＣ２００Ｂのブロック図である。コントローラＩＣ２００Ｂは、デッドタイム調節回路２９０に代えて、デッドタイム調節回路２９１を備える。コントローラＩＣ２００Ｂの電圧検出ピンＶＳ２は、第２スイッチングノードＳＷ２と接続され、スイッチング電圧ＶＳＷ２が入力される。
【0085】
制御ロジック回路２１０は、デッドタイムＴＤ１に遷移するタイミングｔ２を示すタイミング信号（ｔ２と符号を付す）を、デッドタイム調節回路２９１に供給する。
【0086】
デッドタイム調節回路２９１は、デッドタイムＴＤ１に移行すると、タイミングｔ２を基点として定めたデッドタイムＴＤ２内の第１タイミングｔｘと第２タイミングｔｙにおけるスイッチング電圧ＶＳＷ２を検出する。
【0087】
デッドタイム調節回路２９１は、デッドタイムＴＤ１の長さを、当該デッドタイムＴＤ１中に定められた第１タイミングｔｘおよび第２タイミングｔｙそれぞれにおける第２スイッチング電圧ＶＳＷ２（ｘ）およびＶＳＷ２（ｙ）にもとづいて調節する。デッドタイム調節回路２９１は、デッドタイムＴＤ１の終点を示すタイミング信号ｔ３（もしくはデッドタイムの長さを示すデータ）を制御ロジック回路２１０に供給する。
【0088】
この構成によれば、スイッチング電圧ＶＳＷ２にもとづいて、デッドタイムＴＤ１の長さを最適化できる。コントローラＩＣ２００Ｂは、もう一方のデッドタイムＴＤ２の長さを、最適化したデッドタイムＴＤ１の長さと等しくしてもよい。
【0089】
図１４は、変形例２に係るコントローラＩＣ２００Ｃを備える直列キャパシタ降圧コンバータ１００Ｃのブロック図である。コントローラＩＣ２００Ｃは、２つのデッドタイム調節回路２９０，２９１を備える。
【0090】
図１４の変形例によれば、２つのデッドタイムＴＤ１，ＴＤ２の長さを独立に最適化できる。
【0091】
（用途）
図１５は、直列キャパシタ降圧コンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００の好適な一例はサーバーである。元来、サーバーには１２Ｖの電源線が引き込まれていたため、内部回路７１０は１２Ｖで動作するように設計されている。内部回路７１０は、ＣＰＵ（Central Processing Unit）やメモリ、ＬＡＮ（Local Area Network）のインタフェース回路と、１２Ｖの電圧を降圧するＤＣ／ＤＣコンバータなどを含みうる。
図１５は、直列キャパシタ降圧コンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００の好適な一例はサーバーである。元来、サーバーには１２Ｖの電源線が引き込まれていたため、内部回路７１０は１２Ｖで動作するように設計されている。内部回路７１０は、ＣＰＵ（Central Processing Unit）やメモリ、ＬＡＮ（Local Area Network）のインタフェース回路と、１２Ｖの電圧を降圧するＤＣ／ＤＣコンバータなどを含みうる。
【0092】
近年、電線に流れる電流を減らすために、バス電圧を１２Ｖから４８Ｖに置き換える動きが進められている。この場合に、４８Ｖの電源電圧を１２Ｖに降圧する電源回路７２０が必要となる。上述したゲインが１／４倍の直列キャパシタ降圧コンバータ１００は、こうした電源回路７２０に好適に用いることができる。
【0093】
電子機器７００はサーバーに限定されず、車載機器であってもよい。従来の自動車のバッテリは１２Ｖあるいは２４Ｖが主流であるが、ハイブリッド車両では、４８Ｖシステムが採用される場合があり、この場合も４８Ｖのバッテリ電圧を、１２Ｖに変換する電源回路が必要とされる。このような場合に、１／４倍の直列キャパシタ降圧コンバータ１００を好適に利用することができる。
【0094】
その他、電子機器７００は、産業機器、ＯＡ機器であってもよいし、オーディオ機器などの民生機器であってもよい。
【0095】
（付記）
本開示に含まれる技術は、以下のように把握することができる。
本開示に含まれる技術は、以下のように把握することができる。
【0096】
（項目１）
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記第１スイッチングノードと前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視し、前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するデッドタイム調節回路と、
を備える、コントローラ回路。
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記第１スイッチングノードと前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視し、前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するデッドタイム調節回路と、
を備える、コントローラ回路。
【0097】
（項目２）
前記デッドタイム調節回路は、前記第１タイミングにおける前記第１スイッチング電圧と、前記第２タイミングにおける前記第１スイッチング電圧の電位差を検出し、前記電位差と所定のしきい値の比較結果にもとづいて、前記デッドタイムの長さを調節する、項目１に記載のコントローラ回路。
前記デッドタイム調節回路は、前記第１タイミングにおける前記第１スイッチング電圧と、前記第２タイミングにおける前記第１スイッチング電圧の電位差を検出し、前記電位差と所定のしきい値の比較結果にもとづいて、前記デッドタイムの長さを調節する、項目１に記載のコントローラ回路。
【0098】
（項目３）
前記デッドタイム調節回路は、前記電位差が前記しきい値より大きいとき、前記デッドタイムの長さを長くする、項目２に記載のコントローラ回路。
前記デッドタイム調節回路は、前記電位差が前記しきい値より大きいとき、前記デッドタイムの長さを長くする、項目２に記載のコントローラ回路。
【0099】
（項目４）
前記デッドタイム調節回路は、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを短くする、項目３に記載のコントローラ回路。
前記デッドタイム調節回路は、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを短くする、項目３に記載のコントローラ回路。
【0100】
（項目５）
前記デッドタイム調節回路は、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを維持する、項目３に記載のコントローラ回路。
前記デッドタイム調節回路は、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを維持する、項目３に記載のコントローラ回路。
【0101】
（項目６）
前記デッドタイム調節回路は、前記第１スイッチングノードおよび前記第２スイッチングノードの他方に生ずる第２スイッチング電圧をさらに監視し、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、を、前記第１スイッチング電圧および前記第２スイッチング電圧にもとづいて独立に調節する、項目１に記載のコントローラ回路。
前記デッドタイム調節回路は、前記第１スイッチングノードおよび前記第２スイッチングノードの他方に生ずる第２スイッチング電圧をさらに監視し、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、を、前記第１スイッチング電圧および前記第２スイッチング電圧にもとづいて独立に調節する、項目１に記載のコントローラ回路。
【0102】
（項目７）
前記デッドタイム調節回路は、前記第１スイッチング電圧のみを監視し、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、の両方を、前記第１スイッチング電圧にもとづいて調節する、項目１に記載のコントローラ回路。
前記デッドタイム調節回路は、前記第１スイッチング電圧のみを監視し、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、の両方を、前記第１スイッチング電圧にもとづいて調節する、項目１に記載のコントローラ回路。
【0103】
（項目８）
ひとつの半導体基板に一体集積化される、項目１から７のいずれかに記載のコントローラ回路。
ひとつの半導体基板に一体集積化される、項目１から７のいずれかに記載のコントローラ回路。
【0104】
（項目９）
直列キャパシタ降圧コンバータの主回路と、
前記主回路を駆動する項目１から８のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
直列キャパシタ降圧コンバータの主回路と、
前記主回路を駆動する項目１から８のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
【0105】
（項目１０）
直列キャパシタ降圧コンバータの制御方法であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すステップと、
前記第１スイッチングノードおよび前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視するステップと、
前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するステップと、
を備える、制御方法。
直列キャパシタ降圧コンバータの制御方法であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すステップと、
前記第１スイッチングノードおよび前記第２スイッチングノードの一方に生ずる第１スイッチング電圧を監視するステップと、
前記デッドタイムの長さを、当該デッドタイム中に定められた第１タイミングおよび第２タイミングそれぞれにおける前記第１スイッチング電圧にもとづいて調節するステップと、
を備える、制御方法。
【0106】
（項目１１）
前記調節するステップは、前記第１タイミングにおける前記第１スイッチング電圧と、前記第２タイミングにおける前記第１スイッチング電圧の電位差を検出し、前記電位差と所定のしきい値の比較結果にもとづいて、前記デッドタイムの長さを調節する、項目１０に記載の制御方法。
前記調節するステップは、前記第１タイミングにおける前記第１スイッチング電圧と、前記第２タイミングにおける前記第１スイッチング電圧の電位差を検出し、前記電位差と所定のしきい値の比較結果にもとづいて、前記デッドタイムの長さを調節する、項目１０に記載の制御方法。
【0107】
（項目１２）
前記調節するステップは、前記電位差が前記しきい値より大きいとき、前記デッドタイムの長さを長くする、項目１１に記載の制御方法。
前記調節するステップは、前記電位差が前記しきい値より大きいとき、前記デッドタイムの長さを長くする、項目１１に記載の制御方法。
【0108】
（項目１３）
前記調節するステップは、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを短くする、項目１２に記載の制御方法。
前記調節するステップは、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを短くする、項目１２に記載の制御方法。
【0109】
（項目１４）
前記調節するステップは、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを維持する、項目１２に記載の制御方法。
前記調節するステップは、前記電位差が前記しきい値より小さいとき、前記デッドタイムの長さを維持する、項目１２に記載の制御方法。
【0110】
（項目１５）
前記第１スイッチングノードおよび前記第２スイッチングノードの他方に生ずる第２スイッチング電圧をさらに監視するステップをさらに備え、
前記調節するステップは、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、を、前記第１スイッチング電圧および前記第２スイッチング電圧にもとづいて独立に調節する、項目１０に記載の制御方法。
前記第１スイッチングノードおよび前記第２スイッチングノードの他方に生ずる第２スイッチング電圧をさらに監視するステップをさらに備え、
前記調節するステップは、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、を、前記第１スイッチング電圧および前記第２スイッチング電圧にもとづいて独立に調節する、項目１０に記載の制御方法。
【0111】
（項目１６）
前記調節するステップは、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、の両方を、前記第１スイッチング電圧にもとづいて調節する、項目１０に記載の制御方法。
前記調節するステップは、前記第１状態から前記第２状態に遷移する間の第１デッドタイムの長さと、前記第２状態から前記第１状態に遷移する間の第２デッドタイムの長さと、の両方を、前記第１スイッチング電圧にもとづいて調節する、項目１０に記載の制御方法。
【0112】
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
【符号の説明】
【0113】
１００ 直列キャパシタ降圧コンバータ
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ 主回路
１１２ カップルドインダクタ
Ｌｋ 漏れインダクタンス
Ｌｍ 励磁インダクタンス
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｃｒ 直列キャパシタ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｃｏｕｔ 出力キャパシタ
２００ コントローラＩＣ
２１０ 制御ロジック回路
ＤＲ ドライバ
２９０，２９１ デッドタイム調節回路
２９２ サンプルホールド回路
２９４ 減算器
２９６ 調節部
２９８ タイマー
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ 主回路
１１２ カップルドインダクタ
Ｌｋ 漏れインダクタンス
Ｌｍ 励磁インダクタンス
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｃｒ 直列キャパシタ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｃｏｕｔ 出力キャパシタ
２００ コントローラＩＣ
２１０ 制御ロジック回路
ＤＲ ドライバ
２９０，２９１ デッドタイム調節回路
２９２ サンプルホールド回路
２９４ 減算器
２９６ 調節部
２９８ タイマー
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】