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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024024581
(43)【公開日】2024-02-22
(54)【発明の名称】半導体素子及びその製造方法
(51)【国際特許分類】
H01L 21/8238 20060101AFI20240215BHJP
H10B 51/30 20230101ALI20240215BHJP
H01L 21/336 20060101ALI20240215BHJP
【ＦＩ】
H01L27/092 D
H10B51/30
H01L27/092 A
H01L27/092 C
H01L29/78 301G
H01L29/78 301H
H01L29/78 301X
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023081091
(22)【出願日】2023-05-16
(31)【優先権主張番号】10-2022-0099142
(32)【優先日】2022-08-09
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】劉 賢▲かん▼
(72)【発明者】
【氏名】李 善英
(72)【発明者】
【氏名】全 夏英
(72)【発明者】
【氏名】全 輝錫
(72)【発明者】
【氏名】車 知勳
【テーマコード（参考）】
5F048
5F083
5F140
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AB03
5F048AC03
5F048BA01
5F048BA14
5F048BB01
5F048BB02
5F048BB03
5F048BB09
5F048BB11
5F048BC01
5F048BC15
5F048BD01
5F048BD06
5F048BD10
5F048BF02
5F048BF06
5F048BF07
5F048BF15
5F048BF16
5F048BF17
5F048BG13
5F048DA24
5F048DA30
5F083FR05
5F083GA10
5F083JA02
5F083JA05
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083PR03
5F083PR40
5F083ZA28
5F140AA39
5F140AB03
5F140AB04
5F140AC01
5F140AC28
5F140AC33
5F140BA01
5F140BA03
5F140BA05
5F140BB01
5F140BB05
5F140BB06
5F140BC15
5F140BD09
5F140BD11
5F140BD13
5F140BE03
5F140BF10
5F140BF15
5F140BF17
5F140BF42
5F140BG04
5F140BG36
5F140BH02
5F140BH05
5F140BH06
5F140BH08
5F140BJ08
5F140BJ15
5F140BJ17
5F140BJ27
5F140BK09
5F140BK12
5F140BK18
5F140BK27
5F140CA02
5F140CA03
5F140CB04
5F140CC03
5F140CF04
(57)【要約】 （修正有）
【課題】信頼性及び電気的特性が向上された半導体素子を提供する。
【解決手段】半導体素子は、互いに隣接するＮＭＯＳＦＥＴ領域ＡＲ１及びＰＭＯＳＦＥＴ領域ＡＲ２を含む基板１００と、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域上の第１、第２チャンネルパターンＣＨ１、ＣＨ２と、第１、第２チャンネルパターンの各々に互いに離隔されて垂直に積層された複数の半導体パターンＳＰ１～ＳＰ３を含み、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域上に提供されて第１、第２チャンネルパターンに連結される第１、第２ソース／ドレーンパターン２と、第１、第２チャンネルパターン上のゲート電極ＧＥと、を含む。ゲート電極は、第１、第２チャンネルパターンの互いに隣接する半導体パターンの間に介在された内側電極ＰＯ１～ＰＯ３と、を含み、第１チャンネルパターンの内側電極は、第２チャンネルパターンの内側電極の上面に比べてさらに凸である。
【選択図】図５Ｄ
【解決手段】半導体素子は、互いに隣接するＮＭＯＳＦＥＴ領域ＡＲ１及びＰＭＯＳＦＥＴ領域ＡＲ２を含む基板１００と、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域上の第１、第２チャンネルパターンＣＨ１、ＣＨ２と、第１、第２チャンネルパターンの各々に互いに離隔されて垂直に積層された複数の半導体パターンＳＰ１～ＳＰ３を含み、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域上に提供されて第１、第２チャンネルパターンに連結される第１、第２ソース／ドレーンパターン２と、第１、第２チャンネルパターン上のゲート電極ＧＥと、を含む。ゲート電極は、第１、第２チャンネルパターンの互いに隣接する半導体パターンの間に介在された内側電極ＰＯ１～ＰＯ３と、を含み、第１チャンネルパターンの内側電極は、第２チャンネルパターンの内側電極の上面に比べてさらに凸である。
【選択図】図５Ｄ
【特許請求の範囲】
【請求項1】
互いに隣接するＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域を含む基板と、
前記ＮＭＯＳＦＥＴ領域上の第１チャンネルパターン及び前記ＰＭＯＳＦＥＴ領域上の第２チャンネルパターンであって、第１及び第２チャンネルパターンの各々は、互いに離隔されて垂直に積層された複数の半導体パターンを含む、第１チャンネルパターン及び第２チャンネルパターンと、
前記ＮＭＯＳＦＥＴ領域上に提供されて前記第１チャンネルパターンに連結される第１ソース／ドレーンパターン及び前記ＰＭＯＳＦＥＴ領域上に提供されて前記第２チャンネルパターンに連結される第２ソース／ドレーンパターンと、
前記第１及び第２チャンネルパターン上のゲート電極と、を含み、
前記ゲート電極は、
前記第１チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第１内側電極と、
前記第２チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第２内側電極と、を含み、
前記第１内側電極の上面は、前記第２内側電極の上面に比べてさらに凸である、
半導体素子。
前記ＮＭＯＳＦＥＴ領域上の第１チャンネルパターン及び前記ＰＭＯＳＦＥＴ領域上の第２チャンネルパターンであって、第１及び第２チャンネルパターンの各々は、互いに離隔されて垂直に積層された複数の半導体パターンを含む、第１チャンネルパターン及び第２チャンネルパターンと、
前記ＮＭＯＳＦＥＴ領域上に提供されて前記第１チャンネルパターンに連結される第１ソース／ドレーンパターン及び前記ＰＭＯＳＦＥＴ領域上に提供されて前記第２チャンネルパターンに連結される第２ソース／ドレーンパターンと、
前記第１及び第２チャンネルパターン上のゲート電極と、を含み、
前記ゲート電極は、
前記第１チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第１内側電極と、
前記第２チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第２内側電極と、を含み、
前記第１内側電極の上面は、前記第２内側電極の上面に比べてさらに凸である、
半導体素子。
【請求項2】
前記第１内側電極と前記第２内側電極は、互いに同一なティアに位置する、請求項１に記載の半導体素子。
【請求項3】
前記第１内側電極の底面は、前記第２内側電極の底面に比べてさらに凸である、請求項１に記載の半導体素子。
【請求項4】
前記第１内側電極の幅は、前記第２内側電極の幅より大きい、請求項１に記載の半導体素子。
【請求項5】
前記第１チャンネルパターンの前記半導体パターンは、前記第１内側電極の前記上面に隣接する第１半導体パターンを含み、
前記第２チャンネルパターンの前記半導体パターンは、前記第２内側電極の前記上面に隣接する第２半導体パターンを含み、
前記第１半導体パターンの中心部の厚さは、前記第２半導体パターンの中心部の厚さより小さい、
請求項１に記載の半導体素子。
前記第２チャンネルパターンの前記半導体パターンは、前記第２内側電極の前記上面に隣接する第２半導体パターンを含み、
前記第１半導体パターンの中心部の厚さは、前記第２半導体パターンの中心部の厚さより小さい、
請求項１に記載の半導体素子。
【請求項6】
前記第１半導体パターンのサイド部の厚さに対する前記第１半導体パターンの前記中心部の前記厚さの比は、０．２乃至０．８である、請求項５に記載の半導体素子。
【請求項7】
前記第２半導体パターンのサイド部の厚さに対する前記第２半導体パターンの前記中心部の前記厚さの比は、０．８乃至１．０である、請求項５に記載の半導体素子。
【請求項8】
前記第１半導体パターンのサイド部の厚さは、前記第２半導体パターンのサイド部の厚さと実質的に同一である、請求項５に記載の半導体素子。
【請求項9】
前記第１内側電極は、目形状を有し、
前記第１半導体パターンは、ダンベル形状を有する、
請求項５に記載の半導体素子。
前記第１半導体パターンは、ダンベル形状を有する、
請求項５に記載の半導体素子。
【請求項10】
前記ＮＭＯＳＦＥＴ領域及び前記ＰＭＯＳＦＥＴ領域の間のトレンチを満たす素子分離膜をさらに含み、
前記ゲート電極下の前記素子分離膜の上面は、不連続的に高さが変化する階段式構造を含む、
請求項１に記載の半導体素子。
前記ゲート電極下の前記素子分離膜の上面は、不連続的に高さが変化する階段式構造を含む、
請求項１に記載の半導体素子。
【請求項11】
活性パターンを含む基板と、
前記活性パターン上のチャンネルパターンであって、互いに離隔されて垂直に積層された複数の半導体パターンを含む、チャンネルパターンと、
前記複数の半導体パターンに連結されたソース／ドレーンパターンと、
前記複数の半導体パターン上のゲート電極と、を含み、
前記ゲート電極は、互いに隣接する第１内側電極及び第２内側電極を含み、
前記複数の半導体パターンは、前記第１及び第２内側電極の間に介在された第１半導体パターンを含み、
前記第１半導体パターンは、
前記第１内側電極の凸である上面と前記第２内側電極の凸である底面との間に介在された中心部と、
前記ソース／ドレーンパターンに連結されたサイド部と、を含み、
前記中心部の厚さは、中央で最小値を有し、前記中央から前記サイド部に行くほど、漸進的に増加し、
前記サイド部の厚さに対する前記中心部の最小厚さの比は、０．２乃至０．８である、
半導体素子。
前記活性パターン上のチャンネルパターンであって、互いに離隔されて垂直に積層された複数の半導体パターンを含む、チャンネルパターンと、
前記複数の半導体パターンに連結されたソース／ドレーンパターンと、
前記複数の半導体パターン上のゲート電極と、を含み、
前記ゲート電極は、互いに隣接する第１内側電極及び第２内側電極を含み、
前記複数の半導体パターンは、前記第１及び第２内側電極の間に介在された第１半導体パターンを含み、
前記第１半導体パターンは、
前記第１内側電極の凸である上面と前記第２内側電極の凸である底面との間に介在された中心部と、
前記ソース／ドレーンパターンに連結されたサイド部と、を含み、
前記中心部の厚さは、中央で最小値を有し、前記中央から前記サイド部に行くほど、漸進的に増加し、
前記サイド部の厚さに対する前記中心部の最小厚さの比は、０．２乃至０．８である、
半導体素子。
【請求項12】
前記第１内側電極の前記凸である上面は、前記第１半導体パターンの底面に第１チャンネルリセスを定義し、
前記第２内側電極の前記凸である底面は、前記第１半導体パターンの上面に第２チャンネルリセスを定義し、
前記第１チャンネルリセスのリセス深さは、前記第２チャンネルリセスのリセス深さと異なる、
請求項１１に記載の半導体素子。
前記第２内側電極の前記凸である底面は、前記第１半導体パターンの上面に第２チャンネルリセスを定義し、
前記第１チャンネルリセスのリセス深さは、前記第２チャンネルリセスのリセス深さと異なる、
請求項１１に記載の半導体素子。
【請求項13】
前記第１及び第２内側電極の各々は、目形状を有し、
前記第１半導体パターンは、ダンベル形状を有する、
請求項１１に記載の半導体素子。
前記第１半導体パターンは、ダンベル形状を有する、
請求項１１に記載の半導体素子。
【請求項14】
前記ゲート電極は、前記第２内側電極上の第３内側電極をさらに含み、
前記複数の半導体パターンは、前記第２及び第３内側電極の間に介在された第２半導体パターンをさらに含み、
前記第２半導体パターンの中心部の最小厚さは、前記第１半導体パターンの前記中心部の前記最小厚さと異なる、
請求項１１に記載の半導体素子。
前記複数の半導体パターンは、前記第２及び第３内側電極の間に介在された第２半導体パターンをさらに含み、
前記第２半導体パターンの中心部の最小厚さは、前記第１半導体パターンの前記中心部の前記最小厚さと異なる、
請求項１１に記載の半導体素子。
【請求項15】
前記第２半導体パターンのサイド部の厚さは、前記第１半導体パターンの前記サイド部の前記厚さと実質的に同一である、請求項１４に記載の半導体素子。
【請求項16】
互いに隣接するＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域を含む基板と、
前記ＮＭＯＳＦＥＴ領域及び前記ＰＭＯＳＦＥＴ領域の間のトレンチを満たす素子分離膜と、
前記ＮＭＯＳＦＥＴ領域上の第１チャンネルパターン及び前記ＰＭＯＳＦＥＴ領域上の第２チャンネルパターンであって、第１及び第２チャンネルパターンの各々は、互いに離隔されて垂直に積層された複数の半導体パターンを含む、第１チャンネルパターン及び第２チャンネルパターンと、
前記ＮＭＯＳＦＥＴ領域上に提供されて前記第１チャンネルパターンに連結される第１ソース／ドレーンパターン及び前記ＰＭＯＳＦＥＴ領域上に提供されて前記第２チャンネルパターンに連結される第２ソース／ドレーンパターンと、
前記第１及び第２チャンネルパターン上のゲート電極と、
前記第１及び第２内側電極各々を囲むゲート絶縁膜と、
前記ゲート電極の側壁上のゲートスペーサーと、
前記ゲート電極の上面上のゲートキャッピングパターンと、
前記ゲートキャッピングパターン上の層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース／ドレーンパターンに電気的に連結される活性コンタクトと、
前記活性コンタクトと前記ソース／ドレーンパターンとの間に介在された金属－半導体化合物層と、
前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、
前記層間絶縁膜上の第１金属層であって、パワー配線、及び前記活性コンタクト及び前記ゲートコンタクトに各々電気的に連結される第１配線を含む、第１金属層と、
前記第１金属層上の第２金属層と、を含み、
前記第２金属層は、前記第１金属層と電気的に連結される第２配線を含み、
前記ゲート電極は、
前記第１チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第１内側電極と、
前記第２チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第２内側電極と、を含み、
前記第１チャンネルパターンは、前記第１内側電極の凸である上面に隣接する第１半導体パターンを含み、
前記第２チャンネルパターンは、前記第２内側電極の上面に隣接する第２半導体パターンを含み、
前記第１内側電極の最大厚さは、前記第２内側電極の最大厚さより大きく、
前記第１半導体パターンの最小厚さは、前記第２半導体パターンの最小厚さより小さい、
半導体素子。
前記ＮＭＯＳＦＥＴ領域及び前記ＰＭＯＳＦＥＴ領域の間のトレンチを満たす素子分離膜と、
前記ＮＭＯＳＦＥＴ領域上の第１チャンネルパターン及び前記ＰＭＯＳＦＥＴ領域上の第２チャンネルパターンであって、第１及び第２チャンネルパターンの各々は、互いに離隔されて垂直に積層された複数の半導体パターンを含む、第１チャンネルパターン及び第２チャンネルパターンと、
前記ＮＭＯＳＦＥＴ領域上に提供されて前記第１チャンネルパターンに連結される第１ソース／ドレーンパターン及び前記ＰＭＯＳＦＥＴ領域上に提供されて前記第２チャンネルパターンに連結される第２ソース／ドレーンパターンと、
前記第１及び第２チャンネルパターン上のゲート電極と、
前記第１及び第２内側電極各々を囲むゲート絶縁膜と、
前記ゲート電極の側壁上のゲートスペーサーと、
前記ゲート電極の上面上のゲートキャッピングパターンと、
前記ゲートキャッピングパターン上の層間絶縁膜と、
前記層間絶縁膜を貫通して前記ソース／ドレーンパターンに電気的に連結される活性コンタクトと、
前記活性コンタクトと前記ソース／ドレーンパターンとの間に介在された金属－半導体化合物層と、
前記層間絶縁膜及び前記ゲートキャッピングパターンを貫通して、前記ゲート電極と電気的に連結されるゲートコンタクトと、
前記層間絶縁膜上の第１金属層であって、パワー配線、及び前記活性コンタクト及び前記ゲートコンタクトに各々電気的に連結される第１配線を含む、第１金属層と、
前記第１金属層上の第２金属層と、を含み、
前記第２金属層は、前記第１金属層と電気的に連結される第２配線を含み、
前記ゲート電極は、
前記第１チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第１内側電極と、
前記第２チャンネルパターンの互いに隣接する前記半導体パターンの間に介在された第２内側電極と、を含み、
前記第１チャンネルパターンは、前記第１内側電極の凸である上面に隣接する第１半導体パターンを含み、
前記第２チャンネルパターンは、前記第２内側電極の上面に隣接する第２半導体パターンを含み、
前記第１内側電極の最大厚さは、前記第２内側電極の最大厚さより大きく、
前記第１半導体パターンの最小厚さは、前記第２半導体パターンの最小厚さより小さい、
半導体素子。
【請求項17】
前記第１半導体パターンは、前記第１ソース／ドレーンパターンに連結されるサイド部を含み、
前記サイド部の厚さに対する前記第１半導体パターンの前記最小厚さの比は、０．２乃至０．８である、
請求項１６に記載の半導体素子。
前記サイド部の厚さに対する前記第１半導体パターンの前記最小厚さの比は、０．２乃至０．８である、
請求項１６に記載の半導体素子。
【請求項18】
前記第２半導体パターンは、前記第２ソース／ドレーンパターンに連結されるサイド部を含み、
前記サイド部の厚さに対する前記第２半導体パターンの前記最小厚さの比は、０．８乃至１．０である、
請求項１６に記載の半導体素子。
前記サイド部の厚さに対する前記第２半導体パターンの前記最小厚さの比は、０．８乃至１．０である、
請求項１６に記載の半導体素子。
【請求項19】
前記第１半導体パターンは、前記第１ソース／ドレーンパターンに連結される第１サイド部を含み、
前記第２半導体パターンは、前記第２ソース／ドレーンパターンに連結される第２サイド部を含み、
前記第１サイド部の厚さは、前記第２サイド部の厚さと実質的に同一である、
請求項１６に記載の半導体素子。
前記第２半導体パターンは、前記第２ソース／ドレーンパターンに連結される第２サイド部を含み、
前記第１サイド部の厚さは、前記第２サイド部の厚さと実質的に同一である、
請求項１６に記載の半導体素子。
【請求項20】
前記第１内側電極の前記凸である上面は、前記第２内側電極の前記上面に比べてさらに凸である、請求項１６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体素子及びその製造方法に関し、さらに詳細には電界効果トランジスタを含む半導体素子及びその製造方法に関する。
【背景技術】
【0002】
半導体素子はＭＯＳ電界効果トランジスタ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） ＦＥＴ）で構成された集積回路を含む。半導体素子のサイズ及びデザインルール（Ｄｅｓｉｇｎ ｒｕｌｅ）がだんだん縮小されることにつれ、ＭＯＳ電界効果トランジスタのサイズ縮小（ｓｃａｌｅ ｄｏｗｎ）もますます加速化されている。ＭＯＳ電界効果トランジスタのサイズ縮小に応じて半導体素子の動作特性が低下されることができる。したがって、半導体素子の高集積化による限界を克服しながら、より優れた性能の半導体素子を形成するための様々な方法が研究されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０，７００，０６４Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は信頼性及び電気的特性が向上された半導体素子を提供することにある。
【0005】
本発明が解決しようとする他の課題は信頼性及び電気的特性が向上された半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
本発明の概念による半導体素子は、互いに隣接するＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域を含む基板と、ＮＭＯＳＦＥＴ領域上の第１チャンネルパターン及びＰＭＯＳＦＥＴ領域上の第２チャンネルパターンと、第１及び第２チャンネルパターンの各々は互いに離隔されて垂直に積層された複数の半導体パターンを含み、ＮＭＯＳＦＥＴ領域上に提供されて第１チャンネルパターンに連結される第１ソース／ドレーンパターン及びＰＭＯＳＦＥＴ領域上に提供されて第２チャンネルパターンに連結される第２ソース／ドレーンパターンと、第１及び第２チャンネルパターン上のゲート電極と、を含むことができる。ゲート電極は、第１チャンネルパターンの互いに隣接する半導体パターンの間に介在された第１内側電極と、第２チャンネルパターンの互いに隣接する半導体パターンの間に介在された第２内側電極と、を含むことができる。第１内側電極の上面は、第２内側電極の上面に比べてさらに凸であることができる。
【0007】
本発明の他の概念による半導体素子は、活性パターンを含む基板；活性パターン上のチャンネルパターンと、チャンネルパターンは互いに離隔されて垂直に積層された複数の半導体パターンを含み、複数の半導体パターンに連結されたソース／ドレーンパターンと、複数の半導体パターン上のゲート電極を含むことができる。ゲート電極は互いに隣接する第１内側電極及び第２内側電極を含み、複数の半導体パターンは第１及び第２内側電極の間に介在された第１半導体パターンを含み、第１半導体パターンは、第１内側電極の凸である上面と第２内側電極の凸である底面の間に介在された中心部と、ソース／ドレーンパターンに連結されたサイド部と、を含むことができる。中心部の厚さは中央で最小値を有し、中央でサイド部に行くほど、漸進的に増加し、サイド部の厚さに対する中心部の最小厚さの比は０．２乃至０．８であり得る。
【0008】
本発明のその他の概念による半導体素子は、互いに隣接するＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域を含む基板と、ＮＭＯＳＦＥＴ領域及びＰＭＯＳＦＥＴ領域の間のトレンチを満たす素子分離膜と、ＮＭＯＳＦＥＴ領域上の第１チャンネルパターン及びＰＭＯＳＦＥＴ領域上の第２チャンネルパターンと、第１及び第２チャンネルパターンの各々は互いに離隔されて垂直に積層された複数の半導体パターンを含み、ＮＭＯＳＦＥＴ領域上に提供されて第１チャンネルパターンに連結される第１ソース／ドレーンパターン及びＰＭＯＳＦＥＴ領域上に提供されて第２チャンネルパターンに連結される第２ソース／ドレーンパターンと、第１及び第２チャンネルパターン上のゲート電極；第１及び第２内側電極各々を囲むゲート絶縁膜と、ゲート電極の側壁上のゲートスペーサーと、ゲート電極の上面上のゲートキャッピングパターンと、ゲートキャッピングパターン上の層間絶縁膜と、層間絶縁膜を貫通してソース／ドレーンパターンに電気的に連結される活性コンタクトと、活性コンタクトとソース／ドレーンパターンとの間に介在された金属－半導体化合物層と、層間絶縁膜及びゲートキャッピングパターンを貫通して、ゲート電極と電気的に連結されるゲートコンタクトと、層間絶縁膜上の第１金属層、第１金属層はパワー配線、及び活性コンタクト及びゲートコンタクトに各々電気的に連結される第１配線を含み、第１金属層上の第２金属層を含むことができる。第２金属層は第１金属層と電気的に連結される第２配線を含み、ゲート電極は、第１チャンネルパターンの互いに隣接する半導体パターンの間に介在された第１内側電極と、第２チャンネルパターンの互いに隣接する半導体パターンの間に介在された第２内側電極と、を含むことができる。第１チャンネルパターンは、第１内側電極の凸である上面に隣接する第１半導体パターンを含み、第２チャンネルパターンは、第２内側電極の上面に隣接する第２半導体パターンを含むことができる。第１内側電極の最大厚さは第２内側電極の最大厚さより大きく、第１半導体パターンの最小厚さは第２半導体パターンの最小厚さより小さいことができる。
【0009】
本発明のその他の概念による半導体素子の製造方法は、基板上に積層パターンを形成すること、積層パターンは互いに交互に積層された活性層及び犠牲層を含み、積層パターン上に第１方向に延長される犠牲パターンを形成することと、犠牲パターンをマスクに積層パターンを蝕刻して前記積層パターン内にリセスを形成することと、活性層はリセスによって露出される互いに隣接する半導体パターンを含み、リセスによって露出された互いに隣接する半導体パターンをシードとする選択的エピタキシアル成長工程を遂行して、リセスを満たすソース／ドレーンパターンを形成することと、犠牲パターン及び犠牲層を除去して、互いに隣接する半導体パターンの間に内側領域を形成することと、内側領域内にスペーサー膜を部分的に形成することと、スペーサー膜に対して乾式蝕刻工程を遂行して、スペーサー膜の垂直的方向への厚さを下げることと、互いに隣接する半導体パターンが露出される時までスペーサー膜に対して湿式蝕刻工程を遂行することと、内側領域内に内側電極を形成することと、を含むことができる。湿式蝕刻工程によって互いに隣接する半導体パターンが過蝕刻されて、内側領域は凸である底及び凸である上部を有することができる。
【発明の効果】
【0010】
本発明による３次元電界効果トランジスタは、ＮＭＯＳＦＥＴのナノシートがチャンネルリセスを含むことによって、有効チャンネル長さ（ｅｆｆｅｃｔｉｖｅ ｃｈａｎｎｅｌ ｌｅｎｇｔｈ、ＥＣＬ）が増加されることができる。したがって、本発明は短チャンネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を防止して素子の電気的特性を向上させることができる。
【0011】
本発明はＰＭＯＳＦＥＴのチャンネル厚さは相対的に厚く維持しながら、ＮＭＯＳＦＥＴのチャンネルのみが選択的にリセスしてその厚さを薄く調節することができる。したがって、ＰＭＯＳＦＥＴの性能の劣化（ｄｅｇｒａｄａｔｉｏｎ）なしでＮＭＯＳＦＥＴの電気的特性を向上させることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図2】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図3】本発明の実施形態による半導体素子のロジックセルを説明するための概念図である。
【図4】本発明の実施形態による半導体素子を説明するための平面図である。
【図7A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図7B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図8A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図8B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図9C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図10C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図11C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12A】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12B】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【図12C】本発明の実施形態による半導体素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【0013】
【0014】
図１を参照すれば、シングルハイトセル（Ｓｉｎｇｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＳＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２が提供されることができる。第１パワー配線Ｍ１＿Ｒ１はソース電圧ＶＳＳ、一例として接地電圧が提供される通路であり得る。第２パワー配線Ｍ１＿Ｒ２はドレーン電圧ＶＤＤ、一例としてパワー電圧が提供される通路であり得る。
【0015】
第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間にシングルハイトセルＳＨＣが定義されることができる。シングルハイトセルＳＨＣは１つの第１活性領域ＡＲ１及び１つの第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の中でいずれか１つはＰＭＯＳＦＥＴ領域であり得る。第１及び第２活性領域ＡＲ１、ＡＲ２の中で他の１つはＮＭＯＳＦＥＴ領域であり得る。再び言えば、シングルハイトセルＳＨＣは第１パワー配線Ｍ１＿Ｒ１及び第２パワー配線Ｍ１＿Ｒ２の間に提供されたＣＭＯＳ構造を有することができる。
【0016】
第１及び第２活性領域ＡＲ１、ＡＲ２の各々は第１方向Ｄ１に第１幅Ｗ１を有することができる。シングルハイトセルＳＨＣの第１方向Ｄ１への長さは第１高さＨＥ１として定義されることができる。第１高さＨＥ１は、第１パワー配線Ｍ１＿Ｒ１と第２パワー配線Ｍ１＿Ｒ２との間の距離（例えば、ピッチ）と実質的に同一であることができる。
【0017】
シングルハイトセルＳＨＣは１つのロジックセルを構成することができる。本明細書で、ロジックセルは特定機能を遂行する論理素子（例えば、ＡＮＤ、ＯＲ、ＸＯＲ、ＸＮＯＲ、ｉｎｖｅｒｔｅｒ等）を意味することができる。即ち、ロジックセルは論理素子を構成するためのトランジスタ及び前記トランジスタを互いに連結する配線を含むことができる。
【0018】
図２を参照すれば、ダブルハイトセル（Ｄｏｕｂｌｅ Ｈｅｉｇｈｔ Ｃｅｌｌ、ＤＨＣ）が提供されることができる。具体的に、基板１００上に第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第３パワー配線Ｍ１＿Ｒ３が提供されることができる。第１パワー配線Ｍ１＿Ｒ１は、第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間に配置されることができる。第３パワー配線Ｍ１＿Ｒ３はソース電圧ＶＳＳが提供される通路であり得る。
【0019】
第２パワー配線Ｍ１＿Ｒ２と第３パワー配線Ｍ１＿Ｒ３との間にダブルハイトセルＤＨＣが定義されることができる。ダブルハイトセルＤＨＣは２つの第１活性領域ＡＲ１及び２つの第２活性領域ＡＲ２を含むことができる。
【0020】
２つの第２活性領域ＡＲ２の中で１つは第２パワー配線Ｍ１＿Ｒ２に隣接することができる。２つの第２活性領域ＡＲ２の中で他の１つは第３パワー配線Ｍ１＿Ｒ３に隣接することができる。２つの第１活性領域ＡＲ１は第１パワー配線Ｍ１＿Ｒ１に隣接することができる。平面視において、第１パワー配線Ｍ１＿Ｒ１は２つの第１活性領域ＡＲ１の間に配置されることができる。
【0021】
ダブルハイトセルＤＨＣの第１方向Ｄ１への長さは第２高さＨＥ２として定義されることができる。第２高さＨＥ２は図１の第１高さＨＥ１の約２倍であり得る。ダブルハイトセルＤＨＣの２つの第１活性領域ＡＲ１は束ねられて１つの活性領域として動作することができる。
【0022】
本発明において、図２に示したダブルハイトセルＤＨＣはマルチハイトセルとして定義されることができる。図示されずが、マルチハイトセルは、セル高さがシングルハイトセルＳＨＣの約３倍であるトリプルハイトセルを含むことができる。
【0023】
図３を参照すれば、基板１００上に第１シングルハイトセルＳＨＣ１、第２シングルハイトセルＳＨＣ２、及びダブルハイトセルＤＨＣが二次元的に配置されることができる。第１シングルハイトセルＳＨＣ１は第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１及び第３パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ３の間に配置されることができる。第２シングルハイトセルＳＨＣ２は第１シングルハイトセルＳＨＣ１と第１方向Ｄ１に隣接することができる。
【0024】
ダブルハイトセルＤＨＣは第２及び第３パワー配線Ｍ１＿Ｒ２、Ｍ１＿Ｒ３の間に配置されることができる。ダブルハイトセルＤＨＣは第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２と第２方向Ｄ２に隣接することができる。
【0025】
第１シングルハイトセルＳＨＣ１とダブルハイトセルＤＨＣとの間、及び第２シングルハイトセルＳＨＣ２とダブルハイトセルＤＨＣとの間に分離構造体ＤＢが提供されることができる。分離構造体ＤＢによって、ダブルハイトセルＤＨＣの活性領域は、第１及び第２シングルハイトセルＳＨＣ１、ＳＨＣ２の各々の活性領域から電気的に分離されることができる。
【0026】
図４は本発明の実施形態による半導体素子を説明するための平面図である。図５Ａ乃至図５Ｄは各々図４のＡ－Ａ’線、Ｂ－Ｂ’線、Ｃ－Ｃ’線、及びＤ－Ｄ’線に沿う断面図である。図６Ａは図５ＡのＭ領域の一実施形態を示した拡大図である。図６Ｂは図５ＢのＮ領域の一実施形態を示した拡大図である。図４及び図５Ａ乃至図５Ｄに図示された半導体素子は、図１のシングルハイトセルＳＨＣをより具体的に示した一例である。
【0027】
図４及び図５Ａ乃至図５Ｄを参照すれば、基板１００上にシングルハイトセルＳＨＣが提供されることができる。シングルハイトセルＳＨＣ上にはロジック回路を構成するロジックトランジスタが配置されることができる。基板１００はシリコン、ゲルマニウム、シリコン－ゲルマニウム等を含む半導体基板であるか、或いは化合物半導体基板であり得る。一例として、基板１００はシリコン基板であり得る。
【0028】
基板１００は第１活性領域ＡＲ１及び第２活性領域ＡＲ２を含むことができる。第１及び第２活性領域ＡＲ１、ＡＲ２の各々は第２方向Ｄ２に延長されることができる。一実施形態として、第１活性領域ＡＲ１はＮＭＯＳＦＥＴ領域であり得る。第２活性領域ＡＲ２はＰＭＯＳＦＥＴ領域であり得る。
【0029】
基板１００の上部に形成されたトレンチＴＲによって第１活性パターンＡＰ１及び第２活性パターンＡＰ２が定義されることができる。第１活性パターンＡＰ１は第１活性領域ＡＲ１上に提供されることができ、第２活性パターンＡＰ２は第２活性領域ＡＲ２上に提供されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は第２方向Ｄ２に延長されることができる。第１及び第２活性パターンＡＰ１、ＡＰ２は基板１００の一部として、垂直に突出された部分であり得る。
【0030】
基板１００上に素子分離膜ＳＴが提供されることができる。素子分離膜ＳＴはトレンチＴＲを満たすことができる。素子分離膜ＳＴはシリコン酸化膜を含むことができる。素子分離膜ＳＴは後述する第１及び第２チャンネルパターンＣＨ１、ＣＨ２を覆わないことができる。
【0031】
第１活性パターンＡＰ１上に第１チャンネルパターンＣＨ１が提供されることができる。第２活性パターンＡＰ２上に第２チャンネルパターンＣＨ２が提供されることができる。第１チャンネルパターンＣＨ１及び第２チャンネルパターンＣＨ２の各々は、順次的に積層された第１半導体パターンＳＰ１、第２半導体パターンＳＰ２、及び第３半導体パターンＳＰ３を含むことができる。第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は垂直的方向（即ち、第３方向Ｄ３）に互いに離隔されることができる。
【0032】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。例えば、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は結晶質シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）、より具体的に単結晶シリコンを含むことができる。本発明の一実施形態として、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は積層されたナノシートであり得る。
【0033】
第１活性パターンＡＰ１上に複数の第１ソース／ドレーンパターンＳＤ１が提供されることができる。第１活性パターンＡＰ１の上部に複数の第１リセスＲＣＳ１が形成されることができる。第１ソース／ドレーンパターンＳＤ１が第１リセスＲＣＳ１内に各々提供されることができる。第１ソース／ドレーンパターンＳＤ１は第１導電形（例えば、ｎ形）の不純物領域であり得る。一対の第１ソース／ドレーンパターンＳＤ１の間に第１チャンネルパターンＣＨ１が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第１ソース／ドレーンパターンＳＤ１を互いに連結することができる。
【0034】
第２活性パターンＡＰ２上に複数の第２ソース／ドレーンパターンＳＤ２が提供されることができる。第２活性パターンＡＰ２の上部に複数の第２リセスＲＣＳ２が形成されることができる。第２ソース／ドレーンパターンＳＤ２が第２リセスＲＣＳ２内に各々提供されることができる。第２ソース／ドレーンパターンＳＤ２は第２導電形（例えば、ｐ形）の不純物領域であり得る。一対の第２ソース／ドレーンパターンＳＤ２の間に第２チャンネルパターンＣＨ２が介在されることができる。再び言えば、積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が一対の第２ソース／ドレーンパターンＳＤ２を互いに連結することができる。
【0035】
第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２は選択的エピタキシアル成長（ＳＥＧ）工程で形成されたエピタキシアルパターンであり得る。一例として、第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２の各々の上面は、第３半導体パターンＳＰ３の上面より高いことができる。他の例として、第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２の中で少なくとも１つの上面は、第３半導体パターンＳＰ３の上面と実質的に同一なレベルに位置することができる。
【0036】
本発明の一実施形態として、第１ソース／ドレーンパターンＳＤ１は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第２ソース／ドレーンパターンＳＤ２は基板１００の半導体元素（例えば、Ｓｉ）の格子常数より大きい格子常数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。したがって、一対の第２ソース／ドレーンパターンＳＤ２は、それらの間の第２チャンネルパターンＣＨ２に圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を提供することができる。
【0037】
第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２の各々の側壁は凸凹のエンボッシング形状を有することができる。再び言えば、第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２の各々の側壁は、波形状のプロファイルを有することができる。第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２の各々の側壁は、後述するゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって突出されることができる。本発明の一実施形態として、第２ソース／ドレーンパターンＳＤ２の側壁は第１ソース／ドレーンパターンＳＤ１の側壁より凸凹することができる。再び言えば、第２ソース／ドレーンパターンＳＤ２の側壁は第１ソース／ドレーンパターンＳＤ１の側壁より突出されることができる。
【0038】
第１及び第２チャンネルパターンＣＨ１、ＣＨ２上にゲート電極ＧＥが提供されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２を横切り、第１方向Ｄ１に延長されることができる。各々のゲート電極ＧＥは第１及び第２チャンネルパターンＣＨ１、ＣＨ２と垂直に重畳されることができる。ゲート電極ＧＥは第１ピッチに応じて第２方向Ｄ２に配列されることができる。
【0039】
ゲート電極ＧＥは、ナノシートの間に介在された内側電極ＩＧＥ及びナノシートの外部に提供された外側ゲート電極ＯＧＥを含むことができる。具体的に、内側電極ＩＧＥは、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に介在された第１内側電極ＰＯ１、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に介在された第２内側電極ＰＯ２、及び第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に介在された第３内側電極ＰＯ３を含むことができる。外側ゲート電極ＯＧＥは第３半導体パターンＳＰ３上に提供されることができる。
【0040】
図５Ｄを参照すれば、ゲート電極ＧＥは第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷ上に提供されることができる。再び言えば、本実施形態によるトランジスタは、ゲート電極ＧＥがチャンネルを３次元的に囲む３次元電界効果トランジスタ（例えば、ＭＢＣＦＥＴ又はＧＡＡＦＥＴ）であり得る。
【0041】
図４及び図５Ａ乃至図５Ｄを再び参照すれば、第１活性領域ＡＲ１上で、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３と第１ソース／ドレーンパターンＳＤ１との間に内側スペーサーＩＳＰが各々介在されることができる。ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々は、内側スペーサーＩＳＰを介して第１ソース／ドレーンパターンＳＤ１から離隔されることができる。内側スペーサーＩＳＰはゲート電極ＧＥからの漏洩電流を防止することができる。
【0042】
第２活性領域ＡＲ２上で、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３と第２ソース／ドレーンパターンＳＤ２との間にも内側スペーサーＩＳＰが各々介在されることができる。本発明の他の実施形態として、第２活性領域ＡＲ２上の内側スペーサーＩＳＰは省略されてもよい。
【0043】
外側ゲート電極ＯＧＥの両側壁上に一対のゲートスペーサーＧＳが各々配置されることができる。ゲートスペーサーＧＳはゲート電極ＧＥに沿って第１方向Ｄ１に延長されることができる。ゲートスペーサーＧＳの上面は外側ゲート電極ＯＧＥの上面より高いことができる。ゲートスペーサーＧＳの上面は後述する第１層間絶縁膜１１０の上面と共面をなすことができる。一実施形態として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。他の実施形態として、ゲートスペーサーＧＳはＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも２つで成された多重膜（ｍｕｌｔｉ－ｌａｙｅｒ）を含むことができる。
【0044】
本発明の一実施形態として図６Ａを参照すれば、ゲートスペーサーＧＳは、外側ゲート電極ＯＧＥの側壁上の第１スペーサーＧＳ１及び第１スペーサーＧＳ１上の第２スペーサーＧＳ２を含むことができる。第１スペーサーＧＳ１及び第２スペーサーＧＳ２の各々はＳｉ含有絶縁材料を含むことができる。具体的に、第１スペーサーＧＳ１はＳｉを含有する低誘電物質、例えばＳｉＣＯＮを含むことができる。第２スペーサーＧＳ２は蝕刻耐性が優れたＳｉ含有絶縁物質、例えばＳｉＮを含むことができる。第２スペーサーＧＳ２は後述する活性コンタクトＡＣの形成する時、蝕刻停止膜として機能することができる。第２スペーサーＧＳ２によって活性コンタクトＡＣが自己整列的に形成されることができる。
【0045】
図４及び図５Ａ乃至図５Ｄを再び参照すれば、外側ゲート電極ＯＧＥ上にゲートキャッピングパターンＧＰが提供されることができる。ゲートキャッピングパターンＧＰはゲート電極ＧＥに沿って第１の方向Ｄ１に延長されることができる。ゲートキャッピングパターンＧＰは後述する第１及び第２層間絶縁膜１１０、１２０に対して蝕刻選択性がある物質を含むことができる。具体的に、ゲートキャッピングパターンＧＰはＳｉＯＮ、ＳｉＣＮ、ＳｉＣＯＮ、及びＳｉＮの中で少なくとも１つを含むことができる。
【0046】
ゲート電極ＧＥと第１チャンネルパターンＣＨ１との間及びゲート電極ＧＥと第２チャンネルパターンＣＨ２との間にゲート絶縁膜ＧＩが介在されることができる。ゲート絶縁膜ＧＩは、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の上面ＴＳ、底面ＢＳ、及び両側壁ＳＷを覆うことができる（図５Ｄ参照）。ゲート絶縁膜ＧＩは、ゲート電極ＧＥ下の素子分離膜ＳＴの上面を覆うことができる。
【0047】
本発明の一実施形態として、ゲート絶縁膜ＧＩはシリコン酸化膜、シリコン酸化窒化膜、及び／又は高誘電膜を含むことができる。例えば、ゲート絶縁膜ＧＩはシリコン酸化膜及び高誘電膜が積層された構造を有することができる。前記高誘電膜は、シリコン酸化膜より誘電常数が高い高誘電率物質を含むことができる。一例として、前記高誘電率物質はハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムジルコニウム酸化物、ハフニウムタンタル酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、タンタル酸化物、チタニウム酸化物、バリウムストロンチウムチタニウム酸化物、バリウムチタニウム酸化物、ストロンチウムチタニウム酸化物、リチウム酸化物、アルミニウム酸化物、鉛スカンジウムタンタル酸化物、及び鉛亜鉛ニオブ酸塩の中で少なくとも１つを含むことができる。
【0048】
他の実施形態として、本発明の半導体素子はネガティブキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を利用したＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ）ＦＥＴを含むことができる。例えば、ゲート絶縁膜ＧＩは強誘電体特性を有する強誘電体物質膜と、常誘電体特性を有する常誘電体物質膜を含むことができる。
【0049】
強誘電体物質膜は負のキャパシタンスを有することができ、常誘電体物質膜は正のキャパシタンスを有することができる。例えば、２つ以上のキャパシタが直列連結され、各々のキャパシタのキャパシタンスが正の値を有する場合、全体のキャパシタンスは各々の個別キャパシタのキャパシタンスより減少するようになる。反面、直列連結された２つ以上のキャパシタのキャパシタンスの中で少なくとも１つが負の値を有する場合、全体キャパシタンスは正の値を有しながら、各々の個別キャパシタンスの絶対値より大きいことができる。
【0050】
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に連結される場合、直列に連結された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加することができる。全体的なキャパシタンス値が増加することを利用して、強誘電体物質膜を含むトランジスタは常温で６０ｍＶ／ｄｅｃａｄｅ未満の閾値電圧以下スイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有することができる。
【0051】
強誘電体物質膜は強誘電体特性を有することができる。強誘電体物質膜は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタニウム酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタニウム酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、及び鉛ジルコニウムチタニウム酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）の中で少なくとも１つを含むことができる。ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドーピングされた物質であり得る。他の例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）はハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物であってもよい。
【0052】
強誘電体物質膜はドーピングされたドーパントをさらに含むことができる。例えば、ドーパントはアルミニウム（Ａｌ）、チタニウム（Ｔｉ）、ニオビウム（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウムＣＥ、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウムＧＥ、スカンジウムＳＣ、ストロンチウム（Ｓｒ）、及びスズ（Ｓｎ）の中で少なくとも１つを含むことができる。強誘電体物質膜がどのような強誘電体材料を含むかによって、強誘電体物質膜に含まれたドーパントの種類は変わることができる。
【0053】
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）及びイットリウム（Ｙ）の中で少なくとも１つを含むことができる。
【0054】
ドーパントがアルミニウム（Ａｌ）である場合、強誘電体物質膜は３乃至８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含むことができる。ここで、ドーパントの比率はハフニウム及びアルミニウムの合計に対するアルミニウムの比率であり得る。
【0055】
ドーパントがシリコン（Ｓｉ）である場合、強誘電体物質膜は２乃至１０ａｔ％のシリコンを含むことができる。ドーパントがイットリウム（Ｙ）である場合、強誘電体物質膜は２乃至１０ａｔ％のイットリウムを含むことができる。ドーパントがガドリニウム（Ｇｄ）である場合、強誘電体物質膜は１乃至７ａｔ％のガドリニウムを含むことができる。ドーパントがジルコニウム（Ｚｒ）である場合、強誘電体物質膜は５０乃至８０ａｔ％のジルコニウムを含むことができる。
【0056】
常誘電体物質膜は常誘電体特性を有することができる。常誘電体物質膜は、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及び高誘電率を有する金属酸化物の中で少なくとも１つを含むことができる。常誘電体物質膜に含まれた金属酸化物は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）の中で少なくとも１つを含むことができるが、これに制限されることではない。
【0057】
強誘電体物質膜及び常誘電体物質膜は同一な物質を含むことができる。強誘電体物質膜は強誘電体特性を有するが、常誘電体物質膜は強誘電体特性を有しなくともよい。例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
【0058】
強誘電体物質膜は強誘電体特性を有する厚さを有することができる。強誘電体物質膜の厚さは、０．５乃至１０ｎｍであり得るが、これに制限されることではない。各々の強誘電体物質ごとに強誘電体特性を示す臨界厚さが変わるので、強誘電体物質膜の厚さは強誘電体物質に応じて変わることができる。
【0059】
一例として、ゲート絶縁膜ＧＩは１つの強誘電体物質膜を含むことができる。他の例として、ゲート絶縁膜ＧＩは相互間に離隔された複数の強誘電体物質膜を含むことができる。ゲート絶縁膜ＧＩは複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有することができる。
【0060】
図４及び図５Ａ乃至図５Ｄを再び参照すれば、ゲート電極ＧＥは、第１金属パターン、及び前記第１金属パターン上の第２金属パターンを含むことができる。第１金属パターンはゲート絶縁膜ＧＩ上に提供されて、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３に隣接することができる。第１金属パターンはトランジスタの閾値電圧を調節する仕事関数金属を含むことができる。第１金属パターンの厚さ及び組成を調節して、トランジスタの目的とする閾値電圧を達成することができる。例えば、内側電極ＩＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は仕事関数金属である第１金属パターンで構成されることができる。
【0061】
第１金属パターンは金属窒化膜を含むことができる。例えば、第１金属パターンはチタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、及びモリブデン（Ｍｏ）で成された群から選択された少なくとも１つの金属及び窒素（Ｎ）を含むことができる。さらに、第１金属パターンは炭素（Ｃ）をさらに含んでもよい。第１金属パターンは、積層された複数の仕事関数金属膜を含むことができる。
【0062】
第２金属パターンは第１金属パターンに比べて抵抗が低い金属を含むことができる。例えば、第２金属パターンはタングステン（Ｗ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）、及びタンタル（Ｔａ）で成された群から選択された少なくとも１つの金属を含むことができる。例えば、外側ゲート電極ＯＧＥは第１金属パターン及び第１金属パターン上の第２金属パターンを含むことができる。
【0063】
基板１００上に第１層間絶縁膜１１０が提供されることができる。第１層間絶縁膜１１０はゲートスペーサーＧＳ及び第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２を覆うことができる。第１層間絶縁膜１１０の上面は、ゲートキャッピングパターンＧＰの上面及びゲートスペーサーＧＳの上面と実質的に共面をなすことができる。第１層間絶縁膜１１０上に、ゲートキャッピングパターンＧＰを覆う第２層間絶縁膜１２０が配置されることができる。第２層間絶縁膜１２０上に第３層間絶縁膜１３０が提供されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が提供されることができる。一例として、第１乃至第４層間絶縁膜１１０－１４０はシリコン酸化膜を含むことができる。
【0064】
シングルハイトセルＳＨＣは第２方向Ｄ２に互いに対向する第１境界ＢＤ１及び第２境界ＢＤ２を有することができる。第１及び第２境界ＢＤ１、ＢＤ２は第１方向Ｄ１に延長されることができる。シングルハイトセルＳＨＣは第１方向Ｄ１に互いに対向する第３境界ＢＤ３及び第４境界ＢＤ４を有することができる。第３及び第４境界ＢＤ３、ＢＤ４は第２方向Ｄ２に延長されることができる。
【0065】
シングルハイトセルＳＨＣの両側に第２方向Ｄ２に互いに対向する一対の分離構造体ＤＢが提供されることができる。例えば、一対の分離構造体ＤＢはシングルハイトセルＳＨＣの第１及び第２境界ＢＤ１、ＢＤ２上に各々提供されることができる。分離構造体ＤＢは第１方向Ｄ１にゲート電極ＧＥと平行に延長されることができる。分離構造体ＤＢとそれに隣接するゲート電極ＧＥとの間のピッチは前記第１ピッチと同一であることができる。
【0066】
分離構造体ＤＢは第１及び第２層間絶縁膜１１０、１２０を貫通して、第１及び第２活性パターンＡＰ１、ＡＰ２の内部に延長されることができる。分離構造体ＤＢは第１及び第２活性パターンＡＰ１、ＡＰ２の各々の上部を貫通することができる。分離構造体ＤＢは、シングルハイトセルＳＨＣの活性領域を隣接する他のセルの活性領域から電気的に分離させることができる。
【0067】
第１及び第２層間絶縁膜１１０、１２０を貫通して第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２と各々電気的に連結される活性コンタクトＡＣが提供されることができる。一対の活性コンタクトＡＣが、ゲート電極ＧＥの両側に各々提供されることができる。平面視において、活性コンタクトＡＣは第１方向Ｄ１に延長されるバー形状を有することができる。
【0068】
活性コンタクトＡＣは自己整列されたコンタクト（ｓｅｌｆ－ａｌｉｇｎｅｄ ｃｏｎａｔａｃｔ）であり得る。再び言えば、活性コンタクトＡＣはゲートキャッピングパターンＧＰ及びゲートスペーサーＧＳを利用して自己整列的に形成されることができる。例えば、活性コンタクトＡＣはゲートスペーサーＧＳの側壁の少なくとも一部を覆うことができる。図示されずが、活性コンタクトＡＣは、ゲートキャッピングパターンＧＰの上面の一部を覆うことができる。
【0069】
活性コンタクトＡＣと第１ソース／ドレーンパターンＳＤ１との間、及び活性コンタクトＡＣと第２ソース／ドレーンパターンＳＤ２との間の各々に金属－半導体化合物層ＳＣ、例えばシリサイド層が各々介在されることができる。活性コンタクトＡＣは、金属－半導体化合物層ＳＣを通じてソース／ドレーンパターンＳＤ１、ＳＤ２と電気的に連結されることができる。例えば、金属－半導体化合物層ＳＣはチタニウム－シリサイド、タンタル－シリサイド、タングステン－シリサイド、ニッケル－シリサイド、及びコバルト－シリサイドの中で少なくとも１つを含むことができる。
【0070】
第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと各々電気的に連結されるゲートコンタクトＧＣが提供されることができる。平面視において、ゲートコンタクトＧＣは、第１活性領域ＡＲ１及び第２活性領域ＡＲ２に各々重畳されるように配置されることができる。一例として、ゲートコンタクトＧＣが第２活性パターンＡＰ２上に提供されることができる（図５Ｂ参照）。
【0071】
本発明の一実施形態として、図５Ｂを参照すれば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上部は上部絶縁パターンＵＩＰで満たされることができる。上部絶縁パターンＵＩＰの底面はゲートコンタクトＧＣの底面より低いことができる。再び言えば、ゲートコンタクトＧＣに隣接する活性コンタクトＡＣの上面は、上部絶縁パターンＵＩＰによってゲートコンタクトＧＣの底面より低く下げることができる。したがって、ゲートコンタクトＧＣがそれと隣接する活性コンタクトＡＣと接触してショートが発生する問題を防止することができる。
【0072】
活性コンタクトＡＣ及びゲートコンタクトＧＣの各々は、導電パターンＦＭ、及び導電パターンＦＭを囲むバリアーパターンＢＭを含むことができる。例えば、導電パターンＦＭはアルミニウム、銅、タングステン、モリブデニウム、及びコバルトの中で少なくとも１つの金属を含むことができる。バリアーパターンＢＭは導電パターンＦＭの側壁及び底面を覆うことができる。バリアーパターンＢＭは金属膜／金属窒化膜を含むことができる。前記金属膜はチタニウム、タンタル、タングステン、ニッケル、コバルト、及び白金の中で少なくとも１つを含むことができる。前記金属窒化膜はチタニウム窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、タングステン窒化膜（ＷＮ）、ニッケル窒化膜（ＮｉＮ）、コバルト窒化膜（ＣｏＮ）、及び白金窒化膜（ＰｔＮ）の中で少なくとも１つを含むことができる。
【0073】
第３層間絶縁膜１３０内に第１金属層Ｍ１が提供されることができる。例えば、第１金属層Ｍ１は第１パワー配線Ｍ１＿Ｒ１、第２パワー配線Ｍ１＿Ｒ２、及び第１配線Ｍ１＿Ｉを含むことができる。第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉの各々は第２方向Ｄ２に互いに平行に延長されることができる。
【0074】
具体的に、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２はシングルハイトセルＳＨＣの第３及び第４境界ＢＤ３、ＢＤ４上に各々提供されることができる。第１パワー配線Ｍ１＿Ｒ１は第３境界ＢＤ３に沿って第２方向Ｄ２に延長されることができる。第２パワー配線Ｍ１＿Ｒ２は第４境界ＢＤ４に沿って第２方向Ｄ２に延長されることができる。
【0075】
第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の間に配置されることができる。第１金属層Ｍ１の第１配線Ｍ１＿Ｉは第２ピッチで第１方向Ｄ１に沿って配列されることができる。前記第２ピッチは前記第１ピッチより小さいことができる。第１配線Ｍ１＿Ｉの各々の線幅は、第１及び第２パワー配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２の各々の線幅より小さいことができる。
【0076】
第１金属層Ｍ１は、第１ビアＶＩ１をさらに含むことができる。第１ビアＶＩ１は第１金属層Ｍ１の配線Ｍ１＿Ｒ１、Ｍ１＿Ｒ２、Ｍ１＿Ｉ下に各々提供されることができる。第１ビアＶＩ１を通じて活性コンタクトＡＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。第１ビアＶＩ１を通じてゲートコンタクトＧＣと第１金属層Ｍ１の配線が互いに電気的に連結されることができる。
【0077】
第１金属層Ｍ１の配線とその下の第１ビアＶＩ１は互いに各々別の工程で形成されることができる。再び言えば、第１金属層Ｍ１の配線及び第１ビアＶＩ１の各々はシングルダマシン工程で形成されることができる。本実施形態による半導体素子は、２０ｎｍ未満の工程を利用して形成されたことであり得る。
【0078】
第４層間絶縁膜１４０内に第２金属層Ｍ２が提供されることができる。第２金属層Ｍ２は複数の第２配線Ｍ２＿Ｉを含むことができる。第２金属層Ｍ２の第２配線Ｍ２＿Ｉの各々は第１方向Ｄ１に延長されるライン形状又はバー形状を有することができる。再び言えば、第２配線Ｍ２＿Ｉは第１方向Ｄ１に互いに平行に延長されることができる。
【0079】
第２金属層Ｍ２は、第２配線Ｍ２＿Ｉ下に各々提供された第２ビアＶＩ２をさらに含むことができる。第２ビアＶＩ２を通じて第１金属層Ｍ１の配線と第２金属層Ｍ２の配線が互いに電気的に連結されることができる。一例として、第２金属層Ｍ２の配線とその下の第２ビアＶＩ２はデュアルダマシン工程で共に形成されることができる。
【0080】
第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は互いに同一であるか、或いは異なる導電物質を含むことができる。例えば、第１金属層Ｍ１の配線と第２金属層Ｍ２の配線は、アルミニウム、銅、タングステン、モリブデニウム、ルテニウム、及びコバルトの中で選択された少なくとも１つの金属物質を含むことができる。図示されずが、第４層間絶縁膜１４０上に積層された金属層（例えば、Ｍ３、Ｍ４、Ｍ５．．．）が追加に配置されることができる。前記積層された金属層の各々はセル間のルーティングのための配線を含むことができる。
【0081】
図６Ａを参照して、第１活性パターンＡＰ１上の第１チャンネルパターンＣＨ１及びゲート電極ＧＥに対してより詳細に説明する。
【0082】
第１チャンネルパターンＣＨ１の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は、その下部及びその上部に形成されたチャンネルリセスを含むことができる。例えば、第１半導体パターンＳＰ１の下部は第１チャンネルリセスＲＳ１を含み、第１半導体パターンＳＰ１の上部は第２チャンネルリセスＲＳ２を含むことができる。第２半導体パターンＳＰ２の下部は第３チャンネルリセスＲＳ３を含み、第２半導体パターンＳＰ２の上部は第４チャンネルリセスＲＳ４を含むことができる。第３半導体パターンＳＰ３の下部は第５チャンネルリセスＲＳ５を含み、第３半導体パターンＳＰ３の上部は第６チャンネルリセスＲＳ６を含むことができる。本発明の一実施形態として、第１活性パターンＡＰ１の上部はボディーリセスＢＲＳを含むことができる。
【0083】
チャンネルリセスＲＳ１－ＲＳ６によって、第１チャンネルパターンＣＨ１の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はダンベル（ｄｕｍｂｂｅｌｌ）形状を有することができる。例えば、第１チャンネルパターンＣＨ１の第２半導体パターンＳＰ２は中心部ＣＴＰ及び中心部ＣＴＰの両側のサイド部ＥＤＰを含むことができる。中心部ＣＴＰは第２内側電極ＰＯ２と第３内側電極ＰＯ３との間に介在されることができる。サイド部ＥＤＰは第２内側電極ＰＯ２に隣接する内側スペーサーＩＳＰと第３内側電極ＰＯ３に隣接する内側スペーサーＩＳＰとの間に介在されることができる。
【0084】
中心部ＣＴＰは第１厚さＴＫ１を有することができ、サイド部ＥＤＰは第１厚さＴＫ１より大きい第２厚さＴＫ２を有することができる。中心部ＣＴＰの厚さはその中央で最小値を有し、前記中央からサイド部ＥＤＰに行くほど、漸進的に増加することができる。第１厚さＴＫ１は中心部ＣＴＰの最小厚さで定義されることができる。本発明の一実施形態として、第２厚さＴＫ２に対する第１厚さＴＫ１の比（ＴＫ１／ＴＫ２）は０．２乃至０．８であり得る。
【0085】
第１乃至第６チャンネルリセスＲＳ１－ＲＳ６は各々第１乃至第６リセス深さＤＥ１－ＤＥ６を有することができる。本発明の実施形態によれば、第１乃至第６リセス深さＤＥ１－ＤＥ６は互いに同一であるか、或いは異なることができる。本発明でリセス深さＤＥ１－ＤＥ６はサイド部ＥＤＰで中心部ＣＴＰの中心点までの垂直的距離で定義されることができる。リセス深さＤＥ１－ＤＥ６は、大略第１厚さＴＫ１と第２厚さＴＫ２の差の半分値ＴＫ２－ＴＫ１）／２であり得る。
【0086】
ボディーリセスＢＲＳはチャンネルリセスＲＳ１－ＲＳ６とリセス深さが同一であるか、或いは異なることができる。例えば、ボディーリセスＢＲＳのリセス深さＢＤＥは第１チャンネルリセスＲＳ１の第１リセス深さＤＥ１と実質的に同一であることができる。
【0087】
第１活性パターンＡＰ１上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々は目（ｅｙｅ）形状を有することができる。例えば、第１内側電極ＰＯ１の底面ＢＴＳ及び上面ＴＯＳの各々は凸であることができる。第１内側電極ＰＯ１の側面ＳＩＳは平らであることができる。
【0088】
第１活性パターンＡＰ１上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は、下位ティアから上位ティアに行くほど、サイズ（又は体積）が漸進的に減少することができる。本発明で、下位ティアは基板１００の上面に近いレベルであり得る。上位ティアは基板１００の上面から遠いレベルであり得る。
【0089】
第２内側電極ＰＯ２の最大幅ＷＩ２は第１内側電極ＰＯ１の最大幅ＷＩ１より小さいことができる。第３内側電極ＰＯ３の最大幅ＷＩ３は第２内側電極ＰＯ２の最大幅ＷＩ２より小さいことができる。一方、第３内側電極ＰＯ３の最大幅ＷＩ３は外側ゲート電極ＯＧＥの最大幅ＷＩ４より大きいことができる。
【0090】
第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々は第３方向Ｄ３に最大厚さＴＫ３を有することができる。第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は、互いに同一であるか、或いは異なる最大厚さＴＫ３を有することができる。
【0091】
第１ソース／ドレーンパターンＳＤ１は、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって各々突出された第１乃至第３突出部ＰＲＰ１、ＰＲＰ２、ＰＲＰ３を含むことができる。第１乃至第３突出部ＰＲＰ１、ＰＲＰ２、ＰＲＰ３は、下位ティアから上位ティアに行くほど、突出長さが漸進的に減少することができる。例えば、第２突出部ＰＲＰ２の第２突出長さＰＲＬ２は第１突出部ＰＲＰ１の第１突出長さＰＲＬ１より小さいことができる。第３突出部ＰＲＰ３の第３突出長さＰＲＬ３は第２突出部ＰＲＰ２の第２突出長さＰＲＬ２より小さいことができる。
【0092】
本発明の実施形態による第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は、その上下部に各々チャンネルリセスを含むことによって、有効チャンネル長さＥＣＬを増加させることができる。したがって、本発明は漏洩電流及びＤＩＢＬのような短チャンネル効果を防止することができる。本発明はホットキャリヤー効果を防止して素子の信頼性を向上させることができる。
【0093】
本発明によるボディーリセスＢＲＳは第１活性パターンＡＰ１の上部に形成されることによって、第１活性パターンＡＰ１の上部に形成されるチャンネルが３次元構造を有することができる。即ち、第１活性パターンＡＰ１の上部の有効チャンネル長さＥＣＬを増加させ、短チャンネル効果を減少させることができる。また、第１活性パターンＡＰ１の上部で発生する漏洩電流も防止することができる。
【0094】
図６Ｂを参照して、第２活性パターンＡＰ２上の第２チャンネルパターンＣＨ２及びゲート電極ＧＥに対してより詳細に説明する。
【0095】
第２チャンネルパターンＣＨ２の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々は、第１チャンネルパターンＣＨ１と異なりにチャンネルリセスを含まない可能性がある。第２活性パターンＡＰ２の上部は、第１活性パターンＡＰ１と異なりにボディーリセスを含まない可能性がある。
【0096】
第２チャンネルパターンＣＨ２にはチャンネルリセスが省略されるので、第２チャンネルパターンＣＨ２の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はロッド（ｒｏｄ）形状を有することができる。例えば、第２チャンネルパターンＣＨ２の第２半導体パターンＳＰ２は、中心部ＣＴＰ及び中心部ＣＴＰの両側のサイド部ＥＤＰを含むことができる。中心部ＣＴＰは第２内側電極ＰＯ２と第３内側電極ＰＯ３との間に介在されることができる。サイド部ＥＤＰは第２内側電極ＰＯ２に隣接する内側スペーサーＩＳＰと第３内側電極ＰＯ３に隣接する内側スペーサーＩＳＰとの間に介在されることができる。中心部ＣＴＰは第４厚さＴＫ４を有することができ、サイド部ＥＤＰは第４厚さＴＫ４と実質的に同一な第５厚さＴＫ５を有することができる。本発明の一実施形態として、第５厚さＴＫ５に対する第４厚さＴＫ４の比（ＴＫ４／ＴＫ５）は０．８乃至１．０であり得る。
【0097】
第２活性パターンＡＰ２上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々は長方形状を有することができる。例えば、第２活性パターンＡＰ２上の第１内側電極ＰＯ１の底面ＢＴＳ及び上面ＴＯＳの各々は平らであることができる。図６Ａを再び参照すれば、第１活性パターンＡＰ１上の第１内側電極ＰＯ１の底面ＢＴＳ及び上面ＴＯＳの各々は第２活性パターンＡＰ２上の第１内側電極ＰＯ１の底面ＢＴＳ及び上面ＴＯＳ各々より凸であることができる。第２活性パターンＡＰ２上の第１内側電極ＰＯ１の側面ＳＩＳは平らであることができる。一実施形態として、第１内側電極ＰＯ１の側面ＳＩＳは傾けることができる。
【0098】
第２活性パターンＡＰ２上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は、下位ティアから上位ティアに行くほど、サイズ（又は体積）が漸進的に減少することができる。第２内側電極ＰＯ２の最大幅ＷＩ６は第１内側電極ＰＯ１の最大幅ＷＩ５より小さいことができる。第３内側電極ＰＯ３の最大幅ＷＩ７は第２内側電極ＰＯ２の最大幅ＷＩ６より小さいことができる。一方、第３内側電極ＰＯ３の最大幅ＷＩ７は外側ゲート電極ＯＧＥの最大幅ＷＩ８より小さいことができる。
【0099】
第２活性パターンＡＰ２上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３は各々第１活性パターンＡＰ１上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３よりサイズ（又は体積）が小さいことができる。例えば、第２活性パターンＡＰ２上の第２内側電極ＰＯ２の最大幅ＷＩ６は、第１活性パターンＡＰ１上の第２内側電極ＰＯ２の最大幅ＷＩ２より小さいことができる。第２活性パターンＡＰ２上の第２内側電極ＰＯ２の最大厚さＴＫ６は、第１活性パターンＡＰ１上の第２内側電極ＰＯ２の最大厚さＴＫ３より小さいことができる。
【0100】
第２ソース／ドレーンパターンＳＤ２は、ゲート電極ＧＥの第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３に向かって各々突出された第１乃至第３突出部ＰＲＰ１、ＰＲＰ２、ＰＲＰ３を含むことができる。第１乃至第３突出部ＰＲＰ１、ＰＲＰ２、ＰＲＰ３は互いに同一であるか、或いは異なる突出長さを有することができる。
【0101】
図４のシングルハイトセルＳＨＣのロジックトランジスタが最適の性能を発揮するためには、ＮＭＯＳＦＥＴのチャンネル厚さはＰＭＯＳＦＥＴのチャンネル厚さより小さくなければならない。本発明はＰＭＯＳＦＥＴのチャンネル厚さは相対的に厚く維持しながら、ＮＭＯＳＦＥＴのチャンネル厚さのみを選択的に薄く調節することができる。したがって、ＰＭＯＳＦＥＴの性能の劣化（ｄｅｇｒａｄａｔｉｏｎ）なしでＮＭＯＳＦＥＴの電気的特性を向上させることができる。
【0102】
図６Ａを参照して説明した３次元トランジスタはＮＭＯＳＦＥＴで例示し、図６Ｂを参照して説明した３次元トランジスタはＰＭＯＳＦＥＴで例示したが、本発明がこれに制限されることではない。一実施形態として、図６Ａに示した３次元トランジスタはＰＭＯＳＦＥＴにも適用されることができる。一実施形態として、図６Ｂに示した３次元トランジスタはＮＭＯＳＦＥＴにも適用されることができる。
【0103】
図７Ａ乃至図１２Ｃは本発明の実施形態による半導体素子の製造方法を説明するための断面図である。具体的に、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、及び図１２Ａは図４のＡ－Ａ’線に対応する断面図である。図９Ｂ、図１０Ｂ、図１１Ｂ、及び図１２Ｂは図４のＢ－Ｂ’線に対応する断面図である。図９Ｃ及び図１０Ｃは図４のＣ－Ｃ’線に対応する断面図である。図７Ｂ、図８Ｂ、図１１Ｃ、及び図１２Ｃは図４のＤ－Ｄ’線に対応する断面図である。
【0104】
図７Ａ及び図７Ｂを参照すれば、第１及び第２活性領域ＡＲ１、ＡＲ２を含む基板１００が提供されることができる。基板１００上に互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬが形成されることができる。活性層ＡＣＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で１つを含むことができ、犠牲層ＳＡＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で他の１つを含むことができる。
【0105】
犠牲層ＳＡＬは活性層ＡＣＬに対して蝕刻選択比を有することができる物質を含むことができる。例えば、活性層ＡＣＬはシリコン（Ｓｉ）を含むことができ、犠牲層ＳＡＬはシリコン－ゲルマニウム（ＳｉＧｅ）を含むことができる。犠牲層ＳＡＬの各々のゲルマニウム（Ｇｅ）の濃度は１０ａｔ％乃至３０ａｔ％であり得る。
【0106】
基板１００の第１及び第２活性領域ＡＲ１、ＡＲ２上にマスクパターンが各々形成されることができる。前記マスクパターンは第２方向Ｄ２に延長されるライン形状又はバー（ｂａｒ）形状を有することができる。
【0107】
前記マスクパターンを蝕刻マスクとしてパターニング工程を遂行して、第１活性パターンＡＰ１及び第２活性パターンＡＰ２を定義するトレンチＴＲが形成されることができる。第１活性パターンＡＰ１は第１活性領域ＡＲ１上に形成されることができる。第２活性パターンＡＰ２は第２活性領域ＡＲ２上に形成されることができる。
【0108】
各々の第１及び第２活性パターンＡＰ１、ＡＰ２上に積層パターンＳＴＰが形成されることができる。積層パターンＳＴＰは互いに交互に積層された活性層ＡＣＬ及び犠牲層ＳＡＬを含むことができる。積層パターンＳＴＰは前記パターニング工程の間に第１及び第２活性パターンＡＰ１、ＡＰ２と共に形成されることができる。
【0109】
トレンチＴＲを満たす素子分離膜ＳＴが形成されることができる。具体的に、基板１００の全面上に第１及び第２活性パターンＡＰ１、ＡＰ２及び積層パターンＳＴＰを覆う絶縁膜が形成されることができる。積層パターンＳＴＰが露出される時まで前記絶縁膜をリセスして、素子分離膜ＳＴが形成されることができる。
【0110】
素子分離膜ＳＴはシリコン酸化膜のような絶縁材料を含むことができる。積層パターンＳＴＰは素子分離膜ＳＴ上に露出されることができる。再び言えば、積層パターンＳＴＰは素子分離膜ＳＴ上に垂直に突出されることができる。
【0111】
図８Ａ及び図８Ｂを参照すれば、基板１００上に積層パターンＳＴＰを横切る犠牲パターンＰＰが形成されることができる。各々の犠牲パターンＰＰは第１方向Ｄ１に延長されるライン形状（ｌｉｎｅ ｓｈａｐｅ）又はバー形状（ｂａｒ ｓｈａｐｅ）ｇｔ形成されることができる。犠牲パターンＰＰは第１ピッチで第２方向Ｄ２に沿って配列されることができる。
【0112】
具体的に、犠牲パターンＰＰを形成することは、基板１００の全面上に犠牲膜を形成すること、前記犠牲膜上にハードマスクパターンＭＰを形成すること、及びハードマスクパターンＭＰを蝕刻マスクとして前記犠牲膜をパターニングすることを含むことができる。前記犠牲膜はポリシリコンを含むことができる。
【0113】
犠牲パターンＰＰの各々の両側壁上に一対のゲートスペーサーＧＳが形成されることができる。ゲートスペーサーＧＳを形成することは、基板１００の全面上にゲートスペーサー膜をコンフォーマルに形成すること、及び前記ゲートスペーサー膜を異方性蝕刻することを含むことができる。本発明の一実施形態として、ゲートスペーサーＧＳは少なくとも２つの膜を含む多重膜であり得る。
【0114】
図９Ａ乃至図９Ｃを参照すれば、第１活性パターンＡＰ１上の積層パターンＳＴＰ内に第１リセスＲＣＳ１が形成されることができる。第２活性パターンＡＰ２上の積層パターンＳＴＰ内に第２リセスＲＣＳ２が形成されることができる。第１及び第２リセスＲＣＳ１、ＲＣＳ２を形成する間に、第１及び第２活性パターンＡＰ１、ＡＰ２の各々の両側上の素子分離膜ＳＴがさらにリセスされることができる（図９Ｃ参考）。
【0115】
具体的に、ハードマスクパターンＭＡ及びゲートスペーサーＧＳを蝕刻マスクとして第１活性パターンＡＰ１上の積層パターンＳＴＰを蝕刻して、第１リセスＲＣＳ１が形成されることができる。第１リセスＲＣＳ１は、一対の犠牲パターンＰＰの間に形成されることができる。第１リセスＲＣＳ１の第２方向Ｄ２への幅は、基板１００に近くなるほど、小さくなることができる。
【0116】
活性層ＡＣＬから、互いに隣接する第１リセスＲＣＳ１の間に順次的に積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３が各々形成されることができる。互いに隣接する第１リセスＲＣＳ１の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第１チャンネルパターンＣＨ１を構成することができる。
【0117】
第１リセスＲＣＳ１によって犠牲層ＳＡＬが露出されることができる。露出された犠牲層ＳＡＬに対する選択的蝕刻工程を遂行することができる。前記蝕刻工程はシリコン－ゲルマニウムのみを選択的に除去する湿式蝕刻工程を含むことができる。前記蝕刻工程によって各々の犠牲層ＳＡＬはインデント（ｉｎｄｅｎｔｅｄ）されて、インデント領域ＩＤＲが形成されることができる。インデント領域ＩＤＲによって犠牲層ＳＡＬの側壁は凹むことができる。
【0118】
図９Ａ乃至図９Ｃを再び参照すれば、第２活性パターンＡＰ２上の積層パターンＳＴＰ内の第２リセスＲＣＳ２は、第１リセスＲＣＳ１を形成することと類似な方法で形成されることができる。第２リセスＲＣＳ２によって露出された犠牲層ＳＡＬに対する選択的蝕刻工程が遂行されて、第２リセスＲＣＳ２内にインデント領域ＩＤＲが形成されることができる。インデント領域ＩＤＲによって第２リセスＲＣＳ２は波形状の内側壁を有することができる。互いに隣接する第２リセスＲＣＳ２の間の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は、第２チャンネルパターンＣＨ２を構成することができる。
【0119】
図１０Ａ乃至図１０Ｃを参照すれば、第１リセスＲＣＳ１内に第１ソース／ドレーンパターンＳＤ１が各々形成されることができる。具体的に、第１リセスＲＣＳ１の内側壁をシード層（ｓｅｅｄｌａｙｅｒ）とする第１ＳＥＧ工程を遂行して、第１リセスＲＣＳ１を満たすエピタキシアル層が形成されることができる。前記エピタキシアル層は、第１リセスＲＣＳ１によって露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３及び第１活性パターンＡＰ１（即ち、基板１００の上部）をシードとして成長されることができる。一例として、前記第１ＳＥＧ工程は化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）工程又は分子ビームエピタキシー（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：ＭＢＥ）工程を含むことができる。
【0120】
本発明の一実施形態として、第１ソース／ドレーンパターンＳＤ１は基板１００と同一な半導体元素（例えば、Ｓｉ）を含むことができる。第１ソース／ドレーンパターンＳＤ１が形成される間に、第１ソース／ドレーンパターンＳＤ１がｎ形を有するようにする不純物（例えば、リン、ヒ素、又はアンチモン）がインシッツ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第１ソース／ドレーンパターンＳＤ１が形成された後、第１ソース／ドレーンパターンＳＤ１に不純物が注入されることができる。
【0121】
第２リセスＲＣＳ２内に第２ソース／ドレーンパターンＳＤ２が各々形成されることができる。具体的に、第２ソース／ドレーンパターンＳＤ２は第２リセスＲＣＳ２の内側壁をシード層とする第２ＳＥＧ工程を遂行して形成されることができる。第２ソース／ドレーンパターンＳＤ２は第２リセスＲＣＳ２によって露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３、犠牲層ＳＡＬ及び第２活性パターンＡＰ２（即ち、基板１００の上部）をシードとして成長されることができる。
【0122】
本発明の一実施形態として、第２ソース／ドレーンパターンＳＤ２は基板１００の半導体元素の格子常数より大きい格子常数を有する半導体元素（例えば、ＳｉＧｅ）を含むことができる。第２ソース／ドレーンパターンＳＤ２が形成される間に、第２ソース／ドレーンパターンＳＤ２がｐ形を有するようにする不純物（例えば、ボロン、ガリウム、又はインジウム）がインシッツ（ｉｎ－ｓｉｔｕ）に注入されることができる。他の例として、第２ソース／ドレーンパターンＳＤ２が形成された後、第２ソース／ドレーンパターンＳＤ２に不純物が注入されることができる。
【0123】
図１１Ａ乃至図１１Ｃを参照すれば、第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２、ハードマスクパターンＭＰ及びゲートスペーサーＧＳを覆う第１層間絶縁膜１１０が形成されることができる。一例として、第１層間絶縁膜１１０はシリコン酸化膜を含むことができる。
【0124】
犠牲パターンＰＰの上面が露出される時まで第１層間絶縁膜１１０が平坦化されることができる。第１層間絶縁膜１１０の平坦化はエッチバック（Ｅｔｃｈ Ｂａｃｋ）又はＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を利用して遂行されることができる。前記平坦化工程の間に、ハードマスクパターンＭＰは全て除去されることができる。結果的に、第１層間絶縁膜１１０の上面は犠牲パターンＰＰの上面及びゲートスペーサーＧＳの上面と共面をなすことができる。
【0125】
露出された犠牲パターンＰＰが選択的に除去されることができる。犠牲パターンＰＰが除去されることによって、第１及び第２チャンネルパターンＣＨ１、ＣＨ２を露出する外側領域ＯＲＧが形成されることができる（図１１Ｃ参照）。犠牲パターンＰＰを除去することは、ポリシリコンを選択的に蝕刻する蝕刻液を利用した湿式蝕刻を含むことができる。
【0126】
外側領域ＯＲＧを通じて露出された犠牲層ＳＡＬが選択的に除去されて、内側領域ＩＲＧが形成されることができる（図１１Ｃ参照）。具体的に、犠牲層ＳＡＬを選択的に蝕刻する蝕刻工程を遂行して、第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３はそのまま残留させたまま犠牲層ＳＡＬのみを除去することができる。前記蝕刻工程は、相対的に高いゲルマニウム濃度を有するシリコン－ゲルマニウムに対して高い蝕刻率を有することができる。例えば、前記蝕刻工程はゲルマニウム濃度が１０ａｔ％より大きいシリコン－ゲルマニウムに対して高い蝕刻率を有することができる。
【0127】
前記蝕刻工程の間に第１及び第２活性領域ＡＲ１、ＡＲ２上の犠牲層ＳＡＬが除去されることができる。前記蝕刻工程は湿式蝕刻であり得る。前記蝕刻工程に使用される蝕刻物質は相対的に高いゲルマニウム濃度を有する犠牲層ＳＡＬを早く除去することができる。
【0128】
図１１Ｃを再び参照すれば、犠牲層ＳＡＬが選択的に除去されることによって、各々の第１及び第２活性パターンＡＰ１、ＡＰ２上には積層された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３のみが残留することができる。犠牲層ＳＡＬが除去された領域を通じて第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３が各々形成されることができる。
【0129】
具体的に、活性パターンＡＰ１又はＡＰ２と第１半導体パターンＳＰ１との間に第１内側領域ＩＲＧ１が形成され、第１半導体パターンＳＰ１と第２半導体パターンＳＰ２との間に第２内側領域ＩＲＧ２が形成され、第２半導体パターンＳＰ２と第３半導体パターンＳＰ３との間に第３内側領域ＩＲＧ３が形成されることができる。
【0130】
図１１Ａ及び図１１Ｃを再び参照すれば、本発明の実施形態による第１活性パターンＡＰ１上の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３は垂直にさらに拡張されることができる。したがって、第１活性パターンＡＰ１上の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３の各々は目（ｅｙｅ）形状を有することができる（図１１Ａ参照）。第１活性パターンＡＰ１上の内側領域ＩＲＧを拡張することは、内側領域ＩＲＧによって露出された半導体パターンＳＰ１、ＳＰ２、ＳＰ３をリセスすることを含むことができる。以下、図１３Ａ乃至図１６Ｂを参照して第１活性パターンＡＰ１上の内側領域ＩＲＧを選択的に拡張する方法をより詳細に説明する。
【0131】
図１３Ａ、図１４Ａ、図１５Ａ、及び図１６Ａは図１１ＡのＭ領域を形成する方法を説明するための拡大図である。図１３Ｂ、図１４Ｂ、図１５Ｂ、及び図１６Ｂは図１１ＢのＮ領域を形成する方法を説明するための拡大図である。
【0132】
図１３Ａ及び図１３Ｂを参照すれば、犠牲パターンＰＰが選択的に除去されて、外側領域ＯＲＧが形成されることができる。外側領域ＯＲＧは第１ソース／ドレーンパターンＳＤ１の間の犠牲層ＳＡＬを露出することができる。外側領域ＯＲＧは第２ソース／ドレーンパターンＳＤ２の間の犠牲層ＳＡＬを露出することができる。外側領域ＯＲＧによって露出された犠牲層ＳＡＬを選択的に除去することができる。したがって、順次的に積層された第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３が形成されることができる。各々の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３は空き空間であり得る。第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３は第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３を露出することができる。
【0133】
第１活性パターンＡＰ１上の内側領域ＩＲＧは第２活性パターンＡＰ２上の内側領域ＩＲＧに比べて第２方向Ｄ２にさらに大きい幅を有することができる。例えば、第１活性パターンＡＰ１上の第３内側領域ＩＲＧ３は第９幅ＷＩ９を有することができ、第２活性パターンＡＰ２上の第３内側領域ＩＲＧ３は第９幅ＷＩ９より小さい第１０幅ＷＩ１０を有することができる。これは互いに隣接する第２ソース／ドレーンパターンＳＤ２の間の間隔が互いに隣接する第１ソース／ドレーンパターンＳＤ１の間の間隔より小さいためである。
【0134】
図１４Ａ及び図１４Ｂを参照すれば、第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内にスペーサー膜ＳＰＬがコンフォーマルに形成されることができる。スペーサー膜ＳＰＬは外側領域ＯＲＧにも形成されることができる。スペーサー膜ＳＰＬはＡＬＤ又はＣＶＤのような蒸着工程を利用して形成されることができる。スペーサー膜ＳＰＬはシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜の中で少なくとも１つを含むことができる。スペーサー膜ＳＰＬは内側領域ＩＲＧを完全に満たさない厚さで形成されることができる。
【0135】
第１活性パターンＡＰ１上にスペーサー膜ＳＰＬによって囲まれた内側領域ＩＲＧのサイズは、第２活性パターンＡＰ２上にスペーサー膜ＳＰＬによって囲まれた内側領域ＩＲＧのサイズより大きいことができる。例えば、第１活性パターンＡＰ１上にスペーサー膜ＳＰＬによって囲まれた内側領域ＩＲＧは第１１幅ＷＩ１１を有することができ、第２活性パターンＡＰ２上にスペーサー膜ＳＰＬによって囲まれた内側領域ＩＲＧは第１１幅ＷＩ１１より小さい第１２幅ＷＩ１２を有することができる。
【0136】
図１５Ａ及び図１５Ｂを参照すれば、スペーサー膜ＳＰＬに対する乾式蝕刻工程が遂行されることができる。前記乾式蝕刻工程はスペーサー膜ＳＰＬを垂直方向、即ち第３方向Ｄ３に平行である方向に蝕刻することができる。前記乾式蝕刻工程によってスペーサー膜ＳＰＬの第３方向Ｄ３への厚さが減少されることができる。一方、前記乾式蝕刻工程によってスペーサー膜ＳＰＬの第２方向Ｄ２への厚さはあまり変化が無い。
【0137】
第１活性パターンＡＰ１上でのスペーサー膜ＳＰＬの垂直方向への蝕刻率ＥＴＲ１は、第２活性パターンＡＰ２上でのスペーサー膜ＳＰＬの垂直方向への蝕刻率ＥＴＲ２より大きいことができる。これは第１活性パターンＡＰ１上にスペーサー膜ＳＰＬによって囲まれた内側領域ＩＲＧのサイズが第２活性パターンＡＰ２上にスペーサー膜ＳＰＬによって囲まれた内側領域ＩＲＧのサイズより大きいためである（ＷＩ１１＞ＷＩ１２）。したがって、蝕刻ガスが第２活性パターンＡＰ２上の内側領域ＩＲＧより第１活性パターンＡＰ１上の内側領域ＩＲＧに浸透することがよりスムーズであることができる。
【0138】
第１活性パターンＡＰ１上での蝕刻率ＥＴＲ１と第２活性パターンＡＰ２上での蝕刻率ＥＴＲ２の差によって、第１活性パターンＡＰ１上のスペーサー膜ＳＰＬの垂直方向への厚さＴＫ７は第２活性パターンＡＰ２上のスペーサー膜ＳＰＬの垂直方向への厚さＴＫ８より小さいことができる。
【0139】
図１６Ａ及び図１６Ｂを参照すれば、スペーサー膜ＳＰＬに対する湿式蝕刻工程が遂行されることができる。前記湿式蝕刻工程はスペーサー膜ＳＰＬを等方性に蝕刻することができる。前記湿式蝕刻工程は第２チャンネルパターンＣＨ２上のスペーサー膜ＳＰＬが除去される時まで遂行されることができる。
【0140】
上述したように第２チャンネルパターンＣＨ２上のスペーサー膜ＳＰＬの厚さ（図１５ＢのＴＫ８）は第１チャンネルパターンＣＨ１上のスペーサー膜ＳＰＬの厚さ（図１５ＡのＴＫ７）より大きいので、第２チャンネルパターンＣＨ２の半導体パターンＳＰ１－ＳＰ３が露出される時まで前記湿式蝕刻工程を進行する場合、第１チャンネルパターンＣＨ１の半導体パターンＳＰ１－ＳＰ３で過蝕刻が発生することができる。
【0141】
具体的に、前記湿式蝕刻工程によって第１チャンネルパターンＣＨ１の半導体パターンＳＰ１－ＳＰ３上のスペーサー膜ＳＰＬが全て除去されれば、第１チャンネルパターンＣＨ１の半導体パターンＳＰ１－ＳＰ３が酸化されることができる。半導体パターンＳＰ１－ＳＰ３の酸化物が除去されることができる。したがって、第１チャンネルパターンＣＨ１の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３には第１乃至第６チャンネルリセスＲＳ１－ＲＳ６が形成されることができる。前記湿式蝕刻工程によって露出された第１活性パターンＡＰ１の上部が酸化及び除去されて、ボディーリセスＢＲＳが形成されることができる。
【0142】
前記湿式蝕刻工程は第２チャンネルパターンＣＨ２の半導体パターンＳＰ１－ＳＰ３が露出される時に中止されるので、第２チャンネルパターンＣＨ２の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３にはチャンネルリセスが形成されなくともよい。他の実施形態として、第２チャンネルパターンＣＨ２にチャンネルリセスが形成されるが、第１チャンネルパターンＣＨ１のチャンネルリセスＲＳ１－ＲＳ６に比べて小さいリセス深さで形成されることができる。
【0143】
先に図１５Ａ及び図１５Ｂの乾式蝕刻工程によってスペーサー膜ＳＰＬの水平厚さは相対的に大きく残留することができる。したがって、前記湿式蝕刻工程の後にもスペーサー膜ＳＰＬの一部は残留して内側スペーサーＩＳＰを形成することができる。内側スペーサーＩＳＰはソース／ドレーンパターンＳＤ１、ＳＤ２の表面及び半導体パターンＳＰ１－ＳＰ３のサイド部ＥＤＰを覆うことができる。
【0144】
チャンネルリセスＲＳ１－ＲＳ６によって、第１チャンネルパターンＣＨ１の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はダンベル（ｄｕｍｂｂｅｌｌ）形状に形成されることができる。例えば、第１チャンネルパターンＣＨ１の第２半導体パターンＳＰ２は中心部ＣＴＰ及び中心部ＣＴＰの両側のサイド部ＥＤＰを含むことができる。前記湿式蝕刻工程によって中心部ＣＴＰはリセスされて第１厚さＴＫ１を有することができる。サイド部ＥＤＰは内側スペーサーＩＳＰによって保護されて第１厚さＴＫ１より大きい第２厚さＴＫ２を維持することができる。本発明の一実施形態として、第２厚さＴＫ２に対する第１厚さＴＫ１の比（ＴＫ１／ＴＫ２）は０．２乃至０．８であり得る。
【0145】
第２チャンネルパターンＣＨ２上の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３は前記湿式蝕刻工程の間にスペーサー膜ＳＰＬによって保護されることができる。したがって、第２チャンネルパターンＣＨ２の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々はロッド（ｒｏｄ）形状を維持することができる。例えば、第２チャンネルパターンＣＨ２の第２半導体パターンＳＰ２の中心部ＣＴＰは第４厚さＴＫ４を有することができる。第２チャンネルパターンＣＨ２の第２半導体パターンＳＰ２のサイド部ＥＤＰは第４厚さＴＫ４と実質的に同一な第５厚さＴＫ５を有することができる。本発明の一実施形態として、第５厚さＴＫ５に対する第４厚さＴＫ４の比（ＴＫ４／ＴＫ５）は０．８乃至１．０であり得る。
【0146】
本発明の他の実施形態によれば、先に図１４Ａ乃至図１６Ｂを参照して説明したスペーサー膜ＳＰＬの形成工程、乾式蝕刻工程、及び湿式蝕刻工程は反復遂行されることができる。スペーサー膜ＳＰＬの形成工程、乾式蝕刻工程、及び湿式蝕刻工程で成されたサイクルが遂行される時ごとにチャンネルリセスＲＳ１－ＲＳ６はさらに深くなり、内側スペーサーＩＳＰはさらに厚くなることができる。
【0147】
図１１Ｃを再び参照すれば、先に図１６Ａ及び図１６Ｂを参照して説明したように、第１チャンネルパターンＣＨ１の半導体パターンＳＰ１－ＳＰ３はスペーサー膜ＳＰＬの湿式蝕刻工程の間にその厚さが減少することができる。反面、第２チャンネルパターンＣＨ２の半導体パターンＳＰ１－ＳＰ３はスペーサー膜ＳＰＬの湿式蝕刻工程の間にその厚さが実質的に変わらない。例えば、第１チャンネルパターンＣＨ１の半導体パターンＳＰ１－ＳＰ３は第１厚さＴＫ１を有するが、第２チャンネルパターンＣＨ２の半導体パターンＳＰ１－ＳＰ３は第１厚さＴＫ１より大きい第４厚さＴＫ４を有することができる。一方、第１チャンネルパターンＣＨ１の半導体パターンＳＰ１－ＳＰ３の第１方向Ｄ１への幅ＣＷ１は第２チャンネルパターンＣＨ２の半導体パターンＳＰ１－ＳＰ３の第１方向Ｄ１への幅ＣＷ２と実質的に同一であることができる。
【0148】
図１２Ａ乃至図１２Ｃを参照すれば、露出された第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３上にゲート絶縁膜ＧＩが形成されることができる。ゲート絶縁膜ＧＩは各々の第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３を囲むように形成されることができる。各々の第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内にゲート絶縁膜ＧＩが形成されることができる。外側領域ＯＲＧ内にゲート絶縁膜ＧＩが形成されることができる。ゲート絶縁膜ＧＩを形成することは、シリコン酸化膜及び高誘電膜を順次的に形成することを含むことができる。
【0149】
ゲート絶縁膜ＧＩ上にゲート電極ＧＥが形成されることができる。ゲート電極ＧＥは、第１乃至第３内側領域ＩＲＧ１、ＩＲＧ２、ＩＲＧ３内に各々形成される第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３及び外側領域ＯＲＧ内に形成される外側ゲート電極ＯＧＥを含むことができる。
【0150】
第１活性パターンＡＰ１上で、上述したボディーリセスＢＲＳ及びチャンネルリセスＲＳ１－ＲＳ６によって、チャンネルに隣接する内側電極ＩＧＥが３次元ゲート構造を有するように形成されることができる。したがって、本発明によるゲート電極ＧＥは有効チャンネル長さＥＣＬを増加させ、短チャンネル効果による問題点を防止することができる。
【0151】
ゲート電極ＧＥをリセスして、ゲート電極ＧＥの上面がゲートスペーサーＧＳの上面より低くなるようにすることができる。リセスされたゲート電極ＧＥ上にゲートキャッピングパターンＧＰが形成されることができる。ゲートキャッピングパターンＧＰの上面はゲートスペーサーＧＳの上面と共面をなすことができる。
【0152】
図５Ａ乃至図５Ｄを再び参照すれば、第１層間絶縁膜１１０上に第２層間絶縁膜１２０が形成されることができる。第２層間絶縁膜１２０はシリコン酸化膜を含むことができる。第２層間絶縁膜１２０及び第１層間絶縁膜１１０を貫通して第１及び第２ソース／ドレーンパターンＳＤ１、ＳＤ２と電気的に連結される活性コンタクトＡＣが形成されることができる。第２層間絶縁膜１２０及びゲートキャッピングパターンＧＰを貫通してゲート電極ＧＥと電気的に連結されるゲートコンタクトＧＣが形成されることができる。
【0153】
各々の活性コンタクトＡＣ及びゲートコンタクトＧＣを形成することは、バリアーパターンＢＭを形成すること及びバリアーパターンＢＭ上に導電パターンＦＭを形成することを含むことができる。バリアーパターンＢＭはコンフォーマルに形成されることができ、金属膜／金属窒化膜を含むことができる。導電パターンＦＭは低抵抗金属を含むことができる。
【0154】
シングルハイトセルＳＨＣの第１境界ＢＤ１及び第２境界ＢＤ２に分離構造体ＤＢが各々形成されることができる。分離構造体ＤＢは、第２層間絶縁膜１２０からゲート電極ＧＥを貫通して活性パターンＡＰ１又はＡＰ２の内部に延長されることができる。分離構造体ＤＢはシリコン酸化膜又はシリコン窒化膜のような絶縁材料を含むことができる。
【0155】
活性コンタクトＡＣ及びゲートコンタクトＧＣ上に第３層間絶縁膜１３０が形成されることができる。第３層間絶縁膜１３０内に第１金属層Ｍ１が形成されることができる。第３層間絶縁膜１３０上に第４層間絶縁膜１４０が形成されることができる。第４層間絶縁膜１４０内に第２金属層Ｍ２が形成されることができる。
【0156】
【0157】
【0158】
図１７を参照すれば、第１チャンネルパターンＣＨ１の第１方向Ｄ１への幅ＣＷ１は第２チャンネルパターンＣＨ２の第１方向Ｄ１への幅ＣＷ２より小さいことができる。第１チャンネルパターンＣＨ１のナノシートの厚さＴＫ１は第２チャンネルパターンＣＨ２のナノシートの厚さＴＫ４より小さいことができる。
【0159】
第１活性パターンＡＰ１の上部は不連続的に幅が変化することができる。したがって、第１活性パターンＡＰ１の上部は第１階段式構造ＳＴＥ１を含むことができる。第１及び第２活性パターンＡＰ１、ＡＰ２の間の素子分離膜ＳＴの上面は不連続的に高さが変化することができる。したがって、第１及び第２活性パターンＡＰ１、ＡＰ２の間の素子分離膜ＳＴの上面は第２階段式構造ＳＴＥ２を含むことができる。
【0160】
図１８を参照すれば、第１チャンネルパターンＣＨ１のナノシートとして代表的に第２半導体パターンＳＰ２の平面形状が例示されている。第２半導体パターンＳＰ２の両側面の各々は第７チャンネルリセスＲＳ７を含むことができる。第７チャンネルリセスＲＳ７内にゲート絶縁膜ＧＩ及び外側ゲート電極ＯＧＥが提供されることができる。
【0161】
第７チャンネルリセスＲＳ７によって第２半導体パターンＳＰ２は平面的にもダンベル（ｄｕｍｂｂｅｌｌ）形状を有することができる。例えば、第２半導体パターンＳＰ２は中心部ＣＴＰ及び中心部ＣＴＰの両側のサイド部ＥＤＰを含むことができる。中心部ＣＴＰは外側ゲート電極ＯＧＥの間に介在されることができる。サイド部ＥＤＰはゲートスペーサーＧＳの間に介在されることができる。
【0162】
サイド部ＥＤＰの第１方向Ｄ１への幅ＣＷ３は、中心部ＣＴＰの第１方向Ｄ１への幅ＣＷ１より大きいことができる。本発明の一実施形態として、サイド部ＥＤＰの幅ＣＷ３に対する中心部ＣＴＰの幅ＣＷ１の比（ＣＷ１／ＣＷ３）は０．２乃至０．８であり得る。
【0163】
【0164】
図１９を参照すれば、先に説明した図１０Ａ乃至図１０Ｃの結果物上に犠牲パターンＰＰ及び犠牲層ＳＡＬを選択的に除去する工程が遂行されることができる。その後、第１及び第２チャンネルパターンＣＨ１、ＣＨ２上に第１マスク膜ＭＳＬが形成されることができる。
【0165】
図２０を参照すれば、第１マスク膜ＭＳＬ上に第２活性領域ＡＲ２のみを選択的に覆う第２マスク膜ＰＴＬが形成されることができる。第２マスク膜ＰＴＬは第１活性領域ＡＲ１を露出することができる。
【0166】
第２マスク膜ＰＴＬを蝕刻マスクとして露出された第１マスク膜ＭＳＬを選択的に除去することができる。したがって、第１活性領域ＡＲ１上の第１マスク膜ＭＳＬが全て除去されることができる。第１マスク膜ＭＳＬを選択的に除去する間に、第１活性領域ＡＲ１上の素子分離膜ＳＴの上部も過蝕刻によって除去されることができる。したがって、素子分離膜ＳＴの上面に第２階段式構造ＳＴＥ２が形成されることができる。第２階段式構造ＳＴＥ２は第１及び第２活性領域ＡＲ１、ＡＲ２の間の境界に形成されることができる。
【0167】
図２１を参照すれば、第２マスク膜ＰＴＬが選択的に除去されることができる。一例として、第２マスク膜ＰＴＬを除去することは、アッシング工程（ａｓｈｉｎｇ ｐｒｏｃｅｓｓ）を含むことができる。第２マスク膜ＰＴＬを除去する間に、露出された第１活性パターンＡＰ１の上部と第１チャンネルパターンＣＨ１は部分的に除去されることができる。例えば、アッシング工程の間に露出された半導体（例えば、Ｓｉ）に対する損失（ｌｏｓｓ）が発生することができる。一方、第２活性パターンＡＰ２及び第２チャンネルパターンＣＨ２は第２マスク膜ＰＴＬを除去する間に第１マスク膜ＭＳＬによって保護されることができる。
【0168】
露出された第１活性パターンＡＰ１の上部が部分的に除去されて、第１活性パターンＡＰ１の上部に第１階段式構造ＳＴＥ１が形成されることができる。露出された第１チャンネルパターンＣＨ１が部分的に除去されることができる。したがって、第１チャンネルパターンＣＨ１のナノシートの幅ＣＷ１は第２チャンネルパターンＣＨ２のナノシートの幅ＣＷ２より小さくなることができる。第１チャンネルパターンＣＨ１のナノシートの厚さＴＫ１は第２チャンネルパターンＣＨ２のナノシートの厚さＴＫ４より小さくなることができる。
【0169】
【0170】
【0171】
図２２を参照すれば、第１乃至第６チャンネルリセスＲＳ１－ＲＳ６は下位ティアから上位ティアに行くほど、リセス深さが漸進的に減少することができる。第１乃至第６チャンネルリセスＲＳ１－ＲＳ６は下位ティアから上位ティアに行くほど、第２方向Ｄ２へのリセス幅が漸進的に減少することができる。
【0172】
例えば、第２チャンネルリセスＲＳ２の第２リセス深さＤＥ２は第１チャンネルリセスＲＳ１の第１リセス深さＤＥ１より小さいことができる。第３チャンネルリセスＲＳ３の第３リセス深さＤＥ３は第２チャンネルリセスＲＳ２の第２リセス深さＤＥ２より小さいことができる。第４チャンネルリセスＲＳ４の第４リセス深さＤＥ４は第３チャンネルリセスＲＳ３の第３リセス深さＤＥ３より小さいことができる。第５チャンネルリセスＲＳ５の第５リセス深さＤＥ５は第４チャンネルリセスＲＳ４の第４リセス深さＤＥ４より小さいことができる。第６チャンネルリセスＲＳ６の第６リセス深さＤＥ６は第５チャンネルリセスＲＳ５の第５リセス深さＤＥ５より小さいことができる。
【0173】
第２チャンネルリセスＲＳ２の第２リセス幅ＲＷＩ２は第１チャンネルリセスＲＳ１の第１リセス幅ＲＷＩ１より小さいことができる。第３チャンネルリセスＲＳ３の第３リセス幅ＲＷＩ３は第２チャンネルリセスＲＳ２の第２リセス幅ＲＷＩ２より小さいことができる。第４チャンネルリセスＲＳ４の第４リセス幅ＲＷＩ４は第３チャンネルリセスＲＳ３の第３リセス幅ＲＷＩ３より小さいことができる。第５チャンネルリセスＲＳ５の第５リセス幅ＲＷＩ５は第４チャンネルリセスＲＳ４の第４リセス幅ＲＷＩ４より小さいことができる。第６チャンネルリセスＲＳ６の第６リセス幅ＲＷＩ６は第５チャンネルリセスＲＳ５の第５リセス幅ＲＷＩ５より小さいことができる。
【0174】
ボディーリセスＢＲＳはチャンネルリセスＲＳ１－ＲＳ６よりリセス幅が大きいことができる。ボディーリセスＢＲＳはチャンネルリセスＲＳ１－ＲＳ６よりリセス深さが大きいことができる。例えば、ボディーリセスＢＲＳのリセス深さＢＤＥは第１チャンネルリセスＲＳ１の第１リセス深さＤＥ１より大きいことができる。ボディーリセスＢＲＳのリセス幅ＢＷＩは第１チャンネルリセスＲＳ１の第１リセス幅ＲＷＩ１より大きいことができる。
【0175】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の中心部ＣＴＰの厚さは、下位ティアから上位ティアに行くほど、漸進的に増加することができる。例えば、第２半導体パターンＳＰ２の厚さＴＫ１は第１半導体パターンＳＰ１の厚さＴＫ９より大きいことができる。第３半導体パターンＳＰ３の厚さＴＫ１０は第２半導体パターンＳＰ２の厚さＴＫ１より大きいことができる。
【0176】
先に図１５Ａ及び図１６Ａを参照して説明したように、内側領域ＩＲＧのサイズが大きくなるほど、スペーサー膜ＳＰＬの蝕刻率が増加することができる。したがって、内側領域ＩＲＧのサイズが大きくなるほど、過蝕刻がさらに多く発生することができる。前記過蝕刻によって第１チャンネルパターンＣＨ１にボディーリセスＢＲＳ及びチャンネルリセスＲＳ１－ＲＳ６が形成されることができる。したがって、内側領域ＩＲＧのサイズが大きい下位ティアが内側領域ＩＲＧのサイズが小さい上位ティアよりチャンネルリセスがさらに大きく形成されることができる。
【0177】
【0178】
例えば、第２チャンネルリセスＲＳ２の第２リセス深さＤＥ２は第１チャンネルリセスＲＳ１の第１リセス深さＤＥ１より大きいことができる。第３チャンネルリセスＲＳ３の第３リセス深さＤＥ３は第２チャンネルリセスＲＳ２の第２リセス深さＤＥ２より大きいことができる。第４チャンネルリセスＲＳ４の第４リセス深さＤＥ４は第３チャンネルリセスＲＳ３の第３リセス深さＤＥ３より大きいことができる。第５チャンネルリセスＲＳ５の第５リセス深さＤＥ５は第４チャンネルリセスＲＳ４の第４リセス深さＤＥ４より大きいことができる。第６チャンネルリセスＲＳ６の第６リセス深さＤＥ６は第５チャンネルリセスＲＳ５の第５リセス深さＤＥ５より大きいことができる。
【0179】
ボディーリセスＢＲＳはチャンネルリセスＲＳ１－ＲＳ６よりリセス深さが小さいことができる。例えば、ボディーリセスＢＲＳのリセス深さＢＤＥは第１チャンネルリセスＲＳ１の第１リセス深さＤＥ１より小さいことができる。
【0180】
第１乃至第３半導体パターンＳＰ１、ＳＰ２、ＳＰ３の各々の中心部ＣＴＰの厚さは、下位ティアから上位ティアに行くほど、漸進的に減少することができる。例えば、第２半導体パターンＳＰ２の厚さＴＫ１は第１半導体パターンＳＰ１の厚さＴＫ９より小さいことができる。第３半導体パターンＳＰ３の厚さＴＫ１０は第２半導体パターンＳＰ２の厚さＴＫ１より小さいことができる。
【0181】
先に図１５Ａ及び図１６Ａを参照して説明したスペーサー膜ＳＰＬに対する乾式蝕刻工程及び湿式蝕刻工程は、上位ティアでの蝕刻率が下位ティアでの蝕刻率より大きいことができる。ティア（即ち、基板１００からの高さ）に応じる蝕刻率の差が大きくなるように蝕刻レシピを調節する場合、図２３に示したように上位ティアが下位ティアよりチャンネルリセスがさらに大きく形成されることができる。
【0182】
図２４を参照すれば、第１活性パターンＡＰ１の上部にボディーリセスＢＲＳが省略されることができる。即ち、互いに隣接する第１ソース／ドレーンパターンＳＤ１の間の第１活性パターンＡＰ１の上面は平らであることができる。第１内側電極ＰＯ１の上面ＴＯＳは凸であるが、第１内側電極ＰＯ１の底面ＢＴＳは平らであることができる。ボディーリセスＢＲＳが省略することによって、ゲート電極ＧＥの第１内側電極ＰＯ１のサイズ（又は体積）は第２内側電極ＰＯ２のサイズ（又は体積）より小さくなることもあり得る。第２活性パターンＡＰ２の上部にもボディーリセスＢＲＳが省略されることができる。
【0183】
第１活性パターンＡＰ１の上面上に半導体層ＳＭＣＬが提供されることができる。半導体層ＳＭＣＬは第１活性パターンＡＰ１の上面から成長されたエピタキシャル層であり得る。半導体層ＳＭＣＬはシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びシリコン－ゲルマニウム（ＳｉＧｅ）の中で１つを含むことができる。一例として、半導体層ＳＭＣＬがシリコン（Ｓｉ）を含む場合、半導体層ＳＭＣＬと第１活性パターンＡＰ１との間の境界が区別されなくともよい。半導体層ＳＭＣＬはボディーリセスが形成されることを防止する機能を遂行することができる。
【0184】
図２５は本発明の一実施形態による半導体素子を説明するための図面であって、図４のＡ－Ａ’線に沿う断面図である。図２５を参照すれば、第１チャンネルパターンＣＨ１は順次的に積層された第１乃至第４半導体パターンＳＰ１－ＳＰ４を含むことができる。即ち、第１チャンネルパターンＣＨ１は一対の第１ソース／ドレーンパターンＳＤ１を連結する４つのナノシートを含むことができる。
【0185】
本発明の実施形態による３次元半導体素子は、Ｎ個のナノシートが積層されたＭＢＣＦＥＴ又はＧＡＡＦＥＴを含むことができる。前記Ｎは２以上の整数であり得る。即ち、本発明のトランジスタは、３つ又は４つのナノシートのみならず、２つのナノシート又は５つ以上のナノシートも含むことができる。
【0186】
ゲート電極ＧＥは、第１乃至第４半導体パターンＳＰ１－ＳＰ４下に各々提供された第１乃至第４内側電極ＰＯ１－ＰＯ４を含むことができる。ゲート電極ＧＥは最上部の半導体パターン、即ち第４半導体パターンＳＰ４上の外側ゲート電極ＯＧＥをさらに含むことができる。第１乃至第４内側電極ＰＯ１－ＰＯ４のサイズ（又は体積）は下位ティアから上位ティアに行くほど、漸進的に減少することができる。
【0187】
図２６Ａ及び図２６Ｂは各々図５ＡのＭ領域及び図５ＢのＮ領域を示した拡大図である。図２６Ａ及び図２６Ｂを参照すれば、第１活性パターンＡＰ１上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々の側壁ＳＩＳは、第１ソース／ドレーンパターンＳＤ１に向かって凸に突出されることができる。第２活性パターンＡＰ２上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々の側壁ＳＩＳは、第２ソース／ドレーンパターンＳＤ２に向かって凸に突出されることができる。
【0188】
代表的に第２内側電極ＰＯ２とソース／ドレーンパターンＳＤ１、ＳＤ２との間に介在された内側スペーサーＩＳＰは砂時計形状を有することができる。内側スペーサーＩＳＰの第２方向Ｄ２への厚さは第１半導体パターンＳＰ１で第２半導体パターンＳＰ２に行くほど、減少し、その後再び増加することができる。
【0189】
第１活性パターンＡＰ１上の内側スペーサーＩＳＰはその中央で第１１厚さＴＫ１１を有することができ、第２活性パターンＡＰ２上の内側スペーサーＩＳＰはその中央で第１２厚さＴＫ１２を有することができる。第１１厚さＴＫ１１と第１２厚さＴＫ１２は互いに異なることができる。
【0190】
本発明の一実施形態として、第１１厚さＴＫ１１は第１２厚さＴＫ１２より小さいことができる。再び言えば、第１活性パターンＡＰ１上の内側電極ＰＯ１－ＰＯ３の側壁ＳＩＳは、第２活性パターンＡＰ２上の内側電極ＰＯ１－ＰＯ３の側壁ＳＩＳより水平にさらに突出されることができる。
【0191】
図２７Ａ及び図２７Ｂは各々図５ＡのＭ領域及び図５ＢのＮ領域を示した拡大図である。図２７Ａ及び図２７Ｂを参照すれば、第１活性パターンＡＰ１上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々の側壁ＳＩＳは、第１ソース／ドレーンパターンＳＤ１から遠くなるように凹に陥没されることができる。第２活性パターンＡＰ２上の第１乃至第３内側電極ＰＯ１、ＰＯ２、ＰＯ３の各々の側壁ＳＩＳは、第２ソース／ドレーンパターンＳＤ２から遠くなるように凹に陥没されることができる。
【0192】
代表的に第２内側電極ＰＯ２とソース／ドレーンパターンＳＤ１、ＳＤ２との間に介在された内側スペーサーＩＳＰは半月形状又は三日月形状（ｈａｌｆ－ｍｏｏｎｏｒ ｃｒｅｓｃｅｎｔ－ｓｈａｐｅｄ）を有することができる。
【0193】
第１活性パターンＡＰ１上の内側スペーサーＩＳＰはその中央で第１３厚さＴＫ１３を有することができ、第２活性パターンＡＰ２上の内側スペーサーＩＳＰはその中央で第１４厚さＴＫ１４を有することができる。第１３厚さＴＫ１３と第１４厚さＴＫ１４は互いに異なることができる。
【0194】
本発明の一実施形態として、第１３厚さＴＫ１３は第１４厚さＴＫ１４より大きいことができる。再び言えば、第１活性パターンＡＰ１上の内側電極ＰＯ１－ＰＯ３の側壁ＳＩＳは、第２活性パターンＡＰ２上の内側電極ＰＯ１－ＰＯ３の側壁ＳＩＳより水平にさらに陥没されることができる。
【0195】
以上、添付された図面を参照して本発明の実施形態態を説明したが、本発明はその技術的思想や必須の特徴を変形しなくとも他の具体的な形態に実施されることもできる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり、限定的ではないことと理解しなければならない。
【符号の説明】
【0196】
１００ 基板
１１０、１２０、１３０１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＲ１、ＡＲ２ 活性領域
ＡＰ１、ＡＰ２ 活性パターン
ＣＨ１、ＣＨ２ チャンネルパターン
ＢＭ バリアーパターン
ＢＲＳ ボディーリセス
ＤＢ 分離構造体
ＦＭ 導電パターン
ＧＣ ゲートコンタクト
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ１、ＧＳ２ ゲートスペーサー
ＩＧＥ 内側ゲート電極
ＩＳＰ 内側スペーサー
Ｍ１、Ｍ２ 金属層
Ｍ１＿Ｉ、Ｍ２＿Ｉ 配線
Ｍ１＿Ｒ１、Ｍ１＿Ｒ２ パワー配線
ＯＧＥ 外側ゲート電極
ＰＯ１、ＰＯ２、ＰＯ３ 内側電極
ＲＣＳ１、ＲＣＳ２ リセス
ＳＤ１、ＳＤ２ ソース／ドレーンパターン
ＳＨＣ シングルハイトセル
ＳＰ１、ＳＰ２、ＳＰ３ 半導体パターン
ＳＴ 素子分離膜
ＴＲ トレンチ
ＵＩＰ 上部絶縁パターン
ＶＩ１、ＶＩ２ ビア
１１０、１２０、１３０１４０ 層間絶縁膜
ＡＣ 活性コンタクト
ＡＲ１、ＡＲ２ 活性領域
ＡＰ１、ＡＰ２ 活性パターン
ＣＨ１、ＣＨ２ チャンネルパターン
ＢＭ バリアーパターン
ＢＲＳ ボディーリセス
ＤＢ 分離構造体
ＦＭ 導電パターン
ＧＣ ゲートコンタクト
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＧＰ ゲートキャッピングパターン
ＧＳ１、ＧＳ２ ゲートスペーサー
ＩＧＥ 内側ゲート電極
ＩＳＰ 内側スペーサー
Ｍ１、Ｍ２ 金属層
Ｍ１＿Ｉ、Ｍ２＿Ｉ 配線
Ｍ１＿Ｒ１、Ｍ１＿Ｒ２ パワー配線
ＯＧＥ 外側ゲート電極
ＰＯ１、ＰＯ２、ＰＯ３ 内側電極
ＲＣＳ１、ＲＣＳ２ リセス
ＳＤ１、ＳＤ２ ソース／ドレーンパターン
ＳＨＣ シングルハイトセル
ＳＰ１、ＳＰ２、ＳＰ３ 半導体パターン
ＳＴ 素子分離膜
ＴＲ トレンチ
ＵＩＰ 上部絶縁パターン
ＶＩ１、ＶＩ２ ビア
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26A】
【図26B】
【図27A】
【図27B】