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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024024593
(43)【公開日】2024-02-22
(54)【発明の名称】半導体素子の製造方法
(51)【国際特許分類】
H01L 21/02 20060101AFI20240215BHJP
H01L 21/82 20060101ALI20240215BHJP
H01L 21/8234 20060101ALI20240215BHJP
H01L 21/3205 20060101ALI20240215BHJP
【ＦＩ】
H01L21/02 Z
H01L21/82 C
H01L21/82 W
H01L27/088 D
H01L21/88 Z
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023116798
(22)【出願日】2023-07-18
(31)【優先権主張番号】10-2022-0099430
(32)【優先日】2022-08-09
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】金 秀 賓
(72)【発明者】
【氏名】田 俊 秀
(72)【発明者】
【氏名】姜 在 賢
(72)【発明者】
【氏名】金 柄 武
(72)【発明者】
【氏名】全 衆 源
【テーマコード（参考）】
5F033
5F048
5F064
【Ｆターム（参考）】
5F033GG00
5F033GG01
5F033GG02
5F033KK07
5F033KK08
5F033KK15
5F033KK17
5F033KK18
5F033KK19
5F033KK20
5F033KK21
5F033KK32
5F033KK33
5F033RR04
5F033RR06
5F033RR08
5F033UU05
5F033UU07
5F048BA01
5F048BA14
5F048BA15
5F048BA20
5F048BB09
5F048BB11
5F048BB12
5F048BB13
5F048BF07
5F048BG13
5F048BG14
5F064EE02
5F064EE03
5F064EE32
5F064GG10
5F064HH10
(57)【要約】
【課題】製造過程における不良の発生を防止する半導体素子の製造方法を提供する。
【解決手段】本発明の半導体素子の製造方法は、デザインルールが記録されたＤＲＭを使用して半導体素子レイアウトを設計する段階と、設計された半導体素子レイアウトを使用して製造された半導体素子に対してゲート構造不良を含む不良評価を行う段階と、不良評価の結果に基づいて、ＤＲＭに記録されたデザインルールをアップデートしてＤＲＭをアップデートする段階と、アップデートされたＤＲＭを使用して半導体素子レイアウトを再設計する段階と、再設計された半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有する。
【選択図】図３
【解決手段】本発明の半導体素子の製造方法は、デザインルールが記録されたＤＲＭを使用して半導体素子レイアウトを設計する段階と、設計された半導体素子レイアウトを使用して製造された半導体素子に対してゲート構造不良を含む不良評価を行う段階と、不良評価の結果に基づいて、ＤＲＭに記録されたデザインルールをアップデートしてＤＲＭをアップデートする段階と、アップデートされたＤＲＭを使用して半導体素子レイアウトを再設計する段階と、再設計された半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
デザインルールが記録されたＤＲＭ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｍａｎｕａｌ）を使用して半導体素子レイアウトを設計する段階と、
設計された前記半導体素子レイアウトを使用して製造された半導体素子に対してゲート構造不良を含む不良評価を行う段階と、
前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールをアップデートして前記ＤＲＭをアップデートする段階と、
アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、
再設計された前記半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有することを特徴とする半導体素子の製造方法。
設計された前記半導体素子レイアウトを使用して製造された半導体素子に対してゲート構造不良を含む不良評価を行う段階と、
前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールをアップデートして前記ＤＲＭをアップデートする段階と、
アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、
再設計された前記半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有することを特徴とする半導体素子の製造方法。
【請求項2】
前記半導体素子は、素子分離膜により限定される活性領域を有する基板、前記基板の上側の一部分に互いに離隔されて配置される一対の第１不純物領域及び第２不純物領域、前記一対の第１不純物領域間の前記活性領域上に配置されるゲート電極、前記活性領域と前記ゲート電極との間に介在するゲート誘電膜、並びに複数の配線パターン及び複数の配線ビアを含む配線構造体を含み、
前記ゲート構造不良は、前記ゲート誘電膜の破壊（ｂｒｅａｋ）、前記活性領域の焼け（ｂｕｒｎｔ）、又は前記ゲート電極の焼けであり、
前記複数の配線パターンは、第１垂直レベルに位置する複数の第１配線パターン、前記第１垂直レベルよりも高い第２垂直レベルに位置する複数の第２配線パターン、前記第２垂直レベルよりも高い第３垂直レベルに位置する複数の第３配線パターン、及び前記第３垂直レベルよりも高い第４垂直レベルに位置する第４配線パターンを含み、
前記複数の第１配線パターンは、前記ゲート電極に電気的に連結されるゲート配線パターン、前記ゲート配線パターンに隣接する第１隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第１連結配線パターンを含み、
前記複数の第２配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する第２隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第２連結配線パターンを含み、
前記複数の第３配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する対象配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第３連結配線パターンを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
前記ゲート構造不良は、前記ゲート誘電膜の破壊（ｂｒｅａｋ）、前記活性領域の焼け（ｂｕｒｎｔ）、又は前記ゲート電極の焼けであり、
前記複数の配線パターンは、第１垂直レベルに位置する複数の第１配線パターン、前記第１垂直レベルよりも高い第２垂直レベルに位置する複数の第２配線パターン、前記第２垂直レベルよりも高い第３垂直レベルに位置する複数の第３配線パターン、及び前記第３垂直レベルよりも高い第４垂直レベルに位置する第４配線パターンを含み、
前記複数の第１配線パターンは、前記ゲート電極に電気的に連結されるゲート配線パターン、前記ゲート配線パターンに隣接する第１隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第１連結配線パターンを含み、
前記複数の第２配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する第２隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第２連結配線パターンを含み、
前記複数の第３配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する対象配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第３連結配線パターンを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項3】
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔を第１離隔間隔から前記第１離隔間隔よりも大きい第２離隔間隔に前記デザインルールを変更して前記ＤＲＭに保存することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項4】
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと前記第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを追加するように前記デザインルールを変更して前記ＤＲＭに保存し、
前記対象配線パターンの面積は、前記複数の第３配線パターンのうちの同一の垂直レベルで互いに連結される第３配線パターンの全面積であることを特徴とする請求項２に記載の半導体素子の製造方法。
前記対象配線パターンの面積は、前記複数の第３配線パターンのうちの同一の垂直レベルで互いに連結される第３配線パターンの全面積であることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項5】
デザインルールが記録されたＤＲＭを使用して半導体素子レイアウトを設計する段階と、
設計された前記半導体素子レイアウトを使用したウェーハプロセッシングを行って半導体素子を製造する段階と、
製造された前記半導体素子に関する電気的特性を検査するテストを行う段階と、
製造された前記半導体素子に関する前記テストの結果から前記半導体素子に含まれるゲート誘電膜の破壊、活性領域の焼け、又はゲート電極の焼けに対する不良評価を行う段階と、
前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールをアップデートして前記ＤＲＭをアップデートする段階と、
アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、
再設計された前記半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有し、
前記半導体素子は、素子分離膜により限定される前記活性領域を有する基板、前記基板の上側の一部分に互いに離隔されて配置される一対の第１不純物領域及び第２不純物領域、前記一対の第１不純物領域間の前記活性領域上に配置される前記ゲート電極、前記活性領域と前記ゲート電極との間に介在する前記ゲート誘電膜、並びに複数の配線パターン及び複数の配線ビアを含む配線構造体を含み、
前記複数の配線パターンは、
前記ゲート電極上で前記ゲート電極に電気的に連結されるゲート配線パターン、前記ゲート配線パターンに隣接する第１隣接配線パターン、及び前記第２不純物領域上で前記第２不純物領域に電気的に連結される第１連結配線パターンを含む複数の第１配線パターンと、
前記複数の第１配線パターンよりも高い垂直レベルに位置して前記第１隣接配線パターン上で前記第１隣接配線パターンに電気的に連結される第２隣接配線パターン、及び前記第１連結配線パターン上で前記第１連結配線パターンに電気的に連結される第２連結配線パターンを含む複数の第２配線パターンと、
前記複数の第２配線パターンよりも高い垂直レベルに位置して前記第２隣接配線パターン上で前記第２隣接配線パターンに電気的に連結される対象配線パターン、及び前記第２連結配線パターン上で前記第２連結配線パターンに電気的に連結される第３連結配線パターンを含む複数の第３配線パターンと、
前記複数の第３配線パターンよりも高い垂直レベルに位置して前記対象配線パターン及び前記第３連結配線パターン上で前記対象配線パターン及び前記第３連結配線パターンのそれぞれに電気的に連結される第４配線パターンと、を含むことを特徴とする半導体素子の製造方法。
設計された前記半導体素子レイアウトを使用したウェーハプロセッシングを行って半導体素子を製造する段階と、
製造された前記半導体素子に関する電気的特性を検査するテストを行う段階と、
製造された前記半導体素子に関する前記テストの結果から前記半導体素子に含まれるゲート誘電膜の破壊、活性領域の焼け、又はゲート電極の焼けに対する不良評価を行う段階と、
前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールをアップデートして前記ＤＲＭをアップデートする段階と、
アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、
再設計された前記半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有し、
前記半導体素子は、素子分離膜により限定される前記活性領域を有する基板、前記基板の上側の一部分に互いに離隔されて配置される一対の第１不純物領域及び第２不純物領域、前記一対の第１不純物領域間の前記活性領域上に配置される前記ゲート電極、前記活性領域と前記ゲート電極との間に介在する前記ゲート誘電膜、並びに複数の配線パターン及び複数の配線ビアを含む配線構造体を含み、
前記複数の配線パターンは、
前記ゲート電極上で前記ゲート電極に電気的に連結されるゲート配線パターン、前記ゲート配線パターンに隣接する第１隣接配線パターン、及び前記第２不純物領域上で前記第２不純物領域に電気的に連結される第１連結配線パターンを含む複数の第１配線パターンと、
前記複数の第１配線パターンよりも高い垂直レベルに位置して前記第１隣接配線パターン上で前記第１隣接配線パターンに電気的に連結される第２隣接配線パターン、及び前記第１連結配線パターン上で前記第１連結配線パターンに電気的に連結される第２連結配線パターンを含む複数の第２配線パターンと、
前記複数の第２配線パターンよりも高い垂直レベルに位置して前記第２隣接配線パターン上で前記第２隣接配線パターンに電気的に連結される対象配線パターン、及び前記第２連結配線パターン上で前記第２連結配線パターンに電気的に連結される第３連結配線パターンを含む複数の第３配線パターンと、
前記複数の第３配線パターンよりも高い垂直レベルに位置して前記対象配線パターン及び前記第３連結配線パターン上で前記対象配線パターン及び前記第３連結配線パターンのそれぞれに電気的に連結される第４配線パターンと、を含むことを特徴とする半導体素子の製造方法。
【請求項6】
前記半導体素子レイアウトを設計する段階は、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔を第１離隔間隔にして前記半導体素子レイアウトを設計し、
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔を前記第１離隔間隔から前記第１離隔間隔よりも大きい第２離隔間隔に前記デザインルールを変更し、
前記修正された半導体素子を製造する段階は、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔を前記第２離隔間隔にして前記修正された半導体素子を製造することを特徴とする請求項５に記載の半導体素子の製造方法。
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔を前記第１離隔間隔から前記第１離隔間隔よりも大きい第２離隔間隔に前記デザインルールを変更し、
前記修正された半導体素子を製造する段階は、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔を前記第２離隔間隔にして前記修正された半導体素子を製造することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項7】
前記半導体素子レイアウトを設計する段階は、それぞれ同一の垂直レベルで、前記第１隣接配線パターンと前記第１連結配線パターンとが互いに離隔され、第２隣接配線パターンと前記第２連結配線パターンとが互いに離隔され、対象配線パターンと前記第３連結配線パターンとが互いに離隔されるように前記半導体素子レイアウトを設計し、
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、それぞれ同一の垂直レベルで、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを追加するように前記デザインルールを変更して前記ＤＲＭに保存し、
前記修正された半導体素子を製造する段階は、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを含むように前記修正された半導体素子を製造することを特徴とする請求項５に記載の半導体素子の製造方法。
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、それぞれ同一の垂直レベルで、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを追加するように前記デザインルールを変更して前記ＤＲＭに保存し、
前記修正された半導体素子を製造する段階は、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを含むように前記修正された半導体素子を製造することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項8】
デザインルールが記録されたＤＲＭを使用して、素子分離膜により限定される活性領域を有する基板、前記基板の上側の一部分に互いに離隔されて配置される一対の第１不純物領域及び第２不純物領域、前記一対の第１不純物領域間の前記活性領域上に配置されるゲート電極、前記活性領域と前記ゲート電極との間に介在する前記ゲート誘電膜、並びに複数の配線パターン及び複数の配線ビアを含む配線構造体を含む半導体素子レイアウトを設計する段階と、
設計された前記半導体素子レイアウトを使用したシミュレーションを行って半導体素子を製造する段階と、
シミュレーションにより製造された前記半導体素子に含まれるゲート誘電膜の破壊、活性領域の焼け、又はゲート電極の焼けに対する不良評価を行う段階と、
前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールに指定された規則を変更して前記ＤＲＭをアップデートする段階と、
アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、
再設計された前記半導体素子レイアウトを使用したウェーハプロセッシングを行って修正された半導体素子を製造する段階と、を有し、
前記複数の配線パターンは、第１垂直レベルに位置する複数の第１配線パターン、前記第１垂直レベルよりも高い第２垂直レベルに位置する複数の第２配線パターン、前記第２垂直レベルよりも高い第３垂直レベルに位置する複数の第３配線パターン、及び前記第３垂直レベルよりも高い第４垂直レベルに位置する第４配線パターンを含み、
前記複数の第１配線パターンは、前記ゲート電極に電気的に連結されるゲート配線パターン、前記ゲート配線パターンに隣接する第１隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第１連結配線パターンを含み、
前記複数の第２配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する第２隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第２連結配線パターンを含み、
前記複数の第３配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する対象配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第３連結配線パターンを含むことを特徴とする半導体素子の製造方法。
設計された前記半導体素子レイアウトを使用したシミュレーションを行って半導体素子を製造する段階と、
シミュレーションにより製造された前記半導体素子に含まれるゲート誘電膜の破壊、活性領域の焼け、又はゲート電極の焼けに対する不良評価を行う段階と、
前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールに指定された規則を変更して前記ＤＲＭをアップデートする段階と、
アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、
再設計された前記半導体素子レイアウトを使用したウェーハプロセッシングを行って修正された半導体素子を製造する段階と、を有し、
前記複数の配線パターンは、第１垂直レベルに位置する複数の第１配線パターン、前記第１垂直レベルよりも高い第２垂直レベルに位置する複数の第２配線パターン、前記第２垂直レベルよりも高い第３垂直レベルに位置する複数の第３配線パターン、及び前記第３垂直レベルよりも高い第４垂直レベルに位置する第４配線パターンを含み、
前記複数の第１配線パターンは、前記ゲート電極に電気的に連結されるゲート配線パターン、前記ゲート配線パターンに隣接する第１隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第１連結配線パターンを含み、
前記複数の第２配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する第２隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第２連結配線パターンを含み、
前記複数の第３配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する対象配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第３連結配線パターンを含むことを特徴とする半導体素子の製造方法。
【請求項9】
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔を第１離隔間隔から前記第１離隔間隔よりも大きい第２離隔間隔に前記デザインルールを変更し、
前記修正された半導体素子を製造する段階は、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔がシミュレーションにより製造された前記半導体素子に含まれる前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔である前記第１離隔間隔よりも大きい前記第２離隔間隔を有するように前記修正された半導体素子を製造することを特徴とする請求項８に記載の半導体素子の製造方法。
前記修正された半導体素子を製造する段階は、前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔がシミュレーションにより製造された前記半導体素子に含まれる前記ゲート配線パターンと前記第１隣接配線パターンとの離隔間隔である前記第１離隔間隔よりも大きい前記第２離隔間隔を有するように前記修正された半導体素子を製造することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項10】
前記半導体素子レイアウトを設計する段階は、それぞれ同一の垂直レベルで、前記第１隣接配線パターンと前記第１連結配線パターンとが互いに離隔され、第２隣接配線パターンと前記第２連結配線パターンとが互いに離隔され、対象配線パターンと前記第３連結配線パターンとが互いに離隔されるように前記半導体素子レイアウトを設計し、
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、それぞれ同一の垂直レベルで、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを追加するように前記デザインルールを変更して前記ＤＲＭに保存し、
前記修正された半導体素子を製造する段階は、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを含むように前記修正された半導体素子を製造することを特徴とする請求項８に記載の半導体素子の製造方法。
前記ＤＲＭをアップデートする段階は、前記対象配線パターンの面積が臨界最大面積よりも大きい面積を有する場合、それぞれ同一の垂直レベルで、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを追加するように前記デザインルールを変更して前記ＤＲＭに保存し、
前記修正された半導体素子を製造する段階は、前記第１隣接連結パターンと前記第１連結配線パターンとを連結する第１ブリッジ配線パターン、及び前記第２隣接連結パターンと第２連結配線パターンとを連結する第２ブリッジ配線パターンのうちの少なくとも１つを含むように前記修正された半導体素子を製造することを特徴とする請求項８に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造方法に係り、より詳細には、半導体素子の製造過程で発生する不良（ｆａｉｌｕｒｅ）を防止する半導体素子の製造方法に関する。
【背景技術】
【0002】
電子技術の発達によって、半導体素子のダウンスケーリング（ｄｏｗｎ－ｓｃａｌｉｎｇ）が急速に進められており、これにより、半導体素子の構成要素のサイズ及び構成要素間の間隔が減少している。
【0003】
従って、製造過程における不良の発生を防止して半導体素子を製造する製造工程技術が要求される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１４－１０８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、製造過程における不良の発生を防止する半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明の一態様による半導体素子の製造方法は、デザインルールが記録されたＤＲＭ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｍａｎｕａｌ）を使用して半導体素子レイアウトを設計する段階と、設計された前記半導体素子レイアウトを使用して製造された半導体素子に対してゲート構造不良を含む不良評価を行う段階と、前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールをアップデートして前記ＤＲＭをアップデートする段階と、アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、再設計された前記半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有する。
【0007】
上記目的を達成するためになされた本発明の他の態様による半導体素子の製造方法は、デザインルールが記録されたＤＲＭを使用して半導体素子レイアウトを設計する段階と、設計された前記半導体素子レイアウトを使用したウェーハプロセッシングを行って半導体素子を製造する段階と、製造された前記半導体素子に関する電気的特性を検査するテストを行う段階と、製造された前記半導体素子に関する前記テストの結果から前記半導体素子に含まれるゲート誘電膜の破壊、活性領域の焼け、又はゲート電極の焼けに対する不良評価を行う段階と、前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールをアップデートして前記ＤＲＭをアップデートする段階と、アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、再設計された前記半導体素子レイアウトを使用して修正された半導体素子を製造する段階と、を有する。
【0008】
上記目的を達成するためになされた本発明の更に他の態様による半導体素子の製造方法は、デザインルールが記録されたＤＲＭを使用して、素子分離膜により限定される活性領域を有する基板、前記基板の上側の一部分に互いに離隔されて配置される一対の第１不純物領域及び第２不純物領域、前記一対の第１不純物領域間の前記活性領域上に配置されるゲート電極、前記活性領域と前記ゲート電極との間に介在する前記ゲート誘電膜、並びに複数の配線パターン及び複数の配線ビアを含む配線構造体を含む半導体素子レイアウトを設計する段階と、設計された前記半導体素子レイアウトを使用したシミュレーションを行って半導体素子を製造する段階と、シミュレーションにより製造された前記半導体素子に含まれるゲート誘電膜の破壊、活性領域の焼け、又はゲート電極の焼けに対する不良評価を行う段階と、前記不良評価の結果に基づいて、前記ＤＲＭに記録された前記デザインルールに指定された規則を変更して前記ＤＲＭをアップデートする段階と、アップデートされた前記ＤＲＭを使用して前記半導体素子レイアウトを再設計する段階と、再設計された前記半導体素子レイアウトを使用したウェーハプロセッシングを行って修正された半導体素子を製造する段階と、を有し、前記複数の配線パターンは、第１垂直レベルに位置する複数の第１配線パターン、前記第１垂直レベルよりも高い第２垂直レベルに位置する複数の第２配線パターン、前記第２垂直レベルよりも高い第３垂直レベルに位置する複数の第３配線パターン、及び前記第３垂直レベルよりも高い第４垂直レベルに位置する第４配線パターンを含み、前記複数の第１配線パターンは、前記ゲート電極に電気的に連結されるゲート配線パターン、前記ゲート配線パターンに隣接する第１隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第１連結配線パターンを含み、前記複数の第２配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する第２隣接配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第２連結配線パターンを含み、前記複数の第３配線パターンは、前記第１隣接配線パターンと前記第４配線パターンとの間に介在して前記第４配線パターンと前記第１隣接配線パターンとを電気的に連結する対象配線パターン、及び前記第４配線パターンと前記第２不純物領域との間に介在して前記第４配線パターンと前記第２不純物領域とを電気的に連結する第３連結配線パターンを含む。
【発明の効果】
【0009】
本発明の半導体素子の製造方法によれば、不良が発生した位置周辺のデザインに関連するデザインルールを変更又は追加してアップデートされたデザインルールをＤＲＭに保存し、アップデートされたＤＲＭに基づいて半導体素子レイアウトを再設計又は修正した後、修正された半導体素子を製造することができる。従って、不良の発生を防止して半導体素子を製造することができる。更に、アップデートされたデザインルールを活用して他の製品に適用することで同一の不良を防止することができる。
【図面の簡単な説明】
【0010】
【図1A】本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【図1B】本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【図1C】本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【図1D】本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【図2】本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【図3】本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【図4A】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図4B】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図5A】本発明の一実施形態による半導体素子を説明するための断面図である。
【図5B】本発明の一実施形態による半導体素子を説明するための断面図である。
【図5C】本発明の一実施形態による半導体素子を説明するための断面図である。
【図5D】本発明の一実施形態による半導体素子を説明するための断面図である。
【図6】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図7】本発明の一実施形態による半導体素子を説明するための断面図である。
【図8】本発明の一実施形態による半導体素子を説明するための断面図である。
【図9A】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図9B】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図9C】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図10】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図11】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【図12】本発明の一実施形態による半導体素子の製造方法を説明するための断面図である。
【発明を実施するための形態】
【0011】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【0012】
【0013】
図１Ａを参照すると、デザインルールを決定した後（Ｓ１０）、デザインルールが適用される半導体素子の開発を行う（Ｓ１００）。一実施形態において、半導体素子の開発を行う段階（Ｓ１００）においてデザインルールの決定が共に行われる（Ｓ１０）。デザインルールは、フォトリソグラフィ技術における解像限界を示す最小ライン幅に基づいて決定される。例えば、デザインルールは、同一レイヤーにおいて、構成の幅（線幅）、構成間の間隔、構成の面積などの最小値のような規則を指定する。例えば、デザインルールは、他のレイヤー間に配置される構成間の規則、例えば取り囲み（ｅｎｃｌｏｓｕｒｅ）、延長（ｅｘｔｅｎｓｉｏｎ）、重畳（ｏｖｅｒｌａｐ）などの程度のような規則を更に指定する。デザインルールに指定される上述の規則は、例示的であり、それに限定されない。例えば、デザインルールは、開発しようとする半導体素子によって多様な規則を更に指定する。
【0014】
決定されたデザインルールは、ＤＲＭ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｍａｎｕａｌ）（Ｓ２０）に記録又は保存される。ＤＲＭ（Ｓ２０）に基づいて半導体素子レイアウトを設計する（Ｓ１１０）。ＤＲＭは、半導体素子レイアウトを設計するためのガイドラインを提供する。ＤＲＭ（Ｓ２０）に記録されたデザインルールに基づいて、半導体素子開発エンジニアが半導体素子レイアウトを設計するためのデザインルールに指定された規則が多い場合、半導体素子レイアウトを設計するのに制約が多くなる。例えば、ＤＲＭ（Ｓ２０）には、必須的な規則が指定されたデザインルール、即ち相対的に少ない数の規則が指定されたデザインルールが保存される。
【0015】
設計された半導体素子レイアウト（Ｓ１２０）を使用して、半導体素子を製造する（Ｓ１３０）。例えば、設計された半導体素子レイアウト（Ｓ１２０）に基づいて半導体素子を製造するための複数のマスクを形成し、複数のマスクを使用してウェーハプロセッシングを行い、半導体素子を製造する。
【0016】
次いで、製造された半導体素子をテストする（Ｓ１４０）。製造された半導体素子に対するテスト（Ｓ１４０）は、半導体素子の電気的特性（ｅｌｅｃｔｒｉｃａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を検査するテストを行うものであるが、それに限定されない。例えば、製造された半導体素子に対するテスト（Ｓ１４０）は、半導体素子を製造する過程中又は半導体素子を製造した後に行われる破壊検査及び／又は非破壊検査のテストを行うものをいずれも含む。
【0017】
テスト結果から、半導体素子に不良が発生したか否かを識別する不良評価を行う（Ｓ１６０）。製造された半導体素子に対する不良評価は、半導体素子に不良が発生したか否かを識別する不良分析を行い、不良有無を確認し、不良が発生した場合、不良の位置確認、及びデザインルールに指定された規則に対する評価を行った後、変更された規則を決定する過程を含む。
【0018】
半導体素子に不良がない場合、完成した半導体素子を製品として出荷する（Ｓ３００）。或いは、半導体素子に不良がない場合、設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を量産し、製品として出荷する（Ｓ３００）。
【0019】
半導体素子に不良が発生する原因は多様であり、原因によって不良を除去する方法も多様である。本発明では、デザインルールに指定された規則に関連する不良のみについて説明するが、他の原因に関連する不良に対しては、別途の評価方法及び除去方法が遂行される。
【0020】
例えば、半導体素子に発生する不良は、ゲート誘電膜の破壊（ｂｒｅａｋ）、チャネル領域（活性領域）の焼け（ｂｕｒｎｔ）、又はゲート電極の焼けである。ゲート誘電膜の破壊、チャネル領域の焼け、及びゲート電極の焼けを共にゲート構造不良と称する。例えば、製造された半導体素子に対する不良評価は、ゲート構造不良を含む不良に対するものである。
【0021】
製造された半導体素子に不良が発生した場合、不良評価結果に基づいてＤＲＭ（Ｓ２０）をアップデートする（Ｓ１７０）。即ち、ＤＲＭ（Ｓ２０）に記録されたデザインルールを変更又は追加してアップデートされたデザインルールをＤＲＭ（Ｓ２０）に保存する。例えば、製造された半導体素子に不良が発生した場合、不良の位置を確認し、デザインルールに指定された規則に対する評価を行った後、規則を変更するデザインルールのアップデートを行い、それをＤＲＭ（Ｓ２０）に保存するＤＲＭアップデートが行われる（Ｓ１７０）。ＤＲＭ（Ｓ２０）には、デザインルールがアップデートされた履歴が共に記録される。例えば、ＤＲＭ（Ｓ２０）には、最初に決定されたデザインルール、及びアップデートされたデザインルールが共に記録される。
【0022】
次いで、アップデートされたＤＲＭ（Ｓ２０）に基づいて半導体素子レイアウトを再設計又は修正した後（Ｓ１１０）、修正された半導体素子を製造し（Ｓ１３０）、製造された半導体素子を製品として出荷する（Ｓ３００）。一実施形態において、アップデートされたＤＲＭ（Ｓ２０）に基づいて製造された半導体素子に対するテスト（Ｓ１４０）及び不良評価（Ｓ１６０）を再び遂行する。
【0023】
図１Ｂを参照すると、デザインルールを決定した後（Ｓ１０）、デザインルールが適用される半導体素子の開発を行う（Ｓ１００）。一実施形態において、半導体素子の開発を行う段階（Ｓ１００）においてデザインルールの決定が共に行われる（Ｓ１０）。決定されたデザインルールは、ＤＲＭ（Ｓ２０）に記録又は保存される。
【0024】
ＤＲＭ（Ｓ２０）に基づいて半導体素子レイアウトを設計する（Ｓ１１０）。設計された半導体素子レイアウト（Ｓ１２０）を使用して、半導体素子を製造するシミュレーションを行う（Ｓ１５０）。半導体素子を製造するシミュレーションを行う段階において、シミュレーションにより製造された半導体素子に対するテスト、又はシミュレーションにより製造する過程中の半導体素子に対するテストが共に行われる。
【0025】
次いで、シミュレーションにより製造された半導体素子に不良が発生したか否かを識別する不良評価を行う（Ｓ１６０）。シミュレーションにより製造された半導体素子に対する不良評価は、半導体素子における不良有無を確認し、不良が発生した場合、不良の位置確認、及びデザインルールに指定された規則に対する評価を行った後、変更された規則を決定する過程を含む。
【0026】
シミュレーションにより製造された半導体素子に不良がない場合、設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を製造／量産（Ｓ１３０）し、製品として出荷する（Ｓ３００）。
【0027】
シミュレーションにより製造された半導体素子に不良が発生した場合、ＤＲＭ（Ｓ２０）をアップデートする（Ｓ１７０）。例えば、シミュレーションにより製造された半導体素子に不良が発生した場合、不良の位置を確認し、デザインルールに指定された規則に対する評価を行った後、規則を変更するデザインルールのアップデートを行い、それをＤＲＭ（Ｓ２０）に保存するＤＲＭアップデートが行われる（Ｓ１７０）。
【0028】
一実施形態において、アップデートされたＤＲＭ（Ｓ２０）に基づいて半導体素子を製造するシミュレーション（Ｓ１５０）及び不良評価（Ｓ１６０）を再び遂行する。
【0029】
図１Ｃを参照すると、デザインルールを決定した後（Ｓ１０）、デザインルールが適用される半導体素子の開発を行う（Ｓ１００）。一実施形態において、半導体素子の開発を行う過程（Ｓ１００）においてデザインルールの決定が共に行われる（Ｓ１０）。
【0030】
決定されたデザインルールは、ＤＲＭ（Ｓ２０）に記録又は保存される。ＤＲＭ（Ｓ２０）に基づいて半導体素子レイアウトを設計する（Ｓ１１０）。設計された半導体素子レイアウト（Ｓ１２０）を使用して、半導体素子を製造する（Ｓ１３０）。次いで、製造された半導体素子をテストする（Ｓ１４０）。テスト結果から、半導体素子に不良が発生したか否かを識別する不良評価を行う（Ｓ１６０）。
【0031】
半導体素子に不良がない場合、完成した半導体素子を製品として出荷する（Ｓ３００）。或いは、半導体素子に不良がない場合、設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を量産し、製品として出荷する（Ｓ３００）。
【0032】
一実施形態において、半導体素子を製造する（Ｓ１３０）代わりに、設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を製造するシミュレーションを行う（Ｓ１５０）。或いは、他の実施形態において、半導体素子を製造して（Ｓ１３０）テストする（Ｓ１４０）ものとは別途に、設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を製造するシミュレーションを共に行う（Ｓ１５０）。次いで、シミュレーションにより製造された半導体素子に不良が発生したか否かを識別する不良評価を行う（Ｓ１６０）。
【0033】
製造された半導体素子に不良が発生した場合、及び／又はシミュレーションにより製造された半導体素子に不良が発生した場合、ＤＲＭ（Ｓ２０）をアップデートする（Ｓ１７０）。例えば、製造された半導体素子、及び／又はシミュレーションにより製造された半導体素子に不良が発生した場合、不良の位置を確認し、デザインルールに指定された規則に対する評価を行った後、規則を変更するデザインルールのアップデートを行い、それをＤＲＭ（Ｓ２０）に保存するＤＲＭアップデートが行われる（Ｓ１７０）。
【0034】
次いで、アップデートされたＤＲＭ（Ｓ２０）に基づいて半導体素子レイアウトを再設計又は修正した後（Ｓ１１０）、ウェーハプロセッシングを行って修正された半導体素子を製造し（Ｓ１３０）、製造された半導体素子を製品として出荷する（Ｓ３００）。
【0035】
一実施形態において、アップデートされたＤＲＭ（Ｓ２０）に基づいて製造された半導体素子に対するテスト（Ｓ１４０）、及び／又は半導体素子を製造するシミュレーション（Ｓ１５０）、及び不良評価（Ｓ１６０）を再び遂行する。
【0036】
図１Ｄを参照すると、製造された半導体素子に対するテストを行った（Ｓ１４０）後、及び／又は半導体素子を製造するシミュレーションを行った（Ｓ１５０）後、半導体素子に不良が発生したか否かを識別する不良評価を行う（Ｓ１６０）。
【0037】
先ず、半導体素子における不良の有無を確認する（Ｓ１６１）。半導体素子に不良がない場合、完成した半導体素子を製品として出荷するか、又は半導体素子を量産して製品として出荷する（Ｓ３００）。
【0038】
半導体素子に不良が発生した場合、不良の位置を確認する（Ｓ１６２）。例えば、半導体素子に発生する不良は、ゲート誘電膜の破壊、チャネル領域（活性領域）の焼け、又はゲート電極の焼けである。半導体素子に発生した不良の位置を確認した（Ｓ１６２）後、不良の位置において配線パターン間の間隔評価（Ｓ１６４）及び／又は配線層面積評価（Ｓ１６７）を行う。例えば、配線パターン間の間隔評価（Ｓ１６４）は、不良の位置又は不良の位置に連結されている配線パターン、及びそれに隣接する他の配線パターンとの間隔、隣接する他の配線パターンが半導体素子を製造する過程中に電気的にフローティング（ｆｌｏａｔｉｎｇ）されるか否かなどが総合して行われる。例えば、配線層面積評価（Ｓ１６７）は、不良の位置又は不良の位置に連結されている配線パターンに隣接する他の配線パターンが半導体素子を製造する過程中に電気的にフローティングされるか否か、隣接する他の配線パターンの面積などが総合して行われる。
【0039】
配線パターン間の間隔評価（Ｓ１６４）を介して、不良の位置又は不良の位置に連結されている配線パターン、及びそれに隣接する他の配線パターンとの間隔が非常に近いと判断される場合、隣接する配線パターン間の臨界最小距離を決定する（Ｓ１６５）。配線層面積評価（Ｓ１６７）を介して、不良の位置又は不良の位置に連結されている配線パターンに隣接する他の配線パターンの面積が非常に大きいと判断される場合、隣接する配線パターンの臨界最大面積を決定するか、或いは臨界最大面積よりも大きい面積を有する配線パターンがある場合、臨界最大面積よりも大きい面積を有する配線パターンよりも低い垂直レベルに位置する配線パターン間を連結するブリッジパターンを追加する（Ｓ１６８）。
【0040】
臨界最小距離及び／又は臨界最大面積が決定されると、ＤＲＭ（Ｓ２０）をアップデートする（Ｓ１７０）。即ち、ＤＲＭ（Ｓ２０）に記録されたデザインルールを変更又は追加して、アップデートされたデザインルールをＤＲＭ（Ｓ２０）に保存する。
【0041】
図２は、本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【0042】
図２を参照すると、デザインルールを決定した後（Ｓ１０）、デザインルールが適用される第１半導体素子の開発を行う（Ｓ１０２）。決定されたデザインルールは、ＤＲＭ（Ｓ２０）に記録又は保存される。ＤＲＭ（Ｓ２０）に基づいて第１半導体素子レイアウトを設計する（Ｓ１１２）。設計された第１半導体素子レイアウト（Ｓ１２２）を使用して、第１半導体素子を製造する（Ｓ１３２）。次いで、製造された第１半導体素子をテストする（Ｓ１４２）。テスト結果から、第１半導体素子に不良が発生したか否かを識別する不良評価を行う（Ｓ１６０）。
【0043】
第１半導体素子に不良がない場合、完成した第１半導体素子を製品として出荷する（Ｓ３００）。或いは、第１半導体素子に不良がない場合、設計された第１半導体素子レイアウト（Ｓ１２２）を使用して第１半導体素子を量産し、製品として出荷する（Ｓ３００）。
【0044】
一実施形態において、第１半導体素子を製造する（Ｓ１３２）代わりに、設計された第１半導体素子レイアウト（Ｓ１２２）を使用して第１半導体素子を製造するシミュレーションを行う（Ｓ１５２）。或いは、他の実施形態において、第１半導体素子を製造して（Ｓ１３２）テストする（Ｓ１４２）ものとは別途に、設計された第１半導体素子レイアウト（Ｓ１２２）を使用して第１半導体素子を製造するシミュレーションを共に行う（Ｓ１５２）。次いで、シミュレーションにより製造された第１半導体素子に不良が発生したか否かを識別する不良評価を行う（Ｓ１６０）。
【0045】
製造された第１半導体素子に不良が発生した場合、及び／又はシミュレーションにより製造された第１半導体素子に不良が発生した場合、ＤＲＭ（Ｓ２０）をアップデートする（Ｓ１７０）。
【0046】
次いで、アップデートされたＤＲＭ（Ｓ２０）に基づいて第１半導体素子レイアウトを設計又は修正した後（Ｓ１１２）、第１半導体素子を製造し（Ｓ１３２）、製造された第１半導体素子を製品として出荷する（Ｓ３００）。
【0047】
第２半導体素子は、アップデートされたデザインルールを使用して開発する（Ｓ１０４）。アップデートされたＤＲＭ（Ｓ２０）に基づいて第２半導体素子レイアウトを設計した後（Ｓ１１４）、設計された第１半導体素子レイアウトＳ１２４を使用して第２半導体素子を製造する（Ｓ１３４）。第２半導体素子は、アップデートされたＤＲＭ（Ｓ２０）に基づいて製造される（Ｓ１３４）ため、不良が発生せず、製造された第２半導体素子を製品として出荷することができる（Ｓ３００）。
【0048】
本発明による半導体素子の製造方法は、アップデートされたＤＲＭ（Ｓ２０）を使用して、類似する半導体素子、例えば第２半導体素子を開発して（Ｓ１０４）製造することができる（Ｓ１３４）ため、不良がない第２半導体素子を、短時間で開発及び製造し、製品として出荷することができる（Ｓ３００）。
【0049】
図３は、本発明の一実施形態による半導体素子の製造方法を説明するためのフローチャートである。
【0050】
図３を参照すると、デザインルールを決定した（図１Ａ及び図１ＢのＳ１０）後、半導体素子を開発する（Ｓ１００）。決定されたデザインルールが記録されたＤＲＭを使用して、半導体素子レイアウトを設計する（Ｓ１１０）。設計された半導体素子レイアウトを使用して製造されるか、又はシミュレーションにより製造された半導体素子に対して不良評価（Ｓ１６０）を行い、半導体素子に不良が発生した場合、ＤＲＭをアップデートする（Ｓ１７０）。アップデートされたＤＲＭを使用して半導体素子レイアウトを再設計又は修正した後（Ｓ１１０ａ）、再設計された半導体素子レイアウトを使用して半導体素子を製造し（Ｓ１３０ａ）、製品として出荷する（Ｓ３００）。
【0051】
【0052】
図４Ａ及び図４Ｂを共に参照すると、半導体素子１は、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳ、及び基板１１０上に配線構造体ＭＬＳを取り囲む配線絶縁層１９０を含む。
【0053】
基板１１０は、ＩＩＩ－Ｖ族物質及びＩＶ族物質のうちの少なくとも１つからなる。例えば、基板１１０は、Ｓｉ又はＧｅのような半導体物質、或いはＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、又はＩｎＰのような化合物半導体物質を含む。ＩＩＩ－Ｖ族物質は、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素とを含む二元系、三元系、又は四元系化合物である。一実施形態において、基板１１０の一部上にＮＭＯＳトランジスタを形成する場合、基板１１０の一部は、上述のＩＩＩ－Ｖ族物質のうちのいずれか１つからなる。他の実施形態において、基板１１０の一部上にＰＭＯＳトランジスタを形成する場合、基板１１０の一部は、Ｇｅからなる。他の例において、基板１１０は、ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有する。基板１１０は、導電領域、例えば不純物がドーピングされたウェル（ｗｅｌｌ）、又は不純物がドーピングされた構造物を含む。
【0054】
基板１１０は、素子分離膜１２０により限定される活性領域ＦＡを有する。素子分離膜１２０は、基板１１０の一部分が除去されて形成された基板トレンチの少なくとも一部分を充填するように形成される。素子分離膜１２０は、例えば酸化物、窒化物、又は酸窒化物を含む。一実施形態において、素子分離膜１２０は、基板トレンチの底面及び内側面の下側の少なくとも一部分を覆うライナー層、及びライナー層を覆って基板トレンチの下側の少なくとも一部分を充填するトレンチ埋め込み層からなる。一実施形態において、ライナー層は、酸化物、窒化物、又は酸窒化物を含む。例えば、ライナー層は、熱酸化により形成されたシリコン酸化物、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコンホウ窒化物（ＳｉＢＮ）、シリコン炭化物（ＳｉＣ）、ＳｉＣ：Ｈ、シリコン炭窒化物（ＳｉＣＮ）、ＳｉＣＮ：Ｈ、シリコン酸炭窒化物（ＳｉＯＣＮ）、ＳｉＯＣＮ：Ｈ、シリコン酸炭化物（ＳｉＯＣ）、ポリシリコン、又はそれらの組み合わせからなるが、それらに限定されるものではない。トレンチ埋め込み層は、蒸着工程又はコーティング工程により形成された酸化物を含む。例えば、トレンチ埋め込み層は、ＦＳＧ（ｆｌｕｏｒｉｄｅ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＢＰＳＧ（ｂｏｒｏ－ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏ－ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ ｏｘｉｄｅ）、ＰＥ－ＴＥＯＳ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａ－ｅｔｈｙｌ－ｏｒｔｈｏ－ｓｉｌｉｃａｔｅ）、又はＴＯＳＺ（ｔｏｎｅｎ ｓｉｌａｚｅｎｅ）からなるが、それらに限定されるものではない。
【0055】
一実施形態において、活性領域ＦＡは、上側の一部分が素子分離膜１２０上にフィン（ｆｉｎ）形状に突出するフィン型活性領域である。活性領域ＦＡがフィン型活性領域である場合、素子分離膜１２０は、活性領域ＦＡの側壁の下側の一部分を覆う。
【0056】
基板１１０の上側の一部分には、互いに離隔される第１不純物領域１３２及び第２不純物領域１３４が配置される。例えば、第１不純物領域１３２は、活性領域ＦＡの一部分に不純物を注入して形成される。第２不純物領域１３４は、基板１１０の一部分に不純物を注入して形成される。第１不純物領域１３２は、互いに離隔される活性領域ＦＡの一部分に対をなして配置される。例えば、活性領域ＦＡの上側の一部分に互いに離隔されて配置される一対の第１不純物領域１３２は、トランジスタＴＲのソース／ドレイン領域である。
【0057】
活性領域ＦＡ上には、ゲート電極１５０が配置される。活性領域ＦＡとゲート電極１５０との間には、ゲート誘電膜１４０が介在する。ゲート電極１５０は、一対の第１不純物領域１３２間の活性領域ＦＡの部分上に配置される。例えば、上面視において、一対の第１不純物領域１３２は、ゲート電極１５０の両側に配置される。活性領域ＦＡのうちの一対の第１不純物領域１３２間の部分は、チャネル領域である。
【0058】
ゲート誘電膜１４０及びゲート電極１５０のそれぞれは、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、ＭＯＡＬＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＡＬＤ）、又はＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ）工程によって形成される。
【0059】
一実施形態において、ゲート誘電膜１４０は、第１誘電膜及び第２誘電膜からなる。第１誘電膜は、活性領域ＦＡの表面をコンフォーマルに覆う。第２誘電膜は、第１誘電膜を覆う。第２誘電膜は、第１誘電膜とゲート電極１５０との間に介在する。
【0060】
第２誘電膜は、第１誘電膜をなす物質の誘電定数よりも大きい値の誘電定数を有する物質を含む。一実施形態において、第１誘電膜はインターフェース膜であり、第２誘電膜は高誘電膜（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ ｆｉｌｍ）である。例えば、第１誘電膜は、酸化物を含む。一実施形態において、第１誘電膜は、熱酸化により形成されたシリコン酸化物を含む。例えば、第２誘電膜は、シリコン酸化物よりも誘電定数が大きい物質を含む。一実施形態において、第２誘電膜は、金属酸化物又は金属酸窒化物を含む。例えば、第２誘電膜は、約１０～２５の誘電定数を有する。一実施形態において、第２誘電膜は、ハフニウム酸化物（ＨｆＯ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ランタン酸化物（ＬａＯ）、ランタンアルミニウム酸化物（ＬａＡｌＯ）、ジルコニウム酸化物（ＺｒＯ）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウム酸窒化物（ＺｒＯＮ）、ジルコニウムシリコン酸窒化物（ＺｒＳｉＯＮ）、タンタル酸化物（ＴａＯ）、チタン酸化物（ＴｉＯ）、バリウムストロンチウムチタン酸化物（ＢａＳｒＴｉＯ）、バリウムチタン酸化物（ＢａＴｉＯ）、ストロンチウムチタン酸化物（ＳｒＴｉＯ）、イットリウム酸化物（ＹＯ）、アルミニウム酸化物（ＡｌＯ）、又は鉛スカンジウムタンタル酸化物（ＰｂＳｃＴａＯ）のうちから選択される少なくとも１つの物質からなる。例えば、第２誘電膜は、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯ３、Ｔａ２Ｏ３、又はＴｉＯ２からなる。
【0061】
ゲート電極１５０は、第１電極層１５２及び第２電極層１５４が順に積層された構造を有する。第１電極層１５２は、Ｔｉ、Ｔａ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、又はＨｆのうちから選択される少なくとも１つの金属を含み、第２電極層１５４は、Ｗ膜又はＡｌ膜を含む。一実施形態において、第１電極層１５２は、トランジスタＴＲの仕事関数を調節するための仕事関数金属含有層である。仕事関数金属含有層は、Ｔｉ、Ｗ、Ｒｕ、Ｎｂ、Ｍｏ、Ｈｆ、Ｎｉ、Ｃｏ、Ｐｔ、Ｙｂ、Ｔｂ、Ｄｙ、Ｅｒ、及びＰｄのうちから選択される少なくとも１つの金属を含む。一実施形態において、ゲート電極１５０は、ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、ＴｉＮ／ＴａＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造、又はＴｉＮ／ＴａＮ／ＴｉＮ／ＴｉＡｌＣ／ＴｉＮ／Ｗの積層構造を含むが、上述のものに限定されるものではない。
【0062】
活性領域ＦＡ、一対の第１不純物領域１３２、ゲート誘電膜１４０、及びゲート電極１５０は、トランジスタＴＲを構成する。図４Ａには、トランジスタＴＲがＦｉｎＦＥＴであるものとして示しているが、これは例示的であり、それに限定されない。例えば、トランジスタＴＲは、プレーナ（ｐｌａｎａｒ）トランジスタである。或いは、例えばトランジスタＴＲは、活性領域上にチャネル領域として機能を行う複数のナノシートを含む多重チャネルトランジスタである。
【0063】
一対の第１不純物領域１３２、第２不純物領域１３４、及びゲート電極１５０は、連結導電ラインＣＬに電気的に連結される。一対の第１不純物領域１３２、第２不純物領域１３４、及びゲート電極１５０と連結導電ラインＣＬとの間には、コンタクトプラグＣＰが介在する。例えば、コンタクトプラグＣＰのそれぞれは、一対の第１不純物領域１３２、第２不純物領域１３４、及びゲート電極１５０のうちのいずれか１つに連結され、連結導電ラインＣＬは、コンタクトプラグＣＰに連結される。連結導電ラインＣＬのそれぞれは、第１配線ビアＭＶ１を介して第１配線パターンＭＬ１に電気的に連結される。
【0064】
配線構造体ＭＬＳは、それぞれ異なる垂直レベルに位置する複数の配線パターンを含む。複数の配線パターンの各々は、平面視において、ライン状、バー状、又は四角形などの多角形状を有する。例えば、複数の配線パターンは、各々それぞれ異なる垂直レベルに位置する第１配線パターンＭＬ１、第２配線パターンＭＬ２、第３配線パターンＭＬ３、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５を含む。図４Ａ～図８には、配線構造体ＭＬＳが５個のそれぞれ異なる垂直レベルに位置する複数の配線パターンを含むものとして示しているが、これは例示的であり、それに限定されない。例えば、配線構造体ＭＬＳは、２個、３個、４個、又は６個以上のそれぞれ異なる垂直レベルに位置する複数の配線パターンを含む。
【0065】
図４Ａ～図８には、第１配線パターンＭＬ１、第２配線パターンＭＬ２、第３配線パターンＭＬ３、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５のうち、第５配線パターンＭＬ５が最も高い垂直レベルに位置するものとして示しているが、それに限定されず、第５配線パターンＭＬ５は相対的に上側に位置し、第５配線パターンＭＬ５上に他の配線パターンが更に配置され得る。同様に、図４Ａ～図８には、第１配線パターンＭＬ１、第２配線パターンＭＬ２、第３配線パターンＭＬ３、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５のうち、第１配線パターンＭＬ１が最も低い垂直レベルに位置するものとして示しているが、それに限定されず、第１配線パターンＭＬ１は相対的に下側に位置し、第１配線パターンＭＬ１下に他の配線パターンが更に配置され得る。
【0066】
配線構造体ＭＬＳは、それぞれ異なる垂直レベルに位置する複数の配線ビアを含む。複数の配線ビアの各々は、垂直方向に延びる柱状を有する。一実施形態において、複数の配線ビアの各々は、上側から下側に延びて水平幅が狭くなるテーパー状を有する。例えば、複数の配線ビアは、第１配線ビアＭＶ１、第２配線ビアＭＶ２、第３配線ビアＭＶ３、第４配線ビアＭＶ４、及び第５配線ビアＭＶ５を含む。第１配線ビアＭＶ１は、第１配線パターンＭＬ１の下面に連結され、第１配線パターンＭＬ１と第１配線パターンＭＬ１の下側に位置する構成とを電気的に連結する。例えば、第１配線ビアＭＶ１は、第１配線パターンＭＬ１と連結導電ラインＣＬとを電気的に連結する。第２配線ビアＭＶ２は、第２配線パターンＭＬ２の下面に連結され、第２配線パターンＭＬ２と第２配線パターンＭＬ２の下側に位置する構成とを電気的に連結する。例えば、第２配線ビアＭＶ２は、第２配線パターンＭＬ２と第１配線パターンＭＬ１とを電気的に連結する。第３配線ビアＭＶ３は、第３配線パターンＭＬ３の下面に連結され、第３配線パターンＭＬ３と第３配線パターンＭＬ３の下側に位置する構成とを電気的に連結する。例えば、第３配線ビアＭＶ３は、第３配線パターンＭＬ３と第２配線パターンＭＬ２とを電気的に連結する。第４配線ビアＭＶ４は、第４配線パターンＭＬ４の下面に連結され、第４配線パターンＭＬ４と第４配線パターンＭＬ４の下側に位置する構成とを電気的に連結する。例えば、第４配線ビアＭＶ４は、第４配線パターンＭＬ４と第３配線パターンＭＬ３とを電気的に連結する。第５配線ビアＭＶ５は、第５配線パターンＭＬ５の下面に連結され、第５配線パターンＭＬ５と第５配線パターンＭＬ５の下側に位置する構成とを電気的に連結する。例えば、第５配線ビアＭＶ５は、第５配線パターンＭＬ５と第４配線パターンＭＬ４とを電気的に連結する。
【0067】
第１配線パターンＭＬ１、第２配線パターンＭＬ２、第３配線パターンＭＬ３、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５のそれぞれ、並びに第１配線ビアＭＶ１、第２配線ビアＭＶ２、第３配線ビアＭＶ３、第４配線ビアＭＶ４、及び第５配線ビアＭＶ５のそれぞれは、複数個である。
【0068】
配線間絶縁層１９０は、基板１１０上で配線構造体ＭＬＳを取り囲む。一実施形態において、配線間絶縁層１９０は、基板１１０上で配線構造体ＭＬＳと共にゲート電極１５０、連結導電ラインＣＬ、及びコンタクトプラグＣＰを取り囲む。例えば、配線間絶縁層１９０は、積層された複数の絶縁膜からなる。配線間絶縁層１９０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はシリコン酸化物よりも誘電率が低い絶縁物質を含む。一実施形態において、配線間絶縁層１９０の少なくとも一部分は、約２．２～２．４の超低誘電定数（ｕｌｔｒａ ｌｏｗ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ Ｋ）を有するＵＬＫ（Ｕｌｔｒａ Ｌｏｗ ｋ）膜からなる。ＵＬＫ膜は、ＳｉＯＣ膜又はＳｉＣＯＨ膜を含む。
【0069】
相対的に上側に位置する配線パターン、例えば第５配線パターンＭＬ５は、第５配線ビアＭＶ５、第４配線パターンＭＬ４、第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、第２配線パターンＭＬ２、第２配線ビアＭＶ２、第１配線パターンＭＬ１、第１配線ビアＭＶ１、連結導電ラインＣＬ、コンタクトプラグＣＰ、及び第２不純物領域１３４を介して基板１１０に電気的に連結される。例えば、第２不純物領域１３４は、コンタクトプラグＣＰと基板１１０との接触抵抗を低くする。第５配線パターンＭＬ５と第２不純物領域１３４との間に介在し、第５配線パターンＭＬ５と第２不純物領域１３４とを電気的に連結する第５配線ビアＭＶ５、第４配線パターンＭＬ４、第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、第２配線パターンＭＬ２、第２配線ビアＭＶ２、第１配線パターンＭＬ１、及び第１配線ビアＭＶ１のそれぞれを、第５連結配線ビア、第４連結配線パターン、第４連結配線ビア、第３連結配線パターン、第３連結配線ビア、第２連結配線パターン、第２連結配線ビア、第１連結配線パターン、及び第１連結配線ビアと称する。
【0070】
図４Ａ～図８には、第５配線パターンＭＬ５が第５配線ビアＭＶ５、第４配線パターンＭＬ４、第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、第２配線パターンＭＬ２、第２配線ビアＭＶ２、第１配線パターンＭＬ１、第１配線ビアＭＶ１、連結導電ラインＣＬ、コンタクトプラグＣＰ、及び第２不純物領域１３４を順次に介して基板１１０に電気的に連結されるものとして示しているが、これは例示的であり、それに限定されない。例えば、第５配線パターンＭＬ５は、第５配線ビアＭＶ５、第４配線パターンＭＬ４、第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、第２配線パターンＭＬ２、第２配線ビアＭＶ２、第１配線パターンＭＬ１、第１配線ビアＭＶ１、連結導電ラインＣＬ、及びコンタクトプラグＣＰのうちの少なくとも１つ、並びに第２不純物領域１３４を介して基板１１０に電気的に連結される。一実施形態として、第５配線ビアＭＶ５が第５配線パターンＭＬ５の下面と第２不純物領域１３４とを連結する。
【0071】
相対的に上側に位置する配線パターン、例えば第５配線パターンＭＬ５は、第５配線パターンＭＬ５を介さずに基板１１０に電気的に連結されていない他の配線パターン、例えば基板１１０に電気的に連結されていない第４配線パターンＭＬ４、第３配線パターンＭＬ３、第２配線パターンＭＬ２、及び第１配線パターンＭＬ１のうちの少なくとも１つに電気的に連結される。第５配線パターンＭＬ５を介さずに基板１１０に電気的に連結されていない他の配線パターン、例えば基板１１０に電気的に連結されていない第４配線パターンＭＬ４、第３配線パターンＭＬ３、第２配線パターンＭＬ２、及び第１配線パターンＭＬ１のうちの少なくとも１つは、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされる。
【0072】
複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、ゲート電極１５０に電気的に連結されるゲート配線パターンＭＬ１Ｇである。複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、ゲート配線パターンＭＬ１Ｇに隣接するが、第５配線パターンＭＬ５のみを介して基板１１０に電気的に連結される、即ち第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされる第１隣接配線パターンＭＬ１Ｎである。複数の配線パターンのうちの少なくとも１つ、例えば複数個の第４配線パターンＭＬ４のうちの少なくとも１つは、第５配線パターンＭＬ５のみを介して基板１１０に電気的に連結される、即ち第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされる、相対的に大きい面積を有する対象配線パターンＭＬ４Ｌである。対象配線パターンＭＬ４Ｌは、同一の垂直レベルに位置する他の配線パターン、例えば第４配線パターンＭＬ４よりも相対的に大きい面積ＡＲ４Ｌを有する。対象配線パターンＭＬ４Ｌは、同一の垂直レベルで互いに連結される第４配線パターンＭＬ４を共に称する。即ち、相対的に大きい対象配線パターンＭＬ４Ｌの面積ＡＲ４Ｌは、同一の垂直レベルで互いに連結される第４配線パターンＭＬ４の全面積を意味する。対象配線パターンＭＬ４Ｌの面積ＡＲ４Ｌは、数百μｍ２～数千μｍ２である。一実施形態において、対象配線パターンＭＬ４Ｌの臨界最大面積は、約３００μｍ２である。
【0073】
対象配線パターンＭＬ４Ｌと第１隣接配線パターンＭＬ１Ｎとは、電気的に連結される。例えば、対象配線パターンＭＬ４Ｌと第１隣接配線パターンＭＬ１Ｎとは、第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、第２配線パターンＭＬ２、及び第２配線ビアＭＶ２を介して電気的に連結される。対象配線パターンＭＬ４Ｌと第１隣接配線パターンＭＬ１Ｎとは、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされる。対象配線パターンＭＬ４Ｌと第１隣接配線パターンＭＬ１Ｎとの間に介在して、対象配線パターンＭＬ４Ｌと第１隣接配線パターンＭＬ１Ｎとを電気的に連結する第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、第２配線パターンＭＬ２、及び第２配線ビアＭＶ２のそれぞれを、第４隣接配線ビア、第３隣接配線パターン、第３隣接配線ビア、第２隣接配線パターン、及び第２隣接配線ビアと称する。
【0074】
同一の垂直レベルで、第１隣接配線パターンＭＬ１Ｎと第１連結配線パターンとは互いに離隔される。同一の垂直レベルで、第２隣接配線パターンと第２連結配線パターンとは互いに離隔される。同一の垂直レベルで、第３隣接配線パターンと第３連結配線パターンとは互いに離隔される。同一の垂直レベルで、対象配線パターンＭＬ４Ｌと第４連結配線パターンとは互いに離隔される。
【0075】
図４Ａ及び図４Ｂに示した半導体素子１は、図１Ａ～図１Ｄを介して説明したＤＲＭ（Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して製造された半導体素子（Ｓ１３０）、又は設計された半導体素子レイアウト（Ｓ１２０）を使用してシミュレーションにより製造された半導体素子（Ｓ１５０）である。対象配線パターンＭＬ４Ｌの面積ＡＲ４Ｌは、ＤＲＭ（Ｓ２０）に記録されたデザインルールを満足する面積である。
【0076】
図５Ａを参照すると、半導体素子１００ａは、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳａ、及び基板１１０上に配線構造体ＭＬＳａを取り囲む配線絶縁層１９０を含む。
【0077】
配線構造体ＭＬＳａは、それぞれ異なる垂直レベルに位置する複数の配線パターンを含む。例えば、複数の配線パターンは、それぞれ異なる垂直レベルに位置する第１配線パターンＭＬ１、第２配線パターンＭＬ２、第３配線パターンＭＬ３ａ、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５を含む。配線構造体ＭＬＳａは、それぞれ異なる垂直レベルに位置する複数の配線ビアを含む。例えば、複数の配線ビアは、第１配線ビアＭＶ１、第２配線ビアＭＶ２、第３配線ビアＭＶ３、第４配線ビアＭＶ４、及び第５配線ビアＭＶ５を含む。
【0078】
図４Ａ及び図４Ｂに示した半導体素子１に含まれる配線構造体ＭＬＳに含まれる第３配線パターンＭＬ３と比較すると、図５Ａに示した半導体素子１００ａに含まれる配線構造体ＭＬＳａに含まれる第３配線パターンＭＬ３ａは、ブリッジ配線パターンＭＬ３Ｂを更に含む。図５Ａには、ブリッジ配線パターンＭＬ３Ｂが第３配線パターンＭＬ３に含まれるものとして示しているが、これは例示的であり、それに限定されない。例えば、ブリッジ配線パターンＭＬ３Ｂは、対象配線パターンＭＬ４Ｌよりも低い垂直レベルに位置する配線パターンに含まれる。
【0079】
対象配線パターンＭＬ４Ｌは、ブリッジ配線パターンＭＬ３Ｂを介して基板１１０に電気的に連結される。例えば、対象配線パターンＭＬ４Ｌは、第４配線ビアＭＶ４、ブリッジ配線パターンＭＬ３Ｂを含む第３配線パターンＭＬ３ａ、第３配線ビアＭＶ３、第２配線パターンＭＬ２、第２配線ビアＭＶ２、第１配線パターンＭＬ１、第１配線ビアＭＶ１、連結導電ラインＣＬ、コンタクトプラグＣＰ、及び第２不純物領域１３４を順次に介して基板１１０に電気的に連結される。対象配線パターンＭＬ４Ｌは、相対的に上側に位置する配線パターン、例えば第５配線パターンＭＬ５を介さずに、ブリッジ配線パターンＭＬ３Ｂを介して基板１１０に電気的に連結される。従って、対象配線パターンＭＬ４Ｌは、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされずに、ブリッジ配線パターンＭＬ３Ｂを介して基板１１０に電気的に連結される。
【0080】
図５Ｂを参照すると、半導体素子１００ｂは、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳｂ、及び基板１１０上に配線構造体ＭＬＳｂを取り囲む配線絶縁層１９０を含む。
【0081】
配線構造体ＭＬＳｂは、それぞれ異なる垂直レベルに位置する複数の配線パターンを含む。例えば、複数の配線パターンは、それぞれ異なる垂直レベルに位置する第１配線パターンＭＬ１、第２配線パターンＭＬ２ａ、第３配線パターンＭＬ３、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５を含む。配線構造体ＭＬＳｂは、それぞれ異なる垂直レベルに位置する複数の配線ビアを含む。例えば、複数の配線ビアは、第１配線ビアＭＶ１、第２配線ビアＭＶ２、第３配線ビアＭＶ３、第４配線ビアＭＶ４、及び第５配線ビアＭＶ５を含む。
【0082】
図４Ａ及び図４Ｂに示した半導体素子１に含まれる配線構造体ＭＬＳに含まれる第２配線パターンＭＬ２と比較すると、図５Ｂに示した半導体素子１００ｂに含まれる配線構造体ＭＬＳｂに含まれる第２配線パターンＭＬ２ａは、ブリッジ配線パターンＭＬ２Ｂを更に含む。
【0083】
対象配線パターンＭＬ４Ｌは、ブリッジ配線パターンＭＬ２Ｂを介して基板１１０に電気的に連結される。例えば、対象配線パターンＭＬ４Ｌは、第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、ブリッジ配線パターンＭＬ２Ｂを含む第２配線パターンＭＬ２ａ、第２配線ビアＭＶ２、第１配線パターンＭＬ１、第１配線ビアＭＶ１、連結導電ラインＣＬ、コンタクトプラグＣＰ、及び第２不純物領域１３４を順次に介して基板１１０に電気的に連結される。対象配線パターンＭＬ４Ｌは、相対的に上側に位置する配線パターン、例えば第５配線パターンＭＬ５を介さずに、ブリッジ配線パターンＭＬ２Ｂを介して基板１１０に電気的に連結される。従って、対象配線パターンＭＬ４Ｌは、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされずに、ブリッジ配線パターンＭＬ２Ｂを介して基板１１０に電気的に連結される。
【0084】
図５Ｃを参照すると、半導体素子１００ｃは、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳｃ、及び基板１１０上に配線構造体ＭＬＳｃを取り囲む配線絶縁層１９０を含む。
【0085】
配線構造体ＭＬＳｃは、それぞれ異なる垂直レベルに位置する複数の配線パターンを含む。例えば、複数の配線パターンは、それぞれ異なる垂直レベルに位置する第１配線パターンＭＬ１ａ、第２配線パターンＭＬ２、第３配線パターンＭＬ３、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５を含む。配線構造体ＭＬＳｃは、それぞれ異なる垂直レベルに位置する複数の配線ビアを含む。例えば、複数の配線ビアは、第１配線ビアＭＶ１、第２配線ビアＭＶ２、第３配線ビアＭＶ３、第４配線ビアＭＶ４、及び第５配線ビアＭＶ５を含む。
【0086】
図４Ａ及び図４Ｂに示した半導体素子１に含まれる配線構造体ＭＬＳに含まれる第１配線パターンＭＬ１と比較すると、図５Ｃに示した半導体素子１００ｃに含まれる配線構造体ＭＬＳｃに含まれる第１配線パターンＭＬ１ａは、ブリッジ配線パターンＭＬ１Ｂを更に含む。
【0087】
対象配線パターンＭＬ４Ｌは、ブリッジ配線パターンＭＬ１Ｂを介して基板１１０に電気的に連結される。例えば、対象配線パターンＭＬ４Ｌは、第４配線ビアＭＶ４、第３配線パターンＭＬ３、第３配線ビアＭＶ３、第２配線パターンＭＬ２、第２配線ビアＭＶ２、ブリッジ配線パターンＭＬ１Ｂを含む第１配線パターンＭＬ１ａ、第１配線ビアＭＶ１、連結導電ラインＣＬ、コンタクトプラグＣＰ、及び第２不純物領域１３４を順次に介して基板１１０に電気的に連結される。対象配線パターンＭＬ４Ｌは、相対的に上側に位置する配線パターン、例えば第５配線パターンＭＬ５を介さずに、ブリッジ配線パターンＭＬ１Ｂを介して基板１１０に電気的に連結される。従って、対象配線パターンＭＬ４Ｌは、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされずに、ブリッジ配線パターンＭＬ１Ｂを介して基板１１０に電気的に連結される。
【0088】
図５Ｄを参照すると、半導体素子１００ｄは、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳｄ、及び基板１１０上に配線構造体ＭＬＳｄを取り囲む配線絶縁層１９０を含む。
【0089】
配線構造体ＭＬＳｄは、それぞれ異なる垂直レベルに位置する複数の配線パターンを含む。例えば、複数の配線パターンは、それぞれ異なる垂直レベルに位置する第１配線パターンＭＬ１ａ、第２配線パターンＭＬ２ａ、第３配線パターンＭＬ３ａ、第４配線パターンＭＬ４、及び第５配線パターンＭＬ５を含む。配線構造体ＭＬＳｄは、それぞれ異なる垂直レベルに位置する複数の配線ビアを含む。例えば、複数の配線ビアは、第１配線ビアＭＶ１、第２配線ビアＭＶ２、第３配線ビアＭＶ３、第４配線ビアＭＶ４、及び第５配線ビアＭＶ５を含む。
【0090】
図４Ａ及び図４Ｂに示した半導体素子１に含まれる配線構造体ＭＬＳに含まれる第１配線パターンＭＬ１、第２配線パターンＭＬ２、及び第３配線パターンＭＬ３と比較すると、図５Ｄに示した半導体素子１００ｄに含まれる配線構造体ＭＬＳｄに含まれる第１配線パターンＭＬ１ａ、第２配線パターンＭＬ２ａ、及び第３配線パターンＭＬ３ａは、ブリッジ配線パターン（ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ）を更に含む。第１配線パターンＭＬ１ａに含まれるブリッジ配線パターンＭＬ１Ｂは、第１ブリッジ配線パターンと称し、第２配線パターンＭＬ２ａに含まれるブリッジ配線パターンＭＬ２Ｂは、第２ブリッジ配線パターンと称し、第３配線パターンＭＬ３ａに含まれるブリッジ配線パターンＭＬ３Ｂは、第３ブリッジ配線パターンと称する。
【0091】
対象配線パターンＭＬ４Ｌは、ブリッジ配線パターン（ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ）を介して基板１１０に電気的に連結される。対象配線パターンＭＬ４Ｌは、相対的に上側に位置する配線パターン、例えば、第５配線パターンＭＬ５を介さずに、ブリッジ配線パターン（ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ）を介して基板１１０に電気的に連結される。従って、対象配線パターンＭＬ４Ｌは、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされずに、ブリッジ配線パターン（ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ）を介して基板１１０に電気的に連結される。
【0092】
図５Ａ～図５Ｄに示した半導体素子（１００ａ、１００ｂ、１００ｃ、１００ｄ）は、図１Ａ～図１Ｄを介して説明したアップデートされたＤＲＭ（Ｓ２０）に基づいて設計された半導体素子レイアウトＳ１２０を使用して製造された半導体素子Ｓ１３０である。アップデートされたＤＲＭ（Ｓ２０）には、相対的に大きい面積ＡＲ４Ｌ、例えば臨界最大面積よりも大きい面積を有する対象配線パターンＭＬ４Ｌが存在する場合、対象配線パターンＭＬ４Ｌよりも低い垂直レベルに位置する配線パターンを連結するブリッジ配線パターン（ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ）を追加するようにするデザインルールが記録される。
【0093】
【0094】
図６を参照すると、半導体素子２は、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳ、及び基板１１０上に配線構造体ＭＬＳを取り囲む配線絶縁層１９０を含む。半導体素子２は、図４Ａ及び図４Ｂに示した半導体素子１と略同様であり、同一部材番号を有する構成は同一構成であるため、重複内容は省略する。
【0095】
複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、ゲート電極１５０に電気的に連結されるゲート配線パターンＭＬ１Ｇである。複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、ゲート配線パターンＭＬ１Ｇに隣接するが、第５配線パターンＭＬ５のみを介して基板１１０に電気的に連結される、即ち、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされる第１隣接配線パターンＭＬ１Ｎである。ゲート配線パターンＭＬ１Ｇと第１隣接配線パターンＭＬ１Ｎとは、第１離隔間隔ＳＬを有して水平方向に互いに離隔される。第１離隔間隔ＳＬは、数ｎｍ～数十ｎｍである。
【0096】
図６に示した半導体素子２は、図１Ａ～図１Ｄを介して説明したＤＲＭ（段落Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して製造された半導体素子（Ｓ１３０）、又は設計された半導体素子レイアウト（Ｓ１２０）を使用してシミュレーションにより製造された半導体素子（Ｓ１５０）である。ゲート配線パターンＭＬ１Ｇと第１隣接配線パターンＭＬ１Ｎとの第１離隔間隔ＳＬは、ＤＲＭ（Ｓ２０）に記録されたデザインルールを満足する面積である。
【0097】
図７を参照すると、半導体素子２００は、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳ、及び基板１１０上に配線構造体ＭＬＳを取り囲む配線絶縁層１９０を含む。
【0098】
図６に示した半導体素子２と比較すると、図７に示した半導体素子２００に含まれるゲート配線パターンＭＬ１Ｇと第１隣接配線パターンＭＬ１Ｎとは、第２離隔間隔ＥＳＬを有して水平方向に互いに離隔される。第２離隔間隔ＥＳＬは、第１離隔間隔ＳＬよりも大きい。第２離隔間隔ＥＳＬは、第１離隔間隔ＳＬよりも大きく、数ｎｍ～数十ｎｍである。
【0099】
図７に示した半導体素子２００は、図１Ａ～図１Ｄを介して説明したアップデートされたＤＲＭ（段落Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して製造された半導体素子Ｓ１３０である。アップデートされたＤＲＭ（Ｓ２０）には、ゲート配線パターンＭＬ１Ｇに隣接するが、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされる第１隣接配線パターンＭＬ１Ｎが他の第１配線パターンＭＬ１間の最小離隔間隔よりも大きい最小離隔間隔を有するようにするデザインルールが記録される。
【0100】
図８を参照すると、半導体素子２０２は、基板１１０、基板１１０の一部分及び基板１１０上に形成されるトランジスタＴＲ、基板１１０上に配置される配線構造体ＭＬＳ、及び基板１１０上に配線構造体ＭＬＳａを取り囲む配線絶縁層１９０を含む
【0101】
図６に示した半導体素子２と比較すると、図８に示した半導体素子２０２に含まれるゲート配線パターンＭＬ１Ｇと第１隣接配線パターンＭＬ１Ｎとは、第２離隔間隔ＥＳＬを有して水平方向に互いに離隔される。第２離隔間隔ＥＳＬは、第１離隔間隔ＳＬよりも大きい。
【0102】
図６に示した半導体素子２に含まれる配線構造体ＭＬＳに含まれる第３配線パターンＭＬ３と比較すると、図８に示した半導体素子２０２に含まれる配線構造体ＭＬＳａに含まれる第３配線パターンＭＬ３ａは、ブリッジ配線パターンＭＬ３Ｂを更に含む。図８には、ブリッジ配線パターンＭＬ３Ｂが第３配線パターンＭＬ３に含まれるものとして示しているが、これは例示的であり、それに限定されない。例えば、図８に示した半導体素子２０２は、図５Ｂに示した半導体素子１ｂのようにブリッジ配線パターンＭＬ２Ｂを含みく、図５Ｃに示した半導体素子１ｃのようにブリッジ配線パターンＭＬ１Ｂを含み、図５Ｄに示した半導体素子１ｄのようにブリッジ配線パターン（ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ）を含む。
【0103】
図８に示した半導体素子２０２は、図１Ａ～図１Ｄを介して説明したアップデートされたＤＲＭ（Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して製造された半導体素子Ｓ１３０である。アップデートされたＤＲＭ（Ｓ２０）には、ゲート配線パターンＭＬ１Ｇに隣接するが、第５配線パターンＭＬ５が形成される前に基板１１０から電気的にフローティングされる第１隣接配線パターンＭＬ１Ｎが他の第１配線パターンＭＬ１間の最小離隔間隔よりも大きい最小離隔間隔を有するようにするデザインルール及び相対的に大きい面積ＡＲ４Ｌを有する対象配線パターンＭＬ４Ｌが存在する場合、ブリッジ配線パターン（ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ）を形成するようにするデザインルールが記録される。
【0104】
図９Ａ～図９Ｃ、及び図１０は、本発明の一実施形態による半導体素子の製造方法及び本発明の一実施形態による半導体素子を説明するための断面図である。具体的に、図９Ａ～図９Ｃ、及び図１０は、図１Ａ～図３を参照し、図４Ａ及び図４Ｂに示した半導体素子１に対して不良評価を行った後（Ｓ１６０）、アップデートされたＤＲＭ（Ｓ２０）を使用して図５Ａに示した半導体素子１００ａを製造する過程を説明するための断面図であり、図１Ａ～図５Ａを共に参照する。
【0105】
図９Ａを参照すると、基板１１０に基板トレンチを形成した後、基板トレンチの少なくとも一部を充填する素子分離膜１２０を形成する。素子分離膜１２０により限定される基板１１０の一部分は、活性領域１２０になる。一実施形態において、活性領域ＦＡは、上側の一部分が素子分離膜１２０上にフィン形状に突出するフィン型活性領域として形成される。
【0106】
基板１１０の上側の一部分には、第１不純物領域１３２及び第２不純物領域１３４を形成する。例えば、第１不純物領域１３２は、活性領域ＦＡの一部分に不純物を注入して形成する。第２不純物領域１３４は、基板１１０の一部分に不純物を注入して形成する。第１不純物領域１３２は、互いに離隔される活性領域ＦＡの一部分に対をなすように形成される。
【0107】
活性領域ＦＡ上には、ゲート電極１５０を形成する。ゲート誘電膜１４０は、活性領域ＦＡとゲート電極１５０との間に介在するように形成される。例えば、活性領域ＦＡ上にゲート誘電膜１４０及びゲート電極１５０を順次に形成する。
【0108】
基板１１０上には、一対の第１不純物領域１３２、第２不純物領域１３４、ゲート電極１５０に連結されるコンタクトプラグＣＰ、及びコンタクトプラグＣＰに連結される連結導電ラインＣＬを形成する。連結導電ラインＣＬは、コンタクトプラグＣＰを介して、一対の第１不純物領域１３２、第２不純物領域１３４、及びゲート電極１５０に電気的に連結されるように形成される。
【0109】
基板１１０上には、ゲート電極１５０、連結導電ラインＣＬ、及びコンタクトプラグＣＰを取り囲む第１予備配線間絶縁層１９０ａを形成する。第１予備配線間絶縁層１９０ａは、図４Ａに示した配線間絶縁層１９０の下側部分である。例えば、第１予備配線間絶縁層１９０ａは、図４Ａに示した配線間絶縁層１９０のうち、ゲート電極１５０、連結導電ラインＣＬ、及びコンタクトプラグＣＰを取り囲む部分である。
【0110】
図９Ｂを参照すると、連結導電ラインＣＬ上に複数個の第１配線ビアＭＶ１及び複数個の第１配線パターンＭＬ１を形成する。複数個の第１配線パターンＭＬ１のうちの少なくとも一部は、下面に複数個の第１配線ビアＭＶ１のうちの少なくとも１つが連結される。
【0111】
複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、少なくとも１つの第１配線ビアＭＶ１を介してゲート電極１５０に電気的に連結されるゲート配線パターンＭＬ１Ｇである。複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、ゲート配線パターンＭＬ１Ｇに隣接するが、基板１１０から電気的にフローティングされる第１隣接配線パターンＭＬ１Ｎである。
【0112】
第１予備配線間絶縁層１９０ａ上には、複数個の第１配線ビアＭＶ１及び複数個の第１配線パターンＭＬ１を取り囲む第２予備配線間絶縁層１９０ｂを形成する。第２予備配線間絶縁層１９０ｂは、図４Ａに示した配線間絶縁層１９０の一部分である。例えば、第２予備配線間絶縁層１９０ｂは、図４Ａに示した配線間絶縁層１９０のうちの複数個の第１配線ビアＭＶ１及び複数個の第１配線パターンＭＬ１を取り囲む部分である。
【0113】
図９Ｃを参照すると、複数個の第１配線パターンＭＬ１上に複数個の配線ビア及び複数個の配線パターンを形成する。例えば、複数個の第１配線パターンＭＬ１上に、複数個の第２配線ビアＭＶ２、複数個の第２配線パターンＭＬ２、複数個の第３配線ビアＭＶ３、複数個の第３配線パターンＭＬ３、複数個の第４配線ビアＭＶ４、及び複数個の第４配線パターンＭＬ４を順次に形成する。
【0114】
第２予備配線間絶縁層１９０ｂ上には、複数個の第２配線ビアＭＶ２、複数個の第２配線パターンＭＬ２、複数個の第３配線ビアＭＶ３、複数個の第３配線パターンＭＬ３、複数個の第４配線ビアＭＶ４、及び複数個の第４配線パターンＭＬ４を取り囲む第３予備配線間絶縁層１９０ｃを形成する。第３予備配線間絶縁層１９０ｃは、図４Ａに示した配線間絶縁層１９０の一部分である。例えば、第３予備配線間絶縁層１９０ｃは、図４Ａに示した配線間絶縁層１９０のうち、複数個の第２配線ビアＭＶ２、複数個の第２配線パターンＭＬ２、複数個の第３配線ビアＭＶ３、複数個の第３配線パターンＭＬ３、複数個の第４配線ビアＭＶ４、及び複数個の第４配線パターンＭＬ４を取り囲む部分である。
【0115】
複数の配線パターンのうちの少なくとも１つ、例えば複数個の第４配線パターンＭＬ４のうちの少なくとも１つは、基板１１０から電気的にフローティングされ、相対的に大きい面積を有する対象配線パターンＭＬ４Ｌである。対象配線パターンＭＬ４Ｌは、同一の垂直レベルに位置する他の配線パターン、例えば第４配線パターンＭＬ４よりも相対的に大きい面積（図４ＢのＡＲ４Ｌ）を有する。
【0116】
第３予備配線間絶縁層１９０ｃを形成する工程中に、対象配線パターンＭＬ４Ｌには電荷がチャージング（ｃｈａｒｇｉｎｇ）される。例えば、第３予備配線間絶縁層１９０ｃを形成する工程に使用されるプラズマにより、対象配線パターンＭＬ４Ｌには電荷がチャージングされる。対象配線パターンＭＬ４Ｌ、及び対象配線パターンＭＬ４Ｌに電気的に連結される第１隣接配線パターンＭＬ１Ｎは、基板１１０から電気的にフローティングされる。従って、第３予備配線間絶縁層１９０ｃを形成する工程中に、対象配線パターンＭＬ４Ｌにチャージングされた電荷は、第１隣接配線パターンＭＬ１Ｎに移動し、第１隣接配線パターンＭＬ１Ｎもチャージングされる。第１隣接配線パターンＭＬ１Ｎとゲート配線パターンＭＬ１Ｇとの離隔間隔が十分に大きくない場合、第１隣接配線パターンＭＬ１Ｎにチャージングされた電荷がゲート配線パターンＭＬ１Ｇにカップリング効果（ｃｏｕｐｌｉｎｇ ｅｆｆｅｃｔ）を起こし、対象配線パターンＭＬ４Ｌから、ゲート電極１５０、ゲート誘電膜１４０又はチャネル領域、即ち活性領域ＦＡまで電荷移動経路ＣＦＰが生成される。この場合、ゲート誘電膜１４０の破壊、チャネル領域、即ち活性領域ＦＡの焼け、又はゲート電極１５０の焼けが発生し、図４Ａ及び図４Ｂに示した半導体素子１には不良が発生する。
【0117】
【0118】
第３予備配線間絶縁層１９０ｃを形成する工程中に、対象配線パターンＭＬ４Ｌに電荷がチャージングされる場合、ブリッジ配線パターンＭＬ３Ｂを介してチャージングされた電荷が基板１１０に移動する修正された電荷移動経路ＣＦＰＭが生成される。この場合、対象配線パターンＭＬ４Ｌにチャージングされた電荷が、ゲート電極１５０、ゲート誘電膜１４０又はチャネル領域、即ち活性領域ＦＡに伝達されないため、ゲート誘電膜１４０の破壊、チャネル領域、即ち活性領域ＦＡの焼け、又はゲート電極１５０の焼けが発生せず、図５Ａに示した半導体素子１００ａには不良が発生しない。
【0119】
図９Ａ～図９Ｃは、図１Ａ～図１Ｄを介して説明したＤＲＭ（Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を製造するか（Ｓ１３０）、或いは設計された半導体素子レイアウト（Ｓ１２０）を使用してシミュレーションにより半導体素子を製造する（Ｓ１５０）過程である。図１０は、図１Ａ～図１Ｄを介して説明したアップデートされたＤＲＭ（Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を製造する（Ｓ１３０）過程である。
【0120】
図１１及び図１２は、本発明の一実施形態による半導体素子の製造方法及び本発明の一実施形態による半導体素子を説明するための断面図である。具体的に、図１１は、図１Ａ～図３を参照し、図６に示した半導体素子２に対して不良評価を行った後（Ｓ１６０）、アップデートされたＤＲＭ（Ｓ２０）を使用して図７に示した半導体素子２００を製造する過程を説明するための断面図であり、図１Ａ～図３、並びに図６及び図７を共に参照する。
【0121】
図１１を参照すると、基板１１０に基板トレンチを形成した後、基板トレンチの少なくとも一部を充填して活性領域ＦＡを限定する素子分離膜１２０を形成し、基板１１０の上側の一部分には、第１不純物領域１３２及び第２不純物領域１３４を形成する。活性領域ＦＡ上にゲート誘電膜１４０及びゲート電極１５０を順次に形成する。
【0122】
基板１１０上には、一対の第１不純物領域１３２、第２不純物領域１３４、ゲート電極１５０に連結されるコンタクトプラグＣＰ、コンタクトプラグＣＰに連結される連結導電ラインＣＬ、並びにゲート電極１５０、連結導電ラインＣＬ、及びコンタクトプラグＣＰを取り囲む第１予備配線間絶縁層１９０ａを形成する。
【0123】
連結導電ラインＣＬ及び第１予備配線間絶縁層１９０ａ上に、複数個の第１配線ビアＭＶ１、複数個の第１配線パターンＭＬ１、並びに複数個の第１配線ビアＭＶ１及び複数個の第１配線パターンＭＬ１を取り囲む第２予備配線間絶縁層１９０ｂを形成する。複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、少なくとも１つの第１配線ビアＭＶ１を介してゲート電極１５０に電気的に連結されるゲート配線パターンＭＬ１Ｇである。複数個の第１配線パターンＭＬ１のうちの少なくとも１つは、ゲート配線パターンＭＬ１Ｇに第１離隔間隔ＳＬを有して隣接するが、基板１１０から電気的にフローティングされる第１隣接配線パターンＭＬ１Ｎである。
【0124】
複数個の第１配線パターンＭＬ１及び第２予備配線間絶縁層１９０ｂ上に、複数個の第２配線ビアＭＶ２、複数個の第２配線パターンＭＬ２、複数個の第３配線ビアＭＶ３、複数個の第３配線パターンＭＬ３、複数個の第４配線ビアＭＶ４、複数個の第４配線パターンＭＬ４、並びに複数個の第２配線ビアＭＶ２、複数個の第２配線パターンＭＬ２、複数個の第３配線ビアＭＶ３、複数個の第３配線パターンＭＬ３、複数個の第４配線ビアＭＶ４、及び複数個の第４配線パターンＭＬ４を取り囲む第３予備配線間絶縁層１９０ｃを形成する。複数個の第４配線パターンＭＬ４のうちの少なくとも１つは、基板１１０から電気的にフローティングされる、相対的に大きい面積を有する対象配線パターンＭＬ４Ｌである。
【0125】
第３予備配線間絶縁層１９０ｃを形成する工程中に、対象配線パターンＭＬ４Ｌには電荷がチャージングされる。例えば、第３予備配線間絶縁層１９０ｃを形成する工程に使用されるプラズマにより、対象配線パターンＭＬ４Ｌには電荷がチャージングされる。対象配線パターンＭＬ４Ｌ、及び対象配線パターンＭＬ４Ｌに電気的に連結される第１隣接配線パターンＭＬ１Ｎは、基板１１０から電気的にフローティングされる。従って、第３予備配線間絶縁層１９０ｃを形成する工程中に、対象配線パターンＭＬ４Ｌにチャージングされた電荷は、第１隣接配線パターンＭＬ１Ｎに移動し、第１隣接配線パターンＭＬ１Ｎもチャージングされる。第１隣接配線パターンＭＬ１Ｎとゲート配線パターンＭＬ１Ｇとの離隔間隔が相対的に小さい第１離隔間隔ＳＬを有する場合、第１隣接配線パターンＭＬ１Ｎにチャージングされた電荷がゲート配線パターンＭＬ１Ｇにカップリング効果を起こし、対象配線パターンＭＬ４Ｌから、ゲート電極１５０、ゲート誘電膜１４０又はチャネル領域、即ち活性領域ＦＡまで電荷移動経路ＣＦＰが生成される。この場合、ゲート誘電膜１４０の破壊、チャネル領域、即ち活性領域ＦＡの焼け、又はゲート電極１５０の焼けが発生し、図６に示した半導体素子２には不良が発生する。
【0126】
【0127】
第３予備配線間絶縁層１９０ｃを形成する工程中に、対象配線パターンＭＬ４Ｌに電荷がチャージングされても、ゲート配線パターンＭＬ１Ｇと第１隣接配線パターンＭＬ１Ｎとが十分に大きい第２離隔間隔ＥＳＬを有して互いに離隔される場合、対象配線パターンＭＬ４Ｌにチャージングされた電荷が第１隣接配線パターンＭＬ１Ｎに移動しても、ゲート配線パターンＭＬ１Ｇにカップリング効果を起こさない。この場合、対象配線パターンＭＬ４Ｌにチャージングされた電荷が、ゲート電極１５０、ゲート誘電膜１４０又はチャネル領域、即ち活性領域ＦＡに伝達されないため、ゲート誘電膜１４０の破壊、チャネル領域、即ち活性領域ＦＡの焼け、又はゲート電極１５０の焼けが発生せず、図７に示した半導体素子２００には不良が発生しない。
【0128】
図１１は、図１Ａ～図１Ｄを介して説明したＤＲＭ（Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を製造するか（Ｓ１３０）、或いは設計された半導体素子レイアウト（Ｓ１２０）を使用してシミュレーションにより半導体素子を製造する（Ｓ１５０）過程である。図１２は、図１Ａ～図１Ｄを介して説明したアップデートされたＤＲＭ（Ｓ２０）に基づいて設計された半導体素子レイアウト（Ｓ１２０）を使用して半導体素子を製造する（Ｓ１３０）過程である。
【0129】
図１Ａ～図１２を共に参照すると、本発明による半導体素子の製造方法は、不良が発生した位置周辺のデザインルールを変更又は追加してアップデートされたデザインルールをＤＲＭ（Ｓ２０）に保存し、アップデートされたＤＲＭ（Ｓ２０）に基づいて半導体素子レイアウトを再設計又は修正した後（Ｓ１１０）、半導体素子を製造し（Ｓ１３０）、製造された半導体素子を製品として出荷する（Ｓ３００）。従って、不良の発生を防止して半導体素子を製造することができる。
【0130】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術思想から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0131】
１、２、１００ａ、１００ｂ、 １００ｃ、１００ｄ、２００、２０２ 半導体素子
１１０ 基板
１２０ 素子分離膜
１３２、１３４ 第１、第２不純物領域
１４０ ゲート誘電膜
１５０ ゲート電極
１５２、１５４ 第１、第２電極層
１９０ 配線間絶縁層
１９０ａ～１９０ｃ 第１～第３予備配線間絶縁層
ＣＦＰ 電荷移動経路
ＣＦＰＭ 修正された電荷移動経路
ＣＬ 連結導電ライン
ＣＰ コンタクトプラグ
ＥＳＬ、ＳＬ 第２、第１離隔間隔
ＦＡ 活性領域
ＭＬ１～ＭＬ５ 第１～第５配線パターン
ＭＬ１ａ～ＭＬ３ａ 第１～第３配線パターン
ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ ブリッジ配線パターン
ＭＬ１Ｇ ゲート配線パターン
ＭＬ１Ｎ 第１隣接配線パターン
ＭＬ４Ｌ 対象配線パターン
ＭＬＳ、ＭＬＳａ、ＭＬＳｂ、ＭＬＳｃ、ＭＬＳｄ 配線構造体
ＭＶ１～ＭＶ５ 第１～第５配線ビア ＴＲ トランジスタ
１１０ 基板
１２０ 素子分離膜
１３２、１３４ 第１、第２不純物領域
１４０ ゲート誘電膜
１５０ ゲート電極
１５２、１５４ 第１、第２電極層
１９０ 配線間絶縁層
１９０ａ～１９０ｃ 第１～第３予備配線間絶縁層
ＣＦＰ 電荷移動経路
ＣＦＰＭ 修正された電荷移動経路
ＣＬ 連結導電ライン
ＣＰ コンタクトプラグ
ＥＳＬ、ＳＬ 第２、第１離隔間隔
ＦＡ 活性領域
ＭＬ１～ＭＬ５ 第１～第５配線パターン
ＭＬ１ａ～ＭＬ３ａ 第１～第３配線パターン
ＭＬ１Ｂ、ＭＬ２Ｂ、ＭＬ３Ｂ ブリッジ配線パターン
ＭＬ１Ｇ ゲート配線パターン
ＭＬ１Ｎ 第１隣接配線パターン
ＭＬ４Ｌ 対象配線パターン
ＭＬＳ、ＭＬＳａ、ＭＬＳｂ、ＭＬＳｃ、ＭＬＳｄ 配線構造体
ＭＶ１～ＭＶ５ 第１～第５配線ビア ＴＲ トランジスタ
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図10】
【図11】
【図12】