特開 2024-24607 メモリーアクセスのための集積回路、処理方法、電子機器及び媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024024607

(43)【公開日】2024-02-22

(54)【発明の名称】メモリーアクセスのための集積回路、処理方法、電子機器及び媒体

(51)【国際特許分類】

   G06F 11/16 20060101AFI20240215BHJP

   G06F 12/00 20060101ALI20240215BHJP

【ＦＩ】

G06F11/16 667

G06F12/00 560A

【審査請求】有

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023127517

(22)【出願日】2023-08-04

(31)【優先権主張番号】202210953420.6

(32)【優先日】2022-08-09

(33)【優先権主張国・地域又は機関】CN

(71)【出願人】

【識別番号】522123315

【氏名又は名称】地平▲線▼（上海）人工智能技▲術▼有限公司

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(72)【発明者】

【氏名】リウ チンユー

(72)【発明者】

【氏名】リー ウェンシン

(72)【発明者】

【氏名】リー ジン

(72)【発明者】

【氏名】ドン ボー

(72)【発明者】

【氏名】チョウ イー

(72)【発明者】

【氏名】シェン ジュンチェン

【テーマコード（参考）】

5B034

5B160

【Ｆターム（参考）】

5B034CC02

5B034DD01

5B160CB03

5B160MM20

5B160NA01

(57)【要約】

【課題】本開示は、メモリーアクセスのための集積回路、処理方法、電子機器及び媒体を関する。
【解決手段】前記集積回路は、第１メモリーモジュールと、第２メモリーモジュールと、第１メモリーモジュール及び第２メモリーモジュールにそれぞれ接続されるアクセス信号決定モジュールとを含み、アクセス信号決定モジュールは、プロセッサーの第１メモリーアクセス信号を第１メモリーモジュールに伝送するインタフェース回路と、第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定するアドレスフィルタリング回路と、目標安全水準が予め設定された水準であることに応じて、第１メモリーアクセス信号のアクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得し、第２メモリーアクセス信号を第２メモリーモジュールに伝送するアクセス信号処理回路とを含む。
【選択図】図２

【特許請求の範囲】

【請求項1】

メモリーアクセスのための集積回路であって、
第１メモリーモジュールと、第２メモリーモジュールと、アクセス信号決定モジュールとを含み、前記アクセス信号決定モジュールは、前記第１メモリーモジュール及び前記第２メモリーモジュールにそれぞれ接続され、前記アクセス信号決定モジュールは、
プロセッサーが前記第１メモリーモジュールにアクセスする第１メモリーアクセス信号を前記第１メモリーモジュールに伝送するために用いられるインタフェース回路と、
前記インタフェース回路に接続され、前記第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定するために用いられるアドレスフィルタリング回路と、
前記アドレスフィルタリング回路に接続され、前記目標安全水準が予め設定された水準であることに応じて、前記第１メモリーアクセス信号の前記アクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得し、前記第２メモリーアクセス信号を前記第２メモリーモジュールに伝送するために用いられるアクセス信号処理回路とを含む、メモリーアクセスのための集積回路。

【請求項2】

前記第１メモリーモジュールから第１データを読み取り、前記第２メモリーモジュールから第２データを読み取るために用いられる読み出しチャネルモジュールと、
前記第１データと前記第２データを比較し、比較結果に基づいて、データエラー信号を決定するために用いられるデータ比較モジュールとをさらに含む、請求項１に記載の集積回路。

【請求項3】

前記読み出しチャネルモジュールは、
前記第１メモリーモジュールに接続され、前記第１メモリーモジュールから読み取られた前記第１データを受信し、前記第１データを前記プロセッサー及び前記データ比較モジュールに伝送するために用いられる第１バスインタフェース回路と、
前記第２メモリーモジュールに接続され、前記第２メモリーモジュールから読み取られた前記第２データを受信し、前記第２データを前記データ比較モジュールに伝送するために用いられる第２バスインタフェース回路とを含む、請求項２に記載の集積回路。

【請求項4】

前記読み出しチャネルモジュールは、
前記プロセッサー、前記第１バスインタフェース回路及び前記データ比較モジュールにそれぞれ接続され、前記第１バスインタフェース回路によって受信される前記第１データをキャッシュし、前記第１データを前記プロセッサー及び前記データ比較モジュールに出力するために用いられる第１リードキャッシュユニットと、
前記第２バスインタフェース回路及び前記データ比較モジュールにそれぞれ接続され、前記第２バスインタフェース回路によって受信される前記第２データをキャッシュし、前記第２データを前記データ比較モジュールに出力するために用いられる第２リードキャッシュユニットとをさらに含む、請求項３に記載の集積回路。

【請求項5】

前記データ比較モジュールは、排他的論理和回路ユニットを含み、前記排他的論理和回路ユニットは、第１入力端と、第２入力端と、出力端とを含み、
前記第１入力端は、前記第１リードキャッシュユニットに接続され、前記第１データを入力するために用いられ、
前記第２入力端は、前記第２リードキャッシュユニットに接続され、前記第２データを入力するために用いられ、
前記出力端は、エラー処理モジュールに接続され、前記エラー処理モジュールに前記データエラー信号を出力するために用いられる、請求項４に記載の集積回路。

【請求項6】

前記読み出しチャネルモジュールは、論理和回路をさらに含み、
前記第１バスインタフェース回路は、前記論理和回路にも接続され、前記第１バスインタフェース回路は、バスのバックプレッシャー信号を受信し、前記論理和回路に第１準備信号を出力するためにも用いられ、
前記第２バスインタフェース回路は、前記論理和回路にも接続され、前記第２バスインタフェース回路は、バスのバックプレッシャー信号を受信し、前記論理和回路に第２準備信号を出力するためにも用いられ、
前記論理和回路は、前記第１準備信号及び／又は前記第２準備信号に応じて、前記プロセッサーに第３準備信号を出力するために用いられ、前記第３準備信号は、読み書き動作を開始しないことを前記プロセッサーに通知するためのものである、請求項３に記載の集積回路。

【請求項7】

前記アクセス信号決定モジュールは、
前記予め設定された水準に対応するアドレス範囲の上限値を記憶するために用いられる第１アドレスレジスターと、
前記予め設定された水準に対応するアドレス範囲の下限値を記憶するために用いられる第２アドレスレジスターとをさらに含み、
前記アドレスフィルタリング回路は、
前記インタフェース回路及び前記第１アドレスレジスターにそれぞれ接続され、前記インタフェース回路によって受信される前記第１メモリーアクセス信号の前記アクセスアドレスを前記第１アドレスレジスターにおける前記上限値と比較して、第１比較結果を得るために用いられる第１比較ユニットと、
前記インタフェース回路及び前記第２アドレスレジスターにそれぞれ接続され、前記インタフェース回路によって受信される前記第１メモリーアクセス信号の前記アクセスアドレスを前記第２アドレスレジスターにおける前記下限値と比較して、第２比較結果を得るために用いられる第２比較ユニットと、
前記第１比較ユニット、前記第２比較ユニット及び前記アクセス信号処理回路にそれぞれ接続され、前記第１比較結果及び前記第２比較結果に基づいて、前記アクセス信号処理回路に安全水準適合状態を出力するために用いられる判断ユニットであって、前記安全水準適合状態は、前記目標安全水準が前記予め設定された水準に適合する又は適合しないという２つの状態を含む判断ユニットとを含む、請求項１に記載の集積回路。

【請求項8】

前記アクセス信号処理回路は、
前記判断ユニットに接続され、前記安全水準適合状態が適合である場合に、前記第１メモリーアクセス信号の前記アクセスアドレスに予め設定されたシフト情報を加えて前記シフト後のアドレスを得て、前記シフト後のアドレスに基づいて前記第２メモリーアクセス信号を得て、前記第２メモリーアクセス信号を前記第２メモリーモジュールに伝送するために用いられる有限状態マシンを含む、請求項７に記載の集積回路。

【請求項9】

前記アクセス信号処理回路は、
前記有限状態マシンに接続され、前記予め設定されたシフト情報を記憶するために用いられる第１レジスターをさらに含む、請求項８に記載の集積回路。

【請求項10】

前記アクセス信号決定モジュールは、
前記インタフェース回路及び前記アクセス信号処理回路にそれぞれ接続され、チャネルの選択によって前記第１メモリーアクセス信号及び前記第２メモリーアクセス信号の伝送を実現するために用いられるチャネル選択回路をさらに含む、請求項１に記載の集積回路。

【請求項11】

メモリーアクセスのための処理方法であって、
プロセッサーが第１メモリーモジュールにアクセスする第１メモリーアクセス信号を前記第１メモリーモジュールに伝送し、前記第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定するステップと、
前記目標安全水準が予め設定された水準であることに応じて、前記第１メモリーアクセス信号の前記アクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得するステップと、
前記第２メモリーアクセス信号を第２メモリーモジュールに伝送するステップとを含む、メモリーアクセスのための処理方法。

【請求項12】

コンピュータプログラムが記憶されているコンピュータ可読記憶媒体であって、前記コンピュータプログラムは、請求項１１に記載のメモリーアクセスのための処理方法を実行するためのものである、コンピュータ可読記憶媒体。

【請求項13】

プロセッサーと、
前記プロセッサーが実行可能な命令を記憶するために用いられるメモリーとを含む電子機器であって、
前記プロセッサーは、前記メモリーから前記実行可能な命令を読み取り、前記命令を実行することによって請求項１１に記載のメモリーアクセスのための処理方法を実現するために用いられ、又は、
前記電子機器は、請求項１～１０のいずれか１項に記載のメモリーアクセスのための集積回路を含む、
電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体技術に関し、特に、メモリーアクセスのための集積回路、処理方法、電子機器及び媒体に関する。

【背景技術】

【0002】

スマート運転分野では、スマート運転チップのＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ダブルデータレート同期ダイナミックランダムアクセスメモリー）は、主に、スマート運転の知覚予測機能に用いられ、当該機能において現在要求されている機能安全水準はＡＳＩＬＢ（Ａｕｔｏｍｏｔｉｖｅ Ｓａｆｅｔｙ Ｉｎｔｅｇｒｉｔｙ Ｌｅｖｅｌ Ｂ、自動車安全度水準Ｂ）であるが、スマート運転機能における安全水準がＡＳＩＬＤ（Ａｕｔｏｍｏｔｉｖｅ Ｓａｆｅｔｙ Ｉｎｔｅｇｒｉｔｙ Ｌｅｖｅｌ Ｄ、自動車安全度水準Ｄ）である制御及び意思決定機能アルゴリズムが進化するのに伴い、制御及び意思決定機能アルゴリズムにはますます高い計算力と記憶能力が必要となり、プロセッサー（又はプロセッサー内のコア（Ｃｏｒｅ））及びＲＡＭによって制御及び意思決定アルゴリズムを開発する場合は記憶能力が不十分となるという問題があり、現在、ＤＤＲコントローラーの機能安全水準はいずれもＡＳＩＬＢ水準であり、ＡＳＩＬＤのプロセッサー（又はプロセッサーコア）のアクセスのニーズを満たすことができず、比較的高い安全水準の機能に対応する比較的高い安全水準の記憶能力が不足することを引き起こす。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本開示は、比較的高い安全水準の機能に必要な比較的高い安全水準の記憶能力が不足するなどの技術的課題を解決するために提供される。本開示の実施例は、メモリーアクセスのための集積回路、処理方法、電子機器及び媒体を提供する。

【課題を解決するための手段】

【0004】

本開示の実施例の一態様によれば、第１メモリーモジュールと、第２メモリーモジュールと、アクセス信号決定モジュールとを含むメモリーアクセスのための集積回路を提供し、前記アクセス信号決定モジュールは、前記第１メモリーモジュール及び前記第２メモリーモジュールにそれぞれ接続され、前記アクセス信号決定モジュールは、プロセッサーが前記第１メモリーモジュールにアクセスする第１メモリーアクセス信号を前記第１メモリーモジュールに伝送するために用いられるインタフェース回路と、前記インタフェース回路に接続され、前記第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定するために用いられるアドレスフィルタリング回路と、前記アドレスフィルタリング回路に接続され、前記目標安全水準が予め設定された水準であることに応じて、前記第１メモリーアクセス信号の前記アクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得し、前記第２メモリーアクセス信号を前記第２メモリーモジュールに伝送するために用いられるアクセス信号処理回路とを含む。

【0005】

本開示の実施例の別の態様によれば、プロセッサーが第１メモリーモジュールにアクセスする第１メモリーアクセス信号を前記第１メモリーモジュールに伝送し、前記第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定するステップと、前記目標安全水準が予め設定された水準であることに応じて、前記第１メモリーアクセス信号の前記アクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得するステップと、前記第２メモリーアクセス信号を第２メモリーモジュールに伝送するステップとを含むメモリーアクセスのための処理方法を提供する。

【0006】

本開示の実施例のさらにもう１つの態様によれば、コンピューター可読記憶媒体を提供し、前記記憶媒体にはコンピュータープログラムが記憶されており、前記コンピュータープログラムは、本開示の前記いずれかの実施例に記載のメモリーアクセスのための処理方法を実行するためのものである。

【0007】

本開示の実施例のもう１つの態様によれば、電子機器を提供し、前記電子機器は、プロセッサーと、前記プロセッサーの実行可能な命令を記憶するために用いられるメモリーとを含み、ここで、前記プロセッサーは、前記メモリーから前記実行可能な命令を読み取り、前記命令を実行することによって本開示の前記いずれかの実施例に記載のメモリーアクセスのための処理方法を実現するために用いられ、又は、前記電子機器は、本開示の前記いずれかの実施例に記載のメモリーアクセスのための集積回路を含む。

【発明の効果】

【0008】

本開示の前記実施例によって提供されるメモリーアクセスのための集積回路、処理方法、電子機器及び媒体によれば、２つの比較的低い安全水準のメモリーアクセス動作で比較的高い安全水準の予め設定された水準のメモリーアクセス動作を実現することで、比較的高い安全水準の書き込みしようとするデータを２つのメモリーモジュールに書き込むことができ、これに対応して比較的高い安全水準のデータを読み出す時には、２つのメモリーモジュールから同じデータを読み取り、２つのメモリーモジュールのアクセス結果の一致性により、比較的高い安全水準の機能の機能上の安全性を保証し、メモリーコントローラーが比較的低い安全水準だけを満たす場面でも、比較的高い安全水準の機能のアクセス動作を完了できることを実現し、これにより比較的低い安全水準のメモリーを比較的高い安全水準の機能に用いることができ、比較的高い安全水準の機能が比較的低い安全水準のメモリーにアクセスできるようになり、機能の安全性を保証した上で比較的高い安全水準の機能のためより大きな記憶性能を提供し、比較的高い安全水準の機能の記憶要求を効果的に満たし、比較的高い安全水準の記憶能力が不足するなどの問題を解決する。

【0009】

以下、図面及び実施例を用いて、本開示の技術的解決手段をより詳細に説明する。

【図面の簡単な説明】

【0010】

図面を参照して本開示の実施例をより詳細に説明するによって、本開示の上記の及び他の目的、特徴及び利点がより明瞭になるだろう。図面は本開示の実施例への更なる理解に供するもので、且明細書を構成する部分であり、本開示の実施例と共に本開示を解釈するためのものであり、本開示に対する限定を構成しない。図面で、同じ符号は一般に同じ構成要素又はステップを表す。

【図1】本開示によって提供されるメモリーアクセスのための集積回路の例示的な適用場面である。

【図2】本開示の例示的な実施例によって提供されるメモリーアクセスのための集積回路の構造模式図である。

【図3】本開示の別の例示的な実施例によって提供されるメモリーアクセスのための集積回路の構造模式図である。

【図4】本開示の例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。

【図5】本開示の別の例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。

【図6】本開示のさらにもう１つの例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。

【図7】本開示の例示的な実施例によって提供されるデータ比較モジュール２５の構造模式図である。

【図8】本開示のもう１つの例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。

【図9】本開示の例示的な実施例によって提供されるアクセス信号決定モジュール２３の構造模式図である。

【図10】本開示の例示的な実施例によって提供されるアクセス信号処理回路２３３の構造模式図である。

【図11】本開示の別の例示的な実施例によって提供されるアクセス信号決定モジュール２３の構造模式図である。

【図12】本開示のさらにもう１つの例示的な実施例によって提供されるメモリーアクセスのための集積回路の組み合わせ実施の構造模式図である。

【図13】本開示の例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【図14】本開示の別の例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【図15】本開示のさらにもう１つの例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【図16】本開示のもう１つの例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【図17】本開示のさらにもう１つの例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【図18】本開示の電子機器の適用実施例の構造模式図である。

【図19】本開示の電子機器の別の適用実施例の構造模式図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して本開示の例示的な実施例を詳細に説明する。説明される実施例は本開示の一部の実施例に過ぎず、本開示の全ての実施例ではないということは自明である。本開示は、ここで説明される例示的な実施例から限定されないということを理解されたい。

【0012】

なお、特に具体的な説明がない限り、これらの実施例で述べられる構成要素及びステップの相対的な配置、数式、数値は本開示の範囲を限定しない。

【0013】

当業者は、本開示の実施例で「第１」、「第２」などの用語は、異なるステップ、機器又はモジュールなどを区別するために用いられるもので、技術的に特定の意味を一切持たず、それらに論理的な順番があることを表さないことを理解できる。

【0014】

また、本開示の実施例で、「複数」とは、２つの又はそれ以上を指してもよく、「少なくとも１つ」とは、１つ、２つ又はそれ以上を指してもよいということを理解されたい。

【0015】

本開示の実施例は、端末機器、コンピューターシステム、サーバなどの電子機器に用いることができ、これらは、他の多くの汎用又は専用のコンピューティングシステム環境又は構成と共に動作することができる。端末機器、コンピューターシステム、サーバなどの電子機器と共に使用されるのに適する周知の多くの端末機器、コンピューティングシステム、環境及び／又は構成の例は、パーソナルコンピューターシステム、サーバコンピューターシステム、シンクライアント、シッククライアント、ハンドヘルド又はラップトップ機器、マイクロプロセッサーベースのシステム、セットトップボックス、プログラマブルな家庭用電化製品、ネットワークパソコン、小型コンピューターシステム、大型コンピューターシステム、上記のいずれかのシステムを含む分散クラウドコンピューティング技術環境などを含み、ただしそれらに限定されない。

【0016】

本開示の概要：
本開示を実現する過程で、発明者は次のことを見出している。スマート運転分野では、スマート運転チップのＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ダブルデータレート同期ダイナミックランダムアクセスメモリー）は、主に、スマート運転の知覚予測機能に用いられ、当該機能において現在要求されている機能安全水準はＡＳＩＬＢ（Ａｕｔｏｍｏｔｉｖｅ Ｓａｆｅｔｙ Ｉｎｔｅｇｒｉｔｙ Ｌｅｖｅｌ Ｂ、自動車安全度水準Ｂ）であるが、スマート運転機能における安全水準がＡＳＩＬＤ（Ａｕｔｏｍｏｔｉｖｅ Ｓａｆｅｔｙ Ｉｎｔｅｇｒｉｔｙ Ｌｅｖｅｌ Ｄ、自動車安全度水準Ｄ）である制御及び意思決定機能アルゴリズムが進化するのに伴い、制御及び意思決定機能アルゴリズムにはますます高い計算力と記憶能力が必要となり、プロセッサー（又はプロセッサー内のコア（Ｃｏｒｅ））及びＲＡＭによって制御及び意思決定アルゴリズムを開発する場合は記憶能力が不十分となるという問題があり、現在、ＤＤＲコントローラーの機能安全水準はいずれもＡＳＩＬＢ水準であり、ＡＳＩＬＤのプロセッサー（又はプロセッサーコア）のアクセスのニーズを満たすことができず、制御及び意思決定機能アルゴリズムなどの比較的高い安全水準の機能の比較的高い安全水準の記憶能力が不足することを引き起こす。

【0017】

例示的な説明：
図１は、本開示によって提供されるメモリーアクセスのための集積回路の例示的な適用場面である。スマート運転の制御及び意思決定などの予め設定された水準（ＡＳＩＬＤ水準）の機能場面では、本開示のメモリーアクセスのための集積回路を利用すると、対応する制御及び意思決定機能アルゴリズムを実行するプロセッサーは、その機能安全水準ＡＳＩＬＤが保証された上でＤＤＲにアクセスすることで、ＤＤＲによってそれにより強力な記憶能力を提供して、そのますます高まる記憶要求を満たすことができる。プロセッサーは、スマート運転チップ内のいずれの可能なプロセッサー又はプロセッサーコアであってもよく、例えば、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）であってもよく、具体的に限定されない。具体的に言えば、本開示のメモリーアクセスのための集積回路は、第１メモリーモジュールと、第２メモリーモジュールと、アクセス信号決定モジュールとを含んでもよく、前記アクセス信号決定モジュールは、前記第１メモリーモジュールと、前記第２メモリーモジュールとにそれぞれ接続され、第１メモリーモジュール、及び第２メモリーモジュールは、スマート運転チップ内の任意の２つのメモリー機器又は１つのメモリー機器の２つのメモリー領域であってもよく、例えば、スマート運転チップ内のＤＤＲにおけるアドレスコードによって区画された２つの記憶領域であってもよく、具体的には、実際のニーズに応じて設置することができる。前記アクセス信号決定モジュールは、プロセッサーが前記第１メモリーモジュールにアクセスする第１メモリーアクセス信号を前記第１メモリーモジュールに伝送し、前記第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定し、前記目標安全水準が予め設定された水準（ＡＳＩＬＤ水準）であることに応じて、前記第１メモリーアクセス信号の前記アクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得し、前記第２メモリーアクセス信号を前記第２メモリーモジュールに伝送することを含んでもよく、これにより、予め設定された水準のメモリーアクセスの場合は、２つのメモリーモジュールに同時にアクセスし、２つのモジュールのアクセス結果の一致性により、予め設定された水準のメモリーアクセスの安全性を実現し、これによりＡＳＩＬＢ水準における大きな記憶能力を備えるメモリー機器がＡＳＩＬＤ水準の機能場面に記憶能力を提供することを実現し、従来技術のＡＳＩＬＤ水準の機能場面は記憶能力が不足するなどの問題を効果的に解決することができる。

【0018】

なお、本開示の集積回路は、前記スマート運転の制御及び意思決定の場面に用いるのに限定されず、実際のニーズに応じて、比較的高い安全水準を必要とするあらゆる場面に用いることができ、具体的に限定されない。

【0019】

例示的な装置：
図２は、本開示の例示的な実施例によって提供されるメモリーアクセスのための集積回路の構造模式図である。本実施例は予め設定された水準の機能場面に適用でき、予め設定された水準の機能場面の大きな記憶要求を満たすことができ、図２に示されるとおり、本開示のメモリーアクセスのための集積回路２０は、第１メモリーモジュール２１と、第２メモリーモジュール２２と、アクセス信号決定モジュール２３とを含み、アクセス信号決定モジュール２３は、第１メモリーモジュール２１と、第２メモリーモジュール２２とにそれぞれ接続される。

【0020】

アクセス信号決定モジュール２３は、インタフェース回路２３１と、アドレスフィルタリング回路２３２と、アクセス信号処理回路２３３とを含む。インタフェース回路２３１は、プロセッサーが前記第１メモリーモジュール２１にアクセスする第１メモリーアクセス信号を前記第１メモリーモジュール２１に伝送するために用いられ、アドレスフィルタリング回路２３２は、前記インタフェース回路２３１に接続され、前記第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定するために用いられ、アクセス信号処理回路２３３は、前記アドレスフィルタリング回路２３２に接続され、前記目標安全水準が予め設定された水準であることに応じて、前記第１メモリーアクセス信号の前記アクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得し、前記第２メモリーアクセス信号を前記第２メモリーモジュール２２に伝送するために用いられる。

【0021】

プロセッサーは、スマート運転チップ内のいずれの可能なプロセッサー又はプロセッサーコアであってもよく、例えば、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、ニューラルネットワークプロセッサーなどであってもよく、具体的に限定されない。第１メモリーモジュール２１及び第２メモリーモジュール２２は、スマート運転チップ内の任意の２つのメモリー機器又は１つのメモリー機器の２つのメモリー領域であってもよく、例えば、スマート運転チップ内のＤＤＲにおけるアドレスコードによって区画された２つの記憶領域であってもよく、具体的には、実際のニーズに応じて設置することができる。第１メモリーアクセス信号は、読み出しアクセス信号又は書き込みアクセス信号であってもよく、予め設定された水準は、ＡＳＩＬＤ水準であってもよく、インタフェース回路２３１は、いずれの実施可能なバスインタフェース回路であってもよく、インタフェース回路２３１は、ＡＸＩ（Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ、高度拡張可能インタフェース）、ＡＨＢ（Ａｄｖａｎｃｅｄ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ、高度高性能バス）、ＡＰＢ（Ａｄｖａｎｃｅｄ Ｐｅｒｉｐｈｅｒａｌ Ｂｕｓ、高性能周辺バス）、ＣＨＩ（Ｃｏｈｅｒｅｎｔ Ｈｕｂ Ｉｎｔｅｒｆａｃｅ、コヒーレントハブインタフェース）などのバスプロトコルをサポートし、具体的には、実際のニーズに応じて設置することができる。インタフェース回路２３１は対応するバスによってプロセッサーに接続されて、プロセッサーとの通信を実現できる。インタフェース回路２３１は、プロセッサーの第１メモリーアクセス信号を受信するために用いられ、一方では、第１メモリーアクセス信号をそのアクセスアドレスに対応する第１メモリーモジュール２１に伝送し、他方では、第１メモリーアクセス信号をアドレスフィルタリング回路２３２に伝送し、アドレスフィルタリング回路２３２は、第１メモリーアクセス信号のアクセスアドレスの属する目標安全水準を決定するために用いられ、具体的には、事前に設定されたアドレス安全水準の確定方式に基づいて第１メモリーアクセス信号のアクセスアドレスの目標安全水準を決定することであってもよく、例えば、ＡＳＩＬＤ水準のアドレス範囲及び／又はＡＳＩＬＢ水準のアドレス範囲が事前に設定され、アクセスアドレスと予め設定されたアドレス範囲を比較することにより、アクセスアドレスの目標安全水準を決定する。アドレスフィルタリング回路２３２の具体的な実現方式は、実際のニーズに応じて設置されてもよく、アクセスアドレスの目標安全水準を決定することさえできればよい。アクセス信号処理回路２３３は、第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準が予め設定された水準（例えば、ＡＳＩＬＤ水準）である時に、アクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を決定し、第２メモリーアクセス信号をシフト後のアドレスに対応する第２メモリーモジュールに伝送することにより、第２メモリーモジュール中の対応するアドレスに対応するメモリーにアクセスするために用いられる。第１メモリーモジュール２１及び第２メモリーモジュール２２のアドレス範囲は、事前にアドレスコードによって対応するシフト対応関係を実現し、例えば、第１メモリーモジュール２１のアドレス範囲は０～２０００であり、第２メモリーモジュール２２のアドレス範囲は２００１～３０００であり、ここで、第１メモリーモジュール２１中のアドレス０は第２メモリーモジュール２２のアドレス２００１に対応し、第１メモリーモジュール２１中のアドレス１は第２メモリーモジュール２２のアドレス２００２に対応し、このように類推して、第１メモリーモジュール２１にアクセスするアクセスアドレスを２００１シフトすることにより第２メモリーモジュール２２中の対応するシフト後のアドレスを決定することができ、第１メモリーモジュール２１中の１００１～２０００のアドレス範囲は、例えば、ＡＳＩＬＢなどの比較的低い安全水準の記憶に用いられてもよく、第１メモリーアクセス信号中のアクセスアドレスが予め設定された水準（例えば、ＡＳＩＬＤ水準）に属さない場合はアドレスシフトを行う必要はなく、第１メモリーモジュール２１中のアクセスアドレスに対応するメモリーに直接アクセスすればよく、これにより比較的低い安全水準のメモリー機器による異なる安全水準へのアクセスニーズを実現できる。

【0022】

例示的に、第１メモリーアクセス信号が書き込みアクセス信号である場合は、アクセスアドレスが予め設定された水準であれば、書き込みしようとする目標データをそれぞれ、第１メモリーアクセス信号、及び第２メモリーアクセス信号によって同時に第１メモリーモジュール２１及び第２メモリーモジュール２２に書き込んでもよく、第１メモリーアクセス信号が読み出しアクセス信号で当該目標データを読み取る場合は、同様に第１メモリーアクセス信号によって第１メモリーモジュール２１の対応するアドレスから１つの目標データを読み出し、第２メモリーアクセス信号によって第２メモリーモジュール２２から１つの目標データを読み出し、これで２つの目標データを比較することができ、２つの目標データが一致していれば、データは正しいと決定することができ、そうでなければ、対応する措置を行ってもよく、例えば、データエラー信号を上に報告し、具体的には、実際のニーズに応じて設置することができる。

【0023】

本開示の各実施例で、メモリーアクセスのための集積回路２０を集積回路２０と略称することができる。

【0024】

任意選択的に、本開示の集積回路は、いずれの実施可能なバスによって、例えば、ＡＸＩ、ＡＨＢ、ＡＰＢ、ＣＨＩなどのバスによってプロセッサーに接続されてもよく、これによってプロセッサーはバスによって第１メモリーモジュール２１及び第２メモリーモジュール２２にアクセスすることができる。

【0025】

本実施例によって提供されるメモリーアクセスのための集積回路は、２つの比較的低い安全水準のメモリーアクセス動作で比較的高い安全水準の予め設定された水準のメモリーアクセス動作を実現することで、比較的高い安全水準の書き込みしようとするデータを２つのメモリーモジュールに書き込むことができ、これに対応して比較的高い安全水準のデータを読み出す時には、２つのメモリーモジュールから同じデータを読み取り、２つのメモリーモジュールのアクセス結果の一致性により、比較的高い安全水準の機能の機能上の安全性を保証し、メモリーコントローラーが比較的低い安全水準だけを満たす場面でも、比較的高い安全水準のアクセス動作を完了できることを実現し、これにより比較的低い安全水準のメモリーを比較的高い安全水準の機能に用いることができ、比較的高い安全水準の機能が比較的低い安全水準のメモリーにアクセスできるようになり、機能の安全性を保証した上で比較的高い安全水準の機能のため大きな記憶能力を提供し、比較的高い安全水準の機能の記憶要求を効果的に満たし、比較的高い安全水準の記憶能力が不足するなどの問題を解決する。

【0026】

図３は、本開示の別の例示的な実施例によって提供されるメモリーアクセスのための集積回路の構造模式図である。

【0027】

任意選択的な例で、本開示の集積回路２０は、読み出しチャネルモジュール２４と、データ比較モジュール２５とをさらに含む。

【0028】

読み出しチャネルモジュール２４は、前記第１メモリーモジュール２１から第１データを読み取り、前記第２メモリーモジュール２２から第２データを読み取るために用いられ、データ比較モジュール２５は、前記第１データと前記第２データを比較し、比較結果に基づいて、データエラー信号を決定するために用いられる。

【0029】

読み出しチャネルモジュール２４は、第１メモリーモジュール２１、及び第２メモリーモジュール２２にそれぞれ接続され、第１メモリーアクセス信号が読み出しアクセス信号である場合は、それを第１メモリーモジュール２１に伝送した後、第１メモリーモジュール２１は読み出しチャネルモジュール２４と通信し、読み出しチャネルモジュール２４は第１メモリーモジュール２１から第１メモリーアクセス信号のアクセスアドレス中の第１データを読み取ることができ、同様に、第２メモリーモジュール２２は第２メモリーアクセス信号に応答し、読み出しチャネルモジュール２４は第２メモリーモジュール２２から前記アクセスアドレスのシフト後のアドレス中の第２データを読み取ることができる。読み出しチャネルモジュール２４が第１データ及び第２データを読み取った後、それぞれ、データ比較モジュール２５に伝送し、データ比較モジュール２５は第１データと第２データを比較して、比較結果を得て、比較結果は、第１データと第２データが同じ又は異なるという２つの結果を含んでもよく、第１データと第２データが異なる場合は、データにエラーが生じていることを表し、データエラー信号を発する必要がある。読み出しチャネルモジュール２４は、プロセッサーに接続されてもよく、例えば、バスによって接続され、読み出しチャネルモジュール２４は第１データを読み取った後、第１データをバスによってプロセッサーに伝送して、プロセッサーに使用させてもよい。データ比較モジュール２５はチップ内のエラー処理を取り扱うエラー処理モジュールに接続されてもよく、これによってデータエラー信号をエラー処理モジュールに伝送し、エラー処理モジュールが対応するエラー処理を速やかに行うようにすることができ、例えば、対応するエラー診断、エラー報告などを行い、具体的な説明は省略する。

【0030】

任意選択的に、第１メモリーアクセス信号のアクセスアドレスが予め設定された水準に属する場合にしか、第１メモリーモジュール２１、及び第２メモリーモジュール２２からそれぞれデータを読み取ることが起こらず、アクセスアドレスが予め設定された水準に属しない場合には、第１メモリーアクセス信号だけが第１メモリーモジュール２１に伝送され、第２メモリーアクセス信号は第２メモリーモジュール２２に伝送されず、したがって第１メモリーモジュール２１だけが第１メモリーアクセス信号に応答し、読み出しチャネルモジュール２４は第１メモリーモジュール２１から第１データを読み取り、プロセッサーに伝送して、比較的低い安全水準（例えば、ＡＳＩＬＢ）のアクセスを実現し、この場合において、第１メモリーモジュール２１には比較的高い安全水準のアドレス範囲と比較的低い安全水準のアドレス範囲の両方が存在する。実際の適用において、実際のニーズに応じて比較的高い安全水準だけに対してアクセスする第１メモリーモジュール２１及び第２メモリーモジュール２２を設置してもよく、この場合において、第１メモリーモジュール２１のアドレス範囲と第２メモリーモジュール２２のアドレス範囲は一対一で対応する。具体的には、実際のニーズに応じて設置することができる。

【0031】

本開示は、第１メモリーモジュール２１から読み取られた第１データと第２メモリーモジュール２２から読み取られた第２データを比較し、比較結果に基づいてデータエラー信号を決定することにより、第１データと第２データの一致性を保証し、一致しない場合には速やかに上に報告して、比較的高い安全水準のアクセスの安全性を実現できる。

【0032】

図４は、本開示の例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。

【0033】

任意選択的な例で、前記読み出しチャネルモジュール２４は、第１バスインタフェース回路２４１と、第２バスインタフェース回路２４２とを含む。

【0034】

第１バスインタフェース回路２４１は、前記第１メモリーモジュール２１に接続され、前記第１メモリーモジュール２１から読み取られた前記第１データを受信し、前記第１データを前記プロセッサー及び前記データ比較モジュール２５に伝送するために用いられ、第２バスインタフェース回路２４２は、前記第２メモリーモジュール２２に接続され、前記第２メモリーモジュール２２から読み取られた前記第２データを受信し、前記第２データを前記データ比較モジュール２５に伝送するために用いられる。

【0035】

第１バスインタフェース回路２４１及び第２バスインタフェース回路２４２としては、いずれも、いずれの実施可能なバスインタフェース回路を用いてもよく、具体的には、実際のニーズに応じて設置することができ、例えば、第１バスインタフェース回路２４１及び第２バスインタフェース回路２４２は、ＡＸＩ、ＡＨＢ、ＡＰＢ、ＣＨＩなどのバスプロトコルをサポートするバスインタフェース回路であってもよい。

【0036】

例示的に、図５は、本開示の別の例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。本例で、第１バスインタフェース回路２４１及び第２バスインタフェース回路２４２は、それぞれ、バスによって第１メモリーモジュール２１と第２メモリーモジュール２２に接続され、第１データ及び第２データの読み取りを実現する。

【0037】

本開示は、２つのバスインタフェース回路がそれぞれ２つのメモリーモジュールのデータを読み取ることにより、２つのアクセス動作の並列処理を実現し、アクセス効率を向上させる。

【0038】

図６は、本開示のさらにもう１つの例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。

【0039】

任意選択的な例で、前記読み出しチャネルモジュール２４は、第１リードキャッシュユニット２４３と、第２リードキャッシュユニット２４４とをさらに含む。

【0040】

第１リードキャッシュユニット２４３は、前記プロセッサー、前記第１バスインタフェース回路２４１、前記データ比較モジュール２５にそれぞれ接続され、前記第１バスインタフェース回路２４１によって受信される前記第１データをキャッシュし、前記第１データを前記プロセッサー及び前記データ比較モジュール２５に出力するために用いられ、第２リードキャッシュユニット２４４は、前記第２バスインタフェース回路２４２及び前記データ比較モジュール２５にそれぞれ接続され、前記第２バスインタフェース回路２４２によって受信される前記第２データをキャッシュし、前記第２データを前記データ比較モジュール２５に出力するために用いられる。

【0041】

第１リードキャッシュユニット２４３及び第２リードキャッシュユニット２４４としては、いずれの実施可能なキャッシュメモリーを用いてもよい。例えば、スタティックランダムアクセスメモリー（Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、略称ＳＲＡＭ）であってもよく、具体的には、実際のニーズに応じて設置することができる。第１バスインタフェース回路２４１は、第１メモリーモジュール２１から第１データを読み取った後に第１リードキャッシュユニット２４３にキャッシュし、第１リードキャッシュユニット２４３は第１データをプロセッサー及びデータ比較モジュール２５に伝送し、第２バスインタフェース回路２４２は第２メモリーモジュール２２から第２データを読み取った後に第２リードキャッシュユニット２４４にキャッシュし、第２リードキャッシュユニット２４４は、第１データとの比較に備えて、第２データをデータ比較モジュール２５に伝送する。

【0042】

任意選択的に、第１リードキャッシュユニット２４３は、バスによってプロセッサーに接続されてもよく、プロセッサーは、バスによって第１リードキャッシュユニット２４３から第１データを取得する。

【0043】

本開示は、２つのリードキャッシュユニットを、それぞれ、２つのメモリーモジュールから読み取られたデータをキャッシュするために用いることにより、データ比較モジュール２５に入力される第１データと第２データの同期性を効果的に保証することができ、バスのバックプレッシャーに対処するために役立ち、例えば、バスがビジーであるため第１データは読み取られたが第２データはまだ読み取られないことがあり得るが、この時にはデータの比較を行うことができず、キャッシュによってすでに読み取られた第１データをキャッシュしてもよく、第２データがキャッシュされた後、データ比較モジュール２５の動作はトリガーされる。

【0044】

図７は、本開示の例示的な実施例によって提供されるデータ比較モジュール２５の構造模式図である。

【0045】

任意選択的な例で、前記データ比較モジュール２５は、排他的論理和回路ユニット２５１を含み、前記排他的論理和回路ユニット２５１は、第１入力端２５１１と、第２入力端２５１２と、出力端２５１３とを含む。

【0046】

前記第１入力端２５１１は、前記第１リードキャッシュユニット２４３に接続され、前記第１データを入力するために用いられ、前記第２入力端２５１２は、前記第２リードキャッシュユニット２４４に接続され、前記第２データを入力するために用いられ、前記出力端２５１３は、エラー処理モジュール３０に接続され、前記エラー処理モジュール３０に前記データエラー信号を出力するために用いられる。

【0047】

排他的論理和回路ユニット２５１は、第１入力端２５１１から入力される第１データ及び第２入力端２５１２から入力される第２データに基づいて、排他的論理和論理処理を実行し、即ち、第１データと第２データが異なる場合は、出力結果は１であり、データエラー信号とする。排他的論理和論理の具体的な実現については、ここで説明を省略する。

【0048】

本開示は、排他的論理和論理ユニットによって第１データと第２データの比較を実現し、第１データと第２データが異なる場合は、データエラー信号を発して、メモリーアクセスの安全性を保証する。

【0049】

図８は、本開示のもう１つの例示的な実施例によって提供される読み出しチャネルモジュール２４の構造模式図である。

【0050】

任意選択的な例で、前記読み出しチャネルモジュール２４は、論理和回路２４５をさらに含む。

【0051】

前記第１バスインタフェース回路２４１は、前記論理和回路２４５にも接続され、前記第１バスインタフェース回路２４１は、バスのバックプレッシャー信号を受信し、前記論理和回路２４５に第１準備信号を出力するためにも用いられ、前記第２バスインタフェース回路２４２は、前記論理和回路２４５にも接続され、前記第２バスインタフェース回路２４２は、バスのバックプレッシャー信号を受信し、前記論理和回路に第２準備信号を出力するためにも用いられ、前記論理和回路２４５は、前記第１準備信号及び／又は前記第２準備信号に応じて、前記プロセッサーに第３準備信号を出力するために用いられ、前記第３準備信号は、読み書き動作を開始しないことを前記プロセッサーに通知するためのものである。

【0052】

バスは、第１バスインタフェース回路２４１、第２バスインタフェース回路２４２と第１メモリーモジュール２１、第２メモリーモジュール２２との連通を実現するものであり、バックプレッシャー信号は、バスの入口トラフィックが出口トラフィックより大きいことを表す。第１バスインタフェース回路２４１は、バスのバックプレッシャー信号を受信した後、論理和回路２４５に、一時的に読み書き動作を開始しないことを表すための第１準備信号を出力し、例えば、当該第１準備信号はローレベル又は「０」によって表すことができ、第２バスインタフェース回路２４２の第２準備信号については同様であり、説明は省略する。論理和回路２４５は、第１バスインタフェース回路２４１の第１準備信号及び／又は第２バスインタフェース回路２４２の第２準備信号を受信した後、プロセッサーに第３準備信号を出力し、第３準備信号は、読み書き動作を開始しないことをプロセッサーに通知するためのものである。第３準備信号も、ローレベル又は「０」によって表すことができる。即ち、論理和回路２４５によって実現される機能は、２つの入力端のいずれかが０であれば０を出力することである。

【0053】

実際の適用において、準備信号（第１準備信号、第２準備信号、第３準備信号を含む）は、ハンドシェイクプロトコルにおけるｒｅａｄｙ信号によって実現され、ｒｅａｄｙ信号が高いほうにセットされる（１である）場合は、読み書き動作を開始してもよいことを表し、ｒｅａｄｙ信号が低いほうにセットされる（０である）場合は、読み書き動作を開始しないことを表し、当然ながら、ハンドシェイクプロトコルには、さらに有效信号（ｖａｌｉｄ）が含まれ、ハンドシェイクの具体的な原理については、ここで説明を省略する。実際の適用において、プロトコルによって異なる表示方法で実現してもよく、対応する目的を達成することさえできればよく、本開示では限定しない。

【0054】

本開示は、論理和回路によって、いずれかのバスインタフェース回路（第１バスインタフェース回路２４１及び／又は第２バスインタフェース回路２４２）がバスのバックプレッシャー信号を受信した時に、いずれもプロセッサーに通知を発することができ、読み書き動作を開始しないことをプロセッサーに通知することにより、バスの負荷を緩和させる。

【0055】

図９は、本開示の例示的な実施例によって提供されるアクセス信号決定モジュール２３の構造模式図である。

【0056】

任意選択的な例で、前記アクセス信号決定モジュール２３は、第１アドレスレジスター２３４と、第２アドレスレジスター２３５とをさらに含む。

【0057】

第１アドレスレジスター２３４は、前記予め設定された水準に対応するアドレス範囲の上限値を記憶するために用いられ、第２アドレスレジスター２３５は、前記予め設定された水準に対応するアドレス範囲の下限値を記憶するために用いられ、前記アドレスフィルタリング回路２３２は、第１比較ユニット２３２１と、第２比較ユニット２３２２と、判断ユニット２３２３とを含む。

【0058】

第１比較ユニット２３２１は、前記インタフェース回路２３１及び前記第１アドレスレジスター２３４にそれぞれ接続され、前記インタフェース回路２３１によって受信される前記第１メモリーアクセス信号の前記アクセスアドレスを前記第１アドレスレジスター２３４における前記上限値と比較して、第１比較結果を得るために用いられ、第２比較ユニット２３２２は、前記インタフェース回路２３１及び前記第２アドレスレジスター２３５にそれぞれ接続され、前記インタフェース回路２３１によって受信される前記第１メモリーアクセス信号の前記アクセスアドレスを前記第２アドレスレジスター２３５における前記下限値と比較して、第２比較結果を得るために用いられ、判断ユニット２３２３は、前記第１比較ユニット２３２１、前記第２比較ユニット２３２２、及び前記アクセス信号処理回路２３３にそれぞれ接続され、前記第１比較結果及び前記第２比較結果に基づいて、前記アクセス信号処理回路２３３に安全水準適合状態を出力するために用いられ、前記安全水準適合状態は、前記目標安全水準が前記予め設定された水準に適合する又は適合しない２つの状態を含む。

【0059】

予め設定された水準に対応するアドレス範囲の上限値及び下限値は、それぞれ、第１アドレスレジスター２３４及び第２アドレスレジスター２３５に事前に配置されてもよく、具体的な配置方式は限定せず、例えば、チップのメインプロセッサーによってレジスターに配置を行ってもよい。例えば、予め設定された水準に対応するアドレス範囲は０～１０００であり、上限値０に対応するバイナリー数値を第１アドレスレジスター２３４に書き込み、１０００に対応するバイナリー値を第２アドレスレジスター２３５に書き込んでもよく、具体的な説明は省略する。第１比較ユニット２３２１及び第２比較ユニット２３２２は、コンパレーターによって比較機能を実現でき、具体的には、実際のニーズに応じて設置することができる。第１比較結果は、アクセスアドレスが上限値より小さい、上限値に等しい、上限値より大きいという３つのケースを含んでもよく、第２比較結果は、アクセスアドレスが下限値より大きい、下限値に等しい、下限値より小さいという３つのケースを含んでもよい。又は、実際のニーズに応じて、第１比較結果における上限値より小さいことと上限値に等しいことを１つにまとめ、即ち上限値より小さい又は等しいことにしてもよく、第２比較結果におけるアクセスアドレスが下限値より大きいことと下限値に等しいことを１つにまとめ、即ち下限値より大きい又は等しいことにしてもよく、具体的には、実際のニーズに応じて設置することができる。異なるケースは異なる出力で表示することができ、例えば、第１比較ユニット２３２１にとって、アクセスアドレスが上限値より小さい又は等しいと決定される場合に出力される第１比較結果は１であり、そうでなければ、出力される第１比較結果は０であり、第２比較ユニット２３２２によってアクセスアドレスが下限値より大きい又は等しいと決定される場合に出力される第２比較結果は１であり、そうでなければ、第２比較結果は０と出力する。これにより、判断ユニット２３２３は、第１比較結果及び第２比較結果の異なるケースに基づいて、安全水準適合状態を決定することができ、安全水準適合状態は、適合及び不適合の２つの状態を含んでもよく、異なる状態は異なる符号で表すことができ、例えば、適合を１と表し、不適合を０と表し、そうすると、第１比較結果が１であり且第２比較結果が１である場合は、アクセスアドレスは予め設定された水準に対応するアドレス範囲内にあることを表し、安全水準適合状態は１であり、この場合において、判断ユニット２３２３は論理積回路によって実現でき、即ち２つの入力がいずれも１である場合は１を出力する。実際の適用において、第１比較ユニット２３２１、第２比較ユニット２３２２及び判断ユニット２３２３の具体的な実現方式は、実際のニーズに応じて設置することができ、上記の例示的な方式に限らない。

【0060】

本開示は、予め設定された水準に対応するアドレス範囲が事前に配置される第１アドレスレジスター２３４及び第２アドレスレジスター２３５が、第１比較ユニット２３２１及び第２比較ユニット２３２２にそれぞれ比較の根拠を提供することにより、比較的高い安全水準のアクセスアドレスの認識を実現し、これによって比較的高い安全水準の安全要求に適合するメモリーアクセスを提供し、機能の安全性を一層保証する。

【0061】

任意選択的な例で、前記アクセス信号処理回路２３３は、前記判断ユニット２３２３に接続される有限状態マシン２３３１を含み、前記安全水準適合状態が適合である場合に、前記第１メモリーアクセス信号の前記アクセスアドレスに予め設定されたシフト情報を加えて前記シフト後のアドレスを得て、前記シフト後のアドレスに基づいて前記第２メモリーアクセス信号を得て、前記第２メモリーアクセス信号を前記第２メモリーモジュール２２に伝送するために用いられる。

【0062】

有限状態マシン２３３１をＦＳＭ（Ｆｉｎｉｔｅ－Ｓｔａｔｅ Ｍａｃｈｉｎｅ）と略称することができ、その役割は、対象がそのライフサイクルにおいて経験する状態シーケンス、及び、外部のイベントにどのように応答するかを説明することであり、本開示では、有限状態マシン２３３１は判断ユニット２３２３によって出力される異なる安全水準適合状態に基づいて異なる応答を行い、安全水準適合状態が適合（例えば、１）である場合は、第１メモリーアクセス信号のアクセスアドレスに予め設定されたシフト情報を加えてシフト後のアドレスを得て、さらに、シフト後のアドレスに基づいて第２メモリーアクセス信号を決定し、第２メモリーアクセス信号を第２メモリーモジュール２２に伝送する。第１メモリーアクセス信号は、アドレスフィルタリング回路２３２から得られてもよいし、インタフェース回路２３１から得られてもよく、具体的には、実際のニーズに応じて設定することができる。予め設定されたシフト情報は、レジスターに事前に配置されてもよく、有限状態マシン２３３１は、当該レジスターから当該予め設定されたシフト情報を取得して第１メモリーアクセス信号におけるアクセスアドレスにアドレスシフトを行って、シフト後のアドレスを得ることができ、さらに、シフト後のアドレスに基づいて第２メモリーアクセス信号を決定して第２メモリーモジュール２２に伝送する。

【0063】

任意選択的な例で、アクセス信号処理回路２３３は、他の方式によって実現されてもよく、前記有限状態マシン２３３１の実現方式には限らない。

【0064】

図１０は、本開示の例示的な実施例によって提供されるアクセス信号処理回路２３３の構造模式図である。

【0065】

任意選択的な例で、前記アクセス信号処理回路２３３は、前記有限状態マシン２３３１に接続され、前記予め設定されたシフト情報を記憶するために用いられる第１レジスター２３３２をさらに含む。

【0066】

予め設定されたシフト情報は、いずれの可能なタイミングに第１レジスター２３３２に配置されてもよく、例えば、チップが起動するたびにチップのメインプロセッサーによって配置されてもよく、具体的には、実際のニーズに応じて設置することができ、本開示では限定しない。

【0067】

任意選択的な例で、予め設定されたシフト情報は、実際のニーズに応じて常に更新されてもよく、例えば、メモリーアドレスコードを更新することにより新しい第１メモリーモジュール２１及び第２メモリーモジュール２２のアドレス範囲を設定する場合は、新しいアドレス範囲のシフト関係に基づいて、新しい予め設定されたシフト情報を第１レジスター２３３２に書き込み、具体的には、実際のニーズに応じて設定することができる。

【0068】

本開示は、第１レジスター２３３２が予め設定されたシフト情報を記憶することにより、ユーザーは、実際のニーズに応じて、予め設定されたシフト情報を配置して、汎用性及びユーザーエクスペリエンスを向上させることに役立つ。

【0069】

図１１は、本開示の別の例示的な実施例によって提供されるアクセス信号決定モジュール２３の構造模式図である。

【0070】

任意選択的な例で、前記アクセス信号決定モジュール２３は、前記インタフェース回路２３１及び前記アクセス信号処理回路２３３にそれぞれ接続され、チャネルを選択して前記第１メモリーアクセス信号及び前記第２メモリーアクセス信号を伝送するために用いられるチャネル選択回路２３６をさらに含む。

【0071】

チャネル選択回路２３６は、バスによって、第１メモリーモジュール２１及び第２メモリーモジュール２２にそれぞれ接続され、チャネル選択回路２３６は、いずれの実施可能な方式によってチャネルの選択を実現でき、例えば、データセレクタ（ＭＵＸ）によってチャネルの切り替えを実現して、第１メモリーアクセス信号及び第２メモリーアクセス信号を第１メモリーモジュール２１及び第２メモリーモジュール２２に伝送することができる。具体的な説明は省略する。

【0072】

任意選択的に、チャネル選択回路２３６を備える場合は、有限状態マシン２３３１の出力によってチャネル選択回路２３６は１回発送するか２回発送するかを決定することができ、１回発送するとは、アクセスアドレスが予め設定された水準のアドレス範囲に属さない場合に、アドレスシフトによる第２メモリーアクセス信号の生成はせず、チャネル選択回路２３６が直接インタフェース回路２３１チャネルに切り替えて第１メモリーアクセス信号を第１メモリーモジュール２１に伝送することを指し、２回発送するとは、アクセスアドレスが予め設定された水準のアドレス範囲に属する場合に、第１メモリーアクセス信号を送信する必要もあれば第２メモリーアクセス信号を送信する必要もあるため、チャネル選択回路２３６は２回発送する必要があり、インタフェース回路２３１のチャネルにおいて第１メモリーアクセス信号を第１メモリーモジュール２１に伝送してから、アクセス信号処理回路２３３のチャネルに切り替えて第２メモリーアクセス信号を第２メモリーモジュール２２に伝送してもよい。

【0073】

本開示は、チャネル選択回路２３６によって第１メモリーアクセス信号及び第２メモリーアクセス信号の伝送を実現し、インタフェース回路２３１及びアクセス信号処理回路２３３が、それぞれ、バスによって第１メモリーモジュール２１及び第２メモリーモジュール２２に接続されるのと比べると（即ち、インタフェース回路２３１では１つのバスインタフェースによってバスに接続される必要があり、バスは１つのバスインタフェースによって第１メモリーモジュール２１に接続され、アクセス信号処理回路２３３では１つのバスインタフェースによってバスに接続される必要があり、バスは１つのバスインタフェースによって第２メモリーモジュール２２に接続され、合計で４つのバスインタフェースを必要とする）、１つのバスインタフェースによって２つのメモリーアクセス信号の伝送を実現することが実現され（即ち、チャネル選択回路は１つのバスインタフェースによってバスに接続され、バスは２つのバスインタフェースによって、第１メモリーモジュール２１及び第２メモリーモジュール２２にそれぞれ接続され、合計で３つのバスインタフェースを必要とする）、これによってバスインタフェースを１つ減らすことができる。

【0074】

本開示の前記各実施例又は任意選択的な例は単独で実施してもよいし、矛盾がない限り自由に組み合わせる方式で組み合わせて実施してもよく、ここで説明は省略する。

【0075】

任意選択的な例で、図１２は、本開示のさらにもう１つの例示的な実施例によって提供されるメモリーアクセスのための集積回路の組み合わせ実施の構造模式図である。本例で、当該集積回路２０は、第１メモリーモジュール２１と、第２メモリーモジュール２２と、アクセス信号決定モジュール２３と、読み出しチャネルモジュール２４と、データ比較モジュール２５とを含む。各モジュールの具体的な実現及び機能は前記実施例又は任意選択的な例を参照し、ここで更なる説明は省略する。

【0076】

本開示の図面における構造図は、いずれも接続の模式図であり、実際に実現する時には集積回路の各部分の配置は、実際のニーズに応じて設定することができ、本開示では限定しない。

【0077】

本開示の集積回路の各構成部分の全て又は一部をハードウェアによって論理的に実現することにより、リアルタイム性を保証することができ、具体的には、実際のニーズに応じて設置することができる。

【0078】

本実施例によって提供されるメモリーアクセスのための集積回路は、ハードウェアのアドレスシフトによってソフトウェアを介しないプロセッサーアクセス動作を実現でき、２つのメモリーコントローラー（例えば、ＤＤＲコントローラー）を同時に制御して、比較的高い安全水準（例えば、ＡＳＩＬＤ水準）のアクセスを２つの独立的な比較的低い安全水準（例えば、ＡＳＩＬＢ水準）のデータアクセスパスに分解することにより、比較的低い安全水準のメモリー機器によって比較的高い安全水準の場面のための記憶能力を提供することを実現し、比較的高い安全水準の場面の記憶要求を効果的に満たす。

【0079】

例示的な方法：
図１３は、本開示の例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。本実施例は、比較的高い安全水準のメモリーアクセスを必要とするいずれの電子機器に適用されてもよく、具体的には、例えば、チップに用いられ、図１３に示されるとおり、本開示の方法は、下記のステップを含む。
ステップ５０１において、プロセッサーが第１メモリーモジュールにアクセスする第１メモリーアクセス信号を第１メモリーモジュールに伝送し、第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定する。

【0080】

ステップ５０２において、目標安全水準が予め設定された水準であることに応じて、第１メモリーアクセス信号のアクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得する。

【0081】

ステップ５０３において、第２メモリーアクセス信号を第２メモリーモジュールに伝送する。

【0082】

本実施例の各ステップの具体的な動作は、前記実施例を参照し、ここで更なる説明は省略する。

【0083】

図１４は、本開示の別の例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【0084】

任意選択的な例で、本開示の方法は、さらに、以下を含む。
ステップ５０４において、第１メモリーモジュールから第１データを読み取り、第２メモリーモジュールから第２データを読み取り、
ステップ５０５において、第１データと第２データを比較し、比較結果に基づいて、データエラー信号を決定する。

【0085】

任意選択的な例で、ステップ５０４で第１メモリーモジュールから第１データを読み取った後、さらに、以下を含む。
ステップ５０６において、第１データをプロセッサーに伝送する。

【0086】

図１５は、本開示のさらにもう１つの例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【0087】

任意選択的な例で、ステップ５０４で第１メモリーモジュールから第１データを読み取り、第２メモリーモジュールから第２データを読み取った後、さらに、以下を含む。
ステップ５０７において、第１データを第１リードキャッシュユニットにキャッシュし、これにより第１リードキャッシュユニットは、第２データとの比較に備えて、第１データをプロセッサーに伝送する。

【0088】

ステップ５０８において、第１データとの比較に備えて、第２データを第２リードキャッシュユニットにキャッシュする。

【0089】

任意選択的な例で、ステップ５０５で第１データと第２データを比較し、比較結果に基づいて、データエラー信号を決定した後、さらに、以下を含む。
ステップ５０９において、エラー処理モジュールにデータエラー信号を出力する。

【0090】

図１６は、本開示のもう１つの例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【0091】

任意選択的な例で、本開示の方法は、さらに、以下を含む。
ステップ６０１において、バスのバックプレッシャー信号を受信し、バックプレッシャー信号に応じてプロセッサーに第３準備信号を出力し、第３準備信号は、読み書き動作を開始しないことをプロセッサーに通知するためのものである。

【0092】

ステップ６０１と前記各ステップに順番が設けられない。

【0093】

図１７は、本開示のさらにもう１つの例示的な実施例によって提供されるメモリーアクセスのための処理方法のフローチャートである。

【0094】

任意選択的な例で、本開示の方法は、さらに、以下を含む。
ステップ６０２において、予め設定された水準に対応するアドレス範囲の上限値を第１アドレスレジスターに記憶する。

【0095】

具体的には、プロセッサーの第１書き込み命令に応じて、予め設定された水準に対応するアドレス範囲の上限値を第１アドレスレジスターに記憶することであってもよい。第１書き込み命令は、ユーザーが端末機器によってトリガーしたものであってもよく、レジスターの具体的な配置方式は限定されない。

【0096】

ステップ６０３において、予め設定された水準に対応するアドレス範囲の下限値を第２アドレスレジスターに記憶する。

【0097】

レジスターの具体的な配置は、第１アドレスレジスターを参照し、説明は省略する。

【0098】

プロセッサーが第１メモリーモジュールにアクセスする第１メモリーアクセス信号を第１メモリーモジュールに伝送し、第１メモリーアクセス信号のアクセスアドレスに対応する目標安全水準を決定するステップ５０１は、以下を含む。
ステップ５０１１において、プロセッサーが第１メモリーモジュールにアクセスする第１メモリーアクセス信号を第１メモリーモジュールに伝送する。

【0099】

ステップ５０１２において、第１メモリーアクセス信号のアクセスアドレスと第１アドレスレジスターにおける上限値を比較して、第１比較結果を得、
ステップ５０１３において、第１メモリーアクセス信号のアクセスアドレスと第２アドレスレジスターにおける下限値を比較して、第２比較結果を得、
ステップ５０１４において、第１比較結果及び第２比較結果に基づいて、安全水準適合状態を決定し、安全水準適合状態は、目標安全水準が予め設定された水準に適合する又は適合しないという２つの状態を含む。

【0100】

ここで、ステップ５０１１とステップ５０１２に順番が設けられない。

【0101】

任意選択的な例で、目標安全水準が予め設定された水準であることに応じて、第１メモリーアクセス信号のアクセスアドレスにアドレスシフトを行い、シフト後のアドレスに基づいて第２メモリーアクセス信号を取得するステップ５０２は、以下を含む。
ステップ５０２１において、安全水準適合状態が適合であることに応じて、第１メモリーアクセス信号のアクセスアドレスに予め設定されたシフト情報を加えてシフト後のアドレスを得て、シフト後のアドレスに基づいて第２メモリーアクセス信号を得て、第２メモリーアクセス信号を第２メモリーモジュールに伝送する。

【0102】

任意選択的な例で、本開示の方法は、さらに、以下を含む。
ステップ６０４において、予め設定されたシフト情報を第１レジスターに記憶する。

【0103】

第１レジスターの配置原理は、前記第１アドレスレジスターに似ており、ここで説明は省略する。

【0104】

任意選択的な例で、本開示の方法は、チャネルの選択によって第１メモリーアクセス信号及び第２メモリーアクセス信号の伝送を実現することをさらに含む。

【0105】

本開示の方法実施例における各ステップの具体的な動作は、前記集積回路実施例を参照し、ここで説明は省略する。

【0106】

本開示の実施例によって提供されるいずれのメモリーアクセスのための処理方法は、データ処理能力を備えるいずれの適切な機器によって実行されてもよく、それは、端末機器、サーバなどを含み、ただしそれらに限定されない。又は、本開示の実施例によって提供されるいずれのメモリーアクセスのための処理方法はプロセッサーによって実行されてもよく、例えば、プロセッサーは、メモリーに記憶されている対応する命令を呼び出すことによって本開示の実施例において言及されるいずれのメモリーアクセスのための処理方法を実行する。以下、説明は省略する。

【0107】

例示的な電子機器：
本開示の実施例は、また、コンピュータープログラムを記憶するために用いられるメモリーと、
前記メモリーに記憶されているコンピュータープログラムを実行するために用いられ、且前記コンピュータープログラムが実行される時に、本開示の前記いずれかの実施例に記載のメモリーアクセスのための処理方法が実現されるプロセッサーとを含む電子機器を提供する。

【0108】

図１８は、本開示の電子機器の１つの適用実施例の構造模式図である。本実施例で、当該電子機器１０は、１つ又は複数のプロセッサー１１と、メモリー１２とを含む。

【0109】

プロセッサー１１は、中央処理装置（ＣＰＵ）、又はデータ処理能力及び／若しくは命令実行能力を備える他の形式の処理ユニットであってもよく、且、電子機器１０における他の構成要素を制御して所望の機能を実行させることができる。

【0110】

メモリー１２は、１つ又は複数のコンピュータープログラム製品を含んでもよく、前記コンピュータープログラム製品は、例えば、揮発性メモリー及び／又は不揮発性メモリーなど、様々な形式のコンピューター可読記憶媒体を含んでもよい。前記揮発性メモリーは、例えば、ランダムアクセスメモリー（ＲＡＭ）及び／又はキャッシュ（ｃａｃｈｅ）などを含んでもよい。前記不揮発性メモリーは、例えば、読み取り専用メモリー（ＲＯＭ）、ハードディスク、フラッシュメモリーなどを含んでもよい。前記コンピューター可読記憶媒体には１つ又は複数のコンピュータープログラム命令が記憶されていてもよく、プロセッサー１１は、前記プログラム命令を実行して、上述した本開示の各実施例の方法及び／又は他の所望の機能を実現できる。前記コンピューター可読記憶媒体には、入力信号、信号成分、ノイズ成分などの様々な内容が記憶されてもよい。

【0111】

一例で、電子機器１０は、入力装置１３と、出力装置１４とをさらに含んでもよく、これらの構成要素は、バスシステム及び／又は他の形式の接続機構（不図示）によって互いに接続される。

【0112】

例えば、当該入力装置１３は、音源の入力信号を捉えるために用いられるマイクロフォン又はマイクロフォンアレイであってもよい。

【0113】

また、当該入力装置１３は、例えば、キーボード、マウスなどをさらに含んでもよい。

【0114】

当該出力装置１４は、外部に、決定された距離情報、方向情報などの様々な情報を出力することができる。当該出力装置１４は、例えば、ディスプレイ、スピーカー、プリンター、及び通信ネットワークとそれに接続された遠隔出力機器などを含んでもよい。

【0115】

当然ながら、簡素化のために、図１８では、当該電子機器１０における本開示に関係のある構成要素の一部だけが示されており、バス、入力／出力インタフェースなどの構成要素は省略される。また、具体的な適用場面に応じて、電子機器１０は、他にいずれの適切な構成要素をさらに含んでもよい。

【0116】

任意選択的な例で、図１９は、本開示の電子機器の別の適用実施例の構造模式図である。本実施例で、当該電子機器１０は、上記のいずれかの実施例又は任意選択的な例によって提供されるメモリーアクセスのための集積回路２０を含む。

【0117】

例示的なコンピュータープログラム製品及びコンピューター可読記憶媒体：
上記の方法及び機器に加え、本開示の実施例は、コンピュータープログラム命令を含むコンピュータープログラム製品であってもよく、前記コンピュータープログラム命令がプロセッサーによって実行される時に、前記プロセッサーは本明細書に記載の「例示的な方法」の部分で説明されている本開示の様々な実施例による方法のステップを実行する。

【0118】

なお、上記で特定の実施例を用いて本開示の基本原理を説明しているが、本開示で言及される長所、利点、効果などはいずれも限定ではなく例であり、これらの長所、利点、効果などは本開示の各実施例が備えなければならないと考えることはできない。また、上記で開示されている詳細な内容は限定ではなく例示及び理解のために供するものであり、上述した詳細は、本開示は上記の詳細な内容で実現しなければならないと限定するものではない。

【0119】

本明細書で各実施例はいずれも芋づる式で説明されており、各実施例の説明では、他の実施例と異なる部分に重点が置かれ、各実施例で同じ又は似ている部分は互いに参照することができる。システム実施例としては、方法実施例に基本的に対応しているため、簡単に説明されているが、関連する箇所は方法実施例の部分の説明を参照してよい。

【0120】

本開示に係るデバイス、装置、機器、システムのブロック図は例示的なものに過ぎず、ブロック図に示される方式で接続、配置、構成しなければならないと要求又は示唆するものではない。当業者は、これらのデバイス、装置、機器、システムはいかなる方式で接続、配置、構成されてもよいということに想到するのだろう。

【0121】

本開示の方法及び装置は多くの方式で実現できる。例えば、ソフトウェア、ハードウェア、ファームウェア又はソフトウェア、ハードウェア、ファームウェアのいかなる組み合わせでも本開示の方法及び装置を実現できる。前記方法のステップの上述した順番は、説明をするためにつけたものに過ぎず、本開示の方法のステップは上記で具体的に説明されている順番に限定されず、他に特に説明される場合は除く。また、一部の実施例で、本開示は、記録媒体に記録されるプログラムとして実施されてもよく、これらのプログラムは、本開示に係る方法を実現するための機械可読命令を含む。したがって、本開示は、本開示に係る方法を実行するためのプログラムを記憶する記録媒体をカバーしている。

【0122】

なお、本開示の装置、機器及び方法において、各構成要素又は各ステップは分解され且／又は改めて組み合わされてもよい。これらの分解及び／又は組み合わせを本開示と同等な構成と見なすべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】