(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024024973
(43)【公開日】2024-02-26
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 27/088 20060101AFI20240216BHJP
H01L 21/8234 20060101ALI20240216BHJP
H01L 21/336 20060101ALI20240216BHJP
H01L 21/76 20060101ALI20240216BHJP
【ＦＩ】
H01L27/088 331D
H01L27/06 102A
H01L29/78 301R
H01L29/78 301Z
H01L27/088 D
H01L27/088 331C
H01L27/088 331B
H01L21/76 M
H01L21/76 L
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2022127995
(22)【出願日】2022-08-10
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】比嘉 友広
(72)【発明者】
【氏名】酒井 敦
(72)【発明者】
【氏名】後藤 洋太郎
【テーマコード（参考）】
5F032
5F048
5F140
【Ｆターム（参考）】
5F032AA34
5F032AA43
5F032AB01
5F048AA05
5F048AC03
5F048AC10
5F048BA02
5F048BA11
5F048BB05
5F048BF18
5F048BG13
5F048BH05
5F140AA25
5F140AB06
5F140AB09
5F140AB10
5F140AC33
5F140BA01
5F140BA16
5F140BD05
5F140BF04
5F140BG08
5F140BG14
5F140BH30
5F140BJ08
5F140BJ17
5F140BJ20
5F140CB04
5F140CC03
5F140CC08
5F140CD04
5F140CD05
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体装置は、複数のＭＩＳＦＥＴが形成されるセル領域と、平面視でセル領域を囲む外周領域とを備える。セル領域および外周領域において、半導体基板ＳＵＢ中には、ｎ型の不純物領域ＤＮＷが形成されている。平面視でセル領域を囲むように、外周領域において、半導体基板ＳＵＢ中には、素子分離部ＳＴＩ、ｐ型の不純物領域ＨＰＷおよびｎ型の不純物領域ＨＮＷが形成されている。不純物領域ＨＰＷに接するように、セル領域において、半導体基板ＳＵＢ中には、ｐ型の不純物領域ＰＬＤおよびｎ型の不純物領域ＮＬＤが形成されている。素子分離部ＳＴＩは、不純物領域ＨＰＷ中に位置し、且つ、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面から離れている。
【選択図】図３
【解決手段】半導体装置は、複数のＭＩＳＦＥＴが形成されるセル領域と、平面視でセル領域を囲む外周領域とを備える。セル領域および外周領域において、半導体基板ＳＵＢ中には、ｎ型の不純物領域ＤＮＷが形成されている。平面視でセル領域を囲むように、外周領域において、半導体基板ＳＵＢ中には、素子分離部ＳＴＩ、ｐ型の不純物領域ＨＰＷおよびｎ型の不純物領域ＨＮＷが形成されている。不純物領域ＨＰＷに接するように、セル領域において、半導体基板ＳＵＢ中には、ｐ型の不純物領域ＰＬＤおよびｎ型の不純物領域ＮＬＤが形成されている。素子分離部ＳＴＩは、不純物領域ＨＰＷ中に位置し、且つ、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面から離れている。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数のＭＩＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを備えた半導体装置であって、
前記セル領域および前記外周領域において、半導体基板中に形成された第１導電型の第１不純物領域と、
平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板の表面から所定の深さまで前記半導体基板中に形成された素子分離部と、
平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板の表面から前記素子分離部よりも深い位置まで前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型である第２不純物領域と、
平面視で前記第２不純物領域を囲むように、前記外周領域において、前記半導体基板の表面から前記第１不純物領域に渡って前記半導体基板中に形成された前記第１導電型の第３不純物領域と、
前記第１不純物領域上に位置し、且つ、前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に形成された前記第２導電型の第４不純物領域と、
前記第２不純物領域に接するように、前記セル領域において、前記半導体基板の表面から前記第４不純物領域に渡って前記半導体基板中に形成された前記第１導電型の第５不純物領域と、
を備え、
前記素子分離部は、前記半導体基板に形成された溝と、前記溝内に埋め込まれた絶縁膜とを含み、
前記素子分離部は、前記第２不純物領域中に位置し、且つ、前記第２不純物領域と前記第５不純物領域との接合界面から離れている、半導体装置。
前記セル領域および前記外周領域において、半導体基板中に形成された第１導電型の第１不純物領域と、
平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板の表面から所定の深さまで前記半導体基板中に形成された素子分離部と、
平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板の表面から前記素子分離部よりも深い位置まで前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型である第２不純物領域と、
平面視で前記第２不純物領域を囲むように、前記外周領域において、前記半導体基板の表面から前記第１不純物領域に渡って前記半導体基板中に形成された前記第１導電型の第３不純物領域と、
前記第１不純物領域上に位置し、且つ、前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に形成された前記第２導電型の第４不純物領域と、
前記第２不純物領域に接するように、前記セル領域において、前記半導体基板の表面から前記第４不純物領域に渡って前記半導体基板中に形成された前記第１導電型の第５不純物領域と、
を備え、
前記素子分離部は、前記半導体基板に形成された溝と、前記溝内に埋め込まれた絶縁膜とを含み、
前記素子分離部は、前記第２不純物領域中に位置し、且つ、前記第２不純物領域と前記第５不純物領域との接合界面から離れている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記接合界面を跨ぐように、前記第２不純物領域および前記第５不純物領域の各々の表面には、電子と正孔とを再結合させるための再結合促進層が形成されている、半導体装置。
前記接合界面を跨ぐように、前記第２不純物領域および前記第５不純物領域の各々の表面には、電子と正孔とを再結合させるための再結合促進層が形成されている、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記複数のＭＩＳＦＥＴは、それぞれ、
前記セル領域において、前記半導体基板の表面から前記第４不純物領域に渡って前記半導体基板中に形成された前記第２導電型の第６不純物領域と、
前記第６不純物領域中に形成された前記第１導電型のソース領域と、
前記第５不純物領域中に形成された前記第１導電型のドレイン領域と、
前記第６不純物領域上および前記第５不純物領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
を有し、
平面視における第１方向において、前記複数のＭＩＳＦＥＴの各々の前記ゲート電極のゲート幅の合計値は、１０００μｍ以上である、半導体装置。
前記複数のＭＩＳＦＥＴは、それぞれ、
前記セル領域において、前記半導体基板の表面から前記第４不純物領域に渡って前記半導体基板中に形成された前記第２導電型の第６不純物領域と、
前記第６不純物領域中に形成された前記第１導電型のソース領域と、
前記第５不純物領域中に形成された前記第１導電型のドレイン領域と、
前記第６不純物領域上および前記第５不純物領域上に、ゲート絶縁膜を介して形成されたゲート電極と、
を有し、
平面視における第１方向において、前記複数のＭＩＳＦＥＴの各々の前記ゲート電極のゲート幅の合計値は、１０００μｍ以上である、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記セル領域および前記外周領域において、前記半導体基板の表面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記半導体基板に達するコンタクトホールと、
前記コンタクトホールの内部に形成されたプラグと
を更に備え、
前記再結合促進層は、前記コンタクトホールの底部に位置する前記半導体基板の表面に形成された結晶欠陥層であり、
前記コンタクトホールおよび前記結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置。
前記セル領域および前記外周領域において、前記半導体基板の表面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記半導体基板に達するコンタクトホールと、
前記コンタクトホールの内部に形成されたプラグと
を更に備え、
前記再結合促進層は、前記コンタクトホールの底部に位置する前記半導体基板の表面に形成された結晶欠陥層であり、
前記コンタクトホールおよび前記結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置。
【請求項5】
請求項３に記載の半導体装置において、
前記セル領域および前記外周領域において、前記半導体基板の表面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記半導体基板に達する複数のコンタクトホールと、
前記複数のコンタクトホールの内部にそれぞれ形成された複数のプラグと、
を更に備え、
前記再結合促進層は、前記複数のコンタクトホールの底部にそれぞれ形成された複数の結晶欠陥層であり、
前記複数のコンタクトホールおよび前記複数の結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に互いに離間しながら配置されている、半導体装置。
前記セル領域および前記外周領域において、前記半導体基板の表面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記半導体基板に達する複数のコンタクトホールと、
前記複数のコンタクトホールの内部にそれぞれ形成された複数のプラグと、
を更に備え、
前記再結合促進層は、前記複数のコンタクトホールの底部にそれぞれ形成された複数の結晶欠陥層であり、
前記複数のコンタクトホールおよび前記複数の結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に互いに離間しながら配置されている、半導体装置。
【請求項6】
請求項３に記載の半導体装置において、
前記再結合促進層は、シリサイド膜からなり、
前記シリサイド膜は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置。
前記再結合促進層は、シリサイド膜からなり、
前記シリサイド膜は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記シリサイド膜は、コバルトシリサイド膜、ニッケルシリサイド膜またはニッケルプラチナシリサイド膜である、半導体装置。
前記シリサイド膜は、コバルトシリサイド膜、ニッケルシリサイド膜またはニッケルプラチナシリサイド膜である、半導体装置。
【請求項8】
請求項６に記載の半導体装置において、
前記セル領域および前記外周領域において、前記半導体基板の表面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記ソース領域上または前記ドレイン領域上に位置する第１コンタクトホールと、
前記第１コンタクトホールの内部に形成され、且つ、前記ソース領域または前記ドレイン領域に電気的に接続された第１プラグと、
を更に備え、
平面視で前記第１方向と交差する第２方向において、前記シリサイド膜の幅は、前記第１コンタクトホールの幅よりも大きい、半導体装置。
前記セル領域および前記外周領域において、前記半導体基板の表面上に形成された層間絶縁膜と、
前記層間絶縁膜中に形成され、且つ、前記ソース領域上または前記ドレイン領域上に位置する第１コンタクトホールと、
前記第１コンタクトホールの内部に形成され、且つ、前記ソース領域または前記ドレイン領域に電気的に接続された第１プラグと、
を更に備え、
平面視で前記第１方向と交差する第２方向において、前記シリサイド膜の幅は、前記第１コンタクトホールの幅よりも大きい、半導体装置。
【請求項9】
複数のＭＩＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを備えた半導体装置の製造方法であって、
（ａ）前記セル領域および前記外周領域において、半導体基板中に、第１導電型の第１不純物領域を形成する工程、
（ｂ）平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から所定の深さまで素子分離部を形成する工程、
（ｃ）平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から前記素子分離部よりも深い位置まで前記第１導電型と反対の第２導電型の第２不純物領域を形成する工程、
（ｄ）平面視で前記第２不純物領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から前記第１不純物領域に渡って前記第１導電型の第３不純物領域を形成する工程、
（ｅ）前記第１不純物領域上に位置し、且つ、前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に、前記第２導電型の第４不純物領域を形成する工程、
（ｆ）前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に、前記半導体基板の表面から前記第４不純物領域に渡って前記第１導電型の第５不純物領域を形成する工程、
を備え、
前記素子分離部は、前記半導体基板に形成された溝と、前記溝内に埋め込まれた絶縁膜とを含み、
前記素子分離部は、前記第２不純物領域中に位置し、且つ、前記第２不純物領域と前記第５不純物領域との接合界面から離れている、半導体装置の製造方法。
（ａ）前記セル領域および前記外周領域において、半導体基板中に、第１導電型の第１不純物領域を形成する工程、
（ｂ）平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から所定の深さまで素子分離部を形成する工程、
（ｃ）平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から前記素子分離部よりも深い位置まで前記第１導電型と反対の第２導電型の第２不純物領域を形成する工程、
（ｄ）平面視で前記第２不純物領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から前記第１不純物領域に渡って前記第１導電型の第３不純物領域を形成する工程、
（ｅ）前記第１不純物領域上に位置し、且つ、前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に、前記第２導電型の第４不純物領域を形成する工程、
（ｆ）前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に、前記半導体基板の表面から前記第４不純物領域に渡って前記第１導電型の第５不純物領域を形成する工程、
を備え、
前記素子分離部は、前記半導体基板に形成された溝と、前記溝内に埋め込まれた絶縁膜とを含み、
前記素子分離部は、前記第２不純物領域中に位置し、且つ、前記第２不純物領域と前記第５不純物領域との接合界面から離れている、半導体装置の製造方法。
【請求項10】
請求項９に記載の半導体装置の製造方法において、
前記接合界面を跨ぐように、前記第２不純物領域および前記第５不純物領域の各々の表面には、電子と正孔とを再結合させるための再結合促進層が形成されている、半導体装置の製造方法。
前記接合界面を跨ぐように、前記第２不純物領域および前記第５不純物領域の各々の表面には、電子と正孔とを再結合させるための再結合促進層が形成されている、半導体装置の製造方法。
【請求項11】
請求項１０に記載の半導体装置の製造方法において、
（ｇ）前記セル領域において、前記半導体基板中に、前記半導体基板の表面から前記第４不純物領域に渡って前記第２導電型の第６不純物領域を形成する工程、
（ｈ）前記第６不純物領域上および前記第５不純物領域上に、ゲート絶縁膜を形成する工程、
（ｉ）前記第６不純物領域上および前記第５不純物領域上に、前記ゲート絶縁膜を介してゲート電極を形成する工程、
（ｊ）前記第６不純物領域中に、前記第１導電型のソース領域を形成する工程、
（ｋ）前記第５不純物領域中に、前記第１導電型のドレイン領域を形成する工程、
を有し、
平面視における第１方向において、前記複数のＭＩＳＦＥＴの各々の前記ゲート電極のゲート幅の合計値は、１０００μｍ以上である、半導体装置の製造方法。
（ｇ）前記セル領域において、前記半導体基板中に、前記半導体基板の表面から前記第４不純物領域に渡って前記第２導電型の第６不純物領域を形成する工程、
（ｈ）前記第６不純物領域上および前記第５不純物領域上に、ゲート絶縁膜を形成する工程、
（ｉ）前記第６不純物領域上および前記第５不純物領域上に、前記ゲート絶縁膜を介してゲート電極を形成する工程、
（ｊ）前記第６不純物領域中に、前記第１導電型のソース領域を形成する工程、
（ｋ）前記第５不純物領域中に、前記第１導電型のドレイン領域を形成する工程、
を有し、
平面視における第１方向において、前記複数のＭＩＳＦＥＴの各々の前記ゲート電極のゲート幅の合計値は、１０００μｍ以上である、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
（ｍ）前記セル領域および前記外周領域において、前記半導体基板の表面上に、層間絶縁膜を形成する工程、
（ｎ）プラズマエッチング処理によって、前記層間絶縁膜中に、前記半導体基板に達するコンタクトホールを形成する工程、
（ｏ）前記コンタクトホールの内部に、プラグを形成する工程、
を更に備え、
前記再結合促進層は、前記プラズマエッチング処理によって、前記コンタクトホールの底部に位置する前記半導体基板の表面に形成された結晶欠陥層であり、
前記コンタクトホールおよび前記結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置の製造方法。
（ｍ）前記セル領域および前記外周領域において、前記半導体基板の表面上に、層間絶縁膜を形成する工程、
（ｎ）プラズマエッチング処理によって、前記層間絶縁膜中に、前記半導体基板に達するコンタクトホールを形成する工程、
（ｏ）前記コンタクトホールの内部に、プラグを形成する工程、
を更に備え、
前記再結合促進層は、前記プラズマエッチング処理によって、前記コンタクトホールの底部に位置する前記半導体基板の表面に形成された結晶欠陥層であり、
前記コンタクトホールおよび前記結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置の製造方法。
【請求項13】
請求項１１に記載の半導体装置の製造方法において、
（ｍ）前記セル領域および前記外周領域において、前記半導体基板の表面上に、層間絶縁膜を形成する工程、
（ｎ）プラズマエッチング処理によって、前記層間絶縁膜中に、前記半導体基板に達する複数のコンタクトホールを形成する工程、
（ｏ）前記複数のコンタクトホールの内部に、それぞれ複数のプラグを形成する工程、
を更に備え、
前記再結合促進層は、前記プラズマエッチング処理によって、前記複数のコンタクトホールの底部に位置する前記半導体基板の表面に、それぞれ形成された複数の結晶欠陥層であり、
前記複数のコンタクトホールおよび前記複数の結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に互いに離間しながら配置されている、半導体装置の製造方法。
（ｍ）前記セル領域および前記外周領域において、前記半導体基板の表面上に、層間絶縁膜を形成する工程、
（ｎ）プラズマエッチング処理によって、前記層間絶縁膜中に、前記半導体基板に達する複数のコンタクトホールを形成する工程、
（ｏ）前記複数のコンタクトホールの内部に、それぞれ複数のプラグを形成する工程、
を更に備え、
前記再結合促進層は、前記プラズマエッチング処理によって、前記複数のコンタクトホールの底部に位置する前記半導体基板の表面に、それぞれ形成された複数の結晶欠陥層であり、
前記複数のコンタクトホールおよび前記複数の結晶欠陥層は、前記接合界面に沿って、少なくとも前記第１方向に互いに離間しながら配置されている、半導体装置の製造方法。
【請求項14】
請求項１１に記載の半導体装置の製造方法において、
（ｐ）前記半導体基板の表面上に、前記半導体基板の表面の一部を開口するパターンを有する第１絶縁膜を形成する工程、
（ｑ）前記第１絶縁膜から露出している前記半導体基板の表面に、シリサイド膜を形成する工程、
を更に備え、
前記再結合促進層は、シリサイド膜からなり、
前記シリサイド膜は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置の製造方法。
（ｐ）前記半導体基板の表面上に、前記半導体基板の表面の一部を開口するパターンを有する第１絶縁膜を形成する工程、
（ｑ）前記第１絶縁膜から露出している前記半導体基板の表面に、シリサイド膜を形成する工程、
を更に備え、
前記再結合促進層は、シリサイド膜からなり、
前記シリサイド膜は、前記接合界面に沿って、少なくとも前記第１方向に延在している、半導体装置の製造方法。
【請求項15】
請求項１４に記載の半導体装置の製造方法において、
前記シリサイド膜は、コバルトシリサイド膜、ニッケルシリサイド膜またはニッケルプラチナシリサイド膜である、半導体装置の製造方法。
前記シリサイド膜は、コバルトシリサイド膜、ニッケルシリサイド膜またはニッケルプラチナシリサイド膜である、半導体装置の製造方法。
【請求項16】
請求項１４に記載の半導体装置の製造方法において、
（ｍ）前記セル領域および前記外周領域において、前記半導体基板の表面上に、層間絶縁膜を形成する工程、
（ｎ）前記ソース領域上または前記ドレイン領域上に位置するように、プラズマエッチング処理によって、前記層間絶縁膜中に、第１コンタクトホールを形成する工程、
（ｏ）前記ソース領域または前記ドレイン領域に電気的に接続するように、前記第１コンタクトホールの内部に、第１プラグを形成する工程、
を更に備え、
平面視で前記第１方向と交差する第２方向において、前記シリサイド膜の幅は、前記第１コンタクトホールの幅よりも大きい、半導体装置の製造方法。
（ｍ）前記セル領域および前記外周領域において、前記半導体基板の表面上に、層間絶縁膜を形成する工程、
（ｎ）前記ソース領域上または前記ドレイン領域上に位置するように、プラズマエッチング処理によって、前記層間絶縁膜中に、第１コンタクトホールを形成する工程、
（ｏ）前記ソース領域または前記ドレイン領域に電気的に接続するように、前記第１コンタクトホールの内部に、第１プラグを形成する工程、
を更に備え、
平面視で前記第１方向と交差する第２方向において、前記シリサイド膜の幅は、前記第１コンタクトホールの幅よりも大きい、半導体装置の製造方法。
【請求項17】
請求項９に記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ１）支持基板を用意する工程、
（ａ２）エピタキシャル成長法によって、前記支持基板上に半導体層を形成することで、前記支持基板と前記半導体層との積層体である前記半導体基板を形成する工程、
（ａ３）前記半導体層中に、前記第１不純物領域を形成する工程、
を有する、半導体装置の製造方法。
前記（ａ）工程は、
（ａ１）支持基板を用意する工程、
（ａ２）エピタキシャル成長法によって、前記支持基板上に半導体層を形成することで、前記支持基板と前記半導体層との積層体である前記半導体基板を形成する工程、
（ａ３）前記半導体層中に、前記第１不純物領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項18】
請求項９に記載の半導体装置の製造方法において、
前記（ａ）工程は、
（ａ４）支持基板を用意する工程、
（ａ５）前記支持基板中に、前記第１不純物領域を形成する工程、
（ａ６）エピタキシャル成長法によって、前記支持基板上に半導体層を形成することで、前記支持基板と前記半導体層との積層体である前記半導体基板を形成する工程、
を有する、半導体装置の製造方法。
前記（ａ）工程は、
（ａ４）支持基板を用意する工程、
（ａ５）前記支持基板中に、前記第１不純物領域を形成する工程、
（ａ６）エピタキシャル成長法によって、前記支持基板上に半導体層を形成することで、前記支持基板と前記半導体層との積層体である前記半導体基板を形成する工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、セル領域を囲む不純物領域を備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
半導体装置に備えられた半導体基板には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの複数の半導体素子が形成される。半導体基板の深い位置にｎ型の不純物領域を形成し、このｎ型の不純物領域によって複数の半導体素子と半導体基板とを電気的に分離して、ノイズ耐性を高めることが行われている。
【0003】
例えば、特許文献１の図３２に示されるように、複数のＭＩＳＦＥＴを含むセル領域は、平面視において外周領域に囲まれている。外周領域には、ＭＩＳＦＥＴのチャネル領域となるウェル領域に電圧を供給するためのｐ型の不純物領域と、分離用の不純物領域に電圧を供給するためのｎ型の不純物領域が形成されている。このような外周領域によって、セル領域は、他の半導体素子と電気的に分離されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第５４８７３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１のように、各不純物領域によって、チャネル領域への給電および素子分離などを行う構造では、セル領域の構造が変更されると、既存の外周領域の構造では対応できない場合がある。すなわち、セル領域の構造が変更されることで、チャネル領域へのｐ型の不純物領域の接合が難しくなる場合があり、外周領域付近で耐圧が低下する場合がある。それ故、半導体装置の信頼性が低下する虞がある。
【0006】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0007】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】
一実施の形態に係る半導体装置は、複数のＭＩＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを備える。半導体装置は、前記セル領域および前記外周領域において、半導体基板中に形成された第１導電型の第１不純物領域と、平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板の表面から所定の深さまで前記半導体基板中に形成された素子分離部と、平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板の表面から前記素子分離部よりも深い位置まで前記半導体基板中に形成され、且つ、前記第１導電型と反対の第２導電型である第２不純物領域と、平面視で前記第２不純物領域を囲むように、前記外周領域において、前記半導体基板の表面から前記第１不純物領域に渡って前記半導体基板中に形成された前記第１導電型の第３不純物領域と、前記第１不純物領域上に位置し、且つ、前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に形成された前記第２導電型の第４不純物領域と、前記第２不純物領域に接するように、前記セル領域において、前記半導体基板の表面から前記第４不純物領域に渡って前記半導体基板中に形成された前記第１導電型の第５不純物領域と、を備える。ここで、前記素子分離部は、前記半導体基板に形成された溝と、前記溝内に埋め込まれた絶縁膜とを含み、前記素子分離部は、前記第２不純物領域中に位置し、且つ、前記第２不純物領域と前記第５不純物領域との接合界面から離れている。
【0009】
一実施の形態に係る半導体装置の製造方法は、複数のＭＩＳＦＥＴが形成されるセル領域と、平面視で前記セル領域を囲む外周領域とを備えた半導体装置の製造方法である。半導体装置の製造方法は、（ａ）前記セル領域および前記外周領域において、半導体基板中に、第１導電型の第１不純物領域を形成する工程、（ｂ）平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から所定の深さまで素子分離部を形成する工程、（ｃ）平面視で前記セル領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から前記素子分離部よりも深い位置まで前記第１導電型と反対の第２導電型の第２不純物領域を形成する工程、（ｄ）平面視で前記第２不純物領域を囲むように、前記外周領域において、前記半導体基板中に、前記半導体基板の表面から前記第１不純物領域に渡って前記第１導電型の第３不純物領域を形成する工程、（ｅ）前記第１不純物領域上に位置し、且つ、前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に、前記第２導電型の第４不純物領域を形成する工程、（ｆ）前記第２不純物領域に接するように、前記セル領域において、前記半導体基板中に、前記半導体基板の表面から前記第４不純物領域に渡って前記第１導電型の第５不純物領域を形成する工程、を備える。ここで、前記素子分離部は、前記半導体基板に形成された溝と、前記溝内に埋め込まれた絶縁膜とを含み、前記素子分離部は、前記第２不純物領域中に位置し、且つ、前記第２不純物領域と前記第５不純物領域との接合界面から離れている。
【発明の効果】
【0010】
一実施の形態によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１における半導体装置の一部を示す平面図である。
【図2】実施の形態１における半導体装置の一部を拡大した要部平面図である。
【図3】実施の形態１における半導体装置を示す断面図である。
【図4】実施の形態１における半導体装置を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図12】本願発明者らによる実験データを示すグラフである。
【図13】本願発明者らによる実験データを示すグラフである。
【図14】実施の形態２における半導体装置の一部を拡大した要部平面図である。
【図15】実施の形態３における半導体装置の一部を拡大した要部平面図である。
【図16】実施の形態３における半導体装置を示す断面図である。
【図17】本願発明者らによる実験データを示すグラフである。
【図18】実施の形態４における半導体装置の製造工程を示す断面図である。
【図21】検討例１における半導体装置の製造工程を示す断面図である。
【図22】検討例２における半導体装置を示す断面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0013】
また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。
【0014】
（実施の形態１）
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置の構造について説明する。図１は、実施の形態１における半導体装置（半導体チップ）の一部を示す平面図である。図２は、図１に示される拡大領域１Ａを示す要部平面図である。図３は、図２に示されるＡ－Ａ線に沿った断面図である。図４は、図２に示されるＢ－Ｂ線に沿った断面図である。
＜半導体装置の構造＞
以下に図１～図４を用いて、実施の形態１における半導体装置の構造について説明する。図１は、実施の形態１における半導体装置（半導体チップ）の一部を示す平面図である。図２は、図１に示される拡大領域１Ａを示す要部平面図である。図３は、図２に示されるＡ－Ａ線に沿った断面図である。図４は、図２に示されるＢ－Ｂ線に沿った断面図である。
【0015】
図１に示されるように、半導体装置は、複数のＭＩＳＦＥＴ、ツェナーダイオードＺＤ、抵抗素子および容量素子などのような様々な半導体素子を備えている。ここでは、複数のＭＩＳＦＥＴが形成される領域を、セル領域ＣＲとして示している。各半導体素子は、平面視においてｎ型の不純物領域ＨＮＷによって囲まれている。また、各半導体素子は、断面視において不純物領域ＨＮＷと後述のｎ型の不純物領域ＤＮＷとによって、互いに電気的に分離されている。
【0016】
図２に示されるように、半導体装置は、セル領域ＣＲと、平面視でセル領域ＣＲを囲む外周領域ＯＲとを備える。セル領域ＣＲの複数のＭＩＳＦＥＴは、例えばＤＣ／ＤＣコンバータまたは電源ＩＣの一部の回路を構成している。複数のＭＩＳＦＥＴは、それぞれＹ方向に延在するゲート電極ＧＥを有する。
【0017】
外周領域ＯＲには、平面視でセル領域ＣＲを囲み、Ｘ方向およびＹ方向に延在するｐ型の不純物領域ＨＰＷが形成されている。また、外周領域ＯＲには、平面視で不純物領域ＨＰＷを囲み、Ｘ方向およびＹ方向に延在するｎ型の不純物領域ＨＮＷが形成されている。
【0018】
図３および図４に示されるように、半導体基板ＳＵＢは、ｐ型のシリコン基板からなる支持基板ＳＳと、支持基板ＳＳ上にエピタキシャル成長法によって形成されたｐ型の半導体層（エピタキシャル層）ＥＰとの積層体からなる。半導体層ＥＰには、様々な不純物領域が形成されているが、以下では説明の簡略化のために、様々な不純物領域が半導体基板ＳＵＢに形成されているとして説明する。
【0019】
セル領域ＣＲおよび外周領域ＯＲにおいて、半導体基板ＳＵＢ中には、ｎ型の不純物領域ＤＮＷが形成されている。この不純物領域ＤＮＷによってセル領域ＣＲの複数のＭＩＳＦＥＴと支持基板ＳＳとを分離して、ノイズ耐性を高めることが行われている。
【0020】
まず、外周領域ＯＲの構造について説明する。
【0021】
外周領域ＯＲにおいて、半導体基板ＳＵＢの表面から所定の深さまで半導体基板ＳＵＢには、素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体基板ＳＵＢ中に形成された溝と、上記溝内に埋め込まれた酸化シリコン膜のような絶縁膜とを含む。
【0022】
また、外周領域ＯＲにおいて、半導体基板ＳＵＢの表面から素子分離部ＳＴＩよりも深い位置まで半導体基板ＳＵＢ中には、ｐ型の不純物領域ＨＰＷおよびｎ型の不純物領域ＨＮＷが形成されている。不純物領域ＨＮＷは、半導体基板ＳＵＢの表面から不純物領域ＤＮＷに渡って半導体基板ＳＵＢ中に形成されている。素子分離部ＳＴＩに囲まれた不純物領域ＨＰＷには、高濃度拡散領域ＰＲが形成され、素子分離部ＳＴＩに囲まれた不純物領域ＨＮＷには、高濃度拡散領域ＮＲが形成されている。
【0023】
次に、セル領域ＣＲの構造について説明する。
【0024】
不純物領域ＤＮＷ上に位置し、且つ、不純物領域ＨＰＷに接するように、セル領域ＣＲにおいて、半導体基板ＳＵＢ中には、ｐ型の不純物領域ＰＬＤが形成されている。また、不純物領域ＨＰＷに接するように、セル領域ＣＲにおいて、半導体基板ＳＵＢ中には、半導体基板ＳＵＢの表面から不純物領域ＰＬＤに渡って、ｎ型の不純物領域ＮＬＤおよびｐ型の不純物領域ＰＷが形成されている。
【0025】
図３および図４に示されるように、不純物領域ＰＷ中には、ｎ型のソース領域ＮＳおよびｐ型の高濃度拡散領域ＰＲが形成されている。図２に示されるように、ゲート電極ＧＥの中央付近には、開口部が設けられ、開口部の内部において、ソース領域ＮＳおよび高濃度拡散領域ＰＲが形成されている。
【0026】
不純物領域ＮＬＤ中には、ｎ型のドレイン領域ＮＤが形成されている。不純物領域ＰＷは、平面視において不純物領域ＮＬＤに囲まれている。不純物領域ＰＷ上および不純物領域ＮＬＤ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜である。ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜である。
【0027】
ソース領域ＮＳは、ＭＩＳＦＥＴのソース領域を構成する。ドレイン領域ＮＤは、不純物領域ＮＬＤと共に、ＭＩＳＦＥＴのドレイン領域の一部を構成する。ゲート電極ＧＥの直下に位置する不純物領域ＰＷは、ＭＩＳＦＥＴのチャネル領域となる。
【0028】
ゲート電極ＧＥの各側面には、サイドウォールスペーサＳＷが形成されている。サイドウォールスペーサＳＷは、例えば、酸化シリコン膜と、上記酸化シリコン膜上に形成された窒化シリコン膜との積層膜である。ゲート電極ＧＥの一部およびサイドウォールスペーサＳＷを覆うように、半導体基板ＳＵＢの表面上には、半導体基板ＳＵＢの表面の一部およびゲート電極ＧＥの一部を開口するパターンを有する絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、例えば酸化シリコン膜である。
【0029】
絶縁膜ＩＦ１から露出している領域には、シリサイド膜ＳＩが形成されている。すなわち、ゲート電極ＧＥの一部、ソース領域ＮＳ、ドレイン領域ＮＤ、高濃度拡散領域ＰＲおよび高濃度拡散領域ＮＲの各々の表面上には、シリサイド膜ＳＩが形成されている。セル領域ＣＲのソース領域ＮＳおよび高濃度拡散領域ＰＲは、同じシリサイド膜ＳＩによって電気的に接続されている。シリサイド膜ＳＩは、例えばコバルトシリサイド（ＣｏＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ）膜またはニッケルプラチナシリサイド（ＮｉＰｔＳｉ）膜である。
【0030】
セル領域ＣＲおよび外周領域ＯＲにおいて、半導体基板ＳＵＢの表面上には、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬは、窒化シリコン膜と、上記窒化シリコン膜上に形成された酸化シリコン膜との積層膜であってもよい。
【0031】
層間絶縁膜ＩＬ中には、複数のコンタクトホールＣＨ１が形成されている。複数のコンタクトホールＣＨ１の内部には、それぞれ複数のプラグＰＧが形成されている。プラグＰＧは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜との積層膜からなる。上記バリアメタル膜は、例えばチタン膜と窒化チタン膜との積層膜であり、上記導電性膜は、例えばタングステン膜である。
【0032】
複数のコンタクトホールＣＨ１は、ソース領域ＮＳ、ドレイン領域ＮＤ、高濃度拡散領域ＰＲおよび高濃度拡散領域ＮＲの各々の表面上に位置している。ここでは図示していないが、層間絶縁膜ＩＬ上には、複数のプラグＰＧに接続された複数の配線が形成されている。ソース領域ＮＳ、ドレイン領域ＮＤ、高濃度拡散領域ＰＲおよび高濃度拡散領域ＮＲには、上記複数の配線から所定の電圧が供給される。
【0033】
高濃度拡散領域ＮＲ、不純物領域ＨＮＷおよび不純物領域ＤＮＷは、それぞれｎ型の不純物領域として導通しているので、これらは同じ電位に固定される。高濃度拡散領域ＰＲ、不純物領域ＨＰＷ、不純物領域ＰＬＤおよび不純物領域ＰＷは、それぞれｐ型の不純物領域として導通しているので、これらは同じ電位に固定される。ドレイン領域ＮＤおよび不純物領域ＮＬＤは、それぞれｎ型の不純物領域として導通しているので、これらは同じ電位に固定される。
【0034】
また、ここでは図示していないが、シリサイド膜ＳＩが形成されているゲート電極ＧＥの表面上にも、コンタクトホールＣＨ１およびプラグＰＧが形成されている。ゲート電極ＧＥには、このプラグＰＧを介してゲート電圧が供給される。
【0035】
また、層間絶縁膜ＩＬ中には、スリット状のコンタクトホールＣＨ２が形成されている。コンタクトホールＣＨ２の内部には、ダミープラグＤＰＧが形成されている。ダミープラグＤＰＧは、プラグＰＧと同様のバリアメタル膜および導電性膜からなる。コンタクトホールＣＨ２およびダミープラグＤＰＧは、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面を跨ぐように、不純物領域ＨＰＷおよび不純物領域ＮＬＤの各々の表面上に形成されている。
【0036】
コンタクトホールＣＨ２の底部に位置する半導体基板ＳＵＢの表面には、再結合促進層ＲＣＬが形成されている。実施の形態１における再結合促進層ＲＣＬは、コンタクトホールＣＨ２を形成する際に行われるプラズマエッチング処理によって形成された結晶欠陥層である。また、図２に示されるように、コンタクトホールＣＨ２および再結合促進層ＲＣＬは、上記接合界面に沿って、少なくともＹ方向に延在し、Ｘ方向にも延在している。
【0037】
なお、ｎ型の不純物領域ＤＮＷの不純物濃度は、例えば１×１０１６～１×１０１７ｃｍ－３である。ｐ型の不純物領域ＨＰＷの不純物濃度は、例えば５×１０１６～５×１０１７ｃｍ－３である。ｎ型の不純物領域ＨＮＷの不純物濃度は、例えば１×１０１６～１×１０１７ｃｍ－３である。ｐ型の不純物領域ＰＬＤの不純物濃度は、例えば１×１０１６～８×１０１６ｃｍ－３である。ｎ型の不純物領域ＮＬＤの不純物濃度は、例えば１×１０１６～５×１０１６ｃｍ－３である。ｐ型の不純物領域ＰＷの不純物濃度は、例えば５×１０１７～５×１０１８ｃｍ－３である。ｎ型の高濃度拡散領域ＮＲ、ｎ型のソース領域ＮＳおよびｎ型のドレイン領域ＮＤの各々の不純物濃度は、例えば１×１０１９～１×１０２１ｃｍ－３である。ｐ型の高濃度拡散領域ＰＲの不純物濃度は、例えば１×１０１９～１×１０２１ｃｍ－３である。
【0038】
コンタクトホールＣＨ１の口径（Ｘ方向における幅およびＹ方向における幅）は、例えば０．１６μｍ以上且つ０．２０μｍ以下である。また、コンタクトホールＣＨ２の延在方向と直交する方向において、コンタクトホールＣＨ２の幅は、例えば０．１６μｍ以上且つ０．２０μｍ以下である。
【0039】
実施の形態１の主な特徴は、素子分離部ＳＴＩが、不純物領域ＨＰＷ中に位置し、且つ、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面から離れている点と、上記接合界面を跨ぐように再結合促進層ＲＣＬが形成されている点とにある。しかし、そのような特徴については、半導体装置の製造方法についての説明を行った後、検討例を用いて説明する。
【0040】
【0041】
図５に示されるように、まず、ｐ型の支持基板ＳＳを用意する。支持基板ＳＳは、シリコンからなる。次に、エピタキシャル成長法によって、支持基板ＳＳ上にｐ型の半導体層ＥＰを形成する。これにより、支持基板ＳＳと半導体層ＥＰとの積層体である半導体基板ＳＵＢが形成される。
【0042】
図６に示されるように、セル領域ＣＲおよび外周領域ＯＲにおいて、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢ中（半導体層ＥＰ中）にｎ型の不純物領域ＤＮＷを形成する。
【0043】
また、平面視でセル領域ＣＲを囲むように、外周領域ＯＲにおいて、半導体基板ＳＵＢ中に、半導体基板ＳＵＢの表面から所定の深さまで素子分離部ＳＴＩを形成する。まず、フォトリソグラフィ技術およびエッチング処理によって、半導体基板ＳＵＢ中に溝を形成する。次に、上記溝内を埋め込むように、半導体基板ＳＵＢ上に酸化シリコン膜のような絶縁膜を形成する。次に、ＣＭＰ法を用いた研磨処理によって、半導体基板ＳＵＢ上の上記絶縁膜を除去し、上記溝内に上記絶縁膜を残す。このようにして、上記溝および上記絶縁膜で構成される素子分離部ＳＴＩが形成される。
【0044】
図７に示されるように、フォトリソグラフィ技術およびイオン注入法によって、外周領域ＯＲにおいて、半導体基板ＳＵＢ中に、半導体基板ＳＵＢの表面から素子分離部ＳＴＩよりも深い位置までｐ型の不純物領域ＨＰＷを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、外周領域ＯＲにおいて、半導体基板ＳＵＢ中に、半導体基板ＳＵＢの表面から不純物領域ＤＮＷに渡ってｎ型の不純物領域ＨＮＷを形成する。
【0045】
次に、不純物領域ＤＮＷ上に位置し、且つ、不純物領域ＨＰＷに接するように、フォトリソグラフィ技術およびイオン注入法によって、セル領域ＣＲにおいて、半導体基板ＳＵＢ中に、ｐ型の不純物領域ＰＬＤを形成する。次に、不純物領域ＨＰＷに接するように、フォトリソグラフィ技術およびイオン注入法によって、セル領域ＣＲにおいて、半導体基板ＳＵＢ中に、半導体基板ＳＵＢの表面から不純物領域ＰＬＤに渡ってｎ型の不純物領域ＮＬＤを形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、セル領域ＣＲにおいて、半導体基板ＳＵＢ中に、半導体基板ＳＵＢの表面から不純物領域ＰＬＤに渡ってｐ型の不純物領域ＰＷを形成する。
【0046】
なお、不純物領域ＨＰＷ、不純物領域ＨＮＷ、不純物領域ＰＬＤ、不純物領域ＮＬＤおよび不純物領域ＰＷを形成する順番は、何れが先でも後でも構わない。
【0047】
図８に示されるように、例えば熱酸化法またはＣＶＤ法によって、不純物領域ＰＷ上および不純物領域ＮＬＤ上に、例えば酸化シリコンからなるゲート絶縁膜ＧＩをそれぞれ形成する。次に、例えばＣＶＤ法によって、不純物領域ＰＷ上および不純物領域ＮＬＤ上に、ゲート絶縁膜ＧＩを介して、例えばｎ型の不純物が導入された多結晶シリコン膜を形成する。その後、この多結晶シリコン膜をパターニングすることで、ゲート絶縁膜ＧＩ上に、ゲート電極ＧＥを形成する。
【0048】
次に、ゲート電極ＧＥを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢ上に、例えば窒化シリコン膜のような絶縁膜を形成する。次に、上記絶縁膜膜に対して異方性エッチング処理を施すことで、ゲート電極ＧＥの各々の側面に、サイドウォールスペーサＳＷを形成する。
【0049】
図９に示されるように、フォトリソグラフィ技術およびイオン注入法によって、セル領域ＣＲにおいて、不純物領域ＰＷ中にソース領域ＮＳを形成すると共に、不純物領域ＮＬＤ中にドレイン領域ＮＤを形成する。この際、外周領域ＯＲでは、不純物領域ＨＮＷ中に高濃度拡散領域ＮＲが形成される。次に、フォトリソグラフィ技術およびイオン注入法によって、外周領域ＯＲの不純物領域ＨＰＷ中に高濃度拡散領域ＰＲを形成する。この際、セル領域ＣＲの不純物領域ＰＷ中にも、図４に示される高濃度拡散領域ＰＲが形成される。なお、高濃度拡散領域ＰＲを、ソース領域ＮＳ、ドレイン領域ＮＤおよび高濃度拡散領域ＮＲよりも先に形成してもよい。
【0050】
図１０に示されるように、ゲート電極ＧＥを覆うように、例えばＣＶＤ法によって、半導体基板ＳＵＢの表面上に、例えば酸化シリコン膜のような絶縁膜ＩＦ１を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、絶縁膜ＩＦ１をパターニングする。これにより、絶縁膜ＩＦ１には、半導体基板ＳＵＢの表面の一部およびゲート電極の表面の一部を開口するパターンが形成される。
【0051】
次に、サリサイド技術によって、絶縁膜ＩＦ１から露出している半導体基板ＳＵＢの表面の一部およびゲート電極の表面の一部に、シリサイド膜ＳＩを形成する。まず、例えばスパッタリング法によって、絶縁膜ＩＦ１上、半導体基板ＳＵＢの表面上およびゲート電極の表面上に、金属膜を形成する。この金属膜は、例えばコバルト、ニッケルまたはニッケルプラチナ合金からなる。次に、半導体基板ＳＵＢに３００℃～４００℃程度の第１熱処理を施し、その後、６００℃～７００℃程度の第２熱処理を施すことによって、半導体基板ＳＵＢおよびゲート電極ＧＥに含まれる材料を、上記金属膜と反応させる。これにより、絶縁膜ＩＦ１から露出している半導体基板ＳＵＢの表面上およびゲート電極ＧＥの表面上に、シリサイド膜ＳＩが形成される。その後、未反応の上記金属膜を除去する。
【0052】
図１１に示されるように、セル領域ＣＲおよび外周領域ＯＲにおいて、例えばＣＶＤ法によって、半導体基板ＳＵＢの表面上に、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、酸化シリコン膜の単層膜でもよいが、窒化シリコン膜と、窒化シリコン膜上の酸化シリコン膜との積層膜であってもよい。
【0053】
次に、プラズマエッチング処理によって、層間絶縁膜ＩＬ中に、複数のコンタクトホールＣＨ１、ＣＨ２を形成する。複数のコンタクトホールＣＨ１は、ソース領域ＮＳ、ドレイン領域ＮＤ、高濃度拡散領域ＰＲおよび高濃度拡散領域ＮＲの各々の表面上に位置し、各シリサイド膜ＳＩに達する。コンタクトホールＣＨ２は、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面を跨ぐように、不純物領域ＨＰＷおよび不純物領域ＮＬＤの各々の表面上に形成される。
【0054】
上記プラズマエッチング処理によって、コンタクトホールＣＨ２の底部に位置する半導体基板ＳＵＢの表面には、結晶欠陥層が形成される。この結晶欠陥層が、再結合促進層ＲＣＬになる。
【0055】
次に、複数のコンタクトホールＣＨ１の内部にプラグＰＧを形成し、コンタクトホールＣＨ２の内部にダミープラグＤＰＧを形成することで、図３に示される半導体装置が製造される。
【0056】
プラグＰＧおよびダミープラグＤＰＧを形成するためには、まず、複数のコンタクトホールＣＨ１の内部およびコンタクトホールＣＨ２の内部を含む層間絶縁膜ＩＬ上に、例えばスパッタリング法によって、バリアメタル膜を形成する。上記バリアメタル膜は、例えばチタン膜と窒化チタン膜との積層膜である。
【0057】
次に、例えばＣＶＤ法によって、上記バリアメタル膜上に、例えばタングステン膜のような導電性膜を形成する。次に、プラズマエッチング処理またはＣＭＰ法を用いた研磨処理によって、複数のコンタクトホールＣＨ１の外部およびコンタクトホールＣＨ２の外部に形成されている上記導電性膜および上記バリアメタル膜を除去する。
【0058】
＜検討例１と、実施の形態１の主な特徴＞
以下に図２１を用いて、本願発明者ら検討を行った検討例１における半導体装置について説明する。検討例１における半導体装置では、素子分離部ＳＴＩが、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面を跨ぐように形成されている。
以下に図２１を用いて、本願発明者ら検討を行った検討例１における半導体装置について説明する。検討例１における半導体装置では、素子分離部ＳＴＩが、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面を跨ぐように形成されている。
【0059】
図２１は、図７に対応する製造工程を示している。ｐ型の不純物領域ＰＬＤを形成する際には、イオン注入が行われるが、素子分離部ＳＴＩの直下では、イオンが到達し難くなる傾向がある。それ故、不純物領域ＨＰＷとの接触箇所の付近で、不純物領域ＰＬＤが形成されない、または、不純物領域ＰＬＤの不純物濃度が著しく低くなってしまう等の問題が発生する虞がある。すなわち、不純物領域ＰＬＤが不純物領域ＨＰＷに電気的に導電されない場合がある。そうすると、高濃度拡散領域ＰＲおよび不純物領域ＨＰＷに供給された電位が、不純物領域ＰＬＤおよび不純物領域ＰＷに伝達されなくなるという問題が生じる。
【0060】
このような問題に対して、実施の形態１では、図３に示されるように、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面から離れるように、素子分離部ＳＴＩを不純物領域ＨＰＷ中に位置させている。このため、不純物領域ＰＬＤが不純物領域ＨＰＷに確実に接触でき、高濃度拡散領域ＰＲから不純物領域ＰＷに至る給電経路が確保されるので、半導体装置の信頼性を向上させることができる。
【0061】
＜検討例２と、実施の形態１の主な特徴＞
以下に図２２を用いて、本願発明者ら検討を行った検討例２における半導体装置について説明する。検討例２における半導体装置は、再結合促進層ＲＣＬが形成されていない点を除き、実施の形態１における半導体装置とほぼ同じである。
以下に図２２を用いて、本願発明者ら検討を行った検討例２における半導体装置について説明する。検討例２における半導体装置は、再結合促進層ＲＣＬが形成されていない点を除き、実施の形態１における半導体装置とほぼ同じである。
【0062】
半導体装置の信頼性に関する試験の１つに、寄生耐圧ＢＶｃｅｏの測定試験がある。寄生耐圧ＢＶｃｅｏが低下し始めると、半導体装置の過渡動作時、保護回路動作時およびラッチアップ時などにおいて、素子破壊が引き起こされる虞がある。このため、寄生耐圧ＢＶｃｅｏの低下を抑制できる技術の提供が求められる。
【0063】
図２２に示されるように、この測定試験では、ソース領域ＮＳおよび高濃度拡散領域ＰＲには、電圧が供給されない状態（ＯＰＥＮ）となっている。そのため、ｐ型の不純物領域ＰＷ、ＰＬＤ、ＨＰＷには、電圧が供給されない。また、不純物領域ＮＬＤには、ドレイン領域ＮＤを介して基準電圧（ＧＮＤ）が供給されている。また、ｎ型の不純物領域ＤＮＷには、高濃度拡散領域ＮＲおよび不純物領域ＨＮＷを介して正電圧（Ｖ＋）が供給されている。
【0064】
本願発明者らは、セル領域ＣＲに形成されている複数のＭＩＳＦＥＴのゲート幅の合計値がある程度の長さになると、寄生耐圧ＢＶｃｅｏが低下し始めるという現象を発見した。
【0065】
以下の考察は、本願発明者らがＴＣＡＤを用いて調査を行うことで見出したメカニズムである。不純物領域ＤＮＷに正電圧を加えていくと、不純物領域ＤＮＷと不純物領域ＰＬＤとの界面で、電子・正孔対が生成される。ソース領域ＮＳおよび高濃度拡散領域ＰＲは、「ＯＰＥＮ」となっているので、正孔は、不純物領域ＰＬＤに順次蓄積されていく。蓄積された正孔は、不純物領域ＰＬＤの電位を上昇させる。やがて、不純物領域ＰＬＤと、「ＧＮＤ」に接続されたドレイン領域ＮＤとが準バイアスされ、寄生バイポーラが作動する。この寄生バイポーラによって、寄生耐圧ＢＶｃｅｏの低下が発生する。
【0066】
以下に図１２を用いて、複数のゲート電極ＧＥのゲート幅Ｗの合計値［μｍ］と、寄生耐圧ＢＶｃｅｏの低下との関係について説明する。ここで、本願発明者らは、外周領域ＯＲで再結合中心が盛んであるということを、実験を通して見出している。
【0067】
図１２に示されるように、ゲート幅Ｗの合計値が小さい場合、例えばゲート幅Ｗの合計値が１０００μｍよりも小さい場合には、不純物領域ＰＬＤに蓄積された正孔の多くは、外周領域ＯＲでの再結合によって消費される。このため、不純物領域ＰＬＤおよびドレイン領域ＮＤは、これらが準バイアスされるよりも早く、接合耐圧によってショートするので、寄生耐圧ＢＶｃｅｏは、約１８Ｖで固定される。
【0068】
一方で、ゲート幅Ｗの合計値が大きい場合、例えばゲート幅Ｗの合計値が１０００μｍ以上である場合には、外周領域ＯＲで再結合する正孔の量よりも、不純物領域ＤＮＷと不純物領域ＰＬＤとの界面で、生成される電子・正孔対の量が多くなる。このため、検討例２では、ゲート幅Ｗの合計値が大きくなるに連れて、寄生耐圧ＢＶｃｅｏが低下していく。
【0069】
以上の考察を基にして、本願発明者らは、セル領域ＣＲと外周領域ＯＲとの境界付近において再結合を促進することで、寄生耐圧ＢＶｃｅｏの低下を抑制できる構造を発案した。
【0070】
なお、ここで言う再結合とは、正孔と電子とが結合して消失することを意味する。再結合は、正孔が豊富なｐ型領域と、電子が豊富なｎ型領域との界面で形成される空乏層ＩＶＬで主に発生する。従って、再結合を促進するためには、空乏層ＩＶＬが形成される半導体基板ＳＵＢの表面に再結合促進層ＲＣＬを形成することが効果的である。また、再結合促進層ＲＣＬが空乏層ＩＶＬに重なる面積が大きければ大きい程、寄生耐圧ＢＶｃｅｏの低下を抑制する効果は大きくなる。
【0071】
このため、実施の形態１では、図３に示されるように、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面を跨ぐように、不純物領域ＨＰＷおよび不純物領域ＮＬＤの各々の表面には、電子と正孔とを再結合させるための再結合促進層ＲＣＬが形成されている。上述のように、実施の形態１における再結合促進層ＲＣＬは、プラズマエッチング処理による結晶欠陥層である。この結晶欠陥層が、ミッドギャップ準位として働き、正孔の再結合を促進する。
【0072】
図１２に示されるように、検討例では、ゲート幅Ｗの合計値が１０００μｍ付近になった辺りから寄生耐圧ＢＶｃｅｏが低下し始め、ゲート幅Ｗの合計値が５０００μｍ以上になると、寄生耐圧ＢＶｃｅｏが１２Ｖ程度まで低下しているが、実施の形態１では、ゲート幅Ｗの合計値が５０００μｍ以上であっても、寄生耐圧ＢＶｃｅｏの低下が抑制されている。従って、実施の形態１によれば、半導体装置の信頼性を向上させることができる。
【0073】
なお、再結合促進層ＲＣＬを設けることで、寄生耐圧ＢＶｃｅｏの低下を抑制した分、ドレイン領域ＮＤとソース領域ＮＳとの間に、再結合電流がオフリーク電流として流れることが懸念される。図１３は、本願発明者らのオフリーク電流に関する実験結果である。図１３に示されるように、検討例２と実施の形態１との間で、オフリーク電流の増加は、ほぼ無く、測定誤差レベルであることが判った。
【0074】
ところで、コンタクトホールＣＨ２および再結合促進層ＲＣＬは、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面を跨ぐように形成されていることが最も好ましいが、コンタクトホールＣＨ２および再結合促進層ＲＣＬが、上記接合界面から少し離れた領域にのみ形成されていたとしても、寄生耐圧ＢＶｃｅｏの低下をある程度抑制できる。
【0075】
すなわち、コンタクトホールＣＨ２および再結合促進層ＲＣＬは、不純物領域ＨＮＷよりも上記接合界面に近い位置において、不純物領域ＨＰＷの表面に形成されていてもよい。同様の主旨で、コンタクトホールＣＨ２および再結合促進層ＲＣＬは、ドレイン領域ＮＤよりも上記接合界面に近い位置において、不純物領域ＮＬＤの表面に形成されていてもよい。これらの場合、コンタクトホールＣＨ２および再結合促進層ＲＣＬと、上記接合界面とが離れている距離は、４０ｎｍ以内であることが好ましい。
【0076】
（実施の形態２）
以下に図１４を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１４を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0077】
実施の形態１では、コンタクトホールＣＨ２がスリット状に形成されていたが、実施の形態２では、複数のドット状のコンタクトホールＣＨ２に分割されている。従って、実施の形態２における再結合促進層ＲＣＬは、複数のコンタクトホールＣＨ２の底部にそれぞれ形成された複数の結晶欠陥層である。すなわち、複数のコンタクトホールＣＨ２および複数の結晶欠陥層は、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面に沿って、少なくともＹ方向に互いに離間しながら配置され、Ｘ方向にも互いに離間しながら配置されている。
【0078】
実施の形態２におけるコンタクトホールＣＨ２は、コンタクトホールＣＨ１と同一形状であり、コンタクトホールＣＨ２の口径（Ｘ方向における幅およびＹ方向における幅）は、例えば０．１６μｍ以上且つ０．２０μｍ以下である。また、各コンタクトホールＣＨ２は、各コンタクトホールＣＨ１と同じ製造工程によって形成される。
【0079】
実施の形態２では、実施の形態１と比較して、半導体基板ＳＵＢとコンタクトホールＣＨ２全体との接触面積が少なくなる。すなわち、再結合促進層ＲＣＬの形成面積が少なくなる。そのため、図１２に示されるように、寄生耐圧ＢＶｃｅｏの低下を抑制するという点では、実施の形態１の方が、実施の形態２よりも優れている。しかし、実施の形態２でも、検討例２と比較して、寄生耐圧ＢＶｃｅｏの低下を十分に抑制できる。
【0080】
しかしながら、実施の形態２におけるコンタクトホールＣＨ２は、コンタクトホールＣＨ１と同一形状であるので、実施の形態２の方が、実施の形態１よりもコンタクトホールＣＨ２の形状不良などの不具合が発生し難く、半導体装置の製造が安定して行える。
【0081】
（実施の形態３）
以下に図１５および図１６を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１５および図１６を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0082】
実施の形態１では、コンタクトホールＣＨ２を形成する過程で再結合促進層ＲＣＬが形成され、コンタクトホールＣＨ２の内部にダミープラグＤＰＧが形成されていた。しかし、実施の形態３では、コンタクトホールＣＨ２およびダミープラグＤＰＧが形成されていない。
【0083】
図１５および図１６に示されるように、実施の形態３では、不純物領域ＨＰＷと不純物領域ＮＬＤとの接合界面を跨ぐように、不純物領域ＨＰＷおよび不純物領域ＮＬＤの各々の表面上に、ダミーシリサイド膜ＤＳＩが形成されている。このダミーシリサイド膜ＤＳＩ自体が、ミッドギャップ準位として働き、再結合促進層ＲＣＬとして機能する。再結合促進層ＲＣＬ（シリサイド膜ＳＩ）は、実施の形態１と同様に、上記接合界面に沿って、少なくともＹ方向に延在し、Ｘ方向にも延在している。
【0084】
ダミーシリサイド膜ＤＳＩを形成するためには、図１０の製造工程において、絶縁膜ＩＦ１に、上記接合界面の周囲を開口するパターンを設けておく。その後、他のシリサイド膜ＳＩを形成する工程と同じ工程によって、ダミーシリサイド膜ＤＳＩが再結合促進層ＲＣＬとして形成される。従って、実施の形態３における再結合促進層ＲＣＬは、他のシリサイド膜ＳＩと同じ材料からなる。
【0085】
また、実施の形態３では、実施の形態１よりも再結合促進層ＲＣＬの幅を自由に設計し易いという効果がある。実施の形態１では、再結合促進層ＲＣＬの幅は、コンタクトホールＣＨ２の幅に依存し、コンタクトホールＣＨ１の幅とほぼ同じであり、例えば０．１６μｍ以上且つ０．２０μｍ以下であった。実施の形態３では、再結合促進層ＲＣＬの幅（ダミーシリサイド膜ＤＳＩの幅）をコンタクトホールＣＨ１の幅よりも大きくすることが容易に行える。従って、寄生耐圧ＢＶｃｅｏの低下を更に抑制し易い。なお、上述の再結合促進層ＲＣＬの幅とは、再結合促進層ＲＣＬ（ダミーシリサイド膜ＤＳＩ）の延在方向と直交する方向における幅である。
【0086】
図１７は、再結合促進層ＲＣＬの幅Ｌ１の大きさによって、寄生耐圧ＢＶｃｅｏがどの程度変化するかを測定した結果である。なお、幅Ｌ１は、素子分離部ＳＴＩの端部から不純物領域ＮＬＤ側へ向かって形成された再結合促進層ＲＣＬの幅を示している。
【0087】
図１７に示されるように、幅Ｌ１が２．３μｍ以上になった辺りから、寄生耐圧ＢＶｃｅｏの低下が抑制されていることが判る。すなわち、再結合促進層ＲＣＬが上記接合界面に近づき、再結合促進層ＲＣＬと空乏層ＩＶＬとが重なる領域が増えると、寄生耐圧ＢＶｃｅｏの低下が抑制されていることが判る。図１７の実験は、素子分離部ＳＴＩの端部から徐々にダミーシリサイド膜ＤＳＩの幅を増やしたものであるが、ダミーシリサイド膜ＤＳＩは、素子分離部ＳＴＩの端部に接している必要はなく、上記接合界面の周囲（空乏層ＩＶＬの周囲）に形成されていればよい。
【0088】
なお、実施の形態３でも、再結合促進層ＲＣＬを設けることで、再結合電流がオフリーク電流として流れ易くなる。上述のように、実施の形態３では、実施の形態１のコンタクトホールＣＨ２の幅よりも再結合促進層ＲＣＬの幅を大きくすることを容易に行える。しかし、その分、オフリーク電流の増加が懸念されるので、再結合促進層ＲＣＬの幅を適切に設定することが好ましい。
【0089】
なお、実施の形態３でも、実施の形態２のように、再結合促進層ＲＣＬが複数のダミーシリサイド膜ＤＳＩによって構成されていてもよい。その場合、上記接合界面に沿って、絶縁膜ＩＦ１に複数の開口パターンを設ければ、それらの開口パターン内に複数のダミーシリサイド膜ＤＳＩを形成できる。すなわち、複数のダミーシリサイド膜ＤＳＩは、上記接合界面に沿って、少なくともＹ方向に互いに離間しながら配置され、Ｘ方向にも互いに離間しながら配置されていてもよい。
【0090】
（実施の形態４）
以下に図１８～図２０を用いて、実施の形態４における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図１８～図２０は、図５～図７に対応する各製造工程を示している。
以下に図１８～図２０を用いて、実施の形態４における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。図１８～図２０は、図５～図７に対応する各製造工程を示している。
【0091】
実施の形態１では、各半導体素子を電気的に分離するための構造として、ｎ型の不純物領域ＤＮＷを適用していた。実施の形態４では、ｎ型の不純物領域ＤＮＷに相当する構造として、ｎ型の不純物領域ＮＢＬを適用する。
【0092】
図１８に示されるように、まず、ｐ型の支持基板ＳＳを用意する。次に、セル領域ＣＲおよび外周領域ＯＲにおいて、フォトリソグラフィ技術およびイオン注入法によって、支持基板ＳＳ中に、ｎ型の不純物領域ＮＢＬを形成する。次に、エピタキシャル成長法によって、支持基板ＳＳ上にｐ型の半導体層ＥＰを形成する。これにより、支持基板ＳＳと半導体層ＥＰとの積層体である半導体基板ＳＵＢが形成される。
【0093】
実施の形態１では、先に半導体層ＥＰを形成し、その後、イオン注入法によって半導体層ＥＰに不純物領域ＤＮＷを形成する。イオン注入が届く範囲内で不純物領域ＤＮＷを形成する必要があるので、半導体層ＥＰの厚さを厚くすることが難しいという問題がある。実施の形態４のように、先にイオン注入法によって支持基板ＳＳに不純物領域ＮＢＬを形成し、その後、半導体層ＥＰを形成することで、半導体層ＥＰの厚さを厚くできる。そのため、実施の形態４では、実施の形態１と比較して製造コストが上昇するが、耐圧の向上およびノイズ耐性の向上などの優位点がある。
【0094】
なお、実施の形態１の不純物領域ＤＮＷは、半導体基板ＳＵＢの上面から２．０～３．０μｍ程度の深さに位置するが、実施の形態４の不純物領域ＮＢＬは、半導体基板ＳＵＢの上面から６．０～１２．０μｍ程度の深さに位置する。また、実施の形態１の不純物領域ＤＮＷの不純物濃度は、例えば１×１０１６～１×１０１７ｃｍ－３であるが、実施の形態４の不純物領域ＮＢＬの不純物濃度は、例えば１×１０１７～１×１０１８ｃｍ－３である。
【0095】
次に、図１９に示されるように、外周領域ＯＲにおいて、素子分離部ＳＴＩを形成し、フォトリソグラフィ技術およびイオン注入法によって、半導体基板ＳＵＢ中に、ｎ型の不純物領域ＤＨＮＷを形成する。不純物領域ＤＨＮＷは、後述の不純物領域ＨＮＷの一部として形成され、不純物領域ＮＢＬと不純物領域ＨＮＷとの電気的導通を果たす役割を担う。不純物領域ＤＨＮＷの不純物濃度は、例えば１×１０１６～１×１０１７ｃｍ－３である。
【0096】
その後、図２０に示されるように、実施の形態１と同様の手法によって、不純物領域ＨＰＷ、不純物領域ＨＮＷ、不純物領域ＰＬＤ、不純物領域ＮＬＤおよび不純物領域ＰＷを形成する。その後の製造工程は、図８以降の製造工程と同様である。
【0097】
なお、実施の形態４で説明した技術は、実施の形態２および実施の形態３にも適用可能である。
【0098】
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、これらの実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0099】
１Ａ 拡大領域
ＣＨ１～ＣＨ３ コンタクトホール
ＣＲ セル領域
ＤＨＮＷ ｎ型の不純物領域
ＤＮＷ ｎ型の不純物領域
ＤＰＧ ダミープラグ
ＤＳＩ ダミーシリサイド膜
ＥＰ 半導体層（エピタキシャル層）
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＨＰＷ ｐ型の不純物領域
ＨＮＷ ｎ型の不純物領域
ＩＦ１ 絶縁膜
ＩＬ 層間絶縁膜
ＩＶＬ 空乏層
ＮＢＬ ｎ型の不純物領域
ＮＤ ｎ型のドレイン領域
ＮＬＤ ｎ型の不純物領域
ＮＲ ｎ型の高濃度拡散領域
ＮＳ ｎ型のソース領域
ＯＲ 外周領域
ＰＧ プラグ
ＰＬＤ ｐ型の不純物領域
ＰＲ ｐ型の高濃度拡散領域
ＲＣＬ 再結合促進層
ＳＩ シリサイド膜
ＳＳ 支持基板
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＺＤ ツェナーダイオード
ＣＨ１～ＣＨ３ コンタクトホール
ＣＲ セル領域
ＤＨＮＷ ｎ型の不純物領域
ＤＮＷ ｎ型の不純物領域
ＤＰＧ ダミープラグ
ＤＳＩ ダミーシリサイド膜
ＥＰ 半導体層（エピタキシャル層）
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＨＰＷ ｐ型の不純物領域
ＨＮＷ ｎ型の不純物領域
ＩＦ１ 絶縁膜
ＩＬ 層間絶縁膜
ＩＶＬ 空乏層
ＮＢＬ ｎ型の不純物領域
ＮＤ ｎ型のドレイン領域
ＮＬＤ ｎ型の不純物領域
ＮＲ ｎ型の高濃度拡散領域
ＮＳ ｎ型のソース領域
ＯＲ 外周領域
ＰＧ プラグ
ＰＬＤ ｐ型の不純物領域
ＰＲ ｐ型の高濃度拡散領域
ＲＣＬ 再結合促進層
ＳＩ シリサイド膜
ＳＳ 支持基板
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ サイドウォールスペーサ
ＺＤ ツェナーダイオード
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】