特開 2024-24991 電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024024991

(43)【公開日】2024-02-26

(54)【発明の名称】電子部品

(51)【国際特許分類】

   H01G 4/30 20060101AFI20240216BHJP

   H01F 17/00 20060101ALI20240216BHJP

   H01F 27/00 20060101ALI20240216BHJP

   H01G 4/33 20060101ALI20240216BHJP

【ＦＩ】

H01G4/30 541

H01F17/00 D

H01F27/00 S

H01G4/33 102

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022128037

(22)【出願日】2022-08-10

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(72)【発明者】

【氏名】田村 英子

(72)【発明者】

【氏名】深江 優

(72)【発明者】

【氏名】須賀 武

(72)【発明者】

【氏名】渡辺 正

(72)【発明者】

【氏名】遠藤 光彦

【テーマコード（参考）】

5E001

5E070

5E082

【Ｆターム（参考）】

5E001AF02

5E001AF03

5E070AA05

5E070DB08

5E082AA01

5E082BB02

5E082BC33

5E082DD08

5E082GG10

5E082JJ06

(57)【要約】

【課題】基板上にキャパシタが設けられた構造を有する電子部品において、キャパシタに加わる応力を低減する。
【解決手段】電子部品１００は、下部電極パターン３５、上部電極パターン４１及びこれらの間に位置する誘電体膜１２を含むキャパシタＣ１と、平面視で信号端子Ｓ１と重なり、且つ、信号端子Ｓ１に接続された導体パターン５１と、上部電極パターン４１と導体パターン５１を接続する接続パターン５８とを備える。接続パターン５８は、上部電極パターン４１と導体パターン５１を最短距離で接続することなく迂回して接続する。これにより、接続パターン５８を介して導体パターン５１から上部電極パターン４１に加わる応力を緩和することが可能となる。
【選択図】図５

【特許請求の範囲】

【請求項1】

基板と、
端子電極と、
前記基板上に設けられた、下部電極パターン、上部電極パターン及びこれらの間に位置する誘電体膜を含むキャパシタと、平面視で前記端子電極と重なり、且つ、前記端子電極に接続された導体パターンと、前記上部電極パターンと前記導体パターンを接続する接続パターンと、を備え、
前記接続パターンは、前記上部電極パターンと前記導体パターンを最短距離で接続することなく迂回して接続する、電子部品。

【請求項2】

前記下部電極パターンは、前記基板上に設けられた第１の導体層に形成され、
前記上部電極パターンは、前記基板上に設けられた第２の導体層に形成され、
前記導体パターン及び前記接続パターンは、前記基板上に設けられた第３の導体層に形成され、
前記接続パターンは、前記第２の導体層と前記第３の導体層の間に位置する第１の層間絶縁膜に設けられた第１のビアホールを介して前記上部電極パターンに接続され、
前記導体パターンは、前記第３の導体層を覆う第２の層間絶縁膜に設けられた第２のビアホールを介して前記端子電極に接続され、
前記接続パターンは、前記第１のビアホールと前記第２のビアホールを最短距離で結ぶ仮想パターンを避けて配置され、これにより、前記仮想パターン上の少なくとも一部には前記接続パターンが存在しないクリアランス領域が形成される、請求項１に記載の電子部品。

【請求項3】

前記クリアランス領域は、前記仮想パターンを幅方向に分断する、請求項２に記載の電子部品。

【請求項4】

前記接続パターンは、前記上部電極パターンに接続される第１部分パターンと、前記第１部分パターンと前記導体パターンを接続する第２部分パターンとを含み、
前記第２部分パターンの延在方向が屈曲又は湾曲している、請求項１に記載の電子部品。

【請求項5】

前記第２部分パターンの屈曲部における角度は、９０°以上、１５０°以下である、請求項４に記載の電子部品。

【請求項6】

前記基板上に設けられ、前記キャパシタに接続された巻回パターンを含むインダクタをさらに備え、
前記上部電極パターンは、平面視で前記巻回パターンの外側に位置する、請求項１乃至５のいずれか一項に記載の電子部品。

【請求項7】

前記接続パターンは、非直線的な形状に形成される、請求項１から請求項３のいずれか一項に記載の電子部品。

【請求項8】

基板と、
端子電極と、
前記基板上に設けられた、下部電極パターン、上部電極パターン及びこれらの間に位置する誘電体膜を含むキャパシタと、平面視で前記端子電極と重なり、且つ、前記端子電極に接続された導体パターンと、前記上部電極パターンと前記導体パターンを接続する接続パターンと、を備え、
前記接続パターンは、少なくとも一以上の屈曲部または湾曲部を含む非直線的に形成された配線により、前記上部電極パターンと前記導体パターンとを接続する、電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は電子部品に関し、特に、基板上に設けられたキャパシタを備える電子部品に関する。

【背景技術】

【0002】

特許文献１には、基板上に設けられたキャパシタを備える表面実装型のチップ型電子部品が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－０９４３９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

この種の電子部品においては、キャパシタに強い応力が加わらないように設計することが重要である。

【0005】

本開示においては、基板上にキャパシタが設けられた構造を有する電子部品において、キャパシタに加わる応力を低減する技術が説明される。

【課題を解決するための手段】

【0006】

本開示の一側面による電子部品は、基板と、端子電極と、基板上に設けられた、下部電極パターン、上部電極パターン及びこれらの間に位置する誘電体膜を含むキャパシタと、平面視で端子電極と重なり、且つ、端子電極に接続された導体パターンと、上部電極パターンと導体パターンを接続する接続パターンとを備え、接続パターンは、上部電極パターンと導体パターンを最短距離で接続することなく迂回して接続する。

【0007】

本開示によれば、接続パターンを介して導体パターンから上部電極パターンに加わる応力を緩和することが可能となる。

【0008】

本開示において、下部電極パターンは、基板上に設けられた第１の導体層に形成され、上部電極パターンは、基板上に設けられた第２の導体層に形成され、導体パターン及び接続パターンは、基板上に設けられた第３の導体層に形成され、接続パターンは、第２の導体層と第３の導体層の間に位置する第１の層間絶縁膜に設けられた第１のビアホールを介して上部電極パターンに接続され、導体パターンは、第３の導体層を覆う第２の層間絶縁膜に設けられた第２のビアホールを介して端子電極に接続され、接続パターンは、第１のビアホールと第２のビアホールを最短距離で結ぶ仮想パターンを避けて配置され、これにより、仮想パターン上の少なくとも一部には接続パターンが存在しないクリアランス領域が形成されても構わない。これによれば、上部電極パターンに加わる応力をより効果的に緩和することが可能となる。この場合、クリアランス領域は、仮想パターンを幅方向に分断するものであっても構わない。これによれば、上部電極パターンに加わる応力をよりいっそう効果的に緩和することが可能となる。

【0009】

本開示において、接続パターンは、上部電極パターンに接続される第１部分パターンと、上部電極パターンと導体パターンを接続する第２部分パターンとを含み、第２部分パターンの延在方向が屈曲又は湾曲していても構わない。これによれば、接続パターンのバネ性によって、上部電極パターンに加わる応力を緩和することが可能となる。この場合、第２部分パターンの屈曲部における角度は、９０°以上、１５０°以下であっても構わない。これによれば、上部電極パターンに加わる応力をよりいっそう効果的に緩和することが可能となる。

【0010】

本開示の一側面による電子部品は、基板上に設けられ、キャパシタに接続された巻回パターンを含むインダクタをさらに備え、上部電極パターンは、平面視で巻回パターンの外側に位置するものであっても構わない。これによれば、巻回パターンとの干渉を避けてキャパシタを配置することが可能となる。

【発明の効果】

【0011】

このように、本開示によれば、基板上にキャパシタが設けられた構造を有する電子部品において、キャパシタに加わる応力を低減する技術が提供される。

【図面の簡単な説明】

【0012】

【図1】図１は、本開示の一実施形態による電子部品１００の外観を示す略斜視図である。

【図2】図２は、電子部品１００の略断面図である。

【図3】図３は、電子部品１００の等価回路図である。

【図4】図４は、導体層Ｍ１，ＭＭのパターン形状を示す略平面図である。

【図5】図５は、導体層Ｍ２のパターン形状を示す略平面図である。

【図6】図６は、導体層Ｍ３のパターン形状を示す略平面図である。

【図7】図７は、導体層Ｍ４，Ｍ５のパターン形状を示す略平面図である。

【図8】図８は、電子部品１００を回路基板８０に実装した状態を示す模式的な部分断面図である。

【図9】図９は、接続パターン５８の形状を説明するための略平面図である。

【図10】図１０は、変形例による接続パターン５８の形状を説明するための略平面図である。

【発明を実施するための形態】

【0013】

以下、添付図面を参照しながら、本開示に係る技術の実施形態について詳細に説明する。

【0014】

図１は、本開示に係る技術の一実施形態による電子部品１００の外観を示す略斜視図である。また、図２は、電子部品１００の略断面図である。

【0015】

本実施形態による電子部品１００は表面実装型のハイパスフィルタであり、図１に示すように、基板１０と、基板１０の表面に形成されたポリイミドなどの有機絶縁材料からなる層間絶縁膜２０と、層間絶縁膜２０の表面に形成された信号端子Ｓ１，Ｓ２及びグランド端子Ｇ１，Ｇ２とを備えている。図２に示すように、基板１０の表面は平坦化層１１で覆われており、平坦化層１１上に層間絶縁膜２０で覆われた複数の導体層Ｍ１～Ｍ４，ＭＭが設けられている。信号端子Ｓ１，Ｓ２及びグランド端子Ｇ１，Ｇ２は、最上層に位置する導体層Ｍ５に形成される。層間絶縁膜２０は、４層の層間絶縁膜２１～２４を含む。

【0016】

基板１０の材料としては、化学的・熱的に安定で応力発生が少なく、表面の平滑性を保つことができる材料であればよく、特に限定されるものではないが、シリコン単結晶、アルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、表面酸化シリコン、ガラス、石英、フェライトなどを用いることができる。平坦化層１１としては、アルミナや酸化シリコンなどを用いることができる。

【0017】

図３は、本実施形態による電子部品１００の等価回路図である。

【0018】

図３に示すように、本実施形態による電子部品１００は、信号端子Ｓ１と信号端子Ｓ２の間に直列に接続されたキャパシタＣ１，Ｃ２，Ｃ４，Ｃ５と、キャパシタＣ１，Ｃ２に対して並列に接続されたキャパシタＣ３と、キャパシタＣ４，Ｃ５に対して並列に接続されたキャパシタＣ６と、キャパシタＣ１，Ｃ２の接続点とグランド端子Ｇ１の間に接続されたインダクタＬ１と、キャパシタＣ４，Ｃ５の接続点とグランド端子Ｇ２の間に接続されたインダクタＬ２とを有している。かかる回路構成により、本実施形態による電子部品１００はハイパスフィルタとして機能する。ハイパスフィルタの周波数特性は、基本的にキャパシタＣ１～Ｃ６のキャパシタンスとインダクタＬ１，Ｌ２のインダクタンスによって決まる。

【0019】

以下、電子部品１００に含まれる導体層Ｍ１～Ｍ５，ＭＭの構造について説明する。尚、図４～図７に示すＡ－Ａ線は、図２の断面位置を示している。

【0020】

導体層Ｍ１は最下層に位置する導体層であり、図４に示すように、導体パターン３１～３４、巻回パターン３５，３６、下部電極パターン３７，３８及びダミーパターン３９を含んでいる。導体パターン３１～３４は、平面視でそれぞれ信号端子Ｓ１，Ｓ２及びグランド端子Ｇ１，Ｇ２と重なる位置に設けられる。巻回パターン３５，３６は、約１ターン周回するパターンであり、それぞれインダクタＬ１，Ｌ２の一部を構成する。下部電極パターン３７，３８は、導体パターン３１と導体パターン３２の間に配置される。このうち、下部電極パターン３７は導体パターン３１に接続され、下部電極パターン３８は導体パターン３２に接続される。ダミーパターン３９は、導体パターン３３と導体パターン３４の間に配置され、どの導体パターンにも接続されない。導体パターン３１～３４及び巻回パターン３５，３６は、それぞれ層間絶縁膜２１に設けられたビアホール３１ａ～３６ａを介して、上層の導体層Ｍ２に接続される。

【0021】

図２に示すように、導体層Ｍ１の表面は窒化シリコンなどからなる誘電体膜１２で覆われ、誘電体膜１２上に導体層ＭＭが設けられる。図４に示すように、導体層ＭＭは、上部電極パターン４１～４６を含んでいる。このうち、上部電極パターン４１，４２は巻回パターン３５の一部と重なる位置に設けられ、上部電極パターン４４，４５は巻回パターン３６の一部と重なる位置に設けられる。上部電極パターン４１は巻回パターン３５の一端と重なる位置に設けられ、上部電極パターン４５は巻回パターン３６の一端と重なる位置に設けられる。巻回パターン３５，３６のうち、上部電極パターン４１，４２，４４，４５と重なる部分は下部電極として機能する。これにより、巻回パターン３５、上部電極パターン４１及び誘電体膜１２によってキャパシタＣ１が構成され、巻回パターン３５、上部電極パターン４２及び誘電体膜１２によってキャパシタＣ２が構成される。同様に、巻回パターン３６、上部電極パターン４４及び誘電体膜１２によってキャパシタＣ４が構成され、巻回パターン３６、上部電極パターン４５及び誘電体膜１２によってキャパシタＣ５が構成される。また、上部電極パターン４３，４６は、それぞれ下部電極パターン３７，３８と重なる位置に設けられる。これにより、下部電極パターン３７、上部電極パターン４３及び誘電体膜１２によってキャパシタＣ３が構成され、下部電極パターン３８、上部電極パターン４６及び誘電体膜１２によってキャパシタＣ６が構成される。上部電極パターン４１～４６は、それぞれ層間絶縁膜２１に設けられたビアホール４１ａ～４６ａを介して、上層の導体層Ｍ２に接続される。

【0022】

導体層Ｍ２は、層間絶縁膜２１を介して導体層Ｍ１の上層に位置し、図５に示すように、導体パターン５０～５４，５７、接続パターン５８，５９及び巻回パターン５５，５６を含んでいる。導体パターン５１～５４は、それぞれ層間絶縁膜２１に設けられたビアホール３１ａ～３４ａを介して、導体層Ｍ１の導体パターン３１～３４に接続される。巻回パターン５５，５６は、約１ターン周回するパターンであり、それぞれインダクタＬ１，Ｌ２の一部を構成する。巻回パターン５５，５６の一端は、それぞれ層間絶縁膜２１に設けられたビアホール３５ａ，３６ａを介して導体層Ｍ１の巻回パターン３５，３６の他端に接続される。導体パターン５７は、層間絶縁膜２１に設けられたビアホール４２ａ，４３ａ，４４ａ，４６ａを介して導体層Ｍ１の上部電極パターン４２，４３，４４，４６に共通に接続される。接続パターン５８は、導体パターン５１から巻回パターン５５に向かって突出するパターンであり、面内で導体パターン５１に接続されるとともに、層間絶縁膜２１に設けられたビアホール４１ａを介して導体層Ｍ１の上部電極パターン４１に接続される。接続パターン５９は、導体パターン５２から巻回パターン５６に向かって突出するパターンであり、面内で導体パターン５２に接続されるとともに、層間絶縁膜２１に設けられたビアホール４５ａを介して導体層Ｍ１の上部電極パターン４５に接続される。導体パターン５０は、導体パターン５３と導体パターン５４を接続するパターンであり、グランド端子Ｇ１，Ｇ２を短絡する役割を果たす。導体パターン５０と重なる位置にはダミーパターン３９が存在しており、これにより平坦性が確保される。導体パターン５１～５４及び巻回パターン５５，５６は、それぞれ層間絶縁膜２２に設けられたビアホール５１ａ～５６ａを介して、上層の導体層Ｍ３に接続される。

【0023】

導体層Ｍ３は、層間絶縁膜２２を介して導体層Ｍ２の上層に位置し、図６に示すように、導体パターン６１～６４及び巻回パターン６５，６６を含んでいる。導体パターン６１～６４は、それぞれ層間絶縁膜２２に設けられたビアホール５１ａ～５４ａを介して導体層Ｍ２の導体パターン５１～５４に接続される。巻回パターン６５，６６は、約０．５ターン周回するパターンであり、それぞれインダクタＬ１，Ｌ２の一部を構成する。巻回パターン６５，６６の一端は、それぞれ層間絶縁膜２２に設けられたビアホール５５ａ，５６ａを介して導体層Ｍ２の巻回パターン５５，５６の他端に接続される。巻回パターン６５，６６の他端は、それぞれ導体パターン６３，６４に接続される。導体パターン６１～６４は、それぞれ層間絶縁膜２３に設けられたビアホール６１ａ～６４ａを介して、上層の導体層Ｍ４に接続される。

【0024】

導体層Ｍ４は、層間絶縁膜２３を介して導体層Ｍ３の上層に位置し、図７に示すように、導体パターン７１～７４を含んでいる。導体パターン７１～７４は、それぞれ層間絶縁膜２３に設けられたビアホール６１ａ～６４ａを介して導体層Ｍ３の導体パターン６１～６４に接続されるとともに、それぞれ層間絶縁膜２４に設けられたビアホール７１ａ～７４ａを介して、上層の導体層Ｍ５に接続される。導体層Ｍ５は、信号端子Ｓ１，Ｓ２及びグランド端子Ｇ１，Ｇ２を含んでいる。信号端子Ｓ１，Ｓ２及びグランド端子Ｇ１，Ｇ２は、それぞれ層間絶縁膜２４に設けられたビアホール７１ａ～７４ａを介して、導体層Ｍ４の導体パターン７１～７４に接続される。上述した導体層Ｍ１～Ｍ５，ＭＭは、いずれもＣｕ（銅）などの良導体からなる。信号端子Ｓ１，Ｓ２及びグランド端子Ｇ１，Ｇ２の表面は、ハンダに対する濡れ性を高めるための表面処理が施されていても構わない。

【0025】

以上のパターン構造により、巻回パターン３５，５５，６５，７５によってインダクタＬ１が構成され、巻回パターン３６，５６，６６，７６によってインダクタＬ２が構成される。ここで、グランド端子Ｇ１，Ｇ２を始点としたインダクタＬ１，Ｌ２の巻回方向は互いに逆であり、これにより同じ導体層におけるインダクタＬ１，Ｌ２の隣接区間には、同方向に電流が流れる。

【0026】

図８は、本実施形態による電子部品１００を回路基板８０に実装した状態を示す模式的な部分断面図である。

【0027】

回路基板８０には、ランドパターン８１が設けられている。図８には、ランドパターン８１と信号端子Ｓ１がハンダ８２を介して接続された部分及びその周囲が示されている。図示しないが、他の信号端子Ｓ２及びグランド端子Ｇ１，Ｇ２についても、ハンダを介してそれぞれ対応するランドパターンに接続されている。回路基板８０に電子部品１００を実装する際には、ハンダ８２のリフローが行われる。リフローの際には、電子部品１００が２６０℃程度に加熱されることから、リフロー後、常温に戻る際には、電子部品１００の内部に各部材の熱膨張係数差に起因する応力が発生する。特に、誘電体膜１２を構成する窒化シリコンと層間絶縁膜２０を構成するポリイミドは熱膨張係数差が大きいため、誘電体膜１２には強い応力が加わりやすい。

【0028】

具体的には、リフロー後の温度低下に伴って熱膨張係数の大きいポリイミドに収縮が発生するものの、信号端子Ｓ１，Ｓ２及びグランド端子Ｇ１，Ｇ２が回路基板８０に固定されているために応力が開放されず、符号Ｆ１で示すように、導体パターン３１，５１，６１，７１が内側に引っ張られる。これは、導体パターン３１，５１，６１，７１が平面視で信号端子Ｓ１と重なるとともに、ビアホールを介して互いに接続されているためである。そして、導体パターン５１が内側に引っ張られると、符号Ｆ２で示すように、同じ導体層Ｍ２に位置する接続パターン５８も引っ張られる。接続パターン５８は、層間絶縁膜２１に設けられたビアホール４１ａを介して上部電極パターン４１に接続されていることから、符号Ｆ３で示すように、上部電極パターン４１に剥離方向の力が働く。ここで、符号Ｆ３で示す剥離方向の力が強いと、上部電極パターン４１と誘電体膜１２の間に隙間が生じてしまい、キャパシタＣ１のキャパシタンスが低下してしまう。

【0029】

このような現象を抑制すべく、本実施形態においては、図４に示すように、接続パターン５８，５９を直線状ではなく屈曲又は湾曲させることによって、上部電極パターン４１に加わる引っ張り応力を緩和している。言い換えると、接続パターン５８，５９は、直線状ではなく、屈曲又は湾曲している部分を含む非直線的な形状により形成されてよい。以下、接続パターン５８の形状についてより詳細に説明する。

【0030】

図９は、接続パターン５８の形状を説明するための略平面図である。

【0031】

図９に示すように、接続パターン５８は導体パターン５１と一体的なパターンであるが、層間絶縁膜２２に設けられたビアホール５１ａと重なる部分及びその周囲に位置する略矩形状の領域を導体パターン５１と定義した場合、それ以外の部分が接続パターン５８を構成する。接続パターン５８は、層間絶縁膜２１に設けられたビアホール４１ａを介して上部電極パターン４１に接続される第１部分パターン５８Ａと、導体パターン５１と第１部分パターン５８Ａを接続する第２部分パターン５８Ｂとを含む。

【0032】

図９に示すように、第２部分パターン５８Ｂの延在方向は直線的ではなく、屈曲又は湾曲している。つまり、接続パターン５８は、上部電極パターン４１と導体パターン５１を直線的に最短距離で接続することなく、迂回して両者を接続する。より詳細には、導体パターン５１に接続されるビアホール５１ａと、上部電極パターン４１に接続されるビアホール４１ａは、接続パターン５８によって最短距離で接続されず、ビアホール５１ａとビアホール４１ａを最短距離で直線的に結ぶ仮想パターン９１を避けて接続パターン５８が配置される。これにより、仮想パターン９１上には接続パターン５８が存在しないクリアランス領域９２が形成される。

【0033】

接続パターン５８の第２部分パターン５８Ｂは、略矩形状である導体パターン５１の接続辺に対して垂直に延在する区間５８Ｂ_１と、区間５８Ｂ_１の延在方向とは異なる方向に延在する区間５８Ｂ_２とを有している。図９に示す例では、区間５８Ｂ_１と区間５８Ｂ_２の延在方向が屈曲部５８Ｃにおいて変化している。区間５８Ｂ_１の延在方向と区間５８Ｂ_２の延在方向が成す角はθ_０である。

【0034】

このような構成により、図８において符号Ｆ１で示す応力が上部電極パターン４１に与える影響は、接続パターン５８の迂回形状によって緩和される。これにより、図８において符号Ｆ３で示す引っ張り応力が低減することから、上部電極パターン４１の剥離が生じにくくなる。つまり、ビアホール５１ａとビアホール４１ａを最短距離で直線的に結ぶ仮想パターン９１に沿って接続パターン５８を形成すると、図８において符号Ｆ１で示す応力が上部電極パターン４１に直接伝わるため、上部電極パターン４１に比較的強い引っ張り応力が加わってしまう。これに対し、本実施形態においては、仮想パターン９１を避けて接続パターン５８を迂回させていることから、迂回形状を有する接続パターン５８のバネ性によって、上部電極パターン４１に加わる引っ張り応力が大幅に緩和される。

【0035】

上部電極パターン４１に加わる引っ張り応力をより効果的に緩和するためには、クリアランス領域９２をより大きく確保してもよい。たとえば、図９に示すように、クリアランス領域９２が仮想パターン９１を幅方向に分断するように形成されてもよい。これにより、ビアホール５１ａとビアホール４１ａの間の応力の結合が十分に弱められることから、上部電極パターン４１に加わる引っ張り応力が大幅に緩和される。また、屈曲部５８Ｃの角度θ_０については、応力の緩和効果が高められるような適切な範囲に設定されてよい。たとえば、屈曲部５８Ｃの角度θ_０を小さくすることで応力の緩和効果が高められるように、角度θ_０は、１５０°以下とされてもよい。但し、屈曲部５８Ｃの角度θ_０が小さすぎると、接続パターン５８の形状が複雑となり占有面積が増大することから、角度θ_０は９０°以上とされてもよい。

【0036】

また、図５に示す対角線Ｄに対して垂直な仮想線９３を定義した場合、仮想線９３と区間５８Ｂ_１の延在方向Ｂ１が成す角θ_１よりも、仮想線９３と区間５８Ｂ_２の延在方向Ｂ２が成す角θ_２の方が小さくても構わない。ここで、対角線Ｄとは、積層方向から見た平面視で、基板１０の側面１０１，１０２によって構成される角部と、基板１０の側面１０３，１０４によって構成される角部を結ぶ直線である。側面１０１，１０３は長辺側に位置する互いに平行な面であり、側面１０２，１０４は短辺側に位置する互いに平行な面である。仮想線９３と区間５８Ｂ_２の延在方向Ｂ２は、ほぼ一致していても構わない。図９に示す例では、仮想線９３と区間５８Ｂ_２の延在方向Ｂ２が完全には一致していないが、両者の差が小さいことから、区間５８Ｂ_２の全区間を仮想線９３と重ねることができる。

【0037】

図１０は、変形例による接続パターン５８の形状を説明するための略平面図である。

【0038】

図１０に示す変形例においては、第２部分パターン５８Ｂに含まれる区間５８Ｂ_２が湾曲形状を有している。つまり、区間５８Ｂ_２の延在方向が区間５８Ｂ_１から第１部分パターン５８Ａに向かって徐々に変化する。このような形状であっても、導体パターン５１に加わる応力の影響が上部電極パターン４１に加わりにくくなる。この場合、区間５８Ｂ_２の内周側における曲率半径Ｒは、小さいほど応力の緩和効果が高くなる。このため、曲率半径Ｒは、たとえば、第１部分パターン５８Ａと導体パターン５１の距離Ｗの２倍以下であってもよい。

【0039】

以上、接続パターン５８の形状について説明したが、接続パターン５９の形状は接続パターン５８と線対称であり、接続パターン５８と同じ効果を得ることができる。

【0040】

以上説明したように、本実施形態による電子部品１００は、上部電極パターン４１と導体パターン５１を接続する接続パターン５８が迂回形状を有していることから、信号端子Ｓ１に接続された導体パターン３１，５１，６１，７１に加わる応力の影響が上部電極パターン４１に加わりにくくなる。同様に、上部電極パターン４５と導体パターン５２を接続する接続パターン５９が迂回形状を有していることから、信号端子Ｓ２に接続された導体パターン３２，５２，６２，７２に加わる応力の影響が上部電極パターン４５に加わりにくくなる。これにより、リフロー後において、上部電極パターン４１，４５に剥離が生じにくくなることから、上部電極パターン４１，４５の剥離によるキャパシタＣ１，Ｃ５のキャパシタンスの低下を抑制することが可能となる。

【0041】

以上、本開示に係る技術の実施形態について説明したが、本開示に係る技術は、上記の実施形態に限定されることなく、その主旨を逸脱しない範囲で種々の変更が可能であり、それらも本開示に係る技術の範囲内に包含されるものであることはいうまでもない。たとえば、上記実施形態においては、接続パターン５８に屈曲部５８Ｃが一つ含まれる形態を例示しているが、屈曲部５８Ｃは２つ以上であってもよい。

【符号の説明】

【0042】

１０ 基板
１１ 平坦化層
１２ 誘電体膜
２０～２４ 層間絶縁膜
３１～３４ 導体パターン
３１ａ～３６ａ ビアホール
３５，３６ 巻回パターン
３７，３８ 下部電極パターン
３９ ダミーパターン
４１～４６ 上部電極パターン
４１ａ～４６ａ ビアホール
５０～５４，５７ 導体パターン
５１ａ～５６ａ ビアホール
５５，５６ 巻回パターン
５８，５９ 接続パターン
５８Ａ 第１部分パターン
５８Ｂ 第２部分パターン
５８Ｂ_１，５８Ｂ_２ 区間
５８Ｃ 屈曲部
６１～６４ 導体パターン
６１ａ～６４ａ ビアホール
６５，６６ 巻回パターン
７１～７４ 導体パターン
７１ａ～７４ａ ビアホール
８０ 回路基板
８１ ランドパターン
８２ ハンダ
９１ 仮想パターン
９２ クリアランス領域
９３ 仮想線
１００ 電子部品
１０１～１０４ 側面
Ｂ１ 延在方向
Ｂ２ 延在方向
Ｃ１～Ｃ６ キャパシタ
Ｄ 対角線
Ｆ１～Ｆ３ 応力
Ｇ１，Ｇ２ グランド端子
Ｌ１，Ｌ２ インダクタ
Ｍ１～Ｍ５，ＭＭ 導体層
Ｒ 曲率半径
Ｓ１，Ｓ２ 信号端子
Ｗ 距離
θ_０～θ_２ 角度

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】