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特開2024-25050ＦＩＲフィルタ、ＦＩＲフィルタによるフィルタリング方法、及び、制御プログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024025050
(43)【公開日】2024-02-26
(54)【発明の名称】ＦＩＲフィルタ、ＦＩＲフィルタによるフィルタリング方法、及び、制御プログラム
(51)【国際特許分類】
H03H 17/06 20060101AFI20240216BHJP
G06F 17/10 20060101ALI20240216BHJP
G06F 1/03 20060101ALI20240216BHJP
G06F 7/523 20060101ALI20240216BHJP
G06F 7/485 20060101ALI20240216BHJP
【ＦＩ】
H03H17/06 655D
G06F17/10 D
G06F1/03
G06F7/523
H03H17/06 635A
G06F7/485
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022128165
(22)【出願日】2022-08-10
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和３年度、国立研究開発法人情報通信研究機構「革新的情報通信技術研究開発委託研究／Ｂｅｙｏｎｄ ５Ｇ時代に向けた空間モード制御光伝送基盤技術の研究開発」産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】小林 栄太
【テーマコード（参考）】
5B056
【Ｆターム（参考）】
5B056BB28
(57)【要約】
【課題】回路規模の増大を抑制することが可能なＦＩＲフィルタ、ＦＩＲフィルタによるフィルタリング方法、及び、制御プログラムを提供すること。
【解決手段】ＦＩＲフィルタは、対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成するアドレス信号生成部と、複数のアドレス値と複数の演算結果とが関連付けられたテーブルが格納された記憶部と、アドレス信号生成部によって生成されたアドレス信号が示すアドレス値、に対応する演算結果を、テーブルから抽出する抽出部と、を備え、テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果が共通化された複数の演算結果と、複数のアドレス値と、が関連付けられている。
【選択図】図１
【解決手段】ＦＩＲフィルタは、対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成するアドレス信号生成部と、複数のアドレス値と複数の演算結果とが関連付けられたテーブルが格納された記憶部と、アドレス信号生成部によって生成されたアドレス信号が示すアドレス値、に対応する演算結果を、テーブルから抽出する抽出部と、を備え、テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果が共通化された複数の演算結果と、複数のアドレス値と、が関連付けられている。
【選択図】図１
【特許請求の範囲】
【請求項1】
対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成するアドレス信号生成部と、
複数のアドレス値と、複数の演算結果と、が関連付けられたテーブルが格納された記憶部と、
前記アドレス信号生成部によって生成された前記アドレス信号が示すアドレス値、に対応する演算結果を、前記テーブルから抽出する抽出部と、
を備え、
前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている、
ＦＩＲフィルタ。
複数のアドレス値と、複数の演算結果と、が関連付けられたテーブルが格納された記憶部と、
前記アドレス信号生成部によって生成された前記アドレス信号が示すアドレス値、に対応する演算結果を、前記テーブルから抽出する抽出部と、
を備え、
前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている、
ＦＩＲフィルタ。
【請求項2】
前記テーブルは、
前記複数の演算結果のうち、共通化された複数の演算結果である複数の第１演算結果と、前記複数のアドレス値のうち、前記複数の第１演算結果に関連付けられた複数の第１アドレス値と、が設定された非対称テーブルと、
前記複数の演算結果のうち、共通化されていない複数の演算結果である複数の第２演算結果と、前記複数のアドレス値のうち、前記複数の第２演算結果に関連付けられた複数の第２アドレス値と、が設定された対称テーブルと、
によって構成され、
前記アドレス信号生成部は、前記ｋ個のビット値に応じた選択信号をさらに出力し、
前記抽出部は、前記非対称テーブルから抽出された第１演算結果と、前記対称テーブルから抽出された第２演算結果と、の何れかを前記選択信号に基づいて選択し出力する、
請求項１に記載のＦＩＲフィルタ。
前記複数の演算結果のうち、共通化された複数の演算結果である複数の第１演算結果と、前記複数のアドレス値のうち、前記複数の第１演算結果に関連付けられた複数の第１アドレス値と、が設定された非対称テーブルと、
前記複数の演算結果のうち、共通化されていない複数の演算結果である複数の第２演算結果と、前記複数のアドレス値のうち、前記複数の第２演算結果に関連付けられた複数の第２アドレス値と、が設定された対称テーブルと、
によって構成され、
前記アドレス信号生成部は、前記ｋ個のビット値に応じた選択信号をさらに出力し、
前記抽出部は、前記非対称テーブルから抽出された第１演算結果と、前記対称テーブルから抽出された第２演算結果と、の何れかを前記選択信号に基づいて選択し出力する、
請求項１に記載のＦＩＲフィルタ。
【請求項3】
前記対称テーブルに設定されている前記第２演算結果の数をα、前記非対称テーブルに設定されている前記第１演算結果の数をβとすると、α及びβは、
のように表される、
請求項２に記載のＦＩＲフィルタ。
【数7】
【数8】
のように表される、
請求項２に記載のＦＩＲフィルタ。
【請求項4】
前記複数の第１演算結果は、前記２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された複数の演算結果において、さらに、同一値を示す演算結果の組が共通化された複数の演算結果である、
請求項２に記載のＦＩＲフィルタ。
請求項２に記載のＦＩＲフィルタ。
【請求項5】
前記ｋ個のビット値は、ｋ個のｍ（ｍは１以上の整数）ビット幅の入力データのそれぞれの同一ビット位置の値であって、
前記ｋ個の入力データのそれぞれの１ビット目からｍビット目までの各ビット位置のｋ個のビット値に対するｍ個の演算結果を、ビット位置に応じてビットシフトさせるシフタと、
前記シフタによってビットシフトされたｍ個の演算結果を加算する加算器と、
をさらに備えた、
請求項１に記載のＦＩＲフィルタ。
前記ｋ個の入力データのそれぞれの１ビット目からｍビット目までの各ビット位置のｋ個のビット値に対するｍ個の演算結果を、ビット位置に応じてビットシフトさせるシフタと、
前記シフタによってビットシフトされたｍ個の演算結果を加算する加算器と、
をさらに備えた、
請求項１に記載のＦＩＲフィルタ。
【請求項6】
対称性を有する前記ｋ個のフィルタ係数は、対称性を有するｐ（ｐは２以上の整数）個のフィルタ係数と、対称性を有するｑ（ｐは２以上の整数、且つ、ｋ＝ｐ＋ｑ）個の第２フィルタ係数と、によって構成され、
前記テーブルは、
対称性を有するｐ個のフィルタ係数と、ｐ個のフィルタ係数に対応するｐ個のビット値と、のそれぞれを乗算した結果であるｐ個の乗算結果、を足し合わせた２のｐ乗通りの演算結果のうち、同一値を示す演算結果が共通化された複数の演算結果と、当該複数の演算結果に対応する数の複数のアドレス値と、が関連付けられた第１サブテーブルと、
対称性を有するｑ個のフィルタ係数と、ｑ個のフィルタ係数に対応するｑ個のビット値と、のそれぞれを乗算した結果であるｑ個の乗算結果、を足し合わせた２のｑ乗通りの演算結果のうち、同一値を示す演算結果が共通化された複数の演算結果と、当該複数の演算結果に対応する数の複数のアドレス値と、が関連付けられた第２サブテーブルと、
によって構成され、
前記抽出部は、前記第１サブテーブルから抽出された演算結果と、前記第２サブテーブルから抽出された演算結果と、を加算して出力する、
請求項１に記載のＦＩＲフィルタ。
前記テーブルは、
対称性を有するｐ個のフィルタ係数と、ｐ個のフィルタ係数に対応するｐ個のビット値と、のそれぞれを乗算した結果であるｐ個の乗算結果、を足し合わせた２のｐ乗通りの演算結果のうち、同一値を示す演算結果が共通化された複数の演算結果と、当該複数の演算結果に対応する数の複数のアドレス値と、が関連付けられた第１サブテーブルと、
対称性を有するｑ個のフィルタ係数と、ｑ個のフィルタ係数に対応するｑ個のビット値と、のそれぞれを乗算した結果であるｑ個の乗算結果、を足し合わせた２のｑ乗通りの演算結果のうち、同一値を示す演算結果が共通化された複数の演算結果と、当該複数の演算結果に対応する数の複数のアドレス値と、が関連付けられた第２サブテーブルと、
によって構成され、
前記抽出部は、前記第１サブテーブルから抽出された演算結果と、前記第２サブテーブルから抽出された演算結果と、を加算して出力する、
請求項１に記載のＦＩＲフィルタ。
【請求項7】
対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成し、
生成した前記アドレス信号が示すアドレス値、に対応する演算結果を、記憶装置に格納された、複数のアドレス値と、複数の演算結果と、が関連付けられたテーブル、から抽出する、
ＦＩＲフィルタによるフィルタリング方法であって、
前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている、
ＦＩＲフィルタによるフィルタリング方法。
生成した前記アドレス信号が示すアドレス値、に対応する演算結果を、記憶装置に格納された、複数のアドレス値と、複数の演算結果と、が関連付けられたテーブル、から抽出する、
ＦＩＲフィルタによるフィルタリング方法であって、
前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている、
ＦＩＲフィルタによるフィルタリング方法。
【請求項8】
対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成する処理と、
生成した前記アドレス信号が示すアドレス値、に対応する演算結果を、記憶装置に格納された、複数のアドレス値と、複数の演算結果と、が関連付けられたテーブル、から抽出する処理と、
をコンピュータに実行させる制御プログラムであって、
前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている、
制御プログラム。
生成した前記アドレス信号が示すアドレス値、に対応する演算結果を、記憶装置に格納された、複数のアドレス値と、複数の演算結果と、が関連付けられたテーブル、から抽出する処理と、
をコンピュータに実行させる制御プログラムであって、
前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている、
制御プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＦＩＲフィルタ、ＦＩＲフィルタによるフィルタリング方法、及び、制御プログラムに関する。
【背景技術】
【0002】
近年、デジタルフィルタの一種であるＦＩＲフィルタでは、処理性能向上の要求を満たすため、タップ数が増加傾向にあり、それに伴って、回路規模が飛躍的に増大している。
【0003】
この問題に対する解決策は、例えば特許文献１に開示されている。特許文献１に開示されたデジタルフィルタ演算処理回路は、フィルタ係数に対称性を持たせることによって、フィルタ係数に対称性を持たせない場合と比較して乗算回数を半減させている。それにより、この処理回路は、乗算回路の数を減らすことができるため、回路規模の増大を抑制することができる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００３－２９８３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献１に開示された処理回路では、各乗算回路の規模が大きいため、全体としても依然として回路規模が大きくなってしまう、という課題があった。
【0006】
本開示の目的の一つは、上述した課題を解決するＦＩＲフィルタ、ＦＩＲフィルタによるフィルタリング方法、及び、制御プログラムを提供することにある。
【課題を解決するための手段】
【0007】
本開示の一態様に係るＦＩＲフィルタは、対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成するアドレス信号生成部と、複数のアドレス値と、複数の演算結果と、が関連付けられたテーブルが格納された記憶部と、前記アドレス信号生成部によって生成された前記アドレス信号が示すアドレス値、に対応する演算結果を、前記テーブルから抽出する抽出部と、を備え、前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている。
【0008】
本開示の一態様に係るＦＩＲフィルタによるフィルタリング方法は、対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成し、生成した前記アドレス信号が示すアドレス値、に対応する演算結果を、記憶装置に格納された、複数のアドレス値と、複数の演算結果と、が関連付けられたテーブル、から抽出する、ＦＩＲフィルタによるフィルタリング方法であって、前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている。
【0009】
本開示の一態様に係る制御プログラムは、対称性を有するｋ（ｋは２以上の整数）個のフィルタ係数に対応するｋ個のビット値に応じたアドレス値のアドレス信号を生成する処理と、生成した前記アドレス信号が示すアドレス値、に対応する演算結果を、記憶装置に格納された、複数のアドレス値と、複数の演算結果と、が関連付けられたテーブル、から抽出する処理と、をコンピュータに実行させる制御プログラムであって、前記テーブルでは、対称性を有するｋ個のフィルタ係数と、ｋ個のフィルタ係数に対応するｋ個のビット値と、のそれぞれを乗算した結果であるｋ個の乗算結果、を足し合わせた２のｋ乗通りの演算結果のうち、同一値を示す演算結果の組が共通化された前記複数の演算結果と、前記複数のアドレス値と、が関連付けられている。
【発明の効果】
【0010】
本開示は、回路規模の増大を抑制することが可能なＦＩＲフィルタ、ＦＩＲフィルタによるフィルタリング方法、及び、制御プログラムを提供することができる。
【図面の簡単な説明】
【0011】
【図1】実施の形態１にかかるＦＩＲフィルタの構成例を示す図である。
【図2】実施の形態１にかかるＦＩＲフィルタの具体的な構成例を示す図である。
【図3】実施の形態１にかかるＦＩＲフィルタにおいて用いられるテーブルの設定内容の決定方法を説明するための図である。
【図4】実施の形態１にかかるＦＩＲフィルタにおいて用いられるテーブルの設定内容の一例を示す図である。
【図5】実施の形態１にかかるＦＩＲフィルタにおける入力値、アドレス値、及び、演算結果の対応関係を示す図である。
【図6】実施の形態１にかかるＦＩＲフィルタの第１変形例において用いられるテーブルの設定内容の決定方法を説明するための図である。
【図7】実施の形態１にかかるＦＩＲフィルタの第１変形例において用いられるテーブルの設定内容の一例を示す図である。
【図8】実施の形態１にかかるＦＩＲフィルタの第１変形例における入力値、アドレス値、及び、演算結果の対応関係を示す図である。
【図9】実施の形態１にかかるＦＩＲフィルタの第２変形例において用いられるテーブルの設定内容の一例を示す図である。
【図10】実施の形態１にかかるＦＩＲフィルタの第２変形例における入力値、アドレス値、及び、演算結果の対応関係を示す図である。
【図11】実施の形態２にかかるＦＩＲフィルタの概念を説明するための図である。
【図12】構想段階のＦＩＲフィルタの構成例を示す図である。
【図14】構想段階のＦＩＲフィルタの構成例を示す図である。
【発明を実施するための形態】
【0012】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。ただし、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【0015】
＜発明者らによる事前検討＞
実施の形態１にかかるＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ１について説明する前に、発明者が事前検討した内容について説明する。
実施の形態１にかかるＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタ１について説明する前に、発明者が事前検討した内容について説明する。
【0016】
＜構想段階のＦＩＲフィルタ５０の説明＞
図１２は、構想段階のＦＩＲフィルタ５０の構成例を示す図である。以下では、ＦＩＲフィルタ５０のタップ数（フィルタ係数の数）ｋが４である場合を説明するが、これに限られず、ｋは２以上の任意の整数であってよい。
図１２は、構想段階のＦＩＲフィルタ５０の構成例を示す図である。以下では、ＦＩＲフィルタ５０のタップ数（フィルタ係数の数）ｋが４である場合を説明するが、これに限られず、ｋは２以上の任意の整数であってよい。
【0017】
図１２に示すように、ＦＩＲフィルタ５０は、入力データＸ（ｎ）に対してフィルタリングを行って出力データＹ（ｎ）を出力するＦＩＲ型のデジタルフィルタであって、ｋ－１個に相当する３個のラッチ回路５１１～５１３と、ｋ個に相当する４個の乗算回路５２０～５２３と、ｋ－１個に相当する３個の加算回路５３１～５３３と、を備える。
【0018】
ＦＩＲフィルタ５０には、時刻ｎまでの所定期間における入力データＸ（ｎ）として、４個の入力データＤ３，Ｄ２，Ｄ１，Ｄ０が順番に入力されている。図１２の例では、時刻ｎまでの所定期間における入力データＸ（ｎ）として、４個の入力データ“２”，“３”，“４”，“５”が順番に入力されている。
【0019】
ラッチ回路５１１～５１３は、シフトレジスタを構成しており、入力データＤ３，Ｄ２，Ｄ１，Ｄ０をそれぞれノードＮ５３，Ｎ５２，Ｎ５１，Ｎ５０にシフトさせる。乗算回路５２０～５２３は、それぞれ、フィルタ係数ｄ０～ｄ３と、入力データＤ０～Ｄ３と、の乗算処理を行う。加算回路５３１は、乗算回路５２０による乗算結果と、乗算回路５２１による乗算結果と、の加算処理を行う。加算回路５３２は、加算回路５３１による加算結果と、乗算回路５２２による乗算結果と、の加算処理を行う。加算回路５３３は、加算回路５３２による加算結果と、乗算回路５２３による乗算結果と、の加算処理を行って、加算結果を、出力データＹ（ｎ）として出力する。図１２の例では、Ｄ０＝５，Ｄ１＝４，Ｄ２＝３，Ｄ３＝２であるため、出力データＹ（ｎ）は、以下のように表される。
【0020】
Ｙ（ｎ）＝ｄ０×Ｄ０＋ｄ１×Ｄ１＋ｄ２×Ｄ２＋ｄ３×Ｄ３
＝５・ｄ０＋４・ｄ１＋３・ｄ２＋２・ｄ３
＝５・ｄ０＋４・ｄ１＋３・ｄ２＋２・ｄ３
【0021】
＜構想段階のＦＩＲフィルタ５０の変形例＞
図１３は、ＦＩＲフィルタ５０の変形例をＦＩＲフィルタ５０ａとして示す図である。ＦＩＲフィルタ５０ａは、フィルタ係数ｄ０～ｄ３に対称性を持たせており、ＦＩＲフィルタ５０と比較して、加算回路５４０，５４１をさらに備え、乗算回路５２２，５２３及び加算回路５３２，５３３を備えない。つまり、ＦＩＲフィルタ５０ａでは、ＦＩＲフィルタ５０と比較して、実質的に乗算回路の数が半減している。なお、フィルタ係数ｄ０～ｄ３が対称性を有するとは、ｄ０＝ｄ３，ｄ１＝ｄ２ということである。
図１３は、ＦＩＲフィルタ５０の変形例をＦＩＲフィルタ５０ａとして示す図である。ＦＩＲフィルタ５０ａは、フィルタ係数ｄ０～ｄ３に対称性を持たせており、ＦＩＲフィルタ５０と比較して、加算回路５４０，５４１をさらに備え、乗算回路５２２，５２３及び加算回路５３２，５３３を備えない。つまり、ＦＩＲフィルタ５０ａでは、ＦＩＲフィルタ５０と比較して、実質的に乗算回路の数が半減している。なお、フィルタ係数ｄ０～ｄ３が対称性を有するとは、ｄ０＝ｄ３，ｄ１＝ｄ２ということである。
【0022】
加算回路５４０は、入力データＤ０と入力データＤ３との加算処理を行う。加算回路５４１は、入力データＤ１と入力データＤ２との加算処理を行う。乗算回路５２０は、フィルタ係数ｄ０（＝ｄ３）と、加算回路５４０による加算結果であるＤ０＋Ｄ３と、の乗算処理を行う。乗算回路５２１は、フィルタ係数ｄ１（＝ｄ２）と、加算回路５４１による加算結果であるＤ１＋Ｄ２と、の乗算処理を行う。加算回路５３１は、乗算回路５２０による乗算結果と、乗算回路５２１による乗算結果と、の加算処理を行って、加算結果を、出力データＹ（ｎ）として出力する。図１３の例では、Ｄ０＝５，Ｄ１＝４，Ｄ２＝３，Ｄ３＝２、且つ、ｄ０＝ｄ３，ｄ１＝ｄ２であるため、出力データＹ（ｎ）は、以下のように表される。
【0023】
Ｙ（ｎ）＝ｄ０×Ｄ０＋ｄ１×Ｄ１＋ｄ２×Ｄ２＋ｄ３×Ｄ３
＝ｄ０×（Ｄ０＋Ｄ３）＋ｄ１×（Ｄ１＋Ｄ２）
＝７・ｄ０＋７・ｄ１
＝ｄ０×（Ｄ０＋Ｄ３）＋ｄ１×（Ｄ１＋Ｄ２）
＝７・ｄ０＋７・ｄ１
【0024】
このように、ＦＩＲフィルタ５０ａは、フィルタ係数ｄ０～ｄ３に対称性を持たせることにより、ＦＩＲフィルタ５０よりも少ない数の乗算回路を用いて構成されることが可能になるため、回路規模を低減させることができる。しかしながら、ＦＩＲフィルタ５０ａでは、各乗算回路の規模が大きいため、全体としても依然として回路規模が大きくなってしまう、という問題があった。このような問題に対する解決策として、発明者は、次に、分散算術法が採用されたＦＩＲフィルタを検討した。
【0025】
＜構想段階のＦＩＲフィルタ６０の説明＞
図１４は、分散算術法が採用されたＦＩＲフィルタ６０の構成例を示す図である。以下では、ＦＩＲフィルタ６０のタップ数ｋが、ＦＩＲフィルタ５０，５０ａの場合と同様に４である場合を例に説明するが、これに限られず、ｋは２以上の任意の整数であってよい。
図１４は、分散算術法が採用されたＦＩＲフィルタ６０の構成例を示す図である。以下では、ＦＩＲフィルタ６０のタップ数ｋが、ＦＩＲフィルタ５０，５０ａの場合と同様に４である場合を例に説明するが、これに限られず、ｋは２以上の任意の整数であってよい。
【0026】
図１４に示すように、ＦＩＲフィルタ６０は、分散算術法が採用されたＦＩＲ型のデジタルフィルタであって、３個のラッチ回路６１１～６１３と、４個の乗算回路６２０～６２３と、３個の加算回路６３１～６３３と、アキュミュレータ６４１と、を備える。ラッチ回路６１１～６１３は、ラッチ回路５１１～５１３に対応し、乗算回路６２０～６２３は、乗算回路５２０～５２３に対応し、加算回路６３１～６３３は、加算回路５３１～５３３に対応する。
【0027】
ＦＩＲフィルタ６０には、時刻ｎまでの所定期間における入力データＸ（ｎ）として、４個の入力データＤ３，Ｄ２，Ｄ１，Ｄ０が順番に入力されている。図１４の例では、時刻ｎまでの所定期間における入力データＸ（ｎ）として、４個の入力データ“２”，“３”，“４”，“５”が順番に入力されている。
【0028】
ラッチ回路６１１～６１３は、シフトレジスタを構成しており、入力データＤ３，Ｄ２，Ｄ１，Ｄ０をそれぞれノードＮ６３，Ｎ６２，Ｎ６１，Ｎ６０にシフトさせる。
【0029】
乗算回路６２０～６２３は、それぞれ、フィルタ係数ｄ０～ｄ３と、２進数で表されたｍ（ｍは１以上の整数）ビット幅の入力データＤ０～Ｄ３の同一ビット位置のビット値ｂ０～ｂ３と、の乗算を行う。
【0030】
加算回路６３１は、乗算回路６２０による乗算結果と、乗算回路６２１による乗算結果と、の加算処理を行う。加算回路６３２は、加算回路６３１による加算結果と、乗算回路６２２による乗算結果と、の加算処理を行う。加算回路６３３は、加算回路６３２による加算結果と、乗算回路６２３による乗算結果と、の加算処理を行って、加算結果を、アキュミュレータ６４１に出力する。
【0031】
アキュミュレータ６４１は、２進数で表されたｍビット幅の入力データＤ０～Ｄ３のそれぞれの１ビット目からｍビット目までの合計ｍ個の同一ビット位置のビット値ｂ０～ｂ３に対する合計ｍ個の演算結果（加算回路６３２の出力結果）を、それぞれの入力データＤ０～Ｄ３におけるビット位置に応じてビットシフトさせたうえで累積加算し、出力データＹ（ｎ）として出力する。
【0032】
図１４の例では、Ｄ０＝５，Ｄ１＝４，Ｄ２＝３，Ｄ３＝２であり、２進数で表すとＤ０＝１０１，Ｄ１＝１００，Ｄ２＝０１１，Ｄ３＝０１０である。
【0033】
まず、乗算回路６２０～６２３は、それぞれ、フィルタ係数ｄ０～ｄ３と、２進数で表された入力データＤ０～Ｄ３の１ビット目（最下位ビット）のビット値１，０，１，０と、の乗算処理を行う。加算回路６３３は、それらの乗算結果を足し合わせて、アキュミュレータ６４１に出力する。このときの加算回路６３３の出力結果は、
（ｄ０×１）＋（ｄ１×０）＋（ｄ２×１）＋（ｄ３×０）＝ｄ０＋ｄ２
となる。
（ｄ０×１）＋（ｄ１×０）＋（ｄ２×１）＋（ｄ３×０）＝ｄ０＋ｄ２
となる。
【0034】
次に、乗算回路６２０～６２３は、それぞれ、フィルタ係数ｄ０～ｄ３と、２進数で表された入力データＤ０～Ｄ３の２ビット目のビット値０，０，１，１と、の乗算処理を行う。加算回路６３３は、それらの乗算結果を足し合わせて、アキュミュレータ６４１に出力する。このときの加算回路６３３の出力結果は、
（ｄ０×０）＋（ｄ１×０）＋（ｄ２×１）＋（ｄ３×１）＝ｄ２＋ｄ３
となる。
（ｄ０×０）＋（ｄ１×０）＋（ｄ２×１）＋（ｄ３×１）＝ｄ２＋ｄ３
となる。
【0035】
次に、乗算回路６２０～６２３は、それぞれ、フィルタ係数ｄ０～ｄ３と、２進数で表された入力データＤ０～Ｄ３の３ビット目（最上位ビット）のビット値１，１，０，０と、の乗算処理を行う。加算回路６３３は、それらの乗算結果を足し合わせて、アキュミュレータ６４１に出力する。このときの加算回路６３３の出力結果は、
（ｄ０×１）＋（ｄ１×１）＋（ｄ２×０）＋（ｄ３×０）＝ｄ０＋ｄ１
となる。
（ｄ０×１）＋（ｄ１×１）＋（ｄ２×０）＋（ｄ３×０）＝ｄ０＋ｄ１
となる。
【0036】
アキュミュレータ６４１は、入力データＤ０～Ｄ３のそれぞれの１ビット目のビット値ｂ０～ｂ３に対する演算結果“ｄ０＋ｄ２”をビットシフトさせずに保持する。また、アキュミュレータ６４１は、入力データＤ０～Ｄ３のそれぞれの２ビット目のビット値ｂ０～ｂ３に対する演算結果“ｄ２＋ｄ３”を１桁分左側にビットシフトさせたうえで累積加算する。さらに、アキュミュレータ６４１は、入力データＤ０～Ｄ３のそれぞれの３ビット目のビット値ｂ０～ｂ３に対する演算結果“ｄ０＋ｄ１”を２桁分左側にビットシフトさせたうえで累積加算する。そして、アキュミュレータ６４１は、累積加算した結果を、出力データＹ（ｎ）として出力する。
【0037】
ここで、ビット値ｂ０～ｂ３と、乗算回路６２０～６２３及び加算回路６３１～６３３による演算結果と、の組み合わせは、２の４乗通り、即ち、１６通り、に限定される。したがって、ＦＩＲフィルタ６０は、乗算回路６２０～６２３及び加算回路６３１～６３３を用いてフィルタ処理を行う代わりに、ビット値ｂ０～ｂ３とそれに対応する演算結果との複数の組み合わせが設定されたテーブル６０３を用いてフィルタ処理を行うようにすれば、回路規模をさらに低減させることができる。
【0038】
＜構想段階のＦＩＲフィルタ６０の変形例＞
図１５は、ＦＩＲフィルタ６０の変形例をＦＩＲフィルタ６０ａとして示す図である。図１５に示すように、ＦＩＲフィルタ６０ａは、記憶部（記憶装置）６０２と、抽出部６０４と、を備える。
図１５は、ＦＩＲフィルタ６０の変形例をＦＩＲフィルタ６０ａとして示す図である。図１５に示すように、ＦＩＲフィルタ６０ａは、記憶部（記憶装置）６０２と、抽出部６０４と、を備える。
【0039】
記憶部６０２には、ビット値ｂ０～ｂ３とそれに対する演算結果との複数の組み合わせが設定されたテーブル６０３、が格納されている。
【0040】
図１６は、テーブル６０３の設定内容の一例を示す図である。図１６に示すように、テーブル６０３には、ビット値ｂ０～ｂ３（図１６では、ｂ３，ｂ２，ｂ１，ｂ０の順に表記）と、それに対応する演算結果と、の１６通りの組み合わせが設定されている。
【0041】
抽出部６０４は、入力データＤ０～Ｄ３の１ビット目からｍビット目（本例では３ビット目）までの合計ｍ個（本例では合計３個）の同一ビット位置のビット値ｂ０～ｂ３、に対応する合計ｍ個の演算結果を、テーブル６０３から抽出し、それぞれ入力データＤ０～Ｄ３におけるビット位置に応じてビットシフトさせたうえで累積加算する。そして、抽出部６０４は、累積加算した結果を、出力データＹ（ｎ）として出力する。
【0042】
具体的には、抽出部６０４は、取得部６０５と、アキュミュレータ６０６と、を備える。アキュミュレータ６０６は、例えば、シフタ６０７と、加算回路６０８と、ラッチ回路６０９と、を有する。
【0043】
取得部６０５は、記憶部１０２に格納されたテーブル６０３から、ビット値ｂ０～ｂ３が示すアドレス値の演算結果の読み出しを行う。或いは、取得部６０５は、セレクタであって、テーブル６０３に設定された１６通りの演算結果のうち、ビット値ｂ０～ｂ３に応じた演算結果を選択して出力してもよい。
【0044】
アキュミュレータ６０６において、シフタ６０７は、取得部６０５によって取得された演算結果を、ビット値ｂ０～ｂ３の入力データＤ０～Ｄ３におけるビット位置に応じてビットシフトさせる。例えば、取得部６０５によって１ビット目（最下位ビット）のビット値ｂ０～ｂ３に対応する演算結果“ｄ０＋ｄ２”が取得された場合には、シフタ６０７は、当該演算結果をビットシフトさせない（図１７のステップＳ１０１参照）。また、取得部６０５によって２ビット目のビット値ｂ０～ｂ３に応じた演算結果“ｄ２＋ｄ３”が取得された場合には、シフタ６０７は、当該演算結果を１桁分左側にビットシフトさせる（図１７のステップＳ１０２参照）。さらに、取得部６０５によって３ビット目（本例では最上位ビット）のビット値ｂ０～ｂ３に応じた演算結果“ｄ０＋ｄ１”が取得された場合には、シフタ６０７は、当該演算結果を２桁分左側にビットシフトさせる（図１７のステップＳ１０３参照）。加算回路６０８及びラッチ回路６０９は、シフタ６０７によるビットシフト後の演算結果を累積加算する。本例では、加算回路６０８及びラッチ回路６０９は、３個のビットシフト後の演算結果を累積加算して、出力データＹ（ｎ）として出力する。
【0045】
このように、ＦＩＲフィルタ６０ａは、乗算回路６２０～６２３及び加算回路６３１～６３３を用いてフィルタ処理を行う代わりに、テーブル６０３を用いてフィルタ処理を行うことにより、回路規模をさらに低減させることができる。しかしながら、ＦＩＲフィルタ６０ａでは、テーブル６０３のサイズが大きいため、全体としても依然として回路規模が大きくなってしまう、という問題があった。なお、テーブル６０３のサイズは、タップ数の増加に伴って、指数関数的に増大する。また、取得部６０５としてセレクタが用いられている場合、テーブル６０３のサイズが大きいほど当該セレクタのサイズも大きくなってしまう。
【0046】
そこで、発明者は、乗算回路や加算回路を用いてフィルタ処理を行う代わりに、複数のフィルタ係数に対称性を持たせることによって同じ値を示すこととなった演算結果の組が共通化されたテーブルを用いてフィルタ処理を行うことにより、回路規模をさらに低減させることが可能なＦＩＲフィルタ１を見出した。
【0047】
＜実施の形態１＞
図１は、実施の形態１にかかるＦＩＲフィルタ１の構成例を示す図である。以下では、特に断りが無い限り、ＦＩＲフィルタ１のタップ数ｋが４である場合を例に説明するが、これに限られず、ｋは２以上の任意の整数であってよい。
図１は、実施の形態１にかかるＦＩＲフィルタ１の構成例を示す図である。以下では、特に断りが無い限り、ＦＩＲフィルタ１のタップ数ｋが４である場合を例に説明するが、これに限られず、ｋは２以上の任意の整数であってよい。
【0048】
図１に示すように、ＦＩＲフィルタ１は、ＦＩＲフィルタ６０ａの場合と同様に、分散算術法が採用されたＦＩＲ型のデジタルフィルタであって、乗算回路や加算回路を用いてフィルタ処理を行う代わりに、テーブル１０３を用いてフィルタ処理を行っている。また、ＦＩＲフィルタ１では、フィルタ係数ｄ０～ｄ３が対称性を有している。つまり、ｄ０＝ｄ３，ｄ１＝ｄ２である。以下では、主に、ＦＩＲフィルタ１の構成及び動作のうち、ＦＩＲフィルタ６０ａと異なる構成及び動作について説明する。
【0049】
図１に示すように、ＦＩＲフィルタ１は、アドレス信号生成部１０１と、記憶部１０２と、抽出部１０４と、を備える。
【0050】
アドレス信号生成部１０１は、２進数で表されたｍビット幅の入力データＤ０～Ｄ３のそれぞれの１ビット目からｍビット目（本例では３ビット目）までの合計ｍ個の同一ビット位置のビット値ｂ０～ｂ３、に応じたアドレス値を示すアドレス信号を順に生成する。
【0051】
より具体的には、まず、アドレス信号生成部１０１は、入力データＤ０～Ｄ３のそれぞれの１ビット目のビット値ｂ０～ｂ３、に応じたアドレス値を示すアドレス信号を生成する。次に、アドレス信号生成部１０１は、入力データＤ０～Ｄ３のそれぞれの２ビット目のビット値ｂ０～ｂ３、に応じたアドレス値を示すアドレス信号を生成する。次に、アドレス信号生成部１０１は、入力データＤ０～Ｄ３のそれぞれの３ビット目のビット値ｂ０～ｂ３、に応じたアドレス値を示すアドレス信号を生成する。
【0052】
記憶部１０２には、アドレス信号が示すアドレス値と、それに対応する演算結果（ＦＩＲフィルタ６０における加算回路６３３の出力結果に相当）と、の複数の組み合わせが設定されたテーブル１０３、が格納されている。ここで、テーブル１０３には、テーブル６０３に設定された１６通り（２のｋ乗通り）の演算結果のうち、同一値を示す演算結果の組が共通化された１０通りの演算結果が設定されている。つまり、テーブル１０３のサイズは、テーブル６０３よりも小さくなっている。テーブル１０３の設定内容の詳細については後述する。
【0053】
抽出部１０４は、アドレス信号生成部１０１によって生成されたアドレス信号が示すアドレス値、に対応する合計ｍ個（本例では３個）の演算結果を、テーブル１０３から順に抽出し、それぞれ入力データＤ０～Ｄ３におけるビット位置に応じてビットシフトさせたうえで累積加算する。そして、抽出部１０４は、累積加算した結果を、データＹ（ｎ）として出力する。
【0054】
このように、本実施の形態にかかるＦＩＲフィルタ１は、対称性を有するフィルタ係数のフィルタ処理を、乗算回路や加算回路を用いて行う代わりに、サイズが最適化されたテーブル１０３を用いて行うことにより、ＦＩＲフィルタ６０ａよりもさらに回路規模を低減させることができる。
【0055】
図２は、ＦＩＲフィルタ１のより具体的な構成例を示す図である。図２に示すように、ＦＩＲフィルタ１において、テーブル１０３は、テーブル１０３１と、テーブル１０３２と、によって構成されている。以下、テーブル１０３１を非対称テーブル１０３１と称し、テーブル１０３２を対称テーブル１０３２と称す。抽出部１０４は、取得部１０４１，１０４２と、セレクタ１０４３と、アキュミュレータ（ＡＣＣ）１０４４と、を有する。
【0056】
アドレス信号生成部１０１は、ビット値ｂ０～ｂ３に応じたアドレス値ＡＤ１，ＡＤ２のアドレス信号を生成する。以下、アドレス値ＡＤ１を示すアドレス信号を、アドレス信号ＡＤ１とも称す。アドレス値ＡＤ２を示すアドレス信号を、アドレス信号ＡＤ２とも称す。また、アドレス信号生成部１０１は、ビット値ｂ０～ｂ３に応じた選択信号Ｓ１をさらに出力する。
【0057】
図３は、テーブル１０３の設定内容の決定方法を説明するための図である。なお、図３には、テーブル６０３の設定内容の一例が示されている。既に説明したように、ＦＩＲフィルタ１では、フィルタ係数ｄ０～ｄ３が対称性を有している。つまり、ｄ０＝ｄ３，ｄ１＝ｄ２である。
【0058】
そのため、例えば、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０００１”のときの演算結果“ｄ０”と、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１０００”のときの演算結果“ｄ３”とは、同じ値を示すため、共通化可能である。また、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００１０”のときの演算結果“ｄ１”と、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１００”のときの演算結果“ｄ２”とは、同じ値を示すため、共通化可能である。また、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００１１”のときの演算結果“ｄ１＋ｄ０”と、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１１００”のときの演算結果“ｄ３＋ｄ２”とは、同じ値を示すため、共通化可能である。また、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１０１”のときの演算結果“ｄ２＋ｄ０”と、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１０１０”のときの演算結果“ｄ３＋ｄ１”とは、同じ値を示すため、共通化可能である。また、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１１１”のときの演算結果“ｄ２＋ｄ１＋ｄ０”と、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１１１０”のときの演算結果“ｄ３＋ｄ２＋ｄ１”とは、同じ値を示すため、共通化可能である。また、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１０１１”のときの演算結果“ｄ３＋ｄ１＋ｄ０”と、ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１１０１”のときの演算結果“ｄ３＋ｄ２＋ｄ０”とは、同じ値を示すため、共通化可能である。
【0059】
図４は、テーブル１０３の設定内容の一例を示す図である。既に説明したように、テーブル１０３は、非対称テーブル１０３１と、対称テーブル１０３２と、によって構成されている。非対称テーブル１０３１には、図３に示したテーブル６０３に設定された１６通りの演算結果のうち、同じ値を示す６組の演算結果が、それぞれ、６通りの演算結果として共通化され、異なる値のアドレス値ＡＤ１と組み合わされたうえで、設定されている。また、対称テーブル１０３２には、図３に示したテーブル６０３に設定された１６通りの演算結果のうち、同じ値を示す６組の演算結果以外の残りの４通りの演算結果が、それぞれ異なる値のアドレス値ＡＤ２と組み合わされたうえで、設定されている。
【0060】
具体的には、非対称テーブル１０３１には、
アドレス値ＡＤ１＝“０００”と演算結果“ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“００１”と演算結果“ｄ１”との組み合わせ、
アドレス値ＡＤ１＝“０１０”と演算結果“ｄ１＋ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“０１１”と演算結果“ｄ２＋ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“１００”と演算結果“ｄ２＋ｄ１＋ｄ０”との組み合わせ、及び
アドレス値ＡＤ１＝“１０１”と演算結果“ｄ３＋ｄ１＋ｄ０”との組み合わせ、
がそれぞれ設定されている。
アドレス値ＡＤ１＝“０００”と演算結果“ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“００１”と演算結果“ｄ１”との組み合わせ、
アドレス値ＡＤ１＝“０１０”と演算結果“ｄ１＋ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“０１１”と演算結果“ｄ２＋ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“１００”と演算結果“ｄ２＋ｄ１＋ｄ０”との組み合わせ、及び
アドレス値ＡＤ１＝“１０１”と演算結果“ｄ３＋ｄ１＋ｄ０”との組み合わせ、
がそれぞれ設定されている。
【0061】
また、対称テーブル１０３２には、
アドレス値ＡＤ２＝“００”と演算結果“０（なし）”との組み合わせ、
アドレス値ＡＤ２＝“０１”と演算結果“ｄ２＋ｄ１”との組み合わせ、
アドレス値ＡＤ２＝“１０”と演算結果“ｄ３＋ｄ０”との組み合わせ、及び、
アドレス値ＡＤ２＝“１１”と演算結果“ｄ３＋ｄ２＋ｄ１＋ｄ０”との組み合わせ、がそれぞれ設定されている。
アドレス値ＡＤ２＝“００”と演算結果“０（なし）”との組み合わせ、
アドレス値ＡＤ２＝“０１”と演算結果“ｄ２＋ｄ１”との組み合わせ、
アドレス値ＡＤ２＝“１０”と演算結果“ｄ３＋ｄ０”との組み合わせ、及び、
アドレス値ＡＤ２＝“１１”と演算結果“ｄ３＋ｄ２＋ｄ１＋ｄ０”との組み合わせ、がそれぞれ設定されている。
【0062】
図５は、ＦＩＲフィルタ１における入力値、アドレス値、及び、演算結果の対応関係を示す図である。図５に示すように、アドレス信号生成部１０１では、１６通りのビット値ｂ０～ｂ３のうち、演算結果が同じになる６組のビット値ｂ０～ｂ３のそれぞれの組に対して、異なる値のアドレス値ＡＤ１が割り当てられている。また、アドレス信号生成部１０１では、１６通りのビット値ｂ０～ｂ３のうち、残りの４通りのビット値ｂ０～ｂ３のそれぞれに対して、異なる値のアドレス値ＡＤ２が割り当てられている。
【0063】
具体的には、アドレス信号生成部１０１では、
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０００１”，“１０００”のそれぞれに対して、共通のアドレス値ＡＤ１＝“０００”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００１０”，“０１００”のそれぞれに対して、共通のアドレス値ＡＤ１＝“００１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００１１”，“１１００”のそれぞれに対して、共通のアドレス値ＡＤ１＝“０１０”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１０１”，“１０１０”のそれぞれに対して、共通のアドレス値ＡＤ１＝“０１１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１１１”，“１１１０”のそれぞれに対して、共通のアドレス値ＡＤ１＝“１００”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１０１１”，“１１０１”のそれぞれに対して、共通のアドレス値ＡＤ１＝“１０１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０００１”，“１０００”のそれぞれに対して、共通のアドレス値ＡＤ１＝“０００”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００１０”，“０１００”のそれぞれに対して、共通のアドレス値ＡＤ１＝“００１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００１１”，“１１００”のそれぞれに対して、共通のアドレス値ＡＤ１＝“０１０”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１０１”，“１０１０”のそれぞれに対して、共通のアドレス値ＡＤ１＝“０１１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１１１”，“１１１０”のそれぞれに対して、共通のアドレス値ＡＤ１＝“１００”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１０１１”，“１１０１”のそれぞれに対して、共通のアドレス値ＡＤ１＝“１０１”が割り当てられている。
【0064】
また、アドレス信号生成部１０１では、
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００００”に対して、アドレス値ＡＤ２＝“００”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１１０”に対して、アドレス値ＡＤ２＝“０１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１００１”に対して、アドレス値ＡＤ２＝“１０”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１１１１”に対して、アドレス値ＡＤ２＝“１１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“００００”に対して、アドレス値ＡＤ２＝“００”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“０１１０”に対して、アドレス値ＡＤ２＝“０１”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１００１”に対して、アドレス値ＡＤ２＝“１０”が割り当てられている。
ビット値ｂ３，ｂ２，ｂ１，ｂ０＝“１１１１”に対して、アドレス値ＡＤ２＝“１１”が割り当てられている。
【0065】
ここで、図５における、アドレス値ＡＤ１，ＡＤ２を経由して紐付けられた、１６通りのビット値ｂ０～ｂ３とそれらの演算結果との対応関係は、図３に示すテーブル６０３における、１６通りのビット値ｂ０～ｂ３とそれらの演算結果との対応関係と実質的に同じになっている。
【0066】
取得部１０４１は、記憶部１０２に格納されたテーブル１０３１から、アドレス信号ＡＤ１が示すアドレス値ＡＤ１の演算結果の読み出しを行う。或いは、取得部１０４１は、セレクタであって、テーブル１０３１に設定された複数の演算結果のうち、アドレス信号ＡＤ１が示すアドレス値ＡＤ１に応じた演算結果を選択して出力してもよい。
【0067】
取得部１０４２は、記憶部１０２に格納されたテーブル１０３２から、アドレス信号ＡＤ２が示すアドレス値ＡＤ２の演算結果の読み出しを行う。或いは、取得部１０４２は、セレクタであって、テーブル１０３２に設定された複数の演算結果のうち、アドレス信号ＡＤ２が示すアドレス値ＡＤ２に応じた演算結果を選択して出力してもよい。
【0068】
セレクタ１０４３は、選択信号Ｓ１に基づいて、取得部１０４１によって取得された演算結果、及び、取得部１０４２によって取得された演算結果の何れかを選択して出力する。つまり、選択信号Ｓ１は、アドレス信号生成部１０１によって生成されたアドレス信号が、非対称テーブル１０３１のアドレス値、及び、対称テーブル１０３２のアドレス値、のうち何れのアドレス値を示すのかを表している。
【0069】
アキュミュレータ１０４４は、基本的には、アキュミュレータ６０６と同様の構成を有する。アキュミュレータ１０４４は、セレクタ１０４３によって選択された演算結果を、ビット値ｂ０～ｂ３の入力データＤ０～Ｄ３におけるビット位置に応じてビットシフトさせたうえで累積加算する。本例では、アキュミュレータ１０４４は、各入力データＤ０～Ｄ３のビット幅に相当する３個（ｍ個）のビットシフト後の演算結果を累積加算して、出力データＹ（ｎ）として出力する。
【0070】
このように、本実施の形態にかかるＦＩＲフィルタ１は、対称性を有するフィルタ係数のフィルタ処理を、乗算回路や加算回路を用いて行う代わりに、サイズが最適化されたテーブル１０３を用いて行うことにより、ＦＩＲフィルタ６０ａよりもさらに回路規模を低減させることができる。また、取得部１０４１，１０４２としてセレクタが用いられている場合、テーブル１０３を構成するテーブル１０３１，１０３２のサイズが小さくなるため、それに伴って、取得部１０４１，１０４２のサイズも小さくなる。
【0071】
なお、対称テーブル１０３２の要素数（対称テーブル１０３２に設定される演算結果の数）αは、タップ数をｋとすると、式（１）のように表すことができる。
【0072】
【数1】
【0073】
また、非対称テーブル１０３１の要素数（非対称テーブル１０３１に設定される演算結果の数）βは、式（２）のように表すことができる。
【0074】
【数2】
【0075】
例えば、タップ数ｋが４の場合、式（１）及び式（２）より、対称テーブル１０３２の要素数α、及び、非対称テーブル１０３１の要素数βは、それぞれ、
となる。式（１）及び式（２）を用いて算出されたこれらの要素数α，βは、図４に示す対称テーブル１０３２及び非対称テーブル１０３１のそれぞれの要素数と同じになっている。
【数3】
【数4】
となる。式（１）及び式（２）を用いて算出されたこれらの要素数α，βは、図４に示す対称テーブル１０３２及び非対称テーブル１０３１のそれぞれの要素数と同じになっている。
【0076】
つまり、タップ数ｋが４の場合、同じ値を示す演算結果の組が共通化される前のテーブル（共通化前のテーブル）の要素数が１６（＝２＾４）であるのに対し、同じ値を示す演算結果の組が共通化された後の２つのテーブル（共通化後の２つのテーブル）の要素数α，βはそれぞれ４及び６となる。つまり、共通化後の２つテーブルの合計のサイズは、共通化前のテーブルのサイズより小さくなっている。
【0077】
また、タップ数ｋが５の場合、式（１）及び式（２）より、対称テーブル１０３２の要素数α、及び、非対称テーブル１０３１の要素数βは、それぞれ、
となる。
【数5】
【数6】
となる。
【0078】
つまり、タップ数ｋが５の場合、同じ値を示す演算結果の組が共通化される前のテーブル（共通化前のテーブル）の要素数が３２（＝２＾５）であるのに対し、同じ値を示す演算結果の組が共通化された後の２つのテーブル（共通化後の２つのテーブル）の要素数α、βはそれぞれ８及び１２となる。つまり、共通化後の２つテーブルの合計のサイズは、共通化前のテーブルのサイズより小さくなっている。
【0079】
＜ＦＩＲフィルタ１の第１変形例の説明＞
なお、タップ数ｋが奇数の場合、中央のフィルタ係数以外のｋ－１個のフィルタ係数との乗算が行われるｋ－１個の入力値（ビット値）と、それに対応する演算結果と、の複数通りの組み合わせが設定されたテーブルが、記憶部１０２に格納されてもよい。この場合、当該テーブルから抽出された演算結果と、中央のフィルタ係数を用いた演算結果と、の加算処理は別途行われる。
なお、タップ数ｋが奇数の場合、中央のフィルタ係数以外のｋ－１個のフィルタ係数との乗算が行われるｋ－１個の入力値（ビット値）と、それに対応する演算結果と、の複数通りの組み合わせが設定されたテーブルが、記憶部１０２に格納されてもよい。この場合、当該テーブルから抽出された演算結果と、中央のフィルタ係数を用いた演算結果と、の加算処理は別途行われる。
【0080】
例えば、タップ数ｋが５の場合、５個のフィルタ係数ｄ０～ｄ４のうち、中央のフィルタ係数ｄ２以外のフィルタ係数ｄ０，ｄ１，ｄ３，ｄ４との乗算が行われる入力値（ビット値）ｂ０，ｂ１，ｂ３，ｂ４と、それに対応する演算結果と、の１６通りの組み合わせが設定されたテーブル６０３ａがまず準備される（図６参照）。このテーブル６０３ａは、図３に示すテーブル６０３において、ｂ３，ｂ２がそれぞれｂ４，ｂ３に置き換えられ、演算結果であるｄ３，ｄ２がそれぞれｄ４，ｄ３に置き換えられたものと等価である。その後、テーブル６０３ａは、テーブル６０３からテーブル１０３への最適化の場合と同様の手続きを経て、非対称テーブル１０３１ａ及び対称テーブル１０３２ａからなるテーブル１０３ａに最適化される（図７参照）。なお、非対称テーブル１０３１ａ及び対称テーブル１０３２ａは、非対称テーブル１０３１及び対称テーブル１０３２において、ｂ３，ｂ２がそれぞれｂ４，ｂ３に置き換えられ、演算結果であるｄ３，ｄ２がそれぞれｄ４，ｄ３に置き換えられたものと等価である。
【0081】
図８は、ＦＩＲフィルタ１の第１変形例であるＦＩＲフィルタ１ａにおける、入力値、アドレス値、及び、演算結果の対応関係を示す図である。図８に示すように、アドレス信号生成部１０１の第１変形例であるアドレス信号生成部１０１ａでは、１６通りのビット値ｂ０，ｂ１，ｂ３，ｂ４のうち、演算結果が同じになる６組のビット値ｂ０，ｂ１，ｂ３，ｂ４のそれぞれの組に対して、異なる値のアドレス値ＡＤ１が割り当てられている。また、アドレス信号生成部１０１ａでは、１６通りのビット値ｂ０，ｂ１，ｂ３，ｂ４のうち、残りの４通りのビット値ｂ０，ｂ１，ｂ３，ｂ４のそれぞれに対して、異なる値のアドレス値ＡＤ２が割り当てられている。
【0082】
ここで、図８における、アドレス値ＡＤ１，ＡＤ２を経由して紐付けられた、１６通りのビット値ｂ０，ｂ１，ｂ３，ｂ４とそれらの演算結果との対応関係は、図６に示すテーブル６０３ａにおける、１６通りのビット値ｂ０，ｂ１，ｂ３，ｂ４とそれらの演算結果との対応関係と実質的に同じになっている。
【0083】
非対称テーブル１０３１ａ又は対称テーブル１０３２ａから抽出された演算結果と、中央のフィルタ係数ｄ２と、ビット値ｂ２と、の乗算結果と、は後段の加算回路において、別途加算されている。ＦＩＲフィルタ１ａのその他の構成については、ＦＩＲフィルタ１の場合と同様であるため、その説明を省略する。
【0084】
ＦＩＲフィルタ１ａでは、対称テーブル１０３２ａの要素数αが４、非対称テーブル１０３１ａの要素数βが６になるため、テーブルサイズがさらに低減される。
【0085】
＜ＦＩＲフィルタ１の第２変形例の説明＞
また、図４に示す非対称テーブル１０３１では、同じ値を示す演算結果の組のさらなる共通化が可能である。
また、図４に示す非対称テーブル１０３１では、同じ値を示す演算結果の組のさらなる共通化が可能である。
【0086】
図９は、ＦＩＲフィルタ１の第２変形例であるＦＩＲフィルタ１ｂにおいて用いられる非対称テーブル１０３１ｂの設定内容の一例を示す図である。図９に示すように、非対称テーブル１０３１において、演算結果“ｄ１＋ｄ０”と、演算結果“ｄ２＋ｄ０”とは、ｄ３＝ｄ０，ｄ２＝ｄ１であることから同じ値を示すため、共通化可能である。そこで、非対称テーブル１０３１ｂでは、演算結果“ｄ１＋ｄ０”と、演算結果“ｄ２＋ｄ０”とが、演算結果“ｄ１＋ｄ０”として共通化されている。
【0087】
具体的には、非対称テーブル１０３１ｂには、
アドレス値ＡＤ１＝“０００”と演算結果“ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“００１”と演算結果“ｄ１”との組み合わせ、
アドレス値ＡＤ１＝“０１０”と演算結果“ｄ１＋ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“０１１”と演算結果“ｄ２＋ｄ１＋ｄ０”との組み合わせ、及び
アドレス値ＡＤ１＝“１００”と演算結果“ｄ３＋ｄ１＋ｄ０”との組み合わせ、
がそれぞれ設定されている。
アドレス値ＡＤ１＝“０００”と演算結果“ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“００１”と演算結果“ｄ１”との組み合わせ、
アドレス値ＡＤ１＝“０１０”と演算結果“ｄ１＋ｄ０”との組み合わせ、
アドレス値ＡＤ１＝“０１１”と演算結果“ｄ２＋ｄ１＋ｄ０”との組み合わせ、及び
アドレス値ＡＤ１＝“１００”と演算結果“ｄ３＋ｄ１＋ｄ０”との組み合わせ、
がそれぞれ設定されている。
【0088】
図１０は、ＦＩＲフィルタ１ｂにおける入力値、アドレス値、及び、演算結果の対応関係を示す図である。図１０に示すように、アドレス信号生成部１０１の第２変形例であるアドレス信号生成部１０１ｂでは、１６通りのビット値ｂ０～ｂ３のうち、演算結果が同じになる４組のビット値ｂ０～ｂ３のそれぞれの組に対して、異なる値のアドレス値ＡＤ１が割り当てられている。また、アドレス信号生成部１０１ｂでは、１６通りのビット値ｂ０～ｂ３のうち、残りの４通りのビット値ｂ０～ｂ３のそれぞれに対して、異なる値のアドレス値ＡＤ２が割り当てられている。
【0089】
ここで、図１０における、アドレス値ＡＤ１，ＡＤ２を経由して紐付けられた、１６通りのビット値ｂ０～ｂ３とそれらの演算結果との対応関係は、図３に示すテーブル６０３における、１６通りのビット値ｂ０～ｂ３とそれらの演算結果との対応関係と実質的に同じになっている。
【0090】
ＦＩＲフィルタ１ｂのその他の構成については、ＦＩＲフィルタ１の場合と同様であるため、その説明を省略する。ＦＩＲフィルタ１ｂでは、対称テーブル１０３２ａの要素数αが４、非対称テーブル１０３１ｂの要素数βが５になるため、テーブルサイズがさらに低減される。
【0091】
＜実施の形態２＞
図１１は、実施の形態２にかかるＦＩＲフィルタ２の概念を説明するための図である。タップ数ｋが大きくなると、それに伴って、テーブルの要素数も指数関数的に増加する。例えば、タップ数ｋが１２の場合、式（１）及び式（２）より、対称テーブル１０３２の要素数αは６４、非対称テーブル１０３１の要素数βは２０１６になってしまう。そこで、本実施の形態では、テーブル１０３が、対称性を有する複数のフィルタ係数に対する複数通りの演算結果が設定された複数のサブテーブルに分割されている。
図１１は、実施の形態２にかかるＦＩＲフィルタ２の概念を説明するための図である。タップ数ｋが大きくなると、それに伴って、テーブルの要素数も指数関数的に増加する。例えば、タップ数ｋが１２の場合、式（１）及び式（２）より、対称テーブル１０３２の要素数αは６４、非対称テーブル１０３１の要素数βは２０１６になってしまう。そこで、本実施の形態では、テーブル１０３が、対称性を有する複数のフィルタ係数に対する複数通りの演算結果が設定された複数のサブテーブルに分割されている。
【0092】
図１１の例では、１２個のフィルタ係数ｄ０～ｄ１１に対する複数通りの演算結果が設定されたテーブル１０３が、３個のサブテーブル２０３＿１～２０３＿３に分割されている。サブテーブル２０３＿１～２０３＿３のそれぞれから抽出された演算結果は、後段の加算回路によって加算される。
【0093】
具体的には、サブテーブル２０３＿１には、対称性を有する４個のフィルタ係数ｄ０，ｄ１，ｄ１０，ｄ１１に対する複数通りの演算結果が設定されている。サブテーブル２０３＿２には、対称性を有する４個のフィルタ係数ｄ２，ｄ３，ｄ８，ｄ９に対する複数通りの演算結果が設定されている。サブテーブル２０３＿３には、対称性を有する４個のフィルタ係数ｄ４，ｄ５，ｄ６，７に対する複数通りの演算結果が設定されている。ここで、各サブテーブル２０３＿１～２０３＿３は、図４に示したテーブルの例の場合と同様に、要素数αが４の対称テーブルと、要素数βが６の非対称テーブルと、によって構成されている。
【0094】
つまり、３つのサブテーブルに分割される前のテーブルでは、要素数αが６４の対称テーブルが１つ、及び、要素数βが２０１６の非対称テーブルが１つであったのに対し、３つのサブテーブルに分割された後のテーブルでは、要素数αが４の対称テーブルが３つと、要素数βが６の非対称テーブルが３つであり、テーブルサイズが低減されている。
【0095】
なお、本開示は、ＦＩＲフィルタの一部又は全部を、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）にコンピュータプログラムを実行させることにより実現することが可能である。
【0096】
具体的には、上述したプログラムは、コンピュータに読み込まれた場合に、実施形態で説明された１又はそれ以上の機能をコンピュータに行わせるための命令群（又はソフトウェアコード）を含む。プログラムは、非一時的なコンピュータ可読媒体又は実体のある記憶媒体に格納されてもよい。限定ではなく例として、コンピュータ可読媒体又は実体のある記憶媒体は、ＲＡＭ（Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ Ｄｒｉｖｅ）又はその他のメモリ技術、ＣＤ－ＲＯＭ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、Ｂｌｕ－ｒａｙ（登録商標）ディスク又はその他の光ディスクストレージ、磁気カセット、磁気テープ、磁気ディスクストレージ又はその他の磁気ストレージデバイスを含む。プログラムは、一時的なコンピュータ可読媒体又は通信媒体上で送信されてもよい。限定ではなく例として、一時的なコンピュータ可読媒体又は通信媒体は、電気的、光学的、音響的、またはその他の形式の伝搬信号を含む。
【0097】
以上、図面を参照して、本開示の実施の形態について詳しく説明してきたが、具体的な構成は上述のものに限られることはなく、本開示の要旨を逸脱しない範囲内において様々な設計変更等が可能である。
【符号の説明】
【0098】
１ ＦＩＲフィルタ
１ａ ＦＩＲフィルタ
１ｂ ＦＩＲフィルタ
２ ＦＩＲフィルタ
５０ ＦＩＲフィルタ
５０ａ ＦＩＲフィルタ
６０ ＦＩＲフィルタ
６０ａ ＦＩＲフィルタ
１０１ アドレス信号生成部
１０１ａ アドレス信号生成部
１０１ｂ アドレス信号生成部
１０２ 記憶部
１０３ テーブル
１０３ａ テーブル
１０４ 抽出部
２０３＿１ サブテーブル
２０３＿２ サブテーブル
２０３＿３ サブテーブル
６０２ 記憶部
６０３ テーブル
６０３ａ テーブル
６０４ 抽出部
６０５ 取得部
６０６ アキュミュレータ
６０７ シフタ
６０８ 加算回路
６０９ ラッチ回路
１０３１ 非対称テーブル
１０３１ａ 非対称テーブル
１０３１ｂ 非対称テーブル
１０３２ 対称テーブル
１０３２ａ 対称テーブル
１０３２ｂ 対称テーブル
１０４１ 取得部
１０４２ 取得部
１０４３ セレクタ
１０４４ アキュミュレータ
１ａ ＦＩＲフィルタ
１ｂ ＦＩＲフィルタ
２ ＦＩＲフィルタ
５０ ＦＩＲフィルタ
５０ａ ＦＩＲフィルタ
６０ ＦＩＲフィルタ
６０ａ ＦＩＲフィルタ
１０１ アドレス信号生成部
１０１ａ アドレス信号生成部
１０１ｂ アドレス信号生成部
１０２ 記憶部
１０３ テーブル
１０３ａ テーブル
１０４ 抽出部
２０３＿１ サブテーブル
２０３＿２ サブテーブル
２０３＿３ サブテーブル
６０２ 記憶部
６０３ テーブル
６０３ａ テーブル
６０４ 抽出部
６０５ 取得部
６０６ アキュミュレータ
６０７ シフタ
６０８ 加算回路
６０９ ラッチ回路
１０３１ 非対称テーブル
１０３１ａ 非対称テーブル
１０３１ｂ 非対称テーブル
１０３２ 対称テーブル
１０３２ａ 対称テーブル
１０３２ｂ 対称テーブル
１０４１ 取得部
１０４２ 取得部
１０４３ セレクタ
１０４４ アキュミュレータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】