特開 2024-25235 半導体装置、半導体装置の製造方法、および、アライメントマークの配置方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024025235

(43)【公開日】2024-02-26

(54)【発明の名称】半導体装置、半導体装置の製造方法、および、アライメントマークの配置方法

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240216BHJP

   H01L 21/60 20060101ALI20240216BHJP

【ＦＩ】

H01L25/08 C

H01L21/60 311Q

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2022128507

(22)【出願日】2022-08-10

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100213654

【弁理士】

【氏名又は名称】成瀬 晃樹

(72)【発明者】

【氏名】山本 進

(72)【発明者】

【氏名】松重 英希

(72)【発明者】

【氏名】豊田 現

【テーマコード（参考）】

5F044

【Ｆターム（参考）】

5F044QQ09

(57)【要約】

【課題】チップ間の貼合をより適切に行うことができる半導体装置、半導体装置の製造方法、および、アライメントマークの配置方法を提供する。
【解決手段】本実施形態による半導体装置は、第１チップと、第１チップと貼合された第２チップと、を備える。第１チップは、貼合面の第１領域に設けられる第１アライメントマークと、第１領域とは異なる貼合面の第２領域に設けられる複数の第１ダミーパッドと、を有する。第２チップは、第１アライメントマークに対応して貼合面に設けられる第２アライメントマークと、第２アライメントマークとは異なる貼合面の領域に設けられる複数の第２ダミーパッドと、を有する。第１領域における第１アライメントマークの被覆率は、第２領域における第１ダミーパッドの被覆率と略同じである。
【選択図】図３

【特許請求の範囲】

【請求項1】

第１チップと、
前記第１チップと貼合された第２チップと、
を備え、
前記第１チップは、
貼合面の第１領域に設けられる第１アライメントマークと、
前記第１領域とは異なる前記貼合面の第２領域に設けられる複数の第１ダミーパッドと、
を有し、
前記第２チップは、
前記第１アライメントマークに対応して前記貼合面に設けられる第２アライメントマークと、
前記第２アライメントマークとは異なる前記貼合面の領域に設けられる複数の第２ダミーパッドと、
を有し、
前記第１領域における前記第１アライメントマークの被覆率は、前記第２領域における前記第１ダミーパッドの被覆率と略同じである、半導体装置。

【請求項2】

前記第１アライメントマークは、複数のアライメントパッドを有し、
前記第１領域における複数の前記アライメントパッドは、前記第２領域における複数の前記第１ダミーパッドとは異なるコントラストを有する、請求項１に記載の半導体装置。

【請求項3】

前記第１アライメントマークは、複数のアライメントパッドを有し、
前記アライメントパッドおよび前記第１ダミーパッドのいずれか一方は、他方よりもサイズが大きく、かつ、ピッチが大きい、請求項１に記載の半導体装置。

【請求項4】

前記アライメントパッドのサイズは、前記第１ダミーパッドのサイズよりも小さく、
前記アライメントパッド間のピッチは、前記第１ダミーパッド間のピッチよりも小さい、請求項３に記載の半導体装置。

【請求項5】

前記アライメントパッドのサイズは、前記第１ダミーパッドのサイズよりも大きく、
前記アライメントパッド間のピッチは、前記第１ダミーパッド間のピッチよりも大きい、請求項３に記載の半導体装置。

【請求項6】

前記第１ダミーパッドは、前記アライメントパッド間にさらに設けられる、請求項５に記載の半導体装置。

【請求項7】

前記第１アライメントマークは、複数のアライメントパッドを有し、
前記アライメントパッドおよび前記第１ダミーパッドの少なくとも一方は、三角形の格子状に配置される、請求項１に記載の半導体装置。

【請求項8】

前記第１アライメントマークは、複数のアライメントパッドを有し、
前記アライメントパッドの形状は、前記第１ダミーパッドの形状とは異なる、請求項１に記載の半導体装置。

【請求項9】

前記第１アライメントマークは、複数のアライメントパッドを有し、
複数の前記アライメントパッドは、２つ以上の前記アライメントパッドで構成される第１パターンごとに、前記第１領域に配置され、
複数の前記第１ダミーパッドは、２つ以上の前記第１ダミーパッドで構成される第２パターンごとに、前記第２領域に配置され、
前記第１パターンにおける前記アライメントパッドの被覆率は、前記第２パターンにおける前記第１ダミーパッドの被覆率と略同じである、請求項１に記載の半導体装置。

【請求項10】

複数の前記第１パターンは、連なるように並べて配置される、請求項９に記載の半導体装置。

【請求項11】

所定範囲を前記所定範囲の１辺の所定数分の１移動させた位置ごとにおける、前記所定範囲に対する、前記第１アライメントマークおよび前記第１ダミーパッドの被覆率は、２５±２０％の範囲内であり、
前記所定範囲は、前記第１ダミーパッドの最大長辺の所定数倍のサイズを有する、請求項１に記載の半導体装置。

【請求項12】

前記第１アライメントマークは、前記貼合面に平行な軸に対して非対称である、請求項１に記載の半導体装置。

【請求項13】

前記第１チップは、
第１半導体素子と、
前記第１半導体素子と電気的に接続され、前記第１チップを貫通する第１柱状電極と、
を有し、
前記第２チップは、
第２半導体素子と、
前記第２半導体素子と電気的に接続され、前記第２チップを貫通する第２柱状電極と、
を有し、
前記第１柱状電極は、前記第２柱状電極と電気的に接続される、請求項１に記載の半導体装置。

【請求項14】

第１チップの第１面に、第１領域に設けられる第１アライメントマーク、および、前記第１領域とは異なる第２領域に設けられる複数の第１ダミーパッドを形成するとともに、第２チップの第２面に、前記第１アライメントマークに対応して設けられる第２アライメントマーク、および、第２アライメントマークとは異なる領域に設けられる複数の第２ダミーパッドを形成し、
前記第１アライメントマークおよび前記第２アライメントマークに基づいて、前記第１チップの前記第１面と、前記第２チップの前記第２面と、を貼り合わせる、
ことを具備し、
前記第１領域における前記第１アライメントマークの被覆率が、前記第２領域における前記第１ダミーパッドの被覆率と略同じになるように、前記第１アライメントマークおよび複数の前記第１ダミーパッドを形成する、ことをさらに具備する、半導体装置の製造方法。

【請求項15】

第１チップの絶縁膜の第１領域に第１凹部を形成するとともに、前記絶縁膜の第２領域に第２凹部を形成し、
前記絶縁膜上、並びに、前記第１凹部および前記第２凹部の内部に、導電体を形成し、
前記絶縁膜が露出するまで前記導電体を研磨することにより、前記第１領域に設けられる複数の第１ダミーパッド、および、前記第２領域に設けられる第１アライメントマークを形成する、
ことを具備し、
前記第１領域における前記第１アライメントマークの被覆率が、前記第２領域における前記第１ダミーパッドの被覆率と略同じになるように、前記第１凹部および前記第２凹部を形成する、ことをさらに具備する、アライメントマークの配置方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置、半導体装置の製造方法、および、アライメントマークの配置方法に関する。

【背景技術】

【0002】

半導体パッケージにおいて、ＴＳＶ（Through Silicon Via）が設けられたチップ同士を接合することにより、複数のチップを積層する場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－１３６３２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

チップ間の貼合をより適切に行うことができる半導体装置、半導体装置の製造方法、および、アライメントマークの配置方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体装置は、第１チップと、第１チップと貼合された第２チップと、を備える。第１チップは、貼合面の第１領域に設けられる第１アライメントマークと、第１領域とは異なる貼合面の第２領域に設けられる複数の第１ダミーパッドと、を有する。第２チップは、第１アライメントマークに対応して貼合面に設けられる第２アライメントマークと、第２アライメントマークとは異なる貼合面の領域に設けられる複数の第２ダミーパッドと、を有する。第１領域における第１アライメントマークの被覆率は、第２領域における第１ダミーパッドの被覆率と略同じである。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による半導体装置の構成の一例を示す断面図である。

【図2A】第１実施形態によるインターポーザの構成の一例を示す図である。

【図2B】第１実施形態による半導体チップの構成の一例を示す図である。

【図3】第１実施形態によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【図4A】第１実施形態によるアライメントマークの配置方法の一例を示す断面図である。

【図4B】図４Ａに続く、アライメントマークの配置方法の一例を示す断面図である。

【図4C】図４Ｂに続く、アライメントマークの配置方法の一例を示す断面図である。

【図5】第１実施形態による半導体装置の製造方法の一例を示す図である。

【図6】比較例によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【図7】第２実施形態によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【図8】第２実施形態によるマーク領域およびダミー領域の一例を示す図である。

【図9】第２実施形態による被覆率算出範囲の一例を示す図である。

【図10】第３実施形態によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【図11】第４実施形態によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【図12】第５実施形態によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【図13】第６実施形態によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【図14】第６実施形態の変形例によるアライメントマークおよびダミーパッドの構成の一例を示す図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。

【0009】

半導体装置１は、メモリチップ積層体１０、インターポーザ２０、インターフェースチップ（ＩＦチップ）３０、配線層５０、および、樹脂４２、４５を備えている。

【0010】

尚、図１は、基板（配線層５０）の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板（配線層５０）の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。

【0011】

メモリチップ積層体１０は、複数の半導体チップ１１ａ～１１ｃが積層されて形成されている。各半導体チップ１１ｂ、１１ｃは、半導体チップ１１ｂ、１１ｃの内部を垂直に貫通する貫通電極（ＴＳＶ）１５を有している。本図では、メモリチップ積層体１０の最上段に位置する半導体チップ１１ａは、貫通電極１５を有していないが、貫通電極１５を有していてもよい。複数の半導体チップ１１ａ～１１ｃは、貫通電極１５によって互いに接続されている。各半導体チップ１１ａ～１１ｃには、メモリセルアレイ等の半導体素子が設けられる。各半導体チップ１１ａ～１１ｃは、例えば、ＮＡＮＤ型フラッシュメモリを有するメモリチップである。

【0012】

半導体チップ１１ａは、基板１２ａと、絶縁膜１３ａと、を有する。基板１２ａは、半導体基板である。基板１２ａの材料は、例えば、シリコン（Ｓｉ）である。絶縁膜１３ａは、例えば、シリコン酸化膜等の絶縁膜である。絶縁膜１３ａは、基板１２ａの下面に設けられる。

【0013】

半導体チップ１１ａ、１１ｂは、貼合面Ｓ１で貼合されている。

【0014】

半導体チップ１１ｂは、基板１２ｂと、絶縁膜１３ｂ、１４ｂと、を有する。基板１２ｂは、半導体基板である。基板１２ｂの材料は、例えば、シリコン（Ｓｉ）である。絶縁膜１３ｂ、１４ｂは、例えば、シリコン酸化膜等の絶縁膜である。絶縁膜１３ｂは、基板１２ｂの上面に設けられる。絶縁膜１４ｂは、基板１２ｂの下面に設けられる。

【0015】

半導体チップ１１ｂ、１１ｃは、貼合面Ｓ２で貼合されている。

【0016】

半導体チップ１１ｃは、基板１２ｃと、絶縁膜１３ｃ、１４ｃと、を有する。基板１２ｃは、半導体基板である。基板１２ｃの材料は、例えば、シリコン（Ｓｉ）である。絶縁膜１３ｃ、１４ｃは、例えば、シリコン酸化膜等の絶縁膜である。絶縁膜１３ｃは、基板１２ｃの上面に設けられる。絶縁膜１４ｃは、基板１２ｃの下面に設けられる。

【0017】

半導体チップ１１ｃおよびインターポーザ２０は、貼合面Ｓ３で貼合されている。

【0018】

また、図１に示す例では、半導体チップ１１ａ～１１ｃは、金属パッド１６をさらに有する。金属パッド１６は、貼合面Ｓ１～Ｓ３で露出するように、絶縁膜１３ａ、１３ｂ、１４ｂ、１３ｃ、１４ｃ内に設けられる。金属パッド１６の材料は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）である。

【0019】

金属パッド１６は、アクティブパッド１６１と、アライメントマーク１６２と、ダミーパッド１６３と、を有する。

【0020】

アクティブパッド１６１は、隣接する半導体チップの貫通電極（柱状電極）１５を電気的に接続する。アクティブパッド１６１は、半導体装置１内の半導体素子と電気的に接続される。アクティブパッド１６１は、半導体装置１を動作させるための信号および電力の伝達用に使用されるパッドである。

【0021】

アライメントマーク１６２は、隣接する半導体チップの貼合の際の位置合わせを行うために設けられる。

【0022】

半導体チップ１１ｂのアライメントマーク１６２は、貼合面Ｓ２のマーク領域Ｒｍに設けられる。半導体チップ１１ｃのアライメントマーク１６２は、半導体チップ１１ｂのアライメントマーク１６２に対応して貼合面Ｓ２に設けられる。

【0023】

ダミーパッド１６３は、半導体装置１の動作には寄与しない金属パッドである。ダミーパッド１６３は、貼合面における金属パッド１６の密度を調整するために配置される。ダミーパッド１６３は、例えば、ＣＭＰ（Chemical Mechanical Polishing）の際の過研磨および金属パッド１６のディッシング等を抑制するために設けられる。

【0024】

半導体チップ１１ｂの複数のダミーパッド１６３は、マーク領域Ｒｍとは異なる貼合面Ｓ２のダミー領域Ｒｄに設けられる。半導体チップ１１ｃの複数のダミーパッド１６３は、半導体チップ１１ｃのアライメントマーク１６２とは異なる貼合面Ｓ２の領域に設けられる。

【0025】

尚、半導体チップは、３段に限られず、２段または４段以上に積層されてもよい。また、半導体チップ１１ａ、１１ｂ、１１ｃの構成の詳細については、図２Ｂを参照して、後で説明する。

【0026】

インターポーザ２０は、メモリチップ積層体１０の下方に設けられ、最下層の半導体チップ１１ｃと貼合されている。インターポーザ２０は、基板２２と、絶縁膜２３、２４と、を有する。基板２２の材料は、例えば、シリコン（Ｓｉ）である。絶縁膜２３、２４は、例えば、シリコン酸化膜等の絶縁膜である。この場合、インターポーザ２０は、シリコンインターポーザである。また、インターポーザ２０は、貫通電極２５および金属パッド２６を有する。金属パッド２６は、インターポーザ２０の上面および下面に設けられる。貫通電極２５は、金属パッド２６と電気的に接続されている。

【0027】

尚、インターポーザ２０の構成の詳細については、図２Ａを参照して、後で説明する。

【0028】

ＩＦチップ３０は、メモリチップ積層体１０を構成する複数の半導体チップ１１ａ～１１ｃと外部デバイス（図示せず）との間でデータ通信を行うためのインターフェース回路（ＩＦ回路）を備えている。ＩＦチップ３０は、インターポーザ２０と、内部接続端子であるバンプ（マイクロバンプ）ＭＢＰ等を介して接続されている。ＩＦチップ３０は、インターポーザ２０の配線層５０側の面に配置されている。但し、ＩＦチップ３０は、図１の位置に限定されず、例えば、メモリチップ積層体１０の半導体チップ１１ａ～１１ｃ間等に配置されてもよいし、ＩＦチップ３０自体は設けずに、ＩＦ回路を半導体チップ１１ａ～１１ｃ内に搭載してもよい。ＩＦチップ３０の幅は、半導体チップ１１ａ～１１ｃ（メモリチップ積層体１０）の幅より小さくなっている。

【0029】

配線層５０は、インターポーザ２０およびＩＦチップ３０の下方に設けられている。配線層５０は、内部接続端子であるバンプ（ラージバンプ）ＬＢＰを介して、インターポーザ２０と接続されている。配線層５０のインターポーザ２０と反対側の面には、外部接続端子であるバンプＢＰが設けられている。バンプＢＰは、配線層５０内の配線網（図示せず）を介して、バンプＬＢＰと電気的に接続されている。本図のように半導体装置１をＢＧＡ（Ball Grid Array）パッケージとして使用する場合、バンプＢＰは、はんだボール、はんだメッキ、Ａｕメッキ等を有する突起端子で構成される。但し、本実施形態の半導体装置１は、バンプＢＰとして金属ランドを設けたＬＧＡ（Land Grid Array）型やＣＳＰ（Chip Size Package）型等の他の半導体パッケージにも適用できる。

【0030】

配線層５０は、例えば、絶縁樹脂基板または絶縁樹脂層の表面及び内部に配線網（図示せず）を設けたものである。配線層５０としては、具体的には、ガラス－エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の絶縁樹脂を使用したプリント配線板（多層プリント基板等）が用いられる。尚、配線層５０としては、インターポーザ、配線基板、パッケージ基板、または、チップもしくはインターポーザ上に直接形成される再配線層も含まれる。

【0031】

樹脂４２は、メモリチップ積層体１０を覆うように設けられる。樹脂４５は、樹脂４２およびインターポーザ２０を覆うように設けられ、また、インターポーザ２０と配線層５０との間に設けられている。

【0032】

樹脂４２及び４５は、例えば、熱硬化性樹脂である。熱硬化性樹脂としては、例えば、エポキシ系樹脂、アクリル系樹脂、アミン系樹脂、シリコーン系樹脂、ポリイミド系樹脂等にシリカ等の充填材（フィラー）を混合したものが用いられる。樹脂４２と樹脂４５とは、例えば、成分が異なる材料が用いられる。樹脂４２は、例えば、エポキシ系樹脂であり、フィラー粒子の小さな材料、液状の浸透し易い材料が望ましい。樹脂４５は、例えば、エポキシ系樹脂であり、フィラー粒子が大きく、熱膨張係数がメモリチップ積層体１０、インターポーザ２０、およびＩＦチップ３０の材料に近い材料が望ましい。このように、樹脂４２と樹脂４５は、同じエポキシ系樹脂であっても、成分が異なることが望ましい。但し、樹脂４２と樹脂４５は、同じ成分の同じ材料であってもよい。

【0033】

次に、インターポーザ２０および半導体チップ１１ａ、１１ｂ、１１ｃの詳細ついて説明する。

【0034】

図２Ａは、第１実施形態によるインターポーザ２０の構成の一例を示す図である。図２Ａは、図１に示すインターポーザ２０を紙面下方から見た図である。尚、金属パッド２６の数および配置等は、図２Ａに示す例に限られない。

【0035】

インターポーザ２０の中心部には、バンプＭＢＰと接続される金属パッド２６が設けられる。インターポーザ２０の中心部の金属パッド２６の一部は、貫通電極２５を介して、半導体チップ１１ａ、１１ｂ、１１ｃと接続される。バンプＭＢＰと接続される金属パッド２６の周囲には、バンプＬＢＰと接続される金属パッド２６が設けられる。

【0036】

図２Ｂは、第１実施形態による半導体チップ１１ａ、１１ｂ、１１ｃの構成の一例を示す図である。図２Ｂは、図１に示す半導体チップ１１ａ、１１ｂ、１１ｃを紙面下方から見た図である。尚、図２Ｂでは、アクティブパッド１６１は示されているが、アライメントマーク１６２およびダミーパッド１６３は省略されている。尚、アクティブパッド１６１の数および配置等は、図２Ｂに示す例に限られない。

【0037】

半導体チップ１１ａ、１１ｂ、１１ｃの中心部には、アクティブパッド１６１が設けられる。半導体チップ１１ａ、１１ｂ、１１ｃの中心部は、アクティブ領域Ｒａである。

【0038】

アクティブ領域Ｒａの周囲は、マーク領域Ｒｍおよびダミー領域Ｒｄである。マーク領域Ｒｍには、アライメントマーク１６２が設けられる。ダミー領域Ｒｄには、ダミーパッド１６３が設けられる。

【0039】

次に、マーク領域Ｒｍ内のアライメントマーク１６２、および、ダミー領域Ｒｄ内のダミーパッド１６３の詳細について説明する。

【0040】

図３は、第１実施形態によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。尚、図３は、図２Ｂにおける半導体チップ１１ａ、１１ｂ、１１ｃの角部の破線枠Ｄを拡大した図でもある。

【0041】

ダミーパッド１６３は、図３において、マーク領域Ｒｍ以外の領域であるダミー領域Ｒｄに設けられる。ダミーパッド１６３は、例えば、略正方形の形状を有する。ダミーパッド１６３は、例えば、格子状に配置されている。

【0042】

ダミーパッド１６３のＸ方向のサイズＡｘは、例えば、約５μｍである。ダミーパッド１６３のＹ方向のサイズＡｙは、例えば、約５μｍである。ダミーパッド１６３間のＸ方向のピッチＢｘは、例えば、約５μｍである。ダミーパッド１６３間のＹ方向のピッチＢｙは、例えば、約５μｍである。

【0043】

尚、ピッチＢｘは、Ｘ方向に沿った、隣接する２つのダミーパッド１６３の対向する端部間の距離を示す。ピッチＢｙは、Ｙ方向に沿った、隣接する２つのダミーパッド１６３の対向する端部間の距離を示す。

【0044】

ダミー領域Ｒｄにおけるダミーパッド１６３の被覆率ＣＶ１は、サイズＡｘ、ＡｙおよびピッチＢｘ、Ｂｙを用いて、式１により表される。
ＣＶ１＝（Ａｘ×Ａｙ）÷｛（Ａｘ＋Ｂｘ）×（Ａｙ＋Ｂｙ）｝×１００ （式１）
被覆率ＣＶ１は、上記のサイズＡｘ、ＡｙおよびピッチＢｘ、Ｂｙを用いて計算され、例えば、約２５％である。

【0045】

アライメントマーク１６２は、マーク領域Ｒｍに設けられる。アライメントマーク１６２は、複数のアライメントパッド１６２ｐを有する。アライメントパッド１６２ｐは、例えば、略正方形の形状を有する。アライメントパッド１６２ｐは、例えば、格子状に配置されている。

【0046】

アライメントパッド１６２ｐのＸ方向のサイズＣｘは、例えば、約２．５μｍである。アライメントパッド１６２ｐのＹ方向のサイズＣｙは、例えば、約２．５μｍである。アライメントパッド１６２ｐ間のＸ方向のピッチＤｘは、例えば、約２．５μｍである。アライメントパッド１６２ｐ間のＹ方向のピッチＤｙは、例えば、約２．５μｍである。

【0047】

尚、ピッチＤｘは、Ｘ方向に沿った、隣接する２つのアライメントパッド１６２ｐの対向する端部間の距離を示す。ピッチＤｙは、Ｙ方向に沿った、隣接する２つのアライメントパッド１６２ｐの対向する端部間の距離を示す。

【0048】

マーク領域Ｒｍにおけるアライメントパッド１６２ｐ（アライメントマーク１６２）の被覆率ＣＶ２は、サイズＣｘ、ＣｙおよびピッチＤｘ、Ｄｙを用いて、式２により表される。
ＣＶ２＝（Ｃｘ×Ｃｙ）÷｛（Ｃｘ＋Ｄｘ）×（Ｃｙ＋Ｄｙ）｝×１００ （式２）
被覆率ＣＶ２は、上記のサイズＣｘ、ＣｙおよびピッチＤｘ、Ｄｙを用いて例えば、約２５％である。

【0049】

マーク領域Ｒｍにおけるアライメントマーク１６２の被覆率ＣＶ２は、ダミー領域Ｒｄにおけるダミーパッド１６３の被覆率ＣＶ１と略同じである。尚、被覆率について「略同じ」とは、必ずしも同じである必要はなく、ある程度の差を許容する。例えば、アライメントマーク１６２の被覆率ＣＶ２と、第１ダミーパッドの被覆率ＣＶ１と、の差は、小さいほど好ましい。これにより、ＣＭＰにより金属パッド１６を形成する際の過研磨およびディッシング等を抑制することができる。この結果、チップ同士をより適切に貼合することができる。

【0050】

また、アライメントパッド１６２ｐおよびダミーパッド１６３のいずれか一方は、他方よりもサイズが大きく、かつ、ピッチが大きい。これにより、マーク領域Ｒｍとダミー領域Ｒｄとの境界を認識しやすくすることができ、アライメントマーク１６２を認識しやすくすることができる。図３に示す例では、アライメントパッド１６２ｐのサイズは、ダミーパッド１６３のサイズよりも小さい。アライメントパッド１６２ｐ間のピッチは、ダミーパッド１６３間のピッチよりも小さい。

【0051】

次に、アライメントマーク１６２およびダミーパッド１６３の配置方法について説明する。

【0052】

図４Ａ～図４Ｃは、第１実施形態によるアライメントマーク１６２の配置方法の一例を示す断面図である。図４Ａ～４Ｃは、半導体チップ１１ｂの絶縁膜１４ｂにアライメントマーク１６２およびダミーパッド１６３を形成する場合の例を示す。

【0053】

まず、図４Ａに示すように、半導体チップ１１ｂの絶縁膜１４ｂの第１領域に凹部１４３を形成するとともに、絶縁膜１４ｂの第２領域に凹部１４４を形成する。第１領域は、マーク領域Ｒｍに対応する領域である。第２領域は、ダミー領域Ｒｄに対応する領域である。尚、図４Ａに示す例では、アクティブ領域Ｒａに対応する領域に、貫通孔１４１および凹部１４２も形成されている。

【0054】

次に、図４Ｂに示すように、絶縁膜１４ｂ上、並びに、貫通孔１４１および凹部１４２～１４４の内部に、導電体１４５を形成する。導電体１４５は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）を含む。

【0055】

次に、図４Ｃに示すように、絶縁膜１４ｂが露出するまで導電体１４５を研磨する。研磨は、例えば、ＣＭＰにより行われる。これにより、マーク領域Ｒｍに設けられるアライメントマーク１６２、および、ダミー領域Ｒｄに設けられるダミーパッド１６３が形成される。尚、図４Ｃに示す例では、貫通電極１５およびアクティブパッド１６１も形成されている。

【0056】

次に、半導体装置１の製造方法について説明する。

【0057】

図５は、第１実施形態による半導体装置１の製造方法の一例を示す図である。

【0058】

図４Ａ～図４Ｃと同様の工程により、半導体チップ１１ｂの第１面に、アライメントマーク１６２およびダミーパッド１６３が形成される。同様に、半導体チップ１１ｃの第２面にもアライメントマーク１６２およびダミーパッド１６３が形成される。

【0059】

半導体チップ１１ｂのアライメントマーク１６２、および、半導体チップ１１ｃのアライメントマーク１６２に基づいて、半導体チップ１１ｃの第１面と、半導体チップ１１ｂの第２面と、を貼り合わせる。

【0060】

図５に示す例では、例えば、画像認識を用いて２つの半導体チップ１１ｂ、１１ｃの位置合わせを行う。位置合わせ装置に含まれるカメラは、例えば、半導体チップ１１ｂ、１１ｃの間に挿入され、半導体チップ１１ｂ、１１ｃのそれぞれの面を撮像する。撮像された画像から、アライメントマーク１６２が認識される。画像認識は、例えば、機械学習等のＡＩ（（Artificial Intelligence）技術を用いて行われてもよい。認識されたアライメントマーク１６２に基づいて、位置合わせが行われる。

【0061】

その後、貼合アニールを行うことによって、半導体チップ１１ｂ、１１ｃの貼合が行われる。これにより、半導体チップ１１ｂのアライメントマーク１６２、および、半導体チップ１１ｃのアライメントマーク１６２が接合されるとともに、半導体チップ１１ｂのダミーパッド１６３、および、半導体チップ１１ｃのダミーパッド１６３が接合される。

【0062】

以上のように、第１実施形態によれば、マーク領域Ｒｍにおけるアライメントマーク１６２の被覆率は、ダミー領域Ｒｄにおけるダミーパッド１６３の被覆率と略同じである。これにより、ＣＭＰにおいてディッシングを抑制することができる。この結果、チップ同士をより適切に接合することができる。

【0063】

また、隣接する半導体チップの貫通電極１５間には、バンプ等が設けられない。半導体チップ表面に露出する金属パッド１６（配線）同士が接合されることにより、半導体チップが貼合される。これにより、メモリチップ積層体１０をより薄くすることができる。

【0064】

また、図３に示すアライメントマーク１６２は、Ｌ字状である。アライメントマーク１６２は、貼合面Ｓ２に平行な軸に対して非対称であることが好ましい。これにより、上下左右を識別することができる。

【0065】

（比較例）
図６は、比較例によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。比較例では、アライメントマーク１６２付近に、ダミー禁止領域が設けられる点で、第１実施形態とは異なっている。

【0066】

アライメントマーク１６２の認識は、例えば、図５を参照して説明したように、アライメントマーク１６２を撮像（光学的に測定）した後、画像認識によって行われる。アライメントマーク１６２の認識精度を向上させるために、アライメントマーク１６２の周囲に、ダミーパッド１６３が設けられないダミー禁止領域Ｒｍａが設けられる場合がある。しかし、ダミー禁止領域Ｒｍａにおけるアライメントマーク１６２の被覆率が低いため、ＣＭＰにおいてアライメントマーク１６２のディッシングの影響が大きくなってしまう可能性がある。ディッシングの影響が大きい場合、熱処理によってアライメントマーク１６２が膨張しても、対向するアライメントマーク１６２との接合が適切に行われずに空隙が生じてしまう可能性がある。

【0067】

これに対して、第１実施形態では、ダミー禁止領域Ｒｍａが設けられない。例えば、アライメントマーク１６２の周囲において、アライメントマーク１６２とダミーパッド１６３との間の距離は、ダミーパッド１６３間の距離と同程度である。すなわち、アライメントマーク１６２の付近までダミーパッド１６３が設けられ、アライメントマーク１６２およびその周辺のダミー領域Ｒｄにおける被覆率が、より均一になる。これにより、アライメントマーク１６２のディッシングを抑制することができる。この結果、チップ同士をより適切に貼合することができる。

【0068】

また、第１実施形態では、マーク領域Ｒｍにおける複数のアライメントパッド１６２ｐは、ダミー領域Ｒｄにおける複数のダミーパッドとは異なるコントラストを有する。ダミー禁止領域Ｒｍａが設けられない場合であっても、マーク領域Ｒｍとダミー領域Ｒｄとの間のコントラスト（テクスチャ）の差により、マーク領域Ｒｍとダミー領域Ｒｄとの境界を認識しやすくすることができる。この結果、アライメントマーク１６２を認識しやすくすることができる。

【0069】

（第２実施形態）
図７は、第２実施形態によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。第２実施形態は、アライメントパッド１６２ｐとダミーパッド１６３との間におけるサイズの大小関係が逆になっている点で、第１実施形態とは異なっている。

【0070】

図７に示す例では、アライメントパッド１６２ｐのサイズは、ダミーパッド１６３のサイズよりも大きい。アライメントパッド１６２ｐ間のピッチは、ダミーパッド１６３間のピッチよりも大きい。

【0071】

ダミーパッド１６３のＸ方向のサイズＡｘは、例えば、約２．５μｍである。ダミーパッド１６３のＹ方向のサイズＡｙは、例えば、約２．５μｍである。ダミーパッド１６３間のＸ方向のピッチＢｘは、例えば、約２．５μｍである。ダミーパッド１６３間のＹ方向のピッチＢｙは、例えば、約２．５μｍである。

【0072】

ダミー領域Ｒｄにおけるダミーパッド１６３の被覆率ＣＶ１は、サイズＡｘ、ＡｙおよびピッチＢｘ、Ｂｙを用いて、式１により表される。被覆率ＣＶ１は、上記のサイズＡｘ、ＡｙおよびピッチＢｘ、Ｂｙを用いて計算され、例えば、約２５％である。

【0073】

アライメントパッド１６２ｐのＸ方向のサイズＣｘは、例えば、約５μｍである。アライメントパッド１６２ｐのＹ方向のサイズＣｙは、例えば、約５μｍである。アライメントパッド１６２ｐ間のＸ方向のピッチＤｘは、例えば、約５μｍである。アライメントパッド１６２ｐ間のＹ方向のピッチＤｙは、例えば、約５μｍである。

【0074】

マーク領域Ｒｍにおけるアライメントパッド１６２ｐ（アライメントマーク１６２）の被覆率ＣＶ２は、サイズＣｘ、ＣｙおよびピッチＤｘ、Ｄｙを用いて、式２により表される。被覆率ＣＶ２は、上記のサイズＣｘ、ＣｙおよびピッチＤｘ、Ｄｙを用いて計算され、例えば、約２５％である。

【0075】

第２実施形態においても、アライメントマーク１６２の被覆率ＣＶ２は、ダミーパッド１６３の被覆率ＣＶ１と略同じである。これにより、チップ同士をより適切に貼合することができる。また、アライメントマーク１６２は、第１実施形態において説明したように、マーク領域Ｒｍとダミー領域Ｒｄとの間のコントラストの違いによって認識される。

【0076】

図８は、第２実施形態によるマーク領域Ｒｍおよびダミー領域Ｒｄの一例を示す図である。図８の左側は、図８の右側の一部を拡大した拡大図である。

【0077】

図８に示すように、マーク領域Ｒｍとダミー領域Ｒｄとの境界において、アライメントパッド１６２ｐとダミーパッド１６３との間の距離は、アライメントパッド１６２ｐ間のピッチ、または、ダミーパッド１６３間のピッチと同程度である。上記のように、コントラストの違いにより、アライメントマーク１６２を認識することができる。

【0078】

図９は、第２実施形態による被覆率算出範囲の一例を示す図である。

【0079】

図９に示す例では、４つの範囲ＤＲＣ１～ＤＲＣ４が示されている。範囲ＤＲＣ１～４は、金属パッド１６の被覆率の算出が行われる被覆率算出範囲（デザインルールチェックボックス）の例である。尚、範囲ＤＲＣ２は、範囲ＤＲＣ１に対してＸ方向（図９の紙面左右方向）に近接する位置における被覆率算出範囲の例を示す。範囲ＤＲＣ３、ＤＲＣ４は、被覆率算出範囲のサイズを説明するための例である。

【0080】

被覆率算出範囲のサイズが極端に小さい場合、金属パッド１６の被覆率は、極端に小さい値、または、極端に大きい値になってしまう可能性がある。図９に示す範囲ＤＲＣ４のサイズは、アライメントパッド１６２ｐまたはダミーパッド１６３のサイズと同程度である。図９に示す範囲ＤＲＣ４にはアライメントパッド１６２ｐおよびダミーパッド１６３が含まれないため、被覆率は約０％である。

【0081】

被覆率算出範囲は、アライメントパッド１６２ｐまたはダミーパッド１６３の最大長辺の所定数倍のサイズを有することが好ましい。

【0082】

図９に示す範囲ＤＲＣ３の１辺のサイズは、ダミーパッド１６３の１辺の約４倍である。範囲ＤＲＣ３に対するダミーパッド１６３の被覆率は、例えば、約２５％である。しかし、このサイズでも測定する場所によっては、被覆率が安定しないことがある。そこで、後述するＤＲＣ１、ＤＲＣ２のように被覆率算出範囲の１辺のサイズは、例えば、ダミーパッド１６３の最大長辺の約１０倍～２０倍程度が好ましい。

【0083】

被覆率算出範囲を被覆率算出範囲の１辺の所定数分の１移動させた位置ごとにおける、被覆率算出範囲に対する、アライメントマーク１６２およびダミーパッド１６３の被覆率は、例えば、約２５±２０％の範囲内であると好ましい。

【0084】

図９に示す範囲ＤＲＣ１、ＤＲＣ２の１辺のサイズは、例えば、ダミーパッド１６３の１辺の約２０倍、または、アライメントパッド１６２ｐの１辺の約１０倍である。範囲ＤＲＣ１、ＤＲＣ２のそれぞれには、アライメントマーク１６２およびダミーパッド１６３の両方が含まれる。範囲ＤＲＣ２は、範囲ＤＲＣ１を図９の紙面右方向に、範囲ＤＲＣ１の１辺の約２分の１程度移動させた範囲を示す。すなわち、デザインルールチェックのステップピッチは、範囲ＤＲＣ１の１辺の約２分の１程度である。ステップピッチごとに範囲ＤＲＣ１を移動させ、範囲ＤＲＣ１がいずれの位置であっても被覆率が約２５±２０％の範囲内にあるように、アライメントパッド１６２ｐおよびダミーパッド１６３が設計される。

【0085】

第２実施形態のように、アライメントパッド１６２ｐとダミーパッド１６３との間におけるサイズの大小関係が逆になっていてよい。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0086】

（第３実施形態）
図１０は、第３実施形態によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。第３実施形態は、アライメントパッド１６２ｐ間にダミーパッド１６３がさらに設けられている点で、第２実施形態とは異なっている。

【0087】

ダミーパッド１６３は、アライメントパッド１６２ｐ間の隙間を埋めるようにさらに設けられる。

【0088】

第３実施形態のように、ダミーパッド１６３がアライメントパッド１６２ｐ間にさらに設けられてもよい。第３実施形態による半導体装置１は、第２実施形態と同様の効果を得ることができる。

【0089】

（第４実施形態）
図１１は、第４実施形態によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。第４実施形態では、第３実施形態と比較して、ダミーパッド１６３の配置が異なっている。

【0090】

アライメントパッド１６２ｐおよびダミーパッド１６３の少なくとも一方は、三角形の格子状に配置される。図１１に示す例では、ダミーパッド１６３は、三角形の格子状に配置されている。

【0091】

Ｙ方向に沿ったダミーパッド１６３は、Ｘ方向に、ダミーパッド１６３間のピッチの約２分の１交互にずれて配置されている。これにより、マーク領域Ｒｍとダミー領域Ｒｄとの境界を認識しやすくすることができる。また、ＸＹ面内におけるダミーパッド１６３間の距離をより均一にすることができる。

【0092】

第４実施形態のように、ダミーパッド１６３の配置が変更されてもよい。第４実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。

【0093】

尚、図１１に示す例では、ダミーパッド１６３は、アライメントパッド１６２ｐ間に配置されている。しかし、ダミーパッド１６３は、図７に示すように、アライメントパッド１６２ｐ間に配置されていなくてもよい。また、図３に示すように、アライメントパッド１６２ｐのサイズがダミーパッド１６３よりも小さい場合、アライメントパッド１６２ｐが三角形の格子状に配置されていてもよい。

【0094】

（第５実施形態）
図１２は、第５実施形態によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。第５実施形態では、第２実施形態と比較して、アライメントパッド１６２ｐの形状が異なっている。

【0095】

アライメントパッド１６２ｐの形状は、ダミーパッド１６３の形状とは異なっている。図１２に示す例では、アライメントパッド１６２ｐの形状は、略矩形である。

【0096】

アライメントパッド１６２ｐのＸ方向のサイズＣｘは、例えば、約１２．５μｍである。アライメントパッド１６２ｐのＹ方向のサイズＣｙは、例えば、約３μｍである。アライメントパッド１６２ｐ間のＸ方向のピッチＤｘは、例えば、約２．５μｍである。アライメントパッド１６２ｐ間のＹ方向のピッチＤｙは、例えば、約７μｍである。

【0097】

マーク領域Ｒｍにおけるアライメントパッド１６２ｐ（アライメントマーク１６２）の被覆率ＣＶ２は、サイズＣｘ、ＣｙおよびピッチＤｘ、Ｄｙを用いて、式２により表される。被覆率ＣＶ２は、例えば、約２５％である。

【0098】

アライメントパッド１６２ｐとダミーパッド１６３との間の形状の差により、アライメントマーク１６２をさらに認識しやすくすることができる。

【0099】

第５実施形態のように、アライメントパッド１６２ｐの形状が変更されてもよい。第５実施形態による半導体装置１は、第２実施形態と同様の効果を得ることができる。

【0100】

尚、アライメントパッド１６２ｐに限られず、ダミーパッド１６３の形状が変更されてもよい。

【0101】

（第６実施形態）
図１３は、第６実施形態によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。第６実施形態では、第１実施形態と比較して、アライメントパッド１６２ｐおよびダミーパッド１６３の配置が異なっている。

【0102】

アライメントパッド１６２ｐは、２つ以上のアライメントパッド１６２ｐで構成されるパターンＡにより配置される。パターンＡは、例えば、Ｘ字状である。複数のアライメントパッド１６２ｐは、パターンＡごとに、マーク領域Ｒｍに配置される。

【0103】

ダミーパッド１６３は、２つ以上のダミーパッド１６３で構成されるパターンＢにより配置される。パターンＢは、例えば、十字状である。複数のダミーパッド１６３は、パターンＢごとに、ダミー領域Ｒｄに配置される。

【0104】

パターンＡにおけるアライメントパッド１６２ｐの被覆率は、パターンＢにおけるダミーパッド１６３の被覆率と略同じである。図１３に示す例では、アライメントパッド１６２ｐのサイズは、ダミーパッド１６３のサイズと略同じである。パターンＡに含まれるアライメントパッド１６２ｐの数、および、パターンＢに含まれるダミーパッド１６３の数は、同じ５個である。従って、パターンＡとパターンＢとの間において、面積が略同じであるため、被覆率も略同じである。

【0105】

図１３に示す例では、パターンＡは、３カ所に分かれて配置されている。パターンＡとパターンＢとの境界によって、アライメントマーク１６２の境界を認識することができる。すなわち、パターン（集合体）の並び方の差によって、アライメントマーク１６２を認識することができる。

【0106】

また、第６実施形態では、アライメントパッド１６２ｐのサイズがダミーパッド１６３のサイズと略同じであるため、ＣＭＰによる研磨をより均一にすることができる。

【0107】

尚、図１３に示すパターンの数は、パターンＡのアライメントパッド１６２ｐ、および、パターンＢのダミーパッド１６３のそれぞれで１つずつである。しかし、例えば、アライメントパッド１６２ｐおよびダミーパッド１６３の一方が、複数のパターンの組み合わせで配置されてもよい。

【0108】

第６実施形態のように、アライメントパッド１６２ｐおよびダミーパッド１６３の配置が変更されてもよい。第６実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。

【0109】

（第６実施形態の変形例）
図１４は、第６実施形態の変形例によるアライメントマーク１６２およびダミーパッド１６３の構成の一例を示す図である。第６実施形態の変形例では、第６実施形態と比較して、パターンＡ、Ｂの配置が異なっている。

【0110】

図１４に示す例では、複数のパターンＡが連なるように並べて配置されることにより、Ｌ字状のアライメントマーク１６２が構成される。

【0111】

第６実施形態の変形例のように、パターンＡ、Ｂの配置が変更されてもよい。第６実施形態の変形例による半導体装置１は、第６実施形態と同様の効果を得ることができる。

【0112】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0113】

１ 半導体装置、１１ａ～１１ｃ 半導体チップ、１４ｂ 絶縁膜、１４１ 貫通孔、１４２～１４４ 凹部、１４５ 導電体、１５ 貫通電極、１６ 金属パッド、１６１ アクティブパッド、１６２ アライメントマーク、１６２ｐ アライメントパッド、１６３ ダミーパッド、５０ 配線層、Ａｘ サイズ、Ａｙ サイズ、Ｂｘ ピッチ、Ｂｙ ピッチ、Ｃｘ サイズ、Ｃｙ サイズ、Ｄｘ ピッチ、Ｄｙ ピッチ、ＣＶ１ 被覆率、ＣＶ２ 被覆率、ＤＲＣ１～ＤＲＣ４ 範囲、Ｒａ アクティブ領域、Ｒｍ マーク領域、Ｒｄ ダミー領域、Ｓ１～Ｓ３ 貼合面

【図1】

【図2A】

【図2B】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】