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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024025421
(43)【公開日】2024-02-26
(54)【発明の名称】メモリシステムおよび制御方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20240216BHJP
G06F 12/02 20060101ALI20240216BHJP
G11C 16/04 20060101ALI20240216BHJP
G11C 11/56 20060101ALI20240216BHJP
【ＦＩ】
G06F12/00 550Z
G06F12/00 597U
G06F12/00 564A
G06F12/02 510A
G11C16/04 170
G11C11/56 210
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022128848
(22)【出願日】2022-08-12
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】野田 優子
(72)【発明者】
【氏名】渡辺 究
(72)【発明者】
【氏名】齋藤 正宏
(72)【発明者】
【氏名】高井 良貴
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160AA10
5B160CC00
5B160NA02
5B225BA01
5B225BA19
5B225CA11
5B225DB02
5B225DB21
5B225DD06
5B225EA05
5B225FA01
(57)【要約】
【課題】データリテンションによる信頼性悪化を抑制することができるメモリシステムを提供する。
【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、複数のメモリセルを有する。コントローラは、複数のメモリセルの第１のメモリセルに対するデータの書き込みを、第１のメモリセルへの第１プログラムによる書き込みと、第１のメモリセルへの第２プログラムによる書き込みとの２段階で実行する。コントローラは、第１のメモリセルへの第１プログラムによる書き込みの時刻を含む時刻情報を記録する。コントローラは、時刻情報に基づき、第１プログラムによる書き込みからの経過時間が第１閾値未満とならないように第１のメモリセルへの第２プログラムによる書き込みのタイミングを制御する。
【選択図】図１
【解決手段】実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、複数のメモリセルを有する。コントローラは、複数のメモリセルの第１のメモリセルに対するデータの書き込みを、第１のメモリセルへの第１プログラムによる書き込みと、第１のメモリセルへの第２プログラムによる書き込みとの２段階で実行する。コントローラは、第１のメモリセルへの第１プログラムによる書き込みの時刻を含む時刻情報を記録する。コントローラは、時刻情報に基づき、第１プログラムによる書き込みからの経過時間が第１閾値未満とならないように第１のメモリセルへの第２プログラムによる書き込みのタイミングを制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
複数のメモリセルを有する不揮発性メモリと、
前記複数のメモリセルの第１のメモリセルに対するデータの書き込みを、前記第１のメモリセルへの第１プログラムによる書き込みと、前記第１のメモリセルへの第２プログラムによる書き込みとの２段階で実行するコントローラと、
を具備し、
前記コントローラは、
前記第１のメモリセルへの前記第１プログラムによる書き込みの時刻を含む時刻情報を記録し、
前記時刻情報に基づき、前記第１プログラムによる書き込みからの経過時間が第１閾値未満とならないように前記第１のメモリセルへの前記第２プログラムによる書き込みのタイミングを制御する、
メモリシステム。
前記複数のメモリセルの第１のメモリセルに対するデータの書き込みを、前記第１のメモリセルへの第１プログラムによる書き込みと、前記第１のメモリセルへの第２プログラムによる書き込みとの２段階で実行するコントローラと、
を具備し、
前記コントローラは、
前記第１のメモリセルへの前記第１プログラムによる書き込みの時刻を含む時刻情報を記録し、
前記時刻情報に基づき、前記第１プログラムによる書き込みからの経過時間が第１閾値未満とならないように前記第１のメモリセルへの前記第２プログラムによる書き込みのタイミングを制御する、
メモリシステム。
【請求項2】
ホストと接続可能であり、
前記コントローラは、
前記不揮発性メモリの第１領域にメモリセルあたり１ビットのデータを保存し、前記第１領域とは異なる第２領域にメモリセルあたり複数のビットのデータを保存し、
前記ホストから書き込みを要求されたデータを前記第１領域に保存し、
前記第１領域に保存されているデータを前記第２領域へ移動する処理において、前記第２領域に含まれるメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第２領域に含まれるメモリセルへの前記第１プログラムによる書き込みからの経過時間が前記第１閾値未満とならないように制御する、
請求項１に記載のメモリシステム。
前記コントローラは、
前記不揮発性メモリの第１領域にメモリセルあたり１ビットのデータを保存し、前記第１領域とは異なる第２領域にメモリセルあたり複数のビットのデータを保存し、
前記ホストから書き込みを要求されたデータを前記第１領域に保存し、
前記第１領域に保存されているデータを前記第２領域へ移動する処理において、前記第２領域に含まれるメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第２領域に含まれるメモリセルへの前記第１プログラムによる書き込みからの経過時間が前記第１閾値未満とならないように制御する、
請求項１に記載のメモリシステム。
【請求項3】
前記不揮発性メモリは、複数のブロックを含み、
前記コントローラは、
Ｎ（Ｎは２以上の自然数）個のブロック中の有効データをＮ個未満のブロックに移動させて１個以上のフリーブロックを作成し、
前記Ｎ個のブロックに含まれる前記有効データを前記Ｎ個未満のブロックへ移動させる処理において、前記Ｎ個未満のブロックに含まれるメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第１プログラムによる書き込みからの経過時間が前記第１閾値未満とならないように制御する、
請求項１に記載のメモリシステム。
前記コントローラは、
Ｎ（Ｎは２以上の自然数）個のブロック中の有効データをＮ個未満のブロックに移動させて１個以上のフリーブロックを作成し、
前記Ｎ個のブロックに含まれる前記有効データを前記Ｎ個未満のブロックへ移動させる処理において、前記Ｎ個未満のブロックに含まれるメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第１プログラムによる書き込みからの経過時間が前記第１閾値未満とならないように制御する、
請求項１に記載のメモリシステム。
【請求項4】
前記不揮発性メモリは第１のワード線と第２のワード線とを含み、
前記コントローラは、
前記第１のワード線に接続されているメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第１プログラムによる書き込みからの経過時間が前記第１閾値未満とならないように制御する、
請求項１に記載のメモリシステム。
前記コントローラは、
前記第１のワード線に接続されているメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第１プログラムによる書き込みからの経過時間が前記第１閾値未満とならないように制御する、
請求項１に記載のメモリシステム。
【請求項5】
前記コントローラは、
前記第２のワード線に接続されているメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第１プログラムによる書き込みからの経過時間が前記第１閾値よりも短い第２閾値未満とならないように制御する、
請求項４に記載のメモリシステム。
前記第２のワード線に接続されているメモリセルへの前記第２プログラムによる書き込みのタイミングを、前記第１プログラムによる書き込みからの経過時間が前記第１閾値よりも短い第２閾値未満とならないように制御する、
請求項４に記載のメモリシステム。
【請求項6】
前記コントローラは、第１ワード線に接続されている第１メモリセルへの前記第２プログラムによる書き込みを実行しようとした場合において、前記第１メモリセルへの前記第１プログラムによる書き込みからの経過時間が前記第１閾値未満である場合、前記第１メモリセルへの前記第２プログラムによる書き込みよりも後での実行が予定されている、第２ワード線に接続されている第２メモリセルへの前記第１プログラムによる書き込みを実行する請求項１に記載のメモリシステム。
【請求項7】
前記不揮発性メモリは、各々が複数のブロックと複数のワード線とを含む複数のチップを含み、
前記コントローラは、
第１のチップに含まれる前記複数のブロックのそれぞれに含まれる第１のワード線に接続されている複数の第１メモリセルへの前記第１プログラムによる書き込みを実行し、
前記複数の第１メモリセルへの前記第１プログラムによる書き込みの後、前記複数の第１メモリセルへの前記第２プログラムによる書き込みを実行する、
請求項１に記載のメモリシステム。
前記コントローラは、
第１のチップに含まれる前記複数のブロックのそれぞれに含まれる第１のワード線に接続されている複数の第１メモリセルへの前記第１プログラムによる書き込みを実行し、
前記複数の第１メモリセルへの前記第１プログラムによる書き込みの後、前記複数の第１メモリセルへの前記第２プログラムによる書き込みを実行する、
請求項１に記載のメモリシステム。
【請求項8】
前記コントローラは、ブロックごとのメモリセルへの書き込みでは前記第２プログラムによる書き込み時における前記第１プログラムによる書き込み時からの経過時間が前記第１閾値未満となる場合に、前記複数のブロックを跨いだメモリセルへの書き込みを実行する請求項７に記載のメモリシステム。
【請求項9】
前記不揮発性メモリは、各々が複数のブロックと複数のワード線とを含む複数のチップを含み、
前記コントローラは、
Ｍ（Ｍは２以上の自然数）個のチップのそれぞれから１つずつブロックを選択して前記選択したＭ個のブロックを１つの論理ブロックとして管理し、
第１の論理ブロックに含まれるＭ個のブロックのそれぞれに含まれる第１のワード線に接続されている複数の第１メモリセルへの前記第１プログラムによる書き込みを実行し、
前記複数の第１メモリセルへの前記第１プログラムによる書き込みの後、前記第１の論理ブロックとは別の第２の論理ブロックに含まれるＭ個のブロックのそれぞれに含まれる第１のワード線に接続されている複数の第２メモリセルへの前記第１プログラムによる書き込みを実行し、
前記複数の第２メモリセルへの前記第１プログラムによる書き込みの後、前記複数の第１メモリセルへの前記第２プログラムによる書き込みを実行する、
請求項１に記載のメモリシステム。
前記コントローラは、
Ｍ（Ｍは２以上の自然数）個のチップのそれぞれから１つずつブロックを選択して前記選択したＭ個のブロックを１つの論理ブロックとして管理し、
第１の論理ブロックに含まれるＭ個のブロックのそれぞれに含まれる第１のワード線に接続されている複数の第１メモリセルへの前記第１プログラムによる書き込みを実行し、
前記複数の第１メモリセルへの前記第１プログラムによる書き込みの後、前記第１の論理ブロックとは別の第２の論理ブロックに含まれるＭ個のブロックのそれぞれに含まれる第１のワード線に接続されている複数の第２メモリセルへの前記第１プログラムによる書き込みを実行し、
前記複数の第２メモリセルへの前記第１プログラムによる書き込みの後、前記複数の第１メモリセルへの前記第２プログラムによる書き込みを実行する、
請求項１に記載のメモリシステム。
【請求項10】
不揮発性メモリが有する複数のメモリセルの第１のメモリセルに対するデータの書き込みを、前記第１のメモリセルへの第１プログラムによる書き込みと、前記第１のメモリセルへの第２プログラムによる書き込みとの２段階で実行するコントローラの制御方法であって、
前記第１のメモリセルへの前記第１プログラムによる書き込みの時刻を含む時刻情報を記録し、
前記時刻情報に基づき、前記第１プログラムによる書き込みからの経過時間が第１閾値未満とならないように前記第１のメモリセルへの前記第２プログラムによる書き込みのタイミングを制御する、
制御方法。
前記第１のメモリセルへの前記第１プログラムによる書き込みの時刻を含む時刻情報を記録し、
前記時刻情報に基づき、前記第１プログラムによる書き込みからの経過時間が第１閾値未満とならないように前記第１のメモリセルへの前記第２プログラムによる書き込みのタイミングを制御する、
制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムおよび制御方法に関する。
【背景技術】
【0002】
たとえばＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）といったメモリシステムに搭載されるＮＡＮＤ型フラッシュメモリにおいては、データを保持するメモリセルの微細化が進んでいる。また、１つのメモリセルに複数ビットで構成される多値データを書き込む技術も、ＭＬＣ（Ｍｕｌｔｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）［２ビット］、ＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）［３ビット］、ＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）［４ビット］と進化している。なお、１つのメモリセルへの１ビットのデータの書き込みは、ＳＬＣ（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）と称される。
【0003】
一方で、ＱＬＣは、ＳＬＣやＴＬＣと比較して、データリテンションによる信頼性悪化（時間の経過に伴う誤り率（ＢＥＲ：Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）の増加）が速い。そのため、メモリシステムにおいて内部的に実行することが求められる信頼性対策のためのバックグラウンド処理の負担が大きい。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許出願公開第２０２１／００６４２８５号明細書
【特許文献2】特許第５４８０７１４号公報
【特許文献3】米国特許出願公開第２０２１／０２６４９６８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の１つの実施形態は、データリテンションによる信頼性悪化を抑制することができるメモリシステムおよび制御方法を提供する。
【課題を解決するための手段】
【0006】
実施形態によれば、メモリシステムは、不揮発性メモリと、コントローラと、を具備する。不揮発性メモリは、複数のメモリセルを有する。コントローラは、複数のメモリセルの第１のメモリセルに対するデータの書き込みを、第１のメモリセルへの第１プログラムによる書き込みと、第１のメモリセルへの第２プログラムによる書き込みとの２段階で実行する。コントローラは、第１のメモリセルへの第１プログラムによる書き込みの時刻を含む時刻情報を記録する。コントローラは、時刻情報に基づき、第１プログラムによる書き込みからの経過時間が第１閾値未満とならないように第１のメモリセルへの第２プログラムによる書き込みのタイミングを制御する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態のメモリシステムの一構成例を示す図。
【図2】Ｆｏｇｇｙ－Ｆｉｎｅプログラムの概要を説明するための概念図。
【図3】ＭＬＣ－Ｆｉｎｅプログラムの概要を説明するための概念図。
【図4】２ステップのプログラム方式における各ステップの実行順序の一例を説明するための図。
【図5】第１実施形態のメモリシステムが実現するＮＡＮＤメモリへの書き込み（プログラム）の手順を示すフローチャート。
【図6】第１実施形態のメモリシステムで実行される２ステップ目のプログラムのタイミング制御の手順を示すフローチャート。
【図7】第１実施形態のメモリシステムにおける２ステップ目のプログラムのタイミング制御の第１活用例を説明するための図。
【図8】第１実施形態のメモリシステムにおける２ステップ目のプログラムのタイミング制御の第２活用例を説明するための図。
【図9】第２実施形態のメモリシステムで実行される２ステップ目のプログラムのタイミング制御の手順を示すフローチャート。
【図10】メモリブロック内のメモリセルへプログラムする順の一例を示す図。
【図11】第３実施形態のメモリシステムにおけるプログラム順の一例を示す図。
【図12】第３実施形態のメモリシステムで実行される２ステップ目のプログラムのタイミング制御の手順を示すフローチャート。
【図13】メモリブロックごとに書き込みを進めていくプログラム順の一例を示す図。
【図14】第４実施形態のメモリシステムにおける同一メモリチップ内の複数のメモリブロックを跨いで書き込みを進めていくプログラム順の一例を示す図。
【図15】論理ブロックごとに書き込みを進めていくプログラム順の一例を示す図。
【図16】第５実施形態のメモリシステムにおける複数の論理ブロックを跨いで書き込みを進めていくプログラム順の一例を示す図。
【発明を実施するための形態】
【0008】
以下、実施の形態について、図面を参照して説明する。
【0009】
（第１実施形態）
まず、第１実施形態について説明する。
まず、第１実施形態について説明する。
【0010】
図１は、第１実施形態のメモリシステム１の一構成例を示す図である。メモリシステム１は、たとえばＰＣＩ ＥｘｐｒｅｓｓＴＭ（ＰＣＩｅＴＭ）規格に準拠するインタフェースでホスト２と接続される。ホスト２は、サーバやＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）などの情報処理装置である。
【0011】
メモリシステム１は、メモリコントローラ１１と、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）１２と、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ［Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ］）１３と、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路１４とを有する。
【0012】
メモリコントローラ１１は、たとえばＮＶＭ ＥｘｐｒｅｓｓＴＭ（ＮＶＭｅＴＭ）規格に準拠するプロトコルでホスト２と通信する。メモリコントローラ１１は、ホスト２からのライトコマンドに応じて、ＮＡＮＤメモリ１２へのデータの書き込みを行う。また、メモリコントローラ１１は、ホスト２からのリードコマンドに応じて、ＮＡＮＤメモリ１２からのデータの読み出しを行う。メモリコントローラ１１は、ＮＡＮＤメモリ１２に格納されているデータの保全やＮＡＮＤメモリ１２の最適化などを目的として、ホスト２からのコマンドによらず、ＮＡＮＤメモリ１２からのデータの読み出しやＮＡＮＤメモリ１２へのデータの書き込みを自律的に行う場合がある。
【0013】
ＮＡＮＤメモリ１２は、複数のメモリチップ１２１を有する。複数のメモリチップ１２１のそれぞれは、複数のダイ１２２を有する。ここでは、ＮＡＮＤメモリ１２内のダイ１２２の数をＭとする。Ｍは２以上の自然数である。以下、特定のダイを指す場合は、符号１２２－０、・・・、１２２－Ｍを使用し、任意のダイを指す場合や、あるダイを他のダイと区別しない場合には、符号１２２を使用する。
【0014】
複数のダイ１２２のそれぞれは、複数のメモリブロック１２３を有する。複数のメモリブロック１２３のそれぞれは、複数のページ（不図示）を有する。ＮＡＮＤメモリ１２へのデータの書き込みやＮＡＮＤメモリ１２からのデータの読み出しは、ページの単位で行われる。データを書き込み済みのページへのデータの上書きは行うことができず、そのため、データの更新は、あるページ上の元のデータを無効化し、新たなデータを他のページへ書き込むことによって行われる。データの消去は、メモリブロック１２３の単位で行われる。
【0015】
メモリコントローラ１１とＮＡＮＤメモリ１２との間には、たとえば複数のメモリチップ１２１と一対一で対応づけられる複数のチャネルが設けられる。複数のチャネルのそれぞれは、メモリコントローラ１１がダイ１２２との間で通信するための、たとえば各メモリチップ１２１が有するダイ１２２と同数の信号線を含む。
【0016】
ＮＡＮＤメモリ１２内において、複数のメモリチップ１２１は並列動作可能である。したがって、メモリコントローラ１１は、ＮＡＮＤメモリ１２へのデータの書き込みやＮＡＮＤメモリ１２からのデータの読み出しを、チャネル数のページ分同時（並列的）に実行することができる。
【0017】
ＤＲＡＭ１３は、メモリコントローラ１１が作業領域として使用する揮発性の記憶媒体である。ＤＲＡＭ１３上には、プログラム時刻保存領域１３１と、コマンド保存領域１３２とが設けられる。各領域の用途については後述する。なお、メモリコントローラ１１内のＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）（不図示）などをメモリコントローラ１１の作業領域として使用してもよい。つまり、メモリシステム１は、ＤＲＡＭ１３を有しない構成も考えられる。
【0018】
ＥＣＣ回路１４は、ＮＡＮＤメモリ１２へ書き込むデータ中に将来誤りが生じた場合に備えて、その誤りを検出・訂正するための誤り訂正符号を生成する。また、ＥＣＣ回路１４は、誤り訂正符号を使って、ＮＡＮＤメモリ１２から読み出されたデータ中に誤りが生じていないかを調べて、誤りが検出されたならば、その誤りを訂正する。
【0019】
メモリコントローラ１１は、たとえばＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）として実現される。メモリコントローラ１１は、２ステッププログラムキューイング制御部１１１と、キュー１１２と、メモリインタフェース１１３とを有する。２ステッププログラムキューイング制御部１１１は、たとえば、ＣＰＵ１１０がファームウェアを実行することによって実現される。２ステッププログラムキューイング制御部１１１は、たとえば電気回路のようなハードウェアとして実現されてもよい。
【0020】
メモリコントローラ１１は、ＮＡＮＤメモリ１２へのデータの書き込みを、１つのメモリセルに４ビットを書き込むＱＬＣを適用して実行する。また、メモリコントローラ１１は、各メモリセルへの４ビットの書き込みを２ステップで実行する。そして、２ステッププログラムキューイング制御部１１１は、２ステップ目の書き込みのタイミングを制御することで、ＱＬＣで顕著なデータリテンションによる信頼性悪化を抑制する。２ステッププログラムキューイング制御部１１１の詳細については後述する。以下、１ステップ目の書き込み（プログラム）を１ステッププログラムと称することがあり、２ステップ目の書き込みを２ステッププログラムと称することがある。
【0021】
キュー１１２は、ＮＡＮＤメモリ１２に対するコマンドが格納される。２ステッププログラムキューイング制御部１１１は、このキュー１１２への、２ステッププログラムをＮＡＮＤメモリ１２に要求するコマンドの投入タイミングを制御する。プログラム時刻保存領域１３１は、キュー１１２へのコマンドの投入タイミングの制御に必要な時刻情報を格納しておくための領域であり、コマンド保存領域１３２は、キュー１１２への投入を保留しているコマンドを格納しておくための領域である。
【0022】
メモリインタフェース１１３は、キュー１１２に格納されているコマンドをＮＡＮＤメモリ１２へ送信し、かつ、コマンドの処理結果をＮＡＮＤメモリ１２から受信する。具体的には、メモリインタフェース１１３は、前述のチャネルを介した各ダイ１２２との間の通信を実行する。
【0023】
【0024】
図２は、Ｆｏｇｇｙ－Ｆｉｎｅプログラムの概要を説明するための概念図である。図２には、１つのメモリセルに４ビットを書き込むＱＬＣの場合における２ステップ（Ｆｏｇｇｙ、Ｆｉｎｅ）のプログラムの手順が示されている。
【0025】
図２において、０から１５の１６個の山型は、４ビットで構成される多値データが取り得る「００００」から「１１１１」の１６通りの値と一対一で対応づけられる１６個の分布を示している。矢印で示される横軸は、閾値電圧を示す。ＮＡＮＤメモリ１２は、各メモリセルに蓄えられた電荷量によりデータを記憶する。各メモリセルは、電荷量に応じた閾値電圧を有する。つまり、ＮＡＮＤメモリ１２は、各メモリセルに注入する電荷量を調整することで、「００００」から「１１１１」の１６通りの値の中のいずれかの値を記憶する。４ビットで構成される多値データの各ビットは、下位ビットから、Ｌｏｗｅｒページ（Ｌ）、Ｍｉｄｄｌｅページ（Ｍ）、Ｕｐｐｅｒページ（Ｕ）、Ｔｏｐページ（Ｔ）と称される。
【0026】
Ｆｏｇｇｙ－Ｆｉｎｅプログラムでは、Ｆｏｇｇｙ、Ｆｉｎｅの２回に分けてメモリセルに電荷を注入することで、Ｆｏｇｇｙプログラムによる書き込み状態の時に、隣接するメモリセルへの書き込み（Ｆｏｇｇｙプログラム）の影響を吸収させる。Ｆｉｎｅプログラムによる書き込み後、隣接するメモリセルへのＦｉｎｅプログラムによる書き込みの影響は受けるが、各メモリセルに一度に電荷を注入する場合と比較して、その影響は限定的である。Ｆｏｇｇｙ－Ｆｉｎｅプログラムでは、１ステップ目のＦｏｇｇｙプログラムと２ステップ目のＦｉｎｅプログラムとの双方において、ＬＭＵＴの全４ページ分のデータがメモリセルに書き込まれる。つまり、Ｆｏｇｇｙ－Ｆｉｎｅプログラムは、０から１５の１６個の分布の中のいずれか１つをターゲットとした電荷の注入を２回に分けて行う方式である。
【0027】
図３は、ＭＬＣ－Ｆｉｎｅプログラムの概要を説明するための図である。図２に示したＦｏｇｇｙ－Ｆｉｎｅプログラムの例と同様、図３には、ＱＬＣの場合における２ステップ（ＭＬＣ、Ｆｉｎｅ）のプログラムの手順が示されている。
【0028】
ＭＬＣ－Ｆｉｎｅプログラムでは、まず、１ステップ目のＭＬＣプログラムにより、４ビット中の下位２ビット（ＬＭ）の書き込みを行う。図３では、０から１５の１６個の分布に、「１１１１」、「１０１１」、「００１１」、「０１１１」、「０１０１」、「１１０１」、「１１００」、「１０００」、「１００１」、「０００１」、「００００」、「０１００」、「０１１０」、「１１１０」、「１０１０」、「００１１」を対応づけた３－２－５－５データコーディングを前提としている。３－２－５－５データコーディングは、０と１との境界が、Ｌｏｗｅｒページでは３個、Ｍｉｄｄｌｅページでは２個、Ｕｐｐｅｒページでは５個、Ｔｏｐページでは５個である。３－２－５－５データコーディングで各分布に対応づけられる１６個のデータ群は、任意の２つの隣接する分布間で１ビットのみデータが変化するグレイ符号である。
【0029】
前述のように、ＭＬＣ－Ｆｉｎｅプログラムでは、まず、１ステップ目のＭＬＣプログラムで下位２ビット（ＬＭ）の書き込みを行う。具体的には、「１１」（分布０）、「０１」（分布４）、「００」（分布６）、「１０」（分布１２）のいずれかをターゲットとした電荷の注入を行う。
【0030】
ＭＬＣプログラムによる下位２ビット（ＬＭ）の書き込み後、２ステップ目のＦｉｎｅプログラムでは、上位２ビット（ＵＴ）の書き込みを行う。具体的には、１ステップ目のＭＬＣプログラムで設定された閾値電圧をスライドさせるための電荷の注入を行う。たとえばメモリセルに「１００１」を書き込む場合、１ステップ目のＭＬＣプログラムで下位ビット「０１」を書き込む。これは、下位ビット「０１」が共通する分布４、５、８、９の中の閾値電圧が最も低い分布４をターゲットとした電荷の注入である。なお、分布０、１、２、３の下位２ビットは「１１」で共通し、分布６、７、１０，１１の下位２ビットは「００」で共通し、分布１２、１３、１４，１５の下位２ビットは「１０」で共通している。そして、２ステップ目のＦｉｎｅプログラムで、分布４から、「１００１」が対応づけられている分布８へ閾値電圧を移動させる。
【0031】
ＭＬＣ－Ｆｉｎｅプログラムの場合も、Ｆｉｎｅプログラムによる書き込み後、隣接するメモリセルへのＦｉｎｅプログラムによる書き込みの影響は受けるが、各メモリセルに一度に電荷を注入する場合と比較して、その影響は限定的である。さらに、ＭＬＣ－Ｆｉｎｅプログラムの場合、１ステップ目のＭＬＣプログラムによる下位２ビット（ＬＭ）の書き込みが完了した時点で、２ステップ目のＦｉｎｅプログラムによる上位２ビット（ＵＴ）の書き込みの完了を待たずに、下位２ビット（ＬＭ）を読み出すことができるという利点がある。
【0032】
次に、図４を参照して、以上のような、各メモリセルへの書き込みを２ステップで実行する方式における各ステップの実行順序の一例について説明する。図４では、メモリセルが立体的に配列される３次元構造のメモリセルアレイを想定している。ここでは、０から１６１の板状の１６２本のワード線（ＷＬ）が垂直方向に積層され、ワード線を共有する０から４の５本のストリングが、板状の１６２本のワード線を貫くように垂直方向に設置されているものとする。図４（Ａ）のワード線とストリングとの各交点がメモリセルを表している。また、各交点に配置された２つの丸数字は、左側が１ステップ目のプログラムが実行された順序を表し、右側が２ステップ目のプログラムが実行された順序を表している。これらメモリセルへの書き込み順は、（１）ワード線の番号の昇順、（２）ストリングの番号の昇順、であるものとする。
【0033】
たとえば、ワード線０、ストリング０のメモリセルに着目すると、２ステップ目のプログラムの後に、隣接する、ワード線０、ストリング１のメモリセルと、ワード線１、ストリング０のメモリセルとから受ける影響（セル間相互干渉）が最も小さくなるのは、２つの隣接するメモリセルで２ステップ目のプログラムのみが行われる場合である。換言すれば、２ステップ目のプログラムの前に、これら２つの隣接するメモリセルで１ステップ目のプログラムが完了している場合である。
【0034】
以上から、このメモリセルアレイのメモリセルへの書き込みは、まず、ワード線０、ストリング０から４のメモリセルに対して、１ステップ目のプログラムが行われる（順序０から４）。ワード線０のメモリセルに対する１ステップ目のプログラムが完了すると、ワード線１、ストリング０のメモリセルに対して、１ステップ目のプログラムが行われる（順序５）。そうすると、この時点で、ワード線０、ストリング０のメモリセルは、隣接するメモリセルが１ステップ目のプログラムを完了した状態となる。そこで、次に、ワード線０、ストリング０のメモリセルに対する２ステップ目のプログラムが行われる（順序６）。
【0035】
次いで、ワード線１、ストリング１のメモリセルに対する１ステップ目のプログラム（順序７）が行われる。そうすると、この時点で、今度は、ワード線０、ストリング１のメモリセルが、隣接するメモリセルが１ステップ目のプログラムを完了した状態となる。そこで、次に、ワード線０、ストリング１のメモリセルに対する２ステップ目のプログラムが行われる（順序８）。以下、ワード線１のストリング２から４のメモリセルに対する１ステップ目のプログラム（順序９、１１、１３）と、ワード線０のストリング２から４のメモリセルに対する２ステップ目のプログラム（順序１０、１２、１４）とが交互に行われる。
【0036】
さらに、同様に、ワード線２のストリング０から４のメモリセルに対する１ステップ目のプログラム（順序１５、１７、１９、２１、２３）と、ワード線１のストリング０から４のメモリセルに対する２ステップ目のプログラム（順序１６、１８、２０、２２、２４）とが交互に行われる。このように、ストリングが５本の３次元構造のメモリセルアレイにおいては、図４（Ｂ）に示す順序で、各メモリセルへの書き込みが２ステップで実行される。
【0037】
ところで、ＱＬＣは、ＳＬＣやＴＬＣと比較して、データリテンションによる信頼性悪化（時間の経過に伴う誤り率（ＢＥＲ）の増加）が速い。ＢＥＲの増加に関しては、メモリセルへの２ステップでの書き込みの際、１ステップ目のプログラムと２ステップ目のプログラムとの間隔が長くなる程小さくなることが分かっている。そこで、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムの実行タイミングを、１ステップ目のプログラムとの間隔が閾値未満とならないように制御する。
【0038】
図５は、第１実施形態のメモリシステム１が２ステッププログラムキューイング制御部１１１による２ステップ目のプログラムのタイミング制御で実現するＮＡＮＤメモリ１２への書き込み（プログラム）の手順を示すフローチャートである。
【0039】
メモリシステム１は、まず、最初のワード線の各ストリングに対して１ステップ目のプログラムを実行する（Ｓ１０１）。メモリシステム１は、最初のワード線の各ストリングに対する１ステップ目のプログラムの実行後、時間調整を行い（Ｓ１０２）、次のワード線の各ストリングに対して１ステップ目のプログラムを実行し、かつ、前のワード線の各ストリングに対して２ステップ目のプログラムを実行する（Ｓ１０３）。この時の前のワード線とは、Ｓ１０１で各ストリングに対して１ステッププログラムが実行されたワード線である。
【0040】
次のワード線の各ストリングに対して１ステップ目のプログラムを実行すると、メモリシステム１は、再度、時間調整を行う（Ｓ１０４）。時間調整後、メモリシステム１は、各ストリングに対して１ステッププログラムを実行したワード線の数が、書き込み対象のワード線の数未満であるか否かを判定する（Ｓ１０５）。書き込み対象のワード線の数未満である場合（Ｓ１０５：ＹＥＳ）、メモリシステム１は、Ｓ１０３に戻って、次のワード線の各ストリングに対して１ステッ目のププログラムを実行し、かつ、前のワード線の各ストリングに対して２ステップ目のプログラムを実行する。この時の前のワード線とは、前回のＳ１０３で各ストリングに対して１ステップ目のプログラムが実行されたワード線である。
【0041】
メモリシステム１は、各ストリングに対して１ステップ目のプログラムを実行したワード線の数が、書き込み対象のワード線の数未満であると判定される間、Ｓ１０３、Ｓ１０４を繰り返す。メモリシステム１は、各ストリングに対して１ステップ目のプログラムを実行したワード線の数が、書き込み対象のワード線の数に達すると（Ｓ１０５：ＮＯ）、最後のワード線の各ストリングに対して２ステップ目のプログラムを実行する（Ｓ１０６）。
【0042】
このように、第１実施形態のメモリシステム１は、２ステッププログラムキューイング制御部１１１による２ステップ目のプログラムのタイミング制御において、ハッチングが施されているＳ１０２、Ｓ１０４の時間調整を、各ストリングに対する１ステップ目のプログラムと２ステップ目のプログラムとの間に介在させる。
【0043】
図６は、２ステッププログラムキューイング制御部１１１が実行する２ステップ目のプログラムのタイミング制御の手順を示すフローチャートである。
【0044】
２ステッププログラムキューイング制御部１１１は、ライト（書き込み）先アドレスを取得する（Ｓ２０１）。２ステッププログラムキューイング制御部１１１は、取得したアドレスに基づき、ワード線（ｎ）に対する１ステップ目のプログラムをＮＡＮＤメモリ１２に要求するプログラムコマンドを発行する（Ｓ２０２）。具体的には、２ステッププログラムキューイング制御部１１１は、プログラムコマンドをキュー１１２に投入する。なお、ｎは２以上の自然数である。
【0045】
２ステッププログラムキューイング制御部１１１は、Ｓ２０１でのプログラムコマンドの発行時刻を保存する（Ｓ２０３）。具体的には、２ステッププログラムキューイング制御部１１１は、プログラム時刻保存領域１３１をＤＲＡＭ１３上に設けて、このプログラム時刻保存領域１３１にプログラムコマンドの発行時刻を格納する。
【0046】
２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラム先アドレスを取得する（Ｓ２０４）。２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラム対象のワード線（ｎ－１）の１ステップ目のプログラム時刻（１ステッププログラムを要求するプログラムコマンドの発行時刻）をＤＲＡＭ１３上のプログラム時刻保存領域１３１から取得する（Ｓ２０５）。また、２ステッププログラムキューイング制御部１１１は、現在時刻を取得する（Ｓ２０６）。
【0047】
２ステッププログラムキューイング制御部１１１は、Ｓ２０５、Ｓ２０６で取得した２つの時刻に基づき、時間調整が必要か否かを判定する（Ｓ２０７）。時間調整が必要な場合とは、Ｓ２０５で取得した時刻からＳ２０６で取得した時刻までの経過時間が閾値未満の場合である。２ステッププログラムキューイング制御部１１１は、時間調整が必要と判断した場合（Ｓ２０７：ＹＥＳ）、ワード線（ｎ－１）に対する２ステップ目のプログラムをＮＡＮＤメモリ１２に要求するプログラムコマンドの発行を保留する（Ｓ２０８）。具体的には、２ステッププログラムキューイング制御部１１１は、コマンド保存領域１３２をＤＲＡＭ１３上に設けて、図４を参照して説明した順序において、キュー１１２への投入が次に予定されているプログラムコマンドを、このコマンド保存領域１３２に退避する。この時、２ステッププログラムキューイング制御部１１１は、たとえば、次に予定されているプログラムコマンドよりも後ろに予定されているプログラムコマンドをキュー１１２へ投入してもよい（他処理実行）。
【0048】
２ステッププログラムキューイング制御部１１１は、プログラムコマンドの退避後、Ｘ秒経過したら、当該退避したプログラムコマンド、つまりワード線（ｎ－１）に対する２ステッププログラムをＮＡＮＤメモリ１２に要求するプログラムコマンドを発行する（Ｓ２０９）。また、Ｓ２０７で時間調整が不要と判断した場合（Ｓ２０７：ＮＯ）、２ステッププログラムキューイング制御部１１１は、Ｓ２０８をスキップして、ワード線（ｎ－１）に対する２ステッププログラムをＮＡＮＤメモリ１２に要求するプログラムコマンドを速やかに発行する（Ｓ２０９）。
【0049】
以上ように、第１実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１が、１ステップ目のプログラムの時刻を記録し、２ステップ目のプログラムの際、１ステップ目のプログラムの時刻からの経過時間が閾値以上か否かを確認する。閾値未満の場合、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムを一定期間保留する。これにより、第１実施形態のメモリシステム１においては、２ステップ目のプログラムのタイミングが１ステップ目のプログラムから閾値以上に制御される。１ステップ目のプログラムと２ステップ目のプログラムとの間隔が閾値以上確保されることで、第１実施形態のメモリシステム１は、データリテンションによる信頼性悪化を抑制することができる。データリテンションによる信頼性悪化が抑制されることで、第１実施形態のメモリシステム１においては、信頼性対策のためのバックグラウンド処理の負担が低減される。
【0050】
図７は、第１実施形態のメモリシステム１における２ステッププログラムキューイング制御部１１１による２ステップ目のプログラムのタイミング制御の第１活用例を説明するための図である。
【0051】
ここでは、ＮＡＮＤメモリ１２が、１つのメモリセルに１ビットの書き込みが行われるＳＬＣバッファ１２Ａと、１つのメモリセルに４ビットの書き込みが行われるＱＬＣ領域１２Ｂとに分けて使用されていることを前提とする。ＱＬＣでの書き込みは、ＳＬＣでの書き込みと比較して時間がかかる。そこで、ホスト２からライト要求を受けたとき、メモリシステム１は、図７（Ａ）に示すように、ホスト２のライトデータをＳＬＣバッファ１２Ａに書き込んでおく。ＳＬＣバッファ１２Ａへの書き込みが完了したら、メモリシステム１は、ホスト２へライト完了の応答を送信する。その後、ホスト２からのライト要求やリード要求がないとき、メモリシステム１は、図７（Ｂ）に示すように、ＳＬＣバッファ１２Ａに書き込んでおいたデータをＱＬＣ領域１２Ｂに移し替える。
【0052】
このＳＬＣバッファ１２ＡからＱＬＣ領域１２Ｂへのデータの移し替えの際、メモリシステム１は、２ステップ目のプログラムのタイミング制御を実行する。
【0053】
なお、ＳＬＣバッファ１２Ａに空きがない場合、メモリシステム１は、ホスト２のライトデータを直接的にＱＬＣ領域１２Ｂに書き込まざるを得ない。この場合は、メモリシステム１は、信頼性悪化の抑制よりも応答性を優先して、２ステップ目のプログラムのタイミング制御は行わず、２ステップ目のプログラムを速やかに実行する。
【0054】
図８は、第１実施形態のメモリシステム１における２ステッププログラムキューイング制御部１１１による２ステップ目のプログラムのタイミング制御の第２活用例を説明するための図である。
【0055】
前述したように、ＮＡＮＤメモリ１２上のデータの更新は、あるページ上の元のデータを無効化し、新たなデータを他のページへ書き込むことによって行われる。図８（Ａ）には、あるメモリブロック１２３のＸページに格納されているデータの書き換えが発生した例が示されている。Ｘページに格納されている元データは無効データとされ、メモリブロック１２３内の最後にデータが書き込まれたページの次のＸ´ページに新たなデータが書き込まれている。なお、図８（Ａ）には、簡略化のために、元データが格納されているページを含むメモリブロック１２３のページ、つまり、同一メモリブロック１２３のページに新たなデータが書き込まれている例を示しているが、新たなデータは、元データが格納されているページを含むメモリブロック１２３とは異なるメモリブロック１２３のページに書き込まれてもよい。
【0056】
このようなデータの更新が幾度となく発生すると、いくつかのメモリブロック１２３において無効データの占める割合が高くなる。メモリブロック１２３は有限であり、データの書き込みが進んでいくと、空きブロックがなくなるので、無効データが格納されているページを再利用するための処理がメモリシステム１において内部的に実行される。この処理は、ガベージコレクションやコンパクションなどと称される。図８（Ｂ）は、ガベージコレクション（コンパクション）の概要を示している。
【0057】
図８（Ｂ）には、ａ、ｂ、ｃ、ｄ、ｅの５ページに有効データが格納されているメモリブロック１２３と、ｆ、ｇ、ｈ、ｉの４ページに有効データが格納されているメモリブロック１２３と、ｊ、ｋ、ｌの３ページに有効データが格納されているメモリブロック１２３とが存在する状況が示されている。なお、各メモリブロック１２３のアルファベットが記されていないページは、無効データが格納されているページである。
【0058】
ガベージコレクションは、Ｎ個のメモリブロック１２３中の有効データをＮ個未満のメモリブロック１２３に移動させることにより、１個以上の空きのメモリブロック１２３を作成する。図８（Ｂ）には、３個のメモリブロック１２３中の有効データを１個のメモリブロック１２３に書き写す例が示されている。この場合、２個（＝３個－１個）の空きのメモリブロック１２３（フリーブロック）が作成されることになる。
【0059】
このガベージコレクションにおけるデータの書き写しの際、メモリシステム１は、２ステップ目のプログラムのタイミング制御を実行する。ガベージコレクションは、メモリシステム１が内部的に実行する、応答性が求められない処理であるため、２ステップ目のプログラムの実行を保留することが許容される。
【0060】
以上のように、第１実施形態のメモリシステム１は、２ステッププログラムキューイング制御部１１１による２ステップ目のプログラムのタイミング制御により、データリテンションによる信頼性悪化を抑制することができる。
【0061】
（第２実施形態）
次に、第２実施形態について説明する。
次に、第２実施形態について説明する。
【0062】
第１実施形態のメモリシステム１においては、たとえば、ワード線が１６２本、ストリングが５本の３次元構造のメモリセルアレイの場合、１６２本のすべてのワード線の各ストリングに対する２ステップ目のプログラムについて、１ステップ目のプログラムからの経過時間が閾値未満とならないように、２ステッププログラムキューイング制御部１１１がタイミング制御を実行する。
【0063】
これに対して、第２実施形態のメモリシステム１においては、ＢＥＲが高いワード線があらかじめ明らかになっていることを前提として、そのワード線についてのみ、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムのタイミング制御を実行する。
【0064】
図９は、第２実施形態のメモリシステム１における２ステッププログラムキューイング制御部１１１が実行する２ステップ目のプログラムのタイミング制御の手順を示すフローチャートである。
【0065】
図９に示すフローチャートは、第１実施形態で参照した図６に示したフローチャートのＳ２０５とＳ２０６との間に、２ステップ目のプログラムの対象のワード線についてＢＥＲが高いワード線か否かを判定する工程（Ｓ３０１）を挿入したものである。第２実施形態のメモリシステム１における２ステッププログラムキューイング制御部１１１は、ＢＥＲが高いワード線か否かを判定し（Ｓ３０１）、ＢＥＲが高いワード線である場合は（Ｓ３０１：ＹＥＳ）、第１実施形態の場合と同様、２ステップ目のプログラムのタイミング制御（Ｓ２０６からＳ２０８）を実行する。一方、ＢＥＲが高いワード線ではない場合は（Ｓ３０１：ＮＯ）、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムのタイミング制御（Ｓ２０６からＳ２０８）をスキップし、その２ステップ目のプログラムを実行する。
【0066】
ここでは、分かり易くするために、ＢＥＲが高いワード線が、たとえば０から１６１の１６２本のワード線の中の６１～７０の１０本のように番号が連続している場合を例に挙げている。この場合、Ｓ３０１の「ａ」は「６０」であり、「ｂ」は「７１」である。Ｓ３０１の判定式は、あらかじめ明らかになっているＢＥＲが高いワード線の番号に応じて作成すればよい。
【0067】
また、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムのタイミング制御を実行するか否かを、ワード線のみではなく、さらにストリングを考慮して判定してもよい。この場合、Ｓ３０１の判定式を、ストリングの番号も組み合わせて作成すればよい。
【0068】
さらに、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムのタイミング制御を実行するか否かではなく、１ステップ目のプログラム後の調整時間を制御してもよい。たとえば、２ステッププログラムキューイング制御部１１１は、ＢＥＲが高いワード線である判定した場合、１ステップ目のプログラム後の経過時間が第１閾値未満で２ステップ目のプログラムが実行されないように２ステップ目のプログラムのタイミング制御を実行する。一方、ＢＥＲが高いワード線ではないと判定した場合、２ステッププログラムキューイング制御部１１１は、１ステップ目のプログラム後の経過時間が第１閾値よりも短い第２閾値未満で２ステップ目のプログラムが実行されないように２ステップ目のプログラムのタイミング制御を実行する。
【0069】
以上のように、第２実施形態のメモリシステム１においては、データリテンションによる信頼性悪化を抑制し、かつ、応答性の悪化を必要最小限に止めることができる。
【0070】
（第３実施形態）
次に、第３実施形態について説明する。
次に、第３実施形態について説明する。
【0071】
第３実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１は、あるワード線の、あるストリングに対して２ステップ目のプログラムを実行しようとした際、１ステップ目のプログラムから一定時間未経過であった場合、次のワード線の、次のストリングに対する１ステップ目のプログラムを先行して実行する。
【0072】
図１０は、メモリブロック１２３内のメモリセルへプログラムする順の一例を示す図である。
【0073】
図１０の左側は、ワード線１の１ステップ目のプログラムと、ワード線０の２ステップ目のプログラムが交互に実行された後、ワード線２のストリング０に対する１ステップ目のプログラムが実行された場合を示している。この場合、図１０の右側に示すように、ワード線１のストリング０に対する２ステップ目のプログラムを次に実行することが予定される。
【0074】
図１１は、ワード線１のストリング０に対する２ステップ目のプログラムを次に実行することが予定される状況下において、ワード線１のストリング０に対して実行された１ステップ目のプログラムからの経過時間が一定時間未満である場合の第３実施形態のメモリシステム１におけるプログラム順の一例を示す図である。
【0075】
図１１の左側は、ワード線１のストリング０に対して２ステップ目のプログラムを実行しようとしたところ、１ステップ目のプログラム後から一定時間未経過であった場合を示している。この場合、第３実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１は、図１１の右側に示すように、ワード線２のストリング１に対する１ステップ目のプログラムを先に実行する。
【0076】
ワード線１のストリング０に対する２ステップ目のプログラムの待機時間を、ワード線２のストリング１に対する１ステップ目のプログラムに充てることで、応答性の悪化を低減することができる。また、ワード線２のストリング１に対する２ステップ目のプログラムを実行する際、１ステップ目のプログラムから既に一定時間が経過している可能性を高めることができる。
【0077】
図１２は、第３実施形態のメモリシステム１における２ステッププログラムキューイング制御部１１１が実行する２ステップ目のプログラムのタイミング制御の手順を示すフローチャートである。
【0078】
２ステッププログラムキューイング制御部１１１は、ライト（書き込み）先アドレスを取得する（Ｓ４０１）。２ステッププログラムキューイング制御部１１１は、取得したアドレスに基づき、ライト先に対するプログラムが１ステップ目か否かを判定する（Ｓ４０２）。１ステップ目の場合（Ｓ４０２：ＹＥＳ）、２ステッププログラムキューイング制御部１１１は、１ステップ目のプログラムを実行する（Ｓ４０３）。その際、２ステッププログラムキューイング制御部１１１は、時刻を取得して記録する（Ｓ４０４）。
【0079】
一方、１ステップ目ではなく、２ステップ目の場合（Ｓ４０２：ＮＯ）、２ステッププログラムキューイング制御部１１１は、１ステップ目からの経過時間を取得する（Ｓ４０５）。そして、２ステッププログラムキューイング制御部１１１は、１ステップ目からの経過時間が閾値を超えているか否かを判定する（Ｓ４０６）。
【0080】
閾値を超えていない場合（Ｓ４０６：ＮＯ）、２ステッププログラムキューイング制御部１１１は、次の１ステップ目のライト先アドレスを取得する（Ｓ４０７）。２ステッププログラムキューイング制御部１１１は、取得したアドレスに基づき、１ステップ目のプログラムを実行する（Ｓ４０８）。この時も、２ステッププログラムキューイング制御部１１１は、時刻を取得して記録する（Ｓ４０９）。なお、Ｓ４０４およびＳ４０９で取得される時刻は、ライト先アドレスを識別可能に記録される。
【0081】
閾値を超えている場合は（Ｓ４０６：ＹＥＳ）、２ステッププログラムキューイング制御部１１１は、Ｓ４０１で取得したアドレスのライト先に対する２ステップ目のプログラムを実行する（Ｓ４１０）。
【0082】
以上のように、第３実施形態のメモリシステム１においても、第２実施形態のメモリシステム１と同様に、データリテンションによる信頼性悪化を抑制し、かつ、応答性の悪化を低減することができる。
【0083】
（第４実施形態）
次に、第４実施形態について説明する。
次に、第４実施形態について説明する。
【0084】
第３実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１は、必要に応じて、同一メモリブロック１２３内での２ステップ目のプログラムと１ステップ目のプログラムとの順序の入れ替えを行う。
【0085】
これに対して、第４実施形態のメモリシステム１においては、１ステップ目のプログラムと２ステップ目のプログラムとの間に一定時間以上確保されない状況にある場合、２ステッププログラムキューイング制御部１１１は、同一メモリチップ１２１内の複数のメモリブロック１２３を跨いで書き込みが進むようにプログラム順を変更する。
【0086】
図１３は、メモリブロック１２３ごとに書き込みを進めていくプログラム順の一例を示す図である。
【0087】
図１３に示すプログラム順の一例は、たとえば、書き込み対象のメモリブロック１２３内において、ワード線２に対する１ステップ目のプログラムとワード線１に対する２ステップ目のプログラムとを交互に実行し、次に、ワード線３に対する１ステップ目のプログラムとワード線２に対する２ステップ目のプログラムとを交互に実行する、というものである。
【0088】
第３実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１は、たとえば、ワード線２、ストリング０に対する２ステップ目のプログラムを実行しようとした際、１ステップ目のプログラムから一定時間未経過であった場合、ワード線３、ストリング１に対する１ステップ目のプログラムを先行して実行する。ワード線３、ストリング１に対する１ステップ目のプログラム後も、ワード線２、ストリング０に対する１ステップ目のプログラムから一定時間未経過であった場合、２ステッププログラムキューイング制御部１１１は、さらに、ワード線３、ストリング２に対する１ステップ目のプログラムを先行して実行する。
【0089】
これに対して、第４実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１は、１ステップ目のプログラムと２ステップ目のプログラムとの間に一定時間以上確保されないことを検知した場合、同一メモリチップ１２１内の複数のメモリブロック１２３を跨いで書き込みが進むようにプログラム順を変更する。
【0090】
図１４は、第４実施形態のメモリシステム１における２ステッププログラムキューイング制御部１１１によるプログラム順の変更の一例を示す図である。
【0091】
２ステッププログラムキューイング制御部１１１は、ブロック０のワード線０に対する１ステップ目のプログラムを実行すると、次に、ブロック１のワード線０に対する１ステップ目のプログラムを実行する。２ステッププログラムキューイング制御部１１１は、ブロック１のワード線０に対する１ステップ目のプログラムに続いて、今度は、ブロック２のワード線０に対する１ステップ目のプログラムを実行する。２ステッププログラムキューイング制御部１１１は、同一メモリチップ１２１内のブロックを対象として、ワード線０に対する１ステップ目のプログラムを進めていく。
【0092】
同一メモリチップ１２１内において、ワード線０に対する１ステップ目のプログラムがメモリブロック１２３を跨いで進められると、ブロック０のワード線０に対する１ステップ目のプログラムからの経過時間が一定時間を超えるので、２ステッププログラムキューイング制御部１１１は、続いて、各メモリブロック１２３について、ワード線０に対する２ステップ目のプログラムを実行していく。
【0093】
つまり、第４実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムが１ステップ目のプログラムから一定時間経過後になるようにプログラム順を変更する。
【0094】
第４実施形態のメモリシステム１においては、データリテンションによる信頼性悪化を抑制し、かつ、応答性の悪化を防止することができる。
【0095】
（第５実施形態）
次に、第５実施形態について説明する。
次に、第５実施形態について説明する。
【0096】
第５実施形態のメモリシステム１は、第４実施形態のメモリシステム１におけるプログラム順の変更の一応用例である。
【0097】
メモリシステム１の一運用例として、複数のダイ１２２のそれぞれから１つずつメモリブロック１２３を選択して論理ブロックを作成することがある。図１５は、論理ブロックを作成する場合における論理ブロックごとに書き込みを進めていくプログラム順の一例を示す図である。図１５（Ａ）には、ダイ１２２－０、ダイ１２２－１、ダイ１２２－２の３つのダイ１２２のそれぞれから１つずつ選択された３つのメモリブロック１２３（選択メモリブロック）で論理ブロックが作成されている場合の例が示されている。
【0098】
図１５（Ａ）に示すプログラム順の一例は、たとえば、書き込み対象の論理ブロック内において、ワード線２に対する１ステップ目のプログラムとワード線１に対する２ステップ目のプログラムとを交互に実行し、次いで、ワード線３に対する１ステップ目のプログラムとワード線２に対する２ステップ目のプログラムとを交互に実行する、というものである。ある論理ブロックに対するプログラムが完了したら、図１５（Ｂ）に示すフリー論理ブロックプールから空き論理ブロックが１つ選択されて、同様の手順でプログラムが進められる。
【0099】
これに対して、第５実施形態のメモリシステム１においては、２ステッププログラムキューイング制御部１１１は、複数の論理ブロックを跨いで書き込みが進むようにプログラム順を変更する。
【0100】
図１６は、第５実施形態のメモリシステム１における２ステッププログラムキューイング制御部１１１によるプログラム順の変更の一例を示す図である。
【0101】
２ステッププログラムキューイング制御部１１１は、たとえば図１６（Ａ）に示す２つの論理ブロックを書き込み対象論理ブロックとして選択する。２ステッププログラムキューイング制御部１１１は、論理ブロック０のワード線０に対する１ステップ目のプログラムを実行すると、次に、論理ブロック１のワード線０に対する１ステップ目のプログラムを実行する。
【0102】
選択した２つの論理ブロック内において、ワード線０に対する１ステップ目のプログラムが論理ブロックを跨いで進められると、論理ブロック０のワード線０に対する１ステップ目のプログラムからの経過時間が一定時間を超えるので、２ステッププログラムキューイング制御部１１１は、続いて、各論理ブロックについて、ワード線０に対する２ステップ目のプログラムを実行していく。選択した２つの論理ブロックに対するプログラムが完了したら、図１６（Ｂ）に示すフリー論理ブロックプールから空き論理ブロックが２つ選択されて、同様の手順でプログラムが進められる。
【0103】
つまり、第５実施形態のメモリシステム１においても、第４実施形態のメモリシステム１と同様に、２ステッププログラムキューイング制御部１１１は、２ステップ目のプログラムが１ステップ目のプログラムから一定時間経過後になるようにプログラム順を変更する。
【0104】
したがって、第５実施形態のメモリシステム１においても、データリテンションによる信頼性悪化を抑制し、かつ、応答性の悪化を防止することができる。
【0105】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0106】
１…メモリシステム、２…ホスト、１１…メモリコントローラ、１２…ＮＡＮＤメモリ、１２Ａ…ＳＬＣバッファ、１２Ｂ…ＱＬＣ領域、１３…ＤＲＡＭ、１４…ＥＣＣ回路、１１０…ＣＰＵ、１１１…２ステッププログラムキューイング制御部、１１２…キュー、１１３…メモリインタフェース、１２１…メモリチップ、１２２…ダイ、１２３…メモリブロック、１３１…プログラム時刻保存領域、１３２…コマンド保存領域。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】